KR100609183B1 - 강유전성 트랜지스터, 저장 셀 시스템에서 그의 용도 및그의 제조 방법 - Google Patents
강유전성 트랜지스터, 저장 셀 시스템에서 그의 용도 및그의 제조 방법 Download PDFInfo
- Publication number
- KR100609183B1 KR100609183B1 KR1020017002945A KR20017002945A KR100609183B1 KR 100609183 B1 KR100609183 B1 KR 100609183B1 KR 1020017002945 A KR1020017002945 A KR 1020017002945A KR 20017002945 A KR20017002945 A KR 20017002945A KR 100609183 B1 KR100609183 B1 KR 100609183B1
- Authority
- KR
- South Korea
- Prior art keywords
- gate electrode
- layer
- ferroelectric
- gate
- electrode
- Prior art date
Links
- 210000000352 storage cell Anatomy 0.000 title claims description 31
- 238000000034 method Methods 0.000 title claims description 23
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 239000010410 layer Substances 0.000 claims abstract description 170
- 239000004065 semiconductor Substances 0.000 claims abstract description 22
- 239000000758 substrate Substances 0.000 claims abstract description 22
- 239000011229 interlayer Substances 0.000 claims abstract description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 13
- 239000000463 material Substances 0.000 claims description 8
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 6
- 229910052454 barium strontium titanate Inorganic materials 0.000 claims description 4
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 4
- HFGPZNIAWCZYJU-UHFFFAOYSA-N lead zirconate titanate Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ti+4].[Zr+4].[Pb+2] HFGPZNIAWCZYJU-UHFFFAOYSA-N 0.000 claims description 3
- 229910013641 LiNbO 3 Inorganic materials 0.000 claims description 2
- 239000002253 acid Substances 0.000 claims description 2
- 150000003839 salts Chemical class 0.000 claims description 2
- 238000003860 storage Methods 0.000 abstract description 3
- 230000010287 polarization Effects 0.000 description 10
- 229920005591 polysilicon Polymers 0.000 description 9
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 6
- 230000000903 blocking effect Effects 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 4
- 238000005496 tempering Methods 0.000 description 4
- 229910052697 platinum Inorganic materials 0.000 description 3
- 229910002367 SrTiO Inorganic materials 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- IBXOPEGTOZQGQO-UHFFFAOYSA-N [Li].[Nb] Chemical compound [Li].[Nb] IBXOPEGTOZQGQO-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000013528 artificial neural network Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 210000004027 cell Anatomy 0.000 description 1
- 230000001427 coherent effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000003980 solgel method Methods 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 230000003313 weakening effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/78391—Field effect transistors with field effect produced by an insulated gate the gate comprising a layer which is used for its ferroelectric properties
Abstract
저장 엘리먼트로 적합한 강유전성 트랜지스터가 반도체 기판(11)의 표면에 있는 소스-드레인-영역(12) 사이에 제 1 게이트 중간층(13) 및 제 1 게이트 전극(14)을 포함하고, 상기 제 1 게이트 중간층(13)은 적어도 하나의 강유전성 층(132)을 포함한다. 소스-드레인-영역(12) 사이에서 제 1 게이트 중간층(13) 옆에 제 2 게이트 중간층(16) 및 제 2 게이트 전극(17)이 배치되고, 상기 제 2 게이트 중간층(16)은 유전체 층을 포함한다. 상기 제 1 게이트 전극(14) 및 제 2 게이트 전극(17)은 다이오드 구조물에 의해 서로 접속된다.
Description
본 발명은 2개의 소스-/드레인-영역, 채널 영역 및 게이트 전극을 포함하고, 상기 게이트 전극과 상기 채널 영역 사이에 강유전성 재료로 이루어진 층이 제공되는 강유전성 트랜지스터에 관한 것이다. 상기 트랜지스터의 도전성은 강유전성 재료로 이루어진 층의 분극 상태에 따라 좌우된다. 상기 방식의 강유전성 트랜지스터는 비휘발성 메모리 관점에서 연구된다. 이 경우 강유전성 재료로 이루어진 층의 2 개의 상이한 분극 상태는 디지털 정보의 2 가지 상이한 로직 값에 할당된다. 상기 방식의 강유전성 트랜지스터의 추가 사용 가능성은 예컨대 신경망이다.
강유전성 트랜지스터가 저장 셀 시스템의 저장 셀로 사용되는 것이 공지되어 있다(예컨대 T. Nakamura, Y.Nakao, A,Kamisawa, H, Takasu : A Signal Transistor Ferroelectric Memory Cell, IEEE, ISSCC, 1995, 68-69 페이지 참조). 이 경우 각 강유전성 트랜지스터는 공급 전압 라인과 비트 라인 사이에 접속된다. 백(back) 게이트를 통해 선택이 이루어진다. 이 경우 사용된 강유전성 트랜지스터는 강유전성 층과 게이트 산화물 사이에 부유 게이트 전극을 포함하고, 상기 전극의 부하는 강유전성 층의 분극 상태를 통해 제어된다.
정보를 판독할 경우, 선택되지 않은 저장 셀에서도 전압이 강하하고, 상기 전압은 개별 저장 셀에 저장된 정보의 변조를 야기할 수 있는 것으로 나타났다. 상기 변조는 강유전성 재료 내의 도메인 분극 반전 과정이 통계적 특성을 가지며, 낮은 전압에서도 야기될 수 있다는 것에 원인을 두고 있다.
본 발명의 목적은 저장 시스템의 저장 셀로서 적합하고, 판독 과정시 기록된 정보의 변경이 방지되는 강유전성 트랜지스터를 제공하는 데 있다. 또한 그의 제조 방법도 기술된다.
상기 목적은 청구항 1에 따른 강유전성 트랜지스터 및 청구항 11에 따른 상기 강유전성 트랜지스터의 제조 방법에 의해 달성된다. 본 발명의 추가 실시예는 나머지 청구항에 나타난다.
상기 강유전성 트랜지스터는 반도체 기판 내에 배치된 2 개의 소스-/드레인-영역을 포함한다. 반도체 기판으로서는 모든 반도체 재료, 특히 단결정 실리콘이 적합하다. 이 경우 상기 반도체 기판은 단결정 실리콘 플레이트일 수 도 있고, SOI-기판일 수도 있다.
상기 2 개의 소스-/드레인-영역 사이에서 상기 반도체 기판의 표면에 제 1 게이트 중간층 및 제 2 게이트 전극이 배치되고, 상기 제 1 게이트 중간층은 적어도 하나의 강유전성 층을 포함한다. 상기 소스-/드레인-영역 사이에서 상기 소스-/드레인-영역간 접속 라인의 방향으로 상기 제 1 게이트 중간층 옆에는 제 2 게이트 중간층 및 제 2 게이트 전극이 배치되고, 상기 제 2 게이트 중간층은 유전체 층을 포함한다. 상기 제 1 게이트 전극 및 제 2 게이트 전극은 다이오드 구조물을 통해 서로 접속된다.
상기 강유전성 트랜지스터 내에 소스-/드레인-영역간 접속 라인을 따라, 제 1 게이트 전극 및 제 2 게이트 전극이 옆으로 나란히 배치된다. 따라서 상기 강유전성 트랜지스터의 채널 영역이 분할되며, 상기 제 1 게이트 전극 아래에 배치된 상기 채널 영역의 제 1 부분은 상기 제 1 게이트 전극에서 작용하는 전하에 의해 제어 가능하고, 상기 제 2 게이트 전극 아래에 배치된 상기 채널 영역의 제 2 부분은 상기 제 2 게이트 전극에서 작용하는 전하에 의해 제어 가능하다. 상기 제 1 게이트 전극 아래에 배치된 상기 채널 영역의 제 1 부분과 상기 제 2 게이트 전극 아래에 배치된 상기 채널 영역의 제 2 부분이 도전되는 경우에만, 상기 소스-/드레인 영역 사이에 전류가 흐를 수 있다.
상기 다이오드 구조물은, 제 2 게이트 전극 아래에 있는 채널 영역의 도전성을 제어하는 전압이 제 2 게이트 전극에 인가될 때, 다이오드 구조물이 차단되어, 제 1 게이트 전극이 상기 전압으로부터 분리되도록 분극된다.
상기 강유전성 트랜지스터를 디지털 정보용 메모리로 사용할 경우, 강유전성 층에서 2 가지 분극 상태가 로직 값에 할당된다. 제 1 분극 상태에서는 제 1 게이트 전극 및 강유전성 층 아래에 있는 채널 영역이 도전되지만, 제 2 분극 상태에서는 도전되지 않는다.
상기 제 1 게이트 전극 및 제 2 게이트 전극이 상기 소스-/드레인-영역간 접속 라인의 방향으로 옆으로 나란히 배치되기 때문에, 판독 과정을 위해서는 제 2 게이트 전극을 통한 제어로도 충분하다. 강유전성 층의 분극 상태에 따라, 상기 제 1 게이트 전극 아래에 있는 상기 채널 영역이 도전되거나 도전되지 않는다. 상기 트랜지스터가 제 2 게이트 전극의 영역에 접속되도록 상기 제 2 게이트 전극이 제어됨으로써, 정보가 판독되고, 전류가 상기 트랜지스터를 통해 흐르는지 혹은 흐르지 않는지가 평가된다.
상기 제 1 게이트 전극과 제 2 게이트 전극 사이에 접속된 다이오드 구조물은 제 2 게이트 전극의 제어를 위한 전압이 제 2 게이트 전극을 통해서만 강하하도록 보장해준다. 상기 제 1 게이트 전극이 상기 다이오드 구조물을 통해 상기 전압으로부터 분리됨으로써, 강유전성 층을 통해서는 전압이 전혀 강하하지 않는다. 이로 인해, 상기 강유전성 층의 분극의 변경 및 그와 더불어 저장된 정보의 변경이 방지된다.
대안적으로, 상기 강유전성 층을 분극시키기 위해, 상기 제 2 게이트 전극에 전압이 인가될 수 있다. 이것은 정보의 기록 및 소거를 위해 사용된다.
이 경우 정보의 기록은, 다이오드 구조물의 역방향 전압보다 크고, 강유전성 층을 제 1 방향으로 분극시키는 전압에 의해 이루어진다.
정보의 소거가 다른 연산 부호를 가진 전압에 의해 이루어짐으로써, 상기 다이오드 구조물은 도전 방향으로 분극되고, 상기 강유전성 층에서 강하된 전압은 상기 다이오드 구조물을 제 2 방향으로 분극시킨다.
이와 관련하여 정보의 기록 및 소거 개념은 역으로도 사용될 수 있다.
바람직하게 상기 제 2 게이트 중간층 및 제 2 게이트 전극은 각각 제 1 게이트 중간층에 대해 반사 대칭으로 배치된 2 개의 서브구조물로써 구성된다. 상기 제 2 게이트 전극의 2 개의 서브구조물은 서로 전기 접속된다. 상기 형상은 상기 제 2 게이트 전극에 인가되는 전압이 판독 모드에서 상기와 같은 유형의 전기장을 야기한다는 장점, 강유전성 층이 등전위 라인 상에 제공됨으로써 강유전성 층의 분극이 전혀 변동되지 않는다는 장점을 가진다. 본 발명의 이러한 형상은 특히 장애에 대해 둔감하다.
반도체 기판의 표면과 강유전성 층 사이에, 강유전성 층의 제공을 용이하게 하는 유전체 층이 제공되는 것이 바람직하다.
강유전성 트랜지스터의 제조와 관련하여, 반도체 표면과 강유전성 층 사이의 제 1 게이트 중간층에 배치된 유전체 층 및 제 2 게이트 중간층의 구성성분인 유전체 층은, 그 표면에 강유전성 층 및 제 1 게이트 전극으로 이루어진 스택이 형성되는 연속하는 전기 층으로 형성되는 것이 바람직하다.
바람직하게 상기 제 1 게이트 전극 및/또는 제 2 게이트 전극은 다이오드 구조물의 부분이다. 이러한 방식으로 다이오드 구조물의 필요 공간이 감소된다.
바람직하게 상기 제 1 게이트 전극은 제 1 도전형으로 도핑된 다결정 실리콘을 포함한다. 상기 제 2 게이트 전극도 마찬가지로 제 1 도전형에 반대되는 제 2 도전형으로 도핑된 다결정 실리콘을 포함한다. 이 경우 상기 제 1 게이트 전극이 제 2 게이트 전극에 인접해 있음으로써, 다이오드 구조물은 제 1 게이트 전극 및 제 2 게이트 전극에 의해 형성된다. 이러한 형상에서는 강유전성 트랜지스터의 작동을 위해 단 3 개의 단자만이 필요하며, 그 중 2 개는 소스-/드레인-영역에 접속되고, 나머지 하나는 제 2 게이트 전극에 접속된다. 대안적으로 이러한 형상에서는 제 1 게이트 전극 및 제 2 게이트 전극이 각각 상응하게 도핑된 에피택셜 성장 실리콘으로부터 형성될 수 있다.
기술적인 이유로 상기 강유전성 층과 제 1 게이트 전극 사이에 예컨대 백금으로 이루어진 보조층이 제공되는 것이 바람직하다. 상기 보조층은 예컨대 약화 또는 임프린트 저항과 같은 강유전성 층의 바람직하지 않은 특성을 방지한다.
본 발명에서 제 1 게이트 중간층은 CeO2, ZrO2, Y2O3 또는 가급적 큰 유전 감수율(susceptibility)을 가진 다른 산화물, 예컨대 SrTiO3 로 이루어진 유전체 층을 포함한다. 상기 제 2 게이트 중간층 내의 유전체 층으로는 특히 SiO2, CeO2, ZrO2, Y2O3 또는 가급적 큰 유전 감수율을 가진 다른 산화물, 예컨대 SrTiO3 가 적합하다. 상기 강유전성 층은 특히 스트론튬-비스무트-탄탈산염(SBT), 납-지르코늄-티탄산염(PZT), 리튬-니오븀 산염(LiNbO3) 또는 바륨-스트론튬-티탄산염(BST)으로 이루어질 수 있다.
상기 강유전성 트랜지스터는 바람직하게 저장 셀 시스템 내에 저장 셀로서 사용 가능하다. 이 경우 정보의 판독, 기록 및 소거시 상기 저장 셀 시스템의 장애 방지의 관점에서는, 각 저장 셀에 강유전성 트랜지스터에 추가해서 제어 전극을 가진 선택 트랜지스터를 제공하는 것이 바람직하다. 또한 상기 저장 셀 시스템은 워드 라인, 비트 라인 및 공급 라인을 포함하고, 상기 워드 라인은 상기 공급 라인 및 상기 비트 라인과 교차된다. 상기 저장 셀들 중 하나의 강유전성 트랜지스터는 각각 2 개의 이웃하는 비트 라인 사이에 접속된다. 상기 선택 트랜지스터는 제 2 게이트 전극과 공급 전압 라인들 중 하나의 전압 라인 사이에 접속된다. 상기 선택 트랜지스터의 제어 전극은 각각 상기 워드 라인들 중 하나와 접속된다.
이어서 본 발명은 실시예 및 도면에 의해 더 자세히 설명된다.
도 1은 강유전성 트랜지스터의 단면도를 도시한다.
도 2는 제 1 게이트 중간층 및 제 2 게이트 중간층이 연속하는 유전체 층을 포함하는, 강유전성 트랜지스터의 단면도를 도시한다.
도 3 내지 도 5는 도 2에 도시된 강유전성 트랜지스터의 제조 단계의 개략도이다.
도 6은 저장 셀 시스템용 회로를 개략적으로 보여주는 도면이다.
단결정 실리콘으로 이루어진 p-도핑된 반도체 기판(11)에 2 개의 소스-/드레인-영역(12)이 배치된다. 소스-/드레인-영역(12) 사이에서 반도체 기판(11)의 표면에 제 1 게이트 중간층(13) 및 제 1 게이트 전극(14)이 배치된다(도 1 참조). 제 1 게이트 중간층(13)은 소스-/드레인-영역(12) 사이의 접속 라인 방향으로, 소스-/드레인-영역(12) 사이의 간격에 상응하는 크기보다 더 작은 크기를 가진다. 제 1 게이트 중간층(13)은 제 1 유전체 층(131) 및 강유전성 층(132)을 포함한다. 제 1 유전체 층(131)은 CeO2 를 함유하고, 5 내지 10nm의 두께를 가진다. 강유전성 층(132)은 50 내지 100nm의 두께를 가지고, 스트론튬-비스무트-탄탈산염(SBT) 또는 납-지르코늄-티탄산염(PZT)을 함유한다. 제 1 게이트 전극(14)은 30 내지 50nm의 두께를 가지고, 수 1019㎝-3의 도펀트 농도를 가진 p+-도핑된 폴리 실리콘으로 형성된다. 제 1 게이트 전극(14)과 강유전성 층(132) 사이에 보조층(15)이 배치되고, 상기 보조층은 강유전성 층(132)을 보호하기 위해 이용되고, 30nm의 두께로 백금으로 형성된다.
제 1 유전체 층(131) 옆에는 SiO2로 이루어진 5 내지 10 nm 두께의 제 2 유전체 층(16)이 배치된다. 제 2 유전체 층(16)은 2개의 부분으로 이루어지고, 제 1 부분은 소스-/드레인-영역(12)들 중 하나의 영역과 제 1 유전체 층(131) 사이에 배치되고, 제 2 부분은 다른 소스-/드레인-영역(12)과 제 1 유전체 층(131) 사이에 배치된다. 제 2 유전체 층(16)의 2 개의 부분은 제 1 유전체 층(131)에 대해 반사 대칭으로 배치된다. 제 2 유전체 층(16)의 2 개의 부분들은 제 2 게이트 중간층으로서 작용한다. 제 2 유전체 층(16)의 상부에 n+-도핑된 폴리실리콘으로 이루어진 제 2 게이트 전극(17)이 배치된다. 제 2 게이트 전극(17)이 제 1 게이트 전극(14)을 커버링함으로써, 상기 제 2 게이트 전극은 도 1에 도시된 단면에서 U-형 횡단면을 가진다. 이로 인해, 제 2 유전체 층(16)의 2 개의 부분의 표면에 배치된 제 2 게이트 전극(17)의 2 개의 부분은 서로 전기 접속된다. 또한 제 2 게이트 전극(17)은 제 1 게이트 전극(14)의 표면에 인접한다. 제 1 게이트 전극(14) 및 제 2 게이트 전극(17)은 함께 하나의 다이오드 구조물을 형성한다.
강유전성 트랜지스터에 정보를 기록하기 위해, 제 1 게이트 전극(14) 및 제 2 게이트 전극(17)으로 형성된 pn-접합이 도전 방향으로 작동한다. 즉, 음의 전압 펄스가 n+-도핑된 제 2 게이트 전극(17)에 인가된다. 이로 인해, 강유전성 층(132)은 제 1 게이트 중간층(13) 아래에 배치된 채널 영역의 부분이 축적되어 차단되도록 분극화된다.
이와 달리 저장 트랜지스터의 판독을 위해서는, 제 1 게이트 전극(14) 및 제 2 게이트 전극(17)으로 형성된 pn-접합이 차단 방향으로 항복 전압 이하에서 작동된다. 이로 인해, 강유전성 층(132)의 분극 상태가 변경되지 않으면서, 제 2 게이트 전극(17)을 통해 강유전성 층(132)의 양측에서 채널 영역이 반전된다. 강유전성 층(132)이 제 1 게이트 중간층(13) 아래, 즉 강유전성 층(132) 아래에 위치한 채널 영역의 부분에서도 반전되도록 분극화되는 경우에만 트랜지스터를 통해 전류가 흐른다. 그렇지 않으면, 트랜지스터를 통해 전류가 흐르지 않는다. 따라서 "트랜지스터를 통한 전류의 흐름" 또는 "트랜지스터를 통해 전류가 흐르지 않음" 과 같은 상태가 다양한 로직 정보에 할당된다.
강유전성 층(132)에 저장된 정보를 소거하기 위해, 제 1 게이트 전극(14) 및 제 2 게이트 전극(17)으로 형성된 pn-접합이 차단 방향으로 항복 전압 이상에서 작동된다. 이로 인해 강유전성 층(132)은 제 1 게이트 중간층(13) 아래에 있는 채널 영역이 반전되어 도전되도록 분극화된다.
추가 실시예에서(도 2 참조) 반도체 기판(21)은 2 개의 소스-/드레인-영역(22)을 포함하고, 상기 영역은 도 1 에 의해 설명된 바와 유사하게 형성된다. 소스-/드레인-영역(22) 사이에서 반도체 기판(21)의 표면에는, 5 내지 10nm 의 층두께를 가지고 CeO2 또는 ZrO2 로 형성된 유전체 층(26)이 배치된다. 유전체 층(26)의 표면에 강유전성 층(23)이 배치되고, 기판(21)의 표면에 대해 평행한 상기 강유전성 층의 횡단면은 유전체 층(26)의 횡단면보다 작다. 유전체 층(26)은 강유전성 층(23) 위쪽에서 측방향으로 돌출한다. 강유전성 층(23)의 표면에는 보조층(25)이 배치되고, 보조층(25)의 표면에는 제 2 게이트 전극(24)이 배치된다. 또한 제 2 게이트 전극(27)이 제공되는데, 상기 전극은 강유전성 층(23)의 양측에서 유전체 층(26)의 표면에서 접촉되고, 제 1 게이트 전극(24)을 커버링한다. 강유전성 층(23), 보조층(25), 제 1 게이트 전극(24) 및 제 2 게이트 전극(27)은 도 1 에 의해 설명된 바와 유사하게 형성된다. 도 2에 도시된 강유전성 트랜지스터의 작동은 도 1에 의해 설명된 바와 유사하게 이루어진다.
도 2에 도시된 강유전성 트랜지스터를 제조하기 위해, 반도체 기판(21)의 표면에 유전체 층(26)이 도포된다. 상기 반도체 기판에서는 우선 활성 및 비활성 영역이 절연 기술, 예컨대 LOCOS-기술 또는 STI(Shallow Trench Isolation)-기술에 의해 규정되어(도시되지 않음) 공지된 방식으로 웰에 주입되었다(도시되지 않음). 강유전성 층(23)이 한 단계 또는 다단계의 Sol-Gel-방법 또는 CVD-공정에 의해 유전체 층(26)상에 도포된다. 강유전성 층(23)을 소정의 강유전성 상태로 만들기 위해, 700℃에서 템퍼링이 이루어진다. 이어서 백금으로 이루어진 보조층(25)이 스퍼터링에 의해 강유전성 층(23)의 표면에 도포된다. 보조층(25) 상에는 p-도핑된 폴리실리콘 층(24')이 증착된다(도 3 참조).
이어서 제 1 게이트 전극(24)의 형태로 규정된 포토 레지스트 마스크를 사용하여, p+-도핑된 폴리실리콘 층(24'), 보조층(25) 및 강유전성 층(23)이 유전체 층(26)의 표면까지 구조화된다. 이를 위해 다단계의 에칭 방법이 사용되는데, 상기 방법에서 p+-도핑된 폴리실리콘 층(24')의 구조화를 위해서는 HBr 또는 HCl이 사용되고, 강유전성 층(26)의 보조층(25)의 구조화를 위해서는 예컨대 SF6, BCl3와 같은 무거운 가스가 첨가된 Cl2 및/또는 Ar 이 사용된다.
이어서 120 내지 150nm의 두께를 가진 n-도핑된 폴리실리콘 층(27')이 증착된다. 이어지는 다단계의 에칭 프로세스에서는 n-도핑된 폴리실리콘 층(27') 및 유전체 층(26)이 구조화되고, 제 2 게이트 전극(27)이 형성된다. 제 2 게이트 전극(27)은 측면에서 제 1 게이트 전극(24)의 양면에 중첩된다. n-도핑된 폴리실리콘 층(27')을 구조화하기 위해서는 HBr 또는 HCl이 사용되고, 유전체 층(26)을 구조화하기 위해서는 Cl, Ar 또는 예컨대 SF6, BCl3 와 같은 무거운 가스가 첨가된 Cl, Ar의 혼합물이 사용된다(도 5 참조).
이어서 비소 주입에 의해 제 2 게이트 전극(24)에 대해 자기 정렬되는 방식으로 소스-/드레인-영역(22)이 주입된다. 이로 인해 도 2에 도시된 강유전성 트랜지스터가 완성된다.
상기 제조 방법은 다양한 방식으로 변형될 수 있다. 특히 강유전성 층(23)의 소정의 강유전성 상태의 고정을 위한 템퍼링은, 필요한 온도가 충분히 낮아서 SiO2가 보조층 위에 및 제 1 전극 아래에 형성되지 않는 경우에는, p-도핑된 폴리실리콘 층(24)의 증착 이후에 또는 바람직하게는 보조층(25)의 증착 이후에도 이루어질 수 있다. 또한 제 1 게이트 전극(24)의 구조화시에는 유전체 층(26)이 반도체 기판(21)의 표면을 제외하고 함께 구조화되며, 탬퍼링은 제 1 게이트 전극(24)의 형성 후에 이루어질 수 있다. 이러한 경우, 상기 템퍼링시에는 제 1 게이트 전극(24)의 측면에서 반도체 기판(21)의 표면에 SiO2-층이 형성되고, 상기 층은 나중에 제 1 게이트 전극(24)의 측면에 있는 제 2 게이트 전극(27)의 아래에서 게이트 산화물로서 사용된다. 이러한 경우 템퍼링은 바람직하게 제 1 게이트 전극(24)과 보조층(25) 사이에 SiO2 -층이 동시에 형성되지 않도록 실행된다.
또한 LDD-프로파일을 가진 소스-/드레인-영역(22)이 형성될 수 있다. 이러한 목적을 위해, 방법이 진행되는 동안 제 2 게이트 전극(27)의 에지에 스페이서가 형성된다.
상기 실시예에는 n-채널 트랜지스터의 구성이 기술되어 있다. 본 발명은 p-채널 트랜지스터와 유사하게 실행가능하고, 이러한 경우 모든 도전형은 상응하게 교체될 수 있다.
저장 셀 시스템에 다수의 저장 셀이 제공되고, 상기 저장 셀들 각각은 하나의 강유전성 트랜지스터(FT) 및 하나의 선택 트랜지스터(AT)를 포함한다(도 6 참조). 강유전성 트랜지스터(FT)는 각각 도 1 또는 도 2에 의해 설명된 바와 마찬가지로 구현된다. 선택 트랜지스터(AT)는 게이트 전극을 포함한 MOS-트랜지스터로서 구현된다. 또한 상기 저장 셀 시스템은 워드 라인(WL), 공급 라인(VL) 및 비트 라인(BL)을 포함한다. 워드 라인(WL)은 공급 라인(VL) 뿐만 아니라 비트 라인(BL)과도 교차된다.
상기 각 저장 셀의 강유전성 트랜지스터(FT)는 각각 2 개의 인접한 비트 라인(BL) 사이에 접속된다. 상응하는 저장 셀의 선택 트랜지스터(AT)는 강유전성 트랜지스터(FT)의 제 2 게이트 전극과 공급 라인(VL) 사이에 접속된다. 선택 트랜지스터(AT)의 게이트 전극은 워드 라인(WL)들 중 하나와 접속된다.
저장 셀의 선택은 저장 셀 시스템에서 상응하는 워드 라인(WL) 및 상응하는 공급 라인(VL)을 통해 이루어진다.
저장 셀의 판독(출력)은 그 사이에 상응하는 강유전성 트랜지스터(FT)가 접속된 인접한 비트 라인(BL) 사이에서 도통 시험에 의해 이루어진다. 정보의 판독(출력)을 위해 관련 공급 라인(VL)에 전압 레벨이 제공됨으로써, 제 1 게이트 전극 및 제 2 게이트 전극으로 형성된 pn-접합은 강유전성 트랜지스터에서 차단 방향으로 항복 전압 이하에서 작동된다. 이 경우 강유전성 층의 분극 상태를 변경시키지 않으면서, 상기 제 2 게이트 전극은 강유전성 트랜지스터의 채널 영역을 강유전성 층의 측에 가까이 반전시킨다. 상기 강유전성 트랜지스터를 통과하는 전류는, 강유전성 층 아래에서도 상기 채널 영역이 반전되도록 상기 강유전성 층이 분극화되는 경우에만 흐른다. 인접한 비트 라인(BL) 사이의 전류는 단지 선택된 강유전성 트랜지스터(FT)가 접속된 경우에만, 즉 강유전성 층이 상응하게 분극화된 경우에만 흐를 수 있다.
하나의 저장 셀의 상기 강유전성 트랜지스터(FT)에 정보를 기록하기 위해, 마찬가지로 상응하는 워드 라인(WL) 및 상응하는 공급 라인(VL)을 통해 선택이 이루어진다. 이러한 경우 상응하는 공급 라인(VL)에는, 강유전성 트랜지스터(FT)의 제 1 게이트 전극 및 제 2 게이트 전극으로 형성된 pn-접합을 도전 방향으로 작동시키는 레벨이 제공된다. 이로 인해 강유전성 층은 상기 채널 영역이 강유전성 층 하부에 축적되어 차단되도록 분극화된다.
하나의 저장 셀의 강유전성 트랜지스터 내에 있는 정보를 소거하기 위해, 마찬가지로 저장 셀이 워드 라인(WL) 및 공급 라인(VL)을 통해 선택된다. 공급 라인(VL)에 상기 방식의 전압 레벨이 인가됨으로써, 상기 강유전성 트랜지스터의 제 1 게이트 전극 및 제 2 게이트 전극으로 형성된 pn-접합은 차단 방향으로 자신의 항복 전압 이상에서 작동된다. 이로 인해 상기 강유전성 층은, 상기 채널 영역이 상기 강유전성 층 아래에서 반전되어, 도통되도록 분극화된다.
판독 과정, 기록 과정 및 소거 과정에서는, 동일한 비트 라인(BL) 또는 공급 라인(VL)과 접속된 모든 다른 저장 셀은 다른 워드 라인(WL)과 접속된다. 따라서 상기 저장 셀은 선택되지 않고 차단된다.
기록, 판독 및 소거와 같은 상이한 작동 상태는 상이한 전압 레벨을 통해 상기 공급 라인에서 설정된다. 도 1 또는 2에 의해 설명된 바와 유사하게 구성된, 대략 30 ㎸/㎝ 의 보자 전계 강도(EC)를 가진 강유전성 재료 및 대략 20 의 상대적 유전 상수(εr)를 가진 유전체 층(131)을 구비한 강유전성 트랜지스터를 가진 저장 셀 시스템의 작동을 위해서는 다음의 레벨이 적합하다:
판독 : + 0.5 V
기록 : + 3 V
소거 : - 3 V
Claims (14)
- 강유전성 트랜지스터로서,- 반도체 기판(11)에 2 개의 소스-/드레인-영역들(12)이 제공되고,- 상기 소스-/드레인-영역들(12) 사이에서 상기 반도체 기판(11)의 표면에 제 1 게이트 중간층(13) 및 제 1 게이트 전극(14)이 배치되고, 상기 제 1 게이트 중간층(13)은 적어도 하나의 강유전성 층(132)을 포함하며,- 상기 소스-/드레인-영역들(12) 사이의 접속 라인 방향으로 상기 소스-/드레인-영역들(12) 사이에서 상기 제 1 게이트 중간층(13) 옆에 제 2 게이트 중간층(16) 및 제 2 게이트 전극(17)이 배치되고, 상기 제 2 게이트 중간층(16)은 유전체 층을 포함하며,- 상기 제 1 게이트 전극(14) 및 상기 제 2 게이트 전극(17)은 다이오드 구조물을 통해 서로 접속되는, 강유전성 트랜지스터.
- 제 1항에 있어서,- 상기 제 2 게이트 중간층(16) 및 상기 제 2 게이트 전극(17)은 각각 2 개의 서브구조물들(substructure)로써 구성되고, 상기 서브구조물은 상기 제 1 게이트 중간층(13)에 대해 반사 대칭(mirror-symmetric)으로 배치되며,- 상기 제 2 게이트 전극(17)의 2 개의 서브구조물은 서로 전기적으로 접속되는 것을 특징으로 하는 강유전성 트랜지스터.
- 제 1항 또는 제 2항에 있어서,상기 제 1 게이트 중간층(13)은 상기 반도체 기판(11)의 표면과 상기 강유전성 층(132) 사이에 배치된 유전체 층(131)을 포함하는 것을 특징으로 하는 강유전성 트랜지스터.
- 제 3항에 있어서,상기 제 1 게이트 중간층의 유전체 층(26) 및 상기 제 2 게이트 중간층의 유전체 층(26)은 연속적 유전체 층(26)으로써 형성되는 것을 특징으로 하는 강유전성 트랜지스터.
- 제 1항 또는 제 2항에 있어서,상기 제 1 게이트 전극(14) 및 제 2 게이트 전극(17)은 상기 다이오드 구조물의 부분인 것을 특징으로 하는 강유전성 트랜지스터.
- 제 5항에 있어서,- 상기 제 1 게이트 전극(14)은 제 1 도전형으로 도핑된 다결정 실리콘을 포함하고,- 상기 제 2 게이트 전극(17)은 제 1 도전형과는 반대인 제 2 도전형으로 도핑된 다결정 실리콘을 포함하며,- 상기 제 1 게이트 전극(14)은 상기 제 2 게이트 전극(17)에 인접하는 것을 특징으로 하는 강유전성 트랜지스터.
- 제 1항 또는 제 2항에 있어서,상기 강유전성 층(132)과 상기 제 1 게이트 전극(14) 사이에 보조층(15)이 제공되는 것을 특징으로 하는 강유전성 트랜지스터.
- 제 1항 또는 제 2항에 있어서,- 상기 제 1 게이트 중간층의 유전체층은 CeO2, ZrO2, Y2O3 또는 SiTiO3 를 함유하고,- 상기 제 2 게이트 중간층(16)의 유전체층은 SiO2,CeO2, ZrO2 또는 SiTiO3 를 함유하며,- 상기 강유전성 층(132)은 론튬-비스무트-탄탈산염(SBT), 납-지르코늄-티탄산염(PZT), 리튬-니오븀 산염(LiNbO3) 또는 바륨-스트론튬-티탄산염(BST)을 함유하고,- 상기 반도체 기판(11)은 단결정 실리콘을 포함하는 것을 특징으로 하는 강유전성 트랜지스터.
- 청구항 제 1 항 또는 제 2 항에 따른 하나의 강유전성 트랜지스터(FT)를 가진 저장 셀을 포함한 저장 셀 시스템.
- 제 9항에 있어서,- 워드 라인(WL), 비트 라인(BL) 및 공급 라인(VL)이 제공되고, 상기 워드 라인(WL)은 상기 공급 라인 및 상기 비트 라인과 교차되며,- 상기 각 저장 셀은 상기 강유전성 트랜지스터(FT) 이외에, 제어 전극을 가진 선택 트랜지스터(AT)를 포함하며,- 상기 저장 셀들 중 하나의 셀의 강유전성 트랜지스터(FT)는 각각 인접한 비트 라인(BL) 사이에 접속되고,- 상기 선택 트랜지스터(AT)는 상기 강유전성 트랜지스터(FT)의 제 2 게이트 전극과 상기 공급 전압 라인(VL) 사이에 접속되며,- 상기 선택 트랜지스터(AT)의 제어 전극이 상기 워드 라인(WL)들 중 하나와 접속되는 것을 특징으로 하는 저장 셀 시스템.
- 강유전성 트랜지스터의 제조 방법으로서,- 반도체 기판(21)의 표면에 유전체 층(26), 강유전성 층(23) 및 제 1 전극 층(24')을 제공하는 단계,- 상기 제 1 전극 층(24') 및 상기 강유전성 층(23)을 함께 구조화함으로써 제 1 게이트 전극을 형성하는 단계,- 상기 제 1 게이트 전극(24)에 인접해 있고 상기 제 1 게이트 전극(24)과 측면에서 중첩되는 제 2 게이트 전극(27)이 형성되도록 제 2 전극 층(27')을 도포하여 구조화하는 단계,- 상기 제 1 게이트 전극(24) 및 상기 제 2 게이트 전극(27)이 다이오드 구조물을 형성하도록 상기 제 1 게이트 전극(24) 및 상기 제 2 게이트 전극(27)의 재료를 상호 매칭시키는 단계를 포함하는 강유전성 트랜지스터 제조 방법.
- 강유전성 트랜지스터의 제조 방법으로서,- 반도체 기판(21)의 표면에 제 1 게이트 중간층(26), 강유전성 층(23) 및 제 1 전극층(24')을 도포하는 단계,- 상기 제 1 전극층(24') 및 상기 강유전성 층(23) 및 상기 제 1 게이트 중간층(26)을 함께 구조화하여, 제 1 게이트 전극(24)을 형성하는 단계,- 상기 제 1 게이트 중간층(26)에 대해 측방향으로 배치되고 하나의 유전층을 포함하는 제 2 게이트 중간층(16)을 형성하는 단계,- 상기 제 1 게이트 전극(24)에 인접해 있고 상기 제 1 게이트 전극과 측면에서 중첩되는 제 2 게이트 전극(27)이 형성되도록 제 2 전극층(27')을 도포하여 구조화하는 단계,- 상기 제 1 게이트 전극(24) 및 상기 제 2 게이트 전극(27)이 다이오드 구조물을 형성하도록 상기 제 1 게이트 전극(24) 및 상기 제 2 게이트 전극(27)의 재료를 상호 매칭시키는 단계를 포함하는 강유전성 트랜지스터 제조 방법.
- 제 11항 또는 제 12항에 있어서,- 상기 강유전성 층(23)과 상기 제 1 전극 층(24') 사이에 보조층(25)을 도포하고, 상기 보조층을 상기 강유전성 층(23) 및 상기 제 1 전극층(24')과 함께 구조화하는 것을 특징으로 하는 강유전성 트랜지스터 제조 방법.
- 제 1항 또는 제 2항에 있어서,상기 제 1 게이트 전극(14) 또는 제 2 게이트 전극(17)은 상기 다이오드 구조물의 부분인 것을 특징으로 하는 강유전성 트랜지스터.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19840824A DE19840824C1 (de) | 1998-09-07 | 1998-09-07 | Ferroelektrischer Transistor, dessen Verwendung in einer Speicherzellenanordnung und Verfahren zu dessen Herstellung |
DE19840824.2 | 1998-09-07 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20010074987A KR20010074987A (ko) | 2001-08-09 |
KR100609183B1 true KR100609183B1 (ko) | 2006-08-02 |
Family
ID=7880113
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020017002945A KR100609183B1 (ko) | 1998-09-07 | 1999-07-05 | 강유전성 트랜지스터, 저장 셀 시스템에서 그의 용도 및그의 제조 방법 |
Country Status (8)
Country | Link |
---|---|
US (1) | US6710388B2 (ko) |
EP (1) | EP1114467B1 (ko) |
JP (1) | JP2002524880A (ko) |
KR (1) | KR100609183B1 (ko) |
CN (1) | CN1181558C (ko) |
DE (2) | DE19840824C1 (ko) |
TW (1) | TW439128B (ko) |
WO (1) | WO2000014808A1 (ko) |
Families Citing this family (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6370056B1 (en) * | 2000-03-10 | 2002-04-09 | Symetrix Corporation | Ferroelectric memory and method of operating same |
DE19931124C1 (de) * | 1999-07-06 | 2001-02-15 | Infineon Technologies Ag | Speicherzellenanordnung mit einem ferroelektrischen Transistor |
TW502255B (en) | 2000-02-14 | 2002-09-11 | Infineon Technologies Ag | Method for reading and storing a state from or in a ferroelectric transistor in a memory cell, and a memory matrix |
DE10009762B4 (de) * | 2000-03-01 | 2004-06-03 | Infineon Technologies Ag | Herstellungsverfahren für einen Speicherkondensator mit einem Dielektrikum auf der Basis von Strontium-Wismut-Tantalat |
JP2001256774A (ja) * | 2000-03-09 | 2001-09-21 | Matsushita Electric Ind Co Ltd | 半導体記憶装置のデータ読み出し方法、データ書き込み方法および駆動方法 |
JP2002016233A (ja) * | 2000-06-27 | 2002-01-18 | Matsushita Electric Ind Co Ltd | 半導体記憶装置及びその駆動方法 |
DE102004044667A1 (de) * | 2004-09-15 | 2006-03-16 | Infineon Technologies Ag | Halbleiterbauelement sowie zugehöriges Herstellungsverfahren |
CN104867987B (zh) * | 2015-04-17 | 2019-03-22 | 岭南师范学院 | 一种ZnCuNO/ZnCoLiO多铁性磁电耦合同质PN结及其制备方法和应用 |
KR102616129B1 (ko) * | 2016-02-26 | 2023-12-21 | 에스케이하이닉스 주식회사 | 멀티 레벨 강유전체 메모리 장치 및 그 제조방법 |
JP2018067664A (ja) * | 2016-10-20 | 2018-04-26 | ソニーセミコンダクタソリューションズ株式会社 | 半導体記憶素子、半導体記憶装置、および半導体システム |
US10686072B2 (en) * | 2016-12-14 | 2020-06-16 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and manufacturing methods thereof |
WO2019139598A1 (en) * | 2018-01-11 | 2019-07-18 | Intel Corporation | Ferroelectric neurons and synapses with dual gate ferroelectric transistors |
US10714582B2 (en) * | 2018-06-07 | 2020-07-14 | Qualcomm Incorporated | Controlling dimensions of a negative capacitance layer of a gate stack of a field-effect transistor (FET) to increase power density |
CN111627920B (zh) * | 2020-06-02 | 2023-11-14 | 湘潭大学 | 一种铁电存储单元 |
KR20230052647A (ko) | 2021-10-13 | 2023-04-20 | 삼성전자주식회사 | 메모리 소자 |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2895166B2 (ja) * | 1990-05-31 | 1999-05-24 | キヤノン株式会社 | 半導体装置の製造方法 |
US5449935A (en) * | 1991-10-31 | 1995-09-12 | Rohm Co. Ltd. | Semiconductor device including non-volatile memories |
EP0540993A1 (en) * | 1991-11-06 | 1993-05-12 | Ramtron International Corporation | Structure and fabrication of high transconductance MOS field effect transistor using a buffer layer/ferroelectric/buffer layer stack as the gate dielectric |
JP3264506B2 (ja) * | 1991-11-18 | 2002-03-11 | ローム株式会社 | 強誘電体不揮発性記憶装置 |
US5541870A (en) * | 1994-10-28 | 1996-07-30 | Symetrix Corporation | Ferroelectric memory and non-volatile memory cell for same |
DE69515271T2 (de) * | 1994-12-09 | 2000-08-10 | At & T Corp | Doppel-Gateherstellung |
KR100311486B1 (ko) * | 1995-11-23 | 2002-08-17 | 현대반도체 주식회사 | 반도체메모리장치및그의제조방법 |
US5780886A (en) * | 1996-05-30 | 1998-07-14 | Oki Electric Industry Co., Ltd. | Non-volatile semiconductor memory cell and method for production thereof |
US5851844A (en) * | 1996-11-07 | 1998-12-22 | Motorola, Inc. | Ferroelectric semiconductor device and method of manufacture |
JPH10189966A (ja) * | 1996-12-26 | 1998-07-21 | Toshiba Corp | 半導体装置及びその製造方法 |
US5731608A (en) | 1997-03-07 | 1998-03-24 | Sharp Microelectronics Technology, Inc. | One transistor ferroelectric memory cell and method of making the same |
US5932904A (en) * | 1997-03-07 | 1999-08-03 | Sharp Laboratories Of America, Inc. | Two transistor ferroelectric memory cell |
US6074885A (en) * | 1997-11-25 | 2000-06-13 | Radiant Technologies, Inc | Lead titanate isolation layers for use in fabricating PZT-based capacitors and similar structures |
US6011285A (en) * | 1998-01-02 | 2000-01-04 | Sharp Laboratories Of America, Inc. | C-axis oriented thin film ferroelectric transistor memory cell and method of making the same |
DE19931124C1 (de) * | 1999-07-06 | 2001-02-15 | Infineon Technologies Ag | Speicherzellenanordnung mit einem ferroelektrischen Transistor |
-
1998
- 1998-09-07 DE DE19840824A patent/DE19840824C1/de not_active Expired - Fee Related
-
1999
- 1999-07-05 CN CNB998129852A patent/CN1181558C/zh not_active Expired - Fee Related
- 1999-07-05 JP JP2000569453A patent/JP2002524880A/ja not_active Withdrawn
- 1999-07-05 KR KR1020017002945A patent/KR100609183B1/ko not_active IP Right Cessation
- 1999-07-05 WO PCT/DE1999/002083 patent/WO2000014808A1/de active IP Right Grant
- 1999-07-05 EP EP99945921A patent/EP1114467B1/de not_active Expired - Lifetime
- 1999-07-05 DE DE59913465T patent/DE59913465D1/de not_active Expired - Fee Related
- 1999-08-20 TW TW088114248A patent/TW439128B/zh not_active IP Right Cessation
-
2001
- 2001-03-07 US US09/801,209 patent/US6710388B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
TW439128B (en) | 2001-06-07 |
US20010038117A1 (en) | 2001-11-08 |
KR20010074987A (ko) | 2001-08-09 |
US6710388B2 (en) | 2004-03-23 |
CN1181558C (zh) | 2004-12-22 |
DE19840824C1 (de) | 1999-10-21 |
EP1114467B1 (de) | 2006-05-24 |
JP2002524880A (ja) | 2002-08-06 |
EP1114467A1 (de) | 2001-07-11 |
DE59913465D1 (de) | 2006-06-29 |
WO2000014808A1 (de) | 2000-03-16 |
CN1325549A (zh) | 2001-12-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4775849B2 (ja) | 半導体素子及びそれを用いた半導体記憶装置、及びそのデータ書込み方法、データ読出し方法、及びそれらの製造方法 | |
EP0490240B1 (en) | Ferroelectric capacitor and method for forming local interconnection | |
KR100258751B1 (ko) | 금속-강유전체-금속-절연체-반도체구조를기본으로한비휘발성메모리,그제조방법및그정보저장/비파괴판독방법 | |
KR100609183B1 (ko) | 강유전성 트랜지스터, 저장 셀 시스템에서 그의 용도 및그의 제조 방법 | |
US5731608A (en) | One transistor ferroelectric memory cell and method of making the same | |
US20070158731A1 (en) | Memory Devices Employing Ferroelectric Layer as Information Storage Elements and Methods of Fabricating the Same | |
JP4080078B2 (ja) | C軸配向薄膜強誘電性トランジスタメモリセルおよびその製造方法 | |
US20030235067A1 (en) | Ferroelectric non-volatile memory device, and driving method thereof | |
US20050231996A1 (en) | Writing to ferroelectric memory devices | |
JPH09508240A (ja) | 強誘電体メモリ | |
US6532165B1 (en) | Nonvolatile semiconductor memory and driving method thereof | |
KR100261221B1 (ko) | 단일 트랜지스터 셀 및 이를 제조하는 방법 및 이 소자로 구성된 메모리 회로와 이를 구동하는 방법 | |
US6960801B2 (en) | High density single transistor ferroelectric non-volatile memory | |
JP3802809B2 (ja) | 記憶セルアレイ | |
KR100279299B1 (ko) | 불 휘발성 메모리 장치 및 그것의 제조 방법 | |
US6205048B1 (en) | Single transistor cell, method for manufacturing the same, memory circuit composed of single transistor cells, and method for driving the same | |
KR100479293B1 (ko) | 메모리 셀 배열 | |
JP3093011B2 (ja) | 電界効果トランジスタおよびその製造方法、ならびにそのトランジスタを用いた不揮発性記憶素子および不揮発性記憶装置 | |
JP3546896B2 (ja) | 不揮発性半導体記憶装置 | |
JP3095271B2 (ja) | 薄膜電界効果トランジスタおよびその製造方法、ならびにそのトランジスタを用いた不揮発性記憶素子および不揮発性記憶装置 | |
JPH0878549A (ja) | 不揮発性半導体記憶装置並びにその使用方法及び製造方法 | |
KR19980067045A (ko) | 강유전체막을 구비한 전계형 트랜지스터 | |
US20060071255A1 (en) | Non-destructive read ferroelectric memory cell, array and integrated circuit device | |
JP2002324394A (ja) | 強誘電体トランジスタ型不揮発性記憶素子の駆動方法 | |
KR20040059276A (ko) | 플래시 메모리 소자 및 그 제조 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
LAPS | Lapse due to unpaid annual fee |