CN1181558C - 铁电晶体管、其在存储单元系统内的应用及其制法 - Google Patents
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Abstract
本发明涉及适合于存储单元用的铁电晶体管，该铁电晶体管在半导体衬底(11)的表面，在源/漏区12之间，具有第1栅中间层(13)和第1栅极(14)，其中第1栅中间层(13)包含至少一层铁电层(132)。在源/漏区(12)之间，除第1栅中间层(13)外安排第2栅中间层(16)和第2栅极(17)，其中第2栅中间层(16)包含一个介质层。第1栅极(14)和第2栅极(17)经一个二极管结构彼此连接。
Description
技术领域
本发明涉及具有两个源/漏极区，一个沟道区和一个栅极的一种铁电晶体管，其中在栅极和沟道区之间提供一个由铁电材料制成的层。该晶体管的电导率与铁电材料层的极化状态有关。这种铁电晶体管将从非易失存储器角度进行研究。在此对数字信息的两种不同的逻辑值安排铁电材料层的两种不同极化状态。这种铁电晶体管的其它使用可能性，例如有神经网络。
背景技术
众所周知(参阅例如T.Nakamura，Y.Nakao，A，Kamisawa，H.Takasu；单一晶体管的铁电存储单元，IEEE，ISSCC，1995，68～69页)，铁电晶体管用作存储单元系统的存储单元。这时每一只铁电晶体管连接在供电电压导线和位线之间。选择通过一背栅(back gate)实现。这时应用的铁电晶体管在铁电层和栅氧化物之间具有浮栅极，其电荷经铁电层的极化状态控制。
已经指出，在读出信息时，在未被选择的存储单元上电压也下降，该电压可以导至在单个存储单元内储存的信息的畸变。这种畸变归结为铁电材料内具有统计本质的畴的翻转过程，并在较低电压下已经可以引起。
发明内容
因此本发明的任务是：提供适合存储单元系统的存储单元用的铁电晶体管，并在其中避免在读出过程改变储入的信息。此外，应提供其制造方法。
本任务通过以下技术方案解决。
根据本发明的铁电晶体管，
-其中，在半导体衬底内提供两个源/漏区，
-其中，在半导体衬底表面上在源/漏区之间，安排一个第1栅中间层和一个第1栅极，其中第1栅中间层至少包含一层铁电层，
-其中，在源/漏区之间，在源/漏区之间的连接线方向除第1栅中间层外安排一个第2栅中间层和一个第2栅极，其中第2栅中间层包含介质层，
其中，第1栅极和第2栅极经二极管结构彼此连接。
根据本发明的具有存储单元的存储单元系统，每一个存储单元都包含一个根椐本发明的铁电晶体管。
根据本发明的铁电晶体管的制法，
-其中，介质层，铁电层和第1电极层沉积到半导体衬底表面上，
-其中，第1电极层和铁电层一起结构化，其中形成第1栅极，
-其中，沉积第2电极层，并如此结构化，使得形成与第1栅极邻接并与第1栅极侧向搭接的第2栅极，
-其中，第1栅极和第2栅极的材料彼此是如此协调的，使得第1栅极和第2栅极形成一个二极管结构。
根据本发明的铁电晶体管的制法，
-其中，一个介质层，铁电层和第1电极层沉积到半导体衬底的表面上，
-其中，第1电极层和铁电层和所述介质层一起结构化，其中形成第1栅极和第1栅中间层，
-其中，在所述第1栅中间层的侧向产生具有一个介质层的第2栅中间层，
-其中，沉积第2电极层，并如此结构化，使得形成与第1栅极邻接并与第1栅极侧向搭接的第2栅极，
-其中，第1栅极和第2栅极的材料彼此是如此协调的，使得第1栅极和第2栅极形成一个二极管结构。
本发明还包括其它的有利扩展。
铁电晶体管具有安排在半导体衬底中的两个源/漏区。所有半导体材料适用于半导体衬底，尤其是单晶硅。这时半导体衬底可以是单晶硅片也可以是SOI衬底。
在两个源/漏区之间，在半导体衬底表面安排了第1栅中间层和第1栅极，其中，第1栅中间层至少包含一铁电层。在源/漏区之间的连接线方向除第1栅中间层外安排了第2栅中间层和第2栅极，其中，第2栅中间层包含介电层。第1栅极和第2栅极经一个二极管结构彼此连接。
在该铁电晶体管内，沿着源/漏区之间的连接线并列安排了第1栅极和第2栅极，因此，铁电晶体管的沟道区被分开了，其中安排在第1栅极之下的一部分沟道区通过在第1栅极上的有效电荷进行控制，安排在第2栅极之下的一部分沟道区通过在第2栅极上的有效电荷进行控制。在源/漏区之间只有当不仅在第1栅极之下的沟道区部分而且在第2栅极之下的沟道区部分导通时，才流过电流。
二极管结构是如此加偏置的，以致于在第2栅极上加电压时，该电极控制在第2栅极之下沟道区的电导率，二极管结构为反向，并因此将第1栅极与该电压分离。
在铁电晶体管用作数字信息的存储器时，在铁电层内两个极化状态分配给逻辑值。在其中一个极化状态，在第1栅极和铁电层之下的沟道区导通，而在另一极化状态则不导通。
因为第1栅极和第2栅极并列安排在源/漏区之间的连接线方向，所以对读出过程，控制第2栅极已足够。在第1栅极之下的沟道区是否导通是与铁电层的极化状态有关的。通过如此控制第2栅极，使得在第2栅极区内接通晶体管，读出信息，其中评估是否有电流流过晶体管。
接在第1栅极和第2栅极之间的二极管结构保证，控制第2栅极的电压只降落在第2栅极上。第1栅极是经二极管结构与该电压分离，所以在铁电层上没有电压降。因此，避免铁电层极化的改变，并避免因此引起的存储信息的改变。
另可选择地可以把电压加到第2栅极上，以便使铁电层极化。这可以用来写入和擦除信息。
在此，通过大于二极管结构反向电压的电压可以实现信息的写入，并且铁电层在某一个方向极化。
通过具有另一符号的电压实现信息的擦除，该电压使二极管结构在通导方向偏置，并且在铁电层上的电压降使其在另一方向极化。
信息写入和擦除的概念在这方面也可以反过来应用。
第2栅极中间层和第2栅极优先各自由两个部分结构组成，这两个部分结构对第1栅极中间层镜面对称安排。第2栅极的两个部分结构彼此电连接。这种安排具有优点，即：加在第2栅极上的电压在读出操作时引起这样一种电场，使得铁电层处在等位线上，并因此绝对不会出现铁电层极化的改变。本发明的这种扩展对干扰特别不敏感。
在半导体衬底表面和铁电层之间，提供使铁电层淀积容易的介质层是有利的。
考虑到铁电晶体管的制造，安排在半导体表面和铁电层之间的第1栅中间层内的介质层，和作为第2栅中间层组成部分的介质层形成连贯的电层是有利的，在其表面制造由铁电层和第1栅极形成的叠层。
第1栅极和/或第2栅极优先是二极管结构的组成部分。按这方式降低了二极管结构的占有面积。
在第1栅极优先具有掺杂第1导电类型杂质的多晶硅。第2栅极也是多晶硅，它具有与第1导电类型杂质相反的第2导电类型杂质的掺杂。这时第1栅极与第2棚极邻接，所以二极管结构由第1栅极和第2栅极形成。在这种布局中的铁电晶体管运行只需3条引线，两条在源/漏区，一条在第2栅极。另可选择地，在这种布局内，第1栅极和第2栅极分别由相应掺杂的外延生长硅形成。
由于技术上的原因，在铁电层和第1栅极之间提供例如由铂制成的辅助层是有利的，它可以避免铁电层不希望的特性，如例如疲劳或印迹电阻(lmprint Reistance)。
在本发明的框架内，第1栅中间层包含由CeO2，ZrO2，Y2O3或具有尽可能大介质极化率的其它氧化物例如SrTiO3。特别适合第2栅中间层内的介质层的有SiO2，CeO2，ZrO2，Y2O3或其它具有尽可能大介质极化率的其它氧化物，例如SrTiO3。另外，铁电层可以由锶-铋-钽酸盐(SBT)，铅-锆-钛酸盐(PZT)锂-铌酸盐(LiNbO3)或钡-锶-钛酸盐(BST)制成。
铁电晶体管是可以有利地用作存储单元系统内的存储单元的。这时考虑到在信息读、写、擦时存储单元装置的抗干扰性，在每一存储单元除铁电晶体管外附加提供一个具有控制极的选择晶体管。此外，存储单元系统具有字线、位线和电源线，其中字线与电源线和位线交叉。存储单元之一的铁电晶体管各自连接在二相邻的位线之间。选择晶体管连接在第2栅极和电源线之一之间。选择晶体管的控制极分别与字线之一连接。
附图说明
本发明依靠实施例和附图详细说明如下。
图1示出通过一只铁电晶体管的一个剖面。
图2示出通过一只铁电晶体管的一个剖面，其中，第1栅中间层和第2栅中间层具有连贯的介质层。
图3到5示出制造图2所示的铁电晶体管的步骤。
图6示出存储单元系统的电路简图。
具体实施方式
在由单晶硅制造的p掺杂的半导体衬底11内安排两个源/漏区12。在源/漏区12之间，在半导体衬底11的表面上，安排第1栅中间层13和第1栅极14(参阅图1)。第1栅中间层13，在源/漏区12之间在连接线方向，具有比相应于源/漏区12之间的间距更小的尺寸。第1栅中间层13具有第1介质层131和铁电层132。第1介质层131包含CeO2，并具有5到10nm的厚度。铁电层132具有50到100nm的厚度，并含有锶-铋-钽酸盐(BST)，或铅-锆-钛酸盐(PZT)。第1栅极14具有30到50nm的厚度，并由具有掺杂浓度为几个1019cm-3的p+掺杂的多晶硅形成。在第1栅极14和铁电层132之间安排保护铁电层132、厚度30nm、及由铂制成的辅助层15。
除第1介质层131外，安排了层厚5到10nm、由SiO2制成的第2介质层16。第2介质层16由两部分构成，其中，一部分安排在源/漏区12之一和第1介质层131之间，而另一部分安排在另一源/漏区12和第1介质层131之间。第2介质层16的两部分，对第1介质层131镜面对称安排。第2介质层16的两部分起着第2栅中间层的作用。由n+掺杂的多晶硅制成的第2栅极17安排在第2介质层16之上。第2栅极17复盖在第1栅极14上，使它在图1所示的剖面具有U型横截面。因此安排在第2介质层16的两部分的表面上的第2栅极17的两部分彼此电连接。此外，第2栅极17对第1栅极14的表面邻接。第1栅极14和第2栅极17共同形成二极管结构。
为了把信息写入铁电晶体管内，由第1栅极14和第2栅极17形成的pn结在导通方向运行，即一个负电压脉冲加到n+掺杂的第2栅极17上。因此铁电层132如此极化，使得安排在第1栅中间层13之下的沟道区部分处于蓄电状态并因此阻塞。
反之，为了存储晶体管的读出，由第1栅极14和第2栅极17构成的pn结在低于击穿电压之下的反向运行。因此，经第2栅极17，在铁电层132的两侧，沟道区进入逆转(Inversion)，而这时并不改变铁电层132的极化状态。只有当铁电层如此极化时，使得处于第1栅中间层13之下，即在铁电层132之下的沟道区部分逆转时，电流才流经晶体管。其它情况，没有电流流过晶体管。因此，对不同逻辑信息分配“电流流过晶体管”或“没有电流流过晶体管”的状态。
为了擦除在铁电层132内已存储的信息，由第1栅极14和第2栅极17构成的pn结，在超过其击穿电压的反向运行。因此，铁电层132是如此极化的，使得在第1栅中间层13之下的沟道区处于逆转状态，因此导通。
在另一实施例(看图2)，半导体衬底21具有两个源/漏区22，它具有类似于依靠图1所作的说明的构成。在源/漏区22之间，介质层26安排在半导体衬底21的表面上，该介质层具有5到10nm层厚，由CeO2或ZrO2形成。在介质层26表面上安排了铁电层23，对衬底21平行的其截面积小于介质层26的截面。介质层26侧向超出铁电层23。在铁电层23的表面上安排了辅助层25，并在辅助层25的表面上安排了第1栅极24。此外，提供第2栅极27，它在铁电层23的两侧与介质层26的表面相遇，并且复盖第1栅极24。铁电层23，辅助层25，第1栅极24和第2栅极27与图1的说明类似，实现。图1所示铁电晶体管的运行方式与图1所示的说明类似。
为了制造图2所示铁电晶体管，在半导体衬底21的表面上淀积介质层26，在衬底中首先通过绝缘技术，例如LOCOS技术或STI(浅沟槽隔离技术)定义(未示出)有源区和非有源区，并且按照已知的方式注入形成槽(未示出)。铁电层23用单级或多级溶胶～凝胶法或用CVD工艺沉积到介质层26上。然后在700℃进行退火，以便铁电层23进入所希望的铁电相。随后通过溅射，将铂辅助层25沉积在铁电层23的表面。p掺杂多晶硅层24淀积到辅助层25上(看图3)。
接着，在应用确定第1栅极24形状的光刻胶掩模情况下，对p+掺杂的多晶硅层24，辅助层25和铁电层23直到介质层26的表面进行结构化。为此，使用多级刻蚀法，其中为了p+掺杂多晶硅层24的结构化，用HBr或HCl，为了铁电层26的辅助层25的结构化，用Cl2和/或Ar添加重的气体例如SF6，BCl3。
接着，淀积具有厚度120到150nm的n掺杂多晶硅层27。在随后的多级刻蚀过程中，n掺杂多晶硅层27和介质层26结构化，其中，形成第2栅极27。第2栅极27在两侧侧向搭接第1栅极24。为了n掺杂多晶硅层27结构化，用HBr或HCl，为了介质层26结构化用Cl，Ar或Cl和Ar的混合物添加重的气体例如SF6，BCl3(参阅图5)。
随后，对第2栅极24自对准地，通过注入砷来注入源/漏区22。借此制成图2所示的铁电晶体管。
本制法可以多种方式改变。尤其是为了确定铁电层23的所希望的铁电相的退火，也可以在淀积p掺杂多晶硅层24之后，如果必须的温度足够低，以致于在辅助层25上和在第1电极下没有SiO2形成，或者优先在淀积辅助层25之后进行。此外，在第1栅极24结构化时，介质层26直到半导体衬底21的表面共同被结构化，并在形成第1栅极24之后进行退火。在这种情况下，在这退火时，在半导体衬底21的表面上，第1栅极24的侧向形成SiO2层，该SiO2层随后作为在第1栅极24的侧向在第2栅极27之下的栅氧化物应用。在这种情况下，退火优先是这样进行的，并非同时在第1栅极24和辅助层25之间形成SiO2层。
此外，能够制成具有LDD剖面的源/漏区22。为此目的，随着方法的进行，在第2栅极27的侧边形成侧墙。
在实施例内说明了n沟道晶体管的构造。本发明对p沟道晶体管是类似地可实现的，在这种情况下，所有电导率类型应相应地进行更换。
在存储单元系统内提供许多存储单元，其中每一个具有一只铁电晶体管FT和一只选择晶体管AT(参阅图6)。铁电晶体管FT分别如图1或图2说明那样实现。选择晶体管作为具有一个栅极的MOS晶体管实现。此外存储单元系统包含字线WL，电源线VL，位线BL。字线WL与电源线VL和位线BL交叉。
每一存储单元的铁电晶体管FT分别接在两相邻的位线BL之间。相应的存储单元的选择晶体管AT连接在铁电晶体管FT的第2栅极和电源线VL之间。选择晶体管AT的栅极与字线WL之一连接。
在存储单元系统内存储单元的选择经相应的字线WL和相应的电源线VL实现。
存储单元的读出借助在相邻的位线BL之间的通流测试来实现，相应的铁电晶体管FT连接在这些位线之间。为了读出信息，从属的电源线VL加电压电平，以致于第1栅极和第2栅极形成的pn结在铁电晶体管内在阻塞方向在击穿电压之下运行。这时第2栅极在铁电层的侧向铁电晶体管的沟道区局部逆转，而并不改变这时铁电层的极化状态。只有当铁电层如此极化，使得在铁电层之下沟道区也逆转时，才有电流流过铁电晶体管。只有当所选择的铁电晶体管FT接入时，即，当铁电层相应地极化时，在相邻的位线BL之间才有电流流过。
为了在存储单元的铁电晶体管FT内写入信息，也经相应的字线WL和相应的电源线VL实现选择。在这种情况下，相应的电源线VL加一电平，通过它由铁电晶体管FT的第1栅极和第2栅极形成的pn结在导通方向运行。因此，铁电层是如此极化的，以致于在铁电层下的沟道区处于蓄电状态，并因此阻塞。
为了擦除在存储单元的铁电晶体管内的信息，也经字线WL和电源线VL选择存储单元。这样一种电压电平加到电源线VL上，使得由铁电晶体管的第1栅极和第2栅极形成的pn结，在反方向，在其击穿电压之上运行。借此，铁电层是如此极化的，以致于在铁电层以下的沟道区逆转，并因此导通。
在读、写以及擦除过程，与同一位线BL或电源线VL连接的所有其它存储单元与其它字线连接。因此它不被选择和阻塞。
不同的运行状态，写、读和擦除经加到电源线上的不同电压电平来调整。与图1或2说明类似地建立，下述电平适于具有矫顽场强Ec约30kV/cm和相对介电常数εr约20的介质层131的铁电材料的铁电晶体管的存储单元系统运行，
读：+0.5V，写：+3V，擦除：-3V。
Claims (13)
1.铁电晶体管，
-其中，在半导体衬底(11)内提供两个源/漏区(12)，
-其中，在半导体衬底(11)表面上在源/漏区(12)之间，安排一个第1栅中间层(13)和一个第1栅极(14)，其中第1栅中间层(13)至少包含一层铁电层(132)，
-其中，在源/漏区(12)之间，在源/漏区(12)之间的连接线方向除第1栅中间层(13)外安排一个第2栅中间层(16)和一个第2栅极(17)，其中第2栅中间层(16)包含介质层，
其中，第1栅极(14)和第2栅极(17)经二极管结构彼此连接。
2.根据权利要求1所述的铁电晶体管，
-其中，第2栅中间层(16)和第2栅极(17)分别由两个部分结构组成，它们对第1栅中间层(13)镜面对称安排。
-其中，第2栅极(17)的两个部分结构彼此电连接。
3.根据权利要求1所述的铁电晶体管，
其中，第1栅中间层(13)包含一介质层(131)，它安排在半导体衬底(11)的表面和铁电层(132)之间。
4.根据权利要求3所述的铁电晶体管，
其中，第1栅中间层的介质层和第2栅中间层的介质层构成为连贯的介质层(26)。
5.根据权利要求1所述的铁电晶体管，
其中，第1栅极(14)和/或第2栅极(17)是二极管结构的组成部分。
6.根据权利要求5所述的铁电晶体管，
-其中，第1栅极(14)具有第1导电类型掺杂的多晶硅，
-其中，第2栅极(17)具有与第1导电类型相反的第2导电类型掺杂的多晶硅，
-其中，第1栅极(14)与第2栅极(17)邻接。
7.根据权利要求1、2和4之一所述的铁电晶体管，
其中，在铁电层(132)和第1栅极(14)之间提供一辅助层(15)。
8.根据权利要求1至6之一所述的铁电晶体管，
-其中，第1栅中间层包含CeO2，ZrO2，Y2O3或SrTiO3，
-其中，第2栅中间层(16)包含SiO2，CeO2，ZrO2或SrTiO3，
-其中，铁电层(132)包含锶-铋-钽酸盐(SBT)，铅-锆-钛酸盐(PZT)，锂-铌酸盐(LiNbO3)或钡-锶-钛酸盐(BST)，
-其中，半导体衬底(11)包含单晶硅。
9.具有存储单元的存储单元系统，其中，每一个存储单元都包含一个根据权利要求1到6之一所述的铁电晶体管(FT)。
10.根据权利要求9所述的存储单元系统，
-其中，提供字线(WL)，位线(BL)和电源线(VL)，其中字线(WL)与电源线和位线交叉。
-其中，每一存储单元除了铁电晶体管(FT)之外，还额外具有一个包含一控制极的选择晶体管(AT)，
-其中，存储单元之一的铁电晶体管(FT)分别连接在相邻位线(BL)之间，
-其中，选择晶体管(AT)连接在铁电晶体管(FT)的第2栅极和电源电压线(VL)之间。
-其中，选择晶体管(AT)的控制极与字线(WL)之一相连。
11.铁电晶体管的制法，
-其中，介质层(26)，铁电层(23)和第1电极层(24’)沉积到半导体衬底(21)表面上，
-其中，第1电极层(24’)和铁电层(23)一起结构化，其中形成第1栅极(24)，
-其中，沉积第2电极层(27’)，并如此结构化，使得形成与第1栅极(24)邻接并与第1栅极(24)侧向搭接的第2栅极(27)，
-其中，第1栅极(24)和第2栅极(27)的材料彼此是如此协调的，使得第1栅极(24)和第2栅极(27)形成一个二极管结构。
12.铁电晶体管的制法，
-其中，一个介质层，铁电层和第1电极层沉积到半导体衬底的表面上，
-其中，第1电极层和铁电层和所述介质层一起结构化，其中形成第1栅极和第1栅中间层，
-其中，在所述第1栅中间层的侧向产生具有一个介质层的第2栅中间层，
-其中，沉积第2电极层，并如此结构化，使得形成与第1栅极邻接并与第1栅极侧向搭接的第2栅极，
-其中，第1栅极和第2栅极的材料彼此是如此协调的，使得第1栅极和第2栅极形成一个二极管结构。
13.根据权利要求11或12所述的制法，
-其中，辅助层(25)沉积在铁电层(23)和第1电极层(24′)之间，该辅助层(25)与铁电层(23)和第1电极层(24′)一起结构化。
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