WO2022021307A1 - 存储单元和存储器 - Google Patents

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WO2022021307A1
WO2022021307A1 PCT/CN2020/106165 CN2020106165W WO2022021307A1 WO 2022021307 A1 WO2022021307 A1 WO 2022021307A1 CN 2020106165 W CN2020106165 W CN 2020106165W WO 2022021307 A1 WO2022021307 A1 WO 2022021307A1
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memory
memory cells
doping
voltage
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PCT/CN2020/106165
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Inventor
吴颖
谭万良
许俊豪
Original Assignee
华为技术有限公司
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Definitions

  • the material of the electron trapping layer is any one of HfO 2 , HfSiO, HfAlO, Si3N4, AlN, and InGaZnO; the material of the hole trapping layer is any one of HfZrO and NiO. A sort of.
  • the storage unit further includes: a first electrode layer disposed on the semiconductor structure; and a second electrode layer disposed on the first doping structure.
  • FIG. 11 is a cross-sectional view along the a-b direction after the positive dipole is introduced into the memory cell in FIG. 1;
  • At least one (a) of a, b or c can mean: a, b, c, "a and b", “a and c", “b and c", or "a and b and c" ", where a, b, c can be single or multiple.
  • the present application provides a memory cell, the memory cell includes a first doping structure, a second doping structure and a semiconductor structure stacked in sequence along a first direction; a semiconductor structure, a tunneling layer, a charge layer stacked in sequence along the second direction A trapping layer, and a conductive layer disposed on the charge trapping layer; wherein the doping types of the first doping structure and the second doping structure are opposite.
  • the included angle between the second direction and the first direction is not equal to 180°.
  • the fact that the conductive layer is located on the charge trapping layer can be understood to mean that the conductive layer is located on at least one surface of the charge trapping layer other than the contact surface with the tunneling layer.
  • the charge trapping layer 105 in FIG. 1 includes four surfaces, two opposing upper and lower surfaces and two opposing and perpendicular to the upper surface. If the upper surface of the charge trapping layer 105 is located on the tunneling layer 104, the conductive layer 106 may be located on the lower surface of the charge trapping layer 105 and at least one of the two surfaces perpendicular to the upper surface; if the lower surface of the charge trapping layer 105 The surface is located on the tunneling layer 104, and the conductive layer 106 is located on the upper surface of the charge trapping layer 105 and at least one of the two surfaces perpendicular to the upper surface.
  • the material of the electron trapping layer can be, for example, any one of materials having electron trapping ability, such as HfO 2 , HfSiO, HfAlO, Si3N4, AlN, InGaZnO, and the like.
  • the material of the hole trapping layer may be, for example, any one of materials having hole trapping ability, such as HfZrO and NiOd.
  • the shapes of the first doping structure 101 , the second doping structure 102 and the semiconductor structure 103 are all semi-cylindrical.
  • a voltage is applied to the first doping structure 101 and the semiconductor structure 103, so that the bias between the first doping structure 101 and the second doping structure 102 is 0 or reverse bias, that is, the first doping structure
  • the PN junction formed by the structure 101 and the second doping structure 102 is 0 bias or reverse bias; a positive bias or a negative bias is applied on the conductive layer 106, if the charge trapping layer 105 is an electron trapping layer, then on the conductive layer 106 Apply a negative bias voltage, if the charge trapping layer 105 is a hole trapping layer, then apply a positive bias voltage on the conductive layer 106; the voltage difference between the conductive layer 106 and the semiconductor structure 103 is greater than or equal to +V1 or less than or equal to -V1, if The charge trapping layer 105 is an electron trapping layer, and the voltage difference between the conductive layer 106 and the semiconductor structure 103 is less than or equal to -V1. If the charge trapping layer 105 is a hole
  • the charge trapping layer 105 releases the trapped charges when "0" is written in the memory cell, a high current is read out, that is, if a high current is read out, it means that the data stored in the memory cell is 0, that is, read The output data is 0, because when the memory cell writes "1", the charge trapping layer 105 captures the charge from the semiconductor structure 103, therefore, the low current is read out, that is, if the low current is read out, it means that the memory cell stores the "1".
  • the conductive layer 106 is grounded, the first electrode layer 107 applies a negative voltage -1/2V2, and the second electrode layer 108 applies a positive voltage +1/2V2, so that the first doping structure 101 and the second doping structure 102 are positively biased and the first The forward bias voltage between the doping structure 101 and the second doping structure 102 is V2.
  • the data "0" is read out.
  • a low current is read out from the second electrode layer 108 and the first electrode layer 107, data "1" is read out.
  • a built-in electric field is generated from the tunneling layer 104 to the charge trapping layer 105 through the negative dipole, which promotes the accumulation of holes at the control interface of the conductive layer 106, increases the binding of the charge trapping layer 105 to holes, and reduces the bound holes
  • the loss of the charge trapping layer 105 further enhances the hole retention property of the charge trapping layer 105 .
  • a voltage is applied to the memory cell according to the principles described above, and whether the read data is "0" or "1" is determined according to the level of the read current.
  • the first doping structure and the second doping structure in the memory cells are reverse-biased or zero-biased, so as to avoid performing a read operation on other memory cells.

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本申请提供一种存储单元和存储器，其中，存储单元包括：沿第一方向依次叠加的第一掺杂结构、第二掺杂结构和半导体结构，沿第二方向依次叠加的半导体结构、遂穿层、电荷俘获层，导电层，位于电荷俘获层上，其中，第一掺杂结构与第二掺杂结构的掺杂类型相反。本申请提升了存储单元和存储器的微缩能力。

Description

存储单元和存储器 技术领域
本申请涉及半导体技术领域，尤其涉及一种存储单元和存储器。
背景技术
随着5G、大数据、机器学习的发展，上述领域的实现对于芯片的性能提出了更高的要求。在芯片运算能力提升的过程中，存储器成为影响芯片性能的重要因素。
存储器包括多个存储单元，目前，存储单元一般采用铁电薄膜作为栅介质层的场效应晶体管，通过铁电薄膜的极化性质改变场效应晶体管的阈值电压，从而实现“0”或“1”的存储状态。
由于铁电薄膜的退极化场，在铁电薄膜的厚度小于5nm时，铁电薄膜的极化性质不稳定，因此，为了确保场效应晶体管能够正常运行，铁电薄膜的厚度在缩小到一定厚度后无法再缩小。由于铁电薄膜的厚度在缩小到一定厚度后无法再缩小，因此，场效应晶体管(即存储单元)的微缩能力受限，从而导致存储器的微缩能力受限。
发明内容
本申请提供一种存储单元和存储器，用于解决由于铁电薄膜的厚度在缩小到一定厚度后无法再缩小，而导致的场效应晶体管(即存储单元)和存储器的微缩能力受限的问题。
第一方面，本申请提供一种存储单元，包括：沿第一方向依次叠加的第一掺杂结构、第二掺杂结构和半导体结构；沿第二方向依次叠加的所述半导体结构、遂穿层、电荷俘获层；导电层，位于所述电荷俘获层上；其中，所述第一掺杂结构与所述第二掺杂结构的掺杂类型相反。
提供了一种新的结构且结构简单，制作工艺简单，制作成本低。另外，相比于现有的利用铁电薄膜的极化性质实现数据的存储，由于电荷俘获层主要利用材料的体缺陷和/或界面缺陷来俘获电荷，以实现数据的存储，因此电荷俘获层可以设置的薄一些，从而缩小了存储单元的尺寸，进而可以缩小存储器的尺寸，提升了存储单元和存储器的微缩能力。此外，根据存储单元中的各个部分的相对位置关系可知，该存储单元为一个竖着的结构，因此，利于多个存储单元的整合，进而可以实现多个存储单元的三维叠加，从而实现三维存储器，又由于存储单元的尺寸小，因此，相比于现有的存储单元，在同样面积的存储器中，可以集成更多的存储单元，增加了存储单元的密度。另外，由于相比于现有的铁电薄膜，电荷俘获型器件具有较低的工作电压，而本申请中的存储单元通过电荷俘获层实现读写操作，因此，相比于现有的铁电薄膜，降低了工作电压，提升了存储单元的耐用性。
在一种可能的实现方式中，若所述电荷俘获层为电子俘获层，则所述电荷俘获层用于从所述半导体结构中俘获电子或者释放俘获的电子；若所述电荷俘获层为空穴俘获层，则所述电荷俘获层用于从所述半导体结构中俘获空穴或者释放俘获的空穴。
在一种可能的实现方式中，所述电子俘获层的材料为HfO 2、HfSiO、HfAlO、Si3N4、AlN、InGaZnO中的任一种；所述空穴俘获层的材料为HfZrO、NiO中的任一种。
在一种可能的实现方式中，所述第一掺杂结构、所述第二掺杂结构、所述半导体结构的形状均为圆柱体；或者所述第一掺杂结构、所述第二掺杂结构、所述半导体结构的形状均为长方体。
在一种可能的实现方式中，所述存储单元还包括：第一电极层，设置在所述半导体结构上；第二电极层，设置在所述第一掺杂结构上。
在一种可能的实现方式中，在所述隧穿层与所述电荷俘获层的交界面引入偶极子；所述偶极子用于阻挡所述电荷俘获层俘获的电荷穿过所述隧穿层进入所述半导体结构。
通过在电荷俘获层和隧穿层之间引入偶极子，以通过偶极子产生的内建电场，调节体系的平带电压和功函数，增强电荷俘获层对电荷的保持特定，进而增强存储单元的存储特性。
在一种可能的实现方式中，其特征在于，若所述电荷俘获层为电子俘获层，则所述偶极子为正偶极子；若所述电荷俘获层为空穴俘获层，则所述偶极子为负偶极子。
在一种可能的实现方式中，形成所述正偶极子的材料为稀土元素，形成所述负偶极子的材料为金属元素。
在一种可能的实现方式中，所述存储单元还包括：阻挡层，设置在所述电荷俘获层与所述导电层之间，用于阻挡所述导电层中的电子注入所述电荷俘获层和所述电荷俘获层俘获的电荷逃逸到所述导电层。
在一种可能的实现方式中，未掺杂的所述第一掺杂结构、未掺杂的所述第二掺杂结构和所述半导体结构的材料为硅、硅锗、锗中的任一种。
在一种可能的实现方式中，所述隧穿层的材料为二氧化硅或氧化铝。
第二方面，本申请提供一种存储器，包括：多个如上所述的第一方面中任一项所述的存储单元，多个所述存储单元呈阵列排布；多个字线，用于向所述存储单元的第一掺杂结构施加电压；多个位线，用于向所述存储单元的半导体结构施加电压；多个栅线，用于向所述存储单元的导电层施加电压；若向至少两个存储单元的第一掺杂结构施加电压的字线相同，则向所述至少两个存储单元的半导体结构施加电压的位线不同；若向至少两个存储单元的半导体结构施加电压的位线相同，则向所述至少两个存储单元的第一掺杂结构施加电压的字线不同。
在一种可能的实现方式中，多个所述存储单元被排布为N行和M列；所述多个字线的数量为N，且N个字线与N行所述存储单元一一对应，每个所述字线用于向与其对应的一行所述存储器单元的第一掺杂结构施加电压；所述多个位线的数量为M，且M个位线与M列所述存储单元一一对应，每个所述位线用于向与其对应的一列所述存储器单元的半导体结构施加电压；所述多个栅线的数量为N，且N个栅线与N行所述存储单元一一对应，每个所述栅线用于向与其对应的一行所述存储器单元的导电层施加电压。
第三方面，本申请提供一种三维存储器，包括：多个如上述第一方面中任一项所述的存储单元，多个所述存储单元位于不同的存储层，每层存储层中的存储单元呈阵列排布，每层存储层的阵列排布方式相同；多个字线，用于向第一层存储层中的第一掺杂结构施加电压；多个位线，被划分为多个组，位线的组数与所述存储层的层数相同，且多组位线与 多层存储层一一对应，每组位线用于向对应的存储层中的存储单元的半导体结构施加电压；每层存储层对应的一组位线还用于向其上一存储层中的存储单元的第一掺杂结构施加电压；多个栅线，被划分为多个组，栅线的组数与所述存储层的层数相同，且多组栅线与多层存储层一一对应，每组栅线用于向对应的存储层中的存储单元的导电层施加电压；针对第一层存储层中的存储单元，若向至少两个存储单元的第一掺杂结构施加电压的字线相同，则向所述至少两个存储单元的半导体结构施加电压的位线不同，若向至少两个存储单元的半导体结构施加电压的位线相同，则向所述至少两个存储单元的第一掺杂结构施加电压的字线不同；针对其他存储层中的存储单元，若向至少两个存储单元的第一掺杂结构施加电压的位线相同，则向所述至少两个存储单元的半导体结构施加电压的位线不同，若向至少两个存储单元的半导体结构施加电压的位线相同，则向所述至少两个存储单元的第一掺杂结构施加电压的位线不同。
在一种可能的实现方式中，每个存储层中的存储单元均被排布为N行和M列；第i层存储层中的M列存储单元的半导体结构与M列位线一一对应；第j层存储层中的N行存储单元的半导体结构与N行位线一一对应；第一层存储层中的N行存储单元的第一掺杂结构与N行字线一一对应；第i+1层存储层中的M列存储单元的第一掺杂结构与第i层存储层对应的M列位线一一对应；第j+1层存储层中的N行存储单元的第一掺杂结构与第j层存储层对应的N行位线一一对应；其中，所述i为奇数，所述j为偶数。
第四方面，本申请提供一种电子设备，其特征在于，包括：处理器和存储装置；所述存储装置包括如第二方面中任一项所述的存储器和/或如第三方面中任一项所述的三维存储器；所述处理器用于对所述存储器和/或所述三维存储器执行写操作或者读操作。
附图说明
图1为本申请第一种实施例提供的一种存储单元的结构示意图
图2为图1中的存储单元沿a-b方向的剖视图；
图3为本申请第二种实施例提供的存储单元的结构示意图；
图4为本申请第三种实施例提供的存储单元的结构示意；
图5为图4中的存储单元沿着c-d方向的剖视图；
图6为本申请第四种实施例提供的存储单元的结构示意；
图7为本申请第五种实施例提供的存储单元的结构示意；
图8为本申请第六种实施例提供的存储单元的结构示意；
图9为图1中的存储单元在写入“1”时沿着a-b方向的剖视图；
图10为图1中的存储单元在写入“0”时沿着a-b方向的剖视图；
图11为图1中的存储单元引入正偶极子后沿着a-b方向的剖视图；
图12为在存储单元中引入正偶极子后对能带结构的影响示意图；
图13为图1中的存储单元引入负偶极子后沿着a-b方向的剖视图；
图14为在存储单元中引入负偶极子后对能带结构的影响示意图；
图15为本申请实施例在图1中的存储单元中增加阻挡层后的结构示意图；
图16为本申请实施例提供的包括3行3列存储单元的存储器的结构示意图；
图17为向存储器中的第2行第2列的存储单元写入“1”时的电压分布图；
图18为向存储器中的第2行第2列的存储单元写入“0”时的电压分布图；
图19为读取存储器中的第2行第2列的存储单元中的数据时的电压分布图。
具体实施方式
下面将结合附图，对本申请中的技术方案进行描述。
为使本申请的目的、技术方案和优点更加清楚，下面将结合本申请中的附图，对本申请中的技术方案进行清楚、完整地描述。显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本申请的说明书实施例和权利要求书及附图中的术语“第一”、“第二”等仅用于区分描述的目的，而不能理解为指示或暗示相对重要性，也不能理解为指示或暗示顺序。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元。方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
应当理解，在本申请中，“至少一个(项)”是指一个或者多个，“多个”是指两个或两个以上。“和/或”，用于描述关联对象的关联关系，表示可以存在三种关系，例如，“A和/或B”可以表示：只存在A，只存在B以及同时存在A和B三种情况，其中A，B可以是单数或者复数。字符“/”一般表示前后关联对象是一种“或”的关系。“以下至少一项(个)”或其类似表达，是指这些项中的任意组合，包括单项(个)或复数项(个)的任意组合。例如，a，b或c中的至少一项(个)，可以表示：a，b，c，“a和b”，“a和c”，“b和c”，或“a和b和c”，其中a，b，c可以是单个，也可以是多个。
本申请提供了一种存储单元，该存储单元包括沿第一方向依次叠加的第一掺杂结构、第二掺杂结构和半导体结构；沿第二方向依次叠加的半导体结构、遂穿层、电荷俘获层，以及设置在电荷俘获层上的导电层；其中，第一掺杂结构与第二掺杂结构的掺杂类型相反。第二方向与第一方向的夹角不等于180°。导电层位于电荷俘获层上可以理解为导电层位于电荷俘获层中与遂穿层的接触面之外的至少一个表面上。
例如，图1为本申请第一种实施例提供的一种存储单元的结构示意图，图2为图1中的存储单元沿a-b方向的剖视图，如图1和图2所示，该存储单元包括：第一掺杂结构101、第二掺杂结构102、半导体结构103、隧穿层104、电荷俘获层105和导电层106，其中：
第一掺杂结构101、第二掺杂结构102、半导体结构103的形状均为圆柱体，第一掺杂结构101、第二掺杂结构102、半导体结构103的尺寸规格可以根据设计需求确定，本申请实施例对此不作特殊限定。
需要说明的是，上述第一掺杂结构101、第二掺杂结构102、半导体结构103的形状仅为示例性的，并不用于限定本申请。例如，第一掺杂结构101、第二掺杂结构102、半导体结构103的形状还可以为正方体、长方体、半圆柱体等，本申请实施例对此不作特殊限定。第一掺杂结构101、第二掺杂结构102、半导体结构103的形状可以完全相同，也可以不完全相同，还可以完全不同，本申请实施例对此不作特殊限定。
第一掺杂结构101、第二掺杂结构102、半导体结构103沿着第一方向111依次叠加，半导体结构103、遂穿层104、电荷俘获层105沿着第二方向依次叠加，导电层106位于电荷俘获层105上。如图1所示，第二方向112与第一方向111垂直。
如图1所示，第二掺杂结构102位于第一掺杂结构101的上表面，半导体结构103位于第二掺杂结构102的上表面。
遂穿层104位于半导体结构103的侧面。此处隧穿层104位于半导体结构103的侧面可以理解为：遂穿层104完全覆盖半导体结构103的侧面(如图1所示)或者隧穿层104覆盖半导体结构103的侧面的一部分。
电荷俘获层105位于遂穿层104上。具体的，遂穿层104包括两个相对的上表面和下表面。若遂穿层104的上表面位于半导体结构103的侧面，则电荷俘获层105位于遂穿层104的下表面，若遂穿层104的下表面位于半导体结构103的侧面，则电荷俘获层105位于遂穿层104的上表面。
电荷俘获层105位于遂穿层104上可以理解为电荷俘获层105完全覆盖遂穿层104(如图1所示)，或者电荷俘获层105覆盖遂穿层104的一部分。
导电层106位于电荷俘获层105上，具体的，导电层106可以位于电荷俘获层105中与隧穿层104的接触面之外的至少一个表面上。
例如，图1中的电荷俘获层105包括四个表面，分别为两个相对的上表面和下表面以及两个相对且与上表面垂直的两个表面。若电荷俘获层105的上表面位于遂穿层104上，则导电层106可以位于电荷俘获层105的下表面和与上表面垂直的两个表面中的至少一个上；若电荷俘获层105的下表面位于遂穿层104上，则导电层106位于电荷俘获层105的上表面和与上表面垂直的两个表面中的至少一个上。
需要说明的是，导电层106位于电荷俘获层105的一个表面的方式为：导电层106完全覆盖电荷俘获层105的一个表面(如图1所示)，或者导电层106覆盖电荷俘获层105的一个表面的一部分。
第一掺杂结构101的掺杂类型与第二掺杂结构102的掺杂类型相反，例如，若第一掺杂结构101的掺杂类型为N型，则第二掺杂结构102的掺杂类型为P型。若第一掺杂结构101的掺杂类型为P型，则第二掺杂结构102的掺杂类型为N型。
半导体结构103可以是本征半导体(即未掺杂的半导体)，也可以是掺杂的半导体，本申请实施例对此不作特殊限定。若半导体结构103为掺杂的半导体，则半导体结构103的掺杂类型与第二掺杂结构102的掺杂类型相同，即若第二掺杂结构102的掺杂类型为N型，则半导体结构103的掺杂类型为N型，若第二掺杂结构102的掺杂类型为P型，则半导体结构103的掺杂类型为P型。
未掺杂的第一掺杂结构101、未掺杂的第二掺杂结构102和半导体结构103的材料例如可以为硅、硅锗、锗、氧化物半导体(如InGaZnO等)等中的任意一种。未掺杂的第一掺杂结构101、未掺杂的第二掺杂结构102和半导体结构103的材料可以完全相同、也可以不完全相同、还可以完全不相同，本申请实施例对此不作特殊限定。
需要说明的是，此处的半导体结构103的材料可以理解为：若半导体结构103为本征半导体，则半导体结构103的材料为本征半导体的材料，若半导体结构103为掺杂的半导体，则半导体结构103的材料指的是在其还未掺杂的情况下的半导体材料。
例如，若第一掺杂结构101为N型掺杂的硅，则第二掺杂结构102和半导体结构103可以为P型掺杂的硅；若第一掺杂结构101为P型掺杂的硅锗，则第二掺杂结构102和半导体结构103可以为N型掺杂的硅锗。若第一掺杂结构101为N型掺杂的硅锗，则第二掺杂结构102可以为P型掺杂的硅锗，半导体结构103可以为未掺杂的硅锗。
需要说明的是，由于硅锗和锗具有较小的禁带宽度，因此，硅锗和锗的PN结更容易被打开，即硅锗和锗的PN结的工作电压小。基于上述原理，若未掺杂的第一掺杂结构101、未掺杂的第二掺杂结构102、半导体结构103均采用硅锗或锗材料，可以降低存储单元的工作电压。
第一掺杂结构101、第二掺杂结构102、半导体结构103(即为掺杂的半导体的情况下)的掺杂浓度可以根据存储单元的设计需求确定，本申请实施例对此不作特殊限定。例如，第一掺杂结构101为重掺杂的P型硅，第二掺杂结构102为重掺杂的N型硅，半导体结构103为轻掺杂的N型硅。
需要说明的是，N型掺杂的掺杂结构指该掺杂结构中的多数载流子为电子，P型掺杂的掺杂结构指该掺杂结构中的多数载流子为空穴。
隧穿层104的材料例如可以为二氧化硅或氧化铝等绝缘材料，本申请实施例对此不作特殊限定。
在可选择的实施例中，电荷俘获层105的形态可以为：电子俘获层或空穴俘获层，其中，若电荷俘获层105为电子俘获层，则电荷俘获层105用于从半导体结构103中俘获电子或者释放俘获的电子；若电荷俘获层105为空穴俘获层，则电荷俘获层105用于从半导体结构103中俘获空穴或者释放俘获的空穴。
电子俘获层的材料例如可以为HfO 2、HfSiO、HfAlO、Si3N4、AlN、InGaZnO等具有电子俘获能力的材料中的任一种。空穴俘获层的材料例如可以为HfZrO、NiOd等具有空穴俘获能力的材料中的任一种。
导电层106的材料例如可以为金属或者重掺杂的多晶硅等导电材料，本申请实施例对此不作特殊限定。
需要说明的是，上述各层覆盖其前一层的区域越大，存储单元的驱动能力就越强。
再例如，图3为本申请第二种实施例提供的存储单元的结构示意图，图3中的存储单元与图1中的存储单元的区别如下：
第一掺杂结构101、第二掺杂结构102和半导体结构103的形状均为长方体。
隧穿层104完全覆盖半导体结构103的四个侧面，电荷俘获层105完全覆盖隧穿层104，导电层106位于电荷俘获层105的外表面上，且完全覆盖电荷俘获层105的外表面。
再例如，图4为本申请第三种实施例提供的存储单元的结构示意，图5为图4中的存储单元沿着c-d方向的剖视图。图4中的存储单元与图1中的存储单元的区别如下：
第一掺杂结构101、第二掺杂结构102和半导体结构103的形状均为长方体，隧穿层104覆盖在半导体结构103的一个侧面上，电荷俘获层105完全覆盖隧穿层104，导电层106位于电荷俘获层105的一个表面上且完全覆盖该表面。
再例如，图6为本申请第四种实施例提供的存储单元的结构示意，图6中的存储单元与图1中的存储单元的区别如下：
第一掺杂结构101、第二掺杂结构102、半导体结构103的形状均为半圆柱体。
半圆柱包括两个侧面，分别为曲面的侧面和平面的侧面。隧穿层104覆盖在半导体结构103的曲面的侧面上，电荷俘获层105完全覆盖隧穿层104，导电层106位于电荷俘获层105的一个表面上且完全覆盖该表面。
再例如，图7为本申请第五种实施例提供的存储单元的结构示意，图7中的存储单元与图1中的存储单元的区别如下：
第一掺杂结构101、第二掺杂结构102的形状为长方体，半导体结构103的形状为梯形体，第一方向110与第二方向112之间的夹角大于90°。
隧穿层104完全覆盖半导体结构103的四个侧面，电荷俘获层105完全覆盖隧穿层104，导电层106位于电荷俘获层105的四个侧面上并完全覆盖该四个侧面。
再例如，图8为本申请第六种实施例提供的存储单元的结构示意，图8中的存储单元与图1中的存储单元的区别如下：
第一掺杂结构101、第二掺杂结构102的形状为长方体，半导体结构103的形状为一球体去掉上下两个部分所形成的结构。隧穿层104完全覆盖半导体结构103的侧面，电荷俘获层105完全覆盖隧穿层104，导电层106完全覆盖电荷俘获层105的外表面。
需要说明的是，上述关于存储单元的结构的说明仅为示例性的，并不用于限定本申请。
下面，对存储单元的工作原理进行说明。
存储单元的工作过程包括两个部分，分别为写操作和读操作。具体的：
写操作的工作原理为：
在写“1”时，在第一掺杂结构101和半导体结构103上施加电压，使第一掺杂结构101和第二掺杂结构之间为0偏或者反偏，即第一掺杂结构101和第二掺杂结构102构成的PN结为0偏或者反偏；在导电层106上施加正偏压或者负偏压，若电荷俘获层105为电子俘获层，则在导电层106上施加正偏压，若电荷俘获层105为空穴俘获层，则在导电层106上施加负偏压；导电层106与半导体结构103之间的电压差大于等于+V1或小于等于-V1，若电荷俘获层105为电子俘获层，则导电层106与半导体结构103之间的电压差大于或者等于+V1，若电荷俘获层105为空穴俘获层，则导电层106与半导体结构103之间的电压差小于等于-V1。
在满足上述三个条件后，导电层106上施加的偏压产生一电场，半导体结构103中的电荷响应于该电场穿过隧穿层104到达电荷俘获层105，电荷俘获层105利用其体缺陷和/或界面缺陷俘获电荷，改变了存储单元的电阻。需要说明的是，若电荷俘获层105为电子俘获层，则电荷俘获层105从半导体结构103中俘获的电荷为电子，若电荷俘获层105为空穴俘获层，则电荷俘获层105从半导体结构103中俘获的电荷为空穴。
在写“0”时，在第一掺杂结构101和半导体结构103上施加电压，使第一掺杂结构101和第二掺杂结构102之间为0偏或者反偏，即第一掺杂结构101和第二掺杂结构102 构成的PN结为0偏或者反偏；在导电层106上施加正偏压或者负偏压，若电荷俘获层105为电子俘获层，则在导电层106上施加负偏压，若电荷俘获层105为空穴俘获层，则在导电层106上施加正偏压；导电层106与半导体结构103之间的电压差大于等于+V1或者小于等于-V1，若电荷俘获层105为电子俘获层，则导电层106与半导体结构103之间的电压差为小于等于-V1，若电荷俘获层105为空穴俘获层，则导电层106与半导体结构103之间的电压差大于等于+V1。
在满足上述三个条件后，导电层106上施加的偏压产生一电场，电荷俘获层105响应于该电场，释放俘获的电荷，此时存储单元恢复原状，改变了存储单元的电阻。
在本申请的其他实施例中，在写“1”或“0”时，第一掺杂结构101和第二掺杂结构102之间也可以正偏，以利用热载流子效应促进电荷的俘获。
需要说明的是，+V1、-V1的具体数值的确定与存储单元中的各个部分的材料、厚度、读出的高电流和低电流的比值等有关。
读操作的原理为：
导电层106接地(即向导电层106施加0偏压)，在第一掺杂结构101和半导体结构103上施加电压，使第一掺杂结构101和第二掺杂结构102之间为正偏，即第一掺杂结构101与第二掺杂结构102构成的PN结为正偏，且第一掺杂结构101与第二掺杂结构102之间的正偏电压大于等于V2。在满足上述条件后，通过从第一掺杂结构101和半导体结构103读出的电流的高低，确定读出的数据是“0”还是“1”。具体的，由于存储单元写入“0”时，电荷俘获层105释放了俘获的电荷，因此，读出高电流，即若读出高电流，则说明存储单元中存储的数据为0，即读出的数据为0，由于存储单元写入“1”时，电荷俘获层105从半导体结构103中俘获电荷，因此，读出低电流，即若读出低电流，则说明存储单元中存储的是“1”。
确定读出的电流是高电流还是低电流的方式可以为：设置一个第一电流和第二电流，其中第一电流大于第二电流，若读出的电流大于第一电流，则确定读出的是高电流，若读出的电流小于第二电流，则读出的电流为低电流。
需要说明的是，上述过程仅为示例性的，并不用于限定本申请。
V2的具体数值与存储单元的材料、第一掺杂结构101和第二掺杂结构102的掺杂浓度、读出的高电流和低电流的大小等相关。
需要说明的是，上述存储单元的写操作和读操作的原理仅为示例性的，并不用于限定本申请。例如，还可以通过上述写“0”的方式写入“1”，通过上述写入“1”的方式写入“0”，基于此，采用上述读操作中的偏压施加原理，以及若读出高电流，说明存储单元中存储的是“1”，若读出低电流，说明存储单元中存储的是“0”。
为了便于向第一掺杂结构101和半导体结构103施加电压，并便于读出电流，存储单元还包括：第一电极层107和第二电极层108，其中，第一电极层107设置在半导体结构103上，第二电极层108设置在第一掺杂结构101上。
第一电极层107可以设置在半导体结构103中未被其他结构覆盖的区域上，第二电极层108可以设置在第一掺杂结构101中未被其他结构覆盖的区域上。
例如，若存储单元如图1所示，第一电极层107可以设置在半导体结构103的上表面上，第二电极层108可以设置在第一掺杂结构101的下表面和/或侧面上。若存储单元如 图5所示，第一电极层107可以设置在半导体结构103的上表面、半导体结构103的三个侧面中的至少一个面上，半导体结构103的三个侧面为未被隧穿层104覆盖的侧面，第二电极层108可以设置在第一掺杂结构101的下表面、四个侧面中的至少一个面上。
需要说明是，上述第一电极层107和第二电极层108的设置位置仅为示例性的，并不用于限定本申请。
需要说明的是，由于硅锗和锗具有更高的载流子迁移率和较小的禁带宽度，因此，若未掺杂的第一掺杂结构101和半导体结构103采用硅锗或锗材料，可以在提高器件的电导率的同时，降低与电极层的接触电阻，进而提高存储单元的读写速度。
下面，结合图1中的存储单元的结构对存储单元的工作原理进行说明。
在图1中，以第一掺杂结构101的掺杂类型为P型，第二掺杂结构102的掺杂类型为N型，半导体结构103为掺杂的半导体且掺杂类型为N型，以及第一掺杂结构101和第二掺杂结构102为重掺杂，半导体结构103为轻掺杂，电荷俘获层105为电子俘获层为例进行说明。
写操作的原理为：
图9为图1中的存储单元在写入“1”时沿着a-b方向的剖视图。如图9所示，在写入“1”时，第一电极层107和第二电极层108均接地，这样，使第一掺杂结构101和第二掺杂结构102零偏；向导电层106施加正偏压+V1，使导电层106与半导体结构103之间的电压差为+V1。基于此，半导体结构103中的电子在正偏压+V1产生的电场的作用下穿过隧穿层104到达电荷俘获层105，电荷俘获层105俘获电子，改变了存储单元的电阻。
需要说明的是，上述写入“1”时所施加的电压仅示例性的，并不用于限定本申请，还可以通过其他施加电压的方式写入“1”。例如，在写入“1”时，向导电层106施加正偏压+1/2V1，向第一电极层107施加负电压-1/2V1，向第二电极层108施加正电压1/2V1。再例如，在写入“1”时，向导电层106施加正偏压+1/2V1，向第一电极层107施加负电压-1/2V1，向第二电极层108施加负电压-1/2V1。再例如，在写入“1”时，向导电层106施加正偏压+1/2V1，向第一电极层107施加负偏压-1/2V1，第二电极层108接地。
需要说明的是，在写入“1”时，无论施加电压的方式是那种，只要满足上文中写入“1”时所需要的三个条件即可写入“1”。
图10为图1中的存储单元在写入“0”时沿着a-b方向的剖视图。如图10所示，在写入“0”时，第一电极层107和第二电极层108均接地，使第一掺杂结构101和第二掺杂结构102零偏；向导电层106施加负偏压-V1，这样，导电层106与半导体结构103之间的电压差为-V1；基于此，电荷俘获层105在负偏压-V1产生的电场的作用下释放俘获的电子，即电荷俘获层105俘获的电子被移除，此时存储单元恢复原状，改变了存储单元的电阻。
需要说明的是，上述写入“0”时，施加电压的方式仅示例性的，并不用于限定本申请，还可以通过其他施加电压的方式写入“0”。例如，在写入“0”时，向导电层106施加负偏压-1/2V1，向第一电极层107施加正电压1/2V1，向第二电极层108施加负电压-1/2V1。
需要说明的是，在写入“0”时，无论施加电压的方式是那种，只要满足上文中写入 “0”时所需要的三个条件即可写入“0”。
读操作的原理为：
导电层106接地，第一电极层107施加负电压-1/2V2，第二电极层108施加正电压+1/2V2，使得第一掺杂结构101和第二掺杂结构102正偏且第一掺杂结构101和第二掺杂结构102之间的正偏电压为V2，此时，若从第二电极层108和第一电极层107读出高电流，则读出数据“0”，若从第二电极层108和第一电极层107读出低电流，则读出数据“1”。
需要说明的是，针对读操作，施加电压的方式仅为示例性的，并不用于限定本申请，还可以通过其他施加电压的方式读数据。例如，导电层106接地，第一电极层107施加负偏压-V2，第二电极层108接地。再例如，导电层106接地，第一电极层107接地，第二电极层108施加正偏压+V2。
需要说明的是，在读操作时，无论施加电压的方式是那种，只要导电层106接地、第一掺杂结构101与第二掺杂结构102之间正偏且第一掺杂结构101与第二掺杂结构102之间的正偏电压大于等于V2即可读取数据。
下面，在图1中，以第一掺杂结构101的掺杂类型为N型，第二掺杂结构102的掺杂类型为P型，半导体结构103为掺杂的半导体且掺杂类型为P型，以及第一掺杂结构101和第二掺杂结构102为重掺杂，半导体结构103为轻掺杂，电荷俘获层105为空穴俘获层为例进行说明。
写操作的原理为：
在写入“1”时，第一电极层107和第二电极层108均接地，这样，使得第一掺杂结构101和第二掺杂结构102零偏；向导电层106施加负偏压-V1，使导电层106与半导体结构103之间的电压差为-V1。基于此，半导体结构103中的空穴在偏压-V1产生的电场的作用下穿过隧穿层104到达电荷俘获层105，电荷俘获层105俘获空穴，改变了存储单元的电阻。
需要说明的是，上述写入“1”时所施加的电压仅示例性的，并不用于限定本申请，还可以通过其他施加电压的方式写入“1”。例如，在写入“1”时，向导电层106施加负偏压-1/2V1，向第一电极层107施加正电压+1/2V1，向第二电极层108施加负电压-1/2V1。再例如，在写入“1”时，向导电层106施加负偏压-1/2V1，向第一电极层107施加正电压+1/2V1，向第二电极层108施加正电压+1/2V1。再例如，在写入“1”时，向导电层106施加负偏压-1/2V1，向第一电极层107施加正电压+1/2V1，向第二电极层108接地。
需要说明的是，在写入“1”时，无论施加电压的方式是那种，只要满足上文中写入“1”时所需要的三个条件即可写入“1”。
在写入“0”时，第一电极层107和第二电极层108均接地，这样，使得第一掺杂结构101和第二掺杂结构102零偏；向导电层106施加正偏压+V1，使导电层106与半导体结构103之间的电压差为+V1；基于此，电荷俘获层105在正偏压+V1产生的电场的作用下释放俘获的空穴，即电荷俘获层105俘获的空穴被移除，此时存储单元恢复原状，改变存储单元的电阻。
需要说明的是，上述写入“0”时，施加电压的方式仅示例性的，并不用于限定本申 请，还可以通过其他施加电压的方式写入“0”。例如，向导电层106施加正偏压+1/2V1，向第一电极层107施加负电压-1/2V1，向第二电极层108施加正电压+1/2V1。
需要说明的是，在写入“0”时，无论施加电压的方式是那种，只要满足上文中写入“0”时所需要的三个条件即可写入“0”。
读操作的原理为：
导电层106接地，第一电极层107施加正电压+1/2V2，第二电极层108施加负电压-1/2V2，使得第一掺杂结构101和第二掺杂结构102正偏且第一掺杂结构101和第二掺杂结构102之间的正偏电压为V2，此时，若从第二电极层108和第一电极层107读出高电流，则读出数据“0”，若从第二电极层108和第一电极层107读出低电流，则读出数据“1”。
需要说明的是，针对读操作，施加电压的方式仅为示例性的，并不用于限定本申请，还可以通过其他施加电压的方式读数据。例如，导电层106接地，第一电极层107接地，第二电极层108施加负偏压-V2。再例如，导电层106接地，第一电极层107施加正偏压+V2，第二电极层108接地。
需要说明的是，在读操作时，无论施加电压的方式是那种，只要导电层106接地、第一掺杂结构101与第二掺杂结构102之间正偏且第一掺杂结构101与第二掺杂结构102之间的正偏电压大于等于V2即可读取数据。
综上所述，存储单元包括第一掺杂结构101、第二掺杂结构102和半导体结构103以及隧穿层104、电荷俘获层105、导电层106，提供了一种新的结构且结构简单，制作工艺简单，制作成本低。另外，相比于现有的利用铁电薄膜的极化性质实现数据的存储，由于电荷俘获层105主要利用材料的体缺陷和/或界面缺陷来俘获电荷，以实现数据的存储，因此电荷俘获层105可以设置的薄一些，从而缩小了存储单元的尺寸，进而可以缩小存储器的尺寸，提升了存储单元和存储器的微缩能力。此外，根据存储单元中的各个部分的相对位置关系可知，该存储单元为一个竖着的结构，因此，利于多个存储单元的整合，进而可以实现多个存储单元的三维叠加，从而实现三维存储器，又由于存储单元的尺寸小，因此，相比于现有的存储单元，在同样面积的存储器中，可以集成更多的存储单元，增加了存储单元的密度。另外，由于相比于现有的铁电薄膜，电荷俘获型器件具有较低的工作电压，而本申请中的存储单元通过电荷俘获层实现读写操作，因此，相比于现有的铁电薄膜，降低了工作电压，提升了存储单元的耐用性。
为了进一步增强电荷俘获层105对俘获的电荷的保持特性，在隧穿层104与电荷俘获层105的交界面引入偶极子，偶极子用于阻挡电荷俘获层105俘获的电荷穿过隧穿层104进入半导体结构103。偶极子可以位于电荷俘获层105中且靠近隧穿层104与电荷俘获层105的交界面。在电荷俘获层105和隧穿层104的交界面引入偶极子可以理解为：在电荷俘获层105和隧穿层104的交界面中的一部分区域内引入偶极子，或者在电荷俘获层105和隧穿层104的交界面中的所有区域内引入偶极子。
偶极子可以为正负电荷，其能够产生内建电场。具体的，偶极子的类型包括两种，分别为正偶极子和负偶极子，其中，正偶极子指能够产生一个从电荷俘获层105指向隧穿层104的内建电场的偶极子，形成正偶极子的材料例如可以为稀土元素(镧(La),锶(Sr), 钪(Sc)，铒(Er)等)等，本申请对此不作特殊限定；负偶极子指能够产生一个从隧穿层104指向电荷俘获层105的内建电场的偶极子，形成负偶极子的材料例如可以为金属元素(铝(Al),铌(Nb)等)等，本申请实施例对此不做特殊限定。
电荷俘获层105的类型不同，引入的偶极子的类型不同。具体的：
若电荷俘获层105为电子俘获层，则偶极子为正偶极子。
通过正偶极子产生一个从电荷俘获层105指向隧穿层104的内建电场，增加导电层106控制界面的半导体能带弯曲，促进电子的束缚，减少束缚的电子的损失，进而加强电荷俘获层105对电子的保持特性。
图11为图1中的存储单元引入正偶极子后沿着a-b方向的剖视图。如图11所示，第一掺杂结构101的掺杂类型为P型，第二掺杂结构102和半导体结构103的掺杂类型为N型，电荷俘获层105为电子俘获层，正偶极子产生一个从电荷俘获层105指向隧穿层104的内建电场(如图11中箭头所示)。
图12为在存储单元中引入正偶极子后对能带结构的影响示意图，在图12中电荷俘获层105为电子俘获层。如图12所示，在引入正偶极子1202后，正偶极子增加导电层106控制界面的半导体结构的能带1201弯曲，促进电子1203的束缚。图中的E f为费米能级，E C为导带，E V为价带。
若电荷俘获层105为空穴俘获层，则偶极子为负偶极子。
通过负偶极子产生一个从隧穿层104指向电荷俘获层105的内建电场，促进空穴在导电层106控制界面处聚集，增加电荷俘获层105对空穴的束缚，减少束缚的空穴的损失，进而加强电荷俘获层105对空穴的保持特性。
图13为图1中的存储单元引入负偶极子后沿着a-b方向的剖视图。如图13所示，第一掺杂结构101的掺杂类型为N型，第二掺杂结构102和半导体结构103的掺杂类型为P型，电荷俘获层105为空穴俘获层，负偶极子产生一个从隧穿层104指向电荷俘获层105的内建电场(如图13中箭头所示)。
图14为在存储单元中引入负偶极子后对能带结构的影响示意图，在图14中电荷俘获层105为空穴俘获层。如图14所示，在引入负偶极子1204后，负偶极子1204增加导电层106控制界面的半导体结构的能带1201弯曲，促进空穴1205的束缚。图中的E f为费米能级，E C为导带，E V为价带。
在电荷俘获层105和隧穿层104的交界面引入偶极子的工艺为：采用沉积的方式，或者离子注入的方式。具体的，离子注入的过程为：在电荷俘获层105的第一表面涂上稀土元素或者金属元素，通过高温扩散的方式，让稀土元素或者金属元素到达电荷俘获层105与隧穿层104的交界面，以形成偶极子。显然，引入偶极子的工艺流程简单，与现有的COMS工艺兼容，成本低廉。
综上所述，通过在电荷俘获层和隧穿层之间引入偶极子，以通过偶极子产生的内建电场，调节体系的平带电压和功函数，增强电荷俘获层对电荷的保持特定，进而增强存储单元的存储特性。
进一步的，为了更进一步的增强存储单元中的电荷俘获层对电荷的保持特性以及避免导电层中的电子逃逸到电荷俘获层，存储单元还包括阻挡层。其中，阻挡层设置在电荷俘获层与导电层之间，用于阻挡导电层中的电子注入电荷俘获层和电荷俘获层中的电荷逃逸 到导电层。
例如，图15为本申请实施例在图1中的存储单元中增加阻挡层后的结构示意图。如图15所示，阻挡层109位于电荷俘获层105与导电层106之间。
阻挡层的材料例如为HfO 2、氧化铝等绝缘材料。需要说明的是，若电荷俘获层105的材料为HfO 2，那么阻挡层可以选择除HfO 2之外的其他绝缘材料，或者采用HfO 2，但是需向HfO 2中掺杂其他离子，增加禁带宽度，抑制俘获的电荷的逃离。
下面，以图1中的存储单元，且第一掺杂结构101为P型掺杂硅，第二掺杂结构102和半导体结构103为N型掺杂硅，第一掺杂结构101和第二掺杂结构102为重掺杂，半导体结构103为轻掺杂为例，对存储单元的制作工艺进行说明。具体过程如下：
生长一层P+硅(即P型重掺杂硅)；
在P+硅上生长一层N+硅(即N型重掺杂硅)；
在N+硅上生长一层N-硅(即N型轻掺杂硅)；
采用各向异性刻蚀工艺，从N-硅垂直向下刻蚀至P+硅的下表面，得到第一掺杂结构101、第二掺杂结构102以及半导体结构103，其中，第一掺杂结构101、第二掺杂结构和半导体结构103的形状均为圆柱体；
在圆柱体的侧面上淀积隧穿层104；
在隧穿层104上淀积电荷俘获层105；
在电荷俘获层105上淀积导电层106。
需要说明的是，上述存储单元的制作工艺仅为示例性的，并不用于限定本申请。
本申请还提供了一种存储器，该存储器包括多个上文中所述的任意一种存储单元、多个字线、多个位线和多个栅线。其中：
多个存储单元呈阵列排布。阵列排布可以是环形阵列排布，也可以是矩形阵列排布等，本申请实施例对此不作特殊限定。
多个字线用于向存储单元的第一掺杂结构施加电压，即存储单元的第一掺杂结构与向其施加电压的字线连接，具体的，可以通过存储单元的第一掺杂结构上的第二电极层与字线连接。
多个位线，用于向存储单元的半导体结构施加电压，即存储单元的半导体结构与向其施加电压的位线连接，具体的，可以通过存储单元的半导体结构上的第一电极层与位线连接。
多个栅线，用于向存储单元的导电层施加电压，即存储单元的导电层与向其施加电压的栅线连接。
若向至少两个存储单元的第一掺杂结构施加电压的字线相同，则向所述至少两个存储单元的半导体结构施加电压的位线不同；
若向至少两个存储单元的半导体结构施加电压的位线相同，则向所述至少两个存储单元的第一掺杂结构施加电压的字线不同。
位线、字线、栅线的数量和排布方式根据多个存储器具体的阵列排布方式确定。
例如，若多个存储单元呈矩形阵列排布，即多个存储单元被排布为N行和M列。N 和M均为大于等于1的整数，N与M可以相等，也可以不相等，本申请实施例对此不作特殊限定。
在此基础上，多个字线的数量为N，且N个字线与N行存储单元一一对应，每个字线用于向与其对应的一行存储器单元的第一掺杂结构施加电压，即每行存储器单元中每个存储单元的第一掺杂结构均与对应的字线连接。
多个位线的数量为M，且M个位线与M列存储单元一一对应，每个位线用于向与其对应的一列存储器单元的半导体结构施加电压，即每列存储单元中的每个存储单元的半导体结构均与对应的位线连接。
多个栅线的数量可以为N，且N个栅线与N行存储单元一一对应，每个栅线用于向与其对应的一行存储器单元的导电层施加电压，即每行存储单元中的每个存储单元的导电层均与对应的栅线连接。
多个栅线的数量还可以为M，且M个栅线与M列存储单元一一对应，每个栅线用于向与其对应的一列存储单元的导电层施加电压，即每列存储单元中的每个存储单元的导电层均与对应的栅线连接。
在本申请的其他实施例中，多个字线的数量可以为M，且M个字线与M列存储单元一一对应，每个字线用于向与其对应的一列存储器单元的第一掺杂结构施加电压；多个位线的数量还可以为N个，且N个位线与N行存储单元一一对应，每个位线用于向与其对应的一行存储器单元的半导体结构施加电压。
下面，以N为3，M为3为例对存储器的结构进行说明，图16为本申请实施例提供的包括3行3列存储单元的存储器的结构示意图。如图16所示，存储器包括9个存储单元100，9个存储单元100排布为3行3列，字线WL、位线BL、栅线CL的数量均为3个。三个字线与三行存储单元一一对应，三个位线与三列存储单元一一对应，三个栅线与三行存储单元一一对应，其中，每行中的存储单元的第一掺杂结构与对应的字线连接，每行中的存储单元的导电层与对应的栅线连接，每列中的存储单元的半导体结构与对应的位线连接。
下面，对存储器的工作原理进行说明。
若要对存储器中的一个存储单元执行写操作，则根据上文中描述的原理向该存储单元施加电压，以使该存储单元写入“0”或“1”；对于其他存储单元，可以将存储单元的第一掺杂结构和第二掺杂结构设置为反偏、正偏或者零偏，并将存储单元的导电层与半导体结构之间的电压差设置为小于+V1或者大于-V1，以避免对其他存储单元执行写操作。
若要从存储器中的一个存储单元执行读操作，则根据上文中描写的原理向该存储单元施加电压，以及根据读出的电流的高低确定读出的数据是“0”还是“1”。对于其他存储单元，将存储单元中的第一掺杂结构与第二掺杂结构反偏或者零偏，以避免对其他存储单元执行读操作。
下面，结合图16中的存储器对第2行第2列的存储单元执行写操作和读操作的原理进行说明。具体的，以图16中示出的存储器中的每个存储单元的第一掺杂结构的掺杂类型为P型，第二掺杂结构和半导体结构的掺杂类型均为N型，电荷俘获层为电子俘获层为例进行说明。
需要说明的是，为便于描述，将第2行第2列的存储单元命名为目标存储单元，即下 文中的目标存储单元为第2行第2列的存储单元。
图17为向存储器中的第2行第2列的存储单元写入“1”时的电压分布图。如图17所示，向第一个字线和第三个字线施加负偏压-1/2V1，向第二个字线施加正偏压+1/2V1，向第一个栅线和第三个栅线施加0偏压，向第二个栅线施加正偏压+1/2V1，向第一个位线和第三个位线施加正偏压+1/2V1，向第二个位线施加负偏压-1/2V1。
由上可知，由于目标存储单元的第一掺杂结构和第二掺杂结构之间为正偏，目标存储单元的导电层施加正偏压+1/2V1，且目标存储单元的导电层与半导体结构之间的电压差为+V1，因此，向目标存储单元写入了数据“1”。
对于第1行第1列的存储单元、第3行第1列的存储单元、第1行第3列的存储单元、第3行第3列的存储单元，由于该四个存储单元中的第一掺杂结构和第二掺杂结构之间为反偏，且该四个存储单元中的导电层和半导体结构之间的电压差为-1/2V1，即小于+V1，因此，该四个存储单元不写入数据。
对于第1行第2列的存储单元、第3行第2列的存储单元，由于该两个存储单元的第一掺杂结构和第二掺杂结构之间为0偏，且该两个存储单元中的导电层和半导体结构之间的电压差为+1/2V1，即小于+V1，因此，该两个存储单元不写入数据。
对于第2行第1列的存储单元、第2行第3列的存储单元，由于该两个存储单元的第一掺杂结构和第二掺杂结构之间为0偏，该两个存储单元中的导电层和半导体结构之间的电压差为0，即小于+V1，因此，该两个存储单元不写入数据。
图18为向存储器中的第2行第2列的存储单元写入“0”时的电压分布图。如图18所示，向第一个字线、第二个字线和第三个字线施加负偏压-1/2V1，向第一个栅线和第三个栅线施加0偏压，向第二个栅线施加负偏压-1/2V1，向第一个位线和第三个位线施加0偏压，向第二个位线施加正偏压+1/2V1。
由上可知，由于目标存储单元的第一掺杂结构和第二掺杂结构之间为反偏，目标存储单元的导电层施加负偏压-1/2V1，且目标存储单元的导电层与半导体结构之间的电压差为-V1，因此，向目标存储单元写入了数据“0”。
对于第1行第1列的存储单元、第3行第1列的存储单元、第1行第3列的存储单元、第3行第3列的存储单元，由于该四个存储单元中的第一掺杂结构和第二掺杂结构之间为反偏，且该四个存储单元中的导电层和半导体结构之间的电压差为0，即大于-V1，因此，该四个存储单元不写入数据。
对于第1行第2列的存储单元、第3行第2列的存储单元，由于该两个存储单元的第一掺杂结构和第二掺杂结构之间为反偏，且该两个存储单元中的导电层和半导体结构之间的电压差为-1/2V1，即大于-V1，因此，该两个存储单元不写入数据。
对于第2行第1列的存储单元、第2行第3列的存储单元，由于该两个存储单元的第一掺杂结构和第二掺杂结构之间为反偏，该两个存储单元中的导电层和半导体结构之间的电压差为-1/2V1，即大于-V1，因此，该两个存储单元不写入数据。
图19为读取存储器中的第2行第2列的存储单元中的数据时的电压分布图。如图19所示，向第一个字线和第三个字线施加负偏压-1/2V2，向第二个字线施加正偏压+1/2V2，向第一个栅线、第二个栅线和第三个栅线施加0偏压，向第一个位线和第三个位线施加正偏压+1/2V2，向第二个位线施加负偏压-1/2V2。
由上可知，由于目标存储单元的第一掺杂结构和第二掺杂结构之间为正偏且正向偏压等于V2，向目标存储单元的导电层施加0偏压，即接地，因此，从目标存储单元中读出电流，并根据电流的高低确定读出的数据是“0”还是“1”。
对于第1行第1列的存储单元、第3行第1列的存储单元、第1行第3列的存储单元、第3行第3列的存储单元，由于该四个存储单元中的第一掺杂结构和第二掺杂结构之间为反偏，因此，不对该四个单元执行读操作。
对于第1行第2列的存储单元、第3行第2列的存储单元，由于该两个存储单元的第一掺杂结构和第二掺杂结构之间为0偏，因此，不对该四个单元执行读操作。
对于第2行第1列的存储单元、第2行第3列的存储单元，由于该两个存储单元的第一掺杂结构和第二掺杂结构之间为0偏，因此，不对该四个单元执行读操作。
本申请还提供了一种三维存储器，该三维存储器包括多个上文中所述的任意一种存储单元，多个字线、多个位线、多个栅线。其中：
多个存储单元位于不同的存储层，每层存储层中的存储单元呈阵列排布，每层存储层的阵列排布方式相同；多个字线，用于向第一层存储层中的第一掺杂结构施加电压；多个位线，被划分为多个组，位线的组数与存储层的层数相同，且多组位线与多层存储层一一对应，每组位线用于向对应的存储层中的存储单元的半导体结构施加电压；每层存储层对应的一组位线还用于向其上一存储层中的存储单元的第一掺杂结构施加电压；多个栅线，被划分为多个组，栅线的组数与所述存储层的层数相同，且多组栅线与多层存储层一一对应，每组栅线用于向对应的存储层中的存储单元的导电层施加电压；针对第一层存储层中的存储单元，若向至少两个存储单元的第一掺杂结构施加电压的字线相同，则向至少两个存储单元的半导体结构施加电压的位线不同；若向至少两个存储单元的半导体结构施加电压的位线相同，则向至少两个存储单元的第一掺杂结构施加电压的字线不同；针对其他每层存储层中的存储单元，若向至少两个存储单元的第一掺杂结构施加电压的位线相同，则向至少两个存储单元的半导体结构施加电压的位线不同；若向至少两个存储单元的半导体结构施加电压的位线相同，则向至少两个存储单元的第一掺杂结构施加电压的位线不同。
位线、字线、栅线的数量和排布方式根据每层中的存储单元的具体阵列排布方式和存储层的数量确定。
例如，每个存储层中的存储单元均被排布为N行和M列；第i层存储层中的M列存储单元的半导体结构与M列位线一一对应；第j层存储层中的N行存储单元的半导体结构与N行位线一一对应；第一层存储层中的N行存储单元的第一掺杂结构与N行字线一一对应；第i+1层存储层中的M列存储单元的第一掺杂结构与第i层存储层对应的M列位线一一对应；第j+1层存储层中的N行存储单元的第一掺杂结构与第j层存储层对应的N行位线一一对应；其中，所述i为奇数，所述j为偶数。
根据上述排布方式，即可计算字线、位线和栅线的数量并确定字线、位线和栅线排布方式。
需要说明的是，上述排布方式仅为示例性的，并不用于限定本申请，即在本申请的其他实施例中，每个存储层中的存储单元的排布方式以及存储层之间的连接关系还可以是其他可行的方式。
本申请还提供了一种电子设备，电子设备包括处理器和存储装置，存储装置包括上文中任意一种存储器和/或上文中任意一种三维存储器。处理器用于对存储器和/或三维存储器执行写操作或者读操作。
具体的，电子设备例如可以为电子计算机、智能手机、智能电视、智能机顶盒、智能路由器、电子数码相机等具有存储器和/或三维存储器的设备。本申请的电子设备通常还包括输入输出装置、显示装置等。存储器和三维存储器用于存储文件、指令、数据等，供处理器调用。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (16)

  1. 一种存储单元，其特征在于，包括：
    沿第一方向依次叠加的第一掺杂结构、第二掺杂结构和半导体结构；
    沿第二方向依次叠加的所述半导体结构、遂穿层、电荷俘获层；
    导电层，位于所述电荷俘获层上；
    其中，所述第一掺杂结构与所述第二掺杂结构的掺杂类型相反。
  2. 根据权利要求1所述的存储单元，其特征在于，若所述电荷俘获层为电子俘获层，则所述电荷俘获层用于从所述半导体结构中俘获电子或者释放俘获的电子；
    若所述电荷俘获层为空穴俘获层，则所述电荷俘获层用于从所述半导体结构中俘获空穴或者释放俘获的空穴。
  3. 根据权利要求2所述的存储单元，其特征在于，所述电子俘获层的材料为HfO 2、HfSiO、HfAlO、Si3N4、AlN、InGaZnO中的任一种；所述空穴俘获层的材料为HfZrO、NiO中的任一种。
  4. 根据权利要求1～3中任一项所述的存储单元，其特征在于，所述第一掺杂结构、所述第二掺杂结构、所述半导体结构的形状均为圆柱体；或者
    所述第一掺杂结构、所述第二掺杂结构、所述半导体结构的形状均为长方体。
  5. 根据权利要求1～4中任一项所述的存储单元，其特征在于，所述存储单元还包括：
    第一电极层，设置在所述半导体结构上；
    第二电极层，设置在所述第一掺杂结构上。
  6. 根据权利要求1～5中任一项所述的存储单元，其特征在于，在所述隧穿层与所述电荷俘获层的交界面引入偶极子；
    所述偶极子用于阻挡所述电荷俘获层俘获的电荷穿过所述隧穿层进入所述半导体结构。
  7. 根据权利要求6所述的存储单元，其特征在于，
    若所述电荷俘获层为电子俘获层，则所述偶极子为正偶极子；
    若所述电荷俘获层为空穴俘获层，则所述偶极子为负偶极子。
  8. 根据权利要求7所述的存储单元，其特征在于，形成所述正偶极子的材料为稀土元素，形成所述负偶极子的材料为金属元素。
  9. 根据权利要求1～8中任一项所述的存储单元，其特征在于，所述存储单元还包括：
    阻挡层，设置在所述电荷俘获层与所述导电层之间，用于阻挡所述导电层中的电子注入所述电荷俘获层和所述电荷俘获层俘获的电荷逃逸到所述导电层。
  10. 根据权利要求1～9中任一项所述的存储单元，其特征在于，未掺杂的所述第一掺杂结构、未掺杂的所述第二掺杂结构和所述半导体结构的材料为硅、硅锗、锗中的任一种。
  11. 根据权利要求1～10中任一项所述的存储单元，其特征在于，所述隧穿层的材料为二氧化硅或氧化铝。
  12. 一种存储器，其特征在于，包括：
    多个如上所述的权利要求1～11中任一项所述的存储单元，多个所述存储单元呈阵列排布；
    多个字线，用于向所述存储单元的第一掺杂结构施加电压；
    多个位线，用于向所述存储单元的半导体结构施加电压；
    多个栅线，用于向所述存储单元的导电层施加电压；
    若向至少两个存储单元的第一掺杂结构施加电压的字线相同，则向所述至少两个存储单元的半导体结构施加电压的位线不同；
    若向至少两个存储单元的半导体结构施加电压的位线相同，则向所述至少两个存储单元的第一掺杂结构施加电压的字线不同。
  13. 根据权利要求12所述的存储器，其特征在于，多个所述存储单元被排布为N行和M列；
    所述多个字线的数量为N，且N个字线与N行所述存储单元一一对应，每个所述字线用于向与其对应的一行所述存储器单元的第一掺杂结构施加电压；
    所述多个位线的数量为M，且M个位线与M列所述存储单元一一对应，每个所述位线用于向与其对应的一列所述存储器单元的半导体结构施加电压；
    所述多个栅线的数量为N，且N个栅线与N行所述存储单元一一对应，每个所述栅线用于向与其对应的一行所述存储器单元的导电层施加电压。
  14. 一种三维存储器，其特征在于，包括：
    多个如上述权利要求1～11中任一项所述的存储单元，多个所述存储单元位于不同的存储层，每层存储层中的存储单元呈阵列排布，每层存储层的阵列排布方式相同；
    多个字线，用于向第一层存储层中的第一掺杂结构施加电压；
    多个位线，被划分为多个组，位线的组数与所述存储层的层数相同，且多组位线与多层存储层一一对应，每组位线用于向对应的存储层中的存储单元的半导体结构施加电压；
    每层存储层对应的一组位线还用于向其上一存储层中的存储单元的第一掺杂结构施加电压；
    多个栅线，被划分为多个组，栅线的组数与所述存储层的层数相同，且多组栅线与多层存储层一一对应，每组栅线用于向对应的存储层中的存储单元的导电层施加电压；
    针对第一层存储层中的存储单元，若向至少两个存储单元的第一掺杂结构施加电压的字线相同，则向所述至少两个存储单元的半导体结构施加电压的位线不同，若向至少两个存储单元的半导体结构施加电压的位线相同，则向所述至少两个存储单元的第一掺杂结构施加电压的字线不同；
    针对其他存储层中的存储单元，若向至少两个存储单元的第一掺杂结构施加电压的位线相同，则向所述至少两个存储单元的半导体结构施加电压的位线不同，若向至少两个存储单元的半导体结构施加电压的位线相同，则向所述至少两个存储单元的第一掺杂结构施加电压的位线不同。
  15. 根据权利要求14所述的三维存储器，其特征在于，每个存储层中的存储单元均被排布为N行和M列；
    第i层存储层中的M列存储单元的半导体结构与M列位线一一对应；
    第j层存储层中的N行存储单元的半导体结构与N行位线一一对应；
    第一层存储层中的N行存储单元的第一掺杂结构与N行字线一一对应；
    第i+1层存储层中的M列存储单元的第一掺杂结构与第i层存储层对应的M列位线一一对应；
    第j+1层存储层中的N行存储单元的第一掺杂结构与第j层存储层对应的N行位线一一对应；
    其中，所述i为奇数，所述j为偶数。
  16. 一种电子设备，其特征在于，包括：
    处理器和存储装置；
    所述存储装置包括如权利要求12或13所述的存储器和/或如权利要求14或15所述的三维存储器；
    所述处理器用于对所述存储器和/或所述三维存储器执行写操作或者读操作。
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