CN100477226C - 多位闪速存储器件及其操作方法 - Google Patents

多位闪速存储器件及其操作方法 Download PDF

Info

Publication number
CN100477226C
CN100477226C CNB2005101039029A CN200510103902A CN100477226C CN 100477226 C CN100477226 C CN 100477226C CN B2005101039029 A CNB2005101039029 A CN B2005101039029A CN 200510103902 A CN200510103902 A CN 200510103902A CN 100477226 C CN100477226 C CN 100477226C
Authority
CN
China
Prior art keywords
active layer
layer
grid
tunnel dielectric
memory device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB2005101039029A
Other languages
English (en)
Other versions
CN1773709A (zh
Inventor
金元柱
朴允童
李殷洪
徐顺爱
申尚旻
李政勋
张丞爀
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN1773709A publication Critical patent/CN1773709A/zh
Application granted granted Critical
Publication of CN100477226C publication Critical patent/CN100477226C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5607—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using magnetic storage elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5657—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using ferroelectric storage elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/02—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using elements whose operation depends upon chemical change
    • G11C13/025—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using elements whose operation depends upon chemical change using fullerenes, e.g. C60, or nanotubes, e.g. carbon or silicon nanotubes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40111—Multistep manufacturing processes for data storage electrodes the electrodes comprising a layer which is used for its ferroelectric properties
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7923—Programmable transistors with more than two possible different levels of programmation

Abstract

公开了一种多位闪速存储器件及其操作方法。该多位闪速存储器件包括：堆叠结构，该堆叠结构包括：设置在衬底上具有台面形状的第一有源层；第二有源层，在第一有源层上形成且具有与第一有源层不同的导电类型；有源层间隔离层，插置在第一有源层与第二有源层之间以便将第一有源层从第二有源层电隔离；公共源极和公共漏极，在堆叠结构的一对相对的侧表面上形成；公共第一栅极和公共第二栅极，在堆叠结构的另外一对相对的侧表面上形成；隧道介质层，插置在第一和第二栅极与第一和第二有源层之间；以及电荷捕集层，插置在隧道介质层与第一和第二栅极之间，存储隧穿隧道介质层的电荷。

Description

多位闪速存储器件及其操作方法
技术领域
本发明涉及一种半导体器件，尤其涉及一种利用互补金属氧化物半导体(CMOS)的多位闪速存储器件(multi bits flash memory device)及操作其的方法。
背景技术
为了增大存储密度，可以减小存储单元的尺寸。作为选择，可以通过增加每个存储单元中电荷可能的状态数量增大存储密度。例如，据报道，一种具有多浮置栅极的闪速存储单元可以采用四种状态，因此同时存储两位。
然而，存储单元常常是以二维结构实现的。一般而言，二维存储单元具有平面晶体管结构，其中，在衬底中形成源极和漏极区域，在源极/漏极区域之间的部分衬底中形成沟道，且在沟道上形成栅极。
可以通过两个位操作这种二维器件。例如，在包括浮置栅极或电荷俘获(trap)层的二维平面晶体管中，接近源极和漏极区域的浮置栅极或电荷捕获层的两个末端都用作电荷存储点(charge storage site)或存储节点(storagenode)，这样就实现了两位操作。然而，在执行编程、擦除和读操作中二维器件不适合于大于三个位的多位操作。
此外，已经开发出具有二维结构的多电平(multi-level)存储单元。这种多电平存储单元的浮置栅极以多个电平存储电荷。在这种情况下，为了存储大于两个位，例如四个位，至少24，即16个电荷电平是必需的。在nMOSFET器件中，在大约1E+18/cm3的掺杂浓度下，预计阈值电压约为3V，该阈值电压可能会随着施主(Nd)数量的增加而增大，且随着沟道或衬底的掺杂浓度而变化。因此，预计阈值电压窗口(ΔVth)为3V。这样窄的域值电压窗口防碍了在窗口范围内获得大于10的多个电压电平，且防碍了良好的编程/擦除和读操作。
因此，为了在存储单元中执行大于两位的操作，例如，四位或八位操作，必须开发出具有至少两个电荷存储点或存储节点的新存储单元。
发明内容
本发明提供了一种具有能够存储多于两位的存储单元结构的多位闪速存储器件。
本发明还提供了一种包括堆叠结构的闪速存储器件，该堆叠结构包括：设置在衬底上的具有台面状的第一有源层；第二有源层，在第一有源层上形成，具有与第一有源层不同的导电类型；有源层间隔离层，插置在第一有源层与第二有源层之间以便将第一有源层与第二有源层电隔离；在堆叠结构的一对相对的侧表面上形成的公共源极和公共漏极；在堆叠结构的另外一对相对的侧表面上形成的公共第一栅极和公共第二栅极；插置在第一和第二栅极与第一和第二有源层之间的隧道介质层；以及电荷捕集层，插置在隧道介质层与第一和第二栅极之间，存储隧穿隧道介质层的电荷。
当对闪速存储器件编程时，通过组合施加到第一栅极、第二栅极、辅助控制电极及第一有源层的电压，可以在存储单元中存储多个不同的状态。
例如，可以将-15V到15V施加到第一栅极；可以将-15V到15V施加到第二栅极；可以将-10V到10V施加到辅助控制电极；以及可以将0V施加到第一有源层或可以将第一有源层接地。
这时，源极和漏极可以接地或浮置，以便电荷通过FN隧穿机制隧穿到电荷捕集层中。
此外，可以将电场施加到源极和漏极之间以产生热电子，从而通过CHEI机制将电荷注入到电荷捕集层中。
本发明公开了一种具有能够执行多于两位的存储单元结构的多位闪速存储器件。
附图说明
通过参考附图详细描述本发明的示范性实施例，其上述的和其它的特征和优势将变得更明显，在附图中：
图1是根据本发明实施例的多位闪速存储器件的等效电路图；
图2是根据本发明实施例的多位闪速存储器件有源层的堆叠的截面图；
图3是在图1中示出的多位闪速存储器件的透视图；
图4是沿着在图3中示出的IV-IV′线截取的截面透视图；
图5是根据本发明实施例示出了电荷捕集层的位置的多位闪速存储器件的截面图；
图6是根据本发明实施例的多位闪速存储器件的pMOS晶体管的截面图；
图7是根据本发明实施例的多位闪速存储器件的nMOS晶体管的截面图；
图8是根据本发明实施例的多位闪速存储器件的阈值电压(V)和掺杂浓度关系的曲线图；
图9是根据本发明实施例的多位闪速存储器件的漏极-源极电流和栅极电压的关系曲线图；
图10是示出电荷存储点的图1的多位闪速存储器件的截面图；以及
图11到26为示出图1的多位闪速存储器件的操作的截面图。
具体实施方式
现在将参考附图更详细地描述本发明，在附图中展示了本发明的示范性实施例。然而，本发明可以以多种不同形式实施，不应被解释为仅限于此处所述的实施例；相反，提供这些实施例是为了使本发明透彻和完整，并且充分将本发明的观念传达给本领域的普通技术人员。
根据本发明实施例的3维多位闪速存储器件包括两个有源层以及插置在它们之间的有源层间隔离层。有源层及有源层间隔离层以六面体的形式形成堆叠结构。在堆叠结构的侧表面上形成源极、漏极以及栅极。在每个有源层中形成沟道，且有源层间隔离层用作绝缘体。堆叠结构的一对相对的侧表面上形成公共源极和公共漏极；以及在堆叠结构的另外一对相对的侧表面上形成公共栅极。在公共栅极与有源层的侧表面之间插置电荷捕集层。此外在上有源层上形成辅助控制电极，以便将体电压施加到上有源层。此外，下有源层电连接到衬底，以便穿过衬底将体电压施加到下有源层。
在包括这种3维存储器件的单元中，由于有源层具有不同的导电类型因此在单个栅极下面至少有两个电荷存储结，该电荷存储结可以在有源层的堆叠的任一侧上形成以存储电荷。因此，存储单元可以具有总计4个电荷存储点或8个电荷存储点。由于有源层分别具有p-型导电性及n-型导电性，因此在有源层的侧表面上形成的每个栅极是nMOS-型半导体和pMOS-型半导体的公共栅极。因此在栅极下面可以形成至少两个电荷存储点。换句话说，电荷可以在各个隔离的电荷存储结中单独地存储，从而可以实现至少4位编程/擦除和读取。
图1是根据本发明实施例的多位闪速存储器件的等效电路图。
参考图1，该多位闪速存储器件包括pMOS晶体管和nMOS晶体管，通过公共漏极、公共源极和公共栅极操作该pMOS晶体管nMOS晶体管。通过公共漏极将漏极电压VD施加到nMOS晶体管和pMOS晶体管。通过公共源极将源极电压VS施加到nMOS晶体管和pMOS晶体管。在这种结构中，nMOS晶体管和pMOS晶体管共同连接到公共漏极、公共源极和公共栅极并通过公共漏极、公共源极和公共栅极得到控制，这种结构可以通过互补地堆叠第一有源层和第二有源层实现。第一有源层用作nMOS晶体管的n沟道。第二有源层用作pMOS晶体管的p沟道。
图2是根据本发明实施例的多位闪速存储器件的有源层堆叠的截面图。
参考图2，为了获得具有如下结构的器件，在该结构中通过公共源极、公共漏极和公共栅极共同控制nMOS晶体管和pMOS晶体管，可以利用依次设置在衬底100上的第一有源层110、有源层间隔离层210和第二有源层130。例如，可以由底部氧化物(bottom oxide，BOX)构成的有源层间隔离层210可以形成于掺入浓度为10E18/cm3的受主掺杂剂的硅衬底上形成，且在有源层间隔离层210上形成的第二有源层130用作n-型导电衬底。在这种情况下，可以将有源层间隔离层210下的预定厚度的衬底用作第一有源层110。
通过形成绝缘体上硅(SOI)衬底，可以实现第一有源层110、有源层间隔离层210及第二有源层130的堆叠结构。换句话说，形成SOI衬底，然后转换第一有源层110和第二有源层130的导电类型，从而获得图2中示出的堆叠结构。
构图堆叠结构以形成六面体，在六面体的侧面上形成公共源极、公共漏极和公共栅极。
图3是图1中示出的多位闪速存储器件的透视图。图4是沿着图3中示出的IV-IV′线截取的截面透视图。图5是根据本发明实施例示出了电荷捕集层的位置的多位闪速存储器件的截面图。
参考图3和图4，该多位闪速存储器件包括依次堆叠在衬底100上的台面形第一有源层110、有源层间隔离层210及第二有源层130。可以将第一有源层110和第二有源层130掺杂成不同的导电类型。例如，通过任选地蚀刻(optionally etching)第二有源层130、有源层间隔离层210及衬底100可以形成第一有源层110和第二有源层130，因此第一有源层110具有在图2中示出的SOI衬底上的类似台面的形状。在这种情况下，第一有源层110和第二有源层130以及有源层间隔离层210形成六面体。
衬底100可以为p-型硅衬底，该p-型硅衬底掺杂了掺杂浓度或数量(Na)约10E18/cm3的受主。因此，第一有源层110可以为p-型硅层，且具有与衬底100相同的导电类型。可以在有源层间隔离层210上形成第二有源层130，该层为掺杂了掺杂浓度或数量(Nd)约为10E18/cm3的施主的n-型硅层。有源层间隔离层210可以由包括绝缘材料的BOX构成，例如二氧化硅。在这种情况下，可以在第一有源层110中形成nMOS晶体管的n-沟道，且可以在第二有源层130中形成pMOS晶体管的p-沟道。
参考图3，经构图的第一有源层110、有源层间隔离层210和第二有源层130可以形成六面体。源极510和漏极550在堆叠结构的一对相对的侧表面上形成。源极510和漏极550可以由导电材料或具有导电性的半导体材料构成。此外，源极510和漏极550均可以覆盖第一有源层110和第二有源层130的侧表面。因此，源极510和漏极550可以分别用作公共源极和公共漏极。
第一栅极410和第二栅极430在堆叠结构的另外一对相对的侧表面上形成。第一栅极410和第二栅极430可以由导电材料构成，且覆盖了两个有源层110和130的的侧表面。因此，第一栅极410和第二栅极430均用作了与第一有源层110和第二有源层130中形成的沟道重叠的公共栅极。
结果，第一栅极410和第二栅极430可以控制分别在第一有源层110和第二有源层130中同时形成的两个沟道。换句话说，当将电压施加到第一栅极410或第二栅极430时，电压可以流过第一有源层110中的n-沟道，或流过第二有源层130中的p-沟道。
隧道介质层230由绝缘材料构成，例如二氧化硅，该隧道介质层在第一栅极410和第二栅极430与第一有源层110和第二有源层130的侧壁之间形成。隧道介质层230允许电荷隧穿在第一有源层110和第二有源层130中形成的沟道。
参考图5，电荷捕集层300捕集隧穿的电荷，其在隧道介质层230与第一栅极410之间或在隧道介质层230与第二栅极430之间形成。电荷捕集层300可以为具有电荷捕集点的材料层，从而可以局部地(locally)存储电荷。这种材料层可以为硅点(silicon dot)层、金属点(metal dot)层、碳纳米管层、在硅氧化物氮化物氧化物硅(SONOS)器件中用作捕集层的氧化物氮化物氧化物(ONO)层、铁磁层、铁电层、纳米线层、量子点层等。通过Fowler-Nordheim(FN)隧穿或沟道热电子注入(CHEI)将电荷穿过隧道介质层230注入到电荷捕集层300中。根据是否捕集电荷、如果捕集了是在哪儿捕集的，电荷的状态可能有所变化。
参考图4，电荷捕集层300包括氮化硅层(Si3N4)310以及在其上形成的二氧化硅层330。由于第一栅极410或第二栅极430沿着第一有源层110和第二有源层130延伸，使得第一栅极410或第二栅极430为第一有源层110和第二有源层130共享，该电荷捕集层300也沿着第一有源层110和第二有源层130的侧壁延伸。
当对根据本发明的存储器件编程时，各存储结有区别，在电荷被捕集在各存储结中时，可以将体电压施加到第一有源层110或第二有源层130的本体中。由于第一有源层110电连接到衬底100，因此向衬底100施加的第一体电压可以与向第一有源层110施加的第一体电压基本相同。将第二体电压施加到与第一有源层110独立的第二有源层130。这样，电连接到第二有源层130的辅助控制电极450形成于第二有源层130的上表面上，从而不需要将第二体电压直接施加到第二有源层130。辅助控制电极450可以由导电材料构成。
由于第一栅极410和第二栅极430在堆叠有源层的侧表面上垂直地形成，因此第一绝缘体610可以在第一栅极410和第二栅极430与在第一有源层110下的衬底100的表面之间形成。第一绝缘体610可以由氧化硅构成。此外，由氧化硅构成的第二绝缘体630可以从第一栅极410和第二栅极430将辅助控制电极450电隔离。
如上所述，根据本发明实施例的存储器件的单位单元包括互补组合的pMOS晶体管和nMOS晶体管。因此，通过依次扫描和施加预定范围内的不连续电压可以对单位单元编程，例如，将大约-5V到+5V施加到第一栅极410或第二栅极430，将大约1V的电压VD施加到漏极530；并使源极510(Vs＝0)接地。pMOS晶体管和nMOS晶体管需要不同的电压条件用于形成沟道和电流流动，因而通过公共栅极410或公共栅极430、公共源极510以及公共漏极550进行单独操作。
图6是根据本发明实施例的多位闪速存储器件的pMOS晶体管的截面图。图7是根据本发明实施例的多位闪速存储器件的nMOS晶体管的截面图。
参考图6，在pMOS晶体管中，当在漏极与源极之间的电压VDS大约为-3V且在栅极与源极之间的电压VGS大约为-3V时，形成沟道且电流流动。这时，在衬底本体与源极之间的电压VBS可以浮置或接地。参考图7，在nMOS晶体管中，当在漏极与源极之间的电压VDS大约为-3V且在栅极与源极之间的电压VGS大约为-3V时，形成沟道且电流流动。其间，在pMOS晶体管中用于FN-隧穿的电压VGS(p)比在nMOS晶体管中用于FN-隧穿的电压VGS(n)大。
因此参考图4，具有公共栅极410或430的pMOS晶体管和nMOS晶体是独立操作的。换句话说，根据施加到各个栅极和源极/漏极的电压，如图7中所示操作nMOS晶体管，或如图6中所示操作pMOS晶体管。
换句话说，pMOS晶体管和nMOS晶体管具有不同的阈值电压Vth。利用阈值电压中的差异来用公共栅极410或430下形成的nMOS晶体管或pMOS晶体管独立执行编程和/或读操作。根据衬底中掺杂剂的浓度阈值电压Vth可以改变，即，第一有源层110的掺杂浓度和在第二有源层130中的掺杂剂的浓度。
图8是根据本发明实施例的多位闪速存储器件的阈值电压和掺杂浓度的关系曲线图。图9是根据本发明实施例的多位闪速存储器件的漏极-源极电流和栅极电压的关系曲线图。
参考图8，增加掺杂剂的浓度，例如在第一有源层110和第二有源层130中掺杂的施主或受主(Nd或Na)的浓度导致阈值电压的增大。这时，第一有源层110具有与第二有源层130不同的极性。图9示出了当Nd和Na为10E18/cm3时漏极-源极电流和栅极电压的关系。参考图9，证实，pMOS晶体管和nMOS晶体管的相互组合获得大约7V的阈值电压窗口(ΔVth)。因此当pMOS和nMOS晶体管具有不同的阈值电压时，可以获得用于存储数据的不同电平。为了执行多电平操作，阈值电压窗口必须要大。一般而言，传统的nMOS晶体管具有-3V的阈值电压窗口，传统的pMOS晶体管具有+4V的阈值电压窗口。另一方面，根据本发明的实施例，如图9中所示，阈值电压窗口在-3V到+4V的范围内，即，阈值电压窗口的大小为7V。结果，可以增加存储位的数量。
图10为示出电荷存储点的图1的多位闪速存储器件的截面图。
参考图10，根据本实施例的存储器件可以具有四个电荷存储点或电荷存储结700，在其中通过FN隧穿机制捕集电荷。根据施加到器件的偏压，施加到各个电荷存储结700的电场可以具有不同的强度和方向。因此，通过改变变量，例如栅极电压(VG)、漏极电压(VD)、源极电压(VS)、体电压(VB)等，向器件施加不同的电场，利用FN隧穿机制捕集电荷。利用FN隧穿机制的编程操作将在以下方法中例示。
图11到26为示出图1的多位闪速存储器件的操作的截面图。
参考图11，当第一有源层110为p-型衬底，且第二有源层130为n-型衬底时，将大约-10V施加到第一栅极410和第二栅极430的每一个，以及将0V施加到辅助控制电极450和衬底100的每一个。在这种情况下，不会发生电荷的隧穿或捕集。因此，这种条件适合于在存储器件中[0000]的编程数据。
参考图12，将大约0V施加到第一栅极410，将大约10V施加到第二栅极430，将大约0V的第一体电压通过衬底100施加到第一有源层110，以及将大约10V的第二体电压通过辅助控制电极450施加到第二有源层130。在这种情况下，第一有源层110与第二栅极430之间的10V产生电场，导致电荷在第一有源层110与第二栅极430之间的电荷捕集层300中被局部捕集。因此，这种条件适合于存储器件中[0001]的编程数据。
参考图13，将大约-10V施加到第一栅极410，将大约0V施加到第二栅极430，将大约0V的第一体电压通过衬底100施加到第一有源层110，以及将大约-10V的第二体电压通过辅助控制电极450施加到第二有源层130。在这种情况下，在第二有源层130与第二栅极430之间的10V产生电场，导致电荷在第二有源层130与第二栅极430之间的电荷捕集层300中被局部捕集即，电荷在电荷存储结700中被局部捕集。因此，这种条件适合于在存储器件中[0010]的编程数据。
参考图14，将大约0V施加到第一栅极410，将大约10V施加到第二栅极430，将大约0V的第一体电压通过衬底100施加到第一有源层110，以及将大约0V的第二体电压通过辅助控制电极450施加到第二有源层130。在这种情况下，在第一有源层110和第二有源层130与第二栅极430之间的10V产生电场，导致电荷在第一有源层110和第二有源层与第二栅极430之间的两个电荷存储结700中被局部捕集。因此，这种条件适合于在存储器件中[0011]的编程数据。
参考图15到18，将大约10V施加到第一栅极410，分别将大约0V、10V、5V和15V施加到第二栅极430，将大约0V的第一体电压通过衬底100施加到第一有源层110，以及分别将大约5V、10V、-5V和5V的第二体电压通过辅助控制电极450施加到第二有源层130。这种条件分别适合于存储器件中[0100]、[0101]、[0110]和[0111]的编程数据。
参考图19到22，分别将大约5V、-5V、5V和5V施加到第一栅极410，分别将大约0V、10V、5V和15V施加到第二栅极430，将大约0V的第一体电压通过衬底100施加到第一有源层110，以及分别将大约-5V、5V、-5V和5V的第二体电压通过辅助控制电极450施加到第二有源层130。这种条件分别适合于存储器件中[1000]、[1001]、[1010]和[1011]的编程数据。
参考图23到26，分别将大约10V、-15V、10V和10V施加到第一栅极410，分别将大约0V、10V、5V和10V施加到第二栅极430，将大约0V的第一体电压通过衬底100施加到第一有源层110，以及分别将大约-0V、5V、-5V和0V的第二体电压通过辅助控制电极450施加到第二有源层130。这种条件分别适合于存储器件中[1100]、[1101]、[1110]和[1111]的编程数据。
如上所述，施加到四个存储节700的电场强度和方向随着施加到器件的偏压而变化。响应于电场在四个存储结700中捕集电荷。即，通过FN隧穿机制可以实现电场的16个状态，从而在根据本发明实施例的存储器件中可以存储4个位。换句话说，在每个电荷存储结700编程操作可以独立地执行。这种独立的操作使得编程操作能够以高速执行。
参考图11到26，利用FN隧穿机制执行编程操作。然而，CHEI机制也可以用于编程操作。利用CHEI机制允许局部存储电荷，从而增加电场状态的数量。例如，可以获得32个电场状态(或电荷存储状态)。此外，通过划分阈值电压的值或更准确地划分电荷存储点，可以增加电场状态的数量。因此，根据本实施例的存储器件可以存储多于4位，例如8位。
利用FN隧穿机制可以立刻擦除存储的数据。或，通过独立地变化施加到存储器件的每个电荷存储节700的电压可以变化在电荷存储节的电场。换句话说，在每个存储节中存储的数据可以以高速独立擦除。
此外，通过扫描电压在-5V到5V的范围内的第一栅极410、扫描电压在-5V到5V的范围内的第二栅极430、将1V施加到漏极550、以及将0V施加到源极510或浮置源极510可以执行读操作。这时，第一栅极410及第二栅极430是独立扫描的。在这种情况下，通过组合独立施加到第一栅极410和第二栅极430的电压以及所探测的电流，可以读取在电荷存储节700中存储的数据。第一栅极410和第二栅极430的每个独立读取使得读取速度增大。
如上所述，根据本发明实施例的多位闪速存储器件包括：堆叠结构，该堆叠结构形状为具有台面状六面体形状且包括在衬底上形成的第一有源层；第二有源层，在第一有源层上形成且具有与第一有源层不同的导电类型；有源层间隔离层，插置在第一有源层与第二有源层之间以便将第一有源层从第二有源层电隔离；分别在堆叠结构的一对相对的侧表面上形成的公共源极和公共漏极；分别在堆叠结构的另外一对相对的侧表面上形成的公共第一栅极和公共第二栅极；在第一和第二栅极与第一和第二有源层之间形成的隧道介质层；以及电荷捕集层，插置在隧道介质层与第一和第二栅极之间，存储隧穿隧道介质层的电荷。
该多位闪速存储器件可以进一步包括辅助控制电极，该辅助控制电极连接到第二有源层，通过该辅助控制电极施加体电压。此外，可以将衬底电连接到第一有源层，且用于掺杂衬底的参杂剂以及第一有源层可以具有相同的导电类型。通过构图具有台面形状的衬底可以形成第一有源层。
此外，根据本发明实施例的闪速存储器件包括：两个nMOS晶体管，该nMOS晶体管具有公共源极、公共漏极、独立栅极，以及在形成于衬底上的独立栅极下形成的电荷捕集层；两个pMOS晶体管，该pMOS晶体管具有公共源极、公共漏极、独立栅极、电荷捕集层，以及在nMOS晶体管与pMOS晶体管之间形成的绝缘层从而电隔离n-沟道和p-沟道。
两个nMOS晶体管利用公共p-型第一有源层，两个pMOS晶体管利用公共n-型第二有源层，该公共n-型第二有源层通过绝缘层从第一有源层分离且和第一有源层和绝缘层形成堆叠结构。栅极可以分别在堆叠的第一有源层和第二有源层的一对相对的侧表面上形成。源极和漏极可以在堆叠的第一有源层和第二有源层的另外一对相对的侧表面上形成。
根据本发明实施例的3-维闪速存储器件可以具有至少4个电荷存储节。通过组合各种电压条件和各种电场条件，该存储器件可以存储至少4位，例如4位或8位。
编程/擦除和读操作可以在多于4个的电荷存储节的每个中执行。换句话说，可以实现独立的编程/写和读操作。独立的操作允许高速编程/擦除和读操作。此外，可以改善保持特性和可靠性。
尽管已经参考本发明的示范性实施例对本发明进行了特别的显示和说明，但是应当理解的是，本领域的普通技术人员可以在不背离权利要求定义的本发明的精神和范围的情况下，对其做出各种形式和细节上的变化。

Claims (18)

1.一种闪速存储器件包括：
堆叠结构，包括：
设置在衬底上的具有台面形状的第一有源层；
第二有源层，在所述第一有源层上形成，具有与所述第一有源层不同的导电类型；
有源层间隔离层，插置在所述第一有源层与所述第二有源层之间，以便将所述第一有源层从所述第二有源层电隔离；
在所述堆叠结构的一对相对的侧表面上形成的公共源极和公共漏极；
在所述堆叠结构的另外一对相对的侧表面上形成的公共第一栅极和公共第二栅极；
隧道介质层，插置在所述第一和第二栅极与所述第一和第二有源层之间；以及
电荷捕集层，插置在所述隧道介质层与所述第一和第二栅极之间，存储隧穿隧道介质层的电荷；
其中所述隧道介质层包括第一隧道介质层和第二隧道介质层，
所述第一隧道介质层插置在所述第一栅极与所述第一有源层之间和所述第一栅极与所述第二有源层之间，
所述第二隧道介质层插置在所述第二栅极与所述第一有源层之间和所述第二栅极与所述第二有源层之间。
2.如权利要求1所述的闪速存储器件，其中将所述衬底电连接到所述第一有源层，掺入所述衬底中的杂质掺杂剂与所述第一有源层具有相同的导电类型。
3.如权利要求2所述的闪速存储器件，其中所述第一有源层包括掺杂p-型掺杂剂的硅层，以及所述第二有源层包括掺杂n-型掺杂剂的硅层。
4.如权利要求1所述的闪速存储器件，其中通过将所述衬底的表面构图成台面形状而形成所述第一有源层。
5.如权利要求1所述的闪速存储器件，进一步包括连接到所述第二有源层的辅助控制电极，通过所述辅助控制电极向所述第二有源层施加体电压。
6.如权利要求1所述的闪速存储器件，其中所述第一栅极和所述第二栅极覆盖所述第一有源层和所述第二有源层的侧表面。
7.如权利要求1所述的闪速存储器件，其中所述电荷捕集层包括硅点层、金属点层、碳纳米管层、氧化物氮化物氧化物层、铁磁层、铁电层、纳米线层或量子点层。
8.如权利要求1所述的闪速存储器件，其中所述堆叠结构为六面体。
9.一种闪速存储器件，包括：
具有六面体台面形状的堆叠结构，包括：
在衬底上形成的第一有源层；
第二有源层，在所述第一有源层上形成且具有与所述第一有源层不同的导电类型；以及
有源层间隔离层，插置在所述第一有源层与所述第二有源层之间以便将所述第一有源层从所述第二有源层电隔离；
辅助控制电极，连接到所述第二有源层且通过其向所述第二有源层施加体电压；
公共源极和公共漏极，在所述堆叠结构的一对相对的侧表面上形成；
公共第一栅极和公共第二栅极，在所述堆叠结构的另外一对相对的侧表面上形成；
隧道介质层，插置在所述第一和第二栅极与所述第一和第二有源层之间；以及
电荷捕集层，插置在所述隧道介质层与所述第一和第二栅极之间，存储隧穿所述隧道介质层的电荷；
其中所述隧道介质层包括第一隧道介质层和第二隧道介质层，
所述第一隧道介质层插置在所述第一栅极与所述第一有源层之间和所述第一栅极与所述第二有源层之间，
所述第二隧道介质层插置在所述第二栅极与所述第一有源层之间和所述第二栅极与所述第二有源层之间。
10.如权利要求9所述的闪速存储器件，其中所述衬底电连接到所述第一有源层，且掺入所述衬底的掺杂剂与所述第一有源层具有相同的导电类型。
11.如权利要求10所述的闪速存储器件，其中所述第一有源层包括掺杂p-型掺杂剂的硅层，且所述第二有源层包括掺杂n-型掺杂剂的硅层。
12.如权利要求9所述的闪速存储器件，其中通过将所述衬底的表面构图成台面形状而形成所述第一有源层。
13.一种闪速存储器件，包括：
两个具有公共源极、公共漏极和公共p-型第一有源层的nMOS晶体管，且每个具有独立栅极以及在所述独立栅极与所述第一有源层之间形成的电荷捕集层；以及
两个具有公共源极、公共漏极和公共n-型第二有源层的pMOS晶体管，且每个具有独立的由所述nMOS晶体管的栅极延伸而成的栅极以及由所述nMOS晶体管的电荷捕集层延伸而形成的电荷捕集层；
其中，所述第一有源层和所述第二有源层形成堆叠结构，所述第一有源层与所述第二有源层通过插置在其间的隔离层彼此电隔离，
所述栅极在所述堆叠结构的一对相对的侧表面上形成，所述源极和所述漏极在所述堆叠结构的另外一对相对的侧表面上形成。
14.如权利要求13所述的闪速存储器件，其中所述第一有源层电连接到衬底，通过衬底将体电压施加到所述第一有源层，且所述第二有源层电连接到辅助控制电极，通过所述辅助控制电极将体电压施加到所述第二有源层。
15.一种操作闪速存储器件的方法，所述方法包括通过将预定的电压组合施加到存储单元的第一栅极、第二栅极、辅助控制电极和第一有源层，在存储单元中存储各种状态，其中所述存储单元包括：
具有六面体台面形状的堆叠结构，包括：
在衬底上形成的第一有源层；
第二有源层，在所述第一有源层上形成且具有与所述第一有源层不同的导电类型；以及
有源层间隔离层，插置在所述第一有源层与所述第二有源层之间，以便将所述第一有源层从所述第二有源层电隔离；
辅助控制电极，连接到所述第二有源层，通过所述辅助控制电极将体电压施加到所述第二有源层；
公共源极和公共漏极，在所述堆叠结构的一对相对的侧表面上形成；
公共第一栅极和公共第二栅极，在所述堆叠结构的另外一对相对的侧表面上形成；
隧道介质层，插置在所述第一和第二栅极与所述第一和第二有源层之间；以及
电荷捕集层，插置在所述隧道介质层与所述第一和第二栅极之间，存储隧穿所述隧道介质层的电荷；
其中所述隧道介质层包括第一隧道介质层和第二隧道介质层，
所述第一隧道介质层插置在所述第一栅极与所述第一有源层之间和所述第一栅极与所述第二有源层之间，
所述第二隧道介质层插置在所述第二栅极与所述第一有源层之间和所述第二栅极与所述第二有源层之间。
16.如权利要求15所述的方法，其中
将-15V到15V施加到所述第一栅极；
将-15V到15V施加到所述第二栅极；
将-10V到10V施加到所述辅助控制电极；以及
将0V施加到所述第一有源层或所述第一有源层接地。
17.如权利要求16所述的方法，其中所述源极和所述漏极接地或浮置，使得电荷通过FN隧穿机制隧穿到电荷捕集层中。
18.如权利要求15所述的方法，其中在所述源极与所述漏极之间产生电场以产生热电子，从而通过沟道热电子注入机制将电荷注入电荷捕集层中。
CNB2005101039029A 2004-11-09 2005-09-15 多位闪速存储器件及其操作方法 Expired - Fee Related CN100477226C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR90892/04 2004-11-09
KR1020040090892A KR100590568B1 (ko) 2004-11-09 2004-11-09 멀티 비트 플래시 메모리 소자 및 동작 방법

Publications (2)

Publication Number Publication Date
CN1773709A CN1773709A (zh) 2006-05-17
CN100477226C true CN100477226C (zh) 2009-04-08

Family

ID=36315443

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2005101039029A Expired - Fee Related CN100477226C (zh) 2004-11-09 2005-09-15 多位闪速存储器件及其操作方法

Country Status (4)

Country Link
US (1) US7535049B2 (zh)
JP (1) JP5132877B2 (zh)
KR (1) KR100590568B1 (zh)
CN (1) CN100477226C (zh)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4189549B2 (ja) * 2002-11-29 2008-12-03 独立行政法人科学技術振興機構 情報記憶素子及びその製造方法並びにメモリアレイ
KR100604871B1 (ko) * 2004-06-17 2006-07-31 삼성전자주식회사 상보형 불휘발성 메모리 소자와 그 동작 방법과 그 제조 방법과 그를 포함하는 논리소자 및 반도체 장치
US7579646B2 (en) * 2006-05-25 2009-08-25 Taiwan Semiconductor Manufacturing Company, Ltd. Flash memory with deep quantum well and high-K dielectric
US7626190B2 (en) 2006-06-02 2009-12-01 Infineon Technologies Ag Memory device, in particular phase change random access memory device with transistor, and method for fabricating a memory device
US8816422B2 (en) * 2006-09-15 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-trapping layer flash memory cell
US8294197B2 (en) * 2006-09-22 2012-10-23 Taiwan Semiconductor Manufacturing Company, Ltd. Program/erase schemes for floating gate memory cells
US7368347B2 (en) * 2006-10-03 2008-05-06 Spansion Llc Dual bit flash memory devices and methods for fabricating the same
KR100776139B1 (ko) * 2006-11-30 2007-11-15 동부일렉트로닉스 주식회사 플래시 메모리 소자
JP4678362B2 (ja) * 2006-11-30 2011-04-27 セイコーエプソン株式会社 半導体装置およびその製造方法
KR100843336B1 (ko) * 2006-11-30 2008-07-03 한국과학기술원 비휘발성 메모리 소자 및 그 제조 방법
US7898016B2 (en) * 2006-11-30 2011-03-01 Seiko Epson Corporation CMOS semiconductor non-volatile memory device
KR100897515B1 (ko) * 2007-03-14 2009-05-15 한국과학기술원 비휘발성 메모리 셀 및 그 제조방법.
US8779495B2 (en) * 2007-04-19 2014-07-15 Qimonda Ag Stacked SONOS memory
US7656700B2 (en) * 2007-09-17 2010-02-02 Seagate Technology Llc Magnetoresistive sensor memory with multiferroic material
US8735963B2 (en) * 2008-07-07 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Flash memory cells having leakage-inhibition layers
KR20100079465A (ko) * 2008-12-31 2010-07-08 한양대학교 산학협력단 멀티 비트 플래시 메모리 및 이를 제조하기 위한 방법
JP4929300B2 (ja) 2009-02-25 2012-05-09 株式会社東芝 マルチドットフラッシュメモリ及びその製造方法
WO2010128698A1 (ko) * 2009-05-07 2010-11-11 한양대학교 산학협력단 멀티비트 플래시 메모리 소자 및 플래시 메모리, 그리고 플래시 메모리 소자의 구동 장치 및 방법
JP4846833B2 (ja) 2009-08-17 2011-12-28 株式会社東芝 マルチドットフラッシュメモリ
CN102437230B (zh) * 2011-11-28 2014-03-12 南京大学 基于绝缘层上硅技术快闪存储器结构光敏可控器件
US9368581B2 (en) * 2012-02-20 2016-06-14 Micron Technology, Inc. Integrated circuitry components, switches, and memory cells
JP5787855B2 (ja) * 2012-09-21 2015-09-30 株式会社東芝 半導体記憶装置
CN103642494A (zh) * 2013-12-27 2014-03-19 中国科学院上海微系统与信息技术研究所 荧光碳基量子点的制备方法
US10777489B2 (en) * 2018-05-29 2020-09-15 Katoh Electric Co., Ltd. Semiconductor module

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0779138B2 (ja) * 1987-08-31 1995-08-23 工業技術院長 不揮発性半導体メモリ素子
JP2597750B2 (ja) * 1990-11-27 1997-04-09 三菱電機株式会社 半導体装置の製造方法
JPH08162547A (ja) * 1994-11-30 1996-06-21 Toshiba Corp 半導体記憶装置
US5990509A (en) * 1997-01-22 1999-11-23 International Business Machines Corporation 2F-square memory cell for gigabit memory applications
JP4384739B2 (ja) * 1997-04-04 2009-12-16 聯華電子股▲ふん▼有限公司 半導体装置及びその製造方法
US7476925B2 (en) * 2001-08-30 2009-01-13 Micron Technology, Inc. Atomic layer deposition of metal oxide and/or low asymmetrical tunnel barrier interploy insulators
KR100881201B1 (ko) * 2003-01-09 2009-02-05 삼성전자주식회사 사이드 게이트를 구비하는 소노스 메모리 소자 및 그제조방법
JP2004265975A (ja) * 2003-02-28 2004-09-24 Trecenti Technologies Inc 半導体装置の製造方法および半導体装置
JP4912647B2 (ja) * 2005-09-08 2012-04-11 ルネサスエレクトロニクス株式会社 半導体記憶装置およびその製造方法

Also Published As

Publication number Publication date
JP2006140482A (ja) 2006-06-01
KR20060045165A (ko) 2006-05-17
JP5132877B2 (ja) 2013-01-30
CN1773709A (zh) 2006-05-17
KR100590568B1 (ko) 2006-06-19
US7535049B2 (en) 2009-05-19
US20060097306A1 (en) 2006-05-11

Similar Documents

Publication Publication Date Title
CN100477226C (zh) 多位闪速存储器件及其操作方法
CN1677675B (zh) 非易失性半导体存储器件
CN101388396B (zh) 半导体存储器件及其制造和操作方法及便携式电子装置
CN102610615B (zh) 三维nor型阵列的存储器装置
US7612411B2 (en) Dual-gate device and method
US6490196B1 (en) Method for operating a nonvolatile memory having embedded word lines
US20030042558A1 (en) Nonvolatile semiconductor memory device having erasing characteristic improved
JPH022178A (ja) メモリ装置
US9287284B2 (en) Semiconductor field-effect transistor, memory cell and memory device
CN103035650A (zh) 半导体装置以及半导体装置的制造方法
US20190304987A1 (en) Ferroelectric non-volatile memory
CN111326521B (zh) 三维半导体存储器件
CN1325549A (zh) 铁电晶体管、其在存储单元系统内的应用及其制法
CN100423271C (zh) 用于非易失性半导体存储器的密集阵列结构
KR20090077893A (ko) 듀얼 게이트 메모리 디바이스 및 스케일링을 가능하게 하기위한 프론트와 백 게이트 사이의 전기적 상호작용의 최적화 방법
US6735124B1 (en) Flash memory device having four-bit cells
US7759721B2 (en) Single poly non-volatile memory device with inversion diffusion regions and methods for operating the same
CN1373517A (zh) 嵌入式快闪存储器及其操作方法
CN105990365B (zh) 存储元件及其制造方法
JP2004342720A (ja) 不揮発性記憶装置を含む半導体装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20090408

Termination date: 20140915

EXPY Termination of patent right or utility model