KR20090077893A - 듀얼 게이트 메모리 디바이스 및 스케일링을 가능하게 하기위한 프론트와 백 게이트 사이의 전기적 상호작용의 최적화 방법 - Google Patents

듀얼 게이트 메모리 디바이스 및 스케일링을 가능하게 하기위한 프론트와 백 게이트 사이의 전기적 상호작용의 최적화 방법 Download PDF

Info

Publication number
KR20090077893A
KR20090077893A KR1020097005631A KR20097005631A KR20090077893A KR 20090077893 A KR20090077893 A KR 20090077893A KR 1020097005631 A KR1020097005631 A KR 1020097005631A KR 20097005631 A KR20097005631 A KR 20097005631A KR 20090077893 A KR20090077893 A KR 20090077893A
Authority
KR
South Korea
Prior art keywords
memory
dual gate
semiconductor layer
memory device
silicon
Prior art date
Application number
KR1020097005631A
Other languages
English (en)
Inventor
앤드류 제이. 월커
Original Assignee
쉴트론 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US11/548,231 external-priority patent/US7777268B2/en
Application filed by 쉴트론 코포레이션 filed Critical 쉴트론 코포레이션
Publication of KR20090077893A publication Critical patent/KR20090077893A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H01L29/42344—Gate electrodes for transistors with charge trapping gate insulator with at least one additional gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 듀얼 게이트 메모리 디바이스에 관한 것으로, 특히, 프론트와 백 게이트 사이의 전기적 결합을 최적화함으로써 듀얼 게이트 메모리 디바이스의 성능을 향상시키는 것에 관한 것이다. 듀얼 게이트 메모리 셀을 포함한 메모리 회로와 이러한 메모리 회로를 제조하기 위한 방법이 개시된다. 듀얼 게이트 메모리 셀 각각은 반도체 레이어의 다른 표면에 제공된 그것의 각 채널 영역과 함께 반도체 레이어를 공유하는 메모리 디바이스와 액세스 디바이스을 포함한다. 듀얼 게이트 메모리 셀의 양호한 확장성을 달성하기 위해서, 메모리 디바이스 게이트와 액세스 디바이스 게이트 사이의 반도체 레이어는 얇아질 수 있다. 이것은 더 큰 민감도 파라미터를 야기하지만 이 파라미터는 메모리 전하 방해를 방지하기에 충분하도록 작다. 듀얼 게이트 메모리 셀은 비휘발성 메모리 어레이에 대한 빌딩 블럭으로서 사용될 수 있다.

Description

듀얼 게이트 메모리 디바이스 및 스케일링을 가능하게 하기 위한 프론트와 백 게이트 사이의 전기적 상호작용의 최적화 방법{DUAL-GATE MEMORY DEVICE AND OPTIMIZATION OF ELECTRICAL INTERACTION BETWEEN FRONT AND BACK GATES TO ENABLE SCALING}
본 발명은 듀얼 게이트 메모리 디바이스에 관한 것이다. 특히, 본 발명은 프론트와 백 게이트 사이의 전기적 결합을 최적화함으로써 듀얼 게이트 메모리 디바이스의 성능을 향상시키는 것에 관한 것이다.
본 발명은 미국 특허 번호 11/749,094("'094 특허") 2007년 5월 15일 출원된 "듀얼 게이트 메모리 디바이스 및 스케일링을 가능하게 하기 위한 프론트와 백 게이트 사이의 전기적 상호작용의 최적화"와 미국 특허 번호 11/548,231("'231 특허") 2006년 10월 10일에 출원된 "듀얼 게이트 디바이스와 방법"을 우선권 주장한다. 또한, 본 발명의 주제는 (a) 미국 특허번호 11/000,114("'114 특허") 2004년 11월 29일에 출원된 "듀얼 게이트 디바이스와 방법"과 (b) 미국 특허 번호 11/197,462("'462 특허") 2005년 8월 3일 출원된 "듀얼 게이트 디바이스와 방법"과 관련있다. '094, '114의 명세서와 '462, '231 출원은 완전히 참조하여 여기 병합되었다. 미국 지정에 대해, 본 발명은 위에 언급된 미국 특허 번호 11/548,231의 부분 계속 출원인 위에 언급된 미국 특허 번호 11/749,094의 계속 출원이다.
비휘발성 메모리 애플리케이션용 듀얼 게이트 디바이스가 다양한 미국 특허와 특허 문헌에 기술된다. 예를 들면, 미국 특허 번호 6,054,734, 아오자사 외의 "듀얼 게이트 전극을 포함한 비휘발성 메모리 셀"은 메모리 디바이스와 반대편의 판독 디바이스 사이의 최대 전기 상호작용의 이점을 취하도록 설계된 듀얼 게이트 디바이스를 개시한다. 전기적 상호작용은 채널 반도체 레이어의 일 게이트 전극에 걸린 전압에 의한 프로세스와 관련된다. 최대 전기 상호작용은 메모리 디바이스에 저장된 전하가 채널 실리콘의 반대면의 판독 디바이스에 의해 판독되도록 허용한다.
아오자사에서, 채널 반도체가 완전 단결정질이고 소모(depletion) 영역 두께가 채널의 도펀트 농도에 의해 한정된다고 가정하여 채널 실리콘 두께가 계산된다. 아오자사는 듀얼 게이트 메모리 셀의 메모리 부분에 저장된 전하가 채널 반도체의 반대면의 디바이스에 의해 판독되는 것을 요구한다. 이 판독 프로세스를 허용하기 위해, 채널 반도체는 이러한 전기적 상호작용을 최대화하기에 충분하도록 얇게 설계된다.
본 발명의 발명자에 의한 다양한 미국 특허 문헌이 또한 듀얼 게이트 비휘발성 메모리 디바이스에 대해 기술한다. 예를 들면, '114 특허는 메모리 디바이스와 반대편의 비메모리 디바이스 사이의 전기적 상호작용이 존재하지 않도록 설계된 듀얼 게이트 구조에 대해 개시한다(즉, 2개의 반대 인터페이스 사이의 실질적으로 완전한 전기적 차폐). 상기 듀얼 게이트 디바이스에서, 메모리 디바이스의 게이트는 전하의 존재를 판독하는데 사용된다.
'462 특허는 비메모리 디바이스 게이트의 미리 결정된 전압 범위를 가져서 상기 범위내에서 2개의 반대 디바이스 사이의 전기적 상호작용이 실질적으로 존재하지 않는 듀얼 게이트 구조에 대해 개시한다. 비메모리 디바이스 게이트 전압의 상기 범위외에서, 전기적 상호작용이 메모리와 액세스 디바이스 사이에 존재한다. 상기 듀얼 게이트 구조에서, 메모리 디바이스의 게이트 전극은 상기 미리 결정된 범위 내에 있는 판독 전압을 사용하여 전하의 존재를 감지하는데 사용된다.
'231 특허는 반대 게이트 전극 사이의 미리 결정된 전기적 상호작용을 달성하도록 조정될 수 있는 상수인 민감도 파라미터를 갖는 듀얼 게이트 구조에 대해 개시한다. 듀얼 게이트 디바이스의 일 면에 인가된 게이트 전압은 반대 디바이스에서 측정된 것과 같이 반대 디바이스의 문턱 전압에 영향을 준다. 일 측정에서, 메모리 디바이스의 문턱 전압의 액세스 디바이스 게이트 전압의 효과는 "민감도" 파라미터와 동일한 음의 기울기로 일직선에 되게 도시된다.
본 발명의 일 실시예에 따라서, 듀얼 게이트 메모리 셀을 포함한 메모리 회로와 이러한 메모리 회로를 제조하는 방법이 개시된다. 듀얼 게이트 메모리 셀 각각은 반도체 레이어의 다른 표면에 제공된 그것의 각 채널 영역과 함께 반도체 레이어를 공유하는 메모리 디바이스와 액세스 디바이스를 포함한다. 액세스 디바이스와 메모리 디바이스 사이의 전기적 상호작용이 액세스 디바이스의 게이트 전극에 인가된 서브-문턱 전압에 대해 미리 결정된 범위내의 값을 갖는 민감도 파라미터에 의해 특정되게 하는 두께를 반도체 레이어가 갖는다.
듀얼 게이트 메모리 셀은 NAND-스트링에 의해 형성된 메모리 어레이와 같이 비휘발성 메모리 어레이에 대한 빌딩 블럭으로써 사용될 수 있다. 이러한 일 어레이에서, NAND 스트링의 메모리 디바이스 근처의 프로그래밍동안, 프로그래밍되지 않은 NAND 스트링에서, 반전 영역이 반도체 레이어에 형성되도록 허용된다면 또는 반도체 레이어가 전기적으로 부양하도록 허용된다면, 전기적 상호작용이 액세스 디바이스와 메모리 디바이스 사이에 존재하여 메모리 디바이스의 프로그래밍을 제지한다.
본 발명은 첨부된 도면과 관련하여 다음 상세한 설명에 의해 더욱 잘 이해된다.
도 1은 본 발명의 일 실시예에 따른 동일한 듀얼 게이트 디바이스의 액세스 디바이스의 게이트 전극에서의 다양한 전압에 따라, 메모리 디바이스의 게이트 전극의 전압의 함수로서, 듀얼 게이트 메모리 디바이스의 소스-드레인 전류를 도시하고,
도 2는 액세스 디바이스의 게이트 전극의 전압의 함수로서, 도 1의 메모리 디바이스의 문턱 전압을 도시하고,
도 3A-3L은 본 발명의 일 실시예에 따른 NAND 타입 비휘발성 메모리 디바이스를 형성하는데 적용할 수 있는 방법을 도시하고,
도 4A는 본 발명의 듀얼 게이트 메모리 셀을 나타내는 기호를 도시하고,
도 4B는 본 발명의 듀얼 게이트 메모리 셀을 나타내는 구조적 개략도이고,
도 5A는 본 발명의 일 실시예에 따른 복수의 듀얼 게이트 메모리 셀을 각각 포함한 2개의 NAND 스트링을 도시한 회로도이고,
도 5B는 본 발명의 일 실시예에 따른 2개의 NAND 스트링의 구조적 개략도이고,
도 5C는 일 메모리 셀이 프로그래밍될 때, 프로그래밍을 금지하도록 제공된 메모리 디바이스와 액세스 디바이스 사이의 강한 전기적 상호작용을 나타내는 본 발명의 일 실시예에 따라 도 5B로부터 듀얼 게이트 NAND 스트링(501, 502)의 다양한 노드에서의 전압 파형을 도시하고,
도 6은 본 발명의 일 실시예에 따라, 듀얼 게이트 NAND 타입 비휘발성 메모리 디바이스를 도 3A~3L 각각에 도시된 프로세싱 단계에 적용하여 쌓음으로써 형성된 구조체(800)를 도시하고,
도 7은 또한 본 발명의 일 실시예에 따라 듀얼 게이트 NAND 타입 비휘발성 메모리 디바이스를 쌓음으로써 형성된 구조체(900)을 도시하고, 구조체(900)에서, 각 메모리 게이트 전극은 2개의 게이트 유전체 레이어를 포함하고,
도 8은 또한 본 발명의 일 실시예에 따라 듀얼 게이트 NAND 타입 비휘발성 메모리 디바이스를 쌓음으로써 형성된 구조체(1000)를 도시하고, 구조체(1000)에서, 각 액세스 게이트 전극은 2개의 게이트 유전체 레이어를 포함하고,
도 9는 판독 동작동안 듀얼 게이트 디바이스 밖에 형성된 NAND 타입 메모리 스트링의 여러 종단에 걸린 전압의 구성을 도시하고,
도 10은 듀얼 게이트 디바이스가 스케일링을 위해 최적화되지 않을 때 비트라인과 소스 사이의 메모리 스트링을 통하는 다양한 전압에 대해, 판독된 메모리 디바이스의 게이트 전극의 전압의 함수로써, 듀얼 게이트 메모리 스트링(예를 들면, 도 9의 NAND 타입 메모리 스트링)의 전류를 도시하고,
도 11은 듀얼 게이트 디바이스가 스케일링을 위해 최적화될 때 비트 라인과 소스 사이의 메모리 스트링을 통하는 다양한 전압에 대해, 판독된 메모리 디바이스의 게이트 전극의 전압의 함수로써, 듀얼 게이트 메모리 스트링(예를 들면, 도 9의 NAND 타입 메모리 스트링)의 전류를 도시한다.
본 발명은 바닥(bottom) 게이트와 프론트 게이트 사이의 미리 결정된 전기적 상호작용 관계를 갖는 듀얼 게이트 반도체 메모리를 제공한다. 일 디바이스의 게이트 전압이 반대 디바이스의 문턱 전압에서 갖는 효과를 평가하기 위해 실제 경험적 데이터가 듀얼 게이트 메모리 디바이스에서 취해진다. 메모리 디바이스와 액세스 디바이스에 의해 형성된 듀얼 게이트 디바이스에서, 액세스 디바이스가 비도전성으로 만들어질 때(예를 들어, 적절한 전압을 그것의 게이트 전극에 인가함으로써), 액세스 디바이스와 메모리 디바이스사이의 전기적 상호작용은 '231 특허에 기술된 것과 같이 민감도 파라미터에 의해 특성화될 수 있다.
본 발명은 채널 반도체 레이어를 적절하게 얇게함으로써 듀얼 게이트 디바이스의 직경을 감소시키는 것을 허용하는 최적화 접근을 제공한다. 더 얇은 채널 반도체 레이어는 민감도 파라미터의 값을 증가시키지만, 향상된 디바이스 확장성을 제공한다. 탑과 바닥 디바이스 사이의 더 큰 전기적 상호작용(즉, 증가된 민감도 파라미터)은 NAND 타입 듀얼 게이트 메모리 디바이스에 약간 강한 영향을 주고, 여기서 메모리 디바이스에 저장된 전하는 채널 반도체 레이어의 반대면의 액세스 디바이스 대신에 메모리 디바이스의 문턱 전압을 조사함으로써 판독된다. 요구된 전기적 상호작용은 예를 들면, 채널 반도체 레이어의 두께를 제어함으로써 달성될 수 있다. 예를 들면, 채널 반도체 레이어를 얇게 함으로써 증가된 전기적 상호작용이 듀얼 게이트 디바이스의 펀치스루(punchthrough) 특성을 향상시킬 수 있다. 디바이스가 더 진보한 기술 세대에서 축소되기 때문에, 펀치스루 특성을 제어하기 위한 능력은 더욱 더 중요해진다.
듀얼 게이트 반도체 메모리 디바이스는 높은 회로 집적을 달성하기 위해 3축방향으로 쌓여진 메모리 회로에서 사용하기에 적합하다. 또한, NAND 타입 비휘발성 반도체 메모리 디바이스에서 사용될 때, 본 발명의 메모리 디바이스는 프로그래밍과 판독동안 저장된 전기 전하의 약간의 방해를 경험한다.
도 3A-3L은 본 발명의 일 실시예에 따른, NAND-타입 비휘발성 반도체 메모리 디바이스를 형성하는데 적합한 방법을 도시한다.
도 3A는 기판(100)에 제공된 절연 레이어(101)를 도시한다. 기판(100)은 비휘발성 메모리를 제어하기 위한 IC를 포함한 반도체 웨이퍼일 수 있다. 반도체 웨이퍼는 벌크 타입 중 하나일 수 있고, 여기서 기판은 실리콘과 같은 반도체 또는 SOI(silicon on insulator)와 같은 절연체 반도체 타입의 단일결정체로 만들어지고, IC는 얇은 탑 실리콘 레이어에 만들어진다. 절연 레이어는 종래의 CMP(chemical mechanical polishing)를 사용하여 평탄화될 수 있다. 절연 레이어(101)내에는 비휘발성 메모리 디바이스와 IC를 연결하는 수직 상호연결(도 3에 도시되지 않음)이 내장될 수 있다. 이러한 상호연결은 접촉홀을 생성하고 이어 TiN과 W(tungsten)의 화합물 또는 많이 도핑된 폴리실리콘과 같은 적절한 타입의 도전체로 접촉홀을 채우는 종래 포토리소그래피 및 에칭 기술을 사용하여 만들어질 수 있다.
다음으로, 도전성 물질(102)이 종래 증착 기술을 하용하여 절연 레이어(101)의 탑에 제공된다. 물질(102)은 연속하여 형성된 둘 이상의 도전성 물질의 스택을 또한 포함할 수 있다. 물질(102)용으로 적절한 물질은 많이 도핑된 폴리실리콘, TiSi2, W(tungsten), WN(tungsten nitride), CoSi2, NiSi, 또는 이러한 물질의 화합물을 포함한다. 종래 포토리소그래피 및 에칭 기술은 도 3B에 도시된 것과 같이 게이트 전극 워드라인(102a, 102b, 102c)을 패터닝하는데 사용된다. 본 발명의 일 실시예에 따라서, 이러한 워드라인은 형성된 액세스 디바이스에 대한 게이트 전극 워드라인을 형성한다.
다음으로, 절연 레이어(103)가 워드라인(102a, 102b, 102c)위에 제공된다. 절연 레이어(103)는 HDP(High Density Plasma), CVD(Chemical Vaper Deposition), PECVD(Plasma Enhanced CVD), PVD(Physical Vapor Deposition)을 사용하여 제공될 수 있거나, SOG(Spin On Glass)일 수 있다. 이후에 표면이 종래 CMP 단계를 사용하여 평탄화되고, 이것은 절연 레이어(103)를 워드라인(102a, 102b, 102c)의 표면 까지 아래로 연마하거나, 워드라인(102a, 102b, 102c)의 표면과 절연 레이어(103)의 탑이 연마된 표면사이의 절연 레이어(103)에 제어된 두께만큼 남도록 연마 시간이 조정된다. 전자의 경우에, CMP 후에, 제어된 두께의 절연 물질은 상기된 기술 중 하나를 사용하여 증착된다. 다른 접근에서의 결과가 도 3C에 도시된다.
다음으로, 트렌치(105)가 종래 포토리소그래피 및 에칭 기술을 하용하여 절연 레이어(103)에 에칭된다. 에칭은 적어도 워드라인(102a, 102b, 102c)의 표면을 노출하고 절연 레이어(103)의 일부를 제거한다. 최후로 완료된 구조의 전기적 작용에 손실이 만들어지지 않는 한, 오버-에칭이 또한 수행될 수 있다. 도 3D는 형성후의 트렌치(105)를 도시한다. 트렌치는 워드라인(102a, 102b, 102c)에 수직 방향으로 형성된다. 도 3E는 트렌치(105)와 워드라인(102) 모두를 통과하는 단면을 도시하고, 이것은 도 3E의 수평면으로 나아간다. 트렌치(105)는 두께가 50Å~3000Å로, 바람직하게는 약 500Å일 수 있다. 트렌치(105)는 각 워드라인(102)의 일부를 또한 제거하는 트렌치 에칭으로 형성될 수 있다. 이러한 에칭은 워드라인(102)의 일부에 절연 물질(105)을 오버-에칭(예를 들면, 플라즈마 에칭을 사용하여)함으로써 수행될 수 있다. 따라서, 트렌치(105)의 바닥은 각 워드라인(102)의 탑 표면아래 위치될 수 있다.
다음으로, 얇은 유전체 레이어(106)가 도 3E에 도시된 구조의 탑에 형성된다. 얇은 유전체 레이어(106)는 액세스 디바이스의 게이트 유전체를 형성하고 산화 분위기에서 열 산화, 실리콘 디옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드와 같은 유전체 물질의 LPCVD(Low Pressure CVD) 증착, HTO(High Temperautre Oxide), PECVD 유전체(예를 들면, 실리콘 옥사이드 또는 실리콘 나이트라이드), 실리콘 옥사이드의 ALD(Atomic Layer Deposition), 또는 일부 High-K(고 유전체 상수) 유전체 물질과 같은 종래 방법을 사용하여 형성될 수 있다. 유효한 옥사이드 두께는 10Å~400Å의 범위일 수 있다.
다음으로, 액티브 반도체 레이어(107)가 LPCVD 또는 PECVD와 같은 종래 기술을 사용하여, 다결정질 실리콘(폴리실리콘), 다결정질 게르마늄, 비결정질 실리콘, 비결정질 게르마늄, 또는 실리콘과 게르마늄의 화합물과 같은 반도체 물질을 증착함으로써 형성된다. 다결정질 물질은 비결정질 물질로서 제 1 단계에서 증착될 수 있다. 이후에 비결정질 물질은 열 처리 또는 레이저 방사를 사용하여 결정화될 수 있다. 물질은 적절한 두께로 형성되어, 트렌치(105)(예를 들면, 적어도 트렌치(105)의 폭의 절반)를 완전히 채운다. 증착 후에, 트렌치(105)위의 반도체 물질 부분이 예를들면, CMP 또는 플라즈마 에칭 중 하나를 사용하여 제거된다. 둘 중 하나의 기술을 사용하여, 반도체 물질은 절연 레이어(103)에 비해 상대적으로 아주 높은 선택성을 가지고 제거될 수 있다. 예를 들면, 폴리실리콘의 CMP는 수백의 실리콘 옥사이드의 하나에 대해 선택적으로 수행될 수 있다. 둘 중 하나의 기술을 사용한 대표적인 결과가 도 3F에 도시된다.
도 3G는 트렌치(105)와 워드라인(102)를 통과해 만들어진 단면도이다. 워드라인(102)은 도 3G의 단면에 평행한 방향으로 지나간다. 얇은 유전체 레이어(106)는 액세스 디바이스의 게이트 유전체 레이어를 형성하고 물질(107)은 물질이 절연 레이어(103)의 표면으로부터 실질적으로 제거된 후에 트렌치(105)에 남겨진 반도체 물질이다. 물질(107)은 듀얼 게이트 디바이스의 메모리 디바이스와 액세스 디바이스 모두에 대해 액티브 반도체 레이어를 형성한다. 물질(107)은 도핑되지 않을 수 있거나 이온 주입법 또는 물질 증착과 함께 수행되는 인시투(in-situ) 도핑과 같은 종래 방법을 사용하여 도핑된다. 적절한 도핑 농도는 0(즉, 도핑안함)~5 x 1018/㎤이고, NMOS 실행에서 p-타입 또는 PMOS 실행에서 n-타입일 수 있다. NMOS 실행에 있어서, n-타입 도판트가 프로그램되지 않은 듀얼 게이트 메모리 디바이스의 음 문턱 전압을 달성하도록 물질(107)에 주입될 수 있다. 물질(107)의 두께는 민감도 파라미터가 미리 결정된 값(예를 들면, 0.8)보다 작도록 선택된다.
다음으로, 도 3H에 도시된 것과 같이 유전체 레이어(108)가 제공된다. 듀얼 게이트 디바이스의 메모리 디바이스의 유전체 레이어인 유전체 레이어(108)는 10Å~80Å 두께의 얇은 실리콘 옥사이드 바닥, 20Å~200Å 실리콘 나이트라이드 중간 레이어, 및 20Å~100Å 실리콘 옥사이드 탑 레이어를 포함하는 혼합 ONO 레이어일 수 있다(다른 물질이 실리콘 및 옥시겐 내용물에서 공간 변화를 갖는 실리콘 옥시나이트라이드, 실리콘 리치 실리콘 나이트라이드, 또는 실리콘 나이트라이드 레이어와 같은 실리콘 나이트라이드 레이어로 대체될 수 있다). 종래 기술이 이러한 레이어를 형성하는데 사용될 수 있다. 얇은 실리콘 옥사이드 바닥 레이어는 산화 분위기에서 열 산화, 스팀 분위기에서 저 압력 산화 작용, 또는 HTO와 같은 실리콘 옥사이드의 얇은 레이어를 증착하는 LPCVD 기술을 사용하여 형성될 수 있다. ALD는 얇은 실리콘 옥사이드 바닥 레이어를 형성하는데 또한 사용될 수 있다. 중간 레이어는 LPCVD 기술 또는 PECVD 기술을 사용하여 형성될 수 있다. 실리콘 옥사이드 탑 레이어는 예를 들면, HTO와 같은 LPCVD 기술을 사용하여 또는 얇은 비결정질 실리콘 레이어를 증착하고 이어서 산화 분위기에서 실리콘 산화 작용에 의해 형성될 수 있다.
또는, 유전체 레이어(108)는 상기된 기술을 사용하여 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥사이드, 실리콘 나이트라이드, 및 실리콘 옥사이드(ONONO)를 포함하는 혼합 레이어일 수 있다. 위에 기술된 것과 같이, 실리콘 나이트라이드는 실리콘 및 옥시겐 내용물에서 공간 변화를 갖는 실리콘 옥시나이트라이드, 실리콘 리치 실리콘 나이트라이드, 또는 실리콘 나이트라이드 레이어에 의해 대체될 수 있다. 또는, ONONONO 레이어가 사용될 수 있다. 이러한 다중레이어 화합물은 유전체 레이어(108)내에 저장된 전기 전하가 더 긴 기간동안 지속하도록 맞춰질 수 있다.
또는, 유전체 레이어(108)는 형성된 메모리 디바이스의 게이트 전극과 액티브 반도체 레이어 모두로부터 전기적으로 절연된 전하 저장소용으로 플로팅 게이트 도전체를 포함할 수 있다. 플로팅 게이트 도전체는 게이트 전극과 액티브 반도체 레이어(107)사이에 위치된 나노결정을 포함할 수 있다. 적절한 전도체는 실리콘, 게르마늄, 텅스텐, 또는 텅스텐 나이트라이드일 수 있다.
또는 유전체 레이어(108)의 저장소를 충전하기 위해, 문턱 전압 시프트는 또한 전기적 극성 벡터가 적절한 전기장을 적용함으로써 미리 결정된 방향으로 정렬될 수 있는 강유전성 물질을 내장함으로써 달성될 수 있다.
또는, 유전체 레이어(108)는 실리콘 옥사이드, 실리콘 나이트라이드 또는 옥시나이트라이드, 그리고 알루미늄 옥사이드와 같은 High-K 유전체의 혼합 레이어일 수 있다.
도 3I는 유전체 레이어(108)를 형성하는 단계 이후에, 워드라인(102)을 통해 형성한 듀얼 게이트 구조의 단면도이다.
다음으로, 도전성 물질(109)이 종래 증착 기술을 사용하여 유전체 레이어(108)위에 제공된다. 도전성 물질(109)은 2개 이상의 도전성 물질의 스택을 포함할 수 있다. 도전성 물질(109)에 대해 적절한 물질은 많이 도핑된 폴리실리콘, TiSi2, W, WN, CoSi2, NiSi, TaN 또는 이러한 물질의 화합물을 포함한다. 종래 포토리소그래피 및 에칭 기술은 도 3J에 도시된 것과 같이 게이트 전극 워드라인(109a, 109b, 109c)을 형성하도록 사용된다. 이러한 워드라인은 형성한 메모리 디바이스의 게이트 전극 워드라인을 형성하고, 아래 놓인 액세스 게이트 전극 워드라인(102a, 102b, 102c)에 실질적으로 평행하다. 도 3K는 워드 라인(109a, 109b, 109c)를 형성하는 단계 이후에, 워드라인(102, 109)을 통과하는 단면도이다.
다음으로, 소스 및 드레인 영역이 이온 주입과 같은 종래 방법을 사용하여 액티브 반도체 레이어(107)내에 형성된다. NMOS 실행에 있어서, n-타입 이온은 비소, 인, 또는 안티몬과 같은 이온족을 사용하여 1x1013/㎠ ~ 1x1016/㎠사이의 분량이 주입될 수 있다. PMOS 실행에 있어서, p-타입 이온은 실질적으로 동일한 범위의 분량으로 주입될 수 있다. p-타입 이온족은 브롬, 이플루오르화 브롬, 갈륨, 또는 인듐을 포함할 수 있다. 이온 실행은 게이트 전극 워드라인(109a, 109b, 109c)에 스스로 정렬된 소스 및 드레인 영역을 제공한다. 그 결과가 도 3L에 도시되고 도면에서 영역(110)은 많이 도핑된 소스 및 드레인 영역을 나타낸다. 일 실시예에서, 이러한 소스 및 드레인 영역은 액티브 반도체 레이어(107)의 탑 표면으로부터 그것의 바닥 표면으로 확장한다. 소스 및 드레인 영역은 이온 실행의 조합과 이후의 주입된 도판트 원자를 확산시키는 열 단계를 사용하여 형성될 수 있다.
다음으로, 절연 레이어(111)는 HDO(High Density Plasma), CVD, PECVD, PVD, 또는 SOG를 사용하여 제공될 수 있다. 이후에 표면은 종래 CMP 단계를 사용하여 평탄화된다. 그 결과가 도 3L에 도시된다.
이후에 수직 상호연결(112)이 작은 홀을 형성하는 종래 포토리소그래피 및 플라즈마 에칭 기술을 사용하여 게이트 전극(109a, 109b, 109c), 많이 도핑된 반도체 액티브 영역(110), 및 게이트 전극(102a, 102b, 102c)의 아래 방향으로 형성될 수 있다. 그 결과물인 홀은 텅스텐 증착(티타늄 나이트라이드의 응착 레이어가 형성된 후에) 및 CMP와 같은 종래 방법을 사용하여 도전체 또는 플라즈마 에칭백 또는 CMP에 의해 많이 도핑된 폴리실리콘으로 채워진다. 그 결과가 도 3L에 도시된다.
이후 단계는 동일한 레이어 또는 다른 레이어의 다른 듀얼 게이트 디바이스 및 기판(100)에 형성된 회로와 듀얼 게이트 디바이스를 추가로 상호연결하는 것이 수행될 수 있다.
도 3은 유전체 레이어(108)를 전하 저장하고 유전체 레이어(106)를 비전하 저장하게 함으로써 메모리 디바이스를 형성하기 전에 액세스 디바이스(즉, 비메모리 디바이스)를 형성하는 방법을 도시하지만, 메모리 디바이스는 비메모리 디바이스 전에 형성된다. 어떤 순서가 선택되는지와 상관없이, 메모리 디바이스와 비메모리 디바이스의 동작은 실질적으로 동일하다.
따라서, 도 3은 액세스 게이트(102), 액세스 게이트 유전체(106), 반도체 액티브 영역(107), 메모리 유전체(108), 메모리 게이트 전극(109), 그리고 소스 및 드레인 영역(110)으로 듀얼 게이트 메모리 디바이스를 형성하는 것을 도시한다.
도 4A는 상기 듀얼 게이트 디바이스에 대한 전기적 개략 기호를 도시한다. 도 4B는 본 발명의 일 실시예에 따라서 NMOS 방법을 사용하여 실행된 듀얼 게이트 메모리 셀의 구조적 개략도를 도시한다.
도 5A는 각 듀얼 게이트 디바이스에 대해 도 4A의 전기 회로 기호를 사용하여 NAND 스트링(501, 502)을 도시한다. 도 5A에 도시된 것과 같이, NAND 스트링(501, 502)은 동일한 액세스 게이트 전극 워드라인과 메모리 게이트 전극 워드라인을 공유하는 NAND 스트링(501, 502)으로부터 상응하는 듀얼 게이트 메모리 셀을 포함하는 복수의 듀얼 게이트 메모리 셀에 의해 각각 형성된다. 워드라인을 공유하는 NAND 스트링은 서로 인접하여 위치될 수 있거나, 중간의 하나 이상의 병렬 NAND 스트링에 의해 서로 분리될 수 있다. 각 NAND 스트링은 듀얼 게이트 메모리 셀과 비트라인 접촉 사이의 NAND 스트링의 하나 이상의 선택 듀얼 게이트 디바이스(예를 들면, 워드라인(SG1a, SG1b)에 의해 제어되는 디바이스)와 소스 접촉과 듀얼 게이트 메모리 셀 사이의 하나 이상의 선택 듀얼 게이트 디바이스(예를 들면, 워드라인(SG2a, SG2b)에 의해 제어되는 디바이스)를 가질 수 있다.
도 5B는 본 발명의 일 실시예에 따른 2개의 NAND 스트링의 구조적 개략도를 도시한다. 도 5C는 동일한 게이트 전극 워드라인을 공유하는 다른 NAND 스트링이 프로그래밍될 때, 프로그래밍이 금지된 NAND 스트링(502)을 도시한다. 이것은 스트링(501)의 셀의 프로그래밍 동안 모든 다른 주요 노드의 전압 파형과 함께 도 5C에 도시된 것과 같이 노드(502x)의 전압을 모니터링함으로써 보여질 수 있다. 노드(502x)는 전압이 상승하여, 메모리 워드라인(WL(m)b)을 포함한 셀의 메모리 유전체에 걸리는 전압이 최소화되게하여 프로그래밍이 금지된다. 프로그래밍, 판독, 및 삭제를 위한 이러한 NAND 스트링의 전기적 동작은 액세스 디바이스와 각 NAND 스트링의 메모리 디바이스 사이에 요구되는 전기적 상호작용을 설명하도록 아래 기술된다.
도 6은 도 3에 관련하여 위에 기술된 방법의 단계를 사용하여 형성된 듀얼 게이트 메모리 셀의 다중 레이어를 포함한다. 도 6에 도시된 것과 같이, 레이어(801-1, 801-2, 801-3)가 도 3에 의해 설명된 프로세싱 순서를 사용하여 각각 형성될 수 있다.
도 7은 또한 듀얼 게이트 메모리 셀의 다중 레이어를 포함한 구조체(900)를 도시한다. 그러나, 구조체(900)에서, 각 메모리 게이트 전극은 2개의 다른 디바이스에 제공된다. 도 8은 듀얼 게이트 메모리 셀의 다중 레이어를 허용하는 다른 대안 구조체인 구조체(1000)를 도시한다. 구조체(1000)에서, 각 액세스 게이트 전극은 2개의 다른 디바이스에 제공된다. 구조체(900, 1000)는 위에 기술되고 도 3에 도시된 관련 프로세싱 순서를 적절하게 수정함으로써 형성될 수 있다.
도 5A로 돌아가서, NAND 스트링(501)의 일 메모리 디바이스가 프로그램되는 경우를 생각하자. NAND 스트링(501)은 비트라인 접촉 "비트1"과 공통 소스라인 "CSL"에 연결된 소스를 갖는다. 프로그램되는 듀얼 게이트 메모리 셀이 메모리 게이트 전극 워드라인으로서 WL(m)b와 액세스 게이트 전극 워드라인으로서 WL(m)a를 갖는 것이라고 가정하자. 이 메모리 셀을 프로그램하기 위해서, 접지 전압 또는 작은 전압이 비트라인 접촉 "비트 1"에 인가되고, 소스(CSL)는 전기적으로 플로트(float)하는 것이 허용되거나 0~10V(volt)의 양 전압이 인가될 수 있다. 선택 게이트 전극(SG1a)은 1~13V 사이의 양 선택 게이트 프로그램 패스 전압이 인가된다. 대표적인 전압은 실험을 통해 결정된 최적 전압으로 7V이다. 워드라인(SG1b)은 또한 상기 전압, 작은 전압이 인가될 수 있거나 전기적으로 플로트 상태로 될 수 있다. 액세스 게이트 전극 워드라인(WL1a~WL(m-1))은 1~12V 사이의 양 프로그램 패스 전압, 7V의 대표 전압이 각각 인가된다. 다시, 최적 전압값은 실험을 통해 결정될 수 있다. 모든 다른 액세스 게이트 전극 워드라인(WL(m)a~WL(n)a)은 플로팅상태로 남아있을 수 있거나 1~12V 사이의 양 전압, 7V의 대표 전압이 인가될 수 있다. 선택 게이트 전극 워드라인(SG2a, SG2b)는 오프 상태로 남는다. 9~18V 사이의 프로그래밍 전압(대표적으로 15V)은 워드 라인(WL(m)b)에 인가된다. 다시, 최적 값은 실험을 통해 결정된다. 모든 다른 메모리 셀 워드라인(WL1b~WL(m-1)b)은 작은 전압이 인가될 수 있거나 전기적 플로트 상태가 허용될 수 있다. 이 방식으로, 전하 반전 레이어가 프로그램된 메모리 디바이스의 게이트 전극 근처의 액티 브 반도체 레이어(예를 들면, 액티브 반도체 레이어(107))에 형성된다. 또한, 상기 반전 채널은 비트라인 접촉 "비트1"과 프로그램된 메모리 디바이스의 반전 채널 사이의 액티브 선택 디바이스와 모든 액세스 디바이스의 소스 및 드레인 영역과 반전 채널을 통해 비트라인 접촉 "비트1"에 반전 채널을 연결함으로써 프로그래밍 동작동안 비트라인 접촉 "비트1"에 인가된 전압에 가깝게 고정된다. 프로그래밍은 프로그램된 메모리 디바이스의 반전 채널로부터 메모리 디바이스의 게이트 유전체 레이어(도 3의 유전체 레이어(108)와 같은)내의 전하 트래핑 장소에 전기 전하를 터널링함으로써 달성된다.
프로그램된 메모리 셀을 가진 동일한 NAND 스트링내에 메모리 셀의 "프로그램 패스 장애"를 줄이기 위해, 프로그램 패스 전압은 프로그램된 메모리 셀과 비트라인 접촉 사이의 NAND 스트링의 메모리 디바이스에 저장된 전하에 바람직하게는 최소 영향을 갖는 전압 레벨로 세팅된다. 허용가능한 프로그램 패스 전압은 실험적으로 결정될 수 있다(예를 들면, 듀얼 게이트 메모리 디바이스를 취하여 고려하에 프로그램 패스 전압을 액세스 게이트 전극에 인가하는 것이 프로그램 패스 전압의 적용 후에 그것과 관련된 메모리 디바이스의 문턱 전압에 실질적으로 영향을 미치는 걸 확인함으로써). 일반적으로, 수천 초 동안 9V의 액세스 게이트 전압도 관련된 메모리 디바이스의 문턱 전압에 약간 영향을 준다.
도 1은 메모리 디바이스의 게이트 전극에 전압의 함수로서 듀얼 게이트 메모리 디바이스의 메모리 디바이스의 소스-드레인 전류를 각각 기입한 곡선 그룹을 도시한다. 곡선 그룹의 각 곡선은 동일한 듀얼 게이트 디바이스의 액세스 디바이스 의 게이트 전극에서 0~-8V사이의 전압에 상당한다. 도 1의 곡선은 본 발명의 일 실시예에 따른 60nm 채널 길이를 가진 듀얼 게이트 디바이스에서 측정된다. 도 1에 도시된 것과 같이, 액세스 디바이스의 게이트 전극에 걸린 전압이 증가함에 따라(즉, 음값이 적어짐), 액세스 디바이스는 켜지기 시작한다. 메모리 디바이스의 게이트 전극의 전압(Vg2)으로서 한정되는 메모리 디바이스의 문턱 전압은 미리 결정된 소스-드레인 전류를 야기하고, 이후에 액세스 게이트 전압이 음값이 적어짐에 따라 감소한다.
도 2는 액세스 디바이스의 게이트 전극에 걸린 다양한 전압의 함수로서 메모리 디바이스에 대한 문턱 전압(즉, 고정된 소스-드레인 전류를 야기하는 메모리 디바이스의 게이트 전극의 전압)을 도시한다. 도 2에 도시된 것과 같이, 영역(201)에서(즉, 본 특정 경우에 -8V~약-4V 사이의 전압), 민감도 파라미터(즉, 액세스 디바이스 전압의 유닛 변화 당 메모리 디바이스 문턱 전압의 변화, 영역(201)내에서 그래프의 기울기의 크기로써 나타내짐)는 약 0.1이다. 영역(202)에서(즉, 본 특정 경우에 -4~-1V 사이의 액세스 디바이스 게이트 전극 전압의 범위에 따라), 액세스 디바이스는 켜지기 시작한다. '231 특허에 기술된 것과 같이, 민감도 파라미터는 일반적으로 영역(201)의 채널 반도체 레이어의 두께가 감소함에 따라 증가한다.
프로그램된 메모리 디바이스와 동일한 워드라인을 공유하는 인접한 NAND 스트링에 메모리 디바이스의 프로그래밍을 금지하기 위해서(예를 들면, 도 5A, 5C에서, NAND 스트링(501)이 프로그램되는 동안 NAND 스트링(502)의 프로그래밍을 금지 함), 2가지 주요 접근이 존재한다. 첫번째로, NAND 스트링(502)(금지된 NAND 스트링)에 형성된 반전 채널이 전기적으로 플로트하는 것이 허용된다. 또는, NAND 스트링(502)의 메모리 디바이스와 공통인 액티브 반도체 레이어는 전기적으로 플로트하는 것이 허용된다. 둘 중 하나의 방법에서, NAND 스트링(502)의 액세스 디바이스와 메모리 디바이스 사이의 결과물인 강한 전기적 상호작용이 존재하며 이것은 메모리 디바이스의 게이트 유전체(108) 전체에 전기적 필드를 감소시키고, 따라서 프로그래밍을 금지한다. 결과적으로, 많이 감소된 전기 전하 터널링이 금지된 메모리 디바이스의 게이트 전극과 액티브 반도체 레이어 사이에 생긴다. NAND 스트링(502)에서 프로그래밍을 금지하는 추가적인 기술은 비트라인 접촉 "비트2"(도 5A)을 5~15V(대표적으로 9V)사이의 전압에 연결한다. 비트라인 접촉에 인가된 이 전압에 대한 최적 값은 실험적으로 결정될 수 있다.
도 5A 및 5C는 금지된 NAND 스트링(502)에 형성된 반전 채널이 전기적으로 플로트하도록 허용하는 것을 도시한다. 프로그래밍 동작 동안 NAND 스트링(501)에 인가된 전압은 이미 위에서 기술되었다. 프로그래밍 동안, 워드라인(SG1a)에 인가된 전압 근처의 전압은 NAND 스트링(502)의 비트라인 접촉 "비트2"에 인가된다. 따라서, 도 5A의 노트(502x)는 비트라인 접촉 "비트2"에 인가된 것보다 약간 낮은 전압에 도달하는 것이 허용된다. 프로그램 패스 전압이 액세스 게이트 전극 워드라인(WL1a~WL(m-1)a)의 각각에 인가될 때(WL(n)까지 액세스 게이트 전극의 나머지는 또한 도 5C에 도시된 것과 같이 노드(502x)에 의해 경험된 전압 부스트를 증가시키도록 인가된 프로그램 패스 전압을 갖는다), 반전 레이어는 NAND 스트링(502) 의 모든 관련된 액세스 디바이스에 형성되는 것이 허용된다. 프로그래밍 전압을 워드라인(WL(m)b)에 인가하는 것은 또한 금지된 스트링(502)의 듀얼 게이트 디바이스의 메모리 디바이스에 반전 채널을 형성한다. 이러한 방식으로, 상기 반전 채널은 다른 반전 채널과 소스 및 드레인을 통해 노드(502x)에 연결된다. 액세스 게이트 워드라인 사이, 한편, 반전 채널과 소스 및 드레인 영역 사이의 강한 용량 결합때문에, 다른 한편으론, 노드(502x)와 모든 연결된 반전 채널과 소스 및 드레인 영역의 전압이 상승하고 비트라인 접촉(비트2)에 인가된 전압에 독립하여 전기적으로 플로트한다. 프로그래밍 동안, NAND 스트링의 공통 소스 라인 "CSL"은 전기적으로 플로트하도록 허용되거나 0~10V 사이의 양전압으로 고정된다. 액세스 디바이스와 메모리 디바이스 사이의 강한 전기적 상호작용은 NAND 스트링(502)의 메모리 게이트 전극 워드라인(WL(m)b)을 가진 NAND 스트링(502)의 메모리 셀의 프로그래밍을 금지한다. 이것은 전압이 상승하는 노드(502x)와 따라서 워드라인(WL(m)b)을 가진 메모리 디바이스의 메모리 유전체 전체의 전압 강하를 제한하는 것을 나타내는 도 5C에서 확인할 수 있다.
NAND 스트링(502)의 프로그래밍을 금지하는 것은 또한 프로그래밍동안 비트라인 접촉 "비트2"를 전기적으로 플로팅하는 것에 의해 달성될 수 있다. 이러한 방식으로, NAND 스트링(502)의 액티브 반도체 레이어내의 어떤 듀얼 게이트 디바이스에서도 반전이 약간 또는 아예 발생하지 않고, 따라서 액티브 반도체 레이어(예를 들면, 액티브 반도체 레이어(107))가 전기적으로 플로트하는 것을 추가로 허용한다. 결과적으로, 용량 결합이 상기 NAND 스트링(502)내의 액세스 디바이스와 메 모리 디바이스 사이에서 발생한다. 상기 용량 결합은 그것의 메모리 디바이스 게이트 전극으로서 WL(m)b를 가지는 NAND 스트링(502)의 메모리 셀의 필수 프로그램 금지를 야기한다. 이 방법하에, 워드라인(SG1a, SG1b)을 가진 선택 듀얼 게이트 디바이스는 NAND 메모리 디바이스의 동작에 대해 필요하지 않을 수 있고, 따라서 달성할 수 있는 메모리 밀도를 증가시킨다.
요약하면, 프로그래밍 동안, 동작 범위내의 프로그램 패스 전압이 액세스 디바이스에 인가될 때, 도 5A의 NAND 스트링(501)의 메모리 셀의 프로그램 패스 장애 면제가 액세스 디바이스와 메모리 디바이스 사이의 양호한 전기적 분리에 의해 달성된다. 액세스 디바이스의 결과 반전 채널은 관련된 메모리 디바이스에 저장된 임의의 전하에 의해 실험된 전기장을 줄인다. 인접한 NAND 스트링(502)의 양호한 프로그램 금지를 달성하기 위해, 양호한 전기적 상호작용이 액세스 디바이스와 관련된 메모리 디바이스 사이의 용량 결합을 통해 액세스 디바이스와 메모리 디바이스 사이에서 요구된다.
판독 동작이 도 5A를 참조하여 기술된다. 판독되는 메모리 셀이 메모리 게이트 전극 워드라인(WL(m)b)을 포함한 NAND 스트링(501)중 하나라고 가정한다. 이 셀을 판독하기 위해, 프로그램된 문턱 전압과 삭제된 문턱 전압 사이의 작은 판독 전압(예를 들면, -2 ~ 4V)이 워드라인(WL(m)b)에 인가된다. 도 9는 판독 동작동안 듀얼 게이트 디바이스 밖에 형성되는 NAND 타입 메모리 스트링의 다양한 단말에 걸린 전압의 구성을 더욱 확실하게 도시한다. 도 9에 도시된 것과 같이, 모든 액세스 디바이스는 판독된 메모리 디바이스에 반대편의 액세스 디바이스를 제외한 메모 리 디바이스의 게이트 전극에 적절한 "온" 전압(예를 들면, 6V)을 인가함으로써 도전하게 하고, 이것은 그것의 게이트 전극에 적절한 "오프" 전압(예를 들면, -3V)을 인가함으로써 도전하지 않게 한다. 동시에, 판독되는 메모리 디바이스와 다른 모든 메모리 디바이스는 꺼지거나(예를 들면, -3V를 그것의 게이트 전극에 인가함으로써) 부정한 도전 상태에 둔다.
판독 동작동안, 액세스 디바이스가 도전하기 때문에, 전자가 많은 반전 레이어는 액세스 디바이스의 게이트 전극에 의해 생성된 전기장을 보호하는 액세스 디바이스의 채널 영역에 형성된다. 결과적으로, 상응하는 메모리 디바이스내에 저장된 전하의 적은 방해가 발생한다. 그러나, 판독된 메모리 디바이스에 대해, 관련된 액세스 디바이스가 꺼지면, 그것의 게이트 전극에 인가된 전압(예를 들면, -3V)은 메모리 디바이스를 통해 도달할 수 있다. 상기된 것과 같이, 전기적 상호작용은 민감도 파라미터에 의해 특정된다. 적절하게 큰 음 전압(즉, 메모리 디바이스의 게이트 전압에 대해 상대적으로)은 메모리 전하 방해를 야기할 수 있다. 도 2에 도시된 것과 같이, 민감도 파라미터의 작은 값(예를 들면, 0.1)이 달성될 수 있고, 따라서 액세스 디바이스의 게이트 전극의 전압에 의한 메모리 디바이스의 문턱 전압에의 영향은 무의미하다. 도 1,2의 예에서, 액세스 디바이스의 게이트 전극의 -3V는 메모리 디바이스의 문턱 전압의 -0.3V 시프트를 야기한다(즉, 전압 시프트는 민감도 파라미터에 의해 곱해진 액세스 디바이스의 게이트 전압과 동일하다). 이 작은 전압 시프트는 액세스 게이트로부터 메모리 게이트로 작지만 0은 아닌 전기장 투과때문이고, 메모리 디바이스에 저장된 전하를 방해하는데 상당히 불 충분하다. 실제로, 임의의 방해 효과가 나타나기 전에 민감도 파라미터를 증가시키는 장소가 존재한다.
NAND 타입 메모리 스트링에서, 드레인-소스 전압이 증가함에 따라, 판독 동작동안 스트링 전류는 "펀치스루"를 나타내지 않아야한다. 도 10은 메모리 스트링을 통하는 0.1~1.1V의 전압에 대한 판독된 메모리 디바이스의 게이트 전극의 전압의 함수로써, 듀얼 게이트 메모리 스트링(예를 들면, 도 9의 NAND 타입 메모리 스트링)의 전류를 도시한다. 도 10은 드레인 소스 전압이 0.1V에서 1.1V로 증가함에 따른 펀치스루 현상을 도시한다. 플래터(flatter)가 더 높은 소스-드레인 전압에 대한 스트링 전류에서 증가함에 따라 펀치스루 현상이 보여진다. 이러한 플래터 전류 특성은 스트링 전류에 의해 메모리 디바이스가 프로그램되는지 또는 삭제되는지 구분하기 더욱 어렵게 한다. 따라서 메모리 디바이스를 판독하는 중에 에러가 발생할 수 있다.
도 11은 메모리 스트링 전체에 0.1V~1.1V사이의 전압에 대해, 판독된 메모리 디바이스의 게이트 전극의 전압의 함수로써 향상된 메모리 스트링의 전류를 도시한다. 더욱 바람직한 펀치스루 특성은 채널 반도체의 두께를 줄임으로써 달성될 수 있다. 더욱 진보한 기술 세대에서 디바이스가 축소됨에 따라, 이 펀치스루의 제어는 더욱 잘 제어되게 된다. 이 향상된 확장성은 증가된 민감도 파라미터를 야기한다. 그러나, 상대적으로 작은 민감도 파라미터때문에, 충분한 공간이 존재하여 이러한 향상된 확장성이 수행되게 허용된다.
본 발명을 실행하기 위한 적절한 전압이 경험적으로 결정될 수 있다. 동시 에, 작은 전압(예를 들어, 0.5~4V; 바람직하게는 1V)이 NAND 스트링(501)의 비트라인 접촉 "비트1"에 인가된다. NAND 스트링(501)의 공통 소스라인 "CSL"은 비트라인 접촉 "비트1"보다 작은 전압(예를 들면, 접지 전압)으로 유지된다. 워드라인(WL(m)a)을 제외하지만 선택 디바이스(SG1a, SG2a)의 것을 포함하는 비트라인 접촉(비트1)과 소스(CSL)사이의 모든 액세스 게이트 전극 워드라인은 보통 판독 전압보다 크지만 앞서 기술된 프로그램 패스 전압보다 낮은 판독 패스 전압이 인가된다. 판독 패스 전압은 1V~8V사이, 보통 예를 들면 4V로 제공될 수 있다. 모든 다른 메모리 셀 게이트 전극 워드라인은 0~-8V사이의 전압으로 고정될 수 있거나 플로팅 상태로 남겨질 수 있다. 특정 전압이 인가된 액티브 반도체 레이어의 노드를 가진 NAND 스트링의 프로그래밍동안 정당한 전기적 분리에 대한 요구는 또한 NAND 스트링(501)의 관련된 메모리 디바이스의 저장된 전하에 더욱 작은 영향을 갖는 인가된 낮은 판독 패스 전압을 야기한다.
판독 동작동안, 도 5A의 NAND 스트링(502)의 비트라인 접촉 "비트2"는 전기적으로 플로팅 상태로 남겨질 수 있거나 접지 전압에 가까운 전압에서 고정될 수 있다. 둘 중 하나의 접근하에서, 판독되는 NAND 스트링의 판독 패스 방해가 최소화된다. 또한, 동일한 워드라인을 공유하는 인접한 NAND 스트링의 판독 방해와 판독 패스 방해가 또한 최소화될 수 있다.
다음으로 삭제 동작이 도 5A를 참조하여 기술된다. 삭제는 동시에 삭제되는 많은 NAND 스트링을 갖는 2개의 방법 중 하나를 사용하여 보통 수행된다. 제 1 삭제 방법은 NAND 스트링의 메모리 블럭의 모든 메모리 셀 워드라인에 접지 전압 또 는 음 전압을 인가하는 것을 요구하고 도 5A의 선택 디바이스에 접지 또는 음전압을 인가하는 것을 포함할 수 있다. 동시에, 큰 양전압이 모든 비트라인 접촉과 소스에 인가될 수 있다. 도 5A에 도시된 것과 같이, 비트라인 접촉과 소스라인 접촉은 각각 "비트1", "비트2", 및 "CSL"이다. 이러한 노드의 전압은 7~15V 사이일 수 있다. 이러한 방식으로, 전기 전하가 메모리 디바이스 밖으로 터널이 생길 수 있다.
제 2 삭제 방법은 또한 접지 전압 또는 음 전압을 NAND 스트링의 메모리 블럭의 모든 메모리 셀 워드라인에 인가하는 것을 요구하고 선택 디바이스를 포함할 수 있다. 동시에, 비트라인 접촉과 소스 영역이 모두 전기적으로 플로트하는 동안,큰 양전압(예를 들면, 7~20V)이 NAND 스트링의 동일한 블럭의 모든 액세스 게이트 전극 워드라인에 인가될 수 있다. 액세스 디바이스와 메모리 디바이스 사이의 강한 전기적 상호작용은 메모리 디바이스로부터 전하 터널링을 보장하고 삭제가 수행되도록 허용한다.
위의 가르침에 기초하여, 매우 높은 밀도의 반도체 디바이스는 도 6의 구조체(800)에 의해 도시된 것과 같이, 위에서 기술된 듀얼 게이트 디바이스의 반복 구조체에 의해 형성될 수 있다. 도 7, 8은 높은 회로 밀도를 달성하기 위해 반복적인 방식으로 쌓여지는 추가적인 듀얼 게이트 디바이스 구조체를 도시한다. 특히, 도 7은 게이트 전극 레이어(109)의 양면에 전하 저장 게이트 유전체 레이어(108)를 포함하는 구조체(900)를 도시한다(즉, 1개 이상의 메모리 디바이스를 제어하기 위해 동일한 게이트 전극을 사용하여). 도 8은 게이트 전극 레이어(102)의 양면에 비전자 저장 게이트 유전체 레이어(106)를 포함하는 구조체(1000)을 도시한다.
상기 상세한 설명은 여기 개시된 본 발명의 특정 실시예를 설명하기 위해 제공된 것이고 제한하도록 의도되지 않는다. 본 발명의 다수의 변형과 수정이 본 발명의 범위내에서 가능하다. 본 발명은 첨부한 청구항내에서 설명된다.

Claims (44)

  1. 듀얼 게이트 메모리 셀에 있어서,
    반도체 레이어의 제 1 표면에 제공되는 채널 영역을 포함한 메모리 디바이스; 및
    상기 반도체 레이어의 제 2 표면에 제공되는 채널 영역을 포함한 액세스 디바이스;를 포함하고,
    상기 액세스 디바이스와 상기 메모리 디바이스 사이의 전기적 상호작용이 미리 결정된 범위내의 값을 갖는 민감도 파라미터에 의해 특정되도록 상기 채널 영역의 두께가 제공되는 것을 특징으로 하는 듀얼 게이트 메모리 셀.
  2. 제 1 항에 있어서,
    상기 반도체 레이어는 다결정질 반도체 물질을 포함하는 것을 특징으로 하는 듀얼 게이트 메모리 셀.
  3. 제 2 항에 있어서,
    상기 다결정질 반도체 물질은 다결정질 실리콘, 다결정질 게르마늄, 및 다결정질 실리콘과 다결정질 게르마늄의 화합물을 포함하는 그룹으로부터 선택되는 것을 특징으로 하는 듀얼 게이트 메모리 셀.
  4. 제 1 항에 있어서,
    상기 메모리 디바이스는 비휘발성 메모리 디바이스를 포함하는 것을 특징으로 하는 듀얼 게이트 메모리 셀.
  5. 제 4 항에 있어서,
    상기 메모리 디바이스는 실리콘 옥사이드와 실리콘 나이트라이드 물질을 포함한 혼합 유전체 레이어를 포함하는 것을 특징으로 하는 듀얼 게이트 메모리 셀.
  6. 제 5 항에 있어서,
    상기 실리콘 나이트라이드 물질은 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 실리콘 리치 실리콘 나이트라이드 및 실리콘과 옥시겐 내용물의 공간적 변화를 갖는 실리콘 나이트라이드를 포함하는 그룹으로부터 선택되는 것을 특징으로 하는 듀얼 게이트 메모리 셀.
  7. 제 4 항에 있어서,
    상기 메모리 디바이스는 플로팅 도전체를 포함하는 것을 특징으로 하는 듀얼 게이트 메모리 셀.
  8. 제 7 항에 있어서,
    상기 플로팅 도전체는 게이트 전극과 상기 반도체 레이어 사이에 위치된 나 노결정을 포함하는 것을 특징으로 하는 듀얼 게이트 메모리 셀.
  9. 제 8 항에 있어서,
    상기 나노결정은 실리콘, 게르마늄, 텅스텐, 및 텅스텐 나이트라이드를 포함하는 그룹으로부터 선택된 물질을 포함하는 것을 특징으로 하는 듀얼 게이트 메모리 셀.
  10. 제 1 항에 있어서,
    상기 듀얼 게이트 메모리 셀은 절연체에 형성되는 것을 특징으로 하는 듀얼 게이트 메모리 셀.
  11. 제 1 항에 있어서,
    상기 미리 결정된 범위는 0.01 ~ 0.8 사이인 것을 특징으로 하는 듀얼 게이트 메모리 셀.
  12. 제 1 항에 있어서,
    상기 채널 영역의 두께가 두꺼울 수록 상기 민감도 파라미터의 더 작은 값에 상응하는 것을 특징으로 하는 듀얼 게이트 메모리 셀.
  13. NAND 타입 메모리 스트링을 포함한 메모리 회로에 있어서,
    상기 NAND 타입 메모리 스트링은,
    비트라인 접촉;
    소스 접촉;
    소스/드레인 영역에 의해 직렬로 연결된 복수의 듀얼 게이트 메모리 셀;을 포함하고,
    (a) 상기 직렬로 연결된 듀얼 게이트 메모리 셀의 일 종단의 제 1 소스/드레인 영역은 선택가능하게 전기적으로 상기 비트라인 접촉에 연결되고 상기 직렬로 연결된 듀얼 게이트 메모리 셀의 다른 종단의 제 2 소스/드레인 영역은 선택가능하게 전기적으로 상기 소스 접촉에 연결되고,
    (b) 듀얼 게이트 메모리 셀 각각은,
    반도체 레이어의 제 1 표면에 제공되는 채널 영역을 포함한 메모리 디바이스; 및
    상기 반도체 레이어의 제 2 표면에 제공되는 채널 영역을 포함한 액세스 디바이스;를 포함하고,
    상기 액세스 디바이스와 상기 메모리 디바이스 사이의 전기적 상호작용이 미리결정된 범위내의 값을 갖는 민감도 파라미터에 의해 특정되도록 상기 채널 영역의 두께가 제공되는 것을 특징으로 하는 메모리 회로.
  14. 제 13 항에 있어서,
    상기 비트라인 접촉 및 상기 제 1 소스/드레인 영역은 선택 디바이스를 통해 연결되는 것을 특징으로 하는 메모리 회로.
  15. 제 14 항에 있어서,
    상기 소스 접촉 및 상기 제 2 소스/드레인 영역은 선택 디바이스를 통해 연결되는 것을 특징으로 하는 메모리 회로.
  16. 제 13 항에 있어서,
    상기 반도체 레이어의 상기 제 2 표면은 전기적 플로팅이 허용될 때, 전기적 상호 작용이 상기 액세스 디바이스와 상기 메모리 디바이스 사이에 존재하여 상기 메모리 디바이스의 프로그래밍을 금지하는 것을 특징으로 하는 메모리 회로.
  17. 제 13 항에 있어서,
    상기 듀얼 게이트 메모리 셀 중 하나가 프로그래밍될 때, 제 1 반전 채널 영역은 상기 듀얼 게이트 메모리 셀의 상기 메모리 디바이스의 상기 채널 영역에 형성되고, 제 2 반전 채널은 프로그램된 듀얼 게이트 메모리 셀과 비트라인 접촉 사이의 액세스 디바이스에 형성되고, 상기 제 1 반전 채널은 상기 제 2 반전 채널을 통해 미리 결정된 전압으로 전기적으로 연결되는 것을 특징으로 하는 메모리 회로.
  18. 제 13 항에 있어서,
    상기 듀얼 게이트 메모리 셀 중 하나를 판독할 때, 반전 채널 영역은 판독된 상기 듀얼 게이트 메모리 셀과 상기 비트라인 접촉 사이의 액세스 디바이스의 상기 채널 영역에 형성되고, 판독된 상기 듀얼 게이트 메모리 셀에 인접한 상기 소스/드레인 영역 중 하나는 상기 반전 채널을 통해 미리 결정된 전압으로 전기적으로 연결되는 것을 특징으로 하는 메모리 회로.
  19. 제 13 항에 있어서,
    제 1 NAND-타입 메모리 스트링과 실질적으로 동일한 제 2 NAND 타입 메모리 스트링을 추가로 포함하고, 상기 제 1 및 제 2 NAND 타입 메모리 스트링의 메모리 디바이스의 상응하는 게이트 전극은 워드라인에 의해 연결되는 것을 특징으로 하는 메모리 회로.
  20. 제 19 항에 있어서,
    상기 제 1 및 제 2 NAND 타입 메모리 스트링의 액세스 디바이스의 상응하는 게이트 전극은 워드라인에 의해 연결되는 것을 특징으로 하는 메모리 회로.
  21. 제 19 항에 있어서,
    상기 제 1 NAND 타입 메모리 스트링의 듀얼 게이트 메모리 셀을 프로그래밍할 때, 제 1 미리결정된 전압은 상기 제 1 NAND 타입 메모리 스트링의 상기 비트라인 접촉에 인가되고, 상기 미리결정된 전압 범위내의 전압은 상기 비트라인 접촉과 상기 듀얼 게이트 메모리 셀 사이의 액세스 디바이스에 연결한 상기 워드라인에 인 가되는 것을 특징으로 하는 메모리 회로.
  22. 제 21 항에 있어서,
    상기 제 1 및 제 2 NAND 타입 메모리 스트링의 메모리 디바이스의 상기 상응하는 게이트 전극을 연결하는 상기 워드라인은 프로그래밍 전압이 인가되어, 반전 영역이 상기 제 2 NAND 타입 메모리 스트링의 상기 메모리 디바이스의 상기 채널 영역에 형성되며, 상기 반전 영역은 전기적으로 플로팅하게 하는 것을 특징으로 하는 메모리 회로.
  23. 제 21 항에 있어서,
    상기 제 1 NAND 타입 메모리 스트링의 상기 듀얼 게이트 메모리 셀과 상기 비트라인 접촉과의 사이의 듀얼 게이트 메모리 셀에 상응하는 상기 듀얼 게이트 디바이스에 인접하는 상기 제 2 NAND 타입 메모리 스트링의 상기 소스/드레인 영역은 전기적으로 플로팅하도록 허용되는 것을 특징으로 하는 메모리 회로.
  24. 제 21 항에 있어서,
    상기 제 1 NAND 타입 메모리 스트링의 듀얼 게이트 메모리 셀을 프로그래밍할 때, 상기 제 2 NAND 타입 메모리 스트링의 상기 비트라인 접촉은 전기적으로 플로트하도록 허용되는 것을 특징으로 하는 메모리 회로.
  25. 제 21 항에 있어서,
    상기 제 1 NAND 타입 메모리 스트링의 듀얼 게이트 메모리 셀을 프로그래밍할 때, 상기 제 2 NAND 타입 메모리 스트링의 상기 비트라인 접촉은 미리결정된 전압으로 연결되는 것을 특징으로 하는 메모리 회로.
  26. 제 21 항에 있어서,
    상기 제 1 NAND 타입 메모리 스트링의 듀얼 게이트 메모리 셀을 프로그래밍할 때, 상기 제 1 NAND 타입 메모리 스트링의 상기 비트라인 접촉은 미리 결정된 전압 범위내의 전압이 인가되는 것을 특징으로 하는 메모리 회로.
  27. 제 13 항에 있어서,
    상기 듀얼 게이트 메모리 셀은 기판상에 제공되는 절연체에 제조되는 것을 특징으로 하는 메모리 회로.
  28. 제 27 항에 있어서,
    상기 기판은 상기 NAND 타입 메모리 스트링을 제어하기 위한 제어 회로를 포함하는 것을 특징으로 하는 메모리 회로.
  29. 제 13 항에 있어서,
    상기 반도체 레이어는 다결정질 반도체 물질을 포함하는 것을 특징으로 하는 메모리 회로.
  30. 제 29 항에 있어서,
    상기 다결정질 반도체 물질은 다결정질 실리콘, 다결정질 게르마늄, 및 다결정질 실리콘과 다결정질 게르마늄의 화합물을 포함하는 그룹으로부터 선택되는 것을 특징으로 하는 메모리 회로.
  31. 제 13 항에 있어서,
    상기 미리결정된 범위는 0.01 ~ 0.8 사이인 것을 특징으로 하는 메모리 회로.
  32. 제 13 항에 있어서,
    상기 채널 영역의 두께가 두꺼울 수록 상기 민감도 파라미터의 더 작은 값에 상응하는 것을 특징으로 하는 메모리 회로.
  33. 듀얼 게이트 메모리 셀을 제조하기 위한 방법에 있어서,
    제 1 도전체를 절연체 레이어에 형성하는 단계;
    트렌치의 바닥이 상기 도전체를 노출하는 트렌치를 상기 절연체 레이어에 형성하는 단계;
    제 1 유전체 레이어를 상기 노출된 도전체 근처에 제공하는 단계;
    반도체 레이어를 상기 제 1 유전체 레이어에 제공하는 단계;
    제 2 유전체 레이어를 상기 반도체 레이어를 통해 제공하는 단계; 및
    제 2 도전체를 상기 제 2 유전체 레이어 근처에 제공하는 단계;를 포함하고,
    상기 제 1 및 제 2 유전체 레이어 중 하나는 전하 저장이고 상기 제 1 및 제 2 유전체 레이어 중 다른 것은 비전하 저장이고, 상기 반도체 레이어는 액세스 디바이스와 메모리 디바이스 사이의 전기적 상호작용이 미리결정된 범위내의 값을 갖는 민감도 파라미터에 의해 특정되도록 하는 두께로 제공되는 것을 특징으로 하는 듀얼 게이트 메모리 셀 제조 방법.
  34. 제 33 항에 있어서,
    소스/드레인 영역을 상기 반도체 레이어에 제공하는 단계를 추가로 포함하고,
    전압이 상기 비전하 저장 유전체 레이어에 인접한 도전체 레이어에 인가되며 상기 소스/드레인 영역이 플로팅하도록 허용될 때, 상기 비전하 저장 유전체에 인접한 상기 도전체 레이어는 상기 전하저장 유전체 레이어의 전하와 전기적으로 상호작용하는 것을 특징으로 하는 듀얼 게이트 메모리 셀 제조 방법.
  35. 제 33 항에 있어서,
    상기 반도체 레이어는 다결정질 반도체 물질을 포함하는 것을 특징으로 하는 듀얼 게이트 메모리 셀 제조 방법.
  36. 제 35 항에 있어서,
    상기 다결정질 반도체 물질은 다결정질 실리콘, 다결정질 게르마늄, 및 다결정질 실리콘과 다결정질 게르마늄의 화합물을 포함하는 그룹으로부터 선택되는 것을 특징으로 하는 듀얼 게이트 메모리 셀 제조 방법.
  37. 제 33 항에 있어서,
    상기 전자 저장 유전체 레이어는 실리콘 옥사이드 및 실리콘 나이트라이드 물질을 포함하는 것을 특징으로 하는 듀얼 게이트 메모리 셀 제조 방법.
  38. 제 37 항에 있어서,
    상기 실리콘 나이트라이드 물질은 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 실리콘 리치 실리콘 나이트라이드, 및 실리콘과 옥시겐 내용물의 공간적 변화를 갖는 실리콘 나이트라이드를 포함하는 그룹으로부터 선택되는 것을 특징으로 하는 듀얼 게이트 메모리 셀 제조 방법.
  39. 제 38 항에 있어서,
    상기 전하 저장 유전체 레이어는 플로팅 도전체를 포함하는 것을 특징으로 하는 듀얼 게이트 메모리 셀 제조 방법.
  40. 제 39 항에 있어서,
    상기 플로팅 도전체는 게이트 전극과 상기 반도체 레이어 사이에 위치된 나노결정을 포함하는 것을 특징으로 하는 듀얼 게이트 메모리 셀 제조 방법.
  41. 제 40 항에 있어서,
    상기 나노결정은 실리콘, 게르마늄, 텅스텐, 및 텅스텐 나이트라이드를 포함하는 그룹으로부터 선택된 물질을 포함하는 것을 특징으로 하는 듀얼 게이트 메모리 셀 제조 방법.
  42. 제 33 항에 있어서,
    미리결정된 전압 범위로부터 선택된 상기 전압이 인가될 때, 상기 반도체 레이어를 미리결정된 전압으로 연결하는 단계를 추가로 포함하는 것을 특징으로 하는 듀얼 게이트 메모리 셀 제조 방법.
  43. 제 33 항에 있어서,
    상기 민감도 파라미터는 0.01 ~ 0.8 사이인 것을 특징으로 하는 듀얼 게이트 메모리 셀 제조 방법.
  44. 제 33 항에 있어서,
    상기 채널 영역의 두께가 두꺼울 수록 상기 민감도 파라미터의 더 작은 값에 상응하는 것을 특징으로 하는 듀얼 게이트 메모리 셀 제조 방법.
KR1020097005631A 2006-10-10 2007-06-04 듀얼 게이트 메모리 디바이스 및 스케일링을 가능하게 하기위한 프론트와 백 게이트 사이의 전기적 상호작용의 최적화 방법 KR20090077893A (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US11/548,231 2006-10-10
US11/548,231 US7777268B2 (en) 2006-10-10 2006-10-10 Dual-gate device
US11/749,094 2007-05-15
US11/749,094 US20080083943A1 (en) 2006-10-10 2007-05-15 Dual-gate memory device and optimization of electrical interaction between front and back gates to enable scaling

Publications (1)

Publication Number Publication Date
KR20090077893A true KR20090077893A (ko) 2009-07-16

Family

ID=39283880

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020097005631A KR20090077893A (ko) 2006-10-10 2007-06-04 듀얼 게이트 메모리 디바이스 및 스케일링을 가능하게 하기위한 프론트와 백 게이트 사이의 전기적 상호작용의 최적화 방법

Country Status (3)

Country Link
US (1) US20080083943A1 (ko)
KR (1) KR20090077893A (ko)
WO (1) WO2008045593A2 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101046719B1 (ko) * 2009-05-19 2011-07-05 주식회사 하이닉스반도체 비휘발성 메모리 셀, 비휘발성 메모리 장치 및 그의 구동방법
US8742481B2 (en) 2011-08-16 2014-06-03 Micron Technology, Inc. Apparatuses and methods comprising a channel region having different minority carrier lifetimes
FR2993389B1 (fr) * 2012-07-10 2015-02-27 Soitec Silicon On Insulator Antifusible
US10134916B2 (en) * 2012-08-27 2018-11-20 Micron Technology, Inc. Transistor devices, memory cells, and arrays of memory cells
US11329047B2 (en) 2018-04-18 2022-05-10 Intel Corporation Thin-film transistor embedded dynamic random-access memory with shallow bitline
US11450669B2 (en) * 2018-07-24 2022-09-20 Intel Corporation Stacked thin-film transistor based embedded dynamic random-access memory

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3613594B2 (ja) * 1993-08-19 2005-01-26 株式会社ルネサステクノロジ 半導体素子およびこれを用いた半導体記憶装置
US6054734A (en) * 1996-07-26 2000-04-25 Sony Corporation Non-volatile memory cell having dual gate electrodes
JP2877103B2 (ja) * 1996-10-21 1999-03-31 日本電気株式会社 不揮発性半導体記憶装置およびその製造方法
JP3492168B2 (ja) * 1997-10-21 2004-02-03 シャープ株式会社 不揮発性半導体記憶装置
US6313490B1 (en) * 1999-03-16 2001-11-06 Micron Technology, Inc. Base current reversal SRAM memory cell and method
JP2001085547A (ja) * 1999-09-17 2001-03-30 Sony Corp 不揮発性半導体記憶装置及びその読み出し方法
US6344403B1 (en) * 2000-06-16 2002-02-05 Motorola, Inc. Memory device and method for manufacture
US6297095B1 (en) * 2000-06-16 2001-10-02 Motorola, Inc. Memory device that includes passivated nanoclusters and method for manufacture
DE10212962B4 (de) * 2002-03-22 2007-11-29 Qimonda Ag Halbleiterspeicherzelle mit Zugriffstransistor auf der Grundlage eines organischen Halbleitermaterials und Halbleiterspeichereinrichtung
JP2005005513A (ja) * 2003-06-12 2005-01-06 Sony Corp 不揮発性半導体メモリ装置およびその読み出し方法
US7462521B2 (en) * 2004-11-29 2008-12-09 Walker Andrew J Dual-gate device and method

Also Published As

Publication number Publication date
US20080083943A1 (en) 2008-04-10
WO2008045593A2 (en) 2008-04-17
WO2008045593A3 (en) 2008-07-10

Similar Documents

Publication Publication Date Title
US7612411B2 (en) Dual-gate device and method
KR101878006B1 (ko) 수직 메모리 디바이스 및 그것의 제조 방법
US7495337B2 (en) Dual-gate device and method
KR100221940B1 (ko) 반도체기억장치
US6677204B2 (en) Multigate semiconductor device with vertical channel current and method of fabrication
US7553728B2 (en) Method of fabricating a non-volatile semiconductor memory
US20180102375A1 (en) Select transistors with tight threshold voltage in 3d memory
US7626228B2 (en) NAND-type non-volatile memory devices having a stacked structure
US7205198B2 (en) Method of making a bi-directional read/program non-volatile floating gate memory cell
US7846794B2 (en) Low-K spacer structure for flash memory
CN108022930B (zh) 形成半导体器件结构的方法以及半导体器件结构
US7777269B2 (en) Dual-gate device
JP5265852B2 (ja) マルチビット不揮発性メモリセルを含む半導体素子及びその製造方法
EP0530644A2 (en) Non-Volatile memory cell and fabrication method
KR20080032025A (ko) 고이동성의 골진 채널을 갖는 티에프티 전하 저장 메모리셀
US20160163724A1 (en) Scalable and reliable non-volatile memory cell
KR20090077893A (ko) 듀얼 게이트 메모리 디바이스 및 스케일링을 가능하게 하기위한 프론트와 백 게이트 사이의 전기적 상호작용의 최적화 방법
US7439133B2 (en) Memory structure and method of manufacturing a memory array
US7157767B2 (en) Semiconductor memory element, semiconductor memory arrangement, method for fabricating a semiconductor memory element and method for operating a semiconductor memory element
JP2006294940A (ja) 不揮発性半導体記憶装置
US7450424B2 (en) Method for reading a memory array with a non-volatile memory structure
JPH0992734A (ja) スプリットゲート型半導体装置の製造方法
KR20080037229A (ko) 세 가지 상태를 갖는 비휘발성 메모리 및 그 제조방법
US20050153511A1 (en) Methods of fabricating nonvolatile memory device

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid