KR101878006B1 - 수직 메모리 디바이스 및 그것의 제조 방법 - Google Patents

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안토니노 카치아토
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Abstract

소스 영역(109, 112)과 드레인 영역(114) 사이에 샌드위치되는 수직 채널 영역(113)을 갖는 수직 메모리 디바이스(150)를 형성하기 위한 방법이 본 명세서에 설명된다. 전하 트랩핑 층(106)은 수직 채널 영역(113) 및 연관되는 소스 및 드레인 영역들(109, 112, 114) 중 어느 한 측에 제공된다. 소스 영역(109, 112)은, 제1 도핑 농도를 가진 제1 도핑 타입을 포함하는 제1 영역(109)과 제1 도핑 농도를 가진 제1 도핑 타입과 반대 타입인 제2 도핑 타입을 포함하는 제2 영역(112) 사이에, 접합부를 포함한다. 드레인 영역(114)은 제1 도핑 농도를 가진 제1 도핑 타입을 포함한다. 다른 실시예에서, 드레인 영역은 상이한 도핑 타입들 및 농도들의 2개 영역들을 가지며, 소스 영역은 제1 도핑 농도를 가진 제1 도핑 타입을 포함한다.

Description

수직 메모리 디바이스 및 그것의 제조 방법 {VERTICAL MEMORY DEVICE AND METHOD FOR MAKING THEREOF}
본 발명은 수직 메모리 디바이스(vertical memory device) 및 그것을 제조하기 위한 방법에 관한 것이다.
NAND 플래시 메모리가 점점 고 밀도 및 고 판독/기록 쓰루풋(throughput)을 필요로하고, 통상의 메모리 셀 스케일링(scaling) 방식이 어려운 한계에 도달함에 따라, 수직 또는 3D 스케일링 접근방식들이 연구되고 있다. BiCS(Bit-Cost Scalable), P-BiCS(Pipe-Shaped BiCS), TCAT(Terabit Cell Array Transistors) 및 DC-SF(Dual Control-Gate with Surrounding Floating-Gate)는 H Tanaka 등에 의한 VLSI 2007의 페이지 14, R Katsumata 등에 의한 VLSI 2009의 페이지 136, J Jang 등에 의한 VLSI 2009의 페이지 192 및 S Whang에 의한 IEDM 2010의 페이지 669에서 기술하고 있는 바와 같이, 고 밀도 및 판독/기록 쓰루풋의 요건에 대하여 가장 유망한 해법들을 제공하는 것으로 보인다.
BiCS는 가장 간단한 접근방식이지만, 이 접근방식에 있어서의 주요한 단점은 메모리 홀(hole)의 바닥부(bottom)에 접합부를 만드는 것이 어렵다는 것이다. 노출된 터널 산화물은 바닥부에서의 게이트 적층물의 건식 에칭 동안에 침식되고 그리고 또한 희석된 HF(DHF) 세정에 의하여 침식된다. DC-SF는 동일한 문제에 직면하며, 그리고 바닥 접합부 형성을 방지하기 위해 복잡한 파이프라인 구조(P-BiCS) 또는 값비싼 게이트 교체 기술(TCAT)이 요구된다. 후자의 개념들은 각각 파이프라인 및 워드라인 분리로 인하여, 집적도 측면에서 최선이 아니다.
따라서 터널 산화물 무결성의 문제를 해결하는 수직 메모리 셀을 구성하기 위한 방법의 필요성이 제기된다.
따라서 본 발명의 목적은 터널 산화물 무결성과 연관되는 알려진 문제점이 없는 고 밀도 및 고 판독/기록 쓰루풋을 제공하는 수직 메모리 셀을 제공하는 것이다.
본 발명의 또 다른 목적은 그러한 수직 메모리 셀을 형성하기 위한 방법을 제공하는 것이다.
본 발명의 제1 양상에 따르면, 수직 메모리 디바이스를 형성하기 위한 방법이 제공되며, 상기 방법은:
a) 반도체 기판을 제공하는 단계;
b) 반도전성 기판을 형성하기 위하여 반도체 기판 상에 적어도 제1 상부(top) 층을 제공하는 단계 ― 상기 제1 상부 층은 제1 도핑 농도를 가진 제1 도핑 타입의 도펀트들을 포함함 ― ;
c) 반도전성 기판 상에 층들의 적층물을 제공하는 단계 ― 상기 층들의 적층물은 적어도 제1 유전체 층, 제2 유전체 층, 그리고 제1 유전체 층과 제2 유전체 층 사이에 샌드위치된 도전성 층을 포함함 ― ;
d) 반도전성 기판의 일부분을 노출시키기 위하여 층들의 적층물에 홀을 제공하는 단계 ― 상기 홀은 측벽 표면 및 바닥 표면을 포함함 ― ;
e) 홀의 측벽 표면들에서 게이트 유전체 층을 제공하는 단계;
f) 홀 내에 그리고 제2 유전체 층의 상부 상에 반도전성 물질을 제공하는 단계;
g) 홀의 바닥 부분에 바닥 영역을 형성하기 위하여 제1 어닐링 단계를 제공하는 단계 ― 상기 바닥 영역은 적어도 제1 도핑 타입의 도펀트들을 포함하고, 채널 영역으로서 기능을 하는 홀의 중간 부분과 접합부를 형성함 ― ; 및
h) 홀의 상부 부분에 상부 영역을 형성하기 위하여 제2 어닐링 단계를 제공하는 단계 ― 상기 상부 영역은 적어도 제1 도핑 타입의 도펀트들을 포함하고, 채널 영역과 접합부를 형성함 ―
를 포함하며, 상기 단계들 b) 및 f) 중 하나의 단계는 제2 도핑 농도를 가진 제2 도핑 타입의 도펀트들을 포함하는 물질 층을 제공하는 단계를 포함하고, 제2 도핑 타입은 제1 도핑 타입과 반대 타입이고, 물질 층은 바닥 영역 및 상부 영역 중 하나의 영역에서 제2 영역을 형성하며;
그리고 제2 영역은 채널 영역과의 접합부에서 바닥 영역 및 상부 영역 중 하나의 영역의 제1 영역과 접합부를 형성한다.
본 발명의 일 실시예에서, 제2 도핑 타입의 물질 층은 채널 영역에 인접한 홀의 바닥부에서 소스 영역을 형성하는데 사용된다. 이 경우에, 물질은 반도전성 기판 상에 층들의 적층물의 형성 이전에, 반도전성 기판의 제1 상부 층 위에 제2 상부 층으로서 형성된다.
본 발명의 다른 실시예에서, 제2 도핑 타입의 물질은 채널 영역에 인접한 홀의 상부에서 드레인 영역을 형성하는데 사용된다. 이 경우에, 물질은 제2 어닐링 단계 이전에 홀의 상부로 도입된다.
본 발명의 또 다른 실시예들에서, 소스 영역은 홀의 상부에 형성될 수 있고, 드레인 영역은 홀의 바닥부에 형성될 수 있다. 또한, 홀의 상부에 소스 영역은 제2 도핑 타입의 영역을 거쳐서 채널 영역과 접합부를 형성할 수 있다. 유사하게, 홀의 바닥부에 드레인 영역은 제2 도핑 타입의 영역을 거쳐서 채널 영역과 접합부를 형성할 수 있다.
발명의 제1 양상은 수직 메모리 디바이스를 형성하기 위한 방법에 관한 것이며, 상기 방법은: 반도체 기판을 제공하는 단계; 반도체 기판 내에 제1 상부 층을 제공하는 단계 ― 상기 제1 상부 층은 제1 도핑 농도 및 제1 도핑 타입을 갖는 도펀트들을 포함함 ― ; 제1 상부 층 내에 제2 상부 층을 제공하는 단계 ― 상기 제2 상부 층은 제2 도핑 농도 및 제1 도핑 타입에 반대되는 제2 도핑 타입을 갖는 도펀트들을 포함함 ― ; 반도전성 기판 상에 층들의 적층물을 제공하는 단계 ― 상기 층들의 적층물은 적어도, 바닥 유전체 층, 상부 유전체 층 그리고 상부 유전체 층과 바닥 유전체 층 사이에 샌드위치되는 도전성 층을 포함함 ― ; 층들의 적층물 내에 홀을 제공하고 그에 의하여 반도전성 기판의 부분을 노출시키는 단계 ― 상기 홀은 측벽 표면과 바닥부 표면을 포함함 ― ; 홀의 측벽 표면들에 게이트 유전체 층을 제공하는 단계; 홀 내에 그리고 상부 유전체 층과 홀의 상부 상에 반도전성 물질을 제공하는 단계; 제1 어닐링 단계를 제공하고 그에 의하여 홀의 바닥 부분에 소스 영역을 형성하는 단계 ― 상기 소스 영역은 제1 도핑 타입의 도펀트들을 포함하는 제1 소스 영역과 제2 도핑 타입의 도펀트들을 포함하는 제2 소스 영역 사이에 접합부를 포함하고, 제2 소스 영역은 제2 도핑 타입의 도펀트들을 포함하며, 제2 소스 영역은 중간 채널 영역과 접촉함 ― ; 및 제2 어닐링 단계를 제공하고, 그에 의하여 홀의 상부 부분에 드레인 영역을 형성하며 ― 상기 드레인 영역은 제1 도핑 타입의 도펀트들을 포함함 ― , 그에 의해 채널 영역으로서 기능을 하는 홀의 중간 부분과 접합부를 형성하는 단계를 포함한다.
발명의 제2 양상은 수직 메모리 디바이스를 형성하기 위한 방법에 관한 것이며, 상기 방법은: 반도체 기판을 제공하는 단계; 반도체 기판 내에 제1 상부 층을 제공하는 단계 ― 상기 제1 상부 층은 제1 도핑 농도 및 제1 도핑 타입을 갖는 도펀트들을 포함함 ― ; 반도전성 기판 상에 층들의 적층물을 제공하는 단계 ― 상기 층들의 적층물은 적어도, 바닥 유전체 층, 상부 유전체 층 그리고 상부 유전체 층과 바닥 유전체 층 사이에 샌드위치되는 도전성 층을 포함함 ― ; 층들의 적층물 내에 홀을 제공하고, 그에 의하여 반도전성 기판의 부분을 노출시키는 단계 ― 상기 홀은 측벽 표면 및 바닥 표면을 포함함 ― ; 홀의 측벽 표면들에 게이트 유전체 층을 제공하는 단계; 홀 내에 그리고 상부 유전체 층 및 홀의 상부 상에 반도전성 물질을 제공하는 단계; 제1 도핑 타입 및 도핑 농도를 갖는 도펀트들을 홀의 상부에 반도전성 물질 내에 제공하는 단계; 제1 어닐링 단계를 제공하고, 그에 의해 홀의 바닥 부분에 소스 영역을 형성하며 ― 상기 소스 영역은 제1 도핑 타입의 도펀트들을 포함함 ― , 그에 의해 채널 영역으로서 기능을 하는 홀의 중간 부분과 접합부를 형성하는 단계; 제1 도핑 타입에 반대되는 제2 도핑 타입 및 도핑 농도를 갖는 도펀트들을 홀의 상부에 반도전성 물질 내에 제공하는 단계; 및 제2 어닐링 단계를 제공하고, 그에 의하여 홀의 상부 부분에 드레인 영역을 형성하는 단계 ― 상기 드레인 영역은 제1 도핑 타입의 도펀트들을 포함하는 제1 드레인 영역과 제2 도핑 타입의 도펀트들을 포함하는 제2 드레인 영역 사이에 접합부를 포함하며, 제2 드레인 영역은 중간 채널 영역과 접촉함 ― 를 포함한다.
본 발명의 다른 양상에 따르면, 다음을 포함하는 수직형 메모리 디바이스가 제공된다:
반도체 기판;
반도체 기판 상에 형성되는 수직형 반도전성 영역 ― 상기 수직형 반도전성 영역은, 소스 영역, 드레인 영역 및 소스 영역과 드레인 영역 사이에 수직으로 샌드위치되는 채널 영역을 포함함 ― ;
수직형 채널 반도전성 영역에 인접하여 형성되는 수평 적층물 ― 상기 수평 적층물은 제1 유전체 층과 제2 유전체 층 사이에 샌드위치되는 도전성 게이트 층을 포함함 ― ; 및
수직형 반도전성 영역의 측벽을 따라 그리고 수직형 반도전성 영역과 도전성 게이트 층 사이에 형성되는 전하 트랩핑 층
을 포함하며, 소스 및 드레인 영역들 중 하나의 영역은 제1 영역과 제2 영역 사이에 접합부를 포함하고, 제2 영역은 채널 영역에 가장 가깝게 위치되고, 제1 영역은 제1 도핑 농도를 가진 제1 도핑 타입을 포함하고, 제2 영역은 제2 도핑 농도를 가진 제2 도핑 타입을 포함하며, 제2 도핑 타입은 제1 도핑 타입과 반대 타입이다.
일 실시예에서, 소스 영역은 제1 영역과 제2 영역 사이에 접합부를 포함한다. 이 경우에, 드레인 영역은 제1 도핑 농도를 가진 제1 도핑 타입을 포함한다.
다른 실시예에서, 드레인 영역은 제1 영역과 제2 영역 사이에 접합부를 포함한다. 이 경우에, 소스 영역은 제1 도핑 농도를 가진 제1 도핑 타입을 포함한다.
제1 도핑 타입은 n-타입 도펀트, 예를 들어 인 또는 비소를 포함할 수 있다. 제2 도핑 타입은 p-타입 도펀트, 예를 들어, 붕소를 포함할 수 있다.
바람직하게, 채널 영역은 비-도핑된다.
본 발명의 더 나은 이해를 위하여, 단지 예시로서, 이제 첨부 도면들에 대한 참조가 이루어질 것이다.
도 1 내지 9는 본 발명의 일 실시예에 따른 수직 메모리 디바이스의 형성에 있어서의 개별적인 단계들을 예시한다.
도 10은 본 발명의 대안적 실시예를 예시한다.
도 11a 및 11b는 각각 어닐링 이전의 그리고 어닐링 이후의 반도체 기판 내의 깊이와 비교한 도펀트 농도들의 그래프들 예시한다.
도 12는 3개의 상이한 주입 물질들에 대한 소거 전압(erase voltage)과 비교하여 문턱 시프트 전압의 그래프를 예시한다.
본 발명은 특정 실시예들에 대하여 그리고 특정 도면들을 참고하여 설명될 것이지만, 발명은 이에 제한되지 않는다. 설명되는 도면들은 단지 개략적이며, 비제한적이다. 도면들에서, 예시를 목적으로 엘리먼트들 중 몇몇의 사이즈는 과장될 수 있고, 축척에 따라 도시되지 않을 수 있다.
본 명세서에서 사용되는 용어들 "수직", "수평", "상부" 및 "바닥"은 도면의 특정 배향들을 지칭하며, 이들 용어들은 본 명세서에 설명되는 특정 실시예들에 대한 제한들이 아님이 이해될 것이다.
본 발명은 수직 메모리 디바이스 및 그러한 디바이스를 제조하는 방법을 참고하여 설명될 것이지만, 본 발명은 수직 비휘발성 메모리 디바이스 및 그것의 제조를 위한 방법에도 또한 적용될 수 있다는 것이 용이하게 인식될 것이다.
도 1은 반도체 기판(100), 예를 들어, 제1 층(110)이 형성된 실리콘 기판을 예시한다. 반도체 기판(100)은 예를 들어 단결정질 Si와 같은, 바람직하게는 단결정질(또는 단일 결정질)인 결정질 반도전성 물질을 포함한다. 대안적으로, 반도체 기판(100)은 다결정질 물질을 포함할 수 있거나 또는 비정질일 수 있다.
용어 "단결정질" 또는 "단일 결정질"은, 결정 입계(grain boundary)들이 없는, 전체 샘플의 결정 격자가 연속적이고 샘플의 에지들이 깨지지 않은 물질을 의미한다.
용어 "다결정질"은 다수의 소(小) 물질 결정들을 포함하는 물질을 의미한다. 예를 들어, 다결정질 실리콘은 다수의 소(小) 실리콘 결정들로 구성되는 물질이다.
용어 "비정질"은 물질의 비-결정질 동소체 형태를 의미한다. 예를 들어, 실리콘은 비정질(a-Si), 단결정질 또는 다결정질일 수 있다.
반도체 기판(100)이 만들어지는 물질은 비-도핑될 수 있는데, 즉, 그것의 특성들을 변화시키기 위하여 존재하는 도핑 물질 또는 도펀트들을 갖지 않거나, 또는 약 1e15 at/cm3의 농도로 저농도 도핑될 수 있다. 용어 "1e15 at/cm3"는 cm3당 1 x 1015 원자들의 도핑 농도를 지칭하며, 2e15 at/cm3 등은 cm3당 2 x 1015 원자들 등의 도핑 농도들을 지칭한다.
제1 상부 층(110)은 제1 도핑 농도를 가진 제1 도핑 타입의 도펀트들을 갖는 물질을 포함한다. 도핑은 제1 도핑 타입 및 제1 도핑 농도의 도펀트들의 제1 상부 층(110)으로의 주입에 의하여 달성될 수 있다. 예를 들어, n-타입인 인 원자들은 약 1 내지 2e15 at/cm3의 도핑 농도를 가진 제1 상부 층 내에 주입될 수 있다. 도펀트들의 주입은 도 1의 화살표들에 의하여 표시되는 바와 같이 본 기술분야의 당업자에게 잘 알려진 이온 주입 기법으로 수행될 수 있다. 제조 프로세스의 후반 단계에서, 이들 도펀트들은 하기에서 상세히 설명되는 바와 같은 디바이스의 다른 층들로 확산될 것이다. 주입 깊이는 약 15 내지 20nm의 범위에 있을 수 있다.
도 2에 도시된 바와 같은 제2 주입 단계에서, 제2 상부 층(111)은 반도체 기판(100) 내에, 더욱 구체적으로는 제1 상부 층(110)의 상부 상에 제공된다. 제2 상부 층(111)은 제2 도핑 농도를 가진 제2 도핑 타입의 도펀트들을 포함한다.
도핑은 제2 도핑 타입 및 제2 도핑 농도의 도펀트들을 제2 상부 층(111)으로 주입함으로써 달성될 수 있다. 제2 도핑 타입은 제1 도핑 타입과 반대 타입이다. 제2 도핑 농도는 제1 도핑 농도에 필적할 수 있지만, 제1 도핑 농도보다 더 높거나 더 낮을 수 있다. 그러나 제2 도핑 농도는 제1 도핑 농도의 30 내지 50 퍼센트 미만이어서는 안 된다. 예를 들어, p-타입인 붕소 원자들은 약 1 내지 2e15 at/cm3의 도핑 농도를 가진 제2 상부 층에 주입될 수 있다. 도펀트들의 주입은 도 2의 화살표들에 의하여 표시되는 바와 같이 본 기술분야의 당업자에게 잘 알려진 이온 주입 기법으로 수행될 수 있다. 제조 프로세스의 후반 단계에서, 하기에서 더욱 상세히 설명되는 바와 같이 이들 도펀트들은 확산될 것이다.
반도체 기판(100) 및 제1 및 제2 상부 층들(110, 111)은 함께 도핑된 반도전성 기판(100')을 형성하며, 그 반도전성 기판(100') 상에 본 발명에 따른 수직 메모리 디바이스가 형성된다.
제2 상부 층(111)의 주입 깊이는 제1 상부 층(110)의 주입 깊이와 동일한 범위 내에 있을 수 있다.
예를 들어, 인(P)을 이용하는 제1 주입(n-타입) 및 붕소(B)를 이용하는 제2 주입(p-타입)이 수행된다면, 붕소는 (하기에 더욱 상세히 설명되는 바와 같이) 어닐링 단계 동안 홀을 충진하는(fill) 채널(예를 들어, 폴리실리콘을 포함할 수 있음)로 인보다 더 많이 확산할 것이고, 따라서 인 분포(distribution) 끝부분(in the tail)에서 붕소 농도를 증가시킨다. 이것은 게이트-유기 드레인 누설(GIDL: gate-induced drain leakage)이 증가될 채널 영역과 제1 및 제2 도펀트들이 주입되는 영역 사이에 더 날카로운 접합부를 생성할 것이다.
어닐링 단계 이전의 그리고 이후의 제1 및 제2 주입 단계의 도핑된 반도전성 기판(100')에서 깊이의 함수로서 도펀트 농도에 대한 개략적 그래프가 도 11a 및 도 11b에 각각 도시된다. 어닐링 이전에(도 11a), 제1 및 제2 도핑 타입의 도핑 프로파일들은 거의 같다. 어닐링 이후에, 제2 주입 도펀트 타입(111)의 도펀트들은 제1 주입 도펀트 타입(110)의 도펀트들보다 더욱 확산될 것이다. 하기에서 더욱 상세히 설명되는 바와 같이 확산은 채널 영역을 향한다.
제1 및 제2 주입 단계 이후에, 도핑된 반도전성 기판(100')의 제2 상부 층(111) 상에 층들의 적층물(104)이 제공된다. 층들의 적층물(104)은, 도 3에 도시되는 바와 같이, 적어도 제1 또는 바닥 유전체 층(101), 제2 또는 상부 유전체 층(102) 그리고 제1 또는 상부 유전체 층(102)과 제2 또는 바닥 유전체 층(101) 사이에 샌드위치되는 도전성 층(103)을 포함한다.
층들(101, 102, 103)의 적층물(104)은 예를 들어, 화학 기상 증착(CVD) 또는 플라즈마 강화 CVD(PECVD)와 같은, 본 기술분야의 당업자에게 잘 알려진 표준 증착 기법들을 사용하여 형성될 수 있다.
도 4에 도시된 바와 같은 다음 단계에서, 층들(101, 102, 103)의 적층물(104)을 통해 적어도 하나의 홀 또는 트렌치(105)가 제공되고, 그에 의하여 하부에 놓인 반도전성 기판(100) 상에 형성되는 제2 상부 층(111)의 부분을 노출시킨다. 각각의 홀 또는 트렌치(105)는 측벽 표면(105a) 및 바닥 표면(105b)을 포함한다. 각각의 홀 또는 트렌치(105)에서, 본 발명에 따른 수직 메모리 디바이스의 채널이 형성될 것이다. 일 실시예에서, 홀들 또는 트렌치들은 트랜지스터 채널에 대한 메모리 홀들 또는 플러그들을 포함한다. 각각의 홀 또는 트렌치(105)의 형성은 예를 들어 리소그래피와 같은, 본 기술분야의 당업자에게 잘 알려진 표준 프로세스 기법들을 사용하여 달성될 수 있다. 그러한 리소그래프 단계에서, 하드마스크 층(미도시)이 층들(101, 102, 103)의 적층물(104) 상에 형성되고, 포토-레지스트 층(또한 미도시)이 하드마스크 층 상에 형성되고, 하드마스크 층은 포토-레지스트 층을 노출시키고 에칭함으로써 패터닝되며, 포토-레지스트 층을 제거한 이후에, 하드마스크 층을 사용하여 관통하여 에칭함으로써 하나 또는 그 초과의 수직 홀들 또는 트렌치들(105)이 층들(101, 102, 103)의 적층물(104)에 형성된다. 홀들 또는 트렌치들이 일단 형성되었으면, 하드마스크 층은 제거된다.
홀들 또는 트렌치들(105), 즉 수직 홀들의 형성 이후에, 도 5에 도시된 바와 같이, 게이트 유전체 층(106)이 각각의 홀 또는 트렌치(105)의 측벽 표면(105a)에 형성된다. 게이트 유전체 층(106)은 도 5에 도시된 바와 같이, 먼저 적층물(104)의 상부 상에 그리고 각각의 홀(105)의 측벽 표면(105a) 및 바닥 표면(105b) 상에 형성될 수 있으며, 도 6에 도시된 바와 같이 상부 부분이 그 후 제거된다. 도 6은 또한 홀(105)의 바닥 표면(105b)에 유전체 층(106)의 부분이 또한 제거되었음을 보여준다.
게이트 유전체 층(106)은 유전체 층들의 적층물(미도시)을 포함할 수 있고, 바람직하게는 제1 유전체 층에 비해 실질적으로 더 낮은 전하 트랩 밀도를 갖는 2개의 다른 유전체 층들 사이에 샌드위치되는 큰 전하 트랩 밀도(density of charge traps), 통상적으로는 1e19 traps/cm3를 갖는 제1 유전체 층을 포함할 수 있다. 용어 "1e19 traps/cm3"는 1019 traps/cm3, 즉, 물질의 cm3 당 트랩들의 수를 지칭한다.
바람직하게, 게이트 유전체 층(106)은 2개의 산소-함유 유전체 층들 사이에 샌드위치되는 질소-함유 유전체 층을 포함한다. 게이트 유전체 층(106)은 예를 들어, 2개의 SIO2 층들 사이에 샌드위치되는 SI3N4 층에 의하여 형성되는 적층물일 수 있다. 게이트 유전체 층(106)은 또한 ONO 적층물로서 종종 지칭된다. 게이트 유전체 층(106)은 (아직 형성되지 않은) 도전성 층과 (트렌치 내에 형성될) 채널 영역 사이에 게이트 유전체의 역할을 할 것이다.
각각의 홀 또는 트렌치(105)의 측벽 표면들(105a) 상에 게이트 유전체 층(106)을 제공한 이후에, 도 7에 도시된 바와 같이 층들(101, 102, 103)의 적층물(104) 위에 그리고 유전체 층(106) 위의 홀 또는 트렌치(105) 내에 반도전성 물질(107)가 제공된다. 반도전성 물질(107)의 형성은 CVD를 사용하여, 또는 더욱 바람직하게는 저압 화학 기상 증착(LPCVD)을 사용하여 달성될 수 있다. 도 7에 도시된 바와 같이, 층들(101, 102, 103)의 적층물(104)의 상부 상에 반도전성 물질(107)가 또한 형성되며, 충진 물질의 층이 제2 또는 상부 유전체 층(102)의 상부 상에 형성된다. 도핑의 낮은 레벨들이 몇몇 애플리케이션들에서 유용할 수 있으나, 반도전성 물질은 바람직하게는 비-도핑된다.
소스 영역을 형성하기 위하여, 도핑된 반도전성 기판(100')에 주입되는 도펀트들은 활성화되어야 하는데, 즉, 도 8에 도시된 바와 같이 도핑된 반도전성 물질로 하여금 각각의 홀 또는 트렌치(105)의 바닥 부분의 비-도핑된 반도전성 물질(107) 내로 확산하도록 하기 위하여, 어닐링되어야 한다.
각각의 홀 또는 트렌치의 바닥 부분에 소스 영역을 형성하기 위하여 제1 어닐링 단계가 제공되며, 소스 영역은 제1 도핑 타입의 도펀트들을 포함하는 제1 소스 영역(109)과 제2 도핑 타입의 도펀트들을 포함하는 제2 소스 영역(112) 사이에 접합부를 포함하고, 제2 소스 영역(112)은 (하기에서 설명될 바와 같이 수직 반도체 디바이스의 채널 영역의 역할을 할) 반도체-충진된 홀 또는 트렌치의 중간 부분(113)과 접촉한다.
도핑된 반도전성 기판(100')의 제1 상부 층(110)에 약 1 내지 2e15 at/㎠의 도핑 농도를 가진 인 이온들이 주입되는 예에서, 제1 어닐링 단계 이후에 제1 소스 영역(109)의 최종 도핑 농도는 (어닐링 시간, 어닐링 온도 등과 같은 어닐링 파라미터들에 따라) 예를 들어, 약 1 내지 5e19 at/cm3 가 될 것이다. 또한, 도핑된 반도전성 기판(100')의 제2 상부 층(111)에 주입되는 제2 도핑 타입의 이온들, 예를 들어 붕소 이온들은 이러한 제1 어닐링 단계 동안에 확산되어, 제2 소스 영역(112)을 생성할 것이다.
제1 어닐링 단계는 예를 들어, 질소(N2) 분위기에서 2분 동안의 1050℃에서의 레이저 어닐링일 수 있다. 자연히, 제1 어닐링 단계에 대한 파라미터들은 형성될 특정 수직 반도체 디바이스에 의하여 결정된다.
상기 설명된 바와 같이, 반도체-충진된 홀 또는 트렌치(도 4 내지 6의 105)의 중간 부분(113)이 수직 메모리 디바이스에 대한 수직 채널 영역을 형성하기 위하여 어닐링 이후에 실질적으로 동일하게 남아있도록, 반도전성 물질(107)은 바람직하게는 비-도핑된다.
수직 메모리 디바이스의 드레인 영역을 형성하기 위하여, 도 8에 도시된 바와 같이 상부 반도전성 물질 층(108)이 제2 또는 상부 유전체 층(102)의 상부 상에 형성된다. 상부 반도전성 물질 층(108)은 제1 도핑 타입의 도펀트들이, 바람직하게는 제1 도핑 농도를 가진 주입된다. 일단 홀들(105)이 비-도핑된 반도전성 물질(107)로 충진되었으면, 나머지 반도전성 물질(107)는 제2 또는 상부 유전체 층(102)의 상부 상에 도핑된 반도전성 층(108)을 형성하기 전에 제거될 수 있다(미도시).
제2 어닐링 단계를 수행함으로써, 상부 반도전성 층(108)의 도펀트들은 도 9에 도시된 바와 같이 홀 또는 트렌치의 중간 부분(113)과 접합부를 형성하는 드레인 영역(114)을 형성하는 홀로 확산될 것이다. 이로써, 홀의 비-도핑된 중간 부분(113)은 소스 영역(109, 112)과 드레인 영역(114) 사이에 위치설정되는 디바이스의 수직 채널 영역의 역할을 한다.
도 9는 본 발명에 따른 수직 메모리 디바이스(150)의 제1 실시예를 예시한다. 상기 설명된 바와 같이, 디바이스(150)는 층들(101, 102, 103)의 적층물(104)을 통한 홀들에 의하여 다수의 수직형 반도전성 영역들이 형성되는 도핑된 반도전성 기판(100')을 갖는다. 도전성 층(103)은 수직 메모리 디바이스(150) 내의 각각의 반도전성 영역에 대한 도전성 게이트 층을 형성한다. 각각의 반도전성 영역은 소스 영역(109, 112), 드레인 영역(114), 그리고 소스 영역(109, 112)과 드레인 영역(114) 사이에 샌드위치되는 채널 영역을 함께 포함한다.
제1 소스 영역(109)과 접합부를 형성하는 부가적인 제2 소스 영역(112)으로 인하여, 더 많은 확산이 존재하고, 그에 의해 소스 영역(109, 112)과 드레인 영역(114) 사이에 전도는 더 약해진다. 이것은 그렇게 형성된 반도체 디바이스의 소거 메커니즘 동안 중요한 GIDL 전류에 대해 바람직하다. 더욱 상세하게, 부가적인 주입으로 인하여, 소거 속도 및 소거 윈도우는 향상될 수 있다. 이는 도 12에 도시된다.
도 12에서, 소거 동작 동안 수직 트랜지스터의 문턱 전압의 시프트(Vth shift) 대 소거 전압(Verase)을 예시하는 그래프가 도시된다. 수직 트랜지스터는 45nm 채널 및 1ms의 소거 시간을 갖는다. 곡선(200)(정사각형들)에 의하여 표시되는 바와 같이, 초과 붕소 주입으로, 문턱 전압은 곡선(210)(원들)에 의하여 표시되는 바와 같이 단지 인만이 주입되는 경우보다 훨씬 더 많이 시프트한다. 붕소 단독 주입을 나타내는 곡선(220)(삼각형들)은 실제로 홀들이 p+ 콘택을 통해 일정하게 제공되는 이상적인 상황이다. 그러나 이 경우에, 접합부가 존재하지 않고, 따라서 트랜지스터가 존재하지 않는다.
도 1 내지 도 9와 함께 개략적으로 예시되는 바와 같은 수직 반도체 디바이스를 제조하기 위한 설명은 상이한 실시예들에 대한 하나의 가능성이다. 도 10에 도시된 바와 같이 제1 도핑 농도를 가진 제1 도핑 타입의 도펀트들을 갖는 소스 영역, 그리고 제1 도핑 농도를 가진 제1 도핑 타입의 도펀트들을 포함하는 제1 드레인 영역 및 제2 도핑 농도를 가진 제2 도핑 타입의 도펀트들을 포함하는 제2 드레인 영역을 포함하는 드레인 영역을 제공하는 것이 또한 가능하다.
도 10에서, 수직 메모리 디바이스(150')의 제2 실시예가 도시된다. 수직 메모리 디바이스(150')는 도 9에 도시된 수직 메모리 디바이스(150)의 것과 유사하지만, 이 실시예에서, 도핑된 반도전성 기판(100")은 단지 반도체 기판(100) 및 제1 상부 층(110)을 포함하며, 제1 상부 층(110)으로부터의 도펀트들은 드레인 영역들(114')을 형성하기 위하여 홀들 또는 트렌치들로 확산된다. 이 실시예에서, 도 1 내지 9의 제2 상부 층(111)에 대응하는 반도전성 물질의 층(미도시)으로부터 소스 영역들(112')이 형성된다. 도핑된 상부 반도전성 물질 층(108)은 그 후 도 9의 실시예의 제1 상부 층(110)과 유사한 방식으로 소스 영역(112')의 다른 부분을 형성한다. 이전처럼, 수직 반도체 디바이스의 채널 영역의 역할을 할 홀의 중간 부분(111)과 접촉하는 하나의 드레인 영역(114') 및 2개의 소스 영역들(108, 112')이 존재한다. 이 실시예는 활성화 또는 어닐링 단계에 대하여 더 낮은 열적 비용 투자가 요구되고, 이로써, 접합부 형성의 더 나은 제어력이 달성될 수 있다는 점에서, 도 1 내지 도 9와 함께 개략적으로 예시된 바와 같은 실시예들에 대한 장점을 제공한다.
도 9 및 10의 실시예들에서, 수직 메모리 디바이스들(150, 150')은 단일 도핑 특징을 갖는 단일 드레인 영역(114, 114')과 함께 2개 부분의 소스 영역들(109, 112(도 9) 및 108, 112'(도 10))을 갖는 것으로서 설명되었으나, 드레인 영역(114, 114')이 단일 도핑 특징을 갖는 소스 영역(112, 112')과 상이한 도핑 특징들을 갖는 2개 영역들을 포함할 수 있음이 인식될 것이다.
상기 설명된 실시예들에서, 인은 n-타입 도펀트들에 대하여 사용되고, 붕소는 p-타입 도펀트들에 대하여 사용된다. 그러나 본 기술분야의 당업자에 대해, 예를 들어, n-타입 도펀트로서 비소가 사용되는 것 같이, 다른 가능한 n-타입 및/또는 p-타입 도펀트들이 사용될 수 있음이 명백하다.
상기 설명된 바와 같은 방법을 사용하여, 3D NAND 플래시 메모리에 대한 25nm 직경 이중-층 폴리-실리콘 채널을 갖는 새로운 수직 실린더형 셀이 성공적으로 개발되었다. (여기서 사용되는 바와 같은 "폴리"라는 용어는 다결정질 반도체 물질을 지칭한다.) 이것은 파이프라인 접속들을 필요로 하지 않고 최소 셀 면적(4F2)을 달성한다. 홀의 바닥부에서의 게이트 적층물의 개방 동안에 터널 산화물을 보호하는 메모리 홀 내의 산화물-질화물-산화물(ONO) 게이트 적층물과 함께, 얇은 비정질 실리콘 층이 도입된다. 가장 작은 워킹 셀(working cell)들은 16개의 적층된 셀들의 경우에 대하여 등가적인 11 nm 평면 셀 기술 노드에 대응하는 45 nm에 이르는 피쳐 사이즈 F로 제작되었다.
본 발명에 따르면, 가변 메모리 홀 직경(통상적으로 32nm와 110nm 사이)을 갖는 이중-층 폴리-실리콘 채널 수직 FLASH 디바이스를 포함하는 단일 셀 베히클(vehicle)이 특징지어졌다. 상기 논의된 바와 같이, Tanaka 등에 의하여 설명된 바와 같은 다중 적층 셀들에 대하여 추가 접합부들이 요구되지 않기 때문에, 단일 셀 베히클이 적절하다.
상기 설명된 바와 같이, 스케일링된 산화물-질화물-산화물(ONO) 메모리 적층물 형성은 차단 산화물로서 5nm 고온 증착 산화물(HTO)로 시작되는 에칭된 메모리 홀에서 적극적으로 실행되었다. 질화물 두께는 3nm 이상이었다. 터널 산화물은 4nm HTO였다. 모든 ONO 층들은 홀 또는 트렌치(105)의 측벽(105a) 상에 매우 우수한 컨포멀한(conformal) 증착물을 가졌다. 홀 또는 트렌치(105)의 반도체 물질(107) 또는 채널 폴리 물질와 도핑된 반도전성 기판(100') 사이의 우수한 계면은 우수한 바닥 접합부를 형성하는데 매우 중요하며, 반도체 물질(107)의 증착 이전에 희석된 HF(DHF) 세정을 요구한다. 따라서, 다음 단계는 DHF 공격 및 후속 ONO 에칭 동안의 플라즈마 손상으로부터 터널 산화물을 보호하기 위하여 실리코어(Silicore) 전구체 물질을 사용하는 얇은(~3nm) 비정질 실리콘(a-Si) 층의 증착이다. [실리코어는 ASM International NV의 상표명이다.] ONO 에칭 이후에, a-Si 보호 층 위에 폴리-Si로 홀을 충진함으로써 이중-층 다결정질 실리콘(폴리-Si) 채널이 형성된다. 바닥 접합부는 반도전성 기판(100')으로부터 폴리-Si로의 인(P)의 확산에 의하여 형성된다. 반도전성 기판과 폴리-Si 사이의 우수한 계면은 접합부 어닐링 이후에 실리콘 재성장의 관찰에 의해 확인된다. 상부 접합부는 비소(As) 주입에 의하여 형성된다.
10k 메모리 홀 디바이스로부터의 분할된 캐패시턴스-전압 특징들은 우수한 디바이스 품질을 나타내는 대칭적 동작을 보였고, 최소 채널 직경(예를 들어, 25nm)을 갖는 단일-홀 셀들은 또한 잘 작동하는 전류-전압 특징들을 나타내었다. 게다가, 디바이스는 증분 스텝 펄스 프로그래밍(ISPP: incremental step pulse programming)을 사용하여 테스트되었으며, ISPP에 대한 채널 직경 종속도가 결정되었다. 터널 산화물 필드 향상을 초래하는 더 높은 곡률(curvature)의 결과로, (82nm 내지 45nm의 홀 직경에 등가적인) 58nm 내지 25nm의 채널 직경으로부터 스케일링될 때 2V 프로그램 전압 이득이 관찰되었다.
게다가, ISPP는 그것이 3에서 4nm로 증가함에 따라 질화물 두께와 함께 약간 향상되었다. 통상적인 소거 전이 과정(erase transient)에서, 더 큰 음(negative) 소거 전압이 더 빠르게 제공되나, p+ 폴리 제어 게이트의 공핍으로 인한 덜 깊은 소거 전압이 더 큰 음 전압들에서 설정되고, 기판으로부터의 홀 주입과 게이트로부터의 전자 주입 사이에 균형잡힌 시프트를 초래한다. 더 높은 활성화 어닐링 온도와 결합된 붕소(B) 주입 선량(dose)을 사용하는 더 높은 제어 게이트(CG)가 소거 성능을 향상시키는데 사용되었다.
초기 문턱 전압은 그것이 채널에서의 트랩들에 의하여 영향을 받음에 따라 채널 물질에 좌우된다. 결정화 어닐링이 후속되는 a-Si는 미정질(μc-)Si에 비해 더 낮은 문턱 전압들을 보이며, 폴리-Si는 최저 전압들을 보인다. 프로그램 및 소거(P/E)는 대체로 채널 물질에 독립적이며, 통상적인 P/E 조건들 하에서 총 윈도우는 약 6.5V이다.
판독 성능에 중요한, 상이한 채널 물질들에 대한 이동성 데이터는 최저 이동성을 갖는 μc-Si로 평가된 반면, 650℃, 30분의 어닐링이 후속되는 a-Si 채널은 통상적으로 6 내지 10㎠/Vs인 최고 이동성을 보인다. 양의 온도 계수는 다결정질 물질들에 대하여 통상적인 방출 제한 전류를 표시한다.
BiCS-타입 구조물에서의 소거 기능은 GIDL 전류에 의하여 제어된다. n+ 접합부에서의 부가적인 B 주입(칵테일 주입)에 의해 GIDL을 향상시킴으로써, 소거 속도 및 윈도우에 있어서의 확실한 향상이 획득되었다. p+ 드레인(B 전용)으로 훨씬 더 깊은 소거가 관찰되었으며, 이는 비-제한된 홀 공급의 점근적(asymptotic) 경우를 나타낸다. 프로그래밍된 상태 유지력(retention)은 단지 질화물 두께에 의하여 영향을 받는다; 소거된 상태는 본질적으로 안정적이다. 고온(200℃) 데이터의 분석은 단지 약한 온도 활성화만을 나타냈다. 이것은 이들 공격적으로 스케일링된 증착된 ONO 적층물들에서 중요한 전하 손실 메커니즘으로서 터널링을 제안한다.
새로운 수직 디바이스의 유지력은 동일한 증착된 터널 산화물을 갖는 종래의 평면 디바이스의 유지력과 유사한 것으로 발견되었다. 이것은 산화물 품질이 수직 측벽 상에서 유지됨을 표시한다. 마침내, 4V를 초과하는 P/E 윈도우를 보인 내구성 데이터가 10k 사이클들 이후에 유지되었다.
적극적으로 스케일링된 수직 SONOS 셀은, 테라비트-범위 NAND 플래시에 대하여 높은 전위를 보이는, 25nm까지 채널 직경을 줄이는 것으로 설명되었다. 주요한 개선은 터널 산화물을 손상시키지 않고 바닥 접합부 통합을 허용하기 위한 실리콘 보호 층의 성공적인 통합이다. 최적화된 채널 물질들에 의한 칵테일 접합부 주입 및 이동성 향상과 함께 ONO 적층물 최적화가 또한 설명되었다.
전술한 설명은 발명의 특정 실시예들을 상술한다. 그러나 전술한 내용이 명문으로 얼마나 자세히 나타나는지와는 관계 없이, 발명이 여러 방식들로 실행될 수 있음이 인식될 것이다. 발명의 특정 피쳐들 및 양상들을 설명할 때 특정 용어의 사용은 용어가 연관되는 발명의 피쳐들 또는 양상들의 임의의 특정한 특징들을 포함하는 것으로 제한되도록 용어가 본 명세서에서 재-정의됨을 내포하도록 취해져서는 안 된다는 것이 유념되어야 한다.
상술된 설명이 다양한 실시예들에 적용되는 바에 따른 발명의 신규한 특징들을 도시하고, 설명하고, 지적하였으나, 예시되는 디바이스 및 프로세스에 대한 형태 및 세부사항들에 있어서의 다양한 생략들, 대체들, 및 변화들이 본 발명의 범위를 벗어나지 않고 본 기술 분야의 당업자들에 의하여 이루어질 수 있음이 이해될 것이다.

Claims (15)

  1. 수직형 메모리 디바이스(150; 150')를 형성하기 위한 방법에 있어서,
    a) 반도체 기판(100)을 제공하는 단계;
    b) 반도전성 기판(100'; 100")을 형성하기 위하여 상기 반도체 기판(100) 상에 적어도 제1 상부 층(110)을 제공하는 단계 ― 상기 제1 상부 층(110)은 제1 도핑 농도를 가진 제1 도핑 타입의 도펀트들을 포함함 ― ;
    c) 상기 반도전성 기판(100'; 100") 상에 층들(101, 102, 103)의 적층물(104)을 제공하는 단계 ― 상기 층들(101, 102, 103)의 적층물(104)은 적어도 제1 유전체 층(101), 제2 유전체 층(102), 그리고 상기 제1 유전체 층(101)과 상기 제2 유전체 층(102) 사이에 샌드위치된 도전성 층(103)을 포함함 ― ;
    d) 상기 반도전성 기판(100'; 100")의 일부분을 노출시키기 위하여 상기 층들(101, 102, 103)의 적층물(104)에 홀(105)을 제공하는 단계 ― 상기 홀(105)은 측벽 표면(105a) 및 바닥 표면(105b)을 포함함 ― ;
    e) 상기 홀(105)의 상기 측벽 표면들(105a)에 게이트 유전체 층(106)을 제공하는 단계;
    f) 상기 홀(105)에 그리고 상기 제2 유전체 층(102)의 상부 상에 반도전성 물질(107)을 제공하는 단계;
    g) 상기 홀(105)의 바닥 부분에 바닥 영역(109, 112; 114')을 형성하기 위하여 제1 어닐링 단계를 제공하는 단계 ― 상기 바닥 영역(109, 112; 114')은 적어도 상기 제1 도핑 타입의 도펀트들을 포함하고, 채널 영역으로서 기능을 하는 상기 홀(105)의 중간 부분(113)과 접합부를 형성함 ― ; 및
    h) 상기 홀(105)의 상부 부분에 상부 영역(114; 108, 112')을 형성하기 위하여 제2 어닐링 단계를 제공하는 단계 ― 상기 상부 영역(114; 108, 112')은 적어도 상기 제1 도핑 타입의 도펀트들을 포함하고, 상기 채널 영역으로서 기능을 하는 상기 홀(105)의 중간 부분(113)과 접합부를 형성함 ―
    를 포함하며,
    상기 단계들 b) 및 f) 중 하나의 단계는 제2 도핑 농도를 가진 제2 도핑 타입의 도펀트들을 포함하는 물질 층(111)을 제공하는 단계를 포함하고, 상기 제2 도핑 타입은 상기 제1 도핑 타입과 반대 타입이고, 상기 물질 층(111)은 상기 바닥 영역(109, 112) 및 상기 상부 영역(108, 112') 중 하나의 영역에 제2 영역(112; 112')을 형성하고,
    상기 제2 영역(112; 112')은 상기 채널 영역으로서 기능을 하는 상기 홀(105)의 중간 부분(113)과의 접합부에서 상기 바닥 영역(109) 및 상기 상부 영역(108) 중 하나의 영역의 제1 영역(109; 108)과 접합부를 형성하는 것인, 수직형 메모리 디바이스를 형성하기 위한 방법.
  2. 제1항에 있어서,
    상기 단계 b)는, 제2 소스 영역(112)을 형성하기 위하여 상기 제1 상부 층(110)의 상부 상에 상기 반도전성 기판(100')의 제2 상부 층(111)으로서 상기 제2 도핑 타입의 도펀트들을 포함하는 상기 물질 층을 제공하는 단계를 포함하는 것인, 수직형 메모리 디바이스를 형성하기 위한 방법.
  3. 제1항에 있어서,
    상기 단계 f)는, 제2 드레인 영역(114')을 형성하기 위하여 상기 홀(105)의 상부에서 상기 제2 도핑 타입의 도펀트들을 포함하는 상기 물질 층을 제공하는 단계를 포함하는 것인, 수직형 메모리 디바이스를 형성하기 위한 방법.
  4. 제1항에 있어서,
    상기 단계 b)는, 제2 드레인 영역을 형성하기 위하여 상기 제1 상부 층(110)의 상부 상에 제2 상부 층(111)으로서 상기 제2 도핑 타입의 도펀트들을 포함하는 상기 물질 층을 제공하는 단계를 포함하는 것인, 수직형 메모리 디바이스를 형성하기 위한 방법.
  5. 제1항에 있어서,
    상기 단계 f)는, 제2 소스 영역을 형성하기 위하여 상기 홀(105)의 상부에서 상기 제2 도핑 타입의 도펀트들을 포함하는 상기 물질 층을 제공하는 단계를 포함하는 것인, 수직형 메모리 디바이스를 형성하기 위한 방법.
  6. 수직형 메모리 디바이스(150; 150')에 있어서,
    반도체 기판(100'; 100");
    상기 반도체 기판(100'; 100") 상에 형성되는 수직형 반도전성 영역 ― 상기 수직형 반도전성 영역은, 소스 영역(109, 112; 108, 112'), 드레인 영역(114; 114') 및 상기 소스 영역(109, 112; 108, 112')과 상기 드레인 영역(114; 114') 사이에 수직으로 샌드위치되는 채널 영역(113)을 포함함 ― ;
    상기 수직형 반도전성 영역에 인접하여 형성되는 수평 적층물(104) ― 상기 수평 적층물(104)은 제1 유전체 층(101)과 제2 유전체 층(102) 사이에 샌드위치되는 도전성 게이트 층(103)을 포함함 ― ; 및
    상기 수직형 반도전성 영역의 측벽(105a)을 따라 그리고 상기 수직형 반도전성 영역과 상기 도전성 게이트 층(103) 사이에 형성되는 전하 트랩핑 층(106)
    을 포함하며,
    상기 소스 및 드레인 영역들(109, 112, 114; 108, 112', 114') 중 하나의 영역은 제1 영역(109; 108)과 제2 영역(112; 112') 사이에 접합부를 포함하고, 상기 제2 영역(112; 112')은 상기 채널 영역(113)에 가장 가깝게 위치되고, 상기 제1 영역(109; 108)은 제1 도핑 농도를 가진 제1 도핑 타입을 포함하고, 상기 제2 영역(112; 112')은 제2 도핑 농도를 가진 제2 도핑 타입을 포함하며, 상기 제2 도핑 타입은 상기 제1 도핑 타입과 반대 타입인 것인, 수직형 메모리 디바이스.
  7. 제6항에 있어서,
    상기 소스 영역(109, 112)은 상기 제1 영역(109)과 상기 제2 영역(112) 사이에 상기 접합부를 포함하는 것인, 수직형 메모리 디바이스.
  8. 제7항에 있어서,
    상기 드레인 영역(114)은 상기 제1 도핑 농도를 가진 상기 제1 도핑 타입을 포함하는 것인, 수직형 메모리 디바이스.
  9. 제6항에 있어서,
    상기 드레인 영역(114')은 상기 제1 영역(108)과 상기 제2 영역(112') 사이에 상기 접합부를 포함하는 것인, 수직형 메모리 디바이스.
  10. 제9항에 있어서,
    상기 소스 영역(109)은 상기 제1 도핑 농도를 가진 상기 제1 도핑 타입을 포함하는 것인, 수직형 메모리 디바이스.
  11. 제6항 내지 제10항 중 어느 한 항에 있어서,
    상기 제1 도핑 타입은 n-타입 도펀트를 포함하는 것인, 수직형 메모리 디바이스.
  12. 제11항에 있어서,
    상기 n-타입 도펀트는 인 및 비소 중 하나를 포함하는 것인, 수직형 메모리 디바이스.
  13. 제6항 내지 제10항 중 어느 한 항에 있어서,
    상기 제2 도핑 타입은 p-타입 도펀트를 포함하는 것인, 수직형 메모리 디바이스.
  14. 제13항에 있어서,
    상기 p-타입 도펀트는 붕소를 포함하는 것인, 수직형 메모리 디바이스.
  15. 제6항 내지 제10항 중 어느 한 항에 있어서,
    상기 채널 영역(113)은 비-도핑되는 것인, 수직형 메모리 디바이스.
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