KR101618160B1 - 불휘발성 반도체 메모리 및 불휘발성 반도체 메모리의 제조 방법 - Google Patents

불휘발성 반도체 메모리 및 불휘발성 반도체 메모리의 제조 방법 Download PDF

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타카오키 사사키
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세이코 엡슨 가부시키가이샤
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Abstract

프로세스 차지(process charge)에 의한 폐해를 없앤 불휘발성 반도체 메모리를 제공한다. 불휘발성 반도체 메모리가, 실리콘 기판과, 제1 실리콘 산화막과, 제2 실리콘 산화막과, 제1 실리콘 질화막과, 제2 실리콘 질화막을 포함하고, 상기 제1 실리콘 산화막은, 상기 실리콘 기판 상에 적층되고, 상기 제1 실리콘 질화막은, 상기 제1 실리콘 산화막 상에 적층되고, 상기 제2 실리콘 산화막은, 상기 제1 실리콘 질화막 상에 적층되고, 상기 제2 실리콘 질화막은, 제1 부분이 상기 제1 실리콘 질화막에 접함과 함께 제2 부분이 상기 실리콘 기판에 접하도록 적층되어 있는 것을 특징으로 한다.

Description

불휘발성 반도체 메모리 및 불휘발성 반도체 메모리의 제조 방법{NON-VOLATILE SEMICONDUCTOR MEMORY, AND PRODUCTION METHOD FOR NON-VOLATILE SEMICONDUCTOR MEMORY}
본 발명은, 실리콘 산화막-실리콘 질화막-실리콘 산화막의 적층 구조를 갖는 불휘발성 반도체 메모리 및, 당해 불휘발성 반도체 메모리의 제조 방법에 관한 것이다.
종래, 판독 및 기입을 반복하여 행하는 것이 가능한, EEPROM이라고 불리는 반도체 메모리가 존재한다. EEPROM은 전원을 꺼도 기억한 데이터가 소멸되지 않는 불휘발성 반도체 메모리이며, 특히 데이터의 재기입을 일부 또는 전부에 대하여 일괄적으로 행할 수 있는 것을 플래시 메모리라고 부른다.
플래시 메모리는, NAND형 및 NOR형이라고 불리는 타입이 있지만, 어느 경우에 있어서도 메모리 셀 자체는 유사한 구조를 갖고, 당해 메모리 셀의 구조에는, 플로팅 게이트(floating gate)형이라고 불리는 것과 차지 트랩(charge trap)형이라고 불리는 것이 있다. 플로팅 게이트형 및 차지 트랩형 모두 MIS형 트랜지스터의 구조를 갖는다. 플로팅 게이트형은, 게이트 절연막 내에 플로팅 게이트 전극을 형성하고, 당해 플로팅 게이트 전극에 전하를 보존유지함으로써 데이터의 기억을 행하는 것이다. 이에 대하여, 차지 트랩형은, 게이트 절연막이 실리콘 산화막-실리콘 질화막-실리콘 산화막의 적층 구조(ONO 구조)를 갖고, 실리콘 질화막과 실리콘 기판측의 실리콘 산화막과의 계면 근방에 존재하는 이산 트랩(discrete trap)에 전하를 축적함에 따라 트랜지스터의 문턱값이 변화함으로써 데이터가 보존유지되는 것이다. 차지 트랩형에는, SONOS(Silicon Oxide Nitride Oxide Semiconductor)형이나 MONOS(Metal Oxide Nitride Oxide Semiconductor)형이라고 불리는 것이 있다. 또한, 플로팅 게이트형 및 차지 트랩형 중 어느 것에 있어서도, 실리콘 기판측의 산화막이 터널 산화막이라고 불린다.
이전에는 플로팅 게이트형이 주류였지만, 최근에는 차지 트랩형이 채용되는 예가 증가하는 경향에 있다. 그 이유로서는, 플로팅 게이트형의 경우는 플로팅 게이트층에 전하를 포획시키기 위해 터널 산화막에 대하여 높은 절연성이 요구되지만, 차지 트랩형의 경우에는, 절연막인 실리콘 질화막의 이산 트랩에 전하를 포획 시키는 점에서, 플로팅 게이트형과 비교하여 터널 산화막의 일부의 절연성이 다소 저하되어도 문제가 되지 않는 경우가 많다는 이점을 갖는 것을 들 수 있다. 또한, 터널 산화막 자체의 두께도 차지 트랩형 쪽이 얇게 하는 것이 가능한 점에서, 차지 트랩형 쪽이 데이터의 기입 전압을 낮게 할 수 있는 것도 큰 이점이다.
전술한 이유 등에 의해 차지 트랩형이 선호되게 되어 왔지만, 데이터의 보존유지 특성, 기입/소거의 반복 내성을 보다 향상시키고자 하는 요구가 있다. 당해 요구에 대응하기 위해, 특허문헌 1에는, 트랩의 형성층으로서, 원자층 화학적 기상 성장법에 의해 성막된, SiO2와 Si3N4의 중간 조성의 SiOxNy 박막을 형성하는 것이 기재되어 있다. 트랩층을 이와 같이 함으로써, 트랩을 고밀도로 제어성 좋게, 소망하는 깊이로 형성할 수 있어, 데이터의 보존유지 특성, 기입/소거의 반복 내성을 향상시킬 수 있고, 메모리 효과로서의 문턱값 전압의 차이를 크게 취할 수 있기 때문에, 다치화(多値化)에도 유리해지는 것이 기재되어 있다.
일본공개특허공보 2002-222876호
그러나, 문턱값 전압의 차이를 크게 취하는 것이 가능한 트랩층을 형성했다고 해도, 제조 공정에 있어서 트랩층에 전하가 포획되고, 당해 전하가 포획된 채로 제조 공정이 종료되면, 당해 전하가 포획되어 있지 않은 상태와 비교하여 문턱값 전압이 변동한다는 문제가 있다.
본 발명은, 전술한 문제 또는 과제 중 적어도 하나를 해결하기 위해 이루어진 것으로, 이하의 적용예 또는 실시 형태로서 실현하는 것이 가능하다.
[적용예 1]
본 적용예에 따른 불휘발성 반도체 메모리는, 실리콘 기판과, 제1 실리콘 산화막과, 제2 실리콘 산화막과, 제1 실리콘 질화막과, 제2 실리콘 질화막을 포함하고, 상기 제1 실리콘 산화막은, 상기 실리콘 기판 상에 적층되고, 상기 제1 실리콘 질화막은, 상기 제1 실리콘 산화막 상에 적층되고, 상기 제2 실리콘 산화막은, 상기 제1 실리콘 질화막 상에 적층되고, 상기 제2 실리콘 질화막은, 제1 부분이 상기 제1 실리콘 질화막에 접함과 함께 제2 부분이 상기 실리콘 기판에 접하도록 적층되어 있는 것을 특징으로 한다.
이 구성에 의하면, 불휘발성 반도체 메모리의 전하의 보존유지부가, 실리콘 기판 상에 적층된 제1 실리콘 산화막, 제1 실리콘 질화막 및 제2 실리콘 산화막에 의해 구성되고(ONO 구조), 제2 실리콘 질화막이 제1 실리콘 질화막 및 실리콘 기판에 접하고 있는 구성을 가짐으로써, 제조시에 있어서의 소정의 공정에 있어서 ONO 구조에 포획된 여분의 전하를 다른 소정의 공정에 있어서 제2 실리콘 질화막을 통하여 실리콘 기판에 확산할 수 있어, 당해 여분의 전하의 문턱값 전압에 대한 영향을 저감할 수 있다. 이에 따라, 메모리의 동작의 고속화·저전압화를 도모할 수 있다.
ONO 구조는, 그 제조 과정에 있어서, 제1 실리콘 질화막이 전하를 포획한 상태가 되고, 전하를 포획한 상태가 유지된 채로 제조가 종료되는 경우가 있다. 이 경우, 제1 실리콘 질화막에 포획된 채로 있는 전하의 양이, 불휘발성 반도체 메모리로서의 동작에 영향을 줄 가능성이 있다. 제1 실리콘 질화막에 포획된 채로의 전하가 보다 많으면, 메모리로서의 기입 동작에 있어서의 문턱값 전압이 보다 높아진다. 문턱값 전압이 보다 높아지면, 불휘발성 반도체 메모리로서 기입 동작을 행한 경우에, 제1 실리콘 질화막에 새롭게 포획되는 전하의 양이 보다 적어지는 것을 생각할 수 있다. 이것은, 메모리로서의 판독 동작시에 흐르는 전류의 양에 영향을 주고, 메모리의 데이터 출력에 소정의 변화를 일으키게 하는 데에 보다 시간을 필요로 하게 된다. 이 때문에, 제1 실리콘 질화막에 의해 많은 전하가 포획된 채로 제조 공정이 종료된 불휘발성 반도체 메모리는, 고속화·저전압화 동작에 적합하지 않은 불휘발성 반도체 메모리가 된다. 또한, 메모리의 문턱값 전압이 설계값으로부터 변동하기 때문에, 문턱값 전압의 변동을 수반하는 채널부의 불순물 농도의 변경·조정에 제한이 있다.
본 적용예에 있는 바와 같이, 제2 실리콘 질화막의 제1 부분이 제1 실리콘 질화막에 접하고, 제2 실리콘 질화막의 제2 부분이 실리콘 기판에 접함으로써, 소정의 공정에 있어서 제1 실리콘 질화막에 포획된 전하를, 당해 소정의 공정 후의 다른 소정의 공정에 있어서 제2 실리콘 질화막을 통하여 실리콘 기판에 확산시키는 것이 가능해진다. 이에 따라 제1 실리콘 질화막에 포획된 채로 있는 전하의 양의 저감화를 도모할 수 있어, 불휘발성 반도체 메모리의 동작을 고속화·저전압화할 수 있다.
[적용예 2]
본 적용예에 따른 불휘발성 반도체 메모리는, 실리콘 기판과, 제1 실리콘 산화막과, 제2 실리콘 산화막과, 제3 실리콘 산화막과, 제1 실리콘 질화막과, 제2 실리콘 질화막을 포함하고, 상기 제1 실리콘 산화막은, 상기 실리콘 기판 상에 적층되고, 상기 제1 실리콘 질화막은, 상기 제1 실리콘 산화막 상에 적층되고, 상기 제2 실리콘 산화막은, 상기 제1 실리콘 질화막 상에 적층되고, 상기 제3 실리콘 산화막의 두께는, 상기 제1 실리콘 산화막의 두께보다도 얇고, 상기 제2 실리콘 질화막은, 제1 부분이 상기 제1 실리콘 질화막에 접함과 함께 제2 부분이 상기 제3 실리콘 산화막을 통하여 상기 실리콘 기판에 접하고 있는 것을 특징으로 한다.
이 구성에 의하면, 불휘발성 반도체 메모리의 전하의 보존유지부가, 실리콘 기판 상에 적층된 제1 실리콘 산화막, 제1 실리콘 질화막 및 제2 실리콘 산화막에 의해 구성되고(ONO 구조), 제2 실리콘 질화막이 제1 실리콘 질화막에 접함과 함께 제3 실리콘 산화막을 통하여 실리콘 기판에 접하고 있는 구성을 가짐으로써, 제조시에 있어서의 소정의 공정에 있어서 ONO 구조에 포획된 여분의 전하를 다른 소정의 공정에 있어서 제2 실리콘 질화막 및 제3 실리콘 산화막을 통하여 확산할 수 있어, 당해 여분의 전하의 문턱값 전압에 대한 영향을 저감할 수 있다. 이에 따라 메모리의 동작의 고속화·저전압화를 도모할 수 있다.
전술한 바와 같이, 제조 과정에 있어서 제1 실리콘 질화막에 포획된 전하를 보다 적게 하는 것이, 불휘발성 반도체 메모리의 동작을 고속화·저전압화하는 효과를 갖는다. 제3 실리콘 산화막의 막두께가 제1 실리콘 산화막의 막두께보다도 얇은 점에서, 제2 실리콘 질화막 및 제3 실리콘 산화막을 개재하는 편이 제1 실리콘 산화막을 개재하는 편보다도 용이하게 제1 실리콘 질화막에 포획된 전하를 확산시키는 것이 가능하다.
[적용예 3]
상기 적용예에 따른 불휘발성 반도체 메모리에 있어서, 추가로, 상기 실리콘 기판 내에 실리사이드 영역을 포함하고, 상기 실리사이드 영역은, 상기 제2 실리콘 질화막의 제2 부분에 접하는 것이 바람직하다.
이 구성에 의하면, 제2 실리콘 질화막이 실리사이드 영역에 접하고 있음으로써, 제2 실리콘 질화막으로부터의 전하를 보다 효율 좋게 실리콘 기판에 확산시킬 수 있다. 또한, 당해 실리사이드 영역은, 제3 실리콘 산화막을 통하여 제2 실리콘 질화막에 접하고 있어도 좋다.
[적용예 4]
상기 적용예에 따른 불휘발성 반도체 메모리에 있어서, 추가로, 상기 제2 실리콘 산화막 상에 제1 전극을 갖고, 상기 제2 실리콘 질화막의 제3 부분이 상기 제1 전극에 접하고 있는 것이 바람직하다.
이 구성에 의하면, 제1 전극에 제2 실리콘 질화막이 접하고 있음으로써, 제조 과정에 있어서 제1 실리콘 질화막에 포획된 전하를, 제2 실리콘 질화막을 통하여 제1 전극에 확산시킬 수 있다. 이에 따라, 실리콘 기판에 전하를 확산시킴과 함께 제1 전극에 전하를 확산시킬 수 있어, 보다 효율 좋게 제1 실리콘 질화막에 포획된 전하를 확산할 수 있다.
[적용예 5]
상기 적용예에 따른 불휘발성 반도체 메모리에 있어서, 상기 제3 실리콘 산화막은, 두께가 22Å 이하인 것이 바람직하다.
이 구성에 의하면, 제3 실리콘 산화막의 두께를 22Å 이하로 함으로써, 제2 실리콘 질화막으로부터의 전하를 보다 효율 좋게 실리콘 기판에 확산할 수 있다.
[적용예 6]
상기 적용예에 따른 불휘발성 반도체 메모리에 있어서, 상기 제2 실리콘 질화막은, 두께가 45Å 이상인 것이 바람직하다.
이 구성에 의하면, 제2 실리콘 질화막을 45Å 이상으로 함으로써, 제1 실리콘 질화막의 전하의 제2 실리콘 질화막으로의 전반(transfer)을 보다 효율 좋게 행할 수 있다.
[적용예 7]
본 적용예에 따른 불휘발성 반도체 메모리의 제조 방법은, 실리콘 기판 상에, 제1 실리콘 산화막을 성막하는 제1 공정과, 상기 제1 실리콘 산화막 상에, 제1 실리콘 질화막을 성막하는 제2 공정과, 상기 제1 실리콘 질화막 상에, 제2 실리콘 산화막을 성막하는 제3 공정과, 상기 제1 실리콘 산화막, 상기 제1 실리콘 질화막 및 제2 실리콘 산화막을 소정의 형상으로 패터닝하는 제4 공정과, 상기 제4 공정 후에 제2 실리콘 질화막을 성막하는 제5 공정을 포함하고, 상기 제4 공정에 있어서, 상기 제1 실리콘 질화막 및 상기 실리콘 기판이 노출되고, 상기 제5 공정에 있어서, 상기 제1 실리콘 질화막과 상기 제2 실리콘 질화막이 접하는 것을 특징으로 한다.
이 방법에 의하면, 제4 공정에 있어서의 패터닝으로 제1 실리콘 질화막 및 실리콘 기판이 노출되고, 제4 공정 후의 제5 공정에 있어서 제2 실리콘 질화막을 성막함으로써, 제2 실리콘 질화막을 제1 실리콘 질화막에 접하도록 할 수 있음과 함께 실리콘 기판에 접하도록 할 수 있다. 이에 따라, 제5 공정으로부터 후의 공정에 있어서, 제1 실리콘 질화막에 포획된 전하를 제2 실리콘 질화막을 통하여 실리콘 기판에 확산하는 것이 가능해진다.
[적용예 8]
상기 적용예에 따른 불휘발성 반도체 메모리의 제조 방법에 있어서, 상기 제4 공정과 상기 제5 공정 사이의 제6 공정에 있어서, 상기 실리콘 기판이 노출된 영역에 제3 실리콘 산화막이 형성되어 있어도 좋다.
이 방법에 의하면, 제5 공정에 있어서 제2 실리콘 질화막을 성막함으로써, 제2 실리콘 질화막을 제1 실리콘 질화막에 접하도록 할 수 있음과 함께, 실리콘 기판에는 제3 실리콘 산화막을 통하여 접하도록 할 수 있다. 제3 실리콘 산화막은 산소 분위기하에서 가열함으로써 형성해도 좋지만, 대기에 노출되는 것 등에 의해 실리콘 기판이 산화하여 형성되는 자연 발생적인 실리콘 산화막을 제3 실리콘 산화막으로 하는 것이라도 좋다.
[적용예 9]
본 적용예에 따른 불휘발성 반도체 메모리의 제조 방법은, 실리콘 기판 상에, 제1 실리콘 산화막을 성막하는 제1 공정과, 상기 제1 실리콘 산화막 상에, 제1 실리콘 질화막을 성막하는 제2 공정과, 상기 제1 실리콘 질화막 상에, 제2 실리콘 산화막을 성막하는 제3 공정과, 상기 제1 실리콘 산화막, 상기 제1 실리콘 질화막 및 제2 실리콘 산화막을 소정의 형상으로 패터닝하는 제4 공정과, 상기 제4 공정 후에 제2 실리콘 질화막을 성막하는 제5 공정을 포함하고, 상기 제4 공정에 있어서, 상기 제1 실리콘 질화막이 노출되고, 상기 제1 실리콘 산화막을 에칭함으로써 상기 제1 실리콘 산화막보다 막두께가 얇은 제3 실리콘 산화막이 형성되고, 상기 제5 공정에 있어서, 상기 제1 실리콘 질화막과 상기 제2 실리콘 질화막이 접하는 것을 특징으로 한다.
이 방법에 의하면, 제5 공정에 있어서 제2 실리콘 질화막을 성막함으로써, 제2 실리콘 질화막을 제1 실리콘 질화막에 접하도록 할 수 있음과 함께, 실리콘 기판에는 제3 실리콘 산화막을 통하여 접하도록 할 수 있다.
도 1은 제1 실시 형태에 있어서의 불휘발성 반도체 메모리의 개략 단면도이다.
도 2는 제2 실시 형태에 있어서의 불휘발성 반도체 메모리의 개략 단면도이다.
도 3은 제3 실시 형태에 있어서의 불휘발성 반도체 메모리의 개략 단면도이다.
도 4는 제4 실시 형태에 있어서의 불휘발성 반도체 메모리의 개략 단면도이다.
도 5는 제2 실리콘 질화막의 특성을 나타낸 그래프이다.
도 6은 제3 실리콘 산화막의 특성을 나타낸 그래프이다.
도 7은 제조 공정의 일부를 나타내는 개략도이다.
도 8은 제조 공정의 일부를 나타내는 개략도이다.
도 9는 종래의 불휘발성 반도체 메모리의 개략 단면도이다.
(발명을 실시하기 위한 형태)
이하, 도면을 이용하여 본 발명의 실시 형태에 대해서 설명한다. 또한, 이하의 설명에 이용하는 도면은, 주로 설명에 필요한 부분을 기재한 편의상의 개략도이다. 이 때문에, 데포르메(deformation)가 이루어져 있고, 형상이 상이한 부분이나 크기의 비율이 상이한 부분 등이 있다.
(제1 실시 형태)
도 1에 본원 발명을 적용한 불휘발성 반도체 메모리(100)의 단면도를 나타낸다. 불휘발성 반도체 메모리(100)는, 실리콘 기판(12)을 이용하여 형성되고, 제1 전극(10), 사이드 월(11), 소스 영역/드레인 영역(13), 실리사이드 영역(14), 실리사이드층(15), 제1 실리콘 산화막(20), 제1 실리콘 질화막(21), 제2 실리콘 산화막(22) 및 제2 실리콘 질화막(23)을 갖는다. 제1 전극(10)으로서는, 예를 들면 폴리실리콘막, 사이드 월(11)로서는, 예를 들면 실리콘 산화막이 이용된다. 소스 영역/드레인 영역(13) 및 실리사이드 영역(14)은, 실리콘 기판(12) 내에 형성된 영역이다. 실리사이드는, 예를 들면 코발트 실리사이드나 티탄 실리사이드가 이용된다. 또한, 메모리 기능을 위한 트랩층은, 제1 실리콘 산화막(20), 제1 실리콘 질화막(21) 및 제2 실리콘 산화막(22)으로 구성되는 ONO 구조이다. 제2 실리콘 질화막(23)은, 제1 실리콘 질화막(21) 및 실리콘 기판(12)에 접하고 있다. 이후, 특별히 언급이 없는 한, 실리콘 기판(12)은, 소스 영역/드레인 영역(13) 및 실리사이드 영역(14)을 포함하는 의미로 기재한다.
비교를 위해, 도 9에, 종래의 불휘발성 반도체 메모리(900)의 단면도를 나타낸다. 불휘발성 반도체 메모리(900)는, 제2 실리콘 질화막(23)이 없는 점에서, 본원 발명을 적용한 불휘발성 반도체 메모리(100)와 상이하다. 불휘발성 반도체 메모리(900)에 있어서는, 사이드 월(11)로서, 실리콘 산화막이 이용되는 것이 일반적이고, 그 경우, 제1 실리콘 질화막의 측면은, 실리콘 산화막으로 덮인다.
불휘발성 반도체 메모리(100 및 900)의 제조 과정에 있어서는, 에칭이나 스퍼터링 등의 플라즈마를 이용하는 처리를 많이 사용하며, 이 경우에 제1 실리콘 산화막(20), 제1 실리콘 질화막(21) 및 제2 실리콘 산화막(22)으로 구성되는 ONO 구조(트랩층)에 플라즈마 유래의 전하가 주입되어, 보존유지된다. 이러한 현상을 본원에서는 프로세스 차지(process charge)라고 부른다. 프로세스 차지가 발생한 경우, 종래의 불휘발성 반도체 메모리(900)에 있어서는, 실리콘 산화막의 절연성이 높기 때문에, 프로세스 차지에 의한 전하를 확산시키는 것이 곤란하다. 그 때문에, 트랩층에 많은 전하가 포획된 채로 제조 공정이 종료되어, 고속·저전압 동작에 적합하지 않은 불휘발성 반도체 메모리가 되는 경우가 있다. 또한, 메모리의 문턱값 전압이 설계값으로부터 변동하기 때문에, 문턱값 전압의 변동을 수반하는 채널부의 불순물 농도의 변경·조정에 제한이 있다.
본원 발명을 적용한 불휘발성 반도체 메모리(100)(도 1)에 있어서는, 종래의 불휘발성 반도체 메모리(900)에 대하여, 새롭게 제2 실리콘 질화막(23)을 형성했다. 제2 실리콘 질화막(23)은, 제1 실리콘 질화막(21)의 측면과, 실리콘 기판(12)에 접하고 있다. 실리콘 질화막은, 실리콘 산화막에 비해 절연성이 낮다. 그래서, 트랩층에 보존유지된 프로세스 차지에 의한 전하를, 제2 실리콘 질화막(23)을 통하여 실리콘 기판(12)에 확산시키는 것이 가능해진다. 전하의 확산은, 가열 처리를 행함으로써, 가속된다. 가열 처리는, 불순물의 활성화나 실리사이드화 등, 메모리의 제조 과정에서 종래부터 행해지는 가열 처리를 이용해도 좋고, 전용의 공정을 형성해도 좋다. 제2 실리콘 질화막(23)은, 실리콘 산화막보다 절연성이 낮은 절연막이면 좋다. 예를 들면 실리콘 산질화막이라도 좋다.
도 5에는, 제2 실리콘 질화막의 막두께와, 불휘발성 반도체 메모리(100 및 900)의 문턱값 전압의 관계를 나타내는 그래프를 나타냈다. 여기에서는 프로세스 차지에 의해, 전자가 트랩층에 축적되어, 문턱값 전압이 상승한다. 제2 실리콘 질화막이 0Å 즉 불휘발성 반도체 메모리(900)인 경우, 문턱값 전압은 1.0V이다. 한편, 제2 실리콘 질화막의 막두께가 0Å보다 큰 불휘발성 반도체 메모리(100)인 경우, 제2 실리콘 질화막의 막두께가 커짐에 따라, 트랩층에 축적된 전자가 확산되어, 문턱값 전압이 저하된다. 제2 실리콘 질화막의 막두께가 45Å 이상인 경우, 문턱값 전압이 0.6V 부근으로 저하되어 안정되게 되기 때문에, 특히 바람직하다. 이 문턱값 전압의 막두께 의존성은, 후술하는 제2∼제4 실시 형태에서도 동일하다.
(제2 실시 형태)
본 실시 형태도 포함하여, 이후에 기재하는 실시 형태의 설명에 있어서, 제1 실시 형태와 동일한 구성 요소에 대해서는 동일한 번호를 부여하여, 그 설명을 생략 한다.
도 2에 본원 발명을 적용한 불휘발성 반도체 메모리(200)의 단면도를 나타낸다. 불휘발성 반도체 메모리(200)는, 불휘발성 반도체 메모리(100)의 구성 요소에 제3 실리콘 산화막(30)을 부가한 것이다. 제2 실리콘 질화막(23)은, 제3 실리콘 산화막(30)을 통하여 실리콘 기판(12)에 접하고 있다. 제3 실리콘 산화막(30)의 두께는, 제1 실리콘 산화막(20)의 두께보다도 얇게 형성되어 있다. 이에 따라, 제1 실리콘 산화막(20)이 제1 실리콘 질화막(21)의 전하를 확산하는 것에 대한 장벽이 되어 있어도, 제3 실리콘 산화막(30)을 통하여 당해 전하를 확산할 수 있다.
도 6에는, 제3 실리콘 산화막의 막두께와, 불휘발성 반도체 메모리(200)의 문턱값 전압의 관계를 나타내는 그래프를 나타냈다. 여기에서는 프로세스 차지에 의해 전자가, 트랩층에 축적되어, 문턱값 전압이 상승한다. 불휘발성 반도체 메모리(200)에 있어서는, 제3 실리콘 산화막의 막두께가 작아짐에 따라, 트랩층에 축적된 전자가 확산되어, 문턱값 전압이 저하된다. 제3 실리콘 산화막의 막두께가 22Å 이상인 경우, 문턱값 전압이 0.5V 부근으로 저하되어 안정되게 되기 때문에, 특히 바람직하다. 이 문턱값 전압의 막두께 의존성은, 후술하는 제4 실시 형태에서도 동일하다.
또한, 제3 실리콘 산화막(30)은, 의도적으로 형성되는 것이라도 좋고, 제2 실리콘 질화막(23)이 형성되기 전의 공정에서 자연 발생적으로 형성되는 것이라도 좋다.
(제3 실시 형태)
도 3에 본원 발명을 적용한 불휘발성 반도체 메모리(300)의 단면도를 나타낸다. 불휘발성 반도체 메모리(300)는, 실리콘 기판(12) 및 제1 전극(10)에 접하는 제2 실리콘 질화막(24)을 갖는다. 사이드 월(11)은, 제2 실리콘 질화막(24)을 덮도록 형성되어 있다. 상기한 제2 실리콘 질화막(23)과 동일하게, 제2 실리콘 질화막(24)의 두께는 45Å 이상인 것이 바람직하다.
제1 실리콘 질화막(21)에 포획된 전하는, 제2 실리콘 질화막(24)을 통하여 제1 전극(10) 및 실리콘 기판(12)에 확산되게 되어, 실리콘 기판(12)에만 확산시키는 경우보다도 효율이 좋아진다. 이에 따라, 가열 처리의 온도의 설정 및 시간의 설정에 대한 자유도를 올릴 수 있다.
(제4 실시 형태)
도 4에 본원 발명을 적용한 불휘발성 반도체 메모리(400)의 단면도를 나타낸다. 불휘발성 반도체 메모리(400)는, 불휘발성 반도체 메모리(300)의 구성 요소에 제3 실리콘 산화막(31)을 부가한 것이다. 제2 실리콘 질화막(24)은, 제3 실리콘 산화막(31)을 통하여 실리콘 기판(12)에 접하고 있다. 제3 실리콘 산화막(31)의 두께는, 제1 실리콘 산화막(20)의 두께보다도 얇게 형성되어 있다. 이에 따라, 제1 실리콘 산화막(20)이 제1 실리콘 질화막(21)의 전하를 확산시키는 것에 대한 장벽이 되어도, 제3 실리콘 산화막(31)을 통하여 당해 전하를 확산시킬 수 있다. 상기한 제3 실리콘 산화막(30)과 동일하게, 제3 실리콘 산화막(31)의 두께는 22Å 이하인 것이 바람직하다.
제3 실리콘 산화막(31)은, 의도적으로 형성되는 것이라도 좋고, 제2 실리콘 질화막(24)이 형성되기 전의 공정에서 자연 발생적으로 형성되는 것이라도 좋다.
상기한 불휘발성 반도체 메모리(100, 200, 300 및 400) 전부 실리콘 기판(12) 내에 실리사이드 영역(14)이 형성되어 있다. 실리사이드 영역(14)은 실리콘 기판(12)의 다른 부분과 비교하여 전기 저항이 낮은 점에서, 실리사이드 영역(14)을 형성하는 것이 프로세스 차지의 전하를 기판에 확산시키는 공정의 효율을 올리는 것으로 연결되어 바람직하다.
(제5 실시 형태)
본 실시 형태는, 본 발명에 따른 ONO 구조를 갖는 불휘발성 반도체 메모리의 제조 방법의 1예를 설명하는 것이다. 구체적으로는, 전술한 불휘발성 반도체 메모리(300 또는 400)의 제조 방법이 된다. 도 7 및 도 8에, 제조 과정에 있어서의 소자의 단면도의 개략도를 나타낸다. 또한, 도면에 나타내고 있는 것은, 불휘발성 반도체 메모리의 부분뿐이며, 다른 종류의 소자의 형성도 동시에 행해지고 있다. 또한, 당해 불휘발성 반도체 메모리를 형성하는 영역을 ONO 영역이라고 부르기로 한다.
도 7-(a)는, 실리콘 기판(501)에 STI(Shallow Trench Isolation)(502) 형성 후에, 더미 산화막(503)을 형성한 상태를 나타낸다. 더미 산화막(503)은, ONO 구조를 형성할 때의 ONO 영역 이외의 영역에 대한 ONO 제거시의 기판으로의 영향을 없애기 위한 것이다. 그 후, ONO 영역에 있어서의 더미 산화막(503)은 제거되어, ONO 구조가 적층된다. 도 7-(b)는, ONO 구조가 적층된 후, 더미 산화막(503) 상에 형성된 ONO 구조를 제거한 상태를 나타낸 것이다. 그 후, 남아 있던 더미 산화막(503)이 제거되어, ONO 영역 이외의 트랜지스터의 게이트 산화막이 형성된다. ONO 영역에 있어서의 ONO 구조는, 제1 실리콘 산화막(504), 제1 실리콘 질화막(505) 및 제2 실리콘 산화막(506)으로 구성된다.
다음으로, 폴리실리콘이 전면(全面)에 성막되고, 드라이 에칭에 의해 소정의 형상의 제1 게이트 전극(507)이 형성된다(도 7-(c)). 당해 드라이 에칭의 공정이, 프로세스 차지가 발생되는 공정이 된다(이하, 전하 축적 공정이라고 칭함). 그 후, 디바이스에 따른 이온 주입이 행해져 불순물 영역(509)이 형성되고, 그 후 제 2 실리콘 질화막(508)이 성막된다(도 7-(d)).
다음으로, 사이드 월을 형성하기 위해 실리콘 산화막을 성막하고, 이방성 에칭에 의해 사이드 월(510)이 형성된다. 이 이방성 에칭도 전하 축적 공정이다. 실리콘 질화막은 스트레스가 큰 막이기 때문에, 실리콘 질화막만으로 사이드 월을 형성하면, 스트레스에 의한 문제가 발생하는 경우가 있다. 따라서, 사이드 월(510)을 실리콘 질화막뿐만 아니라, 실리콘 산화막과의 적층 구조로 하는 것이 바람직하다. 이어서, 소스 영역/드레인 영역을 형성하기 위한 이온을 주입하여, 활성화 어닐이 행해진다(도 8-(e)). 당해 활성화 어닐은, 프로세스 차지를 확산하는 공정이 된다(이하, 전하 확산 공정이라고 칭함). 제1 실리콘 질화막(505) 및 제2 실리콘 질화막(508)에 축적된 전하가, 당해 활성화 어닐에 의해, 실리콘 기판(501) 및 제1 게이트 전극(507)으로 확산된다.
다음으로, Co(코발트)를 스퍼터링하여 어닐함으로써, 코발트 실리사이드 영역(511) 및 코발트 실리사이드층(515)이 형성된다. 이 공정에 있어서는, 당해 스퍼터링이 전하 축적 공정이 되고, 당해 어닐이 전하 확산 공정이 된다(도 8-(f)).
다음으로, 층간 절연막(512)을 형성하고, 드라이 에칭에 의해 콘택트 홀(513)을 형성한다. 당해 드라이 에칭이 전하 축적 공정이 되고, 이 후의 텅스텐 등을 성막하여 어닐하고 배선(514)을 형성하는 공정이 전하 확산 공정이 된다(도 8-(g)).
이후, 필요한 층수의 층간 절연막의 형성, 콘택트 홀의 형성 및 배선의 형성을 행하기 위해, 소정의 스퍼터링, 소정의 에칭 및 소정의 어닐이 행해지고, 전하 축적 공정과 전하 확산 공정이 반복된다. 전하 축적 공정에서 제1 실리콘 산화막(504), 제1 실리콘 질화막(505) 및 제2 실리콘 산화막(506)으로 구성되는 ONO 구조(트랩층)에 축적된 전하가, 전하 확산 공정에서 실리콘 기판(501) 및 제1 게이트 전극(507)으로 확산될 수 있다. 제조에 필요한 공정 전부가 종료되는 시점에서, 트랩층에 전하가 포획된 채로 있지 않도록 하려면, 최종의 전하 축적 공정으로부터 후에, 전하 확산 공정을 형성하는 것이 바람직하다. 최종 공정이 전하 확산 공정인 것이 더욱 바람직하다. 이에 따라, 프로세스 차지에 의한 폐해를 없앤 불휘발성 반도체 메모리를 제조하는 것이 가능해진다.
또한, 상기의 제조 공정에 있어서, 제2 실리콘 질화막(508)이 성막되기 전에 제3 실리콘 산화막을 형성하는 공정을 부가해도 좋다. 예를 들면, 드라이 에칭에 의해 소정의 형상의 제1 게이트 전극(507)이 형성될 때에, 상기 실리콘 기판을 노출시키지 않도록 실리콘 산화막을 남기도록 가공함으로써, 제3 실리콘 산화막을 의도적으로 형성해도 좋다. 또한 혹은, 제조 과정 중에서 실리콘 기판과 제2 실리콘 질화막과의 사이에 자연 발생적으로 형성되는 실리콘 산화막을, 제3 실리콘 산화막으로서 이용하는 것을 고려하여 제조 공정을 구성해도 좋다.
본 실시 형태로서, 불휘발성 반도체 메모리(300 또는 400)인 경우의 제조 방법의 설명을 행했지만, 불휘발성 반도체 메모리(100 또는 200)인 경우는 제2 실리콘 질화막의 형상이 상이한 점에서 제조 공정이 상이해지게 된다. 그러나, 전하 축적 공정 후에 전하 확산 공정이 존재하도록 함으로써, 본 실시 형태에서 설명한 제조 방법에 있어서의 효과와 동일한 효과를 얻을 수 있다.
이상, 본 발명에 따른 적용예 및 실시 형태에 대해서 기재했지만, 본 발명은 전술한 기재에 한정되는 것은 아니다. 본 발명은, 취지를 일탈하지 않는 범위에서 넓게 적용이 가능하다.
10 : 제1 전극
11 : 사이드 월
12 : 실리콘 기판
13 : 소스/드레인 영역
14 : 실리사이드 영역
15 : 실리사이드층
20 : 제1 실리콘 산화막
21 : 제1 실리콘 질화막
22 : 제2 실리콘 산화막
23 : 제2 실리콘 질화막
24 : 제2 실리콘 질화막
30 : 제3 실리콘 산화막
31 : 제3 실리콘 산화막
100 : 불휘발성 반도체 메모리
200 : 불휘발성 반도체 메모리
300 : 불휘발성 반도체 메모리
400 : 불휘발성 반도체 메모리
501 : 실리콘 기판
502 : STI
503 : 더미 산화막
504 : 제1 실리콘 산화막
505 : 제1 실리콘 질화막
506 : 제2 실리콘 산화막
507 : 제1 게이트 전극
508 : 제2 실리콘 질화막
509 : 불순물 영역
510 : 사이드 월
511 : 코발트 실리사이드 영역
512 : 층간 절연막
513 : 콘택트 홀
514 : 배선
515 : 코발트 실리사이드층
900 : 불휘발성 반도체 메모리

Claims (9)

  1. 불휘발성 반도체 메모리로서,
    실리콘 기판과,
    제1 실리콘 산화막과,
    제2 실리콘 산화막과,
    제1 실리콘 질화막과,
    제2 실리콘 질화막을 포함하고,
    상기 제1 실리콘 산화막은, 상기 실리콘 기판 상에 적층되고,
    상기 제1 실리콘 질화막은, 상기 제1 실리콘 산화막 상에 적층되고,
    상기 제2 실리콘 산화막은, 상기 제1 실리콘 질화막 상에 적층되고,
    상기 제2 실리콘 질화막은, 제1 부분이 상기 제1 실리콘 질화막에 접함과 함께 제2 부분이 상기 실리콘 기판에 접하도록 적층되어 있고,
    추가로, 상기 실리콘 기판 내에 실리사이드 영역을 포함하고,
    상기 실리사이드 영역은, 상기 제2 실리콘 질화막의 제2 부분에 접하는 것을 특징으로 하는 불휘발성 반도체 메모리.
  2. 불휘발성 반도체 메모리로서,
    실리콘 기판과,
    제1 실리콘 산화막과,
    제2 실리콘 산화막과,
    제3 실리콘 산화막과,
    제1 실리콘 질화막과,
    제2 실리콘 질화막을 포함하고,
    상기 제1 실리콘 산화막은, 상기 실리콘 기판 상에 적층되고,
    상기 제1 실리콘 질화막은, 상기 제1 실리콘 산화막 상에 적층되고,
    상기 제2 실리콘 산화막은, 상기 제1 실리콘 질화막 상에 적층되고,
    상기 제3 실리콘 산화막의 두께는, 상기 제1 실리콘 산화막의 두께보다도 얇고,
    상기 제2 실리콘 질화막은, 제1 부분이 상기 제1 실리콘 질화막에 접함과 함께 제2 부분이 상기 제3 실리콘 산화막을 통하여 상기 실리콘 기판에 접하고 있는 것을 특징으로 하는 불휘발성 반도체 메모리.
  3. 제2항에 있어서,
    추가로, 상기 실리콘 기판 내에 실리사이드 영역을 포함하고,
    상기 실리사이드 영역은, 상기 제2 실리콘 질화막의 제2 부분에 접하는 것을 특징으로 하는 불휘발성 반도체 메모리.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    추가로, 상기 제2 실리콘 산화막 상에 제1 전극을 갖고,
    상기 제2 실리콘 질화막의 제3 부분이 상기 제1 전극에 접하고 있는 것을 특징으로 하는 불휘발성 반도체 메모리.
  5. 제2항 또는 제3항에 있어서,
    상기 제3 실리콘 산화막은, 두께가 22Å 이하인 것을 특징으로 하는 불휘발성 반도체 메모리.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제2 실리콘 질화막은, 두께가 45Å 이상인 것을 특징으로 하는 불휘발성 반도체 메모리.
  7. 불휘발성 반도체 메모리의 제조 방법으로서,
    실리콘 기판 상에, 제1 실리콘 산화막을 성막하는 제1 공정과,
    상기 제1 실리콘 산화막 상에, 제1 실리콘 질화막을 성막하는 제2 공정과,
    상기 제1 실리콘 질화막 상에, 제2 실리콘 산화막을 성막하는 제3 공정과,
    상기 제1 실리콘 산화막, 상기 제1 실리콘 질화막 및 제2 실리콘 산화막을 소정의 형상으로 패터닝하는 제4 공정과,
    상기 제4 공정 후에 제2 실리콘 질화막을 성막하는 제5 공정과,
    상기 실리콘 기판 내에, 실리사이드 영역을 형성하는 제6 공정을 포함하고,
    상기 제4 공정에 있어서, 상기 제1 실리콘 질화막 및 상기 실리콘 기판이 노출되고,
    상기 제5 공정에 있어서, 상기 제2 실리콘 질화막의 제1 부분은 상기 제1 실리콘 질화막과 접하고,
    상기 제6 공정에 있어서, 상기 실리사이드 영역은, 상기 제2 실리콘 질화막의 제2 부분에 접하는 것을 특징으로 하는 불휘발성 반도체 메모리의 제조 방법.
  8. 불휘발성 반도체 메모리의 제조 방법으로서,
    실리콘 기판 상에, 제1 실리콘 산화막을 성막하는 제1 공정과,
    상기 제1 실리콘 산화막 상에, 제1 실리콘 질화막을 성막하는 제2 공정과,
    상기 제1 실리콘 질화막 상에, 제2 실리콘 산화막을 성막하는 제3 공정과,
    상기 제1 실리콘 산화막, 상기 제1 실리콘 질화막 및 제2 실리콘 산화막을 소정의 형상으로 패터닝하는 제4 공정과,
    상기 제4 공정 후에 상기 실리콘 기판이 노출된 영역에 제3 실리콘 산화막이 형성되는 제5 공정과,
    상기 제5 공정 후에 제2 실리콘 질화막을 성막하는 제6 공정을 포함하고,
    상기 제4 공정에 있어서, 상기 제1 실리콘 질화막 및 상기 실리콘 기판이 노출되고,
    상기 제6 공정에 있어서, 상기 제1 실리콘 질화막과 상기 제2 실리콘 질화막이 접하는 것을 특징으로 하는 불휘발성 반도체 메모리의 제조 방법.
  9. 불휘발성 반도체 메모리의 제조 방법으로서,
    실리콘 기판 상에, 제1 실리콘 산화막을 성막하는 제1 공정과,
    상기 제1 실리콘 산화막 상에, 제1 실리콘 질화막을 성막하는 제2 공정과,
    상기 제1 실리콘 질화막 상에, 제2 실리콘 산화막을 성막하는 제3 공정과,
    상기 제1 실리콘 산화막, 상기 제1 실리콘 질화막 및 제2 실리콘 산화막을 소정의 형상으로 패터닝하는 제4 공정과,
    상기 제4 공정 후에 제2 실리콘 질화막을 성막하는 제5 공정을 포함하고,
    상기 제4 공정에 있어서, 상기 제1 실리콘 질화막이 노출되고, 상기 제1 실리콘 산화막을 에칭함으로써 상기 제1 실리콘 산화막보다 막두께가 얇은 제3 실리콘 산화막이 형성되고,
    상기 제5 공정에 있어서, 상기 제1 실리콘 질화막과 상기 제2 실리콘 질화막이 접하는 것을 특징으로 하는 불휘발성 반도체 메모리의 제조 방법.
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6880595B2 (ja) 2016-08-10 2021-06-02 セイコーエプソン株式会社 半導体装置及びその製造方法
US10777566B2 (en) 2017-11-10 2020-09-15 Macronix International Co., Ltd. 3D array arranged for memory and in-memory sum-of-products operations
US10719296B2 (en) 2018-01-17 2020-07-21 Macronix International Co., Ltd. Sum-of-products accelerator array
US20190244662A1 (en) * 2018-02-02 2019-08-08 Macronix International Co., Ltd. Sum-of-products array for neuromorphic computing system
US10957392B2 (en) 2018-01-17 2021-03-23 Macronix International Co., Ltd. 2D and 3D sum-of-products array for neuromorphic computing system
JP6976190B2 (ja) * 2018-02-20 2021-12-08 キオクシア株式会社 記憶装置
US10635398B2 (en) 2018-03-15 2020-04-28 Macronix International Co., Ltd. Voltage sensing type of matrix multiplication method for neuromorphic computing system
US11138497B2 (en) 2018-07-17 2021-10-05 Macronix International Co., Ltd In-memory computing devices for neural networks
US11636325B2 (en) 2018-10-24 2023-04-25 Macronix International Co., Ltd. In-memory data pooling for machine learning
US11562229B2 (en) 2018-11-30 2023-01-24 Macronix International Co., Ltd. Convolution accelerator using in-memory computation
US10672469B1 (en) 2018-11-30 2020-06-02 Macronix International Co., Ltd. In-memory convolution for machine learning
US11934480B2 (en) 2018-12-18 2024-03-19 Macronix International Co., Ltd. NAND block architecture for in-memory multiply-and-accumulate operations
US11119674B2 (en) 2019-02-19 2021-09-14 Macronix International Co., Ltd. Memory devices and methods for operating the same
US10783963B1 (en) 2019-03-08 2020-09-22 Macronix International Co., Ltd. In-memory computation device with inter-page and intra-page data circuits
US11132176B2 (en) 2019-03-20 2021-09-28 Macronix International Co., Ltd. Non-volatile computing method in flash memory
US10910393B2 (en) 2019-04-25 2021-02-02 Macronix International Co., Ltd. 3D NOR memory having vertical source and drain structures
JP2021061450A (ja) * 2021-01-20 2021-04-15 セイコーエプソン株式会社 半導体装置及びその製造方法
US11737274B2 (en) 2021-02-08 2023-08-22 Macronix International Co., Ltd. Curved channel 3D memory device
US11916011B2 (en) 2021-04-14 2024-02-27 Macronix International Co., Ltd. 3D virtual ground memory and manufacturing methods for same
US11710519B2 (en) 2021-07-06 2023-07-25 Macronix International Co., Ltd. High density memory with reference memory using grouped cells and corresponding operations

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060205148A1 (en) * 2005-03-11 2006-09-14 Joachim Deppe Semiconductor memory
US20060267080A1 (en) * 2005-01-28 2006-11-30 Yukio Hayakawa Non-volatile memory and method of controlling the same
JP2007005699A (ja) 2005-06-27 2007-01-11 Matsushita Electric Ind Co Ltd 不揮発性半導体記憶装置及びその製造方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07226502A (ja) 1994-02-14 1995-08-22 Sony Corp Ｍｏｓトランジスタ及びその製造方法
JP3240999B2 (ja) 1998-08-04 2001-12-25 日本電気株式会社 半導体記憶装置及びその製造方法
JP3482171B2 (ja) 1999-03-25 2003-12-22 松下電器産業株式会社 半導体装置及びその製造方法
US6573132B1 (en) 1999-03-25 2003-06-03 Matsushita Electric Industrial Co., Ltd. Method for fabricating a semiconductor device having contacts self-aligned with a gate electrode thereof
JP4730999B2 (ja) * 2000-03-10 2011-07-20 スパンション エルエルシー 不揮発性メモリの製造方法
JP3961211B2 (ja) 2000-10-31 2007-08-22 株式会社東芝 半導体装置の製造方法
JP2002222876A (ja) 2001-01-25 2002-08-09 Sony Corp 不揮発性半導体記憶素子及びその製造方法
JP3641596B2 (ja) 2001-05-09 2005-04-20 株式会社東芝 半導体記憶装置及びその製造方法
US6555865B2 (en) 2001-07-10 2003-04-29 Samsung Electronics Co. Ltd. Nonvolatile semiconductor memory device with a multi-layer sidewall spacer structure and method for manufacturing the same
JP2003264247A (ja) 2002-03-11 2003-09-19 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP3987418B2 (ja) * 2002-11-15 2007-10-10 株式会社東芝 半導体記憶装置
KR100463184B1 (ko) 2003-01-30 2004-12-23 아남반도체 주식회사 비휘발성 메모리 장치 제조 방법
KR100546692B1 (ko) * 2004-05-03 2006-01-26 동부아남반도체 주식회사 플래시 메모리 소자의 제조 방법
JP2006032541A (ja) 2004-07-14 2006-02-02 Renesas Technology Corp 半導体装置
KR100642898B1 (ko) 2004-07-21 2006-11-03 에스티마이크로일렉트로닉스 엔.브이. 반도체 장치의 트랜지스터 및 그 제조방법
JP4783044B2 (ja) * 2005-03-23 2011-09-28 株式会社Ｇｅｎｕｓｉｏｎ 不揮発性半導体記憶装置
JP2008218727A (ja) 2007-03-05 2008-09-18 Renesas Technology Corp 半導体装置とその製造方法
JP2009071325A (ja) * 2008-11-25 2009-04-02 Renesas Technology Corp 半導体装置の製造方法及び半導体装置
US8471328B2 (en) * 2010-07-26 2013-06-25 United Microelectronics Corp. Non-volatile memory and manufacturing method thereof
US8629025B2 (en) * 2012-02-23 2014-01-14 United Microelectronics Corp. Semiconductor device and method for fabricating semiconductor device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060267080A1 (en) * 2005-01-28 2006-11-30 Yukio Hayakawa Non-volatile memory and method of controlling the same
US20060205148A1 (en) * 2005-03-11 2006-09-14 Joachim Deppe Semiconductor memory
JP2007005699A (ja) 2005-06-27 2007-01-11 Matsushita Electric Ind Co Ltd 不揮発性半導体記憶装置及びその製造方法

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Publication number Publication date
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