JP5998521B2 - 不揮発性半導体メモリー及び不揮発性半導体メモリーの製造方法 - Google Patents

不揮発性半導体メモリー及び不揮発性半導体メモリーの製造方法 Download PDF

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Description

本発明は、シリコン酸化膜−シリコン窒化膜−シリコン酸化膜の積層構造を有する不揮発性半導体メモリー、及び、該不揮発性半導体メモリーの製造方法に関する。
従来、読み出し及び書込みを繰り返し行うことが可能な、ＥＥＰＲＯＭと呼ばれる半導体メモリーが存在する。ＥＥＰＲＯＭは電源を切っても記憶したデータが消滅しない不揮発性半導体メモリーであり、特にデータの書換えが一部又は全部に対して一括して行うことができるものをフラッシュメモリーと呼ぶ。
フラッシュメモリーは、ＮＡＮＤ型及びＮＯＲ型と呼ばれるタイプがあるが、いずれの場合においてもメモリセル自体は類似の構造を有し、該メモリセルの構造には、フローティングゲート型と呼ばれるものとチャージトラップ型とよばれるものがある。フローティングゲート型及びチャージトラップ型のいずれもＭＩＳ型トランジスターの構造を有する。フローティングゲート型は、ゲート絶縁膜内にフローティングゲート電極を設け、該フローティングゲート電極に電荷を保持することでデータの記憶を行うものである。これに対し、チャージトラップ型は、ゲート絶縁膜がシリコン酸化膜−シリコン窒化膜−シリコン酸化膜の積層構造（ＯＮＯ構造）を有し、シリコン窒化膜とシリコン基板側のシリコン酸化膜との界面近傍に存在する離散トラップに電荷を蓄積することによりトランジスターの閾値が変化することでデータが保持されるものである。チャージトラップ型には、ＳＯＮＯＳ（Ｓｉｌｉｃｏｎ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型やＭＯＮＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型と呼ばれるものがある。尚、フローティングゲート型及びチャージトラップ型のいずれにおいても、シリコン基板側の酸化膜がトンネル酸化膜と呼ばれる。
以前はフローティングゲート型が主流であったが、近年はチャージトラップ型が採用される例が増える傾向にある。その理由としては、フローティングゲート型の場合はフローティングゲート層に電荷を捕獲させるためにトンネル酸化膜に対して高い絶縁性が要求されるが、チャージトラップ型の場合には、絶縁膜であるシリコン窒化膜の離散トラップに電荷を捕獲させることから、フローティングゲート型に比較してトンネル酸化膜の一部の絶縁性が多少低下しても問題とならない場合が多いという利点をもつことが挙げられる。また、トンネル酸化膜自体の厚さもチャージトラップ型の方が薄くすることが可能であることから、チャージトラップ型の方がデータの書込み電圧を低くすることができることも大きな利点である。
上述した理由などによりチャージトラップ型が好まれるようになってきているが、データの保持特性、書込み／消去の繰り返し耐性をより向上させたいという要求がある。該要求に対応するために、特許文献１には、トラップの形成層として、原子層化学的気相成長法により成膜された、ＳｉＯ2とＳｉ3Ｎ4の中間組成のＳｉＯｘＮｙ薄膜を設けることが記載されている。トラップ層をこのようにすることで、トラップを高密度で制御性よく、所望の深さに形成することができ、データの保持特性、書込み／消去の繰り返し耐性を向上させることができること、メモリー効果としての閾値電圧の差を大きくとることができるので、多値化にも有利となることが記載されている。
特開２００２−２２２８７６号公報
しかしながら、閾値電圧の差を大きく取ることが可能なトラップ層を設けたとしても、製造工程においてトラップ層に電荷が捕獲され、該電荷が捕獲されたまま製造工程が終了すると、該電荷が捕獲されていない状態と比較して閾値電圧が変動するという問題がある。
本発明は、上述した問題若しくは課題の少なくともひとつを解決するためになされたものであり、以下の適用例若しくは実施形態として実現することが可能である。
［適用例１］
本適用例にかかる不揮発性半導体メモリーは、シリコン基板と、第１のシリコン酸化膜と、第２のシリコン酸化膜と、第１のシリコン窒化膜と、第２のシリコン窒化膜と、を含み、前記第１のシリコン酸化膜は、前記シリコン基板上に積層され、前記第１のシリコン窒化膜は、前記第１のシリコン酸化膜上に積層され、前記第２のシリコン酸化膜は、前記第１のシリコン窒化膜上に積層され、前記第２のシリコン窒化膜は、第１の部分が前記第１のシリコン窒化膜に接すると共に第２の部分が前記シリコン基板に接するように積層されていることを特徴とする。
この構成によれば、不揮発性半導体メモリーの電荷の保持部が、シリコン基板上に積層された第１のシリコン酸化膜、第１のシリコン窒化膜及び第２のシリコン酸化膜により構成され（ＯＮＯ構造）、第２のシリコン窒化膜が第１のシリコン窒化膜及びシリコン基板に接している構成を有することで、製造時における所定の工程においてＯＮＯ構造に捕獲された余分な電荷を他の所定の工程において第２のシリコン窒化膜を介してシリコン基板に拡散することができ、該余分な電荷の閾値電圧に対する影響を低減することができる。これにより、メモリーの動作の高速化・低電圧化を図ることができる。
ＯＮＯ構造は、その製造過程において、第１のシリコン窒化膜が電荷を捕獲した状態となり、電荷を捕獲した状態が維持されたまま製造が終了される場合がある。この場合、第１のシリコン窒化膜に捕獲されたままとなる電荷の量が、不揮発性半導体メモリーとしての動作に影響を与える可能性がある。第１のシリコン窒化膜に捕獲されたままの電荷がより多いと、メモリーとしての書込み動作における閾値電圧がより高くなる。閾値電圧がより高くなると、不揮発性半導体メモリーとして書込み動作を行った場合に、第１のシリコン窒化膜に新たに捕獲される電荷の量がより少なくなることが考えられる。これは、メモリーとしての読み出し動作のときに流れる電流の量に影響し、メモリーのデータ出力に所定の変化を起こさせるのにより時間を要することになる。このため、第１のシリコン窒化膜により多くの電荷が捕獲されたまま製造工程の終了した不揮発性半導体メモリーは、高速・低電圧動作に不向きな不揮発性半導体メモリーとなる。また、メモリーの閾値電圧が設計値から変動するため、閾値電圧の変動を伴うチャネル部の不純物濃度の変更・調整に制限がある。
本適用例にあるように、第２のシリコン窒化膜の第１の部分が第１のシリコン窒化膜に接し、第２のシリコン窒化膜の第２の部分がシリコン基板に接することにより、所定の工程において第１のシリコン窒化膜に捕獲された電荷を、該所定の工程の後の他の所定の工程において第２のシリコン窒化膜を介してシリコン基板に拡散させることが可能となる。これにより第１のシリコン窒化膜に捕獲されたままとなる電荷の量の低減化を図ることができ、不揮発性半導体メモリーの動作を高速化・低電圧化することができる。
［適用例２］
本適用例にかかる不揮発性半導体メモリーは、シリコン基板と、第１のシリコン酸化膜と、第２のシリコン酸化膜と、第３のシリコン酸化膜と、第１のシリコン窒化膜と、第２のシリコン窒化膜と、を含み、前記第１のシリコン酸化膜は、前記シリコン基板上に積層され、前記第１のシリコン窒化膜は、前記第１のシリコン酸化膜上に積層され、前記第２のシリコン酸化膜は、前記第１のシリコン窒化膜上に積層され、前記第３のシリコン酸化膜の厚さは、前記第１のシリコン酸化膜の厚さよりも薄く、前記第２のシリコン窒化膜は、第１の部分が前記第１のシリコン窒化膜に接すると共に第２の部分が前記第３のシリコン酸化膜を介して前記シリコン基板に接していることを特徴とする。
この構成によれば、不揮発性半導体メモリーの電荷の保持部が、シリコン基板上に積層された第１のシリコン酸化膜、第１のシリコン窒化膜及び第２のシリコン酸化膜により構成され（ＯＮＯ構造）、第２のシリコン窒化膜が第１のシリコン窒化膜に接すると共に第３のシリコン酸化膜を介してシリコン基板に接している構成を有することで、製造時における所定の工程においてＯＮＯ構造に捕獲された余分な電荷を他の所定の工程において第２のシリコン窒化膜及び第３のシリコン酸化膜を介して拡散することができ、該余分な電荷の閾値電圧に対する影響を低減することができる。これによりメモリーの動作の高速化・低電圧化を図ることができる。
上述したように、製造過程において第１のシリコン窒化膜に捕獲された電荷をより少なくすることが、不揮発性半導体メモリーの動作を高速化・低電圧化する効果を有する。第３のシリコン酸化膜の膜厚が第１のシリコン酸化膜の膜厚よりも薄いことから、第２のシリコン窒化膜及び第３のシリコン酸化膜を介するほうが第１のシリコン酸化膜を介するほうよりも容易に第１のシリコン窒化膜に捕獲された電荷を拡散させることが可能である。
［適用例３］
上記適用例にかかる不揮発性半導体メモリーにおいて、更に、前記シリコン基板内にシリサイド領域を含み、前記シリサイド領域は、前記第２のシリコン窒化膜の第２の部分に接することが好ましい。
この構成によれば、第２のシリコン窒化膜がシリサイド領域に接していることにより、第２のシリコン窒化膜からの電荷をより効率よくシリコン基板に拡散させることができる。尚、該シリサイド領域は、第３のシリコン酸化膜を介して第２のシリコン窒化膜に接していてもよい。
［適用例４］
上記適用例にかかる不揮発性半導体メモリーにおいて、更に、前記第２のシリコン酸化膜上に第１の電極を有し、前記第２のシリコン窒化膜の第３の部分が前記第１の電極に接していることが好ましい。
この構成によれば、第１の電極に第２のシリコン窒化膜が接していることにより、製造過程において第１のシリコン窒化膜に捕獲された電荷を、第２のシリコン窒化膜を介して第１の電極に拡散させることができる。これにより、シリコン基板に電荷を拡散させると共に第１の電極に電荷を拡散させることができ、より効率よく第１のシリコン窒化膜に捕獲された電荷を拡散することができる。
［適用例５］
上記適用例にかかる不揮発性半導体メモリーにおいて、前記第３のシリコン酸化膜は、厚さが２２Å以下であることが好ましい。
この構成によれば、第３のシリコン酸化膜の厚さを２２Å以下とすることにより、第２のシリコン窒化膜からの電荷をより効率よくシリコン基板に拡散することができる。
［適用例６］
上記適用例にかかる不揮発性半導体メモリーにおいて、前記第２のシリコン窒化膜は、厚さが４５Å以上であることが好ましい。
この構成によれば、第２のシリコン窒化膜を４５Å以上とすることにより、第１のシリコン窒化膜の電荷の第２のシリコン窒化膜への伝搬をより効率よく行うことができる。
［適用例７］
本適用例にかかる不揮発性半導体メモリーの製造方法は、シリコン基板上に、第１のシリコン酸化膜を成膜する第１の工程と、前記第１のシリコン酸化膜上に、第１のシリコン窒化膜を成膜する第２の工程と、前記第１のシリコン窒化膜上に、第２のシリコン酸化膜を成膜する第３の工程と、前記第１のシリコン酸化膜、前記第１のシリコン窒化膜及び第２のシリコン酸化膜を所定の形状にパターニングする第４の工程と、前記第４の工程の後に第２のシリコン窒化膜を成膜する第５の工程と、を含み、前記第４の工程において、前記第１のシリコン窒化膜及び前記シリコン基板が露出され、前記第５の工程において、前記第１のシリコン窒化膜と前記第２のシリコン窒化膜とが接することを特徴とする。
この方法によれば、第４の工程におけるパターニングで第１のシリコン窒化膜及びシリコン基板が露出し、第４の工程の後の第５の工程において第２のシリコン窒化膜を成膜することで、第２のシリコン窒化膜を第１のシリコン窒化膜に接するようにすることができると共にシリコン基板に接するようにすることができる。これにより、第５の工程より後の工程において、第１のシリコン窒化膜に捕獲された電荷を第２のシリコン窒化膜を介してシリコン基板に拡散することが可能となる。
［適用例８］
上記適用例にかかる不揮発性半導体メモリーの製造方法において、前記第４の工程と前記第５の工程の間の第６の工程において、前記シリコン基板が露出された領域に第３のシリコン酸化膜が形成されていてもよい。
この方法によれば、第５の工程において第２のシリコン窒化膜を成膜することで、第２のシリコン窒化膜を第１のシリコン窒化膜に接するようにすることができると共に、シリコン基板には第３のシリコン酸化膜を介して接するようにすることができる。第３のシリコン酸化膜は酸素雰囲気下で加熱することで形成してもよいが、大気にさらされることなどによりシリコン基板が酸化して形成される自然発生的なシリコン酸化膜を第３のシリコン酸化膜とすることでもよい。
［適用例９］
本適用例にかかる不揮発性半導体メモリーの製造方法は、シリコン基板上に、第１のシリコン酸化膜を成膜する第１の工程と、前記第１のシリコン酸化膜上に、第１のシリコン窒化膜を成膜する第２の工程と、前記第１のシリコン窒化膜上に、第２のシリコン酸化膜を成膜する第３の工程と、前記第１のシリコン酸化膜、前記第１のシリコン窒化膜及び第２のシリコン酸化膜を所定の形状にパターニングする第４の工程と、前記第４の工程の後に第２のシリコン窒化膜を成膜する第５の工程と、を含み、前記第４の工程において、前記第１のシリコン窒化膜が露出され、前記第１のシリコン酸化膜をエッチングすることで前記第１のシリコン酸化膜より膜厚が薄い第３のシリコン酸化膜が形成され、前記第５の工程において、前記第１のシリコン窒化膜と前記第２のシリコン窒化膜とが接することを特徴とする。
この方法によれば、第５の工程において第２のシリコン窒化膜を成膜することで、第２のシリコン窒化膜を第１のシリコン窒化膜に接するようにすることができると共に、シリコン基板には第３のシリコン酸化膜を介して接するようにすることができる。
第１実施形態における不揮発性半導体メモリーの概略断面図。 第２実施形態における不揮発性半導体メモリーの概略断面図。 第３実施形態における不揮発性半導体メモリーの概略断面図。 第４実施形態における不揮発性半導体メモリーの概略断面図。 第２シリコン窒化膜の特性を示したグラフ。 第３シリコン酸化膜の特性を示したグラフ。 製造工程の一部を示す模式図。 製造工程の一部を示す模式図。 従来の不揮発性半導体メモリーの概略断面図。
以下、図を用いて本発明の実施形態について説明する。尚、以下の説明に用いる図は、主に説明に必要な部分を記載した便宜上の概略図である。このため、デフォルメがなされており、形状の異なる部分や大きさの比率が異なる部分などがある。
（第１実施形態）
図１に本願発明を適用した不揮発性半導体メモリー１００の断面図を示す。不揮発性半導体メモリー１００は、シリコン基板１２を用いて形成され、第１電極１０、サイドウォール１１、ソース領域／ドレイン領域１３、シリサイド領域１４、シリサイド層１５、第１シリコン酸化膜２０、第１シリコン窒化膜２１、第２シリコン酸化膜２２及び第２シリコン窒化膜２３を有する。第１電極１０としては、例えばポリシリコン膜、サイドウォール１１としては、例えばシリコン酸化膜が用いられる。ソース領域／ドレイン領域１３及びシリサイド領域１４は、シリコン基板１２内に形成された領域である。シリサイドは、例えばコバルトシリサイドやチタンシリサイドが用いられる。また、メモリー機能のためのトラップ層は、第１シリコン酸化膜２０、第１シリコン窒化膜２１及び第２シリコン酸化膜２２から構成されるＯＮＯ構造である。第２シリコン窒化膜２３は、第１シリコン窒化膜２１及びシリコン基板１２に接している。以後、特に断りがない限り、シリコン基板１２は、ソース領域／ドレイン領域１３及びシリサイド領域１４を含む意味で記載する。
比較のため、図９に、従来の不揮発性半導体メモリー９００の断面図を示す。不揮発性半導体メモリー９００は、第２シリコン窒化膜２３が無い点で、本願発明を適用した不揮発性半導体メモリー１００と異なる。不揮発性半導体メモリー９００においては、サイドウォール１１として、シリコン酸化膜が用いられるのが一般的であり、その場合、第１シリコン窒化膜の側面は、シリコン酸化膜に覆われる。
不揮発性半導体メモリー１００及び９００の製造過程においては、エッチングやスパッタリング等のプラズマを用いる処理を多用するが、その際に第１シリコン酸化膜２０、第１シリコン窒化膜２１及び第２シリコン酸化膜２２から構成されるＯＮＯ構造（トラップ層）にプラズマ由来の電荷が注入され、保持される。このような現象を本願ではプロセスチャージと呼ぶ。プロセスチャージが発生した場合、従来の不揮発性半導体メモリー９００においては、シリコン酸化膜の絶縁性が高いために、プロセスチャージによる電荷を拡散させることが困難である。そのため、トラップ層に多くの電荷が捕獲されたまま製造工程が終了し、高速・低電圧動作に不向きな不揮発性半導体メモリーとなる場合がある。また、メモリーの閾値電圧が設計値から変動するため、閾値電圧の変動を伴うチャネル部の不純物濃度の変更・調整に制限がある。
本願発明を適用した不揮発性半導体メモリー１００（図１）においては、従来の不揮発性半導体メモリー９００に対して、新たに第２シリコン窒化膜２３を設けた。第２シリコン窒化膜２３は、第１シリコン窒化膜２１の側面と、シリコン基板１２に接している。シリコン窒化膜は、シリコン酸化膜に比べて絶縁性が低い。そこで、トラップ層に保持されたプロセスチャージによる電荷を、第２シリコン窒化膜２３を介してシリコン基板１２に拡散させることが可能となる。電荷の拡散は、加熱処理を行うことで、加速される。加熱処理は、不純物の活性化やシリサイド化等、メモリーの製造過程で従来から行われる加熱処理を用いてもよいし、専用の工程を設けてもよい。第２シリコン窒化膜２３は、シリコン酸化膜より絶縁性の低い絶縁膜であればよい。例えばシリコン酸窒化膜でもよい。
図５には、第２シリコン窒化膜の膜厚と、不揮発性半導体メモリー１００及び９００の閾値電圧の関係を表すグラフを示した。ここではプロセスチャージによって、電子がトラップ層に蓄積され、閾値電圧が上昇する。第２シリコン窒化膜が０Åすなわち不揮発性半導体メモリー９００の場合、閾値電圧は１．０Ｖである。一方、第２シリコン窒化膜の膜厚が０Åより大きい不揮発性半導体メモリー１００の場合、第２シリコン窒化膜の膜厚が大きくなるにつれて、トラップ層に蓄積された電子が拡散され、閾値電圧が低下する。第２シリコン窒化膜の膜厚が４５Å以上の場合、閾値電圧が０．６Ｖ付近に低下して安定するようになるので、特に好ましい。この閾値電圧の膜厚依存性は、後述の第２〜第４実施形態でも同じである。
（第２実施形態）
本実施形態も含め、以降に記載する実施形態の説明において、第１実施形態と同様の構成要素については同じ番号を付与し、その説明を省略する。
図２に本願発明を適用した不揮発性半導体メモリー２００の断面図を示す。不揮発性半導体メモリー２００は、不揮発性半導体メモリー１００の構成要素に第３シリコン酸化膜３０を付加したものである。第２シリコン窒化膜２３は、第３シリコン酸化膜３０を介してシリコン基板１２に接している。第３シリコン酸化膜３０の厚さは、第１シリコン酸化膜２０の厚さよりも薄く形成されている。これにより、第１シリコン酸化膜２０が第１シリコン窒化膜２１の電荷を拡散することに対する障壁となっていても、第３シリコン酸化膜３０を介して該電荷を拡散することができる。
図６には、第３シリコン酸化膜の膜厚と、不揮発性半導体メモリー２００の閾値電圧の関係を表すグラフを示した。ここではプロセスチャージによって電子が、トラップ層に蓄積され、閾値電圧が上昇する。不揮発性半導体メモリー２００においては、第３シリコン酸化膜の膜厚が小さくなるにつれて、トラップ層に蓄積された電子が拡散され、閾値電圧が低下する。第３シリコン酸化膜の膜厚が２２Å以下の場合、閾値電圧が０．５Ｖ付近に低下して安定するようになるので、特に好ましい。この閾値電圧の膜厚依存性は、後述の第４実施形態でも同じである。
尚、第３シリコン酸化膜３０は、意図的に形成されるものでもよく、第２シリコン窒化膜２３が形成される前の工程で自然発生的に形成されるものでもよい。
（第３実施形態）
図３に本願発明を適用した不揮発性半導体メモリー３００の断面図を示す。不揮発性半導体メモリー３００は、シリコン基板１２及び第１電極１０に接する第２シリコン窒化膜２４を有する。サイドウォール１１は、第２シリコン窒化膜２４を覆うように形成されている。上記した第２シリコン窒化膜２３と同様に、第２シリコン窒化膜２４の厚さは４５Å以上であることが好ましい。
第１シリコン窒化膜２１に捕獲された電荷は、第２シリコン窒化膜２４を介して第１電極１０及びシリコン基板１２に拡散されることになり、シリコン基板１２のみに拡散させる場合よりも効率がよくなる。これにより、加熱処理の温度の設定及び時間の設定に対する自由度を上げることができる。
（第４実施形態）
図４に本願発明を適用した不揮発性半導体メモリー４００の断面図を示す。不揮発性半導体メモリー４００は、不揮発性半導体メモリー３００の構成要素に第３シリコン酸化膜３１を付加したものである。第２シリコン窒化膜２４は、第３シリコン酸化膜３１を介してシリコン基板１２に接している。第３シリコン酸化膜３１の厚さは、第１シリコン酸化膜２０の厚さよりも薄く形成されている。これにより、第１シリコン酸化膜２０が第１シリコン窒化膜２１の電荷を拡散させることに対する障壁となっても、第３シリコン酸化膜３１を介して該電荷を拡散させることができる。上記した第３シリコン酸化膜３０と同様に、第３シリコン酸化膜３１の厚さは２２Å以下であることが好ましい。
第３シリコン酸化膜３１は、意図的に形成されるものでもよく、第２シリコン窒化膜２４が形成される前の工程で自然発生的に形成されるものでもよい。
上記した不揮発性半導体メモリー１００、２００、３００及び４００のいずれもシリコン基板１２内にシリサイド領域１４が形成されている。シリサイド領域１４はシリコン基板１２の他の部分に比較して電気抵抗が低いことから、シリサイド領域１４を設けることがプロセスチャージの電荷を基板に拡散させる工程の効率を上げることに繋がり好ましい。
（第５実施形態）
本実施形態は、本発明にかかるＯＮＯ構造を有する不揮発性半導体メモリーの製造方法の１例を説明するものである。具体的には、上述した不揮発性半導体メモリー３００若しくは４００の製造方法となる。図７及び図８に、製造過程における素子の断面図の模式図を示す。尚、図に示しているのは、不揮発性半導体メモリーの部分のみであり、他の種類の素子の形成も同時に行われている。また、該不揮発性半導体メモリーを形成する領域をＯＮＯ領域と呼ぶことにする。
図７−（ａ）は、シリコン基板５０１にＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）５０２形成後に、ダミー酸化膜５０３を形成した状態を示す。ダミー酸化膜５０３は、ＯＮＯ構造を形成するときのＯＮＯ領域以外の領域に対するＯＮＯ除去時の基板への影響を無くすためのものである。その後、ＯＮＯ領域におけるダミー酸化膜５０３は除去され、ＯＮＯ構造が積層される。図７−（ｂ）は、ＯＮＯ構造が積層された後、ダミー酸化膜５０３上に形成されたＯＮＯ構造を除去した状態を示したものである。その後、残っていたダミー酸化膜５０３が除去され、ＯＮＯ領域以外のトランジスターのゲート酸化膜が形成される。ＯＮＯ領域におけるＯＮＯ構造は、第１シリコン酸化膜５０４、第１シリコン窒化膜５０５及び第２シリコン酸化膜５０６から構成される。
次に、ポリシリコンが全面に成膜され、ドライエッチングにより所定の形状の第１ゲート電極５０７が形成される（図７−（ｃ））。該ドライエッチングの工程が、プロセスチャージが引き起こす工程となる（以下、電荷蓄積工程と称する）。その後、デバイスに応じたイオン注入が行われ不純物領域５０９が形成され、その後第２シリコン窒化膜５０８が成膜される（図７−（ｄ））。
次に、サイドウォールを形成するためにシリコン酸化膜を成膜し、異方性エッチングによりサイドウォール５１０が形成される。この異方性エッチングも電荷蓄積工程である。シリコン窒化膜はストレスの大きい膜なので、シリコン窒化膜のみでサイドウォールを形成すると、ストレスによる不具合が発生する場合がある。したがって、サイドウォール５１０をシリコン窒化膜だけでなく、シリコン酸化膜との積層構造とすることが好ましい。続いて、ソース領域／ドレイン領域を形成するためのイオンを注入し、活性化アニールが行われる。（図８−（ｅ））。該活性化アニールは、プロセスチャージを拡散する工程となる（以下、電荷拡散工程と称する）。第１シリコン窒化膜５０５及び第２シリコン窒化膜５０８に蓄積された電荷が、該活性化アニールにより、シリコン基板５０１及び第１ゲート電極５０７に拡散する。
次に、Ｃｏ（コバルト）をスパッタリングしアニールすることで、コバルトシリサイド領域５１１およびコバルトシリサイド層５１５が形成される。この工程においては、該スパッタリングが電荷蓄積工程となり、該アニールが電荷拡散工程となる。（図８−（ｆ））。
次に、層間絶縁膜５１２を形成し、ドライエッチングによりコンタクトホール５１３を形成する。該ドライエッチングが電荷蓄積工程となるが、この後のタングステン等を成膜しアニールし配線５１４を形成する工程が電荷拡散工程となる（図８−（ｇ）。
以降、必要な層数の層間絶縁膜の形成、コンタクトホールの形成及び配線の形成を行うために、所定のスパッタリング、所定のエッチング及び所定のアニールが行われ、電荷蓄積工程と電荷拡散工程が繰り返される。電荷蓄積工程で第１シリコン酸化膜５０４、第１シリコン窒化膜５０５及び第２シリコン酸化膜５０６から構成されるＯＮＯ構造（トラップ層）に蓄積された電荷が、電荷拡散工程でシリコン基板５０１及び第１ゲート電極５０７に拡散させることができる。製造に必要な工程のすべてが終了する時点で、トラップ層に電荷が捕獲されたままにならないようにするには、最終の電荷蓄積工程より後に、電荷拡散工程を設けることが好ましい。最終工程が電荷拡散工程であることがさらに好ましい。これにより、プロセスチャージによる弊害をなくした不揮発性半導体メモリーを製造することが可能となる。
また、上記の製造工程において、第２シリコン窒化膜５０８が成膜される前に第３シリコン酸化膜を形成する工程を付加してもよい。例えば、ドライエッチングにより所定の形状の第１ゲート電極５０７が形成される際に、前記シリコン基板を露出させない様にシリコン酸化膜を残すように加工する事で、第３シリコン酸化膜を意図的に形成してもよい。尚或いは、製造過程の中でシリコン基板と第２シリコン窒化膜との間に自然発生的に形成されるシリコン酸化膜を、第３シリコン酸化膜として利用することを考慮して製造工程を構成してもよい。
本実施形態として、不揮発性半導体メモリー３００若しくは４００の場合の製造方法の説明を行ったが、不揮発性半導体メモリー１００若しくは２００の場合は第２シリコン窒化膜の形状が異なることから製造工程が異なってくる。しかしながら、電荷蓄積工程の後に電荷拡散工程が存在するようにすることで、本実施形態で説明した製造方法における効果と同様の効果を得ることができる。
以上、本発明にかかる適用例及び実施形態について記載したが、本発明は上述した記載に限定されるものではない。本発明は、趣旨を逸脱しない範囲において広く適用が可能である。
１０…第１電極、１１…サイドウォール、１２…シリコン基板、１３…ソース／ドレイン領域、１４…シリサイド領域、１５…シリサイド層、２０…第１シリコン酸化膜、２１…第１シリコン窒化膜、２２…第２シリコン酸化膜、２３…第２シリコン窒化膜、２４…第２シリコン窒化膜、３０…第３シリコン酸化膜、３１…第３シリコン酸化膜、１００…不揮発性半導体メモリー、２００…不揮発性半導体メモリー、３００…不揮発性半導体メモリー、４００…不揮発性半導体メモリー、５０１…シリコン基板、５０２…ＳＴＩ、５０３…ダミー酸化膜、５０４…第１シリコン酸化膜、５０５…第１シリコン窒化膜、５０６…第２シリコン酸化膜、５０７…第１ゲート電極、５０８…第２シリコン窒化膜、５０９…不純物領域、５１０…サイドウォール、５１１…コバルトシリサイド領域、５１２…層間絶縁膜、５１３…コンタクトホール、５１４…配線、５１５…コバルトシリサイド層、９００…不揮発性半導体メモリー。

Claims (6)

  1. 不揮発性半導体メモリーであって、
    シリコン基板と、
    第１のシリコン酸化膜と、
    第２のシリコン酸化膜と、
    第３のシリコン酸化膜と、
    第１のシリコン窒化膜と、
    第２のシリコン窒化膜と、を含み、
    前記第１のシリコン酸化膜および前記第３のシリコン酸化膜は、前記シリコン基板上に積層され、
    前記第１のシリコン窒化膜は、前記第１のシリコン酸化膜上に積層され、
    前記第２のシリコン酸化膜は、前記第１のシリコン窒化膜上に積層され、
    前記第３のシリコン酸化膜の厚さは、前記第１のシリコン酸化膜の厚さよりも薄く、
    前記第２のシリコン窒化膜は、第１の部分が前記第１のシリコン窒化膜に接すると共に第２の部分が前記第３のシリコン酸化膜に接しており、
    前記第３のシリコン酸化膜は、厚さが０Åより大きく２２Å以下であることを特徴とする不揮発性半導体メモリー。
  2. 更に、前記シリコン基板内にシリサイド領域を含み、
    前記シリサイド領域は、前記第３のシリコン酸化膜に接することを特徴する請求項１に記載の不揮発性半導体メモリー。
  3. 更に、前記第２のシリコン酸化膜上に第１の電極を有し、
    前記第２のシリコン窒化膜の第３の部分が前記第１の電極に接していることを特徴とする請求項１又は２に記載の不揮発性半導体メモリー。
  4. 前記第２のシリコン窒化膜は、厚さが４５Å以上であることを特徴とする請求項１乃至３のいずれか一項に記載の不揮発性半導体メモリー。
  5. 不揮発性半導体メモリーの製造方法であって、
    シリコン基板上に、第１のシリコン酸化膜を成膜する第１の工程と、
    前記第１のシリコン酸化膜上に、第１のシリコン窒化膜を成膜する第２の工程と、
    前記第１のシリコン窒化膜上に、第２のシリコン酸化膜を成膜する第３の工程と、
    前記第１のシリコン酸化膜、前記第１のシリコン窒化膜及び第２のシリコン酸化膜を所定の形状にパターニングする第４の工程と、
    前記第４の工程の後に第２のシリコン窒化膜を成膜する第５の工程と、を含み、
    前記第４の工程において、前記第１のシリコン窒化膜及び前記シリコン基板が露出され、
    前記第４の工程と前記第５の工程の間の第６の工程において、前記シリコン基板が露出された領域に前記第１のシリコン酸化膜より膜厚が薄い第３のシリコン酸化膜が形成され、
    前記第３のシリコン酸化膜は、厚さが０Åより大きく２２Å以下であり、
    前記第５の工程において、前記第１のシリコン窒化膜と前記第２のシリコン窒化膜とが接することを特徴とする不揮発性半導体メモリーの製造方法。
  6. 不揮発性半導体メモリーの製造方法であって、
    シリコン基板上に、第１のシリコン酸化膜を成膜する第１の工程と、
    前記第１のシリコン酸化膜上に、第１のシリコン窒化膜を成膜する第２の工程と、
    前記第１のシリコン窒化膜上に、第２のシリコン酸化膜を成膜する第３の工程と、
    前記第１のシリコン酸化膜、前記第１のシリコン窒化膜及び第２のシリコン酸化膜を所定の形状にパターニングする第４の工程と、
    前記第４の工程の後に第２のシリコン窒化膜を成膜する第５の工程と、を含み、
    前記第４の工程において、前記第１のシリコン窒化膜が露出され、前記第１のシリコン酸化膜をエッチングすることで前記第１のシリコン酸化膜より膜厚が薄い第３のシリコン酸化膜が形成され、
    前記第３のシリコン酸化膜は、厚さが０Åより大きく２２Å以下であり、
    前記第５の工程において、前記第１のシリコン窒化膜と前記第２のシリコン窒化膜とが接することを特徴とする不揮発性半導体メモリーの製造方法。
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