KR100806039B1 - 플래시 메모리 소자 및 이의 제조 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 24
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 8
- 239000004065 semiconductor Substances 0.000 claims abstract description 26
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 21
- 229920005591 polysilicon Polymers 0.000 claims abstract description 21
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 239000012535 impurity Substances 0.000 claims abstract description 17
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 15
- 238000005468 ion implantation Methods 0.000 claims abstract description 12
- 150000002500 ions Chemical class 0.000 claims abstract description 5
- 239000010410 layer Substances 0.000 claims description 24
- 238000005530 etching Methods 0.000 claims description 9
- -1 boron ions Chemical class 0.000 claims description 5
- 239000006227 byproduct Substances 0.000 claims description 5
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 4
- 229910052796 boron Inorganic materials 0.000 claims description 4
- 239000002131 composite material Substances 0.000 claims description 3
- 239000002356 single layer Substances 0.000 claims description 3
- 239000007943 implant Substances 0.000 claims 1
- 238000000206 photolithography Methods 0.000 claims 1
- 150000004767 nitrides Chemical class 0.000 description 4
- 238000002955 isolation Methods 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000007334 memory performance Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
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- H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
- H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
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- Engineering & Computer Science (AREA)
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Abstract
본 발명의 실시예에 따른 플래시 메모리 소자는 채널 영역이 형성되는 반도체 기판; 상기 반도체 기판 상에 형성된 ONO막; 상기 ONO막 상에 형성된 플로팅 게이트; 상기 플로팅 게이트 상에 형성된 반사 방지막; 및 상기 반사 방지막 상에 형성된 컨트롤 게이트;가 포함된다.
다른 측면에 따른 본 발명의 플래시 메모리 소자의 제조 방법은 반도체 기판 상에 채널 영역 형성을 위한 포토 레지스트를 형성하는 단계; 상기 포토 레지스트를 이온 주입 마스크로 이용하여, 상기 반도체 기판 내에 불순물 이온을 주입하는 단계; 상기 포토 레지스트를 제거한 후, 상기 반도체 기판 상에 ONO막, 제 1 폴리실리콘층 및 반사 방지막을 형성하는 단계; 상기 반사 방지막 및 제 1 폴리실리콘층을 식각하여 게이트 스택을 형성하는 단계; 및 상기 제 1 폴리실리콘층 상에 제 2 폴리실리콘을 형성하는 단계;가 포함된다.
플래시 메모리 소자
Description
도 1 내지 도 5는 본 발명의 실시예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 도면.
도 6은 채널 영역 형성을 위한 불순물 이온 주입 공정의 실험적인 데이터 결과를 보여주는 그래프.
도 7은 플로팅 게이트 상부에 반사 방지막 및 그의 부산물을 형성한 뒤의 사진.
도 8은 플로팅 게이트와 컨트롤 게이트가 모두 형성된 상태에서의 단면사진.
본 발명은 플래시 메모리 소자에 대한 것으로서, 특히 노어(NOR) 플래시 메모리 소자의 동작특성과 신뢰성을 향상시킬 수 있도록 하는 그의 제조 방법에 대한 것이다.
일반적으로, 반도체 메모리 소자는 휘발성 메모리 소자와 비휘발성 메모리 소자로 구분된다. 상기 휘발성 메모리 소자는 DRAM(dynamic random access memory) 과 SRAM(static random access memory)등과 같은 램(RAM:random access memory)이 대부분 차지하며, 전원 인가시 데이터의 입력 및 보존이 가능하지만, 전원 제거시 데이터가 휘발됨으로써, 데이터의 보존이 불가능한 특징을 갖는다.
반면에, 상기 비휘발성 메모리 소자는 ROM(read only memory)이 대부분을 차지하며, 전원이 인가되지 않아도 데이터의 보존이 가능한 특징을 갖는다.
상기 비휘발성 메모리 소자는 롬, 피롬(PROM:programmable ROM), 이피롬(EPROM:erasable PROM), 이이피롬(EEPROM:electrically erasable PROM)으로 세분화된다.
상기 비휘발성 메모리 소자는 공정 측면에서 보면, 플로팅 게이트(floating gate) 계열과 2 종류 이상의 유전막이 2중 또는 3중 이상으로 적층된 MIS(metal insulator semiconductor)계열로 구분된다.
상기 플로팅 게이트 계열의 메모리 소자는 전위 우물(potential well)을 이용하여 기억 특성을 구현하며, 현재 플래시 이이피롬으로 가장 널리 응용되고 있는 ETOX(EPROM tunnel oxide)구조가 대표적이다. 상기 MIS계열의 메모리 소자는 유전막 벌크(bulk), 유전막-유전막 계면 및 유전막-반도체 계면에 존재하는 트랩을 이용하여 기억 성능을 수행한다.
현재, 플래시 이이피롬으로 주로 응용되고 있는 구조로는 MONOS(metal oxide nitride oxide semiconductor)/SONOS(semiconductor oxide nitride oxide semiconductor) 구조가 대표적인 예이다.
한편, 종래의 플래시 메모리 소자에 있어서는 소스/드레인 영역의 불순물이 채널 영역으로 확산되어 채널 길이를 단축시키고, 이로 인해 단채널 효과(SCE:short channel effect)가 발생하게 되고, 나아가 플래시 메모리 소자의 특성을 저하시키는 문제점이 있다.
본 발명은 상기되는 문제점을 해결하기 위하여 제안되는 것으로서, 플래시 메모리 소자의 동작 특성을 향상시킬 수 있는 채널 불순물 이온 주입 공정의 상세 스펙을 제안하고, 나아가 플래시 메모리 소자의 제조 공정을 새로이 제안하는 것을 목적으로 한다.
상기되는 목적을 달성하기 위한 본 발명의 실시예에 따른 플래시 메모리 소자는 채널 영역이 형성되는 반도체 기판; 상기 반도체 기판 상에 형성된 ONO막; 상기 ONO막 상에 형성된 플로팅 게이트; 상기 플로팅 게이트 상에 형성된 반사 방지막; 및 상기 반사 방지막 상에 형성된 컨트롤 게이트;가 포함된다.
다른 측면에 따른 본 발명의 플래시 메모리 소자의 제조 방법은 반도체 기판 상에 채널 영역 형성을 위한 포토 레지스트를 형성하는 단계; 상기 포토 레지스트를 이온 주입 마스크로 이용하여, 상기 반도체 기판 내에 불순물 이온을 주입하는 단계; 상기 포토 레지스트를 제거한 후, 상기 반도체 기판 상에 ONO막, 제 1 폴리실리콘층 및 반사 방지막을 형성하는 단계; 상기 반사 방지막 및 제 1 폴리실리콘층을 식각하여 게이트 스택을 형성하는 단계; 및 상기 제 1 폴리실리콘층 상에 제 2 폴리실리콘을 형성하는 단계;가 포함된다.
이하에서는 본 발명의 바람직한 실시예를 첨부되는 도면을 참조하여 상세하게 설명한다. 다만, 본 발명의 사상이 제시되는 실시예에 제한되지 아니하며, 본 발명의 사상을 이해하는 당업자는 동일한 사상의 범위 내에서 구성요소의 부가, 변경, 삭제, 추가등에 의해서 다른 실시예를 용이하게 제안할 수 있을 것이나 이 또한 본 발명의 사상의 범위 내에 든다고 할 것이다.
도 1 내지 도 5는 본 발명의 실시예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 도면이다.
먼저, 도 1을 참조하면, 반도체 기판(10) 상에 게이트 스택이 형성될 영역을 제외한 부분에 제 1 포토 레지스트(110)를 도포하고, 상기 제 1 포토 레지스트(110)을 이온 주입 마스크로 이용하여 상기 반도체 기판(10) 내에 채널(130) 영역을 형성하기 위한 불순물 이온 주입 공정이 수행된다.
특히, 상기 채널(130)을 형성하기 위한 이온 주입 공정에 있어서는, 제조되는 플래시 메모리 소자의 채널 디플리션(depletion)을 방지하여 소자 특성을 향상시키기 위하여 다양한 샘플들을 이용한 실험적인 데이터에 근거하여 수행된다.
이를 보다 상세히 살펴보기 위하여, 도 6을 참조한다.
도 6은 채널 영역 형성을 위한 불순물 이온 주입 공정의 실험적인 데이터 결과를 보여주는 그래프이다.
즉, 도 6은 채널 형성을 위한 불순물 이온 도핑에 따른 브레이크 다운 시뮬레이션(breakdown simulation)의 결과로서, 소자의 항복 전압(breakdown voltage) 요구수준인 5V이상을 얻기 위해서는, 상기 채널(130) 형성을 위한 불순물 이온 도 핑 농도가 3.0×1013 개/㎠ 이상이어야 함을 알 수 있다.
바람직하게는, 상기 채널(30)을 형성하기 위한 불순물로서 보론 이온을 사용하고, 상기 보론 이온을 3.0×1013 개/㎠ 내지 4.0×1013 개/㎠ 주입시킨다. 이로써, 후속공정에 의해 제조되는 플래시 메모리 소자의 동작 특성은 향상될 수 있다.
한편, 상기 반도체 기판(10) 내에는 액티브 영역을 정의하기 위한 소자 분리막이 형성되며, 상기 소자 분리막은 STI(shallow trench isolation) 공정에 의해 형성되는 것이 바람직하다.
그 다음, 도 2를 참조하면, 상기 반도체 기판(100) 내에 채널(130)을 형성한 다음에는, 상기 제 1 포토 레지스트(110)를 제거하고, 플로팅 게이트를 형성하기 위한 공정이 수행된다.
상세히, 상기 제 1 포토 레지스트(110)를 제거한 뒤의 반도체 기판(100)상에 ONO막(140), 제 1 폴리실리콘층(150) 및 반사 방지막(160)을 차례로 형성한다.
상기 ONO막(140)은 상기 반도체 기판(100) 상에 제 1 산화막, 질화막 및 제 2 산화막을 순차적으로 형성한 후 선택적으로 식각하여 상기 채널 영역(30)의 상부에 제 1 산화막, 질화막 및 제 2 산화막을 목적하는 폭으로 남김으로써 형성된다.
여기서, 상기 제 1 산화막은 열산화법에 의해 10 내지 50 Å의 두께로 형성할 수 있고, 질화막은 화학기상증착에 의해 50 내지 160Å 범위의 두께로 형성할 수 있고, 제 2 산화막은 화학기상증착에 의해 10 내지 80Å 범위의 두께로 형성할 수 있다.
특히, 상기 제 1 폴리실리콘층(150) 상에는 소정 두께의 반사 방지막(160)이 형성되며, 상기 반사 방지막(160)은 후속되는 식각 공정에 의해 그의 부산물이 상기 반사 방지막(160)이 형성된 위치의 양측에 일부 남아있게 된다.
상기 반사 방지막(160)은 Ti 및 TiN이 단층 또는 복합층으로 이루어질 수 있으며, Ti은 50Å 내지 200Å범위로 형성되고, TiN은 200Å 내지 500Å 범위로 형성될 수 있다.
상기 반사 방지막(160)이 형성된 다음에는, 상기 반사 방지막(160) 상에 게이트 스택 형성을 위한 제 2 포토 레지스트(170)을 도포하여 형성한다.
그 다음, 도 3을 참조하면, 상기 제 2 포토 레지스트(170)를 식각 마스크로 이용하여, 상기 반사 방지막(160)을 식각함으로써, 도시된 바와 같은 형태로 상기 제 1 폴리실리콘층(150)상에 형성된다.
특히, 상기의 식각 공정에 의해 상기 반사 방지막(160)이 식각됨에 따라 상기 반사 방지막(160)을 구성하는 부산물들이 일부 그의 측벽에 남아있게 되고, 이로 인해 상기 반사 방지막(160)은 상기 제 2 포토 레지스트(170)의 패턴 길이보다 소정 길이 더 길게 남아있게 된다.
그 다음, 도 4를 참조하면, 상기 반사 방지막(160)을 식각한 다음에는, 상기 제 1 폴리실리콘층(150)을 식각하여 소정의 게이트 스택이 형성시키는 공정이 수행된다.
상세히, 상기 제 2 포토 레지스트(170)를 식각 마스크로 이용하여 상기 제 1 폴리실리콘층(150)을 식각함에 따라 상기 반사 방지막(160)의 하부에 플로팅 게이 트(151)가 형성된다.
그 다음, 도 5를 참조하면, 상기 플로팅 게이트(151) 상에 제 2 폴리실리콘층을 형성하고, 상기 제 2 폴리실리콘층을 식각하여 도시된 바와 같은 컨트롤 게이트(180)를 형성한다.
그리고, 상기 컨트롤 게이트(180) 상에 산화막(190)을 증착한 후 형성되어 있는 게이트 스택에 맞게 식각함으로써, 도시된 바와 같이 상기 컨트롤 게이트(180)와 플로팅 게이트(151)에 의해 형성된 게이트 스택을 덮는 산화막(190)을 형성한다.
전술한 바와 같은 본 발명의 설명에 있어서는, 상기 반도체 기판(100) 내에 얕은 불순물 영역과 깊은 불순물 영역의 LDD 구조의 불순물 영역형성을 위한 공정은 통상의 방법에 의해 수행되므로, 자세한 설명은 생략하기로 한다.
상기와 같은 방법에 의해 제조된 플래시 메모리 소자의 SEM 사진은 도 7 및 도 8에 도시된다.
도 7은 플로팅 게이트 상부에 반사 방지막 및 그의 부산물을 형성한 뒤의 사진이고, 도 8은 플로팅 게이트와 컨트롤 게이트가 모두 형성된 상태에서의 단면사진이다.
전술한 바와 같은 본 발명의 실시예에 의해서, 플래시 메모리 소자의 동작 특성을 향상시킬 수 있는 채널 불순물 이온 주입 공정의 상세 스펙을 제안되고, 나아가 플래시 메모리 소자의 동작 성능을 향상시킬 수 있는 장점이 있다.
Claims (7)
- 채널 영역이 형성되는 반도체 기판;상기 반도체 기판 상에 형성된 ONO막;상기 ONO막 상에 형성된 플로팅 게이트;상기 플로팅 게이트 상에 형성된 반사 방지막; 및상기 반사 방지막 상에 형성된 컨트롤 게이트;가 포함되고,상기 반사 방지막은 Ti 또는 TiN의 단층이거나 이들의 복합층으로 이루어진 것을 특징으로 하는 플래시 메모리 소자.
- 제 1 항에 있어서,상기 채널 영역은 보론 이온이 3.0×1013 개/㎠ 내지 4.0×1013 개/㎠ 주입되어 있는 것을 특징으로 하는 플래시 메모리 소자.
- 삭제
- 반도체 기판 상에 채널 영역 형성을 위한 포토 레지스트를 형성하는 단계;상기 포토 레지스트를 이온 주입 마스크로 이용하여, 상기 반도체 기판 내에 불순물 이온을 주입하는 단계;상기 포토 레지스트를 제거한 후, 상기 반도체 기판 상에 ONO막, 제 1 폴리실리콘층 및 반사 방지막을 형성하는 단계;상기 반사 방지막 및 제 1 폴리실리콘층을 식각하여 게이트 스택을 형성하는 단계; 및상기 제 1 폴리실리콘층 상에 제 2 폴리실리콘을 형성하는 단계;가 포함되는 플래시 메모리 소자의 제조 방법.
- 제 4 항에 있어서,상기 반도체 기판 내에 채널 영역을 형성하기 위한 불순물 이온 주입 공정은 보론 이온을 3.0×1013 개/㎠ 내지 4.0×1013 개/㎠ 주입시키는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제 4 항에 있어서,상기 반사 방지막 및 제 1 폴리실리콘층을 식각하는 단계는 포토 리소그라피 공정에 의하여 상기 반사 방지막의 부산물 일부가 상기 반사 방지막 일측에 남아있도록 하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제 4 항에 있어서,상기 반사 방지막은 Ti 또는 TiN의 단층이거나 이들의 복합층인 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060083804A KR100806039B1 (ko) | 2006-08-31 | 2006-08-31 | 플래시 메모리 소자 및 이의 제조 방법 |
| US11/848,610 US20080054337A1 (en) | 2006-08-31 | 2007-08-31 | Flash Memory Device and Method for Manufacturing the Flash Memory Device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060083804A KR100806039B1 (ko) | 2006-08-31 | 2006-08-31 | 플래시 메모리 소자 및 이의 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100806039B1 true KR100806039B1 (ko) | 2008-02-26 |
Family
ID=39150274
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060083804A KR100806039B1 (ko) | 2006-08-31 | 2006-08-31 | 플래시 메모리 소자 및 이의 제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20080054337A1 (ko) |
| KR (1) | KR100806039B1 (ko) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102446719B (zh) * | 2011-09-08 | 2014-05-28 | 上海华力微电子有限公司 | 提高浮体动态随机存储单元写入速度的方法 |
| US20140030860A1 (en) * | 2012-07-24 | 2014-01-30 | Eon Silicon Solution, Inc. | Manufacturing method of tunnel oxide of nor flash memory |
| CN111323443B (zh) * | 2020-03-04 | 2023-12-01 | 武汉新芯集成电路制造有限公司 | Sono刻蚀样品制备及检测方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH098153A (ja) * | 1995-06-15 | 1997-01-10 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| KR20040010550A (ko) * | 2000-10-30 | 2004-01-31 | 어드밴스드 마이크로 디바이시즈, 인코포레이티드 | 깊은 서브 0.18 미크론 플래시 메모리 셀을 위한 소스측붕소 주입에 의한 채널 도핑의 낮춤 |
| JP2005197624A (ja) | 2004-01-09 | 2005-07-21 | Genusion:Kk | 不揮発性記憶装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006310662A (ja) * | 2005-04-28 | 2006-11-09 | Toshiba Corp | 不揮発性半導体メモリ装置 |
| US7414889B2 (en) * | 2006-05-23 | 2008-08-19 | Macronix International Co., Ltd. | Structure and method of sub-gate and architectures employing bandgap engineered SONOS devices |
-
2006
- 2006-08-31 KR KR1020060083804A patent/KR100806039B1/ko not_active IP Right Cessation
-
2007
- 2007-08-31 US US11/848,610 patent/US20080054337A1/en not_active Abandoned
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH098153A (ja) * | 1995-06-15 | 1997-01-10 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| KR20040010550A (ko) * | 2000-10-30 | 2004-01-31 | 어드밴스드 마이크로 디바이시즈, 인코포레이티드 | 깊은 서브 0.18 미크론 플래시 메모리 셀을 위한 소스측붕소 주입에 의한 채널 도핑의 낮춤 |
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|---|---|
| US20080054337A1 (en) | 2008-03-06 |
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