KR20040010550A - 깊은 서브 0.18 미크론 플래시 메모리 셀을 위한 소스측붕소 주입에 의한 채널 도핑의 낮춤 - Google Patents
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- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 title claims description 13
- 229910052796 boron Inorganic materials 0.000 title claims description 13
- 239000007943 implant Substances 0.000 title description 9
- 239000002019 doping agent Substances 0.000 claims abstract description 120
- 239000000758 substrate Substances 0.000 claims abstract description 65
- 239000004065 semiconductor Substances 0.000 claims abstract description 45
- 238000002513 implantation Methods 0.000 claims abstract description 34
- 230000000694 effects Effects 0.000 claims abstract description 28
- 230000008859 change Effects 0.000 claims abstract description 5
- 238000000034 method Methods 0.000 claims description 36
- 238000004519 manufacturing process Methods 0.000 claims description 12
- 238000010438 heat treatment Methods 0.000 claims description 10
- 230000008569 process Effects 0.000 description 24
- 230000006870 function Effects 0.000 description 7
- 238000002347 injection Methods 0.000 description 7
- 239000007924 injection Substances 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 229910021417 amorphous silicon Inorganic materials 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 5
- 230000007423 decrease Effects 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- 230000002093 peripheral effect Effects 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 239000011261 inert gas Substances 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 239000002800 charge carrier Substances 0.000 description 2
- 238000005538 encapsulation Methods 0.000 description 2
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 2
- 238000011065 in-situ storage Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 238000000429 assembly Methods 0.000 description 1
- 230000000712 assembly Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 229910052743 krypton Inorganic materials 0.000 description 1
- DNNSSWSSYDEUBZ-UHFFFAOYSA-N krypton atom Chemical compound [Kr] DNNSSWSSYDEUBZ-UHFFFAOYSA-N 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910052754 neon Inorganic materials 0.000 description 1
- GKAOGPIIYCISHV-UHFFFAOYSA-N neon atom Chemical compound [Ne] GKAOGPIIYCISHV-UHFFFAOYSA-N 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000007669 thermal treatment Methods 0.000 description 1
- 235000012431 wafers Nutrition 0.000 description 1
- 238000009279 wet oxidation reaction Methods 0.000 description 1
- 229910052724 xenon Inorganic materials 0.000 description 1
- FHNFHKCVQCLJFQ-UHFFFAOYSA-N xenon atom Chemical compound [Xe] FHNFHKCVQCLJFQ-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
- H01L29/7885—Hot carrier injection from the channel
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
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Abstract
반도체 기판 상에 플래시 메모리 셀을 제조하기 위해, 채널 도펀트가 반도체 기판 내에 주입된다. 반도체 기판 내에 주입되는 채널 도펀트의 농도는 4×1013/cm2보다 적다. 소스 라인 마스크가 기판 상에 형성되는바, 이 소스 라인 마스크는 반도체 기판의 소스 라인을 노출시키는 개구부를 갖는다. 제 1 도전형의 소스 라인 도펀트가 반도체 기판의 노출된 소스 라인 내에 주입된다. 이후, 반도체 기판으로부터 소스 라인 마스크가 제거된다. 드레인 마스크가 반도체 기판 상에 형성되는바, 이 드레인 마스크는 반도체 기판의 드레인 영역을 노출시키는 개구부를 갖는다. 제 2 도전형의 드레인 도펀트가 반도체 기판의 노출된 드레인 영역 내에 주입된다. 반도체 기판의 채널 영역은 소스 라인과 드레인 영역 사이에 배치된다. 소스 라인 도펀트의 제 1 도전형은 드레인 도펀트의 제 2 도전형과 반대이다. 또한, 채널 도펀트의 도전형은 소스 라인 도펀트의 제 1 도전형과 같다. 소스 라인으로부터 채널 영역 내로 확산되는 소스 라인 도펀트는 플래시 메모리 셀의 임계 전압을 변경하고 그리고/또는 플래시 메모리 셀의 쇼트 채널 효과를 줄이는 데에 이용됨으로써, 결과적으로 보다 낮은 농도의 채널 도펀트가 주입되거나, 심지어 채널 도펀트의 주입이 제거되어, 플래시 메모리 셀의 신뢰도 및 성능을 개선시킨다.
Description
반도체 디바이스들은 전형적으로 기판 상에 또는 기판 내에 형성된 다수의 개별적인 구성 요소들을 포함한다. 이러한 디바이스들은 종종 고밀도 부분과 저밀도 부분을 포함한다. 예를 들어 종래 기술인 도 1a에 도시된 바와 같이, 플래시 메모리(10)와 같은 메모리 디바이스는 단일 기판(13)에 1개 이상의 고밀도 코어 영역들(11) 및 저밀도 주변부(12)를 포함한다. 고밀도 코어 영역들(11)은 전형적으로 적어도 1개의 개별적으로 어드레스가능하고 실질적으로 동일한 플로팅 게이트형 메모리 셀들의 M×N 어레이로 이루어지며, 그리고 저밀도 주변부(12)는 전형적으로 입/출력(I/O) 회로 및 개별적인 셀들을 선택적으로 어드레싱하기 위한 회로(예를들어, 프로그래밍, 판독 또는 소거와 같은 지정된 셀 동작이 이루어질 수 있도록, 선택된 셀들의 소스, 게이트 및 드레인에 소정의 전압 또는 임피던스를 연결하는 디코더)를 포함한다.
종래 기술인 도 1b는 도 1a의 코어 영역(11) 내의 전형적인 메모리 셀(14)의 단편적인 단면도를 나타낸다. 이러한 셀(14)은 전형적으로 기판 또는 p 웰(16) 내에 소스(14b), 드레인(14a) 및 채널(15)을 포함하며, 스택 게이트 구조(14c)가 채널(15) 윗쪽에 형성된다. 스택 게이트(14c)는 또한 p 웰(16)의 표면 상에 형성된 얇은 게이트 절연층(17a)(일반적으로 터널 산화물이라 일컬어짐)을 포함한다. 스택 게이트(14c)는 또한, 터널 산화물(17a) 상에 형성되는 폴리실리콘 플로팅 게이트(17b) 및 이 플로팅 게이트(17b) 상에 형성된 폴리간 절연층(17c)을 포함한다. 폴리간 절연층(17c)은 종종, 2개의 산화물층들 사이에 질화물층이 끼워져있는 산화물-질화물-산화물(ONO)층과 같은 다층 절연체이다. 마지막으로, 폴리실리콘 제어 게이트(17d)가 폴리간 절연층(17c) 상에 형성된다. 각각의 스택 게이트(14c)는 워드 라인(WL0, WL1,...,WLn)에 결합되며, 드레인 선택 트랜지스터들의 각 드레인은 비트 라인(BL0, BL1,...BLn)에 결합된다. 셀(14)의 채널(15)은 스택 게이트 구조(14c)에 의해 채널(15) 내에 발생되는 전계에 따라 소스(14b)와 드레인(14a) 사이에 전류를 도통시킨다. 주변 디코더 및 제어 회로를 이용하여, 각 메모리 셀(14)은 프로그래밍, 판독 또는 소거 기능을 위해 어드레스될 수 있다.
반도체 산업에서, 회로 속도 및 실장 밀도를 증가시키기 위해 디바이스의 밀도가 점점 더 높아지고 있는 추세이다. 이러한 고밀도를 달성하기 위해, 반도체 웨이퍼 상의 디바이스들의 치수를 비례 축소(scaling down)하고자 하는 노력이 계속되고 있다. 이러한 의미에서의 비례 축소는 비례 축소되지 않은 보다 큰 디바이스에 대한 파라미터들에 따라 기능하는 보다 작은 디바이스를 제조하기 위해, 디바이스 구조 및 회로 치수를 비례적으로 줄이는 것을 말한다. 이러한 비례 축소를 달성하기 위해서는, 피쳐 싸이즈들(features sizes)을 더욱 작게 할 필요가 있다. 이는 게이트 길이를 포함하는 피쳐들의 폭 및 간격을 포함한다.
이러한 작은 피쳐들에 대한 요구는, 특히 일관된 성능 및 신뢰도에 관하여 플래시 메모리 디바이스들과 관련된 많은 우려를 야기한다. 예를 들어, 게이트 길이의 감소와 같이 피쳐 싸이즈가 감소하면, (게이트 길이와 같은) 싸이즈에 있어서의 편차가 증가하게 된다. 즉, 싸이즈가 감소할 때 임계 치수 제어를 유지하기가 어려워진다. 게이트 길이가 감소함에 따라, 쇼트 채널 효과의 가능성이 증가한다. 일부 경우에서, 질화된 터널 산화물층 또한 쇼트 채널 효과 증가의 원인이 된다.
쇼트 채널 효과는 소스와 드레인 간의 길이가 감소할 때 발생한다. 쇼트 채널 효과는 Vt(임계 전압) 감쇠(rolloff), 드레인 유도 장벽 저하(DIBL) 및 과도한 칼럼 누설을 포함한다. DIBL은 쇼트 채널 디바이스들에서 드레인 전압의 인가에 의해 종종 야기된다. 다시 말해, 드레인 전압은 표면 전위를 떨어뜨린다.
상기 설명된 우려사항 및 문제점을 고려해볼 때, 집적도가 증가되고 품질이 향상된 플래시 메모리 셀들, 특히 감소된 쇼트 채널 효과를 갖는 0.18 미크론 이하의 플래시 메모리 셀들을 제공할 필요가 있다.
본 발명은 일반적으로 EEPROM들과 같은 플래시 메모리 디바이스를 제조하는 개선된 방법에 관한 것이다. 보다 구체적으로, 본 발명은 속도 성능을 개선하고 플래시 셀들의 쇼트 채널 효과(short channel effects)를 최소화하기 위해, 소스 및 드레인 도핑이 개별적인 주입으로 이루어지고 채널 도핑이 감소된 비휘발성 플래시 메모리 디바이스에 관한 것이다.
도 1a는 종래 기술의 플래시 메모리 칩의 배치도를 도시한 평면도이다.
도 1b는 종래 기술의 스택 게이트 플래시 메모리 셀을 도시한 단편적인 단면도이다.
도 2는 본 발명에 따른 비휘발성 플래시 메모리 디바이스 제조의 일 양상을 도시한 단면도이다.
도 3은 본 발명에 따른 비휘발성 플래시 메모리 디바이스 제조의 다른 양상을 도시한 단면도이다.
도 4는 본 발명에 따른 비휘발성 플래시 메모리 디바이스 제조의 또 다른 양상을 도시한 단면도이다.
도 5는 본 발명에 따른 비휘발성 플래시 메모리 디바이스 제조의 또 다른 양상을 도시한 단면도이다.
도 6은 본 발명에 따른 비휘발성 스택 플래시 메모리 디바이스의 일 양상을 도시한 단면도이다.
도 7은 본 발명에 따른 비휘발성 SONOS 플래시 메모리 디바이스의 일 양상을 도시한 단면도이다.
도 8은 본 발명의 부가적인 실시예에 따라, 도 2의 게이트 스택을 형성하기 전에, 기판으로의 채널 도펀트의 주입을 도시한 단면도이다.
도 9는 본 발명의 다른 실시예에 따라, 도 6의 드레인 영역의 형성 이후 소스 영역 도펀트의 MDD 주입에 의한 소스 영역의 형성을 보여주는 단면도이다.
본원에서 참조하는 도면들은 예시의 명료성을 위해 도시된 것으로서, 반드시 척도로 도시된 것은 아니다. 도 1, 2, 3, 4,5, 6, 7, 8 및 9에서 동일한 참조 부호를 갖는 요소들은 유사한 구조 및 기능을 갖는 요소들을 말한다.
따라서, 드레인 영역 및 소스 라인을 도핑하는 주입 단계들을 분리(separate)하고, 플래시 메모리 셀의 채널 영역 내에 주입되는 채널 도펀트의 농도를 줄임으로써, 쇼트 채널 효과가 최소화되고 속도 성능이 개선되는 비휘발성 플래시 메모리 셀이 제조된다.
반도체 기판 상에 플래시 메모리 셀을 제조하는 본 발명의 일반적인 양상에서, 채널 도펀트가 반도체 기판 내에 주입된다. 반도체 기판 내에 주입되는 채널 도펀트의 농도는 약 4×1013/cm2보다 적다. 소스 라인 마스크가 기판 상에 형성되는바, 이 소스 라인 마스크는 반도체 기판의 소스 라인을 노출시키기 위한 개구부를 갖는다. 제 1 도전형의 소스 라인 도펀트는 소스 라인 마스크의 개구부를 통해 반도체 기판의 노출된 소스 라인 내에 주입된다. 이후, 소스 라인 마스크는 반도체 기판으로부터 제거된다. 드레인 마스크가 반도체 기판 상에 형성되는바, 이 드레인 마스크는 반도체 기판의 드레인 영역을 노출시키기 위한 개구부를 갖는다. 제 2 도전형의 드레인 도펀트가 드레인 마스크의 개구부를 통해 반도체 기판의 노출된 드레인 영역 내에 주입된다.
반도체 기판의 채널 영역은 소스 라인과 드레인 영역 사이에 배치된다. 소스 라인 도펀트의 제 1 도전형은 드레인 도펀트의 제 2 도전형과 반대이다. 또한, 채널 도펀트의 도전형은 소스 라인 도펀트의 제 1 도전형과 같다. 본 발명의 일 양상에 따르면, 소스 라인으로부터 채널 영역 내로 확산되는 소스 라인 도펀트는 플래시 메모리 셀의 임계 전압을 변경하거나, 플래시 메모리 셀의 쇼트 채널 효과를 줄이는 데에 이용된다.
본 발명의 다른 실시예에서는, 반도체 기판 내에 주입되는 채널 도펀트의 농도가 실질적으로 제로가 되도록 채널 도펀트의 주입은 수행되지 않는다.
이러한 방식으로, 채널 도펀트의 농도가 낮아지기 때문에, 플래시 메모리 셀에 대해 보다 낮은 임계 전압이 달성되어 속도 성능이 개선될 수 있다. 또한, 소스 라인 주입 공정에 의해 쇼트 채널 효과가 최소화될 수 있다. 또한, 채널 도펀트 농도가 보다 낮아지기 때문에, 드레인 및 소스 접합들에 대한 브레이크다운 전압이 증가되어, 플래시 메모리 셀의 신뢰도가 증가된다. 또한, 채널 도펀트의 농도가 보다 낮아지기 때문에, 채널 영역을 통한 전하 캐리어 이동도가 덜 저하됨으로써, 플래시 메모리 셀의 구동 전류가 보다 높아지게 된다.
본 발명의 상기 및 다른 특징들 및 장점들은 첨부 도면을 참조하여 설명되는 하기의 상세한 설명으로부터 보다 명확해질 것이다.
본 발명은 소스 및 드레인에 대해 서로 다른 채널 도핑을 갖는 비휘발성 플래시 메모리 디바이스들의 제조에 관계한다. 결과적으로, 쇼트 채널 효과가 감소된 비휘발성 플래시 메모리 디바이스들이 제공된다. 본 발명에 따라 비휘발성 플래시 메모리 디바이스들을 제조할 때, 소스측 주입 가열 단계 이후의 측면 확산은 필요없다. 본 발명은 도면을 참조하여 설명되는바, 도면에서 동일한 부호들은 전체적으로 동일한 요소들을 나타내는 데에 이용된다.
도 2 내지 9의 공정과 관련하여, 본 발명 및 본 발명의 장점들을 이해할 수 있을 것이다.
도 2 내지 9를 참조하여, 플래시 메모리 디바이스를 제조하는 방법을 나타낸 개선된 반도체 제조 공정 흐름에 대해 상세히 설명한다. 이 공정은 기판의 코어 영역에서의 구성 요소들의 동작을 강조하는바, 여기에서의 코어 영역은 이후 스택 메모리 셀들 및 선택 게이트 트랜지스터들이 위치되는 곳이다. 이러한 관계에서, 기판은 두 개의 영역들, 즉 주변 영역 및 코어 영역을 포함하고, 기판의 코어 영역은 두 개의 영역들, 즉 스택 메모리 셀 영역 및 선택 게이트 트랜지스터 영역을 포함한다.
도 2를 참조하여, 스택 메모리 셀(32) 및 얕은 트렌치 분리 영역들(41)을 갖는 기판(30)이 제공된다. 스택 메모리 셀(32)은 기판(30)의 코어 영역의 스택 메모리 셀 영역에 위치된다. 얕은 트렌치 분리 영역들(41)은 실리콘 이산화물 또는 실리콘 질화물과 같은 절연 물질을 포함한다. 스택 메모리 셀(32)을 갖는 기판(30)은 다음과 같이 제공될 수 있지만, 어떠한 적절한 공정 흐름이라도 이용될 수 있다.
기판(30)은 전형적으로 실리콘 기판으로서 그 위에 많은 요소들, 영역들 그리고/또는 층들, 즉 금속층, 장벽층, 유전층, 디바이스 구조, 활성 영역, 활성 요소 및 비활성 요소를 선택적으로 갖는다. 상기 활성 영역은 활성 실리콘 영역 또는 부분을 포함하고, 상기 활성 요소 및 비활성 요소는 P 웰, N 웰, 부가적인 폴리실리콘 게이트, 워드라인, 소스 영역, 드레인 영역, 비트라인, 베이스, 에미터, 콜렉터, 전도성 라인, 전도성 플러그 등을 포함한다. 건식 산화, 습식 산화, 금속 열 산화 또는 화학 기상 증착(CVD)과 같은 어떠한 적절한 수단을 이용하여, 제 1 산화물층(40)이 기판(30)의 적어도 일부분 상에 또는 기판(30) 전체에 제공된다.
선택적으로, 제 1 산화물층(40)은 질화 공정을 이용하여 질화될 수 있다. 어떤 경우에는, 질화된 제 1 산화물층(40)을 이용하는 것이 쇼트 채널 효과의 원인이 된다. 본 발명은 이러한 효과들을 최소화하며, 이에 따라 플래시 메모리 디바이스들에 질화된 제 1 산화물층(질화된 터널 산화물층)(40)이 이용될 수 있게 한다. 질화된 제 1 산화물층(40)은 또한 터널 산화물의 신뢰도를 개선시킨다.
제 1 폴리층(42)이, 원위치(in situ) 도핑 공정과 같은 어떠한 적절한 공정을 이용하여 제 1 산화물층(40) 상에 제공된다. 이 제 1 폴리층(42)은 폴리실리콘 또는 도핑된 비정질 실리콘이다. 폴리실리콘은 CVD 기술을 이용하여 형성된다. 도핑된 비정질 실리콘층은 원위치 도핑 공정을 이용하여 형성된다. 제 1 도핑된 비정질 실리콘층(42)(폴리1이라고도 명명됨)은 이후 스택 메모리셀의 플로팅 게이트를 형성한다. 얇은 제 1 도핑된 비정질 실리콘층을 형성하는 데에 이용되는 도펀트는 인 및 비소중 적어도 하나이다.
유전층(44)이 어떠한 적절한 방법을 이용하여 폴리1층(42)의 적어도 일부 상에 제공된다. 유전층(44)은 바람직하게는 3개의 층들, 즉 산화물층(44a), 질화물층(44b) 및 다른 산화물층(44c)을 포함하는 ONO 다층 유전층이다. 유전층은 이후 스택 메모리 셀(32)의 폴리간 유전층을 형성한다.
제 2 폴리층(46)이 어떠한 적절한 방법을 이용하여 기판의 적어도 일부 상에제공된다. 제 2 폴리층(폴리2라고도 명명됨)(46)은 이후 스택 메모리 셀의 제어 게이트를 형성한다. 제 2 폴리층(46)은 폴리실리콘 또는 도핑된 비정질 실리콘으로 이루어진다.
도시되지는 않았지만, 어떠한 적절한 방법을 이용하여 부가적인 층들이 폴리2층의 부분들 상에 제공될 수 있다. 예를 들어, 코발트 또는 텅스텐 실리사이드층이 폴리2층(46)의 적어도 일부 상에 제공될 수 있으며, 그리고 실리콘 옥시나이트라이드층이 텅스텐 실리사이드층 상에 제공될 수 있다.
적절한 많은 마스킹 및 식각 단계들이 이용되어, 구조의 코어 영역의 스택 메모리 셀 영역에 메모리 셀을 형성한다(게이트가 정의된다). 1개 이상의 포토레지스트들 그리고/또는 하드 마스크들 그리고/또는 부분적으로 형성된 스택 메모리 셀(미도시)이 마스크로서 이용될 수 있다. 식각은 전형적으로 식각 선택도를 최대화하기 위해 층 마다 수행된다. 예를 들어, 폴리2층은 산화물층들과 다른 식각 화학을 이용하여 수행된다. 단지 1개의 스택 플래시 메모리 셀(32) 만이 도시되었지만, 구조의 코어 영역에는 다수의 셀들이 형성된다. 이 구조는 처리되기 전에 선택적으로 세정된다. 스택 플래시 메모리 셀(32)(및 도 7의 SONOS형 메모리 셀)은 약 0.18 미크론 또는 그 보다 적은 폭(게이트 길이)를 가질 수 있다.
도 3을 참조하여, 구조 상에 마스크가 형성되어 Vss 라인을 노출시킨다. 마스크(48)의 형성은 구조 상에서 포토레지스트 또는 하드 마스크를 이용하여 자기 정렬된 소스(SAS) 마스크를 패터닝하는 것을 포함하며, 추가의 공정을 위해 소스라인 개구부(50)를 남긴다. 즉, 마스크(48)는 기판(30) 상에 개구부들(50)을 갖는바, 이 개구부들(50)를 통해 이후 소스 라인들이 형성된다.
마스크가 형성된 후, 붕소 등의 소스 라인 도펀트가 마스크(48) 내의 개구부들(50)을 통해 노출된 소스 라인(기판(30)의 노출된 부분)까지 주입되어, 소스측 주입부(52)를 형성한다. 소스 라인 도펀트는 폴리1 또는 플로팅 게이트 아래에 부분적으로 확산될 수 있다. 소스 라인 도펀트는 p형 또는 n형이 될 수 있지만, 바람직하게는 p형이다.
일 실시예에서, 소스 라인 도펀트는 약 1×1013원자/cm2내지 5×1014원자/cm2의 주입량으로 약 10keV 내지 약 40keV의 에너지로 주입된다. 다른 실시예에서, 소스 라인 도펀트는 약 5×1013원자/cm2내지 2×1014원자/cm2의 주입량으로 약 15keV 내지 약 30keV의 에너지로 주입된다. 또 다른 실시예에서, 소스 라인 도펀트는 약 5×1013원자/cm2내지 2×1014원자/cm2의 주입량으로 약 15keV 내지 약 25keV의 에너지로 주입된다. 붕소 대신 또는 붕소 외에, (동일한 에너지 및 주입 레벨로) 인이 주입될 수 있다.
도 4를 참조하여, 소스 라인 도펀트를 주입한 후에는, 마스크(48)를 벗긴 다음, 선택적으로 구조를 세정한다. 주목할 사항으로서, 게이트(폴리1 게이트(42)) 아래에서의 붕소(52)의 확산을 촉진시키는 열 처리는 반드시 필요한 것은 아니다.
도 5를 참조하여, 구조 상에 마스크(54)가 형성되어 메모리 셀들(32)의 드레인 영역들을 노출시키며, 중간 주입량 드레인(MDD) 주입이 수행되어 드레인영역들(58)을 형성한다. 마스크(54)의 형성은, 구조 상에서 포토레지스트 또는 하드 마스크를 이용하여 MDD 마스크를 패터닝함으로써, 다른 처리를 위해 드레인 영역 개구부(56)를 형성하는 것을 포함한다. 즉, 마스크(54)는 기판(30) 상에 개구부들(56)을 갖는바, 이 개구부들(56)을 통해 이후 드레인들이 형성된다. MDD 마스크는 드레인 영역들에 해당하지 않는 코어 영역의 부분들 및 전체 주변부를 덮는다. 다시 말해, MDD 마스크는 소스 라인들을 덮는다.
MDD 주입은 고농도 접합(heavy junction)의 형성을 용이하게 한다. 도펀트는 p형 또는 n형이 될 수 있지만, 바람직하게는 n형이다. 보다 구체적으로, 도펀트는 바람직하게는 비소 또는 인 등의 n+ 도펀트이다. MDD 주입 도펀트는 바람직하게는 소스 라인 도펀트의 도펀트 형태와 반대이다. 즉, 소스 라인 도펀트가 p형일 때 MDD 주입 도펀트는 n형이며, 소스 라인 도펀트가 n형일 때 MDD 주입 도펀트는 p형이다. 일 실시예에서, MDD 주입은 약 5×1013원자/cm2내지 5×1015원자/cm2의 주입량으로 약 30keV 내지 약 60keV의 에너지로 주입된다. 다른 실시예에서, MDD 주입은 약 1×1014원자/cm2내지 1×1015원자/cm2의 주입량으로 약 35keV 내지 약 55keV의 에너지로 주입된다.
도 6을 참조하여, MDD 드레인측을 주입한 후에는, 마스크(54)를 제거하고, 구조를 선택적으로 세정한다. 게이트들(폴리1 게이트(42)) 아래에서의 붕소(52) 및 MDD 주입부(58)의 확산을 촉진시키는 열 처리가 수행될 수 있다. 일 실시예에서, 상기 열 처리는 상기 구조를 비활성 가스 환경에서 약 400℃ 내지 약 1,200℃의 온도로 약 1초 내지 5분 동안 가열하는 것을 포함한다. 비활성 가스는 질소, 헬륨, 네온, 아르곤, 크립톤 및 크세논을 포함한다. 다른 실시예에서, 상기 열 처리는 상기 구조를 비활성 가스 환경에서 약 500℃ 내지 약 1,100℃의 온도로 약 10초 내지 3분 동안 가열하는 것을 포함한다. 또 다른 실시예에서, 상기 열 처리는 상기 구조를 비활성 가스 환경에서 약 600℃ 내지 약 1,000℃의 온도로 약 15초 내지 2분 동안 가열하는 것을 포함한다.
이후, 도 9를 참조하여, 플래시 메모리 셀의 소스 영역(64)을 형성하기 위해 소스 영역 도펀트를 주입함으로써, 소스측 연결 주입이 수행된다. 소스 영역(64)은, 예를 들어 포토레지스트 물질로 이루어진 소스 영역 마스크(60)를 이용하여 패터닝되어, 개구부(62)를 형성한다. 소스 영역 도펀트가 개구부(62)를 통해 반도체 기판(30)의 노출된 부분 내에 주입되어, 소스 영역(64)을 형성한다.
소스 영역 도펀트는, 본원에서 설명되는 드레인 영역(58)을 위한 MDD 주입을 수행하는 데에 이용되는 드레인 도펀트의 도전형과 동일한 도전형을 갖는다. 이러한 플래시 메모리의 소스 영역은, 드레인 도펀트의 도전형과 반대의 도전형을 갖는 소스 라인 도펀트의 주입에 의해 형성된 소스 라인(52)과 별개이다. 소스 영역(64)을 패터닝하고, 이러한 소스 영역(64)을 형성하기 위해 이후 소스측 연결 주입을 수행하는 공정들은 집적 회로 제조업계의 업자들에게 알려져 있다.
도 2 및 8을 참조하여, 본 발명의 다른 실시예에서, 도 2의 어떠한 구조들(40, 41, 42, 44 및 46)이 형성되기 전에, 채널 도펀트가 기판(30)의 코어 영역 내에 주입되어, 도 8에 도시된 바와 같이 플래시 메모리 셀의 채널 영역을 도핑한다. 예를 들어 붕소와 같은 p형 도펀트 또는 예를 들어 인과 같은 n형 도펀트가 될 수 있는 채널 도펀트의 주입이 수행되어, 플래시 메모리 셀의 임계 전압을 조정하거나, 집적 회로 제조업계의 업자에게 알려져있는 플래시 메모리 셀의 바람직하지 않은 쇼트 채널 효과를 최소화한다.
종래 기술에서는, 적어도 6×1013/cm2의 주입 농도를 갖는 채널 도펀트가 플래시 메모리 셀의 채널 영역을 도핑하는 데에 이용되었다. 하지만, 이러한 고농도의 채널 도펀트를 이용하게 되면, 채널 도펀트가 바람직하지 않은 쇼트 채널 효과를 최소화하기 위해 이용될 때, 플래시 메모리 셀의 임계 전압이 증가하여 플래시 메모리 셀의 속도 성능을 저하시킬 수 있다. 또한, 이러한 고농도의 채널 도펀트를 이용하게 되면, 채널 캐리어 이동도가 감소되어, 결과적으로 플래시 메모리 셀의 구동 전류를 감소시킬 수 있다. 또한, 이러한 고농도의 채널 도펀트를 이용하게 되면, 채널 도펀트가 플래시 메모리 셀의 임계 전압을 조정하는 데에 이용될 때, 바람직하지 않은 쇼트 채널 효과가 증가되거나, 드레인 및 소스 접합들에 대한 브레이크다운 전압이 감소될 수 있다.
도 2를 참조하여, 본 발명의 이러한 대안적인 실시예에서, 어떠한 구조들(40, 41, 42, 44 및 46)이 형성되기 전에 기판(30)의 코어 영역 내에 주입되는 채널 도펀트의 농도는, 드레인 영역 및 소스 라인의 도핑에 개별적인 주입 공정들을 이용함으로써, 종래 기술의 적어도 6×1013/cm2의 범위에서 약 4×1013/cm2내지 약 0/cm2의 보다 낮은 범위로 감소된다. 드레인 영역 및 소스 라인을 도핑하는 개별적인 주입 공정들때문에, (본원에서 설명되는) 플래시 메모리 셀의 소스 라인의 주입 공정은 또한 플래시 메모리 셀의 임계 전압을 조정하는 데에, 그리고/또는 플래시 메모리 셀의 바람직하지 않은 쇼트 채널 효과를 최소화하는 데에 이용될 수 있다.
반도체 기판(30)이 처리될 때 (예를 들어, 본원에서 설명되는 드레인 영역(58)에 대해 MDD 주입이 수행된 후) 열 처리 동안, 소스 라인 도펀트는 소스 라인(52)으로부터 게이트 아래의 소스 라인(52)과 드레인 영역(58) 간의 반도체 기판의 채널 영역 내로 확산된다. 채널 영역 내의 소스 라인 도펀트는 플래시 메모리 셀의 임계 전압을 변경하고, 그리고/또는 플래시 메모리 셀의 쇼트 채널 효과를 줄인다.
본 발명의 일 실시예에서, 채널 도펀트가 반드시 주입되는 것은 아니며, (본원에서 설명되는) 플래시 메모리 셀의 소스 라인을 주입하는 공정이 플래시 메모리셀의 임계 전압을 조정하고 그리고/또는 플래시 메모리 셀의 바람직하지 않은 쇼트 채널 효과를 최소화하는 데에 독점적으로 이용된다. 대안적으로, 약 4×1013/cm12보다 적은 보다 낮은 농도의 채널 도펀트가 플래시 메모리 셀의 채널 영역을 도핑하는 데에 이용된다. 이 경우, (본원에서 설명되는) 플래시 메모리 셀의 소스 라인 주입 공정은 또한, 플래시 메모리 셀의 임계 전압을 조정하고 그리고/또는 플래시 메모리 셀의 바람직하지 않은 쇼트 채널 효과를 최소화하는 데에 이용된다. 어느 경우라도, (본원에서 설명되는) 드레인 영역 주입 공정과 별개인 소스 라인 주입공정은, 소스 라인 주입 공정의 파라미터들을 조정하여, 플래시 메모리 셀의 임계 전압을 조정하고 그리고/또는 플래시 메모리 셀의 바람직하지 않은 쇼트 채널 효과를 최소화할 수 있다.
보다 낮은 농도의 채널 도펀트를 이용함으로써, 플래시 메모리 셀에 대한 보다 낮은 임계 전압이 달성되어 속도 성능이 개선된다. 또한, 쇼트 채널 효과는 소스 라인 주입 공정에 의해 최소화될 수 있다. 또한, 보다 낮은 농도의 채널 도펀트를 이용함으로써, 드레인 및 소스 접합들에 대한 브레이크다운 전압이 증가되어 플래시 메모리 셀의 신뢰도를 높인다. 또한, 보다 낮은 농도의 채널 도펀트를 이용함으로써, 채널 영역을 통과하는 전하 캐리어의 이동도가 덜 저하되어, 플래시 메모리 셀의 구동 전류가 보다 높아지게 된다.
예시적인 N 채널 플래시 메모리 셀에서는, 플래시 메모리 셀의 쇼트 채널 효과를 최소화하기 위해 어떠한 구조들(40, 41, 2, 44 및 46)이 형성되기 전에, 채널 도펀트로서 붕소가 기판(30)의 코어 영역 내에 주입된다. 그러나, 종래 기술의 적어도 6×1013/cm2의 고농도의 채널 도펀트는 N 채널 플래시 메모리 셀의 임계 전압을 증가시켜, 플래시 메모리 셀의 속도 성능을 저하시킨다. 본 예에서, (본원에서 설명되는) 개별적인 소스 라인 주입 공정은 플래시 메모리 셀의 쇼트 채널 효과를 최소화하는 데에 이용된다. 따라서, 채널 도펀트로서의 붕소의 농도가 4×1013/cm2보다 적게 감소하거나, 또는 쇼트 채널 효과가 소스 라인 주입 공정으로부터 이미 최소화되었기 때문에, 이러한 채널 도펀트의 주입이 제거될 수 있다. 이와 같이 채널도펀트로서의 붕소의 농도가 감소하기 때문에, 플래시 메모리 셀의 임계 전압이 감소되어 플래시 메모리 셀의 속도 성능을 개선시킨다.
본 발명의 다른 양상에서, 채널 도펀트의 도전형은, 소스 라인 주입 공정이 플래시 메모리 셀의 쇼트 채널 효과를 최소화하거나 플래시 메모리 셀의 임계 전압을 변경하기 위해 이용될 때의 소스 라인 주입 공정의 소스 라인 도펀트의 도전형과 같다. 이를 테면, 채널 도펀트 및 소스 라인 주입 공정의 소스 라인 도펀트는, 드레인 도펀트가 n형 도펀트일 때에는 p형 도펀트가 될 수 있다. 예를 들어, 본 발명의 일 실시예에 따르면, 채널 도펀트 및 소스 라인 주입 공정의 소스 라인 도펀트는, 드레인 도펀트가 n형 도펀트일 때에는 붕소로 이루어질 수 있다.
본 발명의 다양한 실시예들은 또한 SONOS(실리콘-산화물-질화물-산화물-실리콘)형 메모리 디바이스들에 적용될 수 있다. 도 7은 본 발명에 따라 소스측 붕소 주입부(52) 및 MDD 드레인측 주입부(58)를 갖는 SONOS형 메모리 디바이스(33)를 도시한다. SONOS형 메모리 디바이스(33)는 도 2 내지 6의 스택 플래시 메모리 셀(32)과 동일한 방법으로 처리된다. 본 발명은 NAND 및 NOR형 메모리 구성들에 적용될 수 있다.
도시되지는 않았지만, 코어 영역 내의 선택 게이트 트랜지스터들, 주변 영역 내의 고전압 트랜지스터들 및 저전압 트랜지스터들, 워드라인들, 접촉들, 상호연결들, 캡슐화 산화물층을 형성하기 위해 일련의 마스크 및 식각 단계들(예를 들어, 자기 정렬되는 식각 단계들)이 이용된다. 이때, 상기 캡슐화 산화물층은 테트라에틸오쏘실리케이트(TEOS), 보로포스포테트라에틸오쏘실리케이트(BPTEOS), 포스포실리케이트 글래스(PSG) 또는 보로포스포실리케이트 글래스(BPSG) 등을 포함한다. 상기 단계들은 본 발명에 따라 메모리 셀들을 형성하는 동안 그리고/또는 형성한 후에 수행될 수 있다. 이러한 단계들은 종래에 알려져 있다.
본 발명이 특정한 바람직한 실시예 또는 실시예들에 관련하여 제시되고 설명되었지만, 상세한 설명 및 첨부 도면을 통해 등가 변경 및 변형이 이루어질 수 있음이 당업자에게 명백할 것이다. 특히 상기 설명된 구성 요소들(어셈블리, 디바이스, 회로 등)에 의해 수행되는 다양한 기능들에 관련하여, 이러한 구성 요소들을 설명하는 데에 이용되는 ("수단"에 대한 어떠한 언급을 포함하는) 용어는, 본원에서 설명되는 본 발명의 예시적인 실시예들에서 기능을 수행하는 개시된 구조와 구적으로 등가는 아닐지라도, 달리 나타내지 않는 한, 설명된 구성 요소의 특정한 기능을 수행하는(즉, 기능이 같은) 어떠한 구성 요소에 대응한다. 또한, 본 발명의 특정한 특징이 몇 개의 실시예들중 단지 하나와 관련하여 설명되었지만, 이러한 특징은 어떠한 소정의 또는 특정한 응용에 대해 바람직하고 유익할 때 다른 실시예들의 1개 이상의 특징들과 결합될 수 있다.
Claims (10)
- 반도체 기판 상에 플래시 메모리 셀을 제조하는 방법으로서,상기 반도체 기판 내에 채널 도펀트를 주입하는 단계와, 여기서 상기 반도체 기판 내에 주입되는 상기 채널 도펀트의 농도는 약 4×1013/cm2보다 적으며;상기 기판 상에 소스 라인 마스크를 형성하는 단계와, 여기서 상기 소스 라인 마스크는 상기 반도체 기판의 소스 라인을 노출시키는 개구부를 가지며;상기 소스 라인 마스크의 개구부를 통해 상기 반도체 기판의 노출된 소스 라인 내에 제 1 도전형의 소스 라인 도펀트를 주입하는 단계와, 여기서 상기 채널 도펀트의 도전형은 상기 소스 라인 도펀트의 상기 제 1 도전형과 같으며;상기 반도체 기판으로부터 상기 소스 라인 마스크를 제거하는 단계와;상기 반도체 기판 상에 드레인 마스크를 형성하는 단계와, 여기서 상기 드레인 마스크는 상기 반도체 기판의 드레인 영역을 노출시키는 개구부를 가지며;상기 플래시 메모리 셀의 드레인 영역을 형성하기 위해, 상기 드레인 마스크의 개구부를 통해 상기 반도체 기판의 노출된 드레인 영역 내에 제 2 도전형의 드레인 도펀트를 주입하는 단계와, 여기서 상기 소스 라인 도펀트의 상기 제 1 도전형은 상기 드레인 도펀트의 상기 제 2 도전형과 반대이고, 상기 반도체 기판의 채널 영역은 상기 소스 라인과 상기 드레인 영역 사이에 배치되며; 그리고상기 플래시 메모리 셀의 임계 전압을 변경하거나, 상기 플래시 메모리 셀의쇼트 채널 효과를 줄이기 위해, 상기 소스 라인으로부터 상기 채널 영역 내로 확산하는 상기 소스 라인 도펀트를 이용하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 1 항에 있어서,상기 소스 라인 도펀트 및 상기 채널 도펀트는, 상기 드레인 도펀트가 n형 도펀트일 때, 붕소로 이루어지는 것을 특징으로 하는 방법.
- 제 1 항에 있어서,상기 채널 도펀트를 주입하는 단계는, 상기 반도체 기판 내에 주입되는 상기 채널 도펀트의 농도가 실질적으로 제로가 되도록 수행되지 않는 것을 특징으로 하는 방법.
- 제 1 항에 있어서,상기 소스 라인 도펀트가 상기 채널 영역 내로 확산되도록 상기 반도체 기판을 가열하는 단계를 더 포함하는 것을 특징으로 하는 방법.
- 제 1 항에 있어서,상기 소스 라인 도펀트는 약 1×1013원자/cm2내지 5×1014원자/cm2의 주입량으로 약 10keV 내지 약 40keV의 에너지로 주입되는 것을 특징으로 하는 방법.
- 반도체 기판 상에 제조된 플래시 메모리 셀로서,제 1 도전형의 소스 라인 도펀트를 상기 반도체 기판 내에 주입하여 형성된 소스 라인과;제 2 도전형의 드레인 도펀트를 상기 반도체 기판 내에 주입하여 형성된 드레인 영역과, 여기서 상기 소스 라인 도펀트의 상기 제 1 도전형은 상기 드레인 도펀트의 상기 제 2 도전형과 반대이며; 그리고상기 소스 라인과 상기 드레인 영역 사이에 배치된 채널 영역을 포함하며,상기 채널 도펀트는, 상기 채널 영역 내에 주입되는 상기 채널 도펀트의 농도가 약 4×1013/cm2보다 적도록, 상기 채널 영역 내에 주입되고;상기 채널 도펀트의 도전형은 상기 소스 라인 도펀트의 상기 제 1 도전형과 같으며;상기 소스 라인으로부터 상기 채널 영역 내로 확산되는 상기 소스 라인의 상기 소스 라인 도펀트는, 상기 플래시 메모리 셀의 임계 전압을 변경하거나, 상기 플래시 메모리 셀의 쇼트 채널 효과를 줄이는 것을 특징으로 하는 플래시 메모리 셀.
- 제 6 항에 있어서,상기 소스 라인 도펀트와 상기 채널 도펀트는, 상기 드레인 도펀트가 n형 도펀트일 때, 붕소로 이루어지는 것을 특징으로 하는 플래시 메모리 셀.
- 제 6 항에 있어서,상기 채널 도펀트의 주입은, 상기 반도체 기판 내에 주입되는 상기 채널 도펀트의 농도가 실질적으로 제로가 되도록 수행되지 않는 것을 특징으로 하는 플래시 메모리 셀.
- 제 6 항에 있어서,상기 반도체 기판은 상기 소스 라인 도펀트가 상기 채널 영역 내로 확산되도록 가열되는 것을 특징으로 하는 플래시 메모리 셀.
- 제 6 항에 있어서,상기 소스 라인 도펀트는 약 1×1013원자/cm2내지 5×1014원자/cm2의 주입량으로 약 10keV 내지 약 40keV의 에너지로 주입되는 것을 특징으로 하는 플래시 메모리 셀.
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/699,711 | 2000-10-30 | ||
| US09/699,711 US6653189B1 (en) | 2000-10-30 | 2000-10-30 | Source side boron implant and drain side MDD implant for deep sub 0.18 micron flash memory |
| US29185901P | 2001-05-18 | 2001-05-18 | |
| US60/291,859 | 2001-05-18 | ||
| PCT/US2001/046127 WO2002037552A2 (en) | 2000-10-30 | 2001-10-30 | Doping for flash memory cell |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20040010550A true KR20040010550A (ko) | 2004-01-31 |
Family
ID=26967018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2003-7005902A KR20040010550A (ko) | 2000-10-30 | 2001-10-30 | 깊은 서브 0.18 미크론 플래시 메모리 셀을 위한 소스측붕소 주입에 의한 채널 도핑의 낮춤 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US20020106852A1 (ko) |
| EP (1) | EP1338032A2 (ko) |
| KR (1) | KR20040010550A (ko) |
| CN (1) | CN1470066A (ko) |
| AU (1) | AU2002230574A1 (ko) |
| WO (1) | WO2002037552A2 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100806039B1 (ko) * | 2006-08-31 | 2008-02-26 | 동부일렉트로닉스 주식회사 | 플래시 메모리 소자 및 이의 제조 방법 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004049453A1 (en) * | 2002-11-26 | 2004-06-10 | Advanced Micro Devices, Inc. | Retrograde channel doping to improve short channel effect |
| KR101005638B1 (ko) * | 2006-12-04 | 2011-01-05 | 주식회사 하이닉스반도체 | 반도체 메모리 소자 및 제조방법 |
| US8643101B2 (en) | 2011-04-20 | 2014-02-04 | United Microelectronics Corp. | High voltage metal oxide semiconductor device having a multi-segment isolation structure |
| US8501603B2 (en) | 2011-06-15 | 2013-08-06 | United Microelectronics Corp. | Method for fabricating high voltage transistor |
| US20130043513A1 (en) | 2011-08-19 | 2013-02-21 | United Microelectronics Corporation | Shallow trench isolation structure and fabricating method thereof |
| CN102446719B (zh) * | 2011-09-08 | 2014-05-28 | 上海华力微电子有限公司 | 提高浮体动态随机存储单元写入速度的方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5592003A (en) * | 1992-12-28 | 1997-01-07 | Nippon Steel Corporation | Nonvolatile semiconductor memory and method of rewriting data thereto |
| JP4070249B2 (ja) * | 1994-11-22 | 2008-04-02 | 株式会社ルネサステクノロジ | 半導体集積回路装置の製造方法 |
| JP2956549B2 (ja) * | 1995-09-14 | 1999-10-04 | 日本電気株式会社 | 半導体記憶装置及びその製造方法とデータ消去方法 |
| US6074914A (en) * | 1998-10-30 | 2000-06-13 | Halo Lsi Design & Device Technology, Inc. | Integration method for sidewall split gate flash transistor |
-
2001
- 2001-10-30 AU AU2002230574A patent/AU2002230574A1/en not_active Abandoned
- 2001-10-30 US US10/012,666 patent/US20020106852A1/en not_active Abandoned
- 2001-10-30 WO PCT/US2001/046127 patent/WO2002037552A2/en not_active Application Discontinuation
- 2001-10-30 KR KR10-2003-7005902A patent/KR20040010550A/ko not_active Application Discontinuation
- 2001-10-30 CN CNA018176704A patent/CN1470066A/zh active Pending
- 2001-10-30 EP EP01990808A patent/EP1338032A2/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100806039B1 (ko) * | 2006-08-31 | 2008-02-26 | 동부일렉트로닉스 주식회사 | 플래시 메모리 소자 및 이의 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| AU2002230574A1 (en) | 2002-05-15 |
| WO2002037552A2 (en) | 2002-05-10 |
| CN1470066A (zh) | 2004-01-21 |
| US20020106852A1 (en) | 2002-08-08 |
| WO2002037552A3 (en) | 2003-03-13 |
| EP1338032A2 (en) | 2003-08-27 |
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