CN1470066A - 源极侧边植入硼以减少沟道掺杂的深次0.18微米闪存单元 - Google Patents
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Abstract
为了在半导体底材上制作一快闪存储单元，将一沟道掺杂物植入该半导体底材。来自该植入制程的该半导体底材的沟道掺杂物浓度小于约4×1013/cm2。在该底材上形成一源极线掩模，且该源极线掩模具有一开口以暴露出该半导体底材上的源极线。以具有第一导电性质的源极线掺杂物植入该半导体底材上所暴露的源极线。然后自该半导体底材上移除该源极线掩模。在该半导体底材上形成一漏极掩模，且该漏极掩模具有一开口以暴露出该半导体底材上的漏极区域。以具有第二导电性质的漏极掺杂物植入该半导体底材上所暴露的漏极区域。在该源极线与该漏极区域间布置该半导体底材之一沟道区域。该第一导电性质与该第二导电性质相反。此外，该沟道掺杂物的导电性质与该源极线掺杂物的第一导电性质相同。使用自该源极线扩散至该沟道区域的该源极线掺杂物，以变更该快闪存储单元的阈值电压亦或降低该快闪存储单元的短沟道效应，使得所植入的沟道掺杂物具有较低的浓度，或甚至可剔除该沟道掺杂物的植入，以提升该快闪存储单元的可靠度与执行速度。
Description
技术领域
本发明涉及制作例如EEPROM等快闪存储元件的改进方法。更确切地说，本发明涉及具有不同植入的源极与漏极掺杂以及具有较低的沟道掺杂的非挥发性快闪存储元件，以增进执行速度并将该快闪存储单元的短沟道效应减至最低。
背景技术
半导体组件一般包括在一底材之上或之中形成多重个别部件。这些组件通常包含一高密度区块及一低密度区块。举例而言，如图1a所示的已有技术，诸如闪存10的存储元件在单一底材13上由一个或多个高密度核心区域11及一低密度外围部份12所构成。该高密度核心区域11一般由至少一个个别可寻址、相当等同的浮接栅极类存储单元的M×N数组所组成，且该低密度外围部份12一般包括输入/输出(I/O)电路以及选择性寻址该个别存储单元的电路(例如，将所选择的源极、栅极与漏极连接至预定电压或阻抗，以完成诸如编程、读取或删除等指定操作的译码器)。
图1b所示的已有技术代表在图1a所示的核心区域11中，一典型存储单元14的片断剖面图。如此的存储单元14一般包括该源极14b、该漏极14a与在一底材中的沟道15或P阱16；且该堆栈栅极结构14c覆盖该沟道15。该堆栈栅极14c进一步包括一形成于该P阱16的表面上的薄介电层17a(一般指称为隧道氧化物)。该堆栈栅极14c亦包括一覆盖于该隧道氧化物17a的多晶硅浮接栅极17b以及一覆盖于该浮接栅极17b的插入式多晶硅(interpoly)介电层17c。该插入式多晶硅介电层17c通常是多层绝缘体，例如以两个氧化物层夹着一个氮化物层的氧化物-氮化物-氧化物(ONO)层。最后，将一多晶硅控制栅17d覆盖在该插入式多晶硅介电层17c之上。每一堆栈栅极14c与一字线(WL0，WL，…，WLn)相耦合，而每一漏极选择晶体管的漏极则与一位线(BL0，BL，…，BLn)相耦合。依照该沟道15中由堆栈栅极结构14c所形成的电场，该存储单元14的沟道15在该源极14b及该漏极14a之间通导电流。使用外围译码器及控制电路，每一存储单元14得寻址以具有编程、读取及删除等功能。
在半导体产业中，具有不断地走向更高组件密度的趋势以增进电路速度与封装密度。为了达到这样的高密度，人们已经且仍旧继续为缩小半导体晶圆上的组件尺寸而努力。在此，缩小是指将组件结构及电路尺度按照一比例缩小以产生一较小的组件，其功能则是依据一较大而未缩小的组件参数而定。为了达到这样的尺度缩小，则需要求集成电路特点具有越来越小的尺寸。这包括将栅极长度算进去的集成电路特点的宽度及间距。
对于小集成电路特点的要求引起了许多关于快闪存储元件的问题，尤其是关于效能的一致性与可靠度等问题。举例而言，当诸如栅极长度的集成电路特点尺寸减少时，尺寸(诸如栅极长度)的变化则增加。亦即，当尺寸减少时，不易维持对最小线宽的控制。当栅极长度减少时，短沟道的效应则增加。在某些例子中，氮化的隧道氧化物层亦促成了短沟道效应的增加。
当源极与漏极间的长度缩小时即发生短沟道效应。短沟道效应包括Vt迁移(Vt是阈值电压)、漏极所引发的能障降低(DIBL)以及多余行漏电。DIBL通常是由在短沟道组件上施加漏极电压所造成。换句话说，漏极电压造成表面电位的降低。
根据上述的观点与问题，如何以较高的集成度制作更高品质的快闪存储单元是急待解决的问题，尤其是对于具有减少短沟道效应的次0.18微米快闪存储单元而言。
发明内容
据此，藉由分离掺杂该漏极区域与一源极线的各植入步骤，以及藉由减少植入该快闪存储单元的沟道区域的沟道掺杂物浓度，以制造具有最小短沟道效应及较高执行速度之一非挥发性快闪存储单元。
在本发明之一般方面，为了在一半导体底材上制造一快闪存储单元，将一沟道掺杂物植入该半导体底材之中。在该半导体底材中藉由植入的沟道掺杂物浓度小于约4×1013/cm2。在该底材上方形成一源极线掩模，且该源极线掩模具有一开口以暴露于该半导体底材的源极线。透过该源极线掩模的开口将一第一导电性质的源极线掺杂物植入该半导体底材所暴露的源极线。然后将该源极线掩模自该半导体底材上移除。在该半导体底材上形成一漏极掩模，且该漏极掩模具有一开口以暴露于该半导体底材的漏极区域。透过该漏极线掩模的开口将一第二导电性质的漏极掺杂物植入该半导体底材所暴露的漏极区域。
该半导体底材之一沟道区域布置于该源极线及该漏极区域之间。该源极线掺杂物的第一导电性质与该漏极区域的第二导电性质相反。此外，该沟道掺杂物的导电性质与该源极线掺杂物的第一导电性质相同。根据本发明之一方面，自该源极线扩散至该沟道区域的源极线掺杂物用于变更该快闪存储单元的阈值电压或用于减少该快闪存储单元的短沟道效应。
在本发明的另一实施例中，并未执行该沟道掺杂物的植入，使得在该半导体底材中透过植入的方式所得到的该沟道掺杂物浓度为零。
如此，藉由较低的该沟道掺杂物浓度，可令该快闪存储单元达到一较低的阈值电压以增进执行速度。此外，短沟道效应仍然得以透过该源极线的植入制程而加以最小化。再者，藉由较低的该沟道掺杂物浓度，可提高该漏极与源极接合处的崩溃电压，使该快闪存储单元具有较高的可靠度。另外，藉由较低的该沟道掺杂物浓度，可维持通过该沟道区域的电荷载流子飘移率，使该快闪存储单元具有较高的驱动电流。
藉由考虑以下对本发明的详细说明并参考所附图标，将更容易理解本发明上述及其它的特点及优点。
附图说明
图1a说明一快闪存储芯片的已有技术平面配置图。
图1b说明一堆栈栅极快闪存储单元的已有技术片断剖面图。
图2是一剖面示意图，其中说明依照本发明的制作一非挥发性快闪存储元件的某一方面。
图3是一剖面示意图，其中说明依照本发明的制作一非挥发性快闪存储元件的另一方面。
图4是一剖面示意图，其中说明依照本发明的制作一非挥发性快闪存储元件的又一方面。
图5是一剖面示意图，其中说明依照本发明的制作一非挥发性快闪存储元件的再一方面。
图6是一剖面示意图，其中说明依照本发明的一非挥发性堆栈快闪存储元件的某一方面。
图7是一剖面示意图，其中说明依照本发明的一非挥发性SONOS快闪存储元件的某一方面。
图8是一剖面示意图，其中显示依照本发明的一额外实施例，在形成图2中的该栅极堆栈之前，将一沟道掺杂物植入该底材。
图9是一剖面示意图，其中显示依照本发明的另一实施例，在形成图6中的该漏极区域之后，藉由一源极区域掺杂物的MDD植入而形成一源极区域。
此处所指称的图标皆是为清楚说明而绘制，因此并未按比例而绘制。在第1图、图2、图3、图4、图5、图6、图7、图8及图9中具有相同参考数字的组件是指称具有相似结构及功能的组件。
具体实施方式
本发明涉及制作对该源极与漏极具有不同沟道掺杂的非挥发性快闪存储元件。其结果为提供一具有减少短沟道效应的非挥发性快闪存储元件。依照本发明，当制作非挥发性快闪存储元件时，不需要在源极侧边植入加热步骤之后进行侧面扩散。本发明是参考图标而加以说明，其中所有相同的参考数字均是用来指称相同的组件。
本发明及其优点可藉由结合图2至图9所示的制程而加以理解，其中所有相同的数字代表相同的特点。
结合图2至图9，一用以展示如何制作快闪存储单元的较进步的半导体制程流程详细描述如下。这个制程强调在该底材的核心区域中的活动，其中该区域是该堆栈存储单元及该选择栅极晶体管后续放置的位置。说到这里，该底材包含两个区域；亦即，外围区域与核心区域；而该底材的核心区域包含有两个区域；亦即，该堆栈存储单元区域。
请参阅图2，其中提供一具有一堆栈存储单元32的底材30以及浅沟渠隔离区域41。该堆栈存储单元32是位于底材30的核心区域的该堆栈存储单元中。该浅沟渠隔离区域41包含一绝缘材料，例如二氧化硅或氮化硅。虽然可使用任何适当的制程流程，但是该具有一堆栈存储单元32的底材30可如下述的内容所提供。
该底材30一般是一硅底材，选择性地具有不同组件、区域、亦或其上的沉积层；包括金属层、能障层、介电层、组件结构、主动区域例如主动硅区域、主动组件及被动组件包括P阱、N阱、额外多晶硅栅极、字线、源极区域、漏极区域、位线、基极、射极、集极、导线、导电栓塞等等。在该底材30的至少一部份之上或在整个底材30之上，使用诸如干式氧化、湿式氧化、快速热氧化或化学气相沉积(CVD)等任何适当的方法，以提供一第一氧化层40。
可选择地，第一氧化层40可使用一氮化制程加以氮化。在某些范例中，使用一氮化的第一氧化层40将促成短沟道效应。本发明将这些效应最小化，因此得以在快闪存储元件(氮化隧道氧化层)中使用氮化的第一氧化层40。该氮化的第一氧化层亦促成隧道氧化物可靠度的改进。
使用任何诸如现地掺杂制程的适当的制程，在第一氧化层40的提供一第一多晶硅层42。该第一多晶硅层42是多晶硅或掺杂的无结晶硅。多晶硅是使用CVD技术所形成。该掺杂的无结晶硅层是使用现地掺杂制程所制成。该第一掺杂的无结晶硅层42(亦命名为Poly1)接着形成该堆栈存储单元的浮接栅极。用于制作该第一掺杂的无结晶硅薄层所使用的掺杂物是磷与砷的至少一者。
使用任何适当的方法在该Poly1层42的至少一部份上提供一介电层44。该介电层44较佳地是一ONO多重介电层，其包含三个沉积层；亦即一氧化层44a、一氮化层44b及另一氧化层44c。该介电层接着形成该堆栈存储单元32的插入式多晶硅介电层。
使用任何适当的方法在该底材的至少一部份上提供一第二多晶硅层46。该第二多晶硅层46接着形成该堆栈存储单元的控制栅极(亦命名为Poly2)。该第二多晶硅层46是由多晶硅或掺杂的无结晶硅所构成。
虽未图标，但可使用任何适当的方法在该Poly2层的部份之上提供额外的沉积层。例如，可在该Poly2层的至少一部份之上提供一硅化钴或硅化钨层，且可在该硅化钨层上提供一氮氧化硅层。
使用不同的掩模及蚀刻步骤以在该结构的核心区域的堆栈存储单元区域内形成存储单元(定义栅极)。一个或多个光阻亦或硬掩模亦或部份形成的堆栈存储单元(未图标)可用来当作掩模。蚀刻通常是一层一层地进行以达到最大蚀刻选择性。例如，该Poly2层是使用不同于蚀刻氧化层的蚀刻化学所蚀刻。虽然仅图标了一个堆栈快闪存储单元32，但是在该结构的核心区域中形成了复数个存储单元。在进行后续步骤前，该结构是选择性地清洁。该堆栈快闪存储单元32(及图7的该SONOS型存储单元)可具有一约为0.18微米或更小的宽度(栅极长度)。
请参阅图3，其中该结构上方形成一掩模，留下暴露在外的Vss线。掩模48的形成涉及在该结构上使用一光阻或硬掩模以一自动对准源(SAS)掩模进行图案化，为进一步的制程留下源极线开口50。也就是说，掩模48在底材30之上形成开口50，后续形成的源极线则可透过该开口50而形成。
在该掩模形成之后，一源极线掺杂物，如硼，通过在掩模48中的开口50植入到形成源极侧掺杂的暴露的源极线52(到底材30的暴露部分)。该源极线掺杂物可以在多晶硅1或浮接栅极之下部分地扩散。该源极线掺杂物可以是P型或n型，但优选为P型。
在一实施例中，该源极线掺杂物是以大约10keV到大约40keV的能量将大约1×1013原子/cm2到大约5×1014原子/cm2的剂量植入。在另一实施例中，该源极线掺杂物是以大约15keV到大约30keV的能量将大约5×1013原子/cm2到大约2×1014原子/cm2的剂量植入。在又一实施例中，该源极线掺杂物是以大约15keV到大约25keV的能量将大约5×1013原子/cm2到大约2×1014原子/cm2的剂量植入。替代硼或除了硼之外，亦可(以同样的能量与剂量阶级)植入磷。
请参考图4，该源极线掺杂物植入之后，接着移除该罩幕48，并选择性地清洁该结构。请注意，并不需要使用热处理以提升栅极下方(Poly1栅极42的下方)硼的扩散。
请参阅图5，该结构上方形成一掩模54，留下暴露的该存储单元32的漏极区域，并执行一中等剂量漏极(Medium Dosage drain；MDD)植入以形成漏极58区域。该掩模54的形成涉及在该结构上使用一光阻或硬掩模以图案化一MDD掩模，并为后续制程留下漏极区域56的开口。也就是说，掩模54在底材30的上形成开口56，后续形成的漏极则可透过该开口56而形成。该MDD掩模覆盖在整个外围以及并不对应于该漏极区域的该核心区域的部份之上。换句话说，该MDD掩模覆盖在该源极线之上。
该MDD植入形成一高掺杂浓度的接合处。该掺杂物可为p型或n型，但以n型较佳。尤其，该掺杂物较佳地是以一n+植入，例如砷或磷。该MDD植入掺杂物较佳地是该源极线掺杂物的相反；也就是说，当该源极线掺杂物是p型时，该MDD植入则是n型，而当该源极线掺杂物是n型时，该MDD植入则是p型。在一实施例中，该MDD植入是以大约30keV到大约60keV的能量及大约5×1013原子/cm2到大约5×1014原子/cm2的剂量执行之。在另一实施例中，该MDD植入是以大约35keV到大约55keV的能量及大约1×1014原子/cm2到大约1×1015原子/cm2的剂量执行之。
请参阅图6，在该MDD漏极侧边植入后，接着移除该掩模54，并选择性地清洁该结构。可藉由执行一热处理以提升硼52及在栅极下方(Poly1栅极42的下方)该MDD植入58的扩散。在一实施例中，该热处理涉及将该结构在一钝气环境中，以大约400℃到1200℃的温度，加热大约1秒到5分钟。钝气包括氦、氖、氩、氪及氙。在另一实施例中，该热处理涉及将该结构在一钝气环境中，以大约500℃到1100℃的温度，加热大约15秒到2分钟。
请参阅图9，然后，藉由将一源极区域掺杂物植入以形成该快闪存储单元的源极区域64的方式，进行一源极侧边连接的植入。该源极区域64是以一例如由光阻材料所构成的源极区域掩模60加以图案化，以形成一开口62。透过该暴露的开口62，可将该源极区域掺杂物植入该半导体底材30的部份，以形成源极区域64。
该源极区域掺杂物与该漏极掺杂物具有相同的导电性质，用以对该漏极区域58执行该MDD的植入，如此处的描述。这样的快闪存储元件的源极区域是与该源极线52截然不同，其中为形成该源极线52所植入的该源极线掺杂物的导电性质是与该漏极掺杂物的导电性质相反。将该源极区域64图案化的制程，以及为形成这样的源极区域64所执行之后续源极侧边连接植入，均为集成电路制造的技术领域内具一般技艺者所熟知的内容。
在本发明的另一实施例中，请参阅图2及图8，在形成任何图2中的结构40、41、42、44及46前，将一沟道掺杂物植入该底材30的核心区域以掺杂该快闪存储单元的沟道区域，如图8所示。执行这样的沟道掺杂物的植入是用以调整该快闪存储单元的阈值电压，或将该快闪存储单元中非预期的短沟道效应最小化，其中该沟道掺杂物可由诸如硼的p型掺杂物或由诸如磷的n型掺杂物所构成，如集成电路制造的技术领域内具一般技艺者所熟知。
在已有技术中，使用一植入浓度至少为6×1013/cm2的沟道掺杂物以掺杂该快闪存储单元的沟道区域。然而，以如此高的沟道掺杂物浓度，当使用该沟道掺杂物以最小化非预期的短沟道效应时，会增加该快闪存储单元的阈值电压，进而降低该快闪存储单元的执行速度。此外，如此高的沟道掺杂物浓度，会减少电荷载流子飘移率而导致该快闪存储单元的驱动电流减小的结果。另外，以如此高的沟道掺杂物浓度，当使用该沟道掺杂物以调整该快闪存储单元的阈值电压时，会增加非预期的短沟道效应或减低漏极与源极接合处的崩溃电压。
在这个本发明的不同实施例中，请参阅图2，在形成任何结构40、41、42、44及46之前，植入该底材30核心区域的该沟道掺杂物的浓度，从至少6×1013/cm2的已有技术范围降低大约4×1013/cm2至0/cm2的较低范围，并结合使用个别的植入制程以掺杂该漏极区域及该源极线。因为掺杂该漏极区域及该源极线的植入制程是以个别实施的方式进行，故植入该快闪存储单元源极线的制程(如此处所描述)可用于进一步调整该快闪存储单元的阈值电压，亦或进一步将该快闪存储单元的非预期短沟道效应最小化。
在热处理过程中，当加热该半导体底材30时(诸如该漏极区域在如此处所描述的MDD植入之后)，该源极线掺杂物由该源极线52扩散至该半导体底材介于源极线52及该漏极区域58且位于该栅极下方的沟道区域。该沟道区域内的源极线掺杂物改变该快闪存储单元的阈值电压亦或降低该快闪存储单元中的短沟道效应。
在本发明的一实施例中，完全无沟道掺杂物的植入，且该快闪存储单元源极线的植入制程(如此处所描述)是专门用来调整该快闪存储单元的阈值电压亦或将该快闪存储单元的非预期短沟道效应最小化。另外，一少于大约4×1013/cm2的较低浓度的沟道掺杂物是用于掺杂该快闪存储单元的沟道区域。在那种情形之下，对该快闪存储单元的源极线的植入制程(如此处所描述)亦是用于进一步调整该快闪存储单元的阈值电压，亦或将该快闪存储单元的非预期短沟道效应进一步最小化。在任何情形下，与该漏极区域的植入制程(如此处所描述)相区隔的该源极线植入制程允许进一步调整该源极线植入制程的参数，以调整该快闪存储单元的阈值电压，亦或将该快闪存储单元的非预期短沟道效应最小化。
以较低的沟道掺杂物浓度，可达到一较低的阈值电压以提升该快闪存储单元的执行速度。此外，在源极线的植入制程中仍能将短沟道效应最小化。另外，以较低的沟道掺杂物浓度，可增加该漏极与该源极接合处的崩溃电压，使该快闪存储单元达到更高的可靠度。此外，以较低的沟道掺杂物浓度，使通过该沟道区域的电荷载流子飘移率较无减小，令该快闪存储单元达到更高的驱动电流。
在一N沟道快闪存储单元的范例中，于形成任何结构40、41、42、44及46之前，将硼当作一沟道掺杂物而植入该底材30的核心区域内，以将该快闪存储单元的短沟道效应最小化。然而，在这种浓度至少为6×1013/cm2的高浓度已有技术沟道掺杂物之下，会增加N沟道快闪存储单元的阈值电压，进而导致该快闪存储单元执行速度的降低。在本范例中，该个别的源极线植入制程(如此处所描述)是用于将该快闪存储单元的短沟道效应最小化。因此，当作沟道掺杂物的硼的浓度可降至小于4×1013/cm2或者可剔除这种沟道掺杂物的植入，因为短沟道效应早已在源极线的植入制程中加以最小化了。以硼作为沟道掺杂物的这种浓度降低，可降低该快闪存储单元的阈值电压以提升该快闪存储单元的执行速度。
在本发明的另一方面，当该源极线植入制程是用来将该快闪存储单元的短沟道效应最小化或变更该快闪存储单元的阈值电压时，该沟道掺杂物的导电性质则是与该源极线植入制程中的源极线掺杂物的导电性质相同。举例而言，当该漏极掺杂物是一n型掺杂物时，该沟道掺杂物与该源极植入制程中的源极掺杂物两者均可由p型掺杂物所构成。例如，依照本发明之一实施例，当该漏极掺杂物是一n型掺杂物时，该沟道掺杂物与该源极植入制程中的源极掺杂物两者均可由硼所构成。
本发明的许多实施例亦可应用到SONOS(硅-氧化物-氮化物-氧化物-硅)型的存储元件。请参阅图7，其中依照本发明显示一具有源极侧边硼植入52及一MDD漏极侧边植入58的SONOS型的存储元件33。该SONOS型的存储元件33是依照与制作图2至图6中的堆栈快闪存储单元32相同的方法加以处理。因此，图7与图6类似。本发明可应用于NAND及NOR型的存储组态。
虽未图标，但已使用一系列的掩模及蚀刻步骤(诸如自动对准蚀刻步骤)以于该核心区域内形成选择栅极晶体管、于边缘地区形成高电压晶体管及低电压晶体管、字线、接点、接合处、封装的氧化膜，例如tetraethylorthosilicate(TEOS)、borophosphotetraethylorthosilicate(BPTEOS)、phosphosilicate glass(PSG)或borophosphosilicate glass(BPSG)等等。依照本发明，这些步骤可在存储单元的形成期间亦或之后进行。这些步骤为本技术领域所熟知。
虽然本发明已藉由特定的较佳实施例所显示及描述，然而本技术领域内的技术人员在阅读并了解本说明书及附图之后，可以显而易见地对本发明进行等同的变更及修改。尤其是对于上述的部件(组件、组件、电路等等)所执行的不同功能而言，除非特别指明，否则用来描述这些部件的专有名词(包括任何对「方法」的指称)是意图对应于任何部件，其可执行由所描述的部件所指定的功能(亦即，功能上等同)，即使在结构上与所揭露的结构不同，该结构为可执行本发明在此说明的实施例中的功能。此外，虽然本发明的特点已由许多实施例中的一个所揭露，然而可能因为对给定或特定的应用而言有需要或较具优势，故可将这样的特点与其它实施例的一个或多个其它特点结合。
Claims (10)
1.一种在半导体底材上制作快闪存储单元的方法，该方法包括：
在该半导体底材中植入一沟道掺杂物，其中在该半导体底材中所植入的沟道掺杂物浓度小于大约4×1013/cm2；
在该底材上形成一源极线掩模，其中该源极线掩模具有一开口以暴露出该半导体底材的源极线；
通过该源极线掩模的开口将一具有第一导电性质的源极线掺杂物植入该半导体底材上所暴露出的源极线；
其中该沟道掺杂物的导电性质与该源极线掺杂物的导电性质相同；
自该半导体底材上移除该源极线掩模；
在该半导体底材上形成一漏极掩模，其中该漏极掩模具有一开口以暴露出该半导体底材的漏极区域；
通过该漏极线掩模的开口将一具有第二导电性质的漏极线掺杂物植入该半导体底材上所暴露出的漏极线，以形成该半导体底材的一漏极区域；
其中该源极线掺杂物的第一导电性质与该漏极掺杂物的导电性质相反；
其中该半导体底材的一沟道区域布置于该源极线及该漏极区域之间；以及
使用自该源极线扩散至该沟道区域的该源极线掺杂物，以变更该快闪存储单元的阈值电压或降低该快闪存储单元的短沟道效应。
2.如权利要求1所述的方法，其中当漏极掺杂物是n型掺杂物时，该源极掺杂物及该沟道掺杂物是由硼所构成。
3.如权利要求1所述的方法，其中并未执行该沟道掺杂物的植入步骤，使得该半导体底材中来自植入的该沟道掺杂物浓度相当于零。
4.如权利要求1所述的方法，其中进一步包括：
对该半导体底材进行加热，使得该源极掺杂物扩散至该沟道区域的步骤。
5.如权利要求1所述的方法，其中该源极线掺杂物是以大约10keV到大约40keV的能量将大约1×1013原子/cm2到大约5×1014原子/cm2的剂量植入。
6.一种在半导体基底上所制作的快闪存储单元，该快闪存储单元包括：
在该半导体底材中以具有第一导电性质的源极掺杂物植入所形成的一源极线；
在该半导体底材中以具有第二导电性质的漏极掺杂物植入所形成的一漏极区域；
且其中该源极线掺杂物的第一导电性质是与该漏极掺杂物的第二导电性质相反；
介于该源极线与该漏极区域间的一沟道区域，其中在该沟道区域内植入一沟道掺杂物，使得该沟道区域中来自植入的沟道掺杂物浓度小于约4×1013/cm2；
且其中该沟道掺杂物的导电性质与该源极线掺杂物的第一导电性质相同；
且其中自该源极线扩散至该沟道区域的该源极线的该源极线掺杂物，可变更该快闪存储单元的阈值电压或降低该快闪存储单元的短沟道效应。
7.如权利要求6所述的快闪存储单元，其中当漏掺杂物是n型掺杂物时，该源极掺杂物及该沟道掺杂物是由硼所构成。
8.如权利要求6所述的快闪存储单元，其中并未执行该沟道掺杂物的植入步骤，使得该半导体底材中来自植入的该沟道掺杂物浓度相当于零。
9.如权利要求6所述的快闪存储单元，其中对该半导体底材进行加热，使得该源极掺杂物扩散至该沟道区域。
10.如权利要求6所述的快闪存储单元，其中该源极线掺杂物是以大约10keV到大约40keV的能量将大约1×1013原子/cm2到大约5×1014原子/cm2的剂量植入。
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