KR100471510B1 - 비휘발성 반도체 기억 장치 - Google Patents

비휘발성 반도체 기억 장치 Download PDF

Info

Publication number
KR100471510B1
KR100471510B1 KR10-2001-0054997A KR20010054997A KR100471510B1 KR 100471510 B1 KR100471510 B1 KR 100471510B1 KR 20010054997 A KR20010054997 A KR 20010054997A KR 100471510 B1 KR100471510 B1 KR 100471510B1
Authority
KR
South Korea
Prior art keywords
source
nitrogen
drain
gate electrode
main surface
Prior art date
Application number
KR10-2001-0054997A
Other languages
English (en)
Other versions
KR20020060043A (ko
Inventor
시미즈사토시
Original Assignee
미쓰비시덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 미쓰비시덴키 가부시키가이샤 filed Critical 미쓰비시덴키 가부시키가이샤
Publication of KR20020060043A publication Critical patent/KR20020060043A/ko
Application granted granted Critical
Publication of KR100471510B1 publication Critical patent/KR100471510B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
    • H01L29/7885—Hot carrier injection from the channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region

Abstract

본 발명의 비휘발성 반도체 기억 장치는 주표면을 갖는 반도체 기판(1)과, 그 주표면 상에 터널 산화막(4)을 거쳐서 형성되어 소스(2) 및 드레인(3a, 3b)을 갖는 복수의 메모리셀 트랜지스터를 구비한다. 그리고, 소스(2)와 드레인(3a, 3b) 중 적어도 한쪽이, 그 표면 근방에 농도 피크가 위치하도록 질소를 포함한다.

Description

비휘발성 반도체 기억 장치{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE}
본 발명은 비휘발성 반도체 기억 장치 및 그 제조 방법에 관한 것으로, 보다 특정적으로는 성능 및 신뢰성을 향상시킬 수 있도록 개량된 비휘발성 반도체 기억 장치 및 그 제조 방법에 관한 것이다.
최근, 비휘발성 반도체 기억 장치의 일종인 플래쉬 메모리는 다이나믹 랜덤 액세스 메모리(DRAM)보다 저렴하게 제조할 수 있기 때문에, 차세대를 짊어지는 메모리 장치로서 기대되고 있다.
도 11은 종래의 플래쉬 메모리의 메모리셀부의 단면도이다. 도 11에 도시하는 바와 같이, 반도체 기판(1)의 표면에, 소스선에 접속되는 소스(2)와, 대응한 비트선에 접속되는 드레인(3)이 마련되어 있다.
반도체 기판(1) 위에 터널 산화막(4)을 개재하여, 정보를 축적하기 위한 플로팅 게이트 전극(5)이 마련되어 있다. 플로팅 게이트 전극(5) 상에, 층간 절연막(예컨대, 산화막/질화막/산화막의 적층막(ONO 막))(6)을 개재하여, 대응한 워드선에 접속되는 제어 게이트 전극(7)이 마련되어 있다.
플로팅 게이트 전극(5)의 바로 아래에 위치하는 터널 산화막(4)의 FN(Fowler-Nordheim) 전류 현상이나, 채널 핫 일렉트론(CHE) 현상 등에 의해서, 플로팅 게이트 전극(5)에 전자를 주입하던가 플로팅 게이트 전극(5)에 축적된 전자를 인출함으로써, 소거나 기록이 이루어진다. 플로팅 게이트 전극(5)에 있어서의 전자의 상태에 따라서, 임계값의 2치 상태가 만들어지고, 그 상태에 따라서「0」이나「1」이 판독된다.
이러한 플래쉬 메모리나 EEPROM과 같은 플로팅 게이트형 비휘발성 반도체 메모리에 있어서, 가장 일반적으로 이용되고 있는 어레이 구성은 NOR형 어레이이다. NOR형 어레이는 각 행의 메모리셀 트랜지스터의 드레인 확산층 상에 콘택트를 형성하고, 금속 배선이나 폴리사이드 배선 등으로 비트선을 행 방향으로 형성하는 것이다. 즉, NOR형 어레이는 각 열의 메모리셀 트랜지스터의 게이트 배선과 비트선을 매트릭스 형상으로 형성하는 어레이 구성이다.
도 12는 NOR형 어레이를 나타내는 회로도이다. 도 13은 NOR형 어레이의 레이아웃을 도시하는 도면이다.
도 14는 도 13에 있어서의 300-300선에 따른 단면도이다. 도 15는 도 13에 있어서의 400-400선에 따른 단면도이다. 도 16은 도 13에 있어서의 500-500선에 따른 단면도이다. 이들 도면에서, 참조 부호 8은 비트선 콘택트, 참조 부호 9는 활성 영역, 참조 부호 10은 분리 산화막, 참조 부호 11은 산화막을 나타내고 있다.
이들 도면을 참조하면, 각 블럭(예컨대, 512K 비트의 메모리셀 트랜지스터로 구성됨)의 메모리셀 트랜지스터의 소스(2)는 모두 접속된다. 이와 같이 모든 소스(2)를 접속할 때, 셀프 얼라인 소스 구조(self-aligning source structure) 를 이용하면, 메모리셀 트랜지스터의 미세화에 대단히 유용하다.
셀프 얼라인 소스 구조란, 각 메모리셀 트랜지스터의 소스(2)의 접속 시에, 각 메모리셀 트랜지스터의 확산층 상에 콘택트부를 형성하여, 이들을 금속 배선에 의해 접속한다는 것은 아니다.
셀프 얼라인 소스 기술에서는, 우선 도 17에 도시하는 바와 같이, 메모리셀 트랜지스터의 제어 게이트 전극(7)을 형성한 후에, 소스(2)만을 개구하도록 레지스트(12)를 형성한다.
레지스트(12)의 단부는 제어 게이트 전극(7) 상에 형성된다. 도 16과 도 17에 도시하는 바와 같이, 레지스트(12)와 제어 게이트 전극(7)을 마스크 재료로하여, 소스(2)에 존재하는 분리 산화막을 에칭 제거한다.
또한, 소스(2)에 비소를 이온 주입한다. 이것에 의해, 각 소스(2)를 열 방향으로 확산층을 거쳐 접속된다. 이들은 셀프 얼라인으로 형성된다. 또, 도 16중, 점선으로 나타낸 부분은 에칭 제거된 분리 산화막을 나타내고 있다.
메모리셀 트랜지스터의 소스를 모두 활성 영역에서 형성하고, 이들을 금속 배선으로 접속하는 경우에는 얼라인먼트 여유가 필요하게 되어, 소스의 게이트 간격은 크게 할 수 밖에 없다.
그러나, 셀프 얼라인 소스 기술에서는 메모리셀 트랜지스터의 소스를 확산층을 통해 접속하기 때문에, 메모리셀 트랜지스터의 소스를 사이에 두는 게이트와 게이트의 간격을, 최소 디자인 룰에 따라 형성할 수 있다. 나아가서는 메모리셀 트랜지스터의 미세화가 실현된다.
그러나, 최근의 현저한 디자인 룰의 축소에 따라, 셀프 얼라인 소스 구조를 적용한 플래쉬 메모리에 있어서, 최소 디자인 룰로 형성할 수 있는 게이트 길이는 점점 더 짧게 되고 있다.
이 경우, 메모리셀 트랜지스터의 숏 채널(short channel) 효과가 커져, 채널 농도를 높게 하거나 또는 포켓(pocket) 구조(예컨대, n형의 소스를 둘러싸는 p+ 포켓 영역을 마련하는 구조)를 채용하지 않으면, 펀치 스루에 의해 셀이 정상적으로 동작하지 않게 된다.
n형 메모리셀 트랜지스터의 경우, 채널 주입 또는 포켓 영역 형성에는 붕소(B)를 이용하는 것이 일반적이다. 그러나, 붕소를 과도하게 주입하면, 그 후의 열 처리에 의해, 도 18에 도시하는 바와 같이, 기판(1)에 결정 결함(13)이 발생하는 것이 일반적으로 알려져 있다.
그 결과, 메모리셀 트랜지스터의 소스/드레인 사이에 리크가 발생하여, 장치 성능을 현저하게 저하시킨다. 또한, 결정 결함(13)이 터널 산화막(4)의 아래까지 연장한 경우에는 내구력(endurance)이나 잔류성(retention) 등의 신뢰성이 현저하게 저하한다.
도 19에는 도 18에 나타내는 제 1 및 제 2 적층 게이트(20a, 20b)의 형성 후 사이드월 스페이서(sidewall spacer)의 형성까지의 제 1 종래 기술의 흐름을 나타낸다.
우선, 도 20에 도시하는 바와 같이, 제 1 및 제 2 적층 게이트(20a, 20b)를 형성한다. 다음에, 도 21에 도시하는 바와 같이, 셀의 소스부만을 개구하는 레지스트(28)를 사진 제판에 의해 형성한다. 레지스트(28)를 마스크에 이용하여, 분리 산화막을 제거하는 에칭과, 제거된 부분을 확산층 배선으로 하기 위한 이온 주입을 실행하여, 셀프 얼라인 소스를 완성시킨다.
이 경우의 이온 주입으로서, 확산층 배선인 소스를 형성하기 위한 비소 주입을 실행한다. 펀치 스루를 채널로의 고농도 주입으로 억제하는 경우, 분리 산화막형성 후, 터널 산화막(4)의 형성 전에 셀부에 붕소의 고농도 주입을 실행한다.
포켓 구조인 셀의 경우, 셀프 얼라인 소스 공정에 있어서, 비소 주입 이외에 붕소의 고농도 주입을 실행한다.
다음에, 도 22에 도시하는 바와 같이, 레지스트(28)를 제거하고, 도 23에 도시하는 바와 같이, 사이드월 스페이서 형성용의 절연막(14)을 퇴적한다. 그 후, 도 24에 도시하는 바와 같이, 플로팅 게이트 전극(5)의 소스단 및 드레인단을 둥글게 할 목적으로, 플로팅 게이트 전극(5) 및 제어 게이트 전극(7)의 사이드월 산화를 실행한다. 다음에, 도 25에 도시하는 바와 같이, 절연막(14)을 에치백(etched back)하여, 사이드월 스페이서(18)를 형성한다.
도 26은 제 2 종래 기술의 제조 공정을 나타내는 흐름이다. 도 27에 도시하는 바와 같이, 제 1 및 제 2 적층 게이트(20a, 20b)를 형성하여, 셀프 얼라인 소스 공정(사진 제판＋에칭＋이온 주입＋레지스트 제거)을 종료한다.
그 후, 플로팅 게이트 전극(5) 및 제어 게이트 전극(7)의 사이드월 산화를 실행한다. 다음에, 절연막을 퇴적하고 이것을 에치백한다. 그에 따라, 도 28에 도시하는 바와 같이, 사이드월 스페이서(18)를 형성한다.
전술한 셀프 얼라인 소스 공정에서 주입되는 비소는 확산층 배선을 형성하기 위해 고농도로 주입할 필요가 있다. 구체적으로는 1×1O15~ 1×1O16atoms/cm2 정도의 비소 주입이 필요하다.
이 비소 주입 후의 소스(기판)는 거의 완전히 비정질화된다. 이와 같이 비정질화된 기판은 후의 열처리, 예컨대, 제 1 종래예에서는 절연막(14)의 퇴적시, 제 2 종래예에서는 사이드월 산화시에 재결정화가 실행된다.
이 재결정화는 비정질화되지 않은 기판의 안(내부)쪽으로부터의 성장과, 기판 표면으로부터의 성장의 양쪽 성장에 의해 실행된다. 따라서, 붕소가 고농도로 주입되고 있는 경우, 양쪽으로부터의 성장이 마주치게 되는 영역에서 결정 결함이 발생하기 쉽게 된다.
또한, 비휘발성 반도체 기억 장치의 신뢰성에 관한 중요 항목으로서는, 재기록 반복에 대한 내성이다.
메모리셀 트랜지스터에 기록/소거를 반복하여 실행할 때에, 상정하고 있는 전자만이 주입/인출되면 좋지만, 전압 배치 등에 의해 터널 산화막(4)에 정공이 주입되는 경우가 있다. 이 경우, 터널 산화막(4)과 기판(1)의 계면에 계면 준위가 생성되어, 셀의 이동도가 실효적으로 작게 되므로, 기록 속도, 소거 속도 또는 그 양쪽 모두가 늦는다는 문제도 있었다.
도 29에는 이 재기록 반복에 대한 내성인 내구력 특성을 나타낸다. 이 도면에 도시하는 바와 같이, 내구력 특성이 열화하고 있는 것을 알 수 있다.
이상과 같이, 종래의 비휘발성 반도체 기억 장치에서는 상기한 바와 같은 결정 결함의 발생이나 계면 준위의 생성 등에 의해 신뢰성이 저하한다는 문제가 있었다.
본 발명의 목적은 상기 과제를 해결하기 위해서 이루어진 것으로, 비휘발성 반도체 기억 장치의 신뢰성을 향상시키는 데 있다.
본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참고로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.
본 발명에 따른 비휘발성 반도체 기억 장치는 주표면을 갖는 반도체 기판과, 주표면 상에 터널 절연막을 거쳐서 형성되어 소스 및 드레인을 갖는 복수의 메모리셀 트랜지스터를 구비하고, 소스와 드레인의 적어도 한쪽이, 소스와 드레인의 적어도 한쪽의 표면 근방에 농도 피크가 위치하도록 질소를 포함한다.
이와 같이, 소스의 표면 근방에 농도 피크가 위치하도록 기판에 질소를 도입함으로써, 기판 표면으로부터의 재결정화를 억제할 수 있다. 그에 따라, 기판 내부로부터 재결정화를 진행시킬 수 있어, 기판 내부에 결정 결함이 발생하는 것을 억제할 수 있다. 또한, 드레인의 표면 근방에 농도 피크가 위치하도록 반도체 기판에 질소를 도입함으로써, 정공이 터널 산화막에 주입되는 것에 의한 터널 산화막과 기판의 계면에서의 계면 준위의 생성을 억제할 수 있다.
상기 비휘발성 반도체 기억 장치는 바람직하게는 NOR형 비휘발성 반도체 기억 장치이다. 또한, 메모리셀 트랜지스터의 소스는 바람직하게는 상기 주표면에 형성된 불순물 확산층을 거쳐서 서로 전기적으로 접속된다.
본 발명은 NOR형 비휘발성 반도체 기억 장치에 대하여 유용하며, 특히 불순물 확산층을 거쳐서 서로 전기적으로 접속된, 소위 셀프 얼라인 소스 구조를 갖는 비휘발성 반도체 기억 장치에 대하여 유용하다.
상기 질소의 농도 피크는 바람직하게는 기판 표면에서 1OOnm 이내에 위치한다. 더욱 바람직하게는 질소의 농도 피크는 기판 표면에서 30nm 이내에 위치한다.
이 범위 내로 질소를 도입함으로써, 기판 표면으로부터의 재결정화를 효과적으로 억제할 수 있어, 결정 결함의 발생을 억제할 수 있다. 또한, 터널 산화막과 기판의 계면에서의 계면 준위의 생성도 효과적으로 억제할 수 있다.
상기 질소의 피크 농도는 바람직하게는 1×1O19cm-3 이상 1×1O22cm-3 이하이다. 이러한 농도의 질소를 기판 표면에 도입함으로써, 기판 표면으로부터의 재결정화를 효과적으로 억제할 수 있고, 또한 상기 계면 준위의 생성도 효과적으로 억제할 수 있다.
소스와 드레인 모두가 상기 질소를 포함하는 경우, 소스에 포함되는 질소의 농도가 드레인에 포함되는 질소의 농도 이상이어도 무방하고, 드레인에 포함되는 질소의 농도가 소스에 포함되는 질소의 농도보다 높아도 무방하다.
전자의 경우에는 기판 표면으로부터의 재결정화를 중점적으로 억제할 수 있고, 후자의 경우에는 메모리셀의 드레인 근방에서의 계면 준위의 생성을 중점적으로 억제할 수 있다.
또한, 소스만이 상기 질소를 포함하는 것이어도 무방하고, 드레인만이 상기 질소를 포함하는 것이어도 무방하다. 그에 따라, 기판 표면으로부터의 재결정화와 계면 준위의 생성중 어느 한쪽만을 억제하면 좋은 장치에 대하여 유용하게 된다.
본 발명에 따른 비휘발성 반도체 기억 장치의 제조 방법은 하기의 각 공정을 구비한다. 반도체 기판의 주표면 상에 터널 절연막을 거쳐서 복수의 메모리셀 트랜지스터의 게이트를 형성한다. 메모리셀 트랜지스터의 소스 및 드레인의 적어도 한쪽의 형성 영역에, 소스와 드레인의 적어도 한쪽의 표면 근방에 농도 피크가 위치하도록 질소를 주입한다. 상기 주표면에 소스와 드레인을 형성한다.
이와 같이, 소스 및 드레인의 적어도 한쪽의 형성 영역에, 그 표면 근방에 농도 피크가 위치하도록 질소를 주입함으로써, 상술한 바와 같이, 기판 표면으로부터의 재결정화와, 계면 준위의 생성 중 적어도 한쪽을 억제할 수 있다.
상기 소스 형성 공정은 바람직하게는 소스 형성 영역을 노출시켜 드레인 형성 영역을 피복하는 마스크층을 형성하는 공정과, 이 마스크층을 이용하여 소스 형성 영역 상에 위치하는 분리 절연막을 제거하는 공정과, 마스크층을 이용하여 소스 형성 영역에 불순물을 주입함으로써 소스를 형성하는 공정을 포함한다. 이 경우, 상기 질소를 주입하는 공정은 바람직하게는 상기 마스크층을 이용하여 소스 형성 영역에 질소를 주입하는 공정을 포함한다. 즉, 셀프 얼라인 소스 형성 공정에서, 기판 표면에 질소를 주입한다.
그에 따라, 소스의 표면 근방에 질소를 주입할 수 있어, 기판 표면으로부터의 재결정화를 억제할 수 있다.
상기 질소를 주입하는 공정은 게이트를 마스크로 하여 소스 및 드레인 형성 영역에 질소를 주입하는 공정을 포함하는 것이어도 무방하다.
그에 따라, 소스 및 드레인의 표면 근방에 질소를 주입할 수 있어, 기판 표면으로부터의 재결정화와 또한 계면 준위의 생성도 억제할 수 있다. 이 때, 상기의 셀프 얼라인 소스 형성 공정에서의 질소 주입과 병용함으로써, 드레인으로의 질소 주입량보다도 소스로의 질소 주입량을 많게 할 수 있어, 기판 표면으로부터의 재결정화를 중점적으로 억제할 수 있다.
또한, 상기 질소를 주입하는 공정은 드레인 형성 영역을 노출시켜 소스 형성 영역을 피복하는 마스크층을 형성하는 공정과, 이 마스크층을 이용하여 드레인 형성 영역에 질소를 주입하는 공정을 포함하는 것이어도 무방하다.
그에 따라, 드레인의 표면 근방에 질소를 주입할 수 있어, 계면 준위의 생성을 억제할 수 있다.
또, 상기의 셀프 얼라인 소스 형성 공정에서의 질소 주입과, 드레인 형성 영역으로의 질소 주입을 병용하는 경우, 드레인 형성 영역으로의 질소 주입량을, 소스 형성 영역으로의 질소 주입량보다 많게 하여도 무방하다. 그에 따라, 계면 준위의 생성을 중점적으로 억제할 수 있다.
이하, 도 1∼도 10을 이용하여 본 발명의 실시예에 대하여 설명한다.
(실시예 1)
도 1은 본 실시예 1에 있어서의 NOR형 플래쉬 메모리(비휘발성 반도체 기억 장치)의 메모리셀 트랜지스터의 단면도이다.
도 1에 도시하는 바와 같이, 반도체 기판(1)의 주표면 상에 복수의 메모리셀 트랜지스터를 형성한다. 각 메모리셀 트랜지스터는 제 1 또는 제 2 적층 게이트(20a, 20b)와, 소스(2) 및 드레인(3a, 3b)을 갖는다.
소스(2)는 상기 주표면에 형성된 불순물 확산층(도시하지 않음)을 거쳐서 서로 전기적으로 접속된다. 즉, 도 1에 나타내는 소스(2)는 소위 셀프 얼라인 소스 구조를 갖는다.
제 1 및 제 2 적층 게이트(20a, 20b)는 반도체 기판(1)의 주표면 상에 터널 산화막(4)을 거쳐서 형성되며, 플로팅 게이트 전극(5)과 제어 게이트 전극(7)을 갖는다.
플로팅 게이트 전극(5)은 제 1 폴리 실리콘막으로 구성되고, 제어 게이트 전극(7)은 제 2 폴리 실리콘막과 텅스텐 실리사이드막으로 구성된다. 플로팅 게이트 전극(5)과 제어 게이트 전극(7) 사이에 층간 절연막(6)을 형성하고, 층간 절연막(6)은, 예컨대 산화막, 질화막 및 산화막의 적층 구조(ON0막)로 형성된다.
또, 제 1 및 제 2 적층 게이트(20a, 20b)의 사이드월 상에는 사이드월 스페이서(18)를 형성한다.
본 발명에서는 소스(2)와 드레인(3a, 3b) 중 적어도 한쪽이 그 표면 근방에 농도 피크가 위치하도록 질소를 포함하는 것을 중요한 특징으로 한다.
소스(2)의 표면 근방에 농도 피크가 위치하도록 반도체 기판(1)의 주표면에 질소를 도입함으로써, 반도체 기판(1)의 주표면으로부터의 재결정화를 억제할 수 있다.
그것에 의해, 반도체 기판(1)의 내부로부터만 재결정화를 진행시킬 수 있어, 붕소가 반도체 기판(1)의 내부에 고농도로 존재하고 있었다고 해도, 반도체 기판(1)의 내부에 결정 결함이 발생하는 것을 억제할 수 있다.
그 결과, 소스(2)와 드레인(3a, 3b) 사이의 리크 전류나, 소스(2)와 반도체 기판(1) 사이의 리크 전류를 억제할 수 있어, 메모리셀 트랜지스터의 신뢰성이 향상된다.
또한, 드레인(3a, 3b)의 표면 근방에 농도 피크가 위치하도록 반도체 기판(1)의 주표면에 질소를 도입함으로써, 정공이 터널 산화막(4)에 주입되는 것에 의한 터널 산화막(4)과 반도체 기판(1)과의 계면에서의 계면 준위의 생성을 억제할 수 있다. 그에 따라, 재기록의 반복에 따른 메모리셀 트랜지스터의 Vth의 변동을 억제할 수 있어, 내구력 특성을 향상시킬 수 있다.
도 2에는 도 1에서의 100-100선 단면에 있어서의 소정의 원소(비소, 붕소, 질소)의 프로파일을 나타낸다.
도 2에 도시하는 바와 같이, 소스(2)의 표면 근방에 농도 피크가 위치하도록 소스(2)의 표면으로부터 반도체 기판(1)의 내부에 걸쳐 질소를 도입하고 있다. 보다 자세하게는, 소스(2)의 표면에서 질소 농도가 가장 높아지고, 소스(2)의 표면으로부터 반도체 기판(1)의 내부를 향하여 질소 농도는 한번 감소하지만, 다시 소스(2)의 표면 근방에서 주입시의 Rp(Projection Range) 부근에서 질소 농도는 높아지고, 소스(2)의 표면 근방에서 소정 깊이의 위치에 질소 농도의 피크가 존재하며, 이 피크 위치로부터 반도체 기판(1)의 심부(深部)를 향해 감에 따라서 질소 농도는 다시 감소한다.
소스(2) 내부의 질소 농도 피크는 반도체 기판(1)의 주표면에서 100nm 이내에 위치한다. 바람직하게는 이 질소의 농도 피크는 30nm 이내에 위치한다. 그에 따라, 반도체 기판(1)의 주표면으로부터의 재결정화를 효과적으로 억제할 수 있어, 결정 결함의 발생을 억제할 수 있다.
소스(2) 내부의 질소 피크 농도는 n+ 확산 영역 형성을 위한 비소의 피크 농도보다 낮고, p+ 포켓 영역(도시하지 않음) 형성을 위한 붕소의 피크 농도보다 높으며, 1×1O20cm-3 이상 1×1O22cm-3 이하이다. 바람직하게는, 질소의 피크 농도는 1O19cm-3 이상 1O22cm-3 이하이다. 이러한 농도의 질소를 기판 표면에 도입함으로써, 기판 표면으로부터의 재결정화를 효과적으로 억제할 수 있다.
또, 드레인(3a, 3b)에, 상기의 프로파일과 마찬가지의 프로파일로 되도록 질소를 도입하여도 무방하다. 그에 따라, 터널 산화막(4)과 반도체 기판(1)의 계면에서의 계면 준위의 생성을 효과적으로 억제할 수 있다.
다음에, 도 3 내지 도 5를 이용하여, 본 실시예 1의 NOR형 플래쉬 메모리에서의 메모리셀 트랜지스터의 제조 방법에 대하여 설명한다.
우선, 공지의 방법으로, 반도체 기판(1)의 주표면 상에 터널 산화막(4)을 거쳐서 제 1 및 제 2 적층 게이트(20a, 20b)를 형성하고, 반도체 기판(1)의 주표면에 소정의 불순물을 주입하여 드레인(3a, 3b)을 형성한다. 다음에, 도 3에 도시하는 바와 같이, 메모리셀 트랜지스터의 소스(2) 형성 영역만을 개구하는 레지스트(30)를 사진 제판에 의해 형성한다.
이 레지스트(30)를 마스크로 이용하여 건식 에칭을 실행함으로써, 확산층 배선(소스(2))으로 되어야 할 부분의 분리 산화막을 제거한다. 다음에, 도 3에 도시하는 바와 같이, 레지스트(30)를 마스크로서 이용하여, 15∼70keV, 도즈량 1×1O15∼1×1016/cm2 의 조건으로 비소 주입을 실행한다. 그에 따라, 도 4에 도시하는 바와 같이, 소스(2)로 되는 n+확산 영역, 즉 셀프 얼라인 소스 구조를 형성한다.
다음에, 도 4에 도시하는 바와 같이, 레지스트(30)를 마스크로서 이용하여, 15∼70keV, 도즈량 1×1O14∼1×1015/cm2 의 조건으로 붕소 주입을 실행한다. 그에 따라, 도 5에 도시하는 바와 같이, 소스(2)를 둘러싸는 p+확산 영역(포켓 영역)(31)을 형성할 수 있어, 메모리셀 트랜지스터의 펀치 스루를 억제할 수 있다.
다음에, 도 5에 도시하는 바와 같이, 레지스트(30)를 마스크로서 이용하고, 예컨대 0.5keV∼40keV 정도의 저에너지로, 반도체 기판(1)의 주표면을 겨냥하여 5×1O14∼5×1016/cm2 정도의 질소를 주입한다. 그에 따라, 도 2에 나타내는 프로파일로 되도록 질소를 반도체 기판(1)에 주입할 수 있다. 또, 이 질소 주입은 비소 주입이나 붕소 주입 전에 실행하여도 무방하다.
그 후, 사이드월 스페이서 형성용의 절연막을 퇴적하고, 플로팅 게이트 전극(5) 및 제어 게이트 전극(7)의 사이드월 산화를 실행하며, 상기 절연막을 에치백하여 사이드월 스페이서(18)를 형성한다. 이상의 공정을 거쳐서 도 1에 나타내는 메모리셀 트랜지스터를 형성할 수 있다.
(실시예 2)
다음에, 도 6 및 도 7을 이용하여, 본 발명의 실시예 2에 대하여 설명한다. 본 실시예 2에서는 소스(2)와 드레인(3a, 3b) 양쪽에 질소를 도입하고 있다. 그에 따라, 반도체 기판(1)의 주표면으로부터의 재결정화를 억제하면서 터널 산화막(4)과 반도체 기판(1)과의 계면에서의 계면 준위의 생성을 억제할 수 있다.
도 6에 도시하는 바와 같이, 소스(2)와 드레인(3a, 3b) 중 어느 한쪽에 있어서의 질소의 프로파일도, 도 2에 나타내는 실시예 1에 있어서의 질소의 프로파일과 마찬가지 경향을 나타내고 있는 것을 알 수 있다.
또한, 도 6에 나타내는 예에서는 소스(2)에 포함되는 질소 농도를, 드레인(3a, 3b)에 포함되는 질소 농도 이상으로 하고 있다. 그에 따라, 반도체 기판(1)의 주표면으로부터의 재결정화를 중점적으로 억제할 수 있다.
따라서, 본 실시예 2는 계면 준위의 발생에 의한 내구력 특성의 열화보다도 소스(2)의 결정 결함에 의한 불량이 큰 메모리셀 구조에 대하여 유용하다.
다음에, 도 7을 이용하여, 본 실시예 2의 NOR형 플래쉬 메모리에서의 메모리셀 트랜지스터의 제조 방법에 대하여 설명한다.
실시예 1의 경우와 마찬가지로, 공지의 방법으로 반도체 기판(1)의 주표면 상에 제 1 및 제 2 적층 게이트(20a, 20b)를 형성하고, 예컨대 0.5keV∼40keV 정도의 저에너지로, 반도체 기판(1)의 주표면을 겨냥하여 5×1O14∼5×1016/cm2 정도의 질소를 주입한다.
다음에, 실시예 1과 마찬가지 방법으로, 확산층 배선으로 되어야 할 부분의 분리 산화막을 제거하고, 비소 주입, 붕소 주입 및 소스(2)로의 질소 주입을 실행한다. 그에 따라, 도 6에 나타내는 것과 같은 프로파일로 되도록 반도체 기판(1)의 주표면에 질소를 도입할 수 있다.
또, 셀프 얼라인 소스 형성 공정에서 질소 주입을 실행하지 않으면, 소스(2)와 드레인(3a, 3b)에 포함되는 질소 농도는 같게 된다. 또한, 셀프 얼라인 소스 형성 공정 자체를 실행하지 않는 경우도 마찬가지로 된다.
(실시예 3)
다음에, 도 8 및 도 9를 이용하여, 본 발명의 실시예 3에 대하여 설명한다. 본 실시예 3에 있어서도, 소스(2)와 드레인(3a, 3b) 양쪽에 질소를 도입하고 있다.
또한 본 실시예 3의 경우도, 도 8에 도시하는 바와 같이, 소스(2)와 드레인(3a, 3b) 중 어느 한쪽에서의 질소의 프로파일도, 도 2에 나타내는 실시예 1에 있어서의 질소의 프로파일과 마찬가지의 경향을 나타내고 있는 것을 알 수 있다.
본 실시예 3에서는 도 8에 도시하는 바와 같이, 드레인(3a, 3b)에 포함되는 질소 농도를 소스(2)에 포함되는 질소 농도보다도 높게 하고 있다. 그에 따라, 터널 산화막(4)과 반도체 기판(1)의 계면에서의 계면 준위의 생성을 중점적으로 억제할 수 있다.
따라서, 본 실시예 3은 소스(2)의 결정 결함에 의한 불량보다도, 계면 준위의 발생에 의한 내구력 특성의 열화가 큰 메모리셀 구조에 대하여 유용하다.
다음에, 도 9를 이용하여 본 실시예 3의 NOR형 플래쉬 메모리에서의 메모리셀 트랜지스터의 제조 방법에 대하여 설명한다.
실시예 1의 경우와 마찬가지로, 공지의 방법으로 반도체 기판(1)의 주표면 상에 제 1 및 제 2 적층 게이트(20a, 20b)를 형성하고, 도 9에 도시하는 바와 같이, 소스(2)의 형성 영역을 덮은 드레인(3a, 3b)의 형성 영역을 노출시키는 레지스트(32)를 사진 제판에 의해 반도체 기판(1)의 주표면 상에 형성한다.
이 레지스트(32), 제 1 및 제 2 적층 게이트(20a, 20b)를 마스크로서 이용하고, 예컨대 0.5keV∼40keV 정도의 저에너지로, 반도체 기판(1)의 주표면을 겨냥하여 1×1O15∼2×1016/cm2정도의 질소를 주입한다.
다음에, 실시예 1과 마찬가지 방법으로, 확산층 배선으로 되어야 할 부분의 분리 산화막을 제거하고, 비소 주입, 붕소 주입 및 소스(2)로의 질소 주입을 실행한다. 그에 따라, 도 8에 나타내는 것과 같은 프로파일로 되도록 반도체 기판(1)의 주표면에 질소를 도입할 수 있다.
또, 본 실시예 3에서는 셀프 얼라인 소스 형성 공정 전에 질소 주입을 실행했지만, 셀프 얼라인 소스 형성 공정 후에 질소 주입을 실행하여도 무방하다.
(실시예 4)
다음에, 도 10을 이용하여 본 발명의 실시예 4에 대하여 설명한다. 본 실시예 4에서는 드레인(3a, 3b)에만 질소를 도입하고 있다. 본 실시예 4의 경우도, 도 10에 도시하는 바와 같이, 드레인(3a, 3b)에서의 질소의 프로파일은 도 2에 나타내는 실시예 1에 있어서의 질소의 프로파일과 마찬가지의 경향을 나타내고 있는 것을 알 수 있다.
상기한 바와 같이, 드레인(3a, 3b)에 질소를 도입함으로써, 터널 산화막(4)과 반도체 기판(1)과의 계면에서의 계면 준위의 생성을 억제할 수 있다. 따라서, 본 실시예 4는 소스(2)의 결정 결함이 발생하기 어려운 메모리셀 구조에 대하여 유용하다.
다음에, 본 실시예 4의 NOR형 플래쉬 메모리에서의 메모리셀 트랜지스터의 제조 방법에 대하여 설명한다.
실시예 3의 경우와 마찬가지 공정을 거쳐서, 도 9에 도시하는 바와 같이, 소스(2)의 형성 영역을 덮은 드레인(3a, 3b) 형성 영역을 노출시키는 레지스트(32)를 반도체 기판(1)의 주표면 상에 형성한다.
이 레지스트(32), 제 1 및 제 2 적층 게이트(20a, 20b)를 마스크로서 이용하고, 예컨대 0.5keV∼40keV 정도의 저에너지로, 반도체 기판(1)의 주표면을 겨냥하여 5×1O14∼5×1016/cm2정도의 질소를 주입한다.
다음에, 실시예 1과 마찬가지 방법으로, 확산층 배선으로 되어야 할 부분의 분리 산화막을 제거하고, 비소 주입, 붕소 주입을 실행한다. 그에 따라, 도 10에 나타내는 프로파일로 되도록 드레인(3a, 3b)에 질소를 도입할 수 있다.
또, 모든 실시예에 있어서 셀프 얼라인 소스 공정을 생략하여도 좋다. 이 경우에는 메모리셀의 소스 사이의 분리 산화막을 제거하는 공정은 필요없고, 각 소스(2)와 콘택트부를 거쳐서 접속되는 금속 배선을 형성하여, 이 금속 배선에 의해 각 소스(2)를 접속한다.
본 발명에 따르면, 기판 내부에 있어서의 결정 결함의 발생과, 터널 절연막과 기판의 계면에서의 계면 준위의 생성 중 적어도 한쪽을 억제할 수 있다. 기판 내부에서의 결정 결함의 발생을 억제함으로써, 메모리셀 트랜지스터에 있어서의 리크 전류를 억제할 수 있고, 또한 내구력 특성이나 잔류성 등을 향상시킬 수 있다. 또한 터널 산화막과 기판의 계면에서의 계면 준위의 생성을 억제함으로써, 재기록의 반복으로 인한 메모리셀 트랜지스터의 Vth의 변동을 억제할 수 있어, 재기록 반복에 대한 내성인 내구력 특성을 향상시킬 수 있다. 따라서, 비휘발성 반도체 기억 장치의 신뢰성을 향상시킬 수 있다.
이상 본 발명자에 의해 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것은 아니고 그 요지를 이탈하지 않는 범위에서 여러가지로 변경가능한 것은 물론이다.
도 1은 본 발명에 따른 NOR형 플래쉬 메모리의 메모리셀 트랜지스터의 단면도,
도 2는 본 발명의 실시예 1의 메모리셀 트랜지스터에 있어서의 도 1의 100-100선에 따른 단면에서의 각 원소의 프로파일을 도시하는 도면,
도 3 내지 도 5는 본 발명의 실시예 1에 있어서의 NOR형 플래쉬 메모리의 제조 공정의 제 1 내지 제 3 공정을 나타내는 단면도,
도 6은 본 발명의 실시예 2의 메모리셀 트랜지스터에 있어서의 도 1의 100-100선 및 200-200선에 따른 단면에서의 질소의 프로파일을 도시하는 도면,
도 7은 본 발명의 실시예 2에 있어서의 NOR형 플래쉬 메모리의 특징적인 제조 공정을 나타내는 단면도,
도 8은 본 발명의 실시예 3의 메모리셀 트랜지스터에 있어서의 도 1의 100-100선 및 200-200선에 따른 단면에서의 질소의 프로파일을 도시하는 도면,
도 9는 본 발명의 실시예 3에 있어서의 NOR형 플래쉬 메모리의 특징적인 제조 공정을 나타내는 단면도,
도 10은 본 발명의 실시예 4의 메모리셀 트랜지스터에 있어서의 도 1의 200-200선에 따른 단면에서의 질소의 프로파일을 도시하는 도면,
도 11은 종래의 플래쉬 메모리의 단면도,
도 12는 종래의 NOR형 플래쉬 메모리의 어레이 구성을 도시하는 도면,
도 13은 종래의 NOR형 플래쉬 메모리의 어레이 레이아웃을 도시하는 도면,
도 14는 도 13에 있어서의 300-300선에 따른 단면도,
도 15는 도 13에 있어서의 400-400선에 따른 단면도,
도 16은 도 13에 있어서의 500-500선에 따른 단면도,
도 17은 셀프 얼라인 소스를 형성하는 방법을 나타내는 개념도,
도 18은 종래의 NOR형 플래쉬 메모리의 문제점을 도시하는 도면,
도 19는 종래의 NOR형 플래쉬 메모리의 제조 방법의 프로세스 흐름을 도시하는 도면,
도 20 내지 도 25는 종래의 NOR형 플래쉬 메모리의 제조 공정의 제 1 내지 제 6 공정을 나타내는 단면도,
도 26은 다른 종래예에 따른 NOR형 플래쉬 메모리의 제조 방법의 프로세스 흐름을 도시하는 도면,
도 27과 도 28은 다른 종래예에 따른 NOR형 플래쉬 메모리의 제조 공정의 제 1 공정과 제 2 공정을 나타내는 단면도,
도 29는 종래예의 내구력 특성(endurance characteristics)을 도시하는 도면.
도면의 주요 부분에 대한 부호의 설명
1 : 반도체 기판 2 : 소스
3, 3a, 3b : 드레인 4 : 터널 산화막
5 : 플로팅 게이트 전극 6 : 층간 절연막
7 : 제어 게이트 전극 18 : 사이드월 스페이서
20a : 제 1 적층 게이트 20b : 제 2 적층 게이트
28, 30, 32 : 레지스트

Claims (5)

  1. 주표면을 갖는 반도체 기판과,
    상기 주표면 상에 형성된 복수의 메모리셀 트랜지스터를 구비하되,
    상기 메모리셀 트랜지스터는 상기 주표면상에 터널 절연막을 거쳐서 형성된 플로팅 게이트 전극과, 상기 플로팅 게이트 전극상에 층간 절연막을 거쳐서 형성된 제어 게이트 전극과, 소스 및 드레인을 갖고,
    상기 소스와 드레인 중 적어도 한쪽이, 그 표면에서 가장 농도가 높게 되도록 질소를 포함하는
    비휘발성 반도체 기억 장치.
  2. 주표면을 갖는 반도체 기판과,
    상기 주표면 상에 형성된 복수의 메모리셀 트랜지스터를 구비하되,
    상기 메모리셀 트랜지스터는 상기 주표면상에 터널 절연막을 거쳐서 형성된 플로팅 게이트 전극과, 상기 플로팅 게이트 전극상에 층간 절연막을 거쳐서 형성된 제어 게이트 전극과, 소스 및 드레인을 갖고,
    상기 소스와 드레인 중 적어도 한쪽이 질소를 포함하되, 상기 질소의 농도는 상기 소스와 드레인 중 적어도 한쪽의 표면에서 가장 높게 되고, 당해 표면으로부터 상기 반도체 기판 내부로 향하여 한번 감소한 후, 다시 증가하는
    비휘발성 반도체 기억 장치.
  3. 삭제
  4. 주표면을 갖는 제 1 도전형의 반도체 기판과,
    상기 주표면 상에 형성된 복수의 메모리셀 트랜지스터를 구비하되,
    상기 메모리셀 트랜지스터는 상기 주표면상에 터널 절연막을 거쳐서 형성된 플로팅 게이트 전극과, 상기 플로팅 게이트 전극상에 층간 절연막을 거쳐서 형성된 제어 게이트 전극과, 소스 및 드레인을 갖고,
    상기 소스와 드레인은 제 2 도전형의 불순물 영역이고,
    상기 소스와 드레인 중 적어도 한쪽이, 그 표면에서 가장 농도가 높게 되도록 질소를 포함하되, 상기 소스와 드레인 중 적어도 한쪽의 표면 근방에서, 상기 질소의 농도가, 제 2 도전형의 불순물 농도보다도 높게 되는
    비휘발성 반도체 기억 장치.
  5. 주표면을 갖는 제 1 도전형의 반도체 기판과,
    상기 주표면 상에 형성된 복수의 메모리셀 트랜지스터를 구비하되,
    상기 메모리셀 트랜지스터는 상기 주표면상에 터널 절연막을 거쳐서 형성된 플로팅 게이트 전극과, 상기 플로팅 게이트 전극상에 층간 절연막을 거쳐서 형성된 제어 게이트 전극과, 소스 및 드레인을 갖고,
    상기 소스와 드레인의 양쪽이, 그 표면에서 가장 농도가 높게 되도록 질소를 포함하고, 상기 소스에 포함되는 질소 농도와 상기 드레인에 포함되는 질소 농도를 상이하게 한
    비휘발성 반도체 기억 장치.
KR10-2001-0054997A 2001-01-09 2001-09-07 비휘발성 반도체 기억 장치 KR100471510B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2001001366A JP2002208645A (ja) 2001-01-09 2001-01-09 不揮発性半導体記憶装置およびその製造方法
JPJP-P-2001-00001366 2001-01-09

Publications (2)

Publication Number Publication Date
KR20020060043A KR20020060043A (ko) 2002-07-16
KR100471510B1 true KR100471510B1 (ko) 2005-03-08

Family

ID=18870016

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0054997A KR100471510B1 (ko) 2001-01-09 2001-09-07 비휘발성 반도체 기억 장치

Country Status (4)

Country Link
US (1) US6469348B2 (ko)
JP (1) JP2002208645A (ko)
KR (1) KR100471510B1 (ko)
TW (1) TW510045B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101051987B1 (ko) 2002-09-19 2011-07-26 스펜션 엘엘씨 반도체 장치 및 그 제조 방법

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW535242B (en) * 2002-05-30 2003-06-01 Silicon Based Tech Corp Methods of fabricating a stack-gate non-volatile memory device and its contactless memory arrays
US6773990B1 (en) * 2003-05-03 2004-08-10 Advanced Micro Devices, Inc. Method for reducing short channel effects in memory cells and related structure
JP2005116582A (ja) * 2003-10-03 2005-04-28 Renesas Technology Corp 半導体装置およびその製造方法
KR101283574B1 (ko) * 2007-08-09 2013-07-08 삼성전자주식회사 질소를 함유하는 절연막 형성 방법 및 그것을 포함하는플래시 메모리 소자의 제조 방법
KR101016518B1 (ko) * 2008-07-15 2011-02-24 주식회사 동부하이텍 반도체 메모리 소자 및 반도체 메모리 소자의 제조 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05315318A (ja) * 1992-05-13 1993-11-26 Nippon Telegr & Teleph Corp <Ntt> 酸化シリコン膜の形成法およびそれを用いた電界効果トランジスタの製造方法
JPH07176743A (ja) * 1993-09-02 1995-07-14 Mitsubishi Electric Corp 半導体装置及びその製造方法
JPH088428A (ja) * 1994-06-22 1996-01-12 Mitsubishi Electric Corp 半導体装置およびその製造方法
US5837585A (en) * 1996-07-23 1998-11-17 Vanguard International Semiconductor Corporation Method of fabricating flash memory cell
JPH10313098A (ja) * 1997-05-14 1998-11-24 Mitsubishi Electric Corp 半導体装置およびその製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3015498B2 (ja) * 1991-05-28 2000-03-06 株式会社東芝 不揮発性半導体記憶装置の製造方法
JPH05259476A (ja) * 1991-12-18 1993-10-08 Nippon Steel Corp 不揮発性半導体記憶装置及びその製造方法
JPH07183405A (ja) * 1993-12-24 1995-07-21 Oki Electric Ind Co Ltd 半導体装置及びその形成方法
JPH0897293A (ja) 1994-09-27 1996-04-12 Mitsubishi Electric Corp 半導体装置及びその製造方法
JPH1022232A (ja) 1996-03-19 1998-01-23 Hewlett Packard Co <Hp> 窒素イオン注入を用いる浅いｐ型接合および製造方法
JPH09312393A (ja) * 1996-05-22 1997-12-02 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPH10247729A (ja) * 1997-03-05 1998-09-14 Hitachi Ltd 半導体装置
JP3063898B2 (ja) * 1997-09-22 2000-07-12 日本電気株式会社 半導体装置の製造方法
KR100295136B1 (ko) * 1998-04-13 2001-09-17 윤종용 불휘발성메모리장치및그제조방법
JP2000332237A (ja) * 1999-05-17 2000-11-30 Mitsubishi Electric Corp 半導体装置の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05315318A (ja) * 1992-05-13 1993-11-26 Nippon Telegr & Teleph Corp <Ntt> 酸化シリコン膜の形成法およびそれを用いた電界効果トランジスタの製造方法
JPH07176743A (ja) * 1993-09-02 1995-07-14 Mitsubishi Electric Corp 半導体装置及びその製造方法
JPH088428A (ja) * 1994-06-22 1996-01-12 Mitsubishi Electric Corp 半導体装置およびその製造方法
US5837585A (en) * 1996-07-23 1998-11-17 Vanguard International Semiconductor Corporation Method of fabricating flash memory cell
JPH10313098A (ja) * 1997-05-14 1998-11-24 Mitsubishi Electric Corp 半導体装置およびその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101051987B1 (ko) 2002-09-19 2011-07-26 스펜션 엘엘씨 반도체 장치 및 그 제조 방법

Also Published As

Publication number Publication date
US6469348B2 (en) 2002-10-22
JP2002208645A (ja) 2002-07-26
TW510045B (en) 2002-11-11
US20020089002A1 (en) 2002-07-11
KR20020060043A (ko) 2002-07-16

Similar Documents

Publication Publication Date Title
US8679915B2 (en) Non-volatile semiconductor device and method of fabricating embedded non-volatile semiconductor memory device with sidewall gate
KR0126235B1 (ko) 전기적으로 정보의 소거 및 기록이 가능한 반도체 기억 장치 및 그의 제조방법
US7452775B2 (en) Non-volatile memory device and manufacturing method and operating method thereof
US6252276B1 (en) Non-volatile semiconductor memory device including assymetrically nitrogen doped gate oxide
US7553725B2 (en) Nonvolatile memory devices and methods of fabricating the same
KR20040103342A (ko) 반도체 장치의 제조 방법 및 반도체 장치
CN100466293C (zh) 闪存器件及其制造方法
KR100842401B1 (ko) 비휘발성 메모리 소자 및 그 제조 방법
KR20080051014A (ko) 수직구조를 갖는 앤드형 및 노아형 플래시 메모리 어레이와그 각각의 제조방법 및 동작방법
US6555869B2 (en) Non-volatile memory device and method of manufacturing the same
US5283203A (en) Self-aligned contact process for complementary field-effect integrated circuits
US7713795B2 (en) Flash memory device with single-poly structure and method for manufacturing the same
US7394696B2 (en) NAND type non-volatile memory device and method of forming the same
KR100471510B1 (ko) 비휘발성 반도체 기억 장치
KR100375232B1 (ko) 비휘발성 메모리 소자의 제조방법
US5576232A (en) Fabrication process for flash memory in which channel lengths are controlled
US7611946B2 (en) Method of fabricating a non-volatile memory device
KR20040010550A (ko) 깊은 서브 0.18 미크론 플래시 메모리 셀을 위한 소스측붕소 주입에 의한 채널 도핑의 낮춤
US6171907B1 (en) Method for fabricating tunnel window in EEPROM cell with reduced cell pitch
US6806530B2 (en) EEPROM device and method for fabricating same
US6664164B2 (en) UV-programmed P-type Mask ROM and fabrication thereof
KR0183855B1 (ko) 플래쉬 메모리 장치 및 그 제조방법
KR100247226B1 (ko) 불휘발성 메모리 장치 및 그 제조방법
KR100399415B1 (ko) 비휘발성 메모리소자 및 그의 제조방법
JPH08306808A (ja) 不揮発性半導体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment
FPAY Annual fee payment
FPAY Annual fee payment

Payment date: 20150119

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20160105

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee