KR20080051014A - 수직구조를 갖는 앤드형 및 노아형 플래시 메모리 어레이와그 각각의 제조방법 및 동작방법 - Google Patents

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KR20080051014A
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Abstract

본 발명은 반도체 기판 상부에 일 방향으로 소정의 폭과 높이를 갖는 동일한 실리콘 핀을 복수 개 형성하고, 각 핀의 상, 하측에 제 1 도핑층 및 제 2 도핑층을 이격되도록 형성하여, 이를 로컬 비트 라인과 로컬 소스 라인으로 사용하는 AND형 플래시 메모리 어레이 및 이를 비트 라인과 공통 소스 라인으로 사용하는 NOR형 플래시 메모리 어레이와 각 어레이의 제조방법 및 동작방법에 관한 것으로, 전자는 종래 AND형 메모리 어레이에서 문제시되었던 집적도 문제를 근본적으로 해결하면서, 셀프부스팅 효과를 적극 이용하여 간단하게 쓰기 동작시 이웃한 셀의 간섭을 거의 완벽하게 제거한 효과가 있고, 후자는 종래 기둥 구조의 NOR형 메모리 어레이와 달리 이중게이트 구조로 하여 종래보다 메모리 소자의 신뢰성 향상은 물론 리드 간섭 문제를 근본적으로 해결한 효과가 있으며, 상기 각 어레이 제조방법은 기존 CMOS 공정을 이용하더라도 충분히 공정 단가를 줄일 수 있고, 상기 각 어레이의 동작방법은 모두 동작시 전력 소모를 최소화할 수 있고 특히 후자는 2비트 동작이 가능한 효과가 있다.
수직 채널, 이중 게이트, AND형, NOR형, 플래시 메모리, 어레이

Description

수직구조를 갖는 앤드형 및 노아형 플래시 메모리 어레이와 그 각각의 제조방법 및 동작방법{AND TYPE AND NOR TYPE FLASH MEMORY ARRAY HAVING VERTICAL STRUCTURE AND MANUFACTURING METHOD AND OPERATING METHOD OF THE SAME RESPECTIVELY}
본 발명은 AND형 및 NOR형 플래시 메모리 어레이와 그 각각의 제조방법 및 동작방법에 관한 것으로, 보다 상세하게는 반도체 기판 상부에 일 방향으로 소정의 폭과 높이를 갖는 동일한 실리콘 핀을 복수 개 형성하고, 각 핀의 상, 하측에 제 1 도핑층 및 제 2 도핑층을 이격되도록 형성하여, 이를 로컬 비트 라인과 로컬 소스 라인으로 사용하는 AND형 플래시 메모리 어레이 및 이를 비트 라인과 공통 소스 라인으로 사용하는 NOR형 플래시 메모리 어레이와 그 각각의 제조방법 및 동작방법에 관한 것이다.
최근 모바일 및 멀티미디어 산업의 발달에 따라 플래시 메모리의 수요가 급증하고 있다. 현재 플래시 메모리의 응용으로 네트워킹 기기(라우터, 허브 등), 휴대 전화기, PDA(개인 정보 단말기) 등의 System BIOS를 저장하면서 수시로 업데이트하는 것에 유용하게 쓰일 뿐만 아니라, 메모리 카드, 디지털 카메라, 음성/영상 저장 장치 및 휴대용 컴퓨터 등의 대용량 저장장치, 즉 고체 기억 장치(solid state memory)로서도 유망한 시장성을 가지고 있으며 멀티 미디어의 보편화가 급속히 이루어짐에 따라 다양한 용도의 저장 매체에 관한 필요성이 급격히 대두 되면서 앞으로도 그 응용 분야가 무궁 무진하다고 할 수 있다.
현재 주로 상용되고 있는 플래시 메모리 어레이는 낸드형(NAND type)과 노아형(NOR type)이 있는데, 전자는 읽기(리드, 독출) 동작시 직렬로 연결된 메모리 셀들을 모두 통과하여야 하므로 random access 특성이 좋지 않은 단점이 있으나, 고집적화에 유리하고 F-N 터널링으로 쓰기(프로그램) 동작을 할 수 있어 전력소모가 적다는 장점이 있어 대용량 메모리에 사용되고, 후자는 전자에 비하여 집적도가 떨어지고 쓰기 동작시 채널 열전자 주입 방식(CHE injection 방식)을 이용하여야 하므로 전력소모가 많은 단점이 있으나, 셀들이 병렬로 연결되어 random access 특성이 우수하여 빠른 읽기 동작이 가능하여 모바일 기기의 코드 메모리 등에 널리 이용되고 있다.
상기 낸드형과 노아형이 갖고 있는 문제점을 극복하고자 또 다른 형태의 어레이로 앤드형(AND type)이 제안되었는데(한국 특허등록 제344908호), 그 어레이의 형태는 도 1에 도시된 것과 같다.
그러나, 종래 앤드형 어레이는 메모리 셀들이 로컬 비트 라인(LBL)과 로컬 소스 라인(LSL) 사이에 병렬적으로 연결되어 있어, F-N 터널링 방식으로 쓰기 동작이 가능하여 쓰기 동작시 전력 소모를 줄일 수 있고, 빠른 읽기 동작도 가능한 큰 장점이 있음에도, 별도의 로컬 비트 라인(LBL)과 로컬 소스 라인(LSL)을 평면적으 로 더 구비하여야 하므로 고집적화에 어려움이 있어 실용화되지 못하고 있는 실정이다.
또한, 종래 앤드형 어레이를 동작하는 방법에 있어서도, 상기 한국 특허등록 제344908호에 개시되어 있는 바와 같이, 쓰기 동작시 워드 라인을 공유하고 있는 메모리 셀들의 간섭(disturbance)을 막기 위하여 쓰지 않으려는 모든 비트 라인들에 높은 전압(Vinh)을 가해주어야 하므로, 고전압 트랜지스터와 이를 동작시키기 위한 회로들을 갖추어야 하는 문제점도 있었다.
그리고, 메모리 셀의 수직 채널 구조와 관련하여 종래 도 14와 같은 구조(미국특허 제7,050,330호)가 알려져 있으나, 이를 NOR형 어레이의 메모리 셀로 사용할 경우 이웃 셀의 간섭문제 때문에 셀의 축소화에 일정한 한계가 있는 문제점이 있다. 즉, 메모리 셀이 차지하는 면적을 축소하기 위하여 핀의 폭을 줄이게 되면 핀의 반대편에 프로그램 상태인지 이레이즈 상태인지에 따라 리드 전류를 형성하기 위한 컨트롤게이트 전압에 변동이 생기게 되는 리드 간섭(read disturbance) 문제가 발생하게 되어, 셀의 축소화에 일정한 한계가 있다.
아울러, 도 14와 같은 구조를 갖는 메모리 셀은 4비트 동작이 가능하나, 핀의 상측 또는 하측에 동시에 전자가 주입되는 것이 아니어서 평면 구조의 셀과 마찬가지로 시간이 지남에 따라 주입된 전자가 빠져나가게 되어 프로그램 신뢰성이 낮다는 문제점이 있다.
따라서, 본 발명은 상기와 같은 종래 앤드형 어레이 기술의 문제점 및 수직채널 구조를 갖는 메모리 셀의 문제점들을 해결하기 위하여, 각 비트 라인 방향으로 소정의 폭과 높이를 갖는 기둥형상의 실리콘 핀들을 형성하고, 상기 각 실리콘 핀 상, 하측에 소정의 거리로 수직하게 이격하여 도핑층을 형성하여, 이를 로컬 비트 라인과 로컬 소스 라인(앤드형 어레이 경우) 또는 비트 라인과 공통 소스 라인(노아형 어레이 경우)로 사용하고, 상기 각 실리콘 핀을 감싸며 워드 라인들이 상기 각 비트 라인에 수직하게 형성되도록 함으로써, 사용되는 메모리 셀들은 수직 채널 이중 게이트 구조를 갖게 되는 AND형 및 NOR형 플래시 메모리 어레이를 제공하는데 그 목적이 있다.
나아가, 상기 수직구조를 갖는 AND형 및 NOR형 플래시 메모리 어레이를 제조하는 방법과 셀프부스팅(self-boosting) 방법 등으로 상기 AND형 어레이를 동작하는 방법 및 2비트로 상기 NOR형 어레이를 동작하는 방법을 제공하는 것을 또 다른 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명에 따른 수직구조를 갖는 AND형 플래시 메모리 어레이는 하나 이상의 비트 라인과, 상기 각 비트 라인에 제 1 선택 트랜지스터에 의하여 접속되는 로컬 비트 라인과, 상기 로컬 비트 라인을 공통 드레인 라인으로 하여 병렬연결되는 복수 개의 메모리 셀들과, 상기 각 메모리 셀의 소 스가 공통 접속되는 로컬 소스 라인과, 상기 로컬 소스 라인이 제 2 선택 트랜지스터에 의하여 접속되는 상기 각 비트 라인과 수직 배열된 공통 소스 라인과, 상기 제 1 선택 트랜지스터의 게이트 및 상기 제 2 선택 트랜지스터의 게이트에 각각 전기적으로 연결되어 상기 각 비트 라인과 교차 되도록 배열된 드레인 선택 라인 및 소스 선택 라인과, 상기 각 메모리 셀의 게이트와 전기적으로 연결되어 상기 각 비트 라인과 교차 되도록 배열된 복수 개의 워드 라인들을 포함하여 구성된 AND형 플래시 메모리 어레이에 있어서, 상기 로컬 비트 라인과 상기 로컬 소스 라인은 반도체 기판 상부에 일 방향으로 소정의 폭과 높이를 갖는 동일한 실리콘 핀에 소정의 거리로 수직하게 이격되어 상, 하측에 각각 제 1 도핑층 및 제 2 도핑층으로 형성된 것을 특징으로 한다.
여기서, 상기 실리콘 핀은 상기 제 2 도핑층과 이웃하게 접하도록 제 1 절연막을 두고 종 방향으로 소정의 간격으로 상기 비트 라인 수만큼 복수 개 형성되며, 상기 복수 개의 실리콘 핀들과 상기 제 1 절연막 상부에는 제 2 절연막을 사이에 두고 상기 복수 개의 실리콘 핀들을 감싸며 횡 방향으로 소정의 간격으로 상기 복수 개의 워드 라인들이 형성될 수 있다.
그리고, 본 발명에 따른 수직구조를 갖는 AND형 플래시 메모리 어레이의 제조방법은 소정의 기판에 제 1 마스크로 이온주입하여 로컬 소스 라인 도핑층을 형성하는 제 1 단계와; 상기 로컬 소스 라인 도핑층 상부에 제 2 마스크로 이온주입하여 로컬 비트 라인 도핑층 및 공통 소스 라인 도핑층을 형성하는 제 2 단계와; 상기 공통 소스 라인 도핑층, 상기 로컬 비트 라인 도핑층 및 상기 로컬 소스 라인 도핑층을 제 3 마스크로 식각하여 복수 개의 실리콘 핀들과 홈(groove)들을 형성하는 제 3 단계와; 상기 기판 전면에 전하트랩층을 포함한 2개 이상의 유전체층들로 구성된 절연막층을 증착하는 제 4 단계와; 상기 기판 전면에 게이트 물질을 증착하고, 제 4 마스크로 상기 게이트 물질을 식각하여 드레인 선택 라인, 소스 선택 라인 및 복수 개의 워드 라인들을 형성하는 제 5 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명에 따른 수직구조를 갖는 AND형 플래시 메모리 어레이의 동작방법은 소정의 수직구조를 갖는 AND형 플래시 메모리 어레이에 대하여, 상기 각 비트 라인, 상기 드레인 선택 라인, 상기 복수 개의 워드 라인들, 상기 소스 선택 라인, 상기 공통 소스 라인 및 바디 바이어싱 단자 각각에 소정의 바이어스(bias) 전압을 인가함으로써, 상기 복수 개의 메모리 셀들 중에서 특정 셀을 선택하고, 상기 선택된 특정 메모리 셀에 F-N 터널링 방식으로 수직 이중채널에 있는 전자를 주입하여 프로그램하며, 상기 바이어스 전압 조건을 바꾸어 F-N 터널링 방식으로 바디 영역에 있는 정공을 주입하여 이레이즈하는 것을 특징으로 한다.
한편, 본 발명에 따른 수직구조를 갖는 NOR형 플래시 메모리 어레이는 하나 이상의 비트 라인과, 상기 각 비트 라인에 드레인이 접속되는 복수 개의 메모리 셀들과, 상기 각 메모리 셀의 소스가 공통 접속되는 공통 소스 라인과, 상기 각 메모리 셀의 게이트와 전기적으로 연결되어 상기 각 비트 라인과 교차 되도록 배열된 복수 개의 워드 라인들을 포함하여 구성된 NOR형 플래시 메모리 어레이에 있어서, 상기 각 비트 라인 및 공통 소스 라인은 반도체 기판 상부에 일 방향으로 소정의 폭과 높이를 갖는 동일한 실리콘 핀에 소정의 거리로 수직하게 이격되어 상, 하측에 각각 제 1 도핑층 및 제 2 도핑층으로 형성된 것을 특징으로 한다.
그리고, 본 발명에 따른 수직구조를 갖는 NOR형 플래시 메모리 어레이의 제조방법은 소정의 기판에 제 1 마스크로 이온주입 에너지를 달리하여 기판 상, 하측에 소정의 거리가 이격되도록 제 1 도핑층(비트 라인) 및 제 2 도핑층(공통 소스 라인)을 형성하는 제 1 단계와; 상기 기판을 제 2 마스크로 식각하여 복수 개의 실리콘 핀들과 홈(groove)들을 형성하는 제 2 단계와; 상기 기판 전면에 전하트랩층을 포함한 2개 이상의 유전체층들로 구성된 절연막층을 증착하는 제 3 단계와; 상기 절연막층 상부에 게이트 물질을 증착하고, 제 3 마스크로 상기 게이트 물질을 식각하여 복수 개의 워드 라인들을 형성하는 제 4 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명에 따른 수직구조를 갖는 NOR형 플래시 메모리 어레이의 동작방법은 소정의 수직구조를 갖는 NOR형 플래시 메모리 어레이에 대하여, 상기 각 비트 라인, 상기 공통 소스 라인, 상기 복수 개의 워드 라인들 및 바디 바이어싱 단자 각각에 소정의 바이어스(bias) 전압을 인가함으로써, 상기 복수 개의 메모리 셀들 중에서 특정 셀을 선택하고, 상기 선택된 특정 메모리 셀에 채널 열전자 주입(CHEI) 방식으로 프로그램하며, 상기 바이어스 전압 조건을 바꾸어 F-N 터널링 방식으로 바디 영역에 있는 정공을 주입하여 이레이즈하는 것을 특징으로 한다.
본 발명은 반도체 기판 상부에 일 방향으로 소정의 폭과 높이를 갖는 동일한 실리콘 핀을 복수 개 형성하고, 각 핀의 상, 하측에 제 1 도핑층 및 제 2 도핑층을 이격되도록 형성하여, 이를 적절히 사용함으로써, 종래 AND형 메모리 어레이에서 문제시 되었던 집적도 문제를 근본적으로 해결하였고, 적정 폭을 갖는 각 실리콘 핀의 바디 영역을 용이하게 공핍(depletion) 시킬 수 있기 때문에 단순히 셀프부스팅 효과를 적극 이용하여 종래와 같은 고전압 트랜지스터나 주변회로 없이도 쓰기 동작시 이웃한 셀의 간섭을 거의 완벽하게 제거할 수 있는 효과가 있음은 물론, NOR형 메모리 어레이에 있어서도 종래 수직 채널 구조가 가지고 있던 리드 간섭(read disturbance) 문제를 근본적으로 해결하여 소자의 축소화가 더욱 가능하게 되었고, 이중게이트 셀 구조로 프로그램의 신뢰성을 향상시킨 효과가 있다.
아울러, 실리콘 핀의 상, 하측에 이격되어 형성된 제 1 도핑층 및 제 2 도핑층을 AND형 플래시 메모리 어레이 뿐만 아니라 NOR형 플래시 메모리 어레이에서도 동일하게 이용할 수 있으므로, 양자의 동시 집적도 가능한 효과가 있다.
그리고, 본 발명에 따른 AND형 및 NOR형 어레이 제조방법도 되도록 이면 적은 마스크 개수로 최소 공정으로 상기 각 수직구조의 어레이를 제조할 수 있으므로, 기존 CMOS 공정을 이용하더라도 충분히 공정 단가를 줄일 수 있는 효과가 있다.
나아가, 본 발명에 따른 AND형 어레이 동작방법은 앞서 언급한 바와 같이, 셀프부스팅 효과를 적극 이용하므로, 프로그램 시 낮은 전압으로도 동작이 가능하여 전력소모를 크게 줄일 수 있는 효과가 있고, 본 발명에 따른 NOR형 어레이 동작방법은 2비트 동작도 가능한 효과가 있다.
이하, 첨부된 도면을 참조하며 본 발명의 바람직한 실시예에 대하여 보다 상세히 설명한다.
먼저, 도 1 내지 도 6을 참조하며 본 발명에 따르는 AND형 어레이의 구조에 관한 실시예에 대하여 설명한다.
[ AND 형 어레이의 구조에 관한 제 1 실시예 ]
본 발명에 따른 수직구조를 갖는 AND형 플래시 메모리 어레이의 구조는 기본적으로, 도 1에 도시되어 있는 바와 같이, 하나 이상의 비트 라인(BL1, BL2, ..., BLn)과, 상기 각 비트 라인(예컨대, BL1)에 제 1 선택 트랜지스터(예컨대, ST11)에 의하여 접속되는 로컬 비트 라인(예컨대, LBL1)과, 상기 로컬 비트 라인을 공통 드레인 라인으로 하여 병렬연결되는 복수 개의 메모리 셀들(예컨대, M11, M21, ..., Mm1)과, 상기 각 메모리 셀(예컨대, M11)의 소스가 공통 접속되는 로컬 소스 라인(예컨대, LSL1)과, 상기 로컬 소스 라인이 제 2 선택 트랜지스터(예컨대, ST21)에 의하여 접속되는 상기 각 비트 라인과 수직 배열된 공통 소스 라인(CSL)과, 상기 제 1 선택 트랜지스터의 게이트 및 상기 제 2 선택 트랜지스터의 게이트에 각각 전기적으로 연결되어 상기 각 비트 라인과 교차 되도록 배열된 드레인 선택 라인(DSL) 및 소스 선택 라인(SSL)과, 상기 각 메모리 셀의 게이트와 전기적으로 연결되어 상기 각 비트 라인과 교차 되도록 배열된 복수 개의 워드 라인들(WL1, WL2,..., WLm) 을 포함하여 구성된 AND형 플래시 메모리 어레이에 있어서, 상기 로컬 비트 라인과 상기 로컬 소스 라인은, 도 8i와 같이, 반도체 기판(10) 상부에 일 방향(비트 라인 방향)으로 소정의 폭과 높이를 갖는 동일한 기둥형상의 실리콘 핀(120)에 소정의 거리로 수직하게 이격되어 상, 하측에 각각 제 1 도핑층(14b) 및 제 2 도핑층(12a)으로 형성된다.
여기서, 상기 실리콘 핀(120)은 상기 제 2 도핑층(12a)과 이웃하게 접하도록 제 1 절연막(30a)을 두고 종 방향으로 소정의 간격으로 상기 비트 라인 수만큼 복수 개 형성되며, 상기 복수 개의 실리콘 핀들(120)과 상기 제 1 절연막(30a) 상부에는 제 2 절연막(40)을 사이에 두고 상기 복수 개의 실리콘 핀들(120)을 감싸며 횡 방향으로 소정의 간격으로 상기 복수 개의 워드 라인들(60b, 60c)이 형성될 수 있다.
또한, 상기 드레인 선택 라인(60a)은 상기 복수 개의 실리콘 핀들(120)과 상기 제 1 절연막(30a) 상부에 제 3 절연막(42a)을 사이에 두고 상기 복수 개의 실리콘 핀들(120)을 감싸며 횡 방향으로 상기 워드 라인(60b)과 나란하게 형성될 수 있다. 상기 소스 선택 라인(60d)도 마찬가지이다.
본 어레이의 구조에 관한 제 1 실시예에 따른 레이아웃은 도 3a에 도시되어 있고, 도 3a의 AA'선 단면은 본 발명에 사용되는 메모리 셀의 구조에 관한 실시 예로 도 4a 내지 도 4c에 도시되어 있으며, 도 3a의 BB'선 단면은 본 발명의 메모리 셀들을 구동시키기 위한 드레인 선택 라인(DSL), 소스 선택 라인(SSL), 상기 각 도핑층의 형성에 따른 제 1, 2 선택트랜지스터(ST12, ST22) 및 공통 소스 라인(CSL), 비트 라인(BL2) 및 공통 소스 라인(CSL)의 콘택(contact)에 관한 실시 예로 도 5a 내지 도 5d에 도시되어 있다.
상기 어레이의 구조에 관한 제 1 실시예의 핵심 기술적 사상은, 도 4a 내지 도 4c 및 도 5a 내지 도 5d에 도시되어 있는 바와 같이, 소정의 폭과 높이를 갖는 기둥 형상의 실리콘 핀(120)의 상, 하층에 적절한 불순물 도핑층으로 로컬 비트 라인(LBL; 14a) 및 로컬 소스 라인(LSL; 12a)을 형성하고, 상기 실리콘 핀(120)을 감싸며 워드 라인들(WL1, WL2, ..., WLm)이 형성되어, 메모리 셀들은 상기 로컬 비트 라인(LBL; 14a)과 바디 영역(10a)을 공유하는 수직 채널 이중게이트 구조를 가지게 됨으로써, 셀프부스팅(self-boosting) 효과를 이용하여 이웃한 셀의 간섭문제를 방지하는 데 있다.
즉, 쓰고자 하는 셀을 지나는 비트 라인을 제외한 비트 라인들은 드레인 선택 라인 보다 높은 전압을 인가하고 소스 선택 라인은 공통 소스 라인보다 같거나 낮은 전압을 인가하여 쓰고자 하는 셀이 연결되지 않은 모든 로컬 비트 라인들과 로컬 소스 라인들을 플로팅(floating)시키고, 쓰고자 하는 셀과 연결된 워드 라인을 제외한 모든 워드 라인들에 프로그램되지 않을 정도의 높은 전압(VPASS)을 걸어주게 되면, 상기 VPASS는 각 셀의 게이트와 바디 사이에서 전압 분배가 이루어지게 되어 쓰고자 하는 셀과 워드 라인을 공유하는 셀들은 각 공유하는 로컬 비트 라인에 의하여 소정의 전압 상승을 가져오게 됨으로써[이를 셀프부스팅(self-boosting) 효과라 함], 결국 쓰고자 하는 셀과 워드 라인을 공유하는 이웃한 셀들의 채널 포텐 셜을 높여주게 되어 간섭문제를 효과적으로 방지할 수 있게 되는 것이다.
상기 셀프부스팅 효과의 이용을 극대화하기 위해 아예 각 셀의 바디가 바디 바이어싱 단자와 절연할 수 있는 구조로 만들어 상기 VPASS에 낮은 전압(예컨대, 0 V)를 걸어주더라도 이웃한 셀의 간섭을 막을 수 있는 어레이를 만들 수도 있다.
따라서, 상기 기술적 사상이 구현될 수 있는 실시 예는 다양하게 있을 수 있으나, 보다 바람직한 실시 예들을 기술하면 하기와 같다.
<통상 벌크 실리콘 기판에서의 구현 예 1>
통상 벌크 실리콘 기판에서 소정의 이온주입, 증착, 식각 공정 등을 수행하면, 도 4a과 같은 메모리 셀의 구조를 갖는 AND형 플래시 메모리 어레이를 구현할 수 있다.
도 4a에 도시된 메모리 셀의 구조적 특징은 실리콘 기판(10)에 제 1 절연막(30a)을 사이에 두고 소정의 폭과 높이를 갖는 기둥형상의 실리콘 핀(120)의 형상에 제 2 절연막(40)을 증착하고 그 상부에 게이트 물질로 채워 형성된 워드 라인(60c)을 갖는 것에 있다.
여기서, 상기 실리콘 핀(120)은 N형 불순물 도핑층으로 상층에 로컬 비트 라인(LBL; 14a), 하층에 로컬 소스 라인(LSL; 12a)이 각각 형성되고, 그 중간에 바디 영역(10a)으로 기판(10)과 같은 P형 실리콘 층으로 구성되고, 상기 제 2 절연막(40)은 질화막층과 같은 전하트랩층을 포함한 2개 이상의 유전체층들로 구성되는 것이 바람직하다.
<통상 벌크 실리콘 기판에서의 구현 예 2>
상기 통상 벌크 실리콘 기판에서의 구현 예 1에서 제 1 절연막(30a)을 소정의 홈(110)에 절연물질을 채워 형성하는 것 대신에, 도 4c와 같이, 제 2 도핑층(LSL; 12a) 하단에 벌크 실리콘 기판의 산화 잠식으로 형성된 산화막층(30c)을 이용할 수 있다.
이렇게 함으로써, 제 1 트랜지스터의 바디 영역이 공핍(depletion)되도록 상기 드레인 선택 라인(DSL; 60a)에 인가되는 전압을 조절하여 각 셀의 바디를 바디 바이어싱 단자와 절연할 수 있게 되어 보다 효과적으로 셀프부스팅(self-boosting)에 의한 이웃한 셀의 간섭문제를 방지할 수 있는 효과가 있다.
다른 부분은 상기 통상 벌크 실리콘 기판에서의 구현 예 1과 동일하나, 상기 제 2 절연막(40)은 실리콘 핀(120)의 양 측벽에만 형성된다.
도면 부호 30d는 상기 제 2 도핑층(LSL; 12a) 하단의 산화막층(30c) 형성시 기둥 상부 실리콘 표면에 생긴 산화막층이다.
<SOI 기판에서의 구현 예>
통상 벌크 실리콘 기판 대신, 도 4b와 같이, SOI(Silicon-On-Insulator) 기판을 사용하여 상기 각 실리콘 핀(120)은 SOI 기판의 실리콘층으로 형성되고, 상기 제 1 절연막은 상기 SOI 기판의 매몰 산화막(30b)인 것으로 할 수도 있다.
이렇게 하면, 제조 공정이 단순해 질뿐만 아니라 상기 통상 벌크 실리콘 기판에서의 구현 예 2와 같은 동일한 효과를 볼 수 있는 장점이 있다.
<주변 동작선 및 콘택 구현 예 1>
먼저, 도 5a와 같이, 비트 라인(BL2)의 콘택을 실리콘 핀 상부에 형성하여 드레인 선택 라인(DSL)에 의한 제 1 트랜지스터(ST12)는 수평 채널을 갖고, 공통 소스 라인(CSL)도 실리콘 핀 상부에 형성하여 소스 선택 라인(SSL)에 의한 제 2 트랜지스터(ST22)는 수직 채널을 갖는 구조로 할 수 있다.
<주변 동작선 및 콘택 구현 예 2>
상기 주변 동작선 및 콘택 구현 예 1에서, 상기 제 1 트랜지스터(ST12)가 수평 채널 대신 수직 채널을 갖도록, 도 5b와 같이, 상기 비트 라인(BL2)의 콘택을 실리콘 핀 하층에 형성된 N형인 제 3 도핑층에 형성할 수 있다.
<주변 동작선 및 콘택 구현 예 3>
상기 주변 동작선 및 콘택 구현 예 1에서, 상기 제 2 트랜지스터(ST22)가 수직 채널 대신 수평 채널을 갖도록, 도 5c와 같이, 상기 공통 소스 라인(CSL)의 콘택을 실리콘 핀 하층에 형성된 N형인 제 4 도핑층에 형성할 수 있다.
<주변 동작선 및 콘택 구현 예 4>
SOI 기판을 사용하여 어레이를 구현할 경우, 도 5d와 같이, 상기 주변 동작선 및 콘택 구현 예 1와 동일한 방식으로 주변 동작선 및 콘택을 구현하고, 다만, 실리콘 핀 하층에 형성된 제 3 도핑층을 드레인 선택 라인(DSL) 하부까지 형성되도록 하는 것이 바람직하고, 물론 바디 바이어싱 단자 콘택은 실리콘 핀 상부에 하는 것이 바람직하다. 상기 바디 바이어싱 단자 콘택에 의하여 모든 실리콘 핀을 하나의 바디 콘택 라인(BCL)으로 연결할 수도 있다.
[ AND 형 어레이의 구조에 관한 제 2 실시예 ]
상기 본 발명에 따른 어레이의 구조에 관한 제 1 실시예에서, 상기 복수 개의 워드 라인들 중 첫 번째 라인(60b)과 상기 드레인 선택 라인(60a) 사이에, 도 8j와 같이, 상기 복수 개의 실리콘 핀들(120)을 감싸며 횡 방향으로 상기 제 3 절연막(42a)을 사이에 두고 바디 절연 라인(Body Isolation Line, BIL; 60e)이 더 형성한다.
여기서, 상기 제 3 절연막(42a) 대신 제 2 절연막(40)을 그대로 사용할 수도 있다.
본 어레이의 구조에 관한 제 2 실시예에 따른 어레이 구조도와 레이아웃은 도 2 및 도 3b에 각각 도시되어 있다.
상기와 같이, 상기 바디 절연 라인(BIL; 60e)을 더 형성하게 되면, 각 셀의 바디를 바디 바이어싱 단자와 절연할 수 있게 되어 VPASS를 낮은 전압(예컨대, 0 V)으로 걸어주더라도 이웃한 셀의 간섭을 효과적으로 막을 수 있는 장점이 있다.
도 3b의 AA'선 단면은 본 발명에 사용되는 메모리 셀의 구조에 관한 실시 예로 도 4a 내지 도 4c에 도시되어 상기 어레이의 구조에 관한 제 1 실시예에서의 경우와 동일하나, 앞서 설명한 바와 같이, 도 4b 또는 도 4c와 같은 구조의 메모리 셀을 사용할 경우에는 드레인 선택 라인(DSL; 60a)이 이미 바디 절연 라인(BIL; 60e)의 기능을 수행할 수 있으므로, 굳이 본 실시예에 따른 바디 절연 라인(BIL; 60e)을 별도 형성할 필요는 없다.
그리고, 도 3a의 BB'선 단면은 도 5e에 도시되어 있다.
도 5e에 도시된 바와 같이, 각 실리콘 핀(120)의 제 2 도핑층(LSL; 12a)은 상기 바디 절연 라인(BIL; 60e)의 하부까지 형성되도록 하는 것이 상기 바디 절연 라인(BIL; 60e)에 의하여 형성되는 절연 트랜지스터(IT1, IT2, ..., ITn)의 바디 영역을 공핍(depletion) 되도록 하는 데 보다 바람직하다.
상기 본 발명에 따른 AND형 어레이의 구조에 관한 제 1 실시예 및 제 2 실시예에서 상기 각 실리콘 핀(120)의 폭은 메모리 셀의 소정의 바디 영역(10a)을 확보하면서도, 드레인 선택 라인, 워드 라인들 또는 바디 절연 라인에 소정의 전압이 인가될 경우 해당 바디 영역이 완전히 공핍(depletion) 되기 위해서는 40~60 nm 인 것으로 하는 것이 바람직하다.
그리고, 상기 각 실리콘 핀(120)의 높이는 단채널 효과(short channel effect)가 일어나지 않을 정도로 높은 것이 좋은데, 너무 높게 되면 수직 채널 길이가 길어져 저항이 그만큼 커지게 되어 읽기 동작 속도에 지장을 초래할 수 있으므로, 약 100 nm 내외로 하는 것이 바람직하다.
도 6에는 ATLAS tool을 통하여 실리콘 핀의 폭에 따른 공핍 정도를 삼차원 시뮬레이션을 한 결과를 보여주는데, 바디 절연 라인(BIL; 60e)에 동일한 VCC를 인가할 경우라도 실리콘 핀의 폭을 50 nm로 하였을 때는 완전히 공핍되었지만, 실리콘 핀의 폭을 100 nm로 하였을 때는 바디 가운데 공핍되지 않은 부분이 있음을 알 수 있다.
또한, 도 7은 실리콘 핀의 폭에 따른 쓰기 동작 셀의 이웃한 셀에서의 간섭된 문턱전압 변화와 셀프부스팅된 채널 표면에서의 전기적 포텐셜을 보여주는데, 실리콘 핀의 폭이 50 nm일 경우는 8.5 V 근처까지 표면의 전기적 포텐셜이 올라가서 간섭이 없게 되나, 핀의 폭이 증가함에 따라 바디 바이어싱 단자에 인가된 접지 전압의 영향을 받게 되어 표면의 전기적 포텐셜이 점차 낮아지게 되고 결국 쓰기 시 간섭을 받게 되어 문턱전압이 크게 변하게 되는 것을 알 수 있다.
따라서, 실리콘 핀의 폭을 적절히 선택하면, 메모리 셀의 바디를 플로팅시켜 셀프부스팅 효과를 극대화시켜 쓰기 동작시 이웃한 셀의 간섭을 완전히 제거할 수 있고, 비트 라인에 높은 전압을 인가하지 않고 비선택 워드 라인들에는 0 V만 인가해 주어도 쓰기 동작이 가능하게 되므로 구동회로가 매우 간편해지는 장점이 있다.
다음은 도 8a 내지 도 8j를 참조하며 본 발명에 따르는 AND형 어레이의 제조방법에 관한 실시예에 대하여 설명한다.
[ AND 형 어레이의 제조방법에 관한 제 1 실시예 ]
본 발명에 따르는 AND형 어레이를 제조하기 위해서는 기본적으로, 소정의 기판에 제 1 마스크로 이온주입하여 로컬 소스 라인 도핑층을 형성하는 제 1 단계와;
상기 로컬 소스 라인 도핑층 상부에 제 2 마스크로 이온주입하여 로컬 비트 라인 도핑층 및 공통 소스 라인 도핑층을 형성하는 제 2 단계와;
상기 공통 소스 라인 도핑층, 상기 로컬 비트 라인 도핑층 및 상기 로컬 소스 라인 도핑층을 제 3 마스크로 식각하여 복수 개의 실리콘 핀들과 홈(groove)들을 형성하는 제 3 단계와;
상기 기판 전면에 전하트랩층을 포함한 2개 이상의 유전체층들로 구성된 절연막층을 증착하는 제 4 단계와;
상기 기판 전면에 게이트 물질을 증착하고, 제 4 마스크로 상기 게이트 물질을 식각하여 드레인 선택 라인, 소스 선택 라인 및 복수 개의 워드 라인들을 형성하는 제 5 단계를 거치게 된다.
따라서, 상기 각 단계별로 살펴보면, 먼저 제 1 단계로, 도 8a와 같이, 소정의 기판(10)에 공지의 포토 및 식각공정으로 제 1 마스크를 만들고 이를 이용하여 소정의 깊이까지 소정의 농도로 이온주입하여 로컬 소스 라인 도핑층(12)을 형성한다.
여기서, 상기 이온주입의 깊이는 소정의 이온주입 에너지를 조절하여 로컬 소스 라인 도핑층(12)을 형성하고자 하는 위치에 따라 결정될 것이나, SOI 기판에 이온주입할 경우에는 매몰 산화막 상부에 있는 실리콘층까지 이온주입되도록 한다.
그리고, 상기 이온주입 농도는 통상의 소스/드레인 형성을 위한 농도를 갖도록 도즈량을 조절하면 충분하다.
다음은, 제 2 단계로, 도 8a와 같이, 상기 제 1 단계와 같은 방법으로 제 2 마스크를 형성하여 상기 로컬 소스 라인 도핑층(12) 상부에 소정 이격 되도록 이온주입하여 로컬 비트 라인 도핑층(14) 및 공통 소스 라인 도핑층(16)을 형성한다.
다음은, 제 3 단계로, 도 8b와 같이, 질화막 등으로 제 3 마스크(20)를 형성하고 실리콘 식각에 관한 공지 기술을 이용하여 상기 공통 소스 라인 도핑층(16), 상기 로컬 비트 라인 도핑층(14) 및 상기 로컬 소스 라인 도핑층(12)을 식각하여 복수 개의 실리콘 핀들(120)과 홈(groove)들(110)을 형성한다.
여기서, 벌크 실리콘 기판을 사용할 경우에는 도 8b와 같이 로컬 소스 라인 도핑층(12)을 지나 소정의 깊이로 더 식각하여 충분한 홈(groove)(110)이 형성되도록 함이 바람직하고, SOI 기판을 사용할 경우에는 매몰 산화막이 드러날 때까지 식각하면 된다.
다음은, 제 4 단계로, SOI 기판을 사용할 경우 상기 기판 전면에 전하트랩층을 포함한 2개 이상의 유전체층들로 구성된 절연막층을 순차적으로 증착한다.
그리고, 제 5 단계로, 상기 기판 전면에 게이트 물질을 증착하고, 제 4 마스크로 상기 게이트 물질을 식각하여 드레인 선택 라인, 소스 선택 라인 및 복수 개의 워드 라인들을 형성하여 어레이의 기본 구조를 완성한다.
따라서, 상기와 같이 SOI 기판을 사용할 경우 마스크 4개만으로 최소 공정으로 AND형 어레이의 기본 구조를 간단히 제조할 수 있다.
본 실시예로 만들어진 메모리 셀 구조의 일 예는 도 4b에 도시되어 있다.
[ AND 형 어레이의 제조방법에 관한 제 2 실시예 ]
상기 본 발명에 따르는 AND형 어레이의 제조방법에 관한 제 1 실시예에 있어서, 도 4c와 같은 구조의 메모리 셀이 만들어지도록, 상기 제 3 단계의 로컬 소스 라인 도핑층(12) 식각은 하부 일부가 남도록 식각하고, 상기 제 4 단계와 제 5 단계 사이에는 이방성 식각으로 상기 각 실리콘 핀(120)의 기둥 위와 상기 각 홈(110) 상부에 있는 절연막층을 선택적으로 식각하는 제 4-1 단계와; 상기 각 홈에 드러난 로컬 소스 라인 도핑층을 시작으로 산화 잠식시켜 상기 각 실리콘 핀 하부로 산화막층(30c)을 형성하는 제 4-2 단계를 더 진행한다.
여기서, 제 1 단계의 로컬 소스 라인 도핑층(12) 형성은 차후 제 4-2 단계에서 산화 잠식되는 부분을 고려하여 통상보다 두껍게 형성되도록 함이 바람직하다.
[ AND 형 어레이의 제조방법에 관한 제 3 실시예 ]
상기 본 발명에 따르는 AND형 어레이의 제조방법에 관한 제 1 실시예에 있어서, 도 4a와 같은 구조의 메모리 셀이 만들어지도록, 상기 제 3 단계와 제 4 단계 사이에는, 도 8c와 같이, 상기 기판 전면에 절연물질(30)을 증착하고 평탄화하는 제 3-1 단계와; 상기 로컬 소스 라인 도핑층(12a)이 일부 드러나도록 상기 제 3 마스크를 제거하고 상기 절연물질을 식각하는 제 3-2 단계를 더 포함한다.
그 다음, 제 4 단계로, 도 8d와 같이, 상기 기판 전면에 전하트랩층을 포함한 2개 이상의 유전체층들로 구성된 절연막층(40)을 순차적으로 증착한다.
이어, 도 8e와 같이, 공지의 증착 및 사진 식각 공정으로 제 3-1 마스크(50)를 만들어 차후 드레인 선택 라인 및 소스 선택 라인이 형성될 위치에 있는 상기 절연막층(40)을 제거하고 게이트 산화막(42a) 공정을 수행할 수 있다.
그리고, 제 5 단계로, 도 8f와 같이, 상기 절연막층(40, 42a) 상부에 게이트 물질(60)을 증착하고, 도 8g와 같이, 제 4 마스크로 상기 게이트 물질(60)을 식각하여 드레인 선택 라인(60a), 소스 선택 라인(60d) 및 복수 개의 워드 라인들(60b, 60c)을 형성한다.
그리고, 상기 제 5 단계 이후에는, 도 8h와 같이, 제 5 마스크(70)를 이용하여 상기 드레인 선택 라인(DSL)으로 제 1 선택트랜지스터(ST11, ST12, ..., ST1n)의 소스(18) 및 드레인(14b)이 자기정렬되어 형성되도록 이온주입하는 제 6 단계를 더 진행하여 어레이의 기본 구조를 완성할 수 있다.
[ AND 형 어레이의 제조방법에 관한 제 4 실시예 ]
상기 본 발명에 따르는 AND형 어레이의 제조방법에 관한 제 3 실시예에 있어서, 상기 제 5 단계의 상기 게이트 물질(60) 식각은, 도 8j와 같이, 상기 복수 개의 워드 라인들 중 첫 번째 라인(60b)과 상기 드레인 선택 라인(60a) 사이에 바디 절연 라인(60e)이 더 형성되도록 하여 어레이의 기본 구조를 완성한다.
상기 본 발명에 따른 AND형 어레이의 제조방법에 관한 제 1 실시예 내지 제 4 실시예에서, 상기 전하트랩층은 질화막으로 증착하여, 절연막층(40)은 터널산화막층(42), 질화막층(44) 및 블로킹산화막층(46)으로 형성할 수 있다.
그리고, 상기 로컬 비트 라인 도핑층(14a, 14b), 상기 로컬 소스 라인 도핑층(12a) 및 상기 공통 소스 라인 도핑층(16a)은 N형 불순물 도핑층이고, 상기 기판은 P형인 것으로 하는 것이 바람직하다.
다음은 본 발명에 따르는 AND형 어레이의 동작방법에 관한 실시예에 대하여 설명한다.
본 발명에 따른 AND형 어레이의 동작방법은 기본적으로, 상기 본 발명에 따르는 어레이의 구조에 관한 제 1 실시예 또는 제 2 실시예의 상기 각 비트 라인, 상기 드레인 선택 라인, 상기 복수 개의 워드 라인들, 상기 소스 선택 라인, 상기 공통 소스 라인 및 바디 바이어싱 단자 각각에 소정의 바이어스(bias) 전압을 인가함으로써, 상기 복수 개의 메모리 셀들 중에서 특정 셀을 선택하고, 상기 선택된 특정 메모리 셀에 F-N 터널링 방식으로 수직 이중채널에 있는 전자를 주입하여 프로그램하며, 상기 바이어스 전압 조건을 바꾸어 F-N 터널링 방식으로 바디 영역에 있는 정공을 주입하여 이레이즈하고, 상기 바이어스 전압 조건을 다시 바꾸어 상기 복수 개의 메모리 셀들 중에서 독출(리드)할 특정 메모리 셀을 선택하고, 상기 선택된 독출할 메모리 셀만 동작시켜 리드한다.
이하, 각 동작별 실시예에 대하여 보다 구체적으로 설명한다.
[ AND 형 어레이의 프로그램 방법에 관한 제 1 실시예 ]
본 발명에 따른 AND형 어레이의 프로그램(쓰기) 방법은 먼저, 도 1과 같은 어레이에서, 상기 드레인 선택 라인(DSL)은 일정 전압 VDSL(예컨대, VCC)을 인가하며, 상기 선택된 특정 메모리 셀(예컨대, M21)을 지나는 비트 라인(예컨대, BL1)은 상기 제 1 선택 트랜지스터(예컨대, ST11)가 켜지도록 상기 VDSL 보다 낮은 VSEL(예컨대, 0 V)를 인가하고, 그 밖의 비트 라인들(예컨대, BL2, ..., BLn)은 상기 VDSL과 같거나 높은 전압 VUNS(예컨대, VCC)를 인가하며, 상기 선택된 특정 메모리 셀(예컨대, M21)을 지나는 워드 라인(예컨대, WL2)은 수직 이중채널에 있는 전자가 F-N 터널링될 수 있도록 상기 VSEL 보다 높은 전압 VPGM을 인가하고, 그 밖의 워드 라인들(예컨대, WL1, WL3, ..., WLm)은 상기 VSEL과 같거나 높지만 상기 VPGM 보다 낮은 전압 VPASS를 인가하며, 상기 소스 선택 라인(SSL)은 상기 제 2 선택 트랜지스터(예컨대, ST21)가 꺼지도록 상기 VSEL과 같은 전압 VSSL(예컨대, 0 V)를 인가하며, 상기 공통 소스 라인(CSL)에도 상기 VSEL과 같은 전압 VS(예컨대, 0 V)를 인가하여, 상기 선택된 특정 메모리 셀(예컨대, M21)을 프로그램한다.
여기서, 상기 바디 바이어싱 단자(미도시)는 0 V(접지)로 하고, 상기 VPASS는 상기 VSEL보다 높지만 상기 VPGM 보다 낮은 전압으로 하게 되면, 셀프부스팅 효과를 이용하여 이웃한 셀의 간섭을 방지할 수 있는 장점이 있다.
특히, 상기 드레인 선택 라인(DSL)에 일정 전압 VDSL(예컨대, VCC)을 인가 함 으로써 각 셀의 바디가 바디 바이어싱 단자와 절연할 수 있도록 된 어레이 구조에 프로그램 동작을 시킬 경우에는 상기 VPASS에 상기 VSEL과 같은 전압(예컨대, 0 V)을 걸어주더라도 이웃한 셀의 간섭을 막을 수 있는 효과가 있다.
[ AND 형 어레이의 프로그램 방법에 관한 제 2 실시예 ]
본 발명에 따른 AND형 어레이의 또 다른 프로그램 방법은, 도 2와 같은 어레이에서, 상기 바디 절연 라인(BIL)에 상기 바디 절연 라인을 따라 형성된 절연 트랜지스터들(예컨대, IT1, IT2, ..., ITn)의 바디 영역을 완전히 공핍시킬 전압 VBIL(예컨대, VCC)을 더 인가하면, 각 셀의 바디 영역을 바디 바이어싱 단자(미도시)와 효과적으로 절연을 할 수 있게 되어, 상기 VPASS에 상기 VSEL과 같은 전압(예컨대, 0 V)을 걸어주더라도 셀프부스팅 효과로 이웃한 셀의 간섭을 방지할 수 있다.
[ AND 형 어레이의 이레이즈 방법에 관한 실시예 ]
본 발명에 따른 AND형 어레이의 이레이즈 방법은, 도 1 또는 도 2와 같은 어레이에서, 상기 특정 메모리 셀(예컨대, M21)이 포함된 블록의 모든 워드 라인들(예컨대, WL1, WL2, ..., WLm)은 각 워드 라인을 따라 연결된 메모리 셀들(예컨대, M11, ..., Mmn)의 각 바디 영역이 완전히 공핍되지 않을 전압 VERS(예컨대, 0 V)를 인가하며, 상기 바디 바이어싱 단자(미도시)는 상기 블록의 모든 워드 라인(예컨대, WL1, WL2, ..., WLm)에 연결되어 있는 메모리 셀들(예컨대, M11, ..., Mmn)의 각 바디에 있는 정공(hole)이 F-N 터널링될 수 있도록 상기 VERS 보다 높은 전압 VB를 인가하고, 나머지 상기 각 라인(DSL, BIL, SSL, CSL, BL1, BL2, ..., BLn)은 플로팅(floating)시켜, 상기 블록의 메모리 셀들(예컨대, M11, ..., Mmn)을 한번에 이레이즈한다.
[ AND 형 어레이의 리드 방법에 관한 실시예 ]
본 발명에 따른 AND형 어레이의 리드 방법은, 도 1 또는 도 2와 같은 어레이에서, 상기 공통 소스 라인(CSL)은 0 V(접지)시키고, 상기 소스 선택 라인(SSL)은 제 2 선택 트랜지스터(예컨대, ST21)가 켜지도록 0 V(접지)보다 높은 전압 VSSL2을 인가하며, 상기 선택된 독출할 메모리 셀(예컨대, M21)을 지나는 워드 라인(예컨대, WL2)에는 0 V(접지)보다 높은 전압 VREAD을 인가하며, 상기 드레인 선택 라인(DSL)은 제 1 선택 트랜지스터(예컨대, ST11)가 켜지도록 0 V(접지) 보다 높은 전압 VDSL을 인가하며, 상기 선택된 독출할 메모리 셀을 지나는 비트 라인(예컨대, BL1)에는 0 V(접지)보다 높은 전압 VSEL2를 인가하며, 나머지 비선택 워드 라인들(예컨대, WL1, WL3, ..., WLm)과 비선택 비트 라인들(예컨대, BL2, ..., BLn) 및/또는 상기 바디 바이어싱 단자(미도시)는 0 V(접지)시켜, 상기 선택된 독출할 메모리 셀(예컨대, M21)만 리드한다.
다음은 도 9 및 도 10f 내지 도 13을 참조하며 본 발명에 따르는 AND형 어레이의 구조에 관한 실시예에 대하여 설명한다.
도 9는 본 발명에 따른 NOR형 플래시 메모리 어레이의 구조도이고, 도 10f는 통상의 벌크 실리콘 기판에서 구현한 NOR형 어레이 구조를 보여주는 사시도이며, 도 11은 SOI 기판에서 구현한 NOR형 어레이 구조를 보여주는 사시도이며, 도 12는 도 10f의 CC'선 단면도이고, 도 13은 도 11의 DD'선 단면도이다.
본 발명에 따른 수직구조를 갖는 NOR형 플래시 메모리 어레이의 구조는 기본적으로, 도 9에 도시되어 있는 바와 같이, 하나 이상의 비트 라인과, 상기 각 비트 라인에 드레인이 접속되는 복수 개의 메모리 셀들과, 상기 각 메모리 셀의 소스가 공통 접속되는 공통 소스 라인과, 상기 각 메모리 셀의 게이트와 전기적으로 연결되어 상기 각 비트 라인과 교차 되도록 배열된 복수 개의 워드 라인들을 포함하여 구성된 NOR형 플래시 메모리 어레이에 있어서, 상기 각 비트 라인 및 공통 소스 라인은 반도체 기판 상부에 일 방향으로 소정의 폭과 높이를 갖는 동일한 실리콘 핀에 소정의 거리로 수직하게 이격되어 상, 하측에 각각 제 1 도핑층 및 제 2 도핑층으로 형성된다.
[ NOR 형 어레이의 구조에 관한 제 1 실시예 ]
본 실시예는 상기 실리콘 핀의 하측에 형성된 제 2 도핑층이 이웃 실리콘 핀의 제 2 도핑층과 격리된 구조를 가짐으로써, 2비트 동작의 신뢰성을 높일 수 있는 장점이 있다.
<통상 벌크 실리콘 기판에서의 구현 예 1>
이는, 도 10f 및 도 12와 같이, 상기 실리콘 핀(120)을 상기 제 2 도핑층(12a)과 이웃하게 접하도록 제 1 절연막(30a)을 두고 종 방향으로 소정의 간격으로 상기 비트 라인 수만큼 복수 개 형성하며, 상기 복수 개의 실리콘 핀들(120)과 상기 제 1 절연막(30a) 상부에는 제 2 절연막(40)을 사이에 두고 상기 복수 개의 실리콘 핀들(120)을 감싸며 횡 방향으로 소정의 간격으로 상기 복수 개의 워드 라인들(62a, 62b, 62c)을 형성하는 구조로 달성된다.
즉, 통상 벌크 실리콘 기판에서 소정의 이온주입, 증착, 식각 공정 등을 수행하면, 도 12와 같은 메모리 셀의 구조를 갖는 NOR형 플래시 메모리 어레이(도 10f)를 구현할 수 있다.
도 12에 도시된 메모리 셀의 구조적 특징은, 상기 AND형 어레이의 메모리 셀과 동일한 것으로, 실리콘 기판(10)에 제 1 절연막(30a)을 사이에 두고 소정의 폭과 높이를 갖는 기둥형상의 실리콘 핀(120)의 형상에 제 2 절연막(40)을 증착하고 그 상부에 게이트 물질로 채워 형성된 워드 라인(62b)을 갖는 것에 있다.
여기서, 상기 실리콘 핀(120)은 N형 불순물 도핑층으로 상층에 비트 라인(제 1 도핑층; 14a), 하층에 공통 소스 라인(제 2 도핑층; 12a)이 각각 형성되고, 그 중간에 바디 영역(10a)으로 기판(10)과 같은 P형 실리콘 층으로 구성되고, 상기 제 절연막(40)은 질화막층과 같은 전하트랩층을 포함한 2개 이상의 유전체층들로 구성되는 것이 바람직하다.
<통상 벌크 실리콘 기판에서의 구현 예 2>
상기 통상 벌크 실리콘 기판에서의 구현 예 1에서 제 1 절연막(30a)을 소정의 홈(110)에 절연물질을 채워 형성하는 것 대신에, 상기 AND형 어레이에서와 같이(도 4c 참조), 제 2 도핑층(12a) 하단에 벌크 실리콘 기판의 산화 잠식으로 형성된 산화막층(30c)을 이용할 수 있다.
<SOI 기판에서의 구현 예>
통상 벌크 실리콘 기판 대신, 상기 AND형 어레이에서와 같이(도 4b 참조), SOI(Silicon-On-Insulator) 기판을 사용하여 상기 각 실리콘 핀(120)은 SOI 기판의 실리콘층으로 형성되고, 상기 제 1 절연막은 상기 SOI 기판의 매몰 산화막(30b)인 것으로 할 수도 있다.
[ NOR 형 어레이의 구조에 관한 제 2 실시예 ]
상기 NOR형 어레이의 구조에 관한 제 1 실시예는, 도 10f와 같이, 각 실리콘 핀(120)의 하측에 형성된 제 2 도핑층(12a)이 서로 격리된 구조를 가짐으로써, 이를 공통 소스 라인(CSL)으로 사용할 경우 두 개 이상의 비트 라인으로 구성된 블록을 동작시키기 위해서는 블록의 외측에 별도의 라인을 형성하고 여기에 상기 공통 소스 라인(CSL)이 전기적으로 연결될 수 있도록 각 콘택(contact)을 형성하여야 하는 문제점이 있다.
본 실시예는 이러한 문제점을 해결하기 위한 것으로, 도 11 및 도 13과 같이, 상기 실리콘 핀(120a)은 종 방향으로 소정의 간격으로 상기 비트 라인 수만큼 복수 개 형성되고, 상기 공통 소스 라인은 상기 각 실리콘 핀의 하측에 제 2 도핑층(12b)으로 형성되되 이웃 실리콘 핀(120a)의 하측과 연결되어 형성되며, 상기 복수 개의 실리콘 핀들(120a)과 상기 실리콘 핀 사이의 공통 소스 라인(12b) 상부에는 제 2 절연막(40)을 사이에 두고 상기 복수 개의 실리콘 핀들(120a)을 감싸며 횡 방향으로 소정의 간격으로 상기 복수 개의 워드 라인들(62a, 62b, 62c)이 형성된다.
이와 같은 구성을 함으로써, 상기 NOR형 어레이의 구조에 관한 제 1 실시예와 달리, 블록의 외측에 별도의 라인을 형성함이 없이 하나의 콘택만으로 블록 전체를 동작시킬 수 있는 장점이 있다.
기타 다른 구성부분은 상기 NOR형 어레이의 구조에 관한 제 1 실시예와 동일하여, 본 실시예에서도 상기 각 실리콘 핀(120a)은 SOI 기판의 실리콘층으로 형성할 수 있다.
상기 본 발명에 따른 NOR형 어레이의 구조에 관한 제 1 실시예 및 제 2 실시예에서 상기 각 실리콘 핀(120, 120a)의 폭은 메모리 셀의 소정의 바디 영역(10a)을 확보하면서도, 각 비트 라인 및 공통 소스 라인에 지나친 저항이 발생되지 않도록 40~60 nm로 하는 것이 바람직하다.
그리고, 상기 각 실리콘 핀(120)의 높이는 높을수록 2비트로의 안정적인 동작 및 단채널 효과(short channel effect)를 예방할 수 있으나, 너무 높게 되면 수직 채널 길이가 길어져 저항이 그만큼 커지게 되어 읽기 동작 속도에 지장을 초래 할 수 있으므로, 이 역시 약 100 nm 내외로 하는 것이 바람직하다.
다음은 도 10a 내지 도 10f를 참조하며 본 발명에 따르는 NOR형 어레이의 제조방법에 관한 실시예에 대하여 설명한다.
도 10a 내지 도 10f는 본 발명에 따른 NOR형 플래시 메모리 어레이의 제조 공정을 보여주는 사시도이다.
본 발명에 따르는 NOR형 어레이를 제조하기 위해서는 기본적으로, 소정의 기판에 제 1 마스크로 이온주입 에너지를 달리하여 기판(10) 상, 하측에 소정의 거리가 이격되도록 제 1 도핑층(14) 및 제 2 도핑층(12)을 형성하는 제 1 단계(도 10a)와;
상기 기판(10)을 제 2 마스크(22)로 식각하여 복수 개의 실리콘 핀들(120)과 홈(groove)들(110)을 형성하는 제 2 단계(도 10b)와;
상기 기판 전면에 전하트랩층을 포함한 2개 이상의 유전체층들로 구성된 절연막층(40)을 증착하는 제 3 단계(도 10d)와;
상기 절연막층(40) 상부에 게이트 물질(62)을 증착하고(도 10e), 제 3 마스크로 상기 게이트 물질(62)을 식각하여 복수 개의 워드 라인들(62a, 62b, 62c)을 형성하는 제 4 단계(도 10f)를 거치게 된다.
[ NOR 형 어레이의 제조방법에 관한 제 1 실시예 ]
본 실시예는, 도 12와 같은 구조의 메모리 셀이 만들어지도록, 상기 제 2 단계의 홈(groove; 110) 형성은, 도 10b와 같이, 상기 제 2 도핑층(12a)을 관통하여 지나도록 하고, 상기 제 2 단계와 제 3 단계 사이에는, 도 10c와 같이, 상기 기판 전면에 절연물질(30)을 증착하고 평탄화하는 제 2-1 단계와; 상기 제 2 도핑층(12a)의 측면 일부가 드러나도록 상기 제 2 마스크(22) 및 상기 절연물질(30)을 각각 식각하는 제 2-2 단계를 더 포함하는 것을 특징으로 한다.
[ NOR 형 어레이의 제조방법에 관한 제 2 실시예 ]
본 실시예는, 도 13과 같은 구조의 메모리 셀이 만들어지도록, 상기 제 2 단계의 기판 식각은 상기 제 2 도핑층의 하부 일부가 남도록 식각하고, 상기 제 3 단계와 제 4 단계 사이에는 이방성 식각으로 상기 각 실리콘 핀의 기둥 위와 상기 각 홈 상부에 있는 절연막층을 선택적으로 식각하는 제 3-1 단계와; 상기 각 홈에 드러난 제 2 도핑층을 시작으로 산화 잠식시켜 상기 각 실리콘 핀 하부로 산화막층을 형성하는 제 3-2 단계를 더 포함하는 것을 특징으로 한다.
따라서, 상기 제 1 단계의 제 2 도핑층(12) 형성은 차후 제 3-2 단계에서 산화 잠식되는 부분을 고려하여 통상보다 두껍게 형성되도록 함이 바람직하다.
상기 NOR형 어레이의 제조방법에 관한 제 1 및 제 2 실시예 모두 상기 전하트랩층(44)은 질화막층으로, 상기 제 1 도핑층(14) 및 상기 제 2 도핑층(12)은 N형 불순물 도핑층으로, 상기 기판(10) 및 상기 바디 영역(10a)은 P형 반도체인 것으로 각각 하는 것이 바람직하다.
다음은 본 발명에 따르는 NOR형 어레이의 동작방법에 관한 실시예에 대하여 설명한다.
본 발명에 따른 NOR형 어레이의 동작방법은 기본적으로, 상기 본 발명에 따르는 어레이의 구조에 관한 제 1 실시예 또는 제 2 실시예의 상기 각 비트 라인, 상기 공통 소스 라인, 상기 복수 개의 워드 라인들 및 바디 바이어싱 단자 각각에 소정의 바이어스(bias) 전압을 인가함으로써, 상기 복수 개의 메모리 셀들 중에서 특정 셀을 선택하고, 상기 선택된 특정 메모리 셀에 채널 열전자 주입(CHEI) 방식으로 프로그램하며, 상기 바이어스 전압 조건을 바꾸어 F-N 터널링 방식으로 바디 영역에 있는 정공을 주입하여 이레이즈하고, 상기 바이어스 전압 조건을 다시 바꾸어 상기 복수 개의 메모리 셀들 중에서 독출(리드)할 특정 메모리 셀을 선택하고, 상기 선택된 독출할 메모리 셀만 동작시켜 리드한다.
이하, 각 동작별 실시예에 대하여 보다 구체적으로 설명한다.
[ NOR 형 어레이의 프로그램 방법에 관한 실시예 ]
본 발명에 따른 NOR형 어레이의 프로그램(쓰기) 방법은, 도 9와 같은 어레이에서, 상기 공통 소스 라인(CSL)은 0 V(접지)시키고, 상기 선택된 특정 메모리 셀 을 지나는 워드 라인에는 이에 연결된 각 메모리 셀이 켜지도록 0 V(접지)보다 높은 전압 VPGM을 인가하고, 그 밖의 워드 라인들은 이에 연결된 각 메모리 셀이 커지도록 플로팅(floating) 시키거나 0 V(접지) 또는 이보다 낮은 전압 VPASS를 인가하며, 상기 선택된 특정 메모리 셀을 지나는 비트 라인에는 0 V(접지)보다 높은 전압 VSEL을 인가하고, 그 밖의 비트 라인들은 플로팅(floating) 시키거나 0 V(접지) 전압 VUNS를 인가하여, 상기 선택된 특정 메모리 셀의 드레인 측에 프로그램하고,
상기 각 비트 라인 및 상기 공통 소스 라인에 인가되는 각 바이어스 전압 조건을 바꾸어, 상기 공통 소스 라인은 0 V(접지)보다 높은 전압 VS를 인가하고, 상기 선택된 특정 메모리 셀을 지나는 비트 라인에는 0 V(접지) 전압 VSEL을 인가하고, 그 밖의 비트 라인들은 플로팅(floating) 시키거나 상기 전압 VS와 같은 전압 VUNS를 인가하여, 상기 선택된 특정 메모리 셀의 소스 측에도 프로그램함으로써, 하나의 메모리 셀에 2비트 동작이 가능한 장점이 있다.
또한, 본 실시예의 메모리 셀은 이중게이트 구조를 가짐에 따라, 메모리 셀의 드레인 양측 또는 소스 양측에 각각 주입된 전자의 전기적 반발력에 의하여, 평면구조 또는 단일 게이트 구조보다 저장 노드에 주입된 전자가 채널 쪽으로 다시 새어나올 확률이 낮아져 프로그램 신뢰성을 높인 장점도 있다.
후자의 효과는 상기 바디 바이어싱 단자 중 상기 선택된 특정 메모리 셀이 속해 있는 상기 실리콘 핀의 바디를 바이어싱 하는 단자에는 0 V(접지)보다 낮은 전압 VBS를 인가하여 상기 선택된 특정 메모리 셀이 속해 있는 실리콘 핀의 바디를 공핍화시키고, 그 밖의 바디 바이어싱 단자에는 플로팅(floating) 시키거나 0 V(접지)보다 높은 전압 VBUNS를 인가하여 프로그램함으로써, 극대화시킬 수 있다.
[ NOR 형 어레이의 이레이즈 방법에 관한 실시예 ]
본 발명에 따른 NOR형 어레이의 이레이즈 방법은, 도 9와 같은 어레이에서, 상기 특정 메모리 셀이 포함된 블록의 모든 워드 라인들은 각 워드 라인을 따라 연결된 메모리 셀들의 각 바디 영역이 완전히 공핍되지 않을 전압 VERS를 인가하고, 상기 바디 바이어싱 단자는 상기 블록의 모든 워드 라인에 연결되어 있는 메모리 셀들의 각 바디에 있는 정공이 F-N 터널링될 수 있도록 상기 VERS 보다 높은 전압 VB를 인가하고, 나머지 상기 각 라인은 플로팅(floating)시켜, 상기 블록의 메모리 셀들을 한번에 이레이즈한다.
[ NOR 형 어레이의 리드 방법에 관한 실시예 ]
본 발명에 따른 NOR형 어레이의 리드 방법은, 도 9와 같은 어레이에서, 상기 복수 개의 메모리 셀들 중에서 독출(리드)할 특정 메모리 셀을 선택하고, 상기 선택된 특정 메모리 셀을 지나는 워드 라인에는 이에 연결된 각 메모리 셀이 켜지도록 0 V(접지)보다 높지만 프로그램 전압 VPGM보다는 낮은 VREAD을 인가하고, 그 밖의 워드 라인들은 이에 연결된 각 메모리 셀이 커지도록 플로팅(floating) 시키거나 0 V(접지) 또는 이보다 낮은 전압 VUNR을 인가하여, 상기 선택된 특정 메모리 셀의 드레인에서 소스로 또는 소스에서 드레인으로 리드 전류를 인가하여 독출한다.
이상으로, 본 발명의 실시예에 대하여 상세히 설명하였지만, 이에 한정되는 것은 아니고 당해 기술분야에서 통상의 지식을 가진 자에 의해 다양하게 변형 실시할 수 있음은 물론이다.
그러나, 수직하게 실리콘 핀을 형성하고 상, 하에 소정 거리로 이격하여 도핑층을 형성하여 각각 로컬 비트 라인과 로컬 드레인 라인으로 사용하는 AND형 어레이 및 비트 라인과 공통 소스 라인으로 사용하는 NOR형 어레이에 관한 어떤 실시예도 본 발명의 기술적 사상에 속한다고 보아야 할 것이다.
도 1은 본 발명에 따른 AND형 플래시 메모리 어레이의 구조도이다.
도 2는 본 발명에 따른 AND형 플래시 메모리 어레이의 다른 구조도이다.
도 3a는 본 발명에 따른 AND형 플래시 메모리 어레이의 레이아웃이다.
도 3b는 본 발명에 따른 AND형 플래시 메모리 어레이의 다른 레이아웃이다.
도 4a 내지 도 4c는 도 3a 또는 도 3b의 AA'선 단면도이다.
도 5a 내지 도 5e는 도 3a 또는 도 3b의 BB'선 단면도이다.
도 6은 실리콘 핀의 폭에 따른 공핍 정도를 보여주는 시뮬레이션 결과 출력물이다.
도 7은 실리콘 핀의 폭에 따른 쓰기 동작시 이웃한 셀의 문턱전압 변화와 셀프부스팅된 채널의 전기적 포텐셜을 보여주는 전기특성도이다.
도 8a 내지 도 8j는 본 발명에 따른 AND형 플래시 메모리 어레이의 제조 공정을 보여주는 사시도이다.
도 9는 본 발명에 따른 NOR형 플래시 메모리 어레이의 구조도이다.
도 10a 내지 도 10f는 본 발명에 따른 NOR형 플래시 메모리 어레이의 제조 공정을 보여주는 사시도이다.
도 11은 본 발명에 따른 NOR형 플래시 메모리 어레이의 다른 제조 공정에 의한 어레이 구조를 보여주는 사시도이다.
도 12는 도 10f의 CC'선 단면도이다.
도 13은 도 11의 DD'선 단면도이다.
도 14는 종래 기둥 구조(수직 채널 구조)를 갖는 메모리 셀의 일 단면을 보여주는 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
10 : 반도체 기판 10a : 바디 영역
12a, 12b : 제 2 도핑층 14a : 제 1 도핑층
20 : 질화막(제 3 마스크) 30a : 제 1 절연막
40 : 제 2 절연막(ONO 유전층) 50 : 제 3-1 마스크
60, 62 : 게이트 물질 70 : 제 5 마스크
110 : 홈(groove) 120 : 실리콘 핀

Claims (52)

  1. 하나 이상의 비트 라인과,
    상기 각 비트 라인에 제 1 선택 트랜지스터에 의하여 접속되는 로컬 비트 라인과,
    상기 로컬 비트 라인을 공통 드레인 라인으로 하여 병렬연결되는 복수 개의 메모리 셀들과,
    상기 각 메모리 셀의 소스가 공통 접속되는 로컬 소스 라인과,
    상기 로컬 소스 라인이 제 2 선택 트랜지스터에 의하여 접속되는 상기 각 비트 라인과 수직 배열된 공통 소스 라인과,
    상기 제 1 선택 트랜지스터의 게이트 및 상기 제 2 선택 트랜지스터의 게이트에 각각 전기적으로 연결되어 상기 각 비트 라인과 교차 되도록 배열된 드레인 선택 라인 및 소스 선택 라인과,
    상기 각 메모리 셀의 게이트와 전기적으로 연결되어 상기 각 비트 라인과 교차 되도록 배열된 복수 개의 워드 라인들을 포함하여 구성된 AND형 플래시 메모리 어레이에 있어서,
    상기 로컬 비트 라인과 상기 로컬 소스 라인은 반도체 기판 상부에 일 방향으로 소정의 폭과 높이를 갖는 동일한 실리콘 핀에 소정의 거리로 수직하게 이격되어 상, 하측에 각각 제 1 도핑층 및 제 2 도핑층으로 형성된 것을 특징으로 하는 수직구조를 갖는 AND형 플래시 메모리 어레이.
  2. 제 1 항에 있어서,
    상기 실리콘 핀은 상기 제 2 도핑층과 이웃하게 접하도록 제 1 절연막을 두고 종 방향으로 소정의 간격으로 상기 비트 라인 수만큼 복수 개 형성되며,
    상기 복수 개의 실리콘 핀들과 상기 제 1 절연막 상부에는 제 2 절연막을 사이에 두고 상기 복수 개의 실리콘 핀들을 감싸며 횡 방향으로 소정의 간격으로 상기 복수 개의 워드 라인들이 형성된 것을 특징으로 하는 수직구조를 갖는 AND형 플래시 메모리 어레이.
  3. 제 2 항에 있어서,
    상기 드레인 선택 라인 및/또는 상기 소스 선택 라인은 상기 복수 개의 실리콘 핀들과 상기 제 1 절연막 상부에 제 3 절연막을 사이에 두고 상기 복수 개의 실리콘 핀들을 감싸며 횡 방향으로 상기 각 워드 라인과 나란하게 형성된 것을 특징으로 하는 수직구조를 갖는 AND형 플래시 메모리 어레이.
  4. 제 3 항에 있어서,
    상기 복수 개의 워드 라인들 중 첫 번째 라인과 상기 드레인 선택 라인 사이 에는 상기 복수 개의 실리콘 핀들을 감싸며 횡 방향으로 상기 제 2 절연막 또는 제 3 절연막을 사이에 두고 바디 절연 라인이 더 형성된 것을 특징으로 하는 수직구조를 갖는 AND형 플래시 메모리 어레이.
  5. 제 4 항에 있어서,
    상기 각 실리콘 핀의 제 2 도핑층은 상기 바디 절연 라인 하부까지 형성된 것을 특징으로 하는 수직구조를 갖는 AND형 플래시 메모리 어레이.
  6. 제 3 항에 있어서,
    상기 각 실리콘 핀은 SOI 기판의 실리콘층으로 형성되고,
    상기 제 1 절연막은 상기 SOI 기판의 매몰 산화막인 것을 특징으로 하는 수직구조를 갖는 AND형 플래시 메모리 어레이.
  7. 제 3 항에 있어서,
    상기 제 1 절연막은 상기 제 2 도핑층 하단에 벌크 실리콘 기판의 산화 잠식으로 형성된 산화막층인 것을 특징으로 하는 수직구조를 갖는 AND형 플래시 메모리 어레이.
  8. 제 6 항 또는 제 7 항에 있어서,
    상기 제 1 절연막 상부에는 상기 제 2 도핑층과 이격되어 상기 드레인 선택 라인 하부에 제 3 도핑층이 더 형성된 것을 특징으로 하는 수직구조를 갖는 AND형 플래시 메모리 어레이.
  9. 제 8 항에 있어서,
    상기 제 1 내지 제 3 도핑층은 N형 불순물 도핑층이고,
    상기 기판은 P형인 것을 특징으로 하는 수직구조를 갖는 AND형 플래시 메모리 어레이.
  10. 제 2 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 제 2 절연막은 전하트랩층을 포함한 2개 이상의 유전체층들로 구성된 것을 특징으로 하는 수직구조를 갖는 AND형 플래시 메모리 어레이.
  11. 제 10 항에 있어서,
    상기 전하트랩층은 질화막층인 것을 특징으로 하는 수직구조를 갖는 AND형 플래시 메모리 어레이.
  12. 제 11 항에 있어서,
    상기 제 1 도핑층 및 상기 제 2 도핑층은 N형 불순물 도핑층이고,
    상기 기판은 P형인 것을 특징으로 하는 수직구조를 갖는 AND형 플래시 메모리 어레이.
  13. 제 12 항에 있어서,
    상기 제 3 절연막은 상기 제 2 절연막과 동일한 것을 특징으로 하는 수직구조를 갖는 AND형 플래시 메모리 어레이.
  14. 제 12 항에 있어서,
    상기 각 실리콘 핀의 폭은 40~60 nm 인 것을 특징으로 하는 수직구조를 갖는 AND형 플래시 메모리 어레이.
  15. 소정의 기판에 제 1 마스크로 이온주입하여 로컬 소스 라인 도핑층을 형성하는 제 1 단계와;
    상기 로컬 소스 라인 도핑층 상부에 제 2 마스크로 이온주입하여 로컬 비트 라인 도핑층 및 공통 소스 라인 도핑층을 형성하는 제 2 단계와;
    상기 공통 소스 라인 도핑층, 상기 로컬 비트 라인 도핑층 및 상기 로컬 소스 라인 도핑층을 제 3 마스크로 식각하여 복수 개의 실리콘 핀들과 홈(groove)들을 형성하는 제 3 단계와;
    상기 기판 전면에 전하트랩층을 포함한 2개 이상의 유전체층들로 구성된 절연막층을 증착하는 제 4 단계와;
    상기 기판 전면에 게이트 물질을 증착하고, 제 4 마스크로 상기 게이트 물질을 식각하여 드레인 선택 라인, 소스 선택 라인 및 복수 개의 워드 라인들을 형성하는 제 5 단계를 포함하는 것을 특징으로 하는 수직구조를 갖는 AND형 플래시 메모리 어레이의 제조방법.
  16. 제 15 항에 있어서,
    상기 제 3 단계의 로컬 소스 라인 도핑층 식각은 하부 일부가 남도록 식각하고,
    상기 제 4 단계와 제 5 단계 사이에는 이방성 식각으로 상기 각 실리콘 핀의 기둥 위와 상기 각 홈 상부에 있는 절연막층을 선택적으로 식각하는 제 4-1 단계 와;
    상기 각 홈에 드러난 로컬 소스 라인 도핑층을 시작으로 산화 잠식시켜 상기 각 실리콘 핀 하부로 산화막층을 형성하는 제 4-2 단계를 더 포함하는 것을 특징으로 하는 수직구조를 갖는 AND형 플래시 메모리 어레이의 제조방법.
  17. 제 15 항에 있어서,
    상기 제 3 단계와 제 4 단계 사이에는 상기 기판 전면에 절연물질을 증착하고 평탄화하는 제 3-1 단계와;
    상기 로컬 소스 라인 도핑층이 일부 드러나도록 상기 제 3 마스크를 제거하고 상기 절연물질을 식각하는 제 3-2 단계를 더 포함하는 것을 특징으로 하는 수직구조를 갖는 AND형 플래시 메모리 어레이의 제조방법.
  18. 제 17 항에 있어서,
    상기 제 5 단계의 상기 게이트 물질 식각은 상기 복수 개의 워드 라인들 중 첫 번째 라인과 상기 드레인 선택 라인 사이에 바디 절연 라인이 더 형성되도록 한 것을 특징으로 하는 수직구조를 갖는 AND형 플래시 메모리 어레이의 제조방법.
  19. 제 17 항에 있어서,
    상기 제 4 단계와 제 5 단계 사이에는 제 3-1 마스크로 차후 드레인 선택 라인 및 소스 선택 라인이 형성될 위치에 있는 상기 절연막층을 제거하고 게이트 산화막 공정을 수행하는 단계가 더 포함된 것을 특징으로 하는 수직구조를 갖는 AND형 플래시 메모리 어레이의 제조방법.
  20. 제 15 항 내지 제 19 항 중 어느 한 항에 있어서,
    상기 제 5 단계 이후에는 제 5 마스크를 이용하여 상기 드레인 선택 라인으로 제 1 선택트랜지스터가 자기정렬로 형성되도록 이온주입하는 제 6 단계가 더 포함된 것을 특징으로 하는 수직구조를 갖는 AND형 플래시 메모리 어레이의 제조방법.
  21. 제 20 항에 있어서,
    상기 전하트랩층은 질화막층인 것을 특징으로 하는 수직구조를 갖는 AND형 플래시 메모리 어레이의 제조방법.
  22. 제 21 항에 있어서,
    상기 로컬 비트 라인 도핑층, 상기 로컬 소스 라인 도핑층 및 상기 공통 소스 라인 도핑층은 N형 불순물 도핑층이고,
    상기 기판은 P형인 것을 특징으로 하는 수직구조를 갖는 AND형 플래시 메모리 어레이의 제조방법.
  23. 제 10 항의 수직구조를 갖는 AND형 플래시 메모리 어레이에 대하여,
    상기 각 비트 라인, 상기 드레인 선택 라인, 상기 복수 개의 워드 라인들, 상기 소스 선택 라인, 상기 공통 소스 라인 및 바디 바이어싱 단자 각각에 소정의 바이어스(bias) 전압을 인가함으로써,
    상기 복수 개의 메모리 셀들 중에서 특정 셀을 선택하고,
    상기 선택된 특정 메모리 셀에 F-N 터널링 방식으로 수직 이중채널에 있는 전자를 주입하여 프로그램하며,
    상기 바이어스 전압 조건을 바꾸어 F-N 터널링 방식으로 바디 영역에 있는 정공을 주입하여 이레이즈하는 것을 특징으로 하는 수직구조를 갖는 AND형 플래시 메모리 어레이의 동작방법.
  24. 제 23 항에 있어서,
    상기 드레인 선택 라인은 일정 전압 VDSL을 인가하며,
    상기 선택된 특정 메모리 셀을 지나는 비트 라인은 상기 제 1 선택 트랜지스터가 켜지도록 상기 VDSL 보다 낮은 VSEL를 인가하고, 그 밖의 비트 라인들은 상기 VDSL과 같거나 높은 전압 VUNS를 인가하며,
    상기 선택된 특정 메모리 셀을 지나는 워드 라인은 수직 이중채널에 있는 전자가 F-N 터널링될 수 있도록 상기 VSEL 보다 높은 전압 VPGM을 인가하고, 그 밖의 워드 라인들은 상기 VSEL과 같거나 높지만 상기 VPGM 보다 낮은 전압 VPASS를 인가하며,
    상기 소스 선택 라인은 상기 제 2 선택 트랜지스터가 꺼지도록 상기 VSEL과 같은 전압 VSSL를 인가하며,
    상기 공통 소스 라인에도 상기 VSEL과 같은 전압 VS를 인가하여,
    상기 선택된 특정 메모리 셀을 프로그램하는 것을 특징으로 하는 수직구조를 갖는 AND형 플래시 메모리 어레이의 동작방법.
  25. 제 24 항에 있어서,
    상기 바디 바이어싱 단자는 0 V(접지)로 하고,
    상기 VPASS는 상기 VSEL보다 높지만 상기 VPGM 보다 낮은 전압인 것을 특징으로 하는 수직구조를 갖는 AND형 플래시 메모리 어레이의 동작방법.
  26. 제 24 항에 있어서,
    상기 바디 절연 라인에 상기 바디 절연 라인을 따라 형성된 각 절연 트랜지스터의 바디 영역을 완전히 공핍시킬 전압 VBIL을 더 인가하여 상기 선택된 특정 메모리 셀을 프로그램하는 것을 특징으로 하는 수직구조를 갖는 AND형 플래시 메모리 어레이의 동작방법.
  27. 제 23 항에 있어서,
    상기 특정 메모리 셀이 포함된 블록의 모든 워드 라인들은 각 워드 라인을 따라 연결된 메모리 셀들의 각 바디 영역이 완전히 공핍되지 않을 전압 VERS를 인가하며,
    상기 바디 바이어싱 단자는 상기 블록의 모든 워드 라인에 연결되어 있는 메모리 셀들의 각 바디에 있는 정공이 F-N 터널링될 수 있도록 상기 VERS 보다 높은 전압 VB를 인가하고,
    나머지 상기 각 라인은 플로팅(floating)시켜,
    상기 블록의 메모리 셀들을 한번에 이레이즈하는 것을 특징으로 하는 수직구 조를 갖는 AND형 플래시 메모리 어레이의 동작방법.
  28. 제 27 항에 있어서,
    상기 VERS는 0 V(접지)로 하는 것을 특징으로 하는 수직구조를 갖는 AND형 플래시 메모리 어레이의 동작방법.
  29. 제 23 항 내지 제 28 항 중 어느 한 항에 있어서,
    상기 바이어스 전압 조건을 바꾸어 상기 복수 개의 메모리 셀들 중에서 독출(리드)할 특정 메모리 셀을 선택하고,
    상기 선택된 독출할 메모리 셀만 동작시켜 리드하는 것을 특징으로 하는 수직구조를 갖는 AND형 플래시 메모리 어레이의 동작방법.
  30. 제 29 항에 있어서,
    상기 공통 소스 라인은 0 V(접지)시키고,
    상기 소스 선택 라인은 제 2 선택 트랜지스터가 켜지도록 0 V(접지)보다 높은 전압 VSSL2을 인가하며,
    상기 선택된 독출할 메모리 셀을 지나는 워드 라인에는 0 V(접지)보다 높은 전압 VREAD을 인가하며,
    상기 드레인 선택 라인은 제 1 선택 트랜지스터가 켜지도록 0 V(접지) 보다 높은 전압 VDSL을 인가하며,
    상기 선택된 독출할 메모리 셀을 지나는 비트 라인에는 0 V(접지)보다 높은 전압 VSEL2를 인가하며,
    나머지 비선택 워드 라인들과 비선택 비트 라인들 및/또는 상기 바디 바이어싱 단자는 0 V(접지)시켜,
    상기 선택된 독출할 메모리 셀을 리드하는 것을 특징으로 하는 수직구조를 갖는 AND형 플래시 메모리 어레이의 동작방법.
  31. 하나 이상의 비트 라인과,
    상기 각 비트 라인에 드레인이 접속되는 복수 개의 메모리 셀들과,
    상기 각 메모리 셀의 소스가 공통 접속되는 공통 소스 라인과,
    상기 각 메모리 셀의 게이트와 전기적으로 연결되어 상기 각 비트 라인과 교차 되도록 배열된 복수 개의 워드 라인들을 포함하여 구성된 NOR형 플래시 메모리 어레이에 있어서,
    상기 각 비트 라인 및 공통 소스 라인은 반도체 기판 상부에 일 방향으로 소 정의 폭과 높이를 갖는 동일한 실리콘 핀에 소정의 거리로 수직하게 이격되어 상, 하측에 각각 제 1 도핑층 및 제 2 도핑층으로 형성된 것을 특징으로 하는 수직구조를 갖는 NOR형 플래시 메모리 어레이.
  32. 제 31 항에 있어서,
    상기 실리콘 핀은 상기 제 2 도핑층과 이웃하게 접하도록 제 1 절연막을 두고 종 방향으로 소정의 간격으로 상기 비트 라인 수만큼 복수 개 형성되며,
    상기 복수 개의 실리콘 핀들과 상기 제 1 절연막 상부에는 제 2 절연막을 사이에 두고 상기 복수 개의 실리콘 핀들을 감싸며 횡 방향으로 소정의 간격으로 상기 복수 개의 워드 라인들이 형성된 것을 특징으로 하는 수직구조를 갖는 NOR형 플래시 메모리 어레이.
  33. 제 32 항에 있어서,
    상기 각 실리콘 핀은 SOI 기판의 실리콘층으로 형성되고,
    상기 제 1 절연막은 상기 SOI 기판의 매몰 산화막인 것을 특징으로 하는 수직구조를 갖는 NOR형 플래시 메모리 어레이.
  34. 제 32 항에 있어서,
    상기 제 1 절연막은 상기 제 2 도핑층 하단에 벌크 실리콘 기판의 산화 잠식으로 형성된 산화막층인 것을 특징으로 하는 수직구조를 갖는 NOR형 플래시 메모리 어레이.
  35. 제 31 항에 있어서,
    상기 실리콘 핀은 종 방향으로 소정의 간격으로 상기 비트 라인 수만큼 복수 개 형성되고,
    상기 공통 소스 라인은 상기 각 실리콘 핀의 하측에 제 2 도핑층으로 형성되되 이웃 실리콘 핀의 하측과 연결되어 형성되며,
    상기 복수 개의 실리콘 핀들과 상기 실리콘 핀 사이의 공통 소스 라인 상부에는 제 2 절연막을 사이에 두고 상기 복수 개의 실리콘 핀들을 감싸며 횡 방향으로 소정의 간격으로 상기 복수 개의 워드 라인들이 형성된 것을 특징으로 하는 수직구조를 갖는 NOR형 플래시 메모리 어레이.
  36. 제 35 항에 있어서,
    상기 각 실리콘 핀은 SOI 기판의 실리콘층으로 형성된 것을 특징으로 하는 수직구조를 갖는 NOR형 플래시 메모리 어레이.
  37. 제 32 항 내지 제 36 항 중 어느 한 항에 있어서,
    상기 제 2 절연막은 전하트랩층을 포함한 2개 이상의 유전체층들로 구성된 것을 특징으로 하는 수직구조를 갖는 NOR형 플래시 메모리 어레이.
  38. 제 37 항에 있어서,
    상기 전하트랩층은 질화막층인 것을 특징으로 하는 수직구조를 갖는 NOR형 플래시 메모리 어레이.
  39. 제 38 항에 있어서,
    상기 제 1 도핑층 및 상기 제 2 도핑층은 N형 불순물 도핑층이고,
    상기 기판은 P형인 것을 특징으로 하는 수직구조를 갖는 NOR형 플래시 메모리 어레이.
  40. 제 39 항에 있어서,
    상기 각 실리콘 핀의 폭은 40~60 nm 인 것을 특징으로 하는 수직구조를 갖는 NOR형 플래시 메모리 어레이.
  41. 소정의 기판에 제 1 마스크로 이온주입 에너지를 달리하여 기판 상, 하측에 소정의 거리가 이격되도록 제 1 도핑층(비트 라인) 및 제 2 도핑층(공통 소스 라인)을 형성하는 제 1 단계와;
    상기 기판을 제 2 마스크로 식각하여 복수 개의 실리콘 핀들과 홈(groove)들을 형성하는 제 2 단계와;
    상기 기판 전면에 전하트랩층을 포함한 2개 이상의 유전체층들로 구성된 절연막층을 증착하는 제 3 단계와;
    상기 절연막층 상부에 게이트 물질을 증착하고, 제 3 마스크로 상기 게이트 물질을 식각하여 복수 개의 워드 라인들을 형성하는 제 4 단계를 포함하는 것을 특징으로 하는 수직구조를 갖는 NOR형 플래시 메모리 어레이의 제조방법.
  42. 제 41 항에 있어서,
    상기 제 2 단계의 기판 식각은 상기 제 2 도핑층의 하부 일부가 남도록 식각하는 것을 특징으로 하는 수직구조를 갖는 NOR형 플래시 메모리 어레이의 제조방법.
  43. 제 42 항에 있어서,
    상기 제 3 단계와 제 4 단계 사이에는 이방성 식각으로 상기 각 실리콘 핀의 기둥 위와 상기 각 홈 상부에 있는 절연막층을 선택적으로 식각하는 제 3-1 단계와;
    상기 각 홈에 드러난 제 2 도핑층을 시작으로 산화 잠식시켜 상기 각 실리콘 핀 하부로 산화막층을 형성하는 제 3-2 단계를 더 포함하는 것을 특징으로 하는 수직구조를 갖는 NOR형 플래시 메모리 어레이의 제조방법.
  44. 제 41 항에 있어서,
    상기 제 2 단계와 제 3 단계 사이에는 상기 기판 전면에 절연물질을 증착하고 평탄화하는 제 2-1 단계와;
    상기 제 2 도핑층이 일부 드러나도록 상기 제 2 마스크를 제거하고 상기 절연물질을 식각하는 제 2-2 단계를 더 포함하는 것을 특징으로 하는 수직구조를 갖는 NOR형 플래시 메모리 어레이의 제조방법.
  45. 제 41 항 내지 제 44 항 중 어느 한 항에 있어서,
    상기 전하트랩층은 질화막층인 것을 특징으로 하는 수직구조를 갖는 NOR형 플래시 메모리 어레이의 제조방법.
  46. 제 45 항에 있어서,
    상기 제 1 도핑층 및 상기 제 2 도핑층은 N형 불순물 도핑층이고,
    상기 기판은 P형인 것을 특징으로 하는 수직구조를 갖는 NOR형 플래시 메모리 어레이의 제조방법.
  47. 제 37 항의 수직구조를 갖는 NOR형 플래시 메모리 어레이에 대하여,
    상기 각 비트 라인, 상기 공통 소스 라인, 상기 복수 개의 워드 라인들 및 바디 바이어싱 단자 각각에 소정의 바이어스(bias) 전압을 인가함으로써,
    상기 복수 개의 메모리 셀들 중에서 특정 셀을 선택하고,
    상기 선택된 특정 메모리 셀에 채널 열전자 주입(CHEI) 방식으로 프로그램하며,
    상기 바이어스 전압 조건을 바꾸어 F-N 터널링 방식으로 바디 영역에 있는 정공을 주입하여 이레이즈하는 것을 특징으로 하는 수직구조를 갖는 NOR형 플래시 메모리 어레이의 동작방법.
  48. 제 47 항에 있어서,
    상기 공통 소스 라인은 0 V(접지)시키고,
    상기 선택된 특정 메모리 셀을 지나는 워드 라인에는 이에 연결된 각 메모리 셀이 켜지도록 0 V(접지)보다 높은 전압 VPGM을 인가하고, 그 밖의 워드 라인들은 이에 연결된 각 메모리 셀이 커지도록 플로팅(floating) 시키거나 0 V(접지) 또는 이보다 낮은 전압 VPASS를 인가하며,
    상기 선택된 특정 메모리 셀을 지나는 비트 라인에는 0 V(접지)보다 높은 전압 VSEL을 인가하고, 그 밖의 비트 라인들은 플로팅(floating) 시키거나 0 V(접지) 전압 VUNS를 인가하여,
    상기 선택된 특정 메모리 셀의 드레인 측에 프로그램하는 것을 특징으로 하는 수직구조를 갖는 NOR형 플래시 메모리 어레이의 동작방법.
  49. 제 48 항에 있어서,
    상기 각 비트 라인 및 상기 공통 소스 라인에 인가되는 각 바이어스 전압 조건을 바꾸어,
    상기 공통 소스 라인은 0 V(접지)보다 높은 전압 VS를 인가하고,
    상기 선택된 특정 메모리 셀을 지나는 비트 라인에는 0 V(접지) 전압 VSEL을 인가하고, 그 밖의 비트 라인들은 플로팅(floating) 시키거나 상기 전압 VS와 같은 전압 VUNS를 인가하여,
    상기 선택된 특정 메모리 셀의 소스 측에도 프로그램하는 것을 특징으로 하는 수직구조를 갖는 NOR형 플래시 메모리 어레이의 동작방법.
  50. 제 47 항 내지 제 49 항 중 어느 한 항에 있어서,
    상기 바디 바이어싱 단자 중 상기 선택된 특정 메모리 셀이 속해 있는 상기 실리콘 핀의 바디를 바이어싱 하는 단자에는 0 V(접지)보다 낮은 전압 VBS를 인가하고, 그 밖의 바디 바이어싱 단자에는 플로팅(floating) 시키거나 0 V(접지)보다 높은 전압 VBUNS를 인가하여 프로그램하는 것을 특징으로 하는 수직구조를 갖는 NOR형 플래시 메모리 어레이의 동작방법.
  51. 제 50 항에 있어서,
    상기 특정 메모리 셀이 포함된 블록의 모든 워드 라인들은 각 워드 라인을 따라 연결된 메모리 셀들의 각 바디 영역이 완전히 공핍되지 않을 전압 VERS를 인가하고,
    상기 바디 바이어싱 단자는 상기 블록의 모든 워드 라인에 연결되어 있는 메모리 셀들의 각 바디에 있는 정공이 F-N 터널링될 수 있도록 상기 VERS 보다 높은 전압 VB를 인가하고,
    나머지 상기 각 라인은 플로팅(floating)시켜,
    상기 블록의 메모리 셀들을 한번에 이레이즈하는 것을 특징으로 하는 수직구조를 갖는 NOR형 플래시 메모리 어레이의 동작방법.
  52. 제 50 항에 있어서,
    상기 바이어스 전압 조건을 바꾸어 상기 복수 개의 메모리 셀들 중에서 독출(리드)할 특정 메모리 셀을 선택하고,
    상기 선택된 특정 메모리 셀을 지나는 워드 라인에는 이에 연결된 각 메모리 셀이 켜지도록 0 V(접지)보다 높지만 프로그램 전압 VPGM보다는 낮은 VREAD을 인가하고, 그 밖의 워드 라인들은 이에 연결된 각 메모리 셀이 커지도록 플로팅(floating) 시키거나 0 V(접지) 또는 이보다 낮은 전압 VUNR을 인가하여,
    상기 선택된 특정 메모리 셀의 드레인에서 소스로 또는 소스에서 드레인으로 리드 전류를 인가하여 독출하는 것을 특징으로 하는 수직구조를 갖는 NOR형 플래시 메모리 어레이의 동작방법.
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