KR100224761B1 - 낸드형의 메모리 셀 어레이를 가지는 불휘발성 반도체 메모리 장치 및 그 제조 방법 - Google Patents

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    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND

Abstract

본 발명은 낸드형 이이피롬 불휘발성 반도체 메모리 장치 및 그 제조 방법에 관한 것으로, 본 발명의 일실시예에 따른 낸드형 이이피롬의 유닛 셀(또는 스트링)들은 전기적으로는 일단(공통 소오스 영역)에서 서로 접속되지만 각각 독립적인 특정 전압이 제공된다. 즉, 유닛 셀 별로 동작 전압이 제공되고, 이와 동시에 인접한 다른 유닛 셀은 그 전압으로 부터 절연된다. 따라서, 비 선택된 셀이 프로그램되는 오버 프로그램을 방지할 수 있고, 별도의 프로그램 방지 전압을 제공할 필요가 없어 동작 속도가 증가되며 소자 절연 특성을 강화시킬 필요가 없다. 또한, 종래의 페이지 단위 또는 블럭 단위 방식의 소거가 아닌 비트 단위의 소거가 가능하다.

Description

낸드형의 메모리 셀 어레이를 가지는 불휘발성 반도체 메모리 장치 및 그 제조 방법
본 발명은 불휘발성 반도체 메모리 장치 및 그 제조방법에 관한 것으로, 특히 메모리 셀들이 매트릭스 모양으로 배열된 낸드형의 메모리 셀 어레이를 가지는 불휘발성 반도체 메모리 장치 및 그 제조방법에 관한 것이다.
최근에는 불휘발성 반도체 메모리 장치에 대한 수요가 증가되고 있다. 그 이유는 공급전압이 제거되어도 데이터는 소거되지 않기 때문이다. 동시에 일괄 소거가 가능한 불휘발성 반도체 메모리 장치인 플래시 메모리는 데이터의 비트 단위저장이 가능하며, 하나의 메모리셀에 비트라인 콘택이 형성되는 NOR형과, 다수의 메모리 셀이 하나의 비트라인 콘택에 연결되어 NAND형으로 구별된다. 이러한 구성에 있어서, 낸드(NAND)형의 이이피롬(EEPROM; electrically erasable and programmable read only memory) 불휘발성 반도체 메모리 장치는 유닛(unit) 셀당 비트라인 콘택들의 수를 상당히 감소시킬 수 있어 고밀도의 메모리 셀 어레이를 실현시킬 수 있다. 결국, 효과적으로 메모리 셀 사이즈가 감소될 수 있어, 낸드형의 이이피롬은 대용량의 마그네틱 디스크로서 대용될 것으로 기대된다.
도 1은 종래 기술에 따른 불휘발성 반도체 메모리 장치 예를 들면, 낸드형의 플래시 이이피롬의 셀 어레이를 보인 도면이고, 도 2는 도 1에 대응되는 등가회로이다. 도 3은 도 1의 셀 어레이를 Ⅰ∼Ⅱ∼Ⅲ방향으로 취한 절단면이다. 각각의 도면들을 참조하면, P형 반도체 기판 21의 주 표면상에 필드산화막(도시되지 않음)에 의해 분리된 활성영역들 A1, A2, A3이 수직하방으로 배열된다. 각각의 활성영역들A1, A2, A3의 일단은 서로 접속되어 공통 소오스 영역 CA(또는 CSL)를 구성한다. 활성영역들 A1, A2, A3내부에는 소오스 또는 드레인 확산영역들 29가 형성 될 것이고, 그 상부에는 수평방향으로 달리는 각각의 게이트 33, 35들이 패턴될 것이다. 즉, 활성영역들 A1, A2, A3의 상에는 스트링 선택 트랜지스터 ST1, 플로팅게이트 33을 가지는 메모리 셀들 M1∼Mn, 그리고, 그라운드 선택 트랜지스터 ST2가 직렬 접속되어 하나의 유닛 셀(또는 스트링)을 구성한다. 게이트들은 절연막 39에 의해 각각 절연되며, 그 절연막 39의 상부에는 수직하방으로 금속 비트라인들 BL1, BL2, BL3이 신장된다. 금속 비트라인들 BL은 비트라인 콘택 1을 통하여 상기 유닛 셀들 중 선택 트랜지스터 ST1의 드레인과 접속된다. 이하에서는 상기한 구성에 따르는 낸드형 이이피롬의 동작을 설명한다. 먼저, 메모리 셀들내의 플로팅게이트 33에 저장된 데이터를 소거하기 위하여, 기판 21에 약 18V∼24V의 소거에 필요한 전압을 인가하고, 선택된 메모리 셀의 워드라인 WL에는 약 0V의 접지전압을 인가하고, 비 선택 워드라인은 플로팅되게 한다. 따라서, 선택 워드라인 WL에 접속된 메모리 셀내에 저장된 데이터들은 기판 21내부로 방전된다. 이때, 상술한 바와 같이 각각의 유닛 셀들(또는 스트링들)은 공통 소오스 라인 CSL을 공유하기 하기 때문에 소거에 필요한 전압이 기판 1을 통하여 각각의 유닛 셀들로 제공된다. 따라서, 소거되는 메모리 셀의 최소 단위는 선택된 워드라인에 접속된 메모리 셀들(이를 페이지 단위라 칭함)의 수로 제한된다. 즉, 페이지 단위 또는 블럭 단위로의 소거만이 가능하며, 비트(bit) 단위의 소거는 불가능하다. 다음, 메모리 셀들내의 플로팅게이트 33에 데이터를 저장하기 위하여, 선택된 메모리 셀에 접속되는 해당 비트라인 BL에는 약 0V의 접지전압을 인가하고, 선택된 워드라인 WL에는 데이터 저장에 필요한 전압(또, 프로그램 전압)을 인가한다. 이때, 메모리 셀들은 워드라인 WL에 공통으로 접속되므로 동일 워드라인 WL의 비 선택된 비트라인 BL에 접속된 셀에도 프로그램 전압이 인가되어 비 선택된 셀이 프로그램된다. 따라서, 비 선택 비트라인 BL에는 전원전압 이상의 프로그램 방지 전압(program inhibit voltage)을 인가하고, 비 선택 워드라인 WL에는 그 방지 전압을 전달할 수 있는 소정 전압(비 선택된 셀들의 문턱전압 이상의 전압)을 인가한다. 하지만, 비 선택 비트라인 BL에 상기 프로그램 방지 전압을 인가하기 위해서는 상기 비 선택 비트라인 BL을 차아징(charging)시키는데 많은 시간이 요구된다. 따라서, 전체적인 프로그램 속도가 감소된다. 또한, 약 0V의 전압이 인가되는 선택 비트라인 BL과 전원전압(프로그램 방지 전압)이 인가되는 비 선택 비트라인 BL 사이에는 절연특성이 강화되어야만 한다.
상기한 낸드형 이이피롬의 셀 어레이 구조상에 있어, 데이터의 소거 동작시에는 소거되는 그 데이터의 수가 제한된다. 즉, 비트 단위로의 소거가 불가능하다. 또한, 데이터의 저장시(프로그램 시)에는 비록, 비트 단위로의 데이터의 저장이 가능하지만, 비트라인들 간의 상호간섭에 의해 비 선택된 셀이 프로그램되는 오동작( 이를 오버(over) 프로그램이라 칭함)이 발생한다. 그리고, 비 선택 비트라인 BL에 프로그램 방지 전압이 인가될 시에는 인접하는 선택 비트라인 BL과의 절연 특성을 강화시켜야 한다.
본 발명의 목적은 안정된 프로그램 동작을 수행하는 불휘발성 반도체 메모리 장치 및 그 제조방법을 제공함에 있다.
본 발명의 다른 목적은 메모리 셀들내에 저장된 데이터가 비트 단위로 소거 가능한 불휘발성 반도체 메모리 장치 및 그 제조방법을 제공함에 있다.
본 발명의 또 다른 목적은 데이터의 프로그램 속도를 향상시키기 위한 불휘발성 반도체 메모리 장치 및 그 제조방법을 제공함에 있다.
본 발명의 또 다른 목적은 오버 프로그램 발생을 방지하기 위한 불휘발성 반도체 메모리 장치 및 그 제조방법을 제공함에 있다.
도 1은 종래 기술에 따른 불휘발성 반도체 메모리 장치 예를 들면, 낸드형의 플래시 이이피롬의 셀 어레이를 보인 도면이고,
도 2는 도 1에 대응되는 등가회로이고,
도 3은 도 1의 셀 어레이를 Ⅰ∼Ⅱ∼Ⅲ방향으로 취한 절단면이고,
도 4는 본 발명의 일실시예에 따른 불휘발성 반도체 메모리 장치의 셀 어레이를 보인 도면이고,
도 5는 도 4에 대응되는 등가회로이고,
도 6은 도 4의 셀 어레이를 Ⅳ∼Ⅴ∼Ⅵ방향으로 취한 절단면이고,
도 7은 본 발명의 다른 일실시예에 따른 불휘발성 반도체 메모리 장치의 셀 어레이를 보인 도면이고, 그리고,
도 8은 도 7의 셀 어레이를 Ⅶ∼Ⅷ∼Ⅸ방향으로 취한 절단면이다.
상기한 목적들을 달성하기 위하여, 본 발명의 제 1실시예는 소자 절연 영역에 의해 정의되고 일 끝단에서 접속된 공통 소오스 영역을 가지는 활성 영역들과; 상기 활성 영역들 상에 플로팅 게이트, 콘트롤 게이트를 가지는 메모리 셀들과 상기 메모리 셀들을 선택하기 위한 단일 게이트를 가지는 선택 트랜지스터들이 상호 직렬 접속되는 낸드형의 유닛 셀을 가지는 전기적으로 소거 및 프로그램 가능한 불휘발성 반도체 메모리 장치에 있어서: 주 표면을 가지는 제 1도전형 반도체 기판 영역과; 상기 반도체 기판 영역내의 제 1절연 영역 상에 위치된 제 1도전형 웰 영역과; 상기 제 1도전형과 상반되는 제 2도전형을 가지며, 상기 웰 영역내의 미리 설정된 위치에 각각 형성된 상기 메모리 셀들 및 선택 트랜지스터들의 소오스/드레인 확산영역들 및 상기 공통 소오스 영역과; 하부면과 양측면을 가지며, 상기 하부면은 상기 제 1절연 영역의 상부면과 접촉되고 상기 양측면은 상기 공통 소오스 영역 및 웰 영역과 각각 접촉되어 상기 웰 영역을 상기 유닛 셀 별로 분리시키기 위한 상기 소자 절연 영역과; 상기 반도체 기판 영역의 주 표면상에 형성되고, 분리된 상기 공통 소오스 영역들의 표면을 노출시키는 복수개의 콘택홀들을 가지는 제 1절연 영역과; 상기 콘택홀들에 매입되어 미리 설정된 동작 전압이 제공되는 금속 소오스 라인과; 상기 금속 소오스 라인 및 제 1절연 상에 위치된 제 2절연 영역과; 상기 제 2절연 영역 상에 상기 분리된 웰 영역에 따라 신장되는 금속 비트라인들을 포함하는 장치를 향한다.
본 발명의 제 2실시예는 소자 절연 영역에 의해 정의되고 일 끝단에서 접속된 공통 소오스 영역을 가지는 활성 영역들과; 상기 활성 영역들 상에 플로팅 게이트, 콘트롤 게이트를 가지는 메모리 셀들과 상기 메모리 셀들을 선택하기 위한 단일 게이트를 가지는 선택 트랜지스터들이 상호 직렬 접속되는 낸드형의 유닛 셀을 가지는 전기적으로 소거 및 프로그램 가능한 불휘발성 반도체 메모리 장치에 있어서: 주 표면을 가지는 제 1도전형 반도체 기판 영역과; 상기 반도체 기판 영역내의 제 1절연 영역 상에 위치된 제 1도전형 웰 영역과; 상기 제 1도전형과 상반되는 제 2도전형을 가지며, 상기 웰 영역내의 미리 설정된 위치에 각각 형성된 상기 메모리 셀들 및 선택 트랜지스터들의 소오스/드레인 확산영역들 및 상기 공통 소오스 영역과; 상기 공통 소오스 영역 및 웰 영역내의 미리 설정된 위치에 형성되고, 하부면이 상기 제 1절연 영역과 접촉되도록 깊게 확산되어 상기 웰 영역을 상기 유닛 셀 별로 분리시키기 위한 제 2도전형 절연 접합 영역과; 상기 반도체 기판 영역의 주 표면상에 형성되는 제 1절연 영역과; 상기 제 2절연 영역 상에 상기 분리된 웰 영역에 따라 신장되는 금속 비트라인들을 포함하는 장치를 향한다.
결국, 본 발명의 일실시예에 따른 낸드형 이이피롬의 유닛 셀(또는 스트링)들은 전기적으로는 일단(공통 소오스 영역)에서 서로 접속되지만 각각 독립적인 특정 전압이 제공된다. 즉, 유닛 셀 별로 동작 전압이 제공되고, 이와 동시에 인접한 다른 유닛 셀은 그 전압으로 부터 절연된다.
이하에서는 본 발명에 따른 낸드형 이이피롬의 불휘발성 반도체 메모리 장치의 구성 및 제조 방법의 일실시예들이 도면들과 함께 상세히 설명될 것이다. 본 발명의 철저한 이해를 돕기 위하여 그 도면들내에는 불휘발성 반도체 메모리 장치내의 메모리 셀 어레이의 다양한 수직 절단면들이 도식적으로 제공된다. 그리고, 도면들내에서는 다양한 특정 사항들이 나타나고 있는데, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐 이러한 특정 사항들 없이도 본 발명이 실시될 수 있음은 이 기술분야에서 통상의 지식을 가진자에게는 자명하다할 것이다.
도 4는 본 발명의 일실시예에 따른 불휘발성 반도체 메모리 장치의 셀 어레이를 보인 도면이고, 도 5는 도 4에 대응되는 등가회로이고, 그리고, 도 6은 도 4의 셀 어레이를 Ⅳ∼Ⅴ∼Ⅵ방향으로 취한 절단면이다. 각각의 도면들을 참조하여 본 발명의 일실시예에 따른 불휘발성 반도체 메모리 장치의 셀 어레이를 설명한다. 도 6에 보인 바와 같이, P형 불순물들이 저농도로 도핑된 반도체 기판 영역 21과 P형 불순물이 상대적으로 고농도로 도핑된 웰 영역 25사이에는 절연 영역 23이 개재된다. 절연 영역 23은 상기 반도체 기판 21 표면이 적절한 조건으로 산화된 산화 물질로 구성되거나 또는, N형 불순물들이 고농도(약 1×1014∼1×1015ion/㎠ 농도)로 도핑된 확산 영역으로 구성될 수 있다. 절연 영역 23은 각각의 웰 영역 25를 기판 21로 부터 절연시키고, 또는 인접하여 형성되는 소자들을 서로 절연시키는 역할을 한다. 웰 영역 25는 보론 불순물들이 약 100KeV 에너지, 약 2.0×1013ion/㎠ 농도로 주입되고, 약 1150℃, 약 8시간의 드라이브 인에 의해 확산되어 형성된다. 도 4에 보인 바와 같이, 상기 웰 영역 25가 형성된 반도체 기판 영역에 선택적으로 형성된 소자 절연 영역에 의해 활성 영역들 A1, A2, A3이 정의된다. 상기 소자 절연 영역은 기판 표면을 선택적으로 산화시켜 형성된 필드 산화막 또는 산화 물질로 채워진 트랜치로서 구성될 수 있다. 이때, 활성 영역들 A1, A2, A3은 수직하방으로 신장된다. 각각의 활성 영역들 A1, A2, A3상에는 선택 트랜지스터 ST1, 메모리 셀들 M1∼M8, 선택 트랜지스터 ST2가 형성된다. 이때, 각각의 트랜지스터들은 활성 영역상에서 직렬로 접속되어 하나의 유닛 셀(또는 스트링)을 구성한다. 잘 알려진 바와 같이, 도 6을 보면, 선택 트랜지스터들 ST는 전기적으로 하나의 게이트(33, 35가 개방된 영역 37에 의해 접속됨)영역을 가지며, 메모리 셀들 M은 게이트 35(콘트롤 게이트) 하부에 데이터 저장용 플로팅 게이트 33를 가진다. 플로팅 게이트 33은 복합막으로 구성된 층간 절연막 43에 의해 완전히 절연된다. 한편, 각각의 게이트들은 수평 방향으로 달리는 선택 라인들 SSL, GSL과 워드라인들 WL에 의해 정의된다. 선택 트랜지스터 ST1은 유닛 셀을 선택하는 역할을 하며, 선택 트랜지스터 ST2는 접지전압을 선택하는 역할을 한다. 선택 트랜지스터 ST1의 드레인은 비트라인 콘택들 1을 통하여 수직하방으로 달리는 금속 비트라인들 BL과 접속된다. 선택 트랜지스터들 ST2의 소오스들은 공통 소오스 콘택들 7에 의해 금속 공통 소오스 라인 30에 의해 접속된다. 도 4의 점선은 수평 방향으로 달리는 금속 공통 소오스 라인 9를 나타낸다. 도 4에 보인 바와 같이, N형으로 도핑된 공통 소오스 영역은 비트라인 BL별로 구분된다. 즉, 유닛 셀 별로 웰 영역들이 분리된 구조를 나타낸다. 결국, 유닛 셀별로 각각 다른 동작 전압이 제공될 수 있다. 도 6을 보면, 웰 영역 25는 트랜치 영역 24들에 의해 각각 절연되어 각각의 영역들 25a, 25b, 25c등으로 분리된다. 이때, 공통 소오스 영역 CS도 상기 트랜치 영역들 24에 의해 분리되므로 이 분리된 영역들 CS를 서로 접속시키기 위한 도전층(금속 공통 소오스 라인)30이 요구된다. 이와 같이, 웰 영역들 25a, 25b, 25c이 유닛 셀별로 트랜치 영역 24에 의해 각각 분리되므로서 독립된 동작 전압이 제공될 수 있다. 예를 들어, 웰 영역 25a에 동작 전압으로서 소거 전압이 인가될 경우 웰 영역 25b는 그 전압으로 부터 절연될 수 있다. 따라서, 비트 단위의 소거 동작이 가능하다. 또한, 프로그램 동작 동안에도 각각의 유닛 셀이 분리되기 때문에 비트라인간의 상호 간섭으로 인해 비 선택된 셀이 프로그램되는 오버 프로그램 동작을 방지할 수 있다. 도 6의 인용 부호 47은 절연막들 32,그리고 39 상에 패턴된 비트라인들을 나타낸다.
도 7은 본 발명의 다른 일실시예에 따른 불휘발성 반도체 메모리 장치의 셀 어레이를 보인 도면이고, 그리고, 도 8은 도 7의 셀 어레이를 Ⅶ∼Ⅷ∼Ⅸ방향으로 취한 절단면이다. 먼저, 도 7을 참조하면, 공통 소오스 영역 CSL을 포함하는 활성 영역들 A1, A2, A3이 수직하방으로 달린다. 각각의 활성 영역들 A1, A2, A3은 선택적 부위의 열산화에 의한 필드 산화막 또는 트랜치에 채워진 산화 물질에 의해 정의된다. 상기 활성 영역들 A1, A2, A3상부로는 일정 간격의 복수개의 라인들 SSL, WL, GSL이 수평방향으로 신장됨에 의해 선택 트랜지스터 ST1, ST2와 메모리 셀들 M1∼M8이 정의된다. 선택 트랜지스터 ST1의 소오스와 선택 트랜지스터 ST2의 드레인 사이에 상기 메모리 셀들 M1∼M8이 직렬 접속되어 유닛 셀(또는 스트링)을 구성한다. 즉, 동일 반도체 기판 상에 이러한 유닛 셀들이 형성된다. 하지만, 이러한 유닛 셀들은 소오스 영역(활성 영역)을 공유한다. 이처럼 공유하는 소오스 영역을 전술한 바와 같이 공통 소오스 영역이라 칭한다. 동일 반도체 기판상에 형성된 각각의 유닛 셀들은 소오스 영역을 공유한다. 따라서, 웰 영역으로 제공되는 동작 전압에 모든 상기 유닛 셀들이 의존하게 된다. 한편, 이러한 공통 소오스 영역은 도시되지 않은 소정의 금속 라인과 접속되어 소거 동작시에는 플로팅되고, 프로그램 동작시에는 전원전압이 제공되고, 그리고, 리이드 동작시에는 약 0V의 전압이 제공된다. 따라서, 웰 영역으로 제공되는 동작 전압에 따라 상기 유닛 셀들이 독립적으로 동작하기 위헤서는 공통 소오스 영역내의 웰들이 유닛 셀 별로 분리되어야 한다. 도 7을 보면, 비트 라인 BL1과 비트 라인 BL2 사이에는, 또는 유닛 셀인 활성 영역 A1과 활성 영역 A2 사이에는 깊게 도핑된 절연 접합 영역들 13, 15, 17, 19…이 위치한다. 본 발명의 다른 일실시예에 따른 절연 접합 영역들 13, 15, 17, 19…은 인접하는 웰 영역들과 P-N 다이오드 접합을 이룬다. 따라서, 활성 영역 A1내의 제 1웰 영역에 소정의 동작 전압이 제공될때, 활성 영역 A1내의 제 1웰 영역에 인접한 접합 영역 15는 순방향 바이어스 상태가 되고, 접합 영역 15와 인접한 다른 활성 영역 A2내의 제 2웰 영역은 역방향 바이어스 상태가 된다. 결국, 제 1웰 영역에 제공되는 동작 전압에 대하여 제 2웰 영역은 절연된다. 그러므로, 유닛 셀 별로 각각의 동작 전압을 인가할 수 있으므로 비트 단위의 소거가 가능하고, 오버 프로그램 현상도 방지 할 수 있다.
도 8은 도 7의 셀 어레이를 Ⅶ∼Ⅷ∼Ⅸ방향으로 취한 절단면이다. 도 8을 보면, 본 발명에 따른 절연 접합 영역들 13, 15…은 절연 영역 23과 공통 소오스 영역 CS사이에 형성된다. 복수개의 절연 접합 영역들 13, 15…에 의해 웰 영역 25가 웰 영역들 25a, 25b, 25c로 분리된다. 예를 들어, 웰 영역 25a에 동작 전압이 제공될때 웰 영역 25b는 역 바이어스 P-N접합 상태가 되어 그 동작 전압에 대하여 절연된다. 한편, 절연 접합 영역들 13, 15…과 공통 소오스 영역 CS은 동일 도전형의 불순물들이 확산되어 있다. 따라서, 전류 경로를 설정하기 위한 별도의 도전층이 필요없다. 이하에서는 본 발명의 일실시예에 따른 간략한 제조방법을 설명한다. 먼저, P형 반도체 기판 21내에 절연 영역 23을 형성한다. 절연 영역 23은 기판 21 표면이 산화된 산화 물질층이거나 N형 불순물이 확산된 확산 영역으로 구성될 수 있다. 상기 절연 영역 23상에 P형과 상반되는 N형 웰 영역 25를 형성한다. 웰 영역 25는 보론 불순물들이 약 100KeV 에너지, 약 2.0×1013ion/㎠ 농도로 주입되고, 약 1150℃, 약 8시간의 드라이브 인에 의해 확산되어 형성된다. 비트라인 BL단위로 상기 웰 영역 25를 분리시키기 위하여, 상기 절연 영역 23과 접촉되도록 소자 절연 영역을 형성한다. 소자 절연 영역은 도시 되지 않았지만, 기판 표면을 선택적으로 산화시켜 형성되는 필드 산화막 또는 산화 물질이 채워진 트랜치에 의해 구현될 수 있다. 본 발명에서는 사용 목적 및 용도에 따라 이를 선택적으로 사용할 수 있다. 소자 절연 영역이 형성된 반도체 기판 표면 상에 터널 절연막 및 게이트 절연막을 선택적으로 각각 형성한다. 터널 절연막은 파울러 노르드 하임 터널링 전류가 발생될 수 있는 정도의 두께를 가지는 산화막으로 구성된다. 약 90Å의 두께를 가지면 적합하다. 한편, 게이트 절연막은 약 240Å의 두께를 가진다. 도 8의 인용부호 31은 터널 절연막 및 게이트 절연막을 나타낸다. 상기 터널 절연막 상과 상기 게이트 절연막 31상에 메모리 셀 게이트 33, 35 및 선택 트랜지스터 게이트 33, 35를 각각 형성한다. 선택 트랜지스터 게이트 33과 35 사이에는 개방된 층간 절연막 37에 의해 전기적으로 하나의 게이트로 정의된다. 메모리 셀 게이트는 콘트롤 게이트 35와 층간 절연막 43에 의해 절연된 플로팅 게이트 33으로 구성된다. 터널 절연막 31을 통하여 채널 29a상의 전자가 플로팅 게이트 33으로 주입됨에 의해 프로그램된다. 각각의 게이트들 33, 35는 불순물이 도포된 제 1, 2다결정 실리콘으로 구성될 수 있으며, 각각 약 1500Å의 두께를 가진다. 각각의 게이트들 33, 35의 패턴은 상기 제 1, 2다결정 실리콘이 기상법에 의해 적층된 후 통상의 셀프 얼라인 공정에 의해 정의된다. 이때, 워드라인 WL을 포함한 각각의 선택 라인 SSL, GSL이 동시에 정의된다. 각각의 게이트들 측벽에는 산화 물질층 예컨대, 스페이서막 41이 형성된다. 스페이서막 41이 형성된 각각의 게이트들을 자기정렬로 N형 불순물을 이온주입 및 드라이브 인하여 소오스 S/드레인 D 영역 및 상기 공통 소오스 영역 CS를 형성한다. 공통 소오스 영역 CS내에 N형 불순물을 선택적으로 깊게 주입하여 인접하는 상기 웰 영역 25들과 다이오드 접합을 하도록 절연 접합 영역 13, 15…들을 형성한다. 절연 접합 영역들 13, 15… 은 인 불순물이 약 1×1014∼1×1015ion/㎠ 농도로서 약 100∼150KeV 에너지로 주입되어 형성된다. 절연 접합 영역들 13, 15…의 하부면은 절연 영역 23의 상면과 접한다. 결과물 상에 절연막 39를 형성한다. 그 절연막 39상에 유닛 셀에 따라(웰 영역에 따라) 금속 비트라인 패턴 47을 형성한다. 이때, 금속 비트라인 47은 비트라인 콘택 1을 통하여 유닛 셀 중 선택 트랜지스터들 ST의 드레인과 접속된다.
개시된 본 발명의 일실시예에서는 플래시 이이피롬을 한정하여 설명하였지만, 이 기술 분야에서 알려진 유사한 구조를 채용하는 다른 형태의 불휘발성 반도체 메모리 장치들에도 적용할 수 있음에 유의하여야 한다. 더우기, 본 발명은 본 발명을 수행하기 위하여 고려된 최적의 방법으로서 본 명세서에 설명된 특정한 실시예에 한정되지 않으며, 후술하는 특허청구의 범위 뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
상기한 바와 같은 본 발명의 일실시예들에 따라 웰 영역들이 유닛 셀 별로 절연되므로서 각각 독립적으로 동작 전압이 제공될 수 있다. 따라서, 비 선택된 셀이 프로그램되는 오버 프로그램을 방지할 수 있고, 별도의 프로그램 방지 전압을 제공할 필요가 없어 동작 속도가 증가되며 소자 절연 특성을 강화시킬 필요가 없다. 또한, 종래의 페이지 단위 또는 블럭 단위 방식의 소거가 아닌 비트 단위의 소거가 가능하다.

Claims (16)

  1. 소자 절연 영역에 의해 정의되고 일 끝단에서 접속된 공통 소오스 영역을 가지는 활성 영역들과; 상기 활성 영역들 상에 플로팅 게이트, 콘트롤 게이트를 가지는 메모리 셀들과 상기 메모리 셀들을 선택하기 위한 단일 게이트를 가지는 선택 트랜지스터들이 상호 직렬 접속되는 낸드형의 유닛 셀을 가지는 전기적으로 소거 및 프로그램 가능한 불휘발성 반도체 메모리 장치에 있어서:
    주 표면을 가지는 제 1도전형 반도체 기판 영역과,
    상기 반도체 기판 영역내의 제 1절연 영역 상에 위치된 제 1도전형 웰 영역과,
    상기 제 1도전형과 상반되는 제 2도전형을 가지며, 상기 웰 영역내의 미리 설정된 위치에 각각 형성된 상기 메모리 셀들 및 선택 트랜지스터들의 소오스/드레인 확산영역들 및 상기 공통 소오스 영역과,
    하부면과 양측면을 가지며, 상기 하부면은 상기 제 1절연 영역의 상부면과 접촉되고 상기 양측면은 상기 공통 소오스 영역 및 웰 영역과 각각 접촉되어 상기 웰 영역을 상기 유닛 셀 별로 분리시키기 위한 상기 소자 절연 영역과,
    상기 반도체 기판 영역의 주 표면상에 형성되고, 분리된 상기 공통 소오스 영역들의 표면을 노출시키는 복수개의 콘택홀들을 가지는 제 1절연 영역과,
    상기 콘택홀들에 매입되어 미리 설정된 동작 전압이 제공되는 금속 소오스 라인과,
    상기 금속 소오스 라인 및 제 1절연 상에 위치된 제 2절연 영역과,
    상기 제 2절연 영역 상에 상기 분리된 웰 영역에 따라 신장되는 금속 비트라인들을 포함하는 것을 특징으로 하는 장치.
  2. 제 1항에 있어서; 상기 제 1절연 영역은 제 2도전형 불순물들이 도포된 확산 영역임을 특징으로 하는 장치.
  3. 제 1항에 있어서; 상기 제 1절연 영역은 산화 물질로 구성됨을 특징으로 하는 장치.
  4. 제 1항에 있어서; 상기 소자 절연 영역은 트랜치에 매입된 산화 물질로 구성됨을 특징으로 하는 장치.
  5. 제 1항에 있어서; 상기 금속 소오스 라인은 상기 장치의 동작 전압 중 소거 상태일 경우 플로팅되며, 프로그램 상태일 경우 전원전압이 제공되고, 리이드 상태일 경우 약 0V의 전압이 제공됨을 특징으로 하는 장치.
  6. 제 1항에 있어서; 상기 웰 영역은 미리 설정된 상기 동작 전압이 제공되고 이와 동시에 인접한 다른 웰 영역은 상기 동작 전압으로 부터 절연됨을 특징으로 하는 장치.
  7. 제 1항에 있어서; 상기 제 1도전형이 P형일 경우 상기 제 2도전형은 N형임을 특징으로 하는 장치.
  8. 소자 절연 영역에 의해 정의되고 일 끝단에서 접속된 공통 소오스 영역을 가지는 활성 영역들과; 상기 활성 영역들 상에 플로팅 게이트, 콘트롤 게이트를 가지는 메모리 셀들과 상기 메모리 셀들을 선택하기 위한 단일 게이트를 가지는 선택 트랜지스터들이 상호 직렬 접속되는 낸드형의 유닛 셀을 가지는 전기적으로 소거 및 프로그램 가능한 불휘발성 반도체 메모리 장치에 있어서:
    주 표면을 가지는 제 1도전형 반도체 기판 영역과,
    상기 반도체 기판 영역내의 제 1절연 영역 상에 위치된 제 1도전형 웰 영역과,
    상기 제 1도전형과 상반되는 제 2도전형을 가지며, 상기 웰 영역내의 미리 설정된 위치에 각각 형성된 상기 메모리 셀들 및 선택 트랜지스터들의 소오스/드레인 확산영역들 및 상기 공통 소오스 영역과,
    상기 공통 소오스 영역 및 웰 영역내의 미리 설정된 위치에 형성되고, 하부면이 상기 제 1절연 영역과 접촉되도록 깊게 확산되어 상기 웰 영역을 상기 유닛 셀 별로 분리시키기 위한 제 2도전형 절연 접합 영역과,
    상기 반도체 기판 영역의 주 표면상에 형성되는 제 1절연 영역과,
    상기 제 2절연 영역 상에 상기 분리된 웰 영역에 따라 신장되는 금속 비트라인들을 포함하는 것을 특징으로 하는 장치.
  9. 제 8항에 있어서; 상기 제 1절연 영역은 제 2도전형 불순물들이 도포된 확산 영역임을 특징으로 하는 장치.
  10. 제 8항에 있어서; 상기 제 1절연 영역은 산화 물질로 구성됨을 특징으로 하는 장치.
  11. 제 8항에 있어서; 상기 제 2도전형 절연 접합 영역은 인접하는 상기 웰 영역들과 다이오드 접합을 형성함을 특징으로 하는 장치.
  12. 제 8항에 있어서; 상기 공통 소오스 영역은 상기 장치의 동작 전압 중 소거 상태일 경우 플로팅되며, 프로그램 상태일 경우 전원전압이 제공되고, 리이드 상태일 경우 약 0V의 전압이 제공됨을 특징으로 하는 장치.
  13. 제 8항에 있어서; 상기 웰 영역은 미리 설정된 상기 동작 전압이 제공되고 이와 동시에 인접한 다른 웰 영역은 역 바이어스되어 상기 동작 전압으로 부터 절연됨을 특징으로 하는 장치.
  14. 제 1항에 있어서; 상기 제 1도전형이 P형일 경우 상기 제 2도전형은 N형임을 특징으로 하는 장치.
  15. 터널 절연막상에 플로팅 게이트, 콘트롤 게이트를 가지는 메모리 셀과, 게이트 절연막상에 단일 게이트를 가지는 선택 트랜지스터들이 직렬로 접속되는 유닛 셀과, 상기 유닛 셀들이 일끝단에서 접속된 공통 소오스 영역을 가지는 전기적으로 소거 및 프로그램 가능한 불휘발성 반도체 메모리 장치의 제조 방법에 있어서;
    제 1도전형 반도체 기판 내에 제 1절연 영역과, 상기 제 1도전형과 상반되는 제 2도전형 웰 영역을 차례로 형성하는 제 1과정과;
    유닛 셀 단위로 상기 웰 영역들을 분리시키기 위하여, 상기 제 1절연 영역과 접촉되도록 소자 절연 영역들을 형성하는 제 2과정과;
    상기 반도체 기판 표면 상에 상기 터널 절연막 및 상기 게이트 절연막을 선택적으로 각각 형성하는 제 3과정과;
    상기 터널 절연막 상과 상기 게이트 절연막 상에 상기 메모리 셀 게이트 및 상기 선택 트랜지스터 게이트를 각각 형성하는 제 4과정과;
    상기 게이트들을 자기정렬로 제 2도전형의 소오스/드레인 영역 및 상기 공통 소오스 영역을 형성하는 제 5과정과,
    상기 공통 소오스 영역내에 제 2도전형 불순물을 선택적으로 깊게 주입하여 인접하는 상기 웰 영역들과 다이오드 접합을 하도록 절연 접합 영역들을 형성하는 제 6과정과,
    상기 결과물 상에 절연막들을 차례로 형성하고 상기 유닛 셀에 따라 금속 비트라인 패턴을 형성하는 제 7과정을 포함하는 것을 특징으로 하는 방법.
  16. 제 15항에 있어서; 상기 절연 접합 영역은 인 불순물이 약 1×1014∼1×1015ion/㎠ 농도로서 약 100∼150KeV 에너지로 주입되어 형성됨을 특징으로 하는 방법.
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