KR101398666B1 - 플래시 메모리 장치 및 이의 구동 방법 - Google Patents

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Abstract

본 발명은 플래시 메모리 장치를 제공한다. 상기 장치는 제 1 도전형을 갖는 반도체 기판으로부터 돌출되어 일 방향으로 연장되는 반도체 핀, 상기 반도체 핀의 상부(upper portion) 및 상기 반도체 핀의 하부(lower portion)에 각각 제공되어 서로 수직으로 이격된 제 2 도전형의 제 1 도핑층 및 제 2 도핑층, 및 상기 일 방향과 교차하도록 상기 반도체 핀의 표면 상으로 연장하는 복수의 워드 라인들을 포함한다. 상기 반도체 핀과 상기 워드 라인들 사이에 터널 절연막, 전하저장막 및 블로킹 절연막이 개재한다. 상기 복수개의 워드 라인들은 상기 제 1 도핑층 및 상기 제 2 도핑층과 중첩되어, 상기 플래시 메모리 장치를 수직 채널을 갖도록 한다.
수직 채널, 반도체 핀, 플래시, 집적도, 셀프 부스팅

Description

플래시 메모리 장치 및 이의 구동 방법{FLASH MEMORY DEVICE AND METHOD OF OPERATING THE SAME}
본 발명은 불휘발성 메모리 장치, 이의 형성방법 및 이의 구동 방법에 관한 것으로, 보다 상세하게는 수직 채널을 갖는 플래시 메모리 장치, 이의 형성방법 및 이의 구동 방법에 관한 것이다.
최근 모바일 및 멀티미디어 산업의 발달에 따라 플래시 메모리 장치의 수요가 급증하고 있다. 상기 플래시 메모리 장치는 네트워킹 기기(라우터, 허브 등), 휴대 전화기, PDA(개인 정보 단말기) 등의 System BIOS를 저장하면서 수시로 업데이트할 수 있는 장치에 널리 사용될 수 있다. 상기 플래시 메모리 장치는, 뿐만 아니라, 메모리 카드, 디지털 카메라, 음성/영상 저장 장치, 고체 기억 장치(solid state memory: SSD), 및 휴대용 컴퓨터에도 사용될 수 있다.
현재 널리 상용되고 있는 플래시 메모리 장치는 낸드(NAND)형과 노어(NOR)형을 포함한다. 전자는 읽기 동작에서 랜덤 액세스(random access) 특성이 좋지 않은 단점이 있으나, 고집적화에 유리하고 F-N 터널링으로 쓰기 동작을 할 수 있어 전력소모가 적다는 장점이 있어 대용량 메모리에 사용된다. 후자는 전자에 비하여 집적 도가 떨어지고 쓰기 동작시 채널 열전자 주입 방식(CHE injection 방식)을 이용하여야 하므로 전력소모가 많은 단점이 있으나, 랜덤 액세스(random access) 특성이 우수하여 빠른 읽기 동작이 가능하여 모바일 기기의 코드 메모리에 널리 이용되고 있다.
상기 낸드형과 노어형 플래시 메모리 장치가 갖고 있는 단점들을 극복하기 위하여, 미국등록특허 6,072,722에서, 또 다른 형태의 플래시 메모리 장치인 앤드(AND)형이 제안되었다. 종래 앤드형 플래시 메모리 장치는 메모리 셀들이 로컬 비트 라인(LBL)과 로컬 소스 라인(LSL) 사이에 병렬적으로 연결되어 있어, F-N 터널링 방식으로 쓰기 동작이 가능하여 쓰기 동작시 전력 소모를 줄일 수 있고, 빠른 읽기 동작도 가능한 장점이 있다. 그러나, 종래의 앤드형 플래시 메모리 장치는 별도의 로컬 비트 라인(LBL)과 로컬 소스 라인(LSL)을 평면적으로 배열하여야 하므로, 고집적화에 어려움이 있다. 또한, 종래의 앤드형 플래시 메모리 장치는, 쓰기 동작시 워드 라인을 공유하고 있는 메모리 셀들의 간섭(disturbance)을 막기 위하여 쓰지 않으려는 모든 비트 라인들에 높은 쓰기 금지전압을 가해주어야 하므로, 고전압 트랜지스터와 이를 동작시키기 위한 회로들을 갖추어야 하는 문제점이 있다.
본 발명은 집적도가 높고 소모 전력을 줄일 수 있는 수직 채널을 갖는 플래시 메모리 장치 및/또는 이의 구동 방법을 제공하기 위한 것이다.
본 발명의 실시예들은 플래시 메모리 장치를 제공한다. 상기 플래시 메모리 장치는 제 1 도전형을 갖는 반도체 기판 상의 비트 라인에 접속되는 로컬 비트 라인, 상기 비트 라인과 교차하는 공통 소스 라인에 접속되는 로컬 소스 라인, 및 상기 로컬 비트 라인과 상기 로컬 소스 라인에 병렬 연결되는 복수개의 메모리 셀들을 포함한다. 상기 로컬 비트 라인과 상기 로컬 소스 라인은 각각, 상기 반도체 기판 내에서 서로 수직하게 이격되고, 제 2 도전형을 갖는 제 1 도핑층 및 제 2 도핑층이다.
상기 플래시 메모리 장치는 상기 비트 라인과 상기 로컬 비트 라인을 연결하는 제 1 선택 트랜지스터, 및 상기 공통 소스 라인과 상기 로컬 소스 라인을 연결하는 제 2 선택 트랜지스터; 상기 제 1 선택 트랜지스터 및 상기 제 2 선택 트랜지스터에 각각 연결되어 상기 비트 라인과 교차하는 드레인 선택 라인 및 소스 선택 라인; 및 상기 드레인 선택 라인 및 상기 소스 선택 라인 사이에서, 상기 복수개의 메모리 셀에 연결되어 상기 비트 라인과 교차 되도록 배열된 복수개의 워드 라인들을 더 포함할 수 있다.
일 실시예에서, 상기 플래시 메모리 장치는 상기 반도체 기판으로부터 돌출 되어 일 방향으로 연장되고 상부면 및 측면을 갖는 반도체 핀을 더 포함할 수 있다. 상기 로컬 비트 라인과 상기 로컬 소스 라인의 도핑층들은 상기 측면에 노출되고, 상기 반도체 핀의 상부(upper portion) 또는 상기 반도체 핀의 하부(lower portion)에서 상기 일 방향을 따라 연장할 수 있다. 상기 반도체 핀의 폭은 40 내지 60nm 인 것이 바람직하다.
일 실시예에서, 상기 플래시 메모리 장치는 상기 반도체 핀의 하부와, 상기 반도체 핀에 인접한 다른 반도체 핀의 하부 사이에 제공되어 상기 일 방향을 따라 연장하는 분리 절연막을 더 포함할 수 있다. 상기 복수개의 워드 라인들, 상기 드레인 선택 라인 및 상기 소스 선택 라인은 상기 일 방향과 교차하도록 상기 반도체 핀의 상부면, 상기 반도체 핀의 측면 및 상기 분리 절연막 상으로 연장할 수 있다.
일 실시예에서, 상기 제 1 도핑층은 상기 반도체 핀의 상부에, 상기 제 2 도핑층은 상기 반도체 핀의 하부에 제공될 수 있다. 상기 플래시 메모리 장치는 상기 반도체 핀의 상부에 상기 제 1 도핑층의 양측으로 이격되고 제 2 도전형을 갖는 제 3 도핑층 및 제 4 도핑층을 더 포함할 수 있다. 상기 복수개의 워드 라인들은 상기 제 1 도핑층 및 상기 제 2 도핑층과 중첩되고, 상기 소스 선택 라인은 상기 2 도핑층과 상기 제 3 도핑층과 중첩되고, 상기 드레인 선택 라인은 상기 제 1 도핑층과 상기 제 4 도핑층 사이에 제공될 수 있다. 상기 플래시 메모리 장치는 상기 드레인 선택 라인과, 상기 드레인 선택 라인에 가장 인접하는 워드 라인 사이에서, 상기 일 방향과 교차하도록 상기 반도체 핀의 상부면 및 상기 반도체 핀의 측면 상으로 연장하고, 상기 제 1 도핑층 및 상기 제 2 도핑층과 중첩되는 바디 절연 라인을 더 포함할 수 있다.
일 실시예에서, 상기 제 1 도핑층은 상기 반도체 핀의 상부에, 상기 제 2 도핑층은 상기 반도체 핀의 하부에 제공될 수 있다. 상기 플래시 메모리 장치는 상기 반도체 핀의 상부에 상기 제 1 도핑층으로부터 이격되고 제 2 도전형을 갖는 제 3 도핑층, 및 상기 반도체 핀의 하부에 상기 제 2 도핑층으로부터 이격되고 제 2 도전형을 갖는 제 4 도핑층을 더 포함할 수 있다. 상기 복수개의 워드 라인들은 상기 제 1 도핑층 및 상기 제 2 도핑층과 중첩되고, 상기 소스 선택 라인은 상기 2 도핑층 및 상기 제 3 도핑층과 중첩되고, 상기 드레인 선택 라인은 상기 제 1 도핑층 및 상기 제 4 도핑층과 중첩될 수 있다.
일 실시예에서, 상기 제 1 도핑층은 상기 반도체 핀의 상부에, 상기 제 2 도핑층은 상기 반도체 핀의 하부에 제공될 수 있다. 상기 플래시 메모리 장치는 상기 반도체 핀의 상부에 상기 제 1 도핑층으로부터 이격되고 제 2 도전형을 갖는 제 4 도핑층, 및 상기 반도체 핀의 하부에 상기 제 2 도핑층으로부터 이격되고 제 2 도전형을 갖는 제 3 도핑층을 더 포함할 수 있다. 상기 복수개의 워드 라인들은 상기 제 1 도핑층 및 상기 제 2 도핑층과 중첩되고, 상기 소스 선택 라인은 상기 2 도핑층 및 상기 제 3 도핑층 사이에 제공되고, 상기 드레인 선택 라인은 상기 제 1 도핑층 및 상기 제 4 도핑층 사이에 제공될 수 있다.
일 실시예에서, 상기 제 1 도핑층은 상기 반도체 핀의 하부에, 상기 제 2 도핑층은 상기 반도체 핀의 상부에 제공될 수 있다. 상기 플래시 메모리 장치는, 상기 반도체 핀의 상부에 상기 제 2 도핑층으로부터 이격되고 제 2 도전형을 갖는 제 4 도핑층, 상기 반도체 핀의 하부에 상기 제 1 도핑층으로부터 이격되고 제 2 도전형을 갖는 제 3 도핑층, 및 상기 제 3 도핑층으로부터 상기 반도체 핀의 상부면으로 연장하고 제 2 도전형을 갖는 제 5 도핑층을 더 포함할 수 있다. 상기 복수개의 워드 라인들은 상기 제 1 도핑층 및 상기 제 2 도핑층과 중첩되고, 상기 소스 선택 라인은 상기 2 도핑층 및 상기 제 3 도핑층과 중첩되고, 상기 드레인 선택 라인은 상기 제 1 도핑층 및 상기 제 4 도핑층과 중첩될 수 있다. 상기 플래시 메모리 장치는, 상기 소스 선택 라인과, 상기 소스 선택 라인에 가장 인접하는 워드 라인 사이에서, 상기 일 방향과 교차하도록 상기 반도체 핀의 상부면 및 상기 반도체 핀의 측면 상으로 연장하고, 상기 제 1 도핑층 및 상기 제 2 도핑층과 중첩되는 바디 절연 라인을 더 포함할 수 있다.
일 실시예에서, 상기 플래시 메모리 장치는, 상기 반도체 핀의 상부에 상기 제 1 도핑층의 양측으로 이격되고 제 2 도전형을 갖는 제 3 도핑층 및 제 4 도핑층, 및 상기 반도체 핀의 하부에 상기 제 2 도핑층으로부터 이격되고 상기 매몰 절연막에 접하고 제 2 도전형을 갖는 제 5 도핑층을 더 포함할 수 있다. 상기 복수개의 워드 라인들은 상기 제 1 도핑층 및 상기 제 2 도핑층과 중첩되고, 상기 소스 선택 라인은 상기 2 도핑층 및 상기 제 3 도핑층과 중첩되고, 상기 드레인 선택 라인은 상기 제 1 도핑층 및 상기 제 4 도핑층 사이에 제공되고 상기 제 5 도핑층에 중첩될 수 있다.
본 발명의 실시예들에서, 상기 플래시 메모리 장치는, 제 1 도전형을 갖는 반도체 기판의 표면으로부터 돌출되어 일 방향으로 연장되고 상부면 및 측면을 갖 는 반도체 핀; 상기 반도체 핀의 상부(upper portion) 및 상기 반도체 핀의 하부(lower portion)에 각각 제공되어 서로 수직으로 이격되고, 상기 측면에 노출된, 제 2 도전형의 제 1 도핑층 및 제 2 도핑층; 및 상기 일 방향과 교차하도록 상기 반도체 핀의 상부면, 상기 반도체 핀의 측면 상으로 연장하고, 상기 반도체 핀과의 사이에 터널 절연막, 전하저장막 및 블로킹 절연막을 개재하는, 복수개의 워드 라인들을 포함할 수 있다. 상기 복수개의 워드 라인들은 상기 제 1 도핑층 및 상기 제 2 도핑층과 중첩된다.
일 실시예에서, 상기 플래시 메모리 장치는, AND형이고, 상기 복수개의 워드라인들 양측에, 상기 일 방향으로 교차하도록 연장하는 소스 선택 라인 및 드레인 선택 라인; 상기 소스 선택 라인의, 상기 복수개의 워드 라인들에 반대되는, 일측의 상기 반도체 기판에 연결되는 공통 소스 라인; 및 상기 드레인 선택 라인의, 상기 복수개의 워드 라인들에 반대되는, 타측의 상기 반도체 기판에 연결되는 비트 라인을 포함할 수 있다. 상기 제 1 도핑층 및 상기 제 2 도핑층은 각각, 상기 복수개의 워드 라인들에 연결된 메모리 셀들과 상기 비트 라인을 병렬 연결하기 위한 로컬 비트 라인, 또는 상기 메모리 셀들과 상기 공통 소스 라인을 병렬 연결하기 위한 로컬 소스 라인일 수 있다.
상기 플래시 메모리 장치는, 상기 반도체 핀의 하부와, 상기 반도체 핀에 인접한 다른 반도체 핀의 하부 사이에 제공되어 상기 일 방향을 따라 연장하는 분리 절연막을 더 포함할 수 있다. 상기 복수개의 워드 라인들은 상기 일 방향과 교차하도록 상기 반도체 핀의 상부면, 상기 반도체 핀의 측면 및 상기 분리 절연막 상으 로 연장할 수 있다.
일 실시예에서, 상기 플래시 메모리 장치는, NOR형이고, 상기 제 1 도핑층 및 상기 제 2 도핑층은 각각, NOR형 플래시 메모리를 구성하는 비트 라인 또는 공통 소스 라인일 수 있다.
본 발명은 반도체 기판 상의 복수개의 비트 라인들, 상기 복수개의 비트 라인들은 각각이 드레인 선택 라인에 의해 제어되는 제 1 선택 트랜지스터에 의하여 접속되는 로컬 비트 라인, 공통 소스 라인, 상기 공통 소스 라인이 소스 선택 라인에 의해 제어되는 제 2 선택 트랜지스터에 의하여 접속되는 로컬 소스 라인, 상기 로컬 비트 라인과 상기 로컬 소스 라인에 병렬 연결되고 워드 라인들에 의해 제어되는 복수개의 메모리 셀들을 포함하는 AND형 플래시 메모리 장치의 구동 방법을 제공할 수 있다. 상기 방법은, 상기 드레인 선택 라인은 제 1 전압을 인가하고, 선택된 메모리 셀에 연결된 비트 라인은 상기 제 1 선택 트랜지스터가 켜지도록 상기 제 1 전압보다 낮은 제 2 전압이 인가되고, 비선택된 메모리 셀들에 연결된 비트 라인들은 상기 제 1 전압과 같거나 높은 제 3 전압이 인가되고, 상기 선택된 메모리 셀에 연결된 워드 라인은 상기 제 2 전압보다 높은 제 4 전압이 인가되고, 비선택된 메모리 셀들에 연결된 워드 라인들은 상기 제 2 전압과 같거나 높고 상기 제 4 전압보다 낮은 제 5 전압이 인가되고, 상기 소스 선택 라인은 상기 제 2 선택 트랜지스터가 꺼지도록 상기 제 2 전압이 인가되고, 상기 공통 소스 라인은 상기 제 2 전압이 인가되고, 상기 반도체 기판은 접지 전압이 인가됨에 의하여, 상기 선택된 메모리 셀의 바디 영역을 상기 반도체 기판의 전위로부터 플로팅되도록 하여 상 기 선택된 메모리 셀을 프로그램하는 것을 포함할 수 있다.
상기 프로그램 시, 상기 바디 절연 라인은, 상기 바디 절연 라인에 의하여 둘러싸인 반도체 핀의 영역을 완전히 공핍시키도록, 제 6 전압이 인가될 수 있다.
상기 AND형 플래시 메모리 장치의 소거 동작은, 상기 선택된 메모리 셀이 포함된, 상기 드레인 선택 라인과 상기 소스 선택 라인 사이의, 특정 블록의 메모리 셀들의 워드 라인들은 상기 특정 블록의 메모리 셀들의 바디 영역이 완전히 공핍되지 않을 제 7 전압이 인가되고, 상기 반도체 기판은, 상기 특정 블록의 메모리 셀들의 바디 영역에 있는 정공이 F-N 터널링될 수 있도록, 상기 제 7 전압보다 높은 제 8 전압이 인가되고, 나머지 라인들은 플로팅(floating)시키는 것에 의하여 수행될 수 있다. 상기 블록의 메모리 셀들은 한번에 일괄 소거될 수 있다.
상기 AND형 플래시 메모리 장치의 읽기 동작은, 상기 바디 절연 라인은, 상기 바디 절연 라인에 의하여 둘러싸인 반도체 핀의 영역을 완전히 공핍되지 않도록, 제 9 전압이 인가되고, 상기 소스 선택 라인은 제 2 선택 트랜지스터가 켜지도록 접지보다 높은 제 10 전압이 인가되고, 상기 선택된 메모리 셀에 연결된 워드 라인은 접지보다 높은 제 11 전압이 인가되고, 상기 드레인 선택 라인은 상기 제 1 선택 트랜지스터가 켜지도록 접지보다 높은 상기 제 1 전압이 인가되고, 상기 선택된 메모리 셀에 연결된 비트 라인은 접지보다 높은 제 12 전압이 인가되고, 상기 공통 소스 라인, 비선택 메모리 셀에 연결된 워드 라인들, 비선택 비트 라인들, 및 상기 반도체 기판은 접지 전압이 인가될 수 있다.
상기 제 5 전압 및 상기 제 9 전압은 접지 전압일 수 있다.
본 발명은 NOR형 플래시 메모리 장치의 구동 방법을 제공할 수 있다. 일 방법으로, 선택된 메모리 셀의 워드 라인에 프로그램 전압이 인가되고, 비 선택된 메모리 셀들의 워드 라인들, 및 비선택된 비트 라인들을 플로팅, 또는 접지 전압이 인가되고, 상기 선택된 메모리 셀에 연결된 비트 라인에 접지 전압보다 높은 제 1 쓰기 전압이 인가되고, 상기 공통 소스 라인은 접지 전압이 인가되는 것에 의하여, 상기 선택된 메모리 셀의 드레인 측의 상기 전하저장층이 채널 열전자 주입 방식으로 프로그램될 수 있다. 다른 방법으로, 선택된 메모리 셀의 워드 라인에 프로그램 전압이 인가되고, 비 선택된 메모리 셀들의 워드 라인들, 및 비선택된 비트 라인들을 플로팅, 또는 접지 전압이 인가되고, 상기 선택된 메모리 셀에 연결된 비트 라인에 접지 전압이 인가되고, 상기 공통 소스 라인은 접지 전압보다 높은 제 2 쓰기 전압이 인가되는 것에 의하여, 상기 선택된 메모리 셀의 소스 측의 상기 전하저장층이 채널 열전자 주입 방식으로 프로그램될 수 있다.
본 발명은, 반도체 기판에 일 방향으로 연장하는 반도체 핀에 수직으로 이격된 제 1 도핑층 및 제 2 도핑층을 형성하여, 이들을 AND형 플래시 메모리 장치의 로컬 비트 라인 또는 로컬 소스 라인으로 사용함에 따라, 집적도를 향상시킬 수 있다. 뿐만 아니라, 본 발명은, 상기 반도체 핀의 폭을 적절하게 조절함에 따라 상기 반도체 핀에 형성된 메모리 셀의 바디 영역을 용이하게 공핍시킬 수 있으므로, 고전압 트랜지스터나 주변회로 없이도 쓰기 동작시 이웃한 셀과의 간섭을 제거할 수 있다.
상기 제 1 도핑층 및 상기 제 2 도핑층을 각각 NOR형 플래시 메모리 장치의 비트 라인 및 공통 소스 라인으로 사용함에 따라, NOR형 플래시 메모리 장치의 집적도를 향상시킬 수 있다. 나아가, 상기 반도체 핀 양측의 측벽을 수직 채널로 사용함에 따라, 2 비트 동작이 가능할 수 있고, 리드 간섭(read disturbance)을 감소시킬 수 있음과 함께 프로그램의 신뢰성을 향상시킬 수 있다.
이하, 본 발명의 실시예들이 도시된 첨부 도면들을 참조하여, 본 발명이 더 상세히 설명된다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 막 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 막이 다른 막 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 다양한 영역, 전압 등을 기술하 기 위해서 사용되었지만, 이들 영역, 전압들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 전압을 다른 영역 또는 전압과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예의 제 1 전압으로 언급된 전압이 다른 실시예에서는 제 2 전압으로 언급될 수도 있다. 어느 한 실시예 또는 변형예의 제 1 부분으로 언급된 부분과 다른 실시예 또는 다른 변형예의 제 1 부분으로 언급된 부분이 서로 다른 것일 수 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다.
본 발명의 실시예들에 따른 플래시 메모리 장치가 설명된다.
도 1a 내지 도 5c를 참조하면, 상기 장치는 제 1 도전형, 예를 들면 P형 도전형을 갖는 반도체 기판(110)으로부터 돌출되어 일 방향으로 연장되고 상부면 및 측면을 갖는 반도체 핀(120)을 포함할 수 있다. 상기 반도체 핀은 상기 제 1 도전형을 가질 수 있다. 상기 제 1 도전형에 반대되는 제 2 도전형, 예를 들면 N형 도전형을 갖는 제 1 도핑층(121) 및 제 2 도핑층(122)이, 각각 상기 반도체 핀의 상부(upper portion) 또는 상기 반도체 핀의 하부(lower portion)에서 서로 수직으로 이격되어, 상기 일 방향을 따라 연장할 수 있다. 상기 제 1 도핑층 및 상기 제 2 도핑층은 상기 반도체 핀의 상기 측면에서 노출될 수 있다. 상기 제 1 도핑층(121)과 상기 제 2 도핑층(122) 사이의 상기 반도체 핀은, 상기 제 1 도전형을 갖는 바디 영역(120b)으로 이해될 수 있다. 상기 바디 영역의 측면은 트랜지스터의 수직 채널로 기능할 수 있다.
상기 장치는 상기 일 방향과 교차하도록 상기 반도체 핀의 상부면 및 상기 반도체 핀의 측면 상으로 연장하는 복수개의 워드 라인들(WL1, WL2, …, WLm)을 포함할 수 있다. 상기 복수개의 워드 라인들(WL1, WL2, …, WLm)은 상기 제 1 도핑층(121), 및 상기 제 2 도핑층(122)과 중첩(overlap)된다. 상기 복수개의 워드 라인들(WL1, WL2, …, WLm)과 상기 반도체 핀(120)의 사이에 터널 절연막(131), 전하저장막(133) 및 블로킹 절연막(135)을 개재한다. 상기 터널 절연막은 실리콘 산화막일 수 있다. 상기 전하저장막은 전하트랩막일 수 있다. 상기 전하트랩막은 그 내부에 전하가 트랩될 수 있는 사이트를 갖는 유전막으로, 실리콘 질화막, 알루미늄 산화막(Al2O3), 하프늄 산화막(HfO2), 하프늄알루미늄산화막(HfAlO) 및 하프늄실리콘산화질화막(HfSiON), 나노 돗을 포함하는 절연막일 수 있다. 상기 나노 돗은 나노 결정 실리콘(nano crystalline silicon), 나노 결정 실리콘게르마늄(nano crystalline silicon germanium), 나노 결정 금속(nano crystalline metal)을 포함할 수 있다. 상기 블로킹 절연막은, 예를 들면 실리콘 산화막, 실리콘 질화막, Al2O3, 하프늄 알루미네이트, HfAlO, HfAlON, 하프늄 실리케이트, HfSiO, 및/또는 HfSiON을 포함할 수 있다.
본 발명의 제 1 실시예들에 따르면, 상기 플래시 메모리 장치는 AND형일 수 있다. 도 1a 내지 도 1e를 참조하여, 상기 AND형 플래시 메모리 장치는 상기 복수개의 워드 라인들(WL1, WL2, …, WLm) 양측에 상기 일 방향으로 교차하도록 연장하는 소스 선택 라인(SSL) 및 드레인 선택 라인(DSL), 상기 소스 선택 라인(SSL)의 상기 복수개의 워드 라인들에 반대되는 일측의 상기 반도체 기판(110)에 연결되는 공통 소스 라인(CSL), 상기 드레인 선택 라인(DSL)의 상기 복수개의 워드 라인들에 반대되는 타측의 상기 반도체 기판(110)에 연결되는 비트 라인(BL1, BL2, …, BLn), 상기 비트 라인과 상기 로컬 비트 라인(LBL1, LBL2, …, LBLn)을 연결하는 제 1 선택 트랜지스터(ST11, ST12, …, ST1n), 및 상기 공통 소스 라인(CSL)과 상기 로컬 소스 라인(LSL1, LSL2, …, LSLn)을 연결하는 제 2 선택 트랜지스터(ST21, ST22, …, ST2n)를 포함할 수 있다. 상기 드레인 선택 라인(DSL)은 상기 제 1 선택 트랜지스터에 연결되어 상기 비트 라인과 교차하도록 연장할 수 있고, 상기 소스 선택 라인(SSL)은 상기 제 2 선택 트랜지스터에 연결되어 상기 비트 라인과 교차하도록 연장할 수 있다. 상기 복수개의 메모리 셀들에 연결된 상기 복수개의 워드 라인들(WL1, WL2, …, WLm)은 상기 드레인 선택 라인(DSL) 및 상기 소스 선택 라인(SSL) 사이에서, 상기 비트 라인과 교차 되도록 연장될 수 있다.
상기 제 1 도핑층(121)은 상기 반도체 핀(120)의 상부에, 상기 제 2 도핑층(122)은 상기 반도체 핀(120)의 하부에 제공될 수 있다. 상기 제 1 도핑층(121)은 상기 복수개의 워드 라인들에 연결된 메모리 셀들(MC11, MC12, …, MCmn)과 상기 비트 라인(BL1, BL2, …, BLn)을 병렬 연결하기 위한 로컬 비트 라인(LBL1, LBL2, …, LBLn)일 수 있다. 상기 제 2 도핑층(122)은 상기 메모리 셀들(MC11, MC12, …, MCmn)과 상기 공통 소스 라인(CSL)을 병렬 연결하기 위한 로컬 소스 라인(LSL1, SL2, …, SLn)일 수 있다. 상기 AND형 플래시 메모리 장치는 상기 반도체 핀의 상부에 상기 제 1 도핑층(121)의 양측으로 이격되고, 제 2 도전형을 갖는 제 3 도핑층(123) 및 제 4 도핑층(124)을 포함할 수 있다. 상기 제 3 도핑층(123)은 상기 제 2 선택 트랜지스터(ST21, ST22, …, STn)의 소스 영역일 수 있고, 상기 제 4 도핑층(124)은 상기 제 1 선택 트랜지스터(ST11, ST12, …, ST1n)의 드레인 영역일 수 있다. 상기 제1 도핑층(121)은 상기 제 2 도핑층(122)의 일부와 중첩될 수 있다. 상기 제 3 도핑층(123)은 상기 제 2 도핑층(122)의 일부와 중첩될 수 있다.
상기 반도체 핀(120)과, 상기 반도체 핀에 인접한 다른 반도체 핀 사이의 홈들(113)의 하부 즉, 상기 반도체 핀(120)의 하부와 상기 반도체 핀에 인접한 다른 반도체 핀의 하부 사이에, 상기 일 방향을 따라 연장하는 분리 절연막(115)이 제공될 수 있다. 상기 분리 절연막(115)은 상기 제 2 도핑층(122)의 상부 측면을 노출하도록, 그의 일부를 덮는다.
상기 복수개의 워드 라인들(WL1, WL2, …, WLm)은 상기 제 1 도핑층(121) 및 상기 제 2 도핑층(122)과 중첩되고, 상기 소스 선택 라인(SSL)은 상기 2 도핑층(122)과 상기 제 3 도핑층(123)과 중첩되어, 그들의 트랜지스터들이 수직 채널들을 갖도록 할 수 있다. 상기 드레인 선택 라인(DSL)은 상기 제 1 도핑층(121)과 상기 제 4 도핑층(124) 사이에 제공되어, 그의 트랜지스터가 수평 채널을 갖도록 할 수 있다. 상기 복수개의 워드 라인들(WL1, WL2, …, WLm), 상기 드레인 선택 라인(DSL), 및 상기 소스 선택 라인(SSL)은, 상기 일 방향과 교차하면서, 상기 반도체 핀(120)의 상부면(120a), 상기 반도체 핀의 측면(120c) 및 상기 분리 절연막(115) 상으로 연장한다. 상기 드레인 선택 라인(DSL) 및 상기 소스 선택 라인(SSL)과 상기 반도체 핀(120) 사이에 게이트 절연막(137)이 개재될 수 있다. 상기 게이트 절연막(137)은 상기 제 1 선택 트랜지스터(ST11, ST12, …, ST1n) 및 상 기 제 2 선택 트랜지스터(ST21, ST22, …, ST2n)의 게이트 절연막이 될 수 있다. 상기 비트 라인(BL)이, 비트 라인 콘택(BC)을 통하여 상기 제 1 선택 트랜지스터(ST11, ST12, …, ST1n)의 드레인 영역인 상기 제 4 도핑층(124)에 연결된다. 상기 공통 소스 라인(CSL)이 상기 제 2 선택 트랜지스터(ST21, ST22, …, ST2n)의 소스 영역인 상기 제 3 도핑층(123)에 연결된다. 메모리 셀들이 수직 채널을 가지므로, 통상적인 수평 채널 구조의 메모리 셀 보다 직접도를 향상시킬 수 있다.
도 2a 내지 도 2e를 참조하여, 본 발명의 제 1 실시예들의 변형예들이 설명된다. 도 1a 내지 도 1e를 참조하여 설명된 본 발명의 제 1 실시예들과의 차이점을 중심으로 설명된다. 도 2a를 참조하여, 제 1 변형예가 설명된다. 상기 제 4 도핑층(124)이 상기 제 1 도핑층(121)의 하부, 예를 들면 상기 제 2 도핑층(122)와 거의 동일한 깊이에서, 상기 제 2 도핑층(122)으로부터 이격되어 제공될 수 있다. 상기 제 1 도핑층(121)은 상기 제 2 도핑층(122)의 일부와 중첩될 수 있다. 상기 제 3 도핑층(123)은 상기 제 2 도핑층(122)의 일부와 중첩될 수 있다. 상기 제 4 도핑층(124)은 상기 제 1 도핑층(121)의 일부와 중첩될 수 있다. 상기 드레인 선택 라인(DSL)은 상기 제 1 도핑층(121) 및 상기 제 4 도핑층(124)과 중첩될 수 있다. 한편, 상기 비트 라인(BL)이 상기 제 4 도핑층(124)에 연결되기 위하여, 상기 제 4 도핑층(124) 상의 상기 반도체 핀(120)이 제거될 수 있다. 또는 상기 제 4 도핑층(124)으로부터 상기 반도체 핀의 상부면으로 연장하고 제 2 도전형을 갖는 제 5 도핑층(125)이 추가적으로 제공되고, 상기 비트 라인(BL)이, 비트 라인 콘택(BC)을 통하여 상기 제 5 도핑층(125)에 연결될 수 있다. 상기 제 5 도핑층(125)은 다른 도핑층들 보다 고농도일 수 있다.
상기 복수개의 워드 라인들(WL1, WL2, …, WLm)은 상기 제 1 도핑층(121) 및 상기 제 2 도핑층(122)에 중첩되고, 상기 소스 선택 라인(SSL)은 상기 2 도핑층(122)과 상기 제 3 도핑층(123)에 중첩되고, 상기 드레인 선택 라인(DSL)은 상기 제 1 도핑층(121)과 상기 제 4 도핑층(124)에 중첩되어, 그들의 트랜지스터들이 수직 채널들을 갖도록 할 수 있다. 메모리 셀들 및 선택 트랜지스터들이 수직 채널을 가지므로, 통상적인 수평 채널 구조의 메모리 셀 보다 직접도를 향상시킬 수 있다. 상기 비트 라인(BL)이, 비트 라인 콘택(BC)을 통하여 상기 제 1 선택 트랜지스터(ST11, ST12, …, ST1n)의 드레인 영역인 상기 제 4 도핑층(124)에 연결된다. 상기 공통 소스 라인(CSL)이 상기 제 2 선택 트랜지스터(ST21, ST22, …, ST2n)의 소스 영역인 상기 제 3 도핑층(123)에 연결된다.
도 2b를 참조하여, 제 2 변형예가 설명된다. 상기 제 3 도핑층(123)이 상기 제 1 도핑층(121)의 하부, 예를 들면 상기 제 2 도핑층(122)와 거의 동일한 깊이에서, 상기 제 2 도핑층(122)으로부터 이격되어 제공될 수 있다. 상기 반도체 핀의 상부로부터 상기 제 3 도핑층으로 연장하고 제 2 도전형을 갖는 제 5 도핑층(125)이 추가적으로 제공될 수 있다. 상기 제 5 도핑층(125)은 다른 도핑층들보다 고농도일 수 있다.
상기 복수개의 워드 라인들(WL1, WL2, …, WLm)은 상기 제 1 도핑층(121) 및 상기 제 2 도핑층(122)에 중첩되어, 그들의 트랜지스터들이 수직 채널들을 갖도록 할 수 있다. 메모리 셀들이 수직 채널을 가지므로, 통상적인 수평 채널 구조의 메 모리 셀 보다 직접도를 향상시킬 수 있다. 상기 소스 선택 라인(SSL)은, 상기 2 도핑층(122)과 상기 제 3 도핑층(123) 사이에 제공되어, 그의 트랜지스터가 수평 채널을 수평 채널을 갖도록 할 수 있다. 상기 드레인 선택 라인(DSL)은 상기 제 1 도핑층(121)과 상기 제 4 도핑층(124) 사이에 제공되어, 그의 트랜지스터가 수평 채널을 수평 채널을 갖도록 할 수 있다. 상기 비트 라인(BL)이 비트 라인 콘택(BC)을 통하여 상기 제 1 선택 트랜지스터(ST11, ST12, …, ST1n)의 드레인 영역인 상기 제 4 도핑층(124)에 연결된다. 상기 공통 소스 라인(CSL)이 상기 제 5 도핑층(125)을 통하여 상기 제 2 선택 트랜지스터(ST21, ST22, …, ST2n)의 소스 영역인 상기 제 3 도핑층(123)에 연결된다.
도 2c 내지 도 2d를 참조하여, 제 3 변형예가 설명된다. 상기 반도체 핀과 상기 반도체 핀에 인접한 다른 반도체 핀을 전기적으로 절연하도록 상기 반도체 핀의 하부, 즉 상기 제 2 도핑층(122) 하부의 상기 반도체 기판(110)에, 상기 제 2 도핑층(122)의 하부면과 접하는 매몰 절연막(111)이 제공될 수 있다. 상기 제 2 도핑층으로부터 이격되고 상기 매몰 절연막(111)의 상부면과 접하고 제 2 도전형을 갖는 제 5 도핑층(125)이 추가적으로 제공될 수 있다. 상기 드레인 선택 라인(DSL)은 상기 제 1 도핑층(121) 및 상기 제 4 도핑층(124) 사이에 제공되는 것과 함께, 상기 제 5 도핑층(125)에 중첩될 수 있다. 상기 반도체 기판(110)에 바이어스를 인가하는 단자(BCL)는 상기 제 5 도핑층(125)의 상부에서, 상기 드레인 선택 라인(DSL) 반대측으로 상기 제 4 도핑층(124)으로부터 이격된 상기 반도체 핀의 상부에 접속될 수 있다. 이 변형예에서, 상기 반도체 핀(120)과, 상기 반도체 핀에 인 접한 다른 반도체 핀 사이의 홈들(113) 하부의 분리 절연막(115)이 제공되지 않을 수 있다. 상기 매몰 절연막(111)이 상기 분리 절연막(115)의 역할을 하기 때문이다. 이 변형예의 상기 반도체 기판(110)은 상기 매몰 절연막(111)을 갖는 SOI 기판일 수 있다.
하나의 바디 콘택 라인(BCL)이 상기 반도체 핀에 반도체 기판의 바이어스를 인가할 수 있다. 상기 드레인 선택 라인(DSL)은 상기 제 4 도핑층(124)과 상기 제 5 도핑층(125) 사이의 바디 영역(120b)이 공핍(depletion) 되도록 할 수 있다.(도 6a 및 도 6b의 설명 참조) 이에 따라, 상기 메모리 셀들의 바디 영역(120b)은, 상기 바디 콘택 라인(BCL)에 의하여 인가되는 상기 반도체 기판의 바이어스와 무관하게 플로팅될 수 있다.
상기 복수개의 워드 라인들(WL1, WL2, …, WLm)은 상기 제 1 도핑층(121) 및 상기 제 2 도핑층(122)에 중첩되고, 상기 소스 선택 라인(SSL)은 상기 2 도핑층(122)과 상기 제 3 도핑층(123)에 중첩되어, 그들의 트랜지스터들이 수직 채널들을 갖도록 할 수 있다. 메모리 셀들이 수직 채널을 가지므로, 통상적인 수평 채널 구조의 메모리 셀 보다 직접도를 향상시킬 수 있다. 상기 드레인 선택 라인(DSL)은 상기 제 1 도핑층(121)과 상기 제 4 도핑층(124) 사이에 제공되어, 수평 채널을 가질 수 있다. 상기 비트 라인(BL)이 비트 라인 콘택(BC)을 통하여 상기 제 1 선택 트랜지스터(ST11, ST12, …, ST1n)의 드레인 영역인 상기 제 4 도핑층(124)에 연결된다. 상기 공통 소스 라인(CSL)이 상기 제 2 선택 트랜지스터(ST21, ST22, …, ST2n)의 소스 영역인 상기 제 3 도핑층(123)에 연결된다.
도 2e를 참조하여, 제 4 변형예가 설명된다. 제 4 변형예는 상기 제 3 변형예와 실질적으로 유사한 구조를 갖는다. 이 변형예의 매몰 절연막(111)은 도 2d의 것보다 얇은 실리콘 산화막일 수 있다. 도 2e를 참조하면, 상기 터널 절연막(131), 상기 전하저장층(133) 및 상기 블로킹 절연막(135)이 상기 반도체 핀의 측벽(120c)에만 제공될 수 있다. 상기 반도체 핀의 상부면에는 상기 매몰 절연막(111)과 실질적으로 동일한 두께를 갖는 실리콘 산화막(112)이 제공될 수 있다. 상기 제 3 변형예와 같은 이유로, 상기 바디 영역은 상기 반도체 기판의 바이어스와 무관하게 플로팅될 수 있다. 메모리 셀들이 수직 채널을 가지므로, 통상적인 수평 채널 구조의 메모리 셀 보다 직접도를 향상시킬 수 있다.
도 3a 내지 도 3d를 참조하여, 본 발명의 제 2 실시예들에 따른 상기 AND형 플래시 메모리 장치가 설명된다. 도 1a 내지 도 1e를 참조하여 전술한 제 1 실시예들과 동일한 부분의 설명은 생략한다. 상기 AND형 플래시 메모리 장치는 바디 절연 라인(BIL)을 더 포함할 수 있다. 상기 바디 절연 라인(BIL)은 상기 드레인 선택 라인(DSL)과, 상기 드레인 선택 라인에 가장 인접하는 워드 라인(WL1) 사이에서, 상기 워드 라인들과 평행하게, 상기 일 방향과 교차하도록, 연장할 수 있다. 상기 바디 절연 라인(BIL)은 상기 로컬 비트 라인(LBL)으로 사용되는 상기 제 1 도핑층(121) 및 상기 로컬 소스 라인(LSL)으로 사용되는 상기 제 2 도핑층(122)과 중첩될 수 있다. 상기 바디 절연 라인(BIL)은, 상기 일 방향과 교차하면서, 상기 반도체 핀(120)의 상부면(120a), 상기 반도체 핀의 측면(120c) 및 상기 분리 절연막(115) 상으로 연장한다.
상기 바디 절연 라인(BIL)은 상기 제 1 도핑층(121)과 상기 제 2 도핑층(122)에 중첩되어, 그의 트랜지스터가 수직 채널을 갖는다. 상기 바디 절연 라인(BIL)은 메모리 셀들(MC11, MC12, …, MCmn)의 바디 영역(120b)이 공핍(depletion) 되도록 할 수 있다. 이에 따라, 상기 메모리 셀들의 바디 영역(120b)은 상기 반도체 기판(110)의 바이어스와 무관하게 플로팅될 수 있다.
도 6a 및 도 6b를 참조하여, 상기 반도체 핀(120)에 형성된 수직 트랜지스터의 바디 영역(120b)이 공핍되는 현상을 설명한다. 상기 바디 영역(120b)은 상기 반도체 핀의 상부 및 하부에 각각 제공된 상기 제 1 도핑층(121) 및 상기 제 2 도핑층(122) 사이의 부분일 수 있다. 도 6a는 반도체 핀(120)의 폭에 따른, 바디 영역(120b)이 공핍되는 정도를 보여 주는, 아틀라스(ATLAS) 시뮬레이션의 결과이다. 상기 바디 절연 라인(BIL)에 동일한 접압 Vcc가 인가되었다. 도 6b는 반도체 핀의 폭에 따른, 선택된 메모리 셀의 프로그램 전압에 의하여 이에 가장 인접한 비선택 메모리 셀의 간섭된 문턱전압 변화(△Vth), 및 셀프 부스팅된 채널 표면에서의 전기적 포텐셜을 보여준다. 상기 선택된 메모리 셀의 게이트에 인가되는 프로그램 전압은 14V로 하였다.
상기 반도체 핀(120)의 폭이 50 nm인 경우, 상기 바디 절연 라인(BIL)에 인가되는 전압(Vcc)에 의하여 상기 바디 영역(120b)이 완전히 공핍되고(도 6a 참조), 상기 프로그램 전압에 의하여 채널 표면이 용이하게 셀프 부스팅되어 그의 전기적 포텐셜이 8.5V까지 상승된다(도 6b 참조). 이에 따라, 인접한 메모리 셀들 사이의 간섭에 의한 문턱 전압의 변화(△Vth)가 거의 발생하지 않는다. 상기 바디 절연 라 인(BIL)에 인가된 전압에 의하여 메모리 셀의 바디 영역(120b)이 완전히 공핍되고, 이에 따라 상기 바디 영역(120b)이 상기 반도체 기판의 바이어싱 단자에 인가되는 접지 전압으로부터 영향(도 3d의 화살표 참조)을 받지 않고, 플로팅될 수 있음이 보여진다.
반면, 상기 반도체 핀(120)의 폭이 증가함에 따라, 상기 바디 절연 라인(BIL)에 인가된 전압(Vcc)에 의하여 메모리 셀의 바디 영역(120b)이 완전히 공핍되지 않는다. 예를 들면, 상기 반도체 핀의 폭이 100 nm인 경우, 상기 바디 영역(120b)의 중앙 부분이 공핍되지 않음이 보여진다. 이에 따라, 상기 바디 영역(120b)이 상기 반도체 기판의 바이어싱 단자에 인가된 접지 전압의 영향을 받게 된다.(도 6a 참조) 상기 채널 표면의 셀프 부스팅된 전기적 포텐셜이 4.5V까지 낮아진다. 인접한 메모리 셀들 사이의 간섭에 의한 문턱 전압의 변화(△Vth)가 크게 발생되어, 대략 50mV 이상이 된다.(도 6b 참조)
정리하면, 상기 반도체 핀의 폭을 적절히 조절하면, 메모리 셀들의 바디 영역(120b)을 상기 반도체 기판의 바이어스로부터 플로팅시킬 수 있고, 셀프 부스팅 효과를 극대화시켜 프로그램 시 인접한 메모리 셀들 사이의 간섭을 완전히 제거할 수 있다. 이에 따라, 비트 라인(BL)에 높은 전압을 인가하지 않고 비선택된 워드 라인들에 낮은 전압, 예를 들면 접지 전압을 인가하는 것에 의하여, 프로그램 동작이 가능하므로 구동회로가 매우 단순해 질 수 있다. 본 발명의 실시예들에 따른 AND형 플래시 메모리 장치에서, 메모리 셀의 바디 영역(120b)이 완전히 공핍되기 위해서, 상기 반도체 핀의 폭은 대략 40 ~ 60 nm 인 것이 바람직하다. 한편, 상기 반도체 핀의 바디 영역(120b)의 높이는, 단채널 효과(short channel effect)가 일어나지 않을 정도로 높고, 저항 증가에 의한 읽기 동작 속도에 지장을 초래하지 않을 정도로 낮은 것이 바람직하다. 상기 높이는, 예를 들면 대략 100 nm 인 것이 바람직하다.
도 4a 내지 도 4e를 참조하여, 본 발명의 제 3 실시예들에 따른 상기 AND형 플래시 메모리 장치가 설명된다. 전술한 실시예들과는 달리, 상기 제 1 도핑층(121)은 상기 반도체 핀(120)의 하부에, 상기 제 2 도핑층(122)은 상기 반도체 핀(120)의 상부에 제공될 수 있다. 즉, 상기 로컬 소스 라인(LSL)이 상기 반도체 핀(120)의 상부에, 상기 로컬 비트 라인(LBL)이 상기 반도체 핀(120)의 하부에 제공될 수 있다. 상기 AND형 플래시 메모리 장치는 상기 반도체 핀의 상부에 상기 제 2 도핑층(122)의 양측으로 이격되고, 제 2 도전형을 갖는 제 4 도핑층(124) 및 제 5 도핑층(125)을 포함할 수 있다. 제 2 도전형을 갖는 제 3 도핑층(123)이 상기 반도체 핀(120)의 하부에서, 상기 제 1 도핑층(121)과 동일한 깊이에서 상기 제 1 도핑층(121)으로부터 이격될 수 있다. 상기 제 3 도핑층(123)과 상기 제 5 도핑층(125)은 서로 연결될 수 있다. 상기 제 5 도핑층(125)은 상기 제 3 도핑층(123)이 상기 반도체 핀의 상부면으로 연장하는 것으로 이해될 수 있다. 한편, 상기 반도체 핀(120)의 상부에, 상기 제 4 도핑층(124)과 연결된 제 6 도핑층(126)이 제공될 수 있다. 상기 제 5 도핑층(125) 및 상기 제 6 도핑층(126)은 다른 도핑층들 보다 고농도일 수 있다.
상기 복수개의 워드 라인들(WL1, WL2, …, WLm)은 상기 제 1 도핑층(121)과 상기 제 2 도핑층(122)에 중첩되고, 상기 소스 선택 라인(SSL)은 상기 2 도핑층(122)과 상기 제 3 도핑층(123)에 중첩되고, 상기 드레인 선택 라인(DSL)은 상기 제 1 도핑층(121)과 상기 제 4 도핑층(124)에 중첩되고, 바디 절연 라인(BIL)은 상기 제 1 도핑층(121)과 상기 제 2 도핑층(122)에 중첩되어, 그들의 트랜지스터들이 수직 채널을 가질 수 있다. 상기 바디 절연 라인(BIL)은, 상기 소스 선택 라인(SSL)과 상기 소스 선택 라인(SSL)에 가장 인접하는 워드 라인(WLm) 사이에서, 상기 일 방향과 교차하도록 상기 반도체 핀의 상부면(120a) 및 상기 반도체 핀의 측면(120c) 상으로 연장할 수 있다.
상기 비트 라인(BL)이 비트 라인 콘택(BC)을 통하여 상기 제 1 선택 트랜지스터(ST11, ST12, …, ST1n)의 드레인 영역인 상기 제 4 도핑층(124)에 접하는 제 6 도핑층(126)에 연결된다. 상기 공통 소스 라인(CSL)이 상기 제 5 도핑층(125)에 연결된다.
도 6a 및 도 6b를 참조하여 설명한 바와 같이, 상기 바디 절연 라인(BIL) 및 상기 드레인 선택 라인(DSL)은 상기 메모리 셀들(MC11, MC12, …, MCmn)의 바디 영역(120b)이 공핍(depletion) 되도록 할 수 있다. 상기 메모리 셀들의 바디 영역(120b)은 상기 반도체 기판(110)의 바이어스와 무관하게 플로팅될 수 있다.
전술한 실시예들 및 변형예들은 동작 가능한 조건에서 서로 조합되어 사용될 수 있을 것이다.
도 5a 내지 도 5c를 참조하면, 본 발명의 제 4 실시예들에 따르면, 상기 플래시 메모리 장치는 NOR형일 수 있다. 상기 제 1 도핑층(121) 및 상기 제 2 도핑 층(122)은 각각, NOR형 플래시 메모리를 구성하는 비트 라인(BL) 또는 공통 소스 영역(CSL)일 수 있다. 상기 반도체 핀의 하부에 형성된 상기 제 2 도핑층(122)의 연결을 위한 콘택을 위하여, 상기 제 2 도핑층(122)으로부터 상기 반도체 핀의 상부면으로 연장하고 상기 제 1 도핑층(121)으로부터 이격되고 제 2 도전형을 갖는 제 3 도핑층(미도시)이 추가적으로 제공될 수 있다. 상기 제 3 도핑층(미도시)은 다른 도핑층들 보다 고농도일 수 있다. 상기 반도체 핀(120)과, 상기 반도체 핀에 인접한 다른 반도체 핀 사이의 홈들(113)의 하부 즉, 상기 반도체 핀(120)의 하부와, 상기 반도체 핀에 인접한 다른 반도체 핀의 하부 사이에 상기 일 방향을 따라 연장하는 분리 절연막(115)이 제공될 수 있다. 상기 반도체 핀의 제 2 도핑층(122)과 상기 반도체 핀에 인접한 다른 반도체 핀의 제 2 도핑층(122)이 서로 전기적으로 분리될 수 있다. 하나의 반도체 핀(120)에, 상기 비트 라인(BL)의 연결을 위한 하나의 비트 라인 콘택과, 상기 공통 소스 영역(CSL)의 연결을 위한 하나의 공통 소스 콘택이 제공될 수 있다.
상기 복수개의 워드 라인들(WL1, WL2, …, WLm)은, 상기 일 방향과 교차하면서, 상기 반도체 핀(120)의 상부면(120a), 상기 반도체 핀의 측면(120c) 및 상기 분리 절연막(115) 상으로 연장한다. 상기 복수개의 워드 라인들(WL1, WL2, …, WLm)은 상기 제 1 도핑층(121) 및 상기 제 2 도핑층(122)에 중첩되어, 그들의 트랜지스터들이 수직 채널들을 갖도록 할 수 있다. 메모리 셀들이 수직 채널을 가지므로, 통상적인 수평 채널 구조의 메모리 셀 보다 직접도를 향상시킬 수 있다.
도 5d를 참조하여, 본 발명의 제 4 실시예들의 변형예가 설명된다. 도 5a 내 지 도 5c를 참조하여 설명된 본 발명의 제 4 실시예들과의 차이점을 중심으로 설명된다. 도 5d를 참조하면, 상기 반도체 핀의 제 2 도핑층(122)과 상기 반도체 핀에 인접한 다른 반도체 핀의 제 2 도핑층(122)이 서로 연결될 수 있다. 예를 들면, 상기 제 2 도핑층의 하부 일부(122a)가 상기 반도체 핀의 하부와 상기 반도체 핀에 인접한 다른 반도체 핀의 하부를 연결될 수 있다.
상기 제 1 도핑층(121) 및 상기 제 2 도핑층(122)은 각각, NOR형 플래시 메모리를 구성하는 비트 라인(BL) 및 공통 소스 영역(CSL)일 수 있다. 하나의 반도체 핀에 상기 비트 라인(BL)의 연결을 위한 하나의 비트 라인 콘택이 제공된다. 상기 반도체 핀의 하부에 형성된 상기 제 2 도핑층(122)의 연결을 위한 콘택을 위하여, 상기 제 2 도핑층(122)으로부터 상기 반도체 핀의 상부면으로 연장하고 상기 제 1 도핑층(121)으로부터 이격되고 제 2 도전형을 갖는 제 3 도핑층(미도시)이 추가적으로 제공될 수 있다. 상기 제 3 도핑층(미도시)은 다른 도핑층들 보다 고농도일 수 있다. 하나의 공통 소스 영역(CSL)이 복수개의 반도체 핀의 메모리 셀들의 소스 영역을 공유하므로, 하나의 소스 콘택으로 소스 전압을 인가할 수 있다.
본 발명의 실시예들에 따른 플래시 메모리 장치의 형성방법이 설명된다.
도 7a 내지 도 7f를 참조하여, 본 발명의 제 1 실시예들에 따른 상기 AND형 플래시 메모리 장치의 형성방법이 설명된다. 도 7a를 참조하면, 제 1 도전형, 예를 들면 P형 도전형을 갖는 반도체 기판(110)의 상부에, 제 1 도핑층(121) 및 제 3 도핑층(123)을 형성한다. 상기 제 3 도핑층(123)은 상기 제 1 도핑층(121)으로부터 일 방향으로 이격된다. 상기 제 1 도핑층(121) 및 상기 제 3 도핑층(123)은 상기 제 2 도전형, 예를 들면 N형 도전형을 갖는다.
상기 제 1 도핑층(121) 및 상기 제 3 도핑층(123)으로부터 수직 이격된 상기 반도체 기판(110)의 하부에, 상기 제 2 도전형을 갖는 제 2 도핑층(122)을 형성한다. 상기 제 1 도핑층(121)과 상기 제 3 도핑층(123)은 제 2 도핑층(122)의 일부와 중첩될 수 있다. 상기 제 1 도핑층(121), 상기 제 2 도핑층(122) 및 상기 제 3 도핑층(123)을 형성하기 위하여, 잘 알려진 이온 주입 공정이 사용될 수 있다. 상기 이온 주입된 도핑층들의 불순물 농도는 통상의 소스/드레인 형성을 위한 농도를 갖도록 조절될 수 있다. 상기 수직 이격된 거리는 대략 100nm 일 수 있다.
도 7b를 참조하면, 상기 일 방향으로 연장하는 제 1 마스크 패턴(141)을 사용한 식각 공정으로, 상기 반도체 기판(110)을 식각한다. 상기 제1 마스크 패턴(141)은 실리콘 질화막일 수 있다. 상기 제 1 도핑층(121) 및 상기 제 2 도핑층(122)을 노출하는 측면을 갖는 홈(groove)들(113)이 형성된다. 상기 홈들 사이에, 상기 제 1 도핑층(121), 상기 제 2 도핑층(122), 상기 제 3 도핑층(123), 및 이들 사이의 바디 영역(120b)의 측면을 노출하는 복수개의 반도체 핀들(120)이 형성된다. 상기 홈들(113)은 상기 반도체 핀의 제 2 도핑층(122)과 상기 반도체 핀에 인접한 다른 반도체 핀의 상기 제 2 도핑층(122)이 서로 분리되도록 하는 깊이를 갖는다.
도 7c를 참조하면, 상기 홈들(112)의 하부를 채우도록 분리 절연막(115)을 형성한다. 상기 분리 절연막(115)은 상기 제 2 도핑층(122)의 상부 측면을 노출하도록, 그의 일부를 덮는다. 분리 절연막(115)을 형성하는 것은, 상기 홈들(112)을 채우는 절연막(미도시)을 형성하고, 상기 제 2 도핑층(122)의 상부 측면을 노출하는 리세스 공정을 포함할 수 있다. 상기 절연막은 실리콘 산화막일 수 있다. 상기 제 1 마스크 패턴(141)은 제거될 수 있다.
상기 반도체 핀의 상부면(120a), 측면(120c) 및 상기 분리 절연막(115)을 덮는 터널 절연막(131), 전하저장막(133) 및 블로킹 절연막(135)을 순차적으로 형성한다. 상기 터널 절연막(131)은 상기 분리 절연막이 형성된 상기 반도체 기판을 열산화하는 것이 의하여 형성된 실리콘 산화막일 수 있다. 상기 분리 절연막(115)에 접하는 상기 터널 절연막(131)은 편의상 도시된 것으로, 무시할 수 있는 두께를 가질 수 있다. 상기 전하트랩막은 그 내부에 전하가 트랩될 수 있는 사이트를 갖는 유전막으로, 실리콘 질화막, 알루미늄 산화막(Al2O3), 하프늄 산화막(HfO2), 하프늄알루미늄산화막(HfAlO) 및 하프늄실리콘산화질화막(HfSiON), 나노 돗을 포함하는 절연막일 수 있다. 상기 나노 돗은 나노 결정 실리콘(nano crystalline silicon), 나노 결정 실리콘게르마늄(nano crystalline silicon germanium), 나노 결정 금속(nano crystalline metal)을 포함할 수 있다. 상기 블로킹 절연막은, 예를 들면 실리콘 산화막, 실리콘 질화막, Al2O3, 하프늄 알루미네이트, HfAlO, HfAlON, 하프늄 실리케이트, HfSiO, 및/또는 HfSiON을 포함할 수 있다.
도 7d를 참조하면, 상기 제 1 도핑층(121) 상의 상기 터널 절연막(131), 상기 전하저장막(133) 및 상기 블로킹 절연막(135)을 덮는 제 2 마스크 패턴(143)을 형성한다. 상기 제 2 마스크 패턴(143)은 포토레지스트 패턴일 수 있다. 상기 마스 크 패턴을 이용한 식각 공정으로, 상기 터널 절연막(131), 상기 전하저장막(133) 및 상기 블로킹 절연막(135)이 상기 제 1 도핑층(121) 상에만 잔류하도록 한다. 상기 제 1 도핑층(121) 밖의 상기 반도체 핀의 상부면(120a) 및 측면(120c)이 노출된다.
도 7e를 참조하면, 상기 제 2 마스크 패턴(143)은 제거된다. 상기 노출된 반도체 핀의 상부면(120a) 및 측면(120c)에 게이트 절연막(137)을 형성한다. 상기 게이트 절연막(137)은 상기 반도체 기판을 열산화하는 것이 의하여 형성된 실리콘 산화막일 수 있다. 상기 블로킹 절연막(135) 및 상기 게이트 절연막(137) 상에, 상기 홈들(113)을 채우도록 게이트막(미도시)을 형성한다. 상기 게이트막은 폴리실리콘막, 금속막, 또는 이들의 적층막일 수 있다. 상기 금속막은 일 수 있다.
상기 게이트막을 패터닝한다. 상기 제 1 도핑층(121)과 상기 제 2 도핑층(121)에 중첩되는 복수개의 워드 라인들(WL1, WL2, …, WLm), 상기 제 2 도핑층(122)과 상기 제 3 도핑층(123)에 중첩되는 소스 선택 라인(SSL), 및 상기 제 1 도핑층(121) 및 상기 제 2 도핑층(122)으로부터 이격된 드레인 선택 라인(DSL)이 형성된다. 상기 복수개의 워드 라인들(WL1, WL2, …, WLm), 상기 드레인 선택 라인(DSL), 및 상기 소스 선택 라인(SSL)은, 상기 일 방향과 교차하면서, 상기 반도체 핀(120)의 상부면(120a), 상기 반도체 핀의 측면(120c) 및 상기 분리 절연막(115) 상으로 연장한다. 상기 복수개의 워드 라인들(WL1, WL2, …, WLm)과 상기 반도체 핀(120) 사이에 상기 터널 절연막(131), 상기 전하저장막(133) 및 상기 블로킹 절연막(135)이 개재될 수 있다. 상기 드레인 선택 라인(DSL) 및 상기 소스 선 택 라인(SSL)과 상기 반도체 핀(120) 사이에 게이트 절연막(137)이 개재될 수 있다.
도 7f를 참조하면, 상기 소스 선택 라인(SSL) 및 상기 복수개의 워드 라인들(WL1, WL2, …, WLm)을 덮고, 상기 드레인 선택 라인(DSL) 및 이에 인접한 반도체 핀을 노출하는 제 3 마스크 패턴(145)이 형성된다. 상기 제 3 마스크 패턴(145)을 사용하는 이온 주입 공정으로, 상기 드레인 선택 라인(DSL) 양측의 상기 반도체 핀의 상부에, 제 1 도핑층의 연장부(121a) 및 제 4 도핑층(124)이 형성된다. 상기 제 1 도핑층의 연장부(121a) 및 상기 제 4 도핑층(124)은 상기 제 2 도전형을 가질 수 있다. 상기 제 1 도핑층의 연장부(121a)는 상기 제 1 도핑층(121)이 상기 드레인 선택 라인(DSL) 측으로 연장된 부분이다. 상기 제 1 도핑층의 연장부(121a) 및 상기 제 4 도핑층(124)은 상기 드레인 선택 라인(DSL)에 자기 정렬되도록 형성된다. 상기 제 1 도핑층의 연장부(121a)는 상기 제 1 도핑층(121) 측에, 상기 제 4 도핑층(124)은 상기 제 1 도핑층(121)에 대향하는 측에 형성된다.
도 1c 및 1e를 재차 참조하여, 상기 반도체 기판을 덮는 제 1 층간 절연막(미도시)을 형성한다. 상기 제 1 층간 절연막을 식각하여, 상기 제 3 도핑층(123)을 노출하는 오프닝이 형성될 수 있다. 상기 오프닝 내에 도전 패턴으로 된 공통 소스 라인(CSL)을 형성할 수 있다. 상기 제 1 층간 절연막 상에 제 2 층간 절연막(미도시)을 형성한다. 상기 제 1 층간 절연막 및 상기 제 2 층간 절연막은 실리콘 산화막을 포함하는, 예를 들면 BPSG막일 수 있다. 상기 제 1 층간 절연막 및 상기 제 2 층간 절연막을 식각하여, 상기 제 4 도핑층(124)을 노출하는 오프닝이 형성될 수 있다. 상기 오프닝 내에 비트 라인 콘택(BC)을 형성하고, 상기 제 2 층간 절연막 상에 상기 비트 라인 콘택(BC)에 연결된 비트 라인(BL)을 형성한다.
도 8a 및 도 8b를 참조하여, 본 발명의 제 1 실시예들의 제 1 변형예에 따른 상기 AND형 플래시 메모리 장치의 형성방법이 설명된다. 도 7a 내지 도 7f를 참조하여 설명된 본 발명의 제 1 실시예들의 형성방법과의 차이점을 중심으로 설명된다. 도 8a를 참조하면, 도 7a를 참조하여 설명된 것과 유사하게, 제 1 도전형, 예를 들면 P형 도전형을 갖는 반도체 기판(110)의 상부에, 제 1 도핑층(121) 및 제 3 도핑층(123)을 형성한다. 상기 제 3 도핑층(123)은 상기 제 1 도핑층(121)으로부터 일 방향으로 이격된다. 상기 제 1 도핑층(121) 및 상기 제 3 도핑층(123)은 상기 제 2 도전형, 예를 들면 N형 도전형을 갖는다.
상기 제 1 도핑층(121) 및 상기 제 3 도핑층(123)으로부터 수직 이격된 상기 반도체 기판(110)의 하부에, 상기 제 2 도전형을 갖는 제 2 도핑층(122) 및 제 4 도핑층(124)을 형성한다. 상기 제 2 도핑층(122)와 상기 제 4 도핑층(124)은 거의 동일한 깊이에 형성될 수 있다. 상기 제 1 도핑층(121)과 상기 제 3 도핑층(123)은 상기 제 2 도핑층(122)의 일부와 중첩될 수 있다. 상기 제 1 도핑층(121)의 일부는 상기 제 4 도핑층(124)과 중첩될 수 있다. 상기 제 1 도핑층(121)으로부터 상기 일 방향으로 이격된 상기 반도체 핀의 상부에 제 5 도핑층(125)이 형성된다. 상기 제 5 도핑층(125)은 상기 제 2 도전형이고, 전술한 도핑층들 보다 고농도일 수 있다. 상기 제 5 도핑층(125)은 상기 제 4 도핑층(124)의 깊이까지 연장되어, 상기 제 4 도핑층(124)과 외부의 배선을 연결하는 콘택으로 기능할 수 있다.
도 8b를 참조하면, 도 7b 내지 도 7e와 유사한 방법으로, 반도체 핀(120), 상기 복수개의 워드 라인들(WL1, WL2, …, WLm), 상기 드레인 선택 라인(DSL), 상기 소스 선택 라인(SSL) 및 공통 소스 라인(CSL), 바트 라인 콘택(BC) 및 비트 라인(BL)이 형성될 수 있다. 도 7f와 유사한 방법으로, 상기 드레인 선택 라인(DSL)의 양측에 제 1 도핑층의 연장부(121a) 및 제 4 도핑층(124)이 형성될 수 있다.
도 9a 및 도 9b를 참조하여, 본 발명의 제 1 실시예들의 제 2 변형예에 따른 상기 AND형 플래시 메모리 장치의 형성방법이 설명된다. 도 7a 내지 도 7f를 참조하여 설명된 본 발명의 제 1 실시예들의 형성방법과의 차이점을 중심으로 설명된다. 도 9a를 참조하면, 제 1 도전형, 예를 들면 P형 도전형을 갖는 반도체 기판(110)의 상부에, 상기 제 2 도전형, 예를 들면 N형 도전형을 갖는 제 1 도핑층(121)을 형성한다.
상기 제 1 도핑층(121)으로부터 수직 이격된 상기 반도체 기판(110)의 하부에, 상기 제 2 도전형을 갖는 제 2 도핑층(122) 및 제 3 도핑층(123)을 형성한다. 상기 제 2 도핑층(122)와 상기 제 3 도핑층(123)은 거의 동일한 깊이에 형성될 수 있다. 상기 제 1 도핑층(121)은 상기 제 2 도핑층(122)의 일부와 중첩될 수 있다. 상기 제 1 도핑층(121)으로부터 상기 일 방향으로 이격된 상기 반도체 핀의 상부에 제 5 도핑층(125)이 형성된다. 상기 제 5 도핑층(125)은 상기 제 2 도전형이고, 전술한 도핑층들 보다 고농도일 수 있다. 상기 제 5 도핑층(125)은 상기 제 3 도핑층(123)의 깊이까지 연장되어, 상기 제 3 도핑층(123)과 외부의 배선을 연결하는 콘택으로 기능할 수 있다.
도 9b를 참조하면, 도 7b 내지 도 7e와 유사한 방법으로, 반도체 핀(120), 상기 복수개의 워드 라인들(WL1, WL2, …, WLm), 상기 드레인 선택 라인(DSL), 상기 소스 선택 라인(SSL) 및 공통 소스 라인(CSL), 바트 라인 콘택(BC) 및 비트 라인(BL)이 형성될 수 있다. 도 7f와 유사한 방법으로, 상기 드레인 선택 라인(DSL)의 양측에 제 1 도핑층의 연장부(121a) 및 제 4 도핑층(124)이 형성될 수 있다.
도 10a 및 도 10b를 참조하여, 본 발명의 제 1 실시예들의 제 3 변형예에 따른 상기 AND형 플래시 메모리 장치의 형성방법이 설명된다. 도 7a 내지 도 7f를 참조하여 설명된 본 발명의 제 1 실시예들의 형성방법과의 차이점을 중심으로 설명된다. 도 10a를 참조하면, 상기 반도체 기판(110)은 매몰 절연막(111)을 갖는 SOI 기판일 수 있다. 상기 반도체 기판(110)의 상부에, 제 1 도핑층(121) 및 제 3 도핑층(123)을 형성한다. 상기 제 3 도핑층(123)은 상기 제 1 도핑층(121)으로부터 일 방향으로 이격된다. 상기 제 1 도핑층(121) 및 상기 제 3 도핑층(123)은 상기 제 2 도전형, 예를 들면 N형 도전형을 갖는다.
상기 제 1 도핑층(121) 및 상기 제 3 도핑층(123)으로부터 수직 이격된 상기 반도체 기판(110)의 하부에, 상기 매몰 절연막(111)의 상부면에 접하도록, 상기 제 2 도전형을 갖는 제 2 도핑층(122) 및 제 5 도핑층(125)을 형성한다. 상기 제 2 도핑층(122) 및 상기 제 5 도핑층(125)은 상기 일 방향으로 이격될 수 있다. 상기 제 1 도핑층(121)과 상기 제 3 도핑층(123)은 상기 제 2 도핑층(122)의 일부와 중첩될 수 있다. 상기 제 1 도핑층(121)의 일부는 상기 제 5 도핑층(125)과 중첩될 수 있다.
도 10b를 참조하면, 도 7b 내지 도 7e와 유사한 방법으로, 반도체 핀(120), 상기 복수개의 워드 라인들(WL1, WL2, …, WLm), 상기 드레인 선택 라인(DSL), 및 상기 소스 선택 라인(SSL)이 형성될 수 있다. 도 7f와 유사한 방법으로, 상기 드레인 선택 라인(DSL)의 양측에 제 1 도핑층의 연장부(121a) 및 제 4 도핑층(124)이 형성될 수 있다.
도 2c를 재차 참조하여, 상기 반도체 기판을 덮는 제 1 층간 절연막(미도시)을 형성한다. 상기 제 1 층간 절연막을 식각하여, 상기 제 3 도핑층(123)을 노출하는 제 1 오프닝(미도시)이 형성될 수 있다. 동시에, 상기 제 4 도핑층(124)에 인접한 상기 반도체 핀(120)을 노출하는 제 2 오프닝(미도시)이 형성될 수 있다. 상기 제 1 오프닝 및 상기 제 2 오프닝 내에, 각각 도전 패턴으로 된 공통 소스 라인(CSL) 및 상기 바디 콘택 라인(BCL)을 형성할 수 있다. 상기 제 1 층간 절연막 상에 제 2 층간 절연막(미도시)을 형성한다. 상기 제 1 층간 절연막 및 상기 제 2 층간 절연막은 실리콘 산화막을 포함하는, 예를 들면 BPSG막일 수 있다. 상기 제 1 층간 절연막 및 상기 제 2 층간 절연막을 식각하여, 상기 제 4 도핑층(124)을 노출하는 오프닝이 형성될 수 있다. 상기 오프닝 내에 비트 라인 콘택(BC)을 형성하고, 상기 제 2 층간 절연막 상에 상기 비트 라인 콘택(BC)에 연결된 비트 라인(BL)을 형성한다.
도 11a, 도 11b 및 도 2e를 참조하여, 본 발명의 제 1 실시예들의 제 4 변형예에 따른 상기 AND형 플래시 메모리 장치의 형성방법이 설명된다. 도 10a 및 도 10b를 참조하여 설명된 제 3 변형예의 형성방법과의 차이점을 중심으로 설명된다. 도 11a를 참조하면, 도 7a를 참조하여 설명된 상기 반도체 기판(110)을 식각한다. 상기 제 1 도핑층(121) 및 상기 제 2 도핑층(122)을 노출하는 측면을 갖는 홈(groove)들(113)이 형성된다. 상기 홈들 사이에, 상기 제 1 도핑층(121), 상기 제 2 도핑층(122), 상기 제 3 도핑층, 및 이들 사이의 바디 영역(120b)을 갖는 복수개의 반도체 핀들(120)이 형성된다. 상기 홈들(113)은 상기 반도체 핀의 제 2 도핑층의 하부 일부(122a)가 잔류하도록 형성될 수 있다.
도 11b를 참조하면, 상기 반도체 핀의 상부면(120a), 측면(120c) 및 상기 제 2 도핑층의 하부 일부(122a)를 덮는 터널 절연막(131), 전하저장막(133) 및 블로킹 절연막(135)을 순차적으로 형성한다. 상기 반도체 핀의 상부면(120a) 및 제 2 도핑층의 하부 일부(122a) 상의 상기 터널 절연막, 상기 전하저장막 및 상기 블로킹 절연막을 제거한다. 상기 제거를 위한 공정은 이방성 식각일 수 있다. 상기 터널 절연막, 상기 전하저장막 및 상기 블로킹 절연막이 상기 반도체 핀의 측면(120c) 만에 잔류되어, 이들을 덮는다.
도 2e를 재차 참조하여, 열산화 공정을 수행하여, 상기 잔류된 상기 제 2 도핑층의 일부(122a)를 산화함에 따라, 상기 제 2 도핑층(122)과 상기 반도체 기판 사이에 매몰 절연막(111)이 형성될 수 있다. 상기 열산화 공정에 의하여, 상기 반도체 핀의 상부면(120a)의 일부가 산화되어 상기 매몰 절연막과 실질적으로 동일한 두께를 갖는 실리콘 산화막(112)이 형성될 수 있다. 이후의 공정은 전술한 다른 실시예들 및 변형예들의 공정과 유사할 수 있다.
도 3c를 참조하여, 본 발명의 제 2 실시예들에 따른 상기 AND형 플래시 메모 리 장치의 형성방법이 설명된다. 도 7d를 참조하여 설명된 반도체 기판 상에, 상기 노출된 반도체 핀의 상부면(120a) 및 측면(120c)에 게이트 절연막(137)을 형성한다. 상기 블로킹 절연막(135) 및 상기 게이트 절연막(137) 상에, 상기 홈들(113)을 채우도록 게이트막(미도시)을 형성한다. 상기 게이트막은 폴리실리콘막, 금속막, 또는 이들의 적층막일 수 있다. 상기 금속막은 일 수 있다.
상기 게이트막을 패터닝한다. 상기 제 1 도핑층(121)과 상기 제 2 도핑층(121)에 중첩되는 복수개의 워드 라인들(WL1, WL2, …, WLm), 상기 제 2 도핑층(122)과 상기 제 3 도핑층(123)에 중첩되는 소스 선택 라인(SSL), 및 상기 제 1 도핑층(121) 및 상기 제 2 도핑층(122)으로부터 이격된 드레인 선택 라인(DSL)이 형성된다. 이에 더하여, 상기 제 1 도핑층(121) 및 상기 제 2 도핑층(122)과 중첩되는 바디 절연 라인(BIL)이 추가로 형성된다. 상기 바디 절연 라인(BIL)은 상기 드레인 선택 라인(DSL)과, 상기 드레인 선택 라인에 가장 인접하는 워드 라인(WL1) 사이에, 형성된다.
상기 복수개의 워드 라인들(WL1, WL2, …, WLm), 상기 드레인 선택 라인(DSL), 상기 소스 선택 라인(SSL) 및 상기 바디 절연 라인(BIL)은, 상기 일 방향과 교차하면서, 상기 반도체 핀(120)의 상부면(120a), 상기 반도체 핀의 측면(120c) 및 상기 분리 절연막(115) 상으로 연장한다. 상기 복수개의 워드 라인들(WL1, WL2, …, WLm)과 상기 반도체 핀(120) 사이에 상기 터널 절연막(131), 상기 전하저장막(133) 및 상기 블로킹 절연막(135)이 개재될 수 있다. 상기 드레인 선택 라인(DSL), 상기 소스 선택 라인(SSL) 및 상기 바디 절연 라인(BIL)과 상기 반도체 핀(120) 사이에 게이트 절연막(137)이 개재될 수 있다. 이후의 공정은 도 7f를 참조하여 설명된 것과 동일할 수 있다.
본 발명의 제 3 실시예들에 따른 상기 AND형 플래시 메모리 장치의 형성방법이 설명된다. 도 12a를 참조하면, 제 1 도전형, 예를 들면 P형 도전형을 갖는 반도체 기판(110)의 상부에, 제 2 도핑층(122) 및 제 4 도핑층(124)을 형성한다. 상기 제 4 도핑층(124)은 상기 제 2 도핑층(122)으로부터 일 방향으로 이격된다. 상기 제 2 도핑층(122) 및 상기 제 4 도핑층(124)은 상기 제 2 도전형, 예를 들면 N형 도전형을 갖는다.
상기 제 2 도핑층(122) 및 상기 제 4 도핑층(124)으로부터 수직 이격된 상기 반도체 기판(110)의 하부에, 상기 제 2 도전형을 갖는 제 1 도핑층(121) 및 제 3 도핑층(123)을 형성한다. 상기 제 3 도핑층(123)은 상기 제 1 도핑층(121)으로부터 상기 일 방향으로 이격된다. 상기 제 2 도핑층(122)과 상기 제 4 도핑층(124)은 제 1 도핑층(121)의 일부와 중첩될 수 있다. 상기 제 3 도핑층(123)은 제 2 도핑층(122)의 일부와 중첩될 수 있다. 상기 제 2 도핑층(122)으로부터 상기 일 방향으로 이격된 상기 반도체 핀의 상부에 제 5 도핑층(125)이 형성된다. 상기 제 5 도핑층(125)은 상기 제 3 도핑층(123)의 깊이까지 연장되어, 상기 제 3 도핑층(123)과 외부의 배선을 연결하는 콘택으로 기능할 수 있다. 상기 반도체 핀(120)의 상부에, 상기 제 4 도핑층(124)과 연결된 제 6 도핑층(126)이 제공될 수 있다. 상기 제 5 도핑층(125) 및 상기 제 6 도핑층(126)은 상기 제 2 도전형이고, 전술한 도핑층들 보다 고농도일 수 있다.
상기 제 1 도핑층(121), 상기 제 2 도핑층(122), 상기 제 3 도핑층(123), 상기 제 4 도핑층(124), 상기 제 5 도핑층(125) 및 상기 제 6 도핑층(126)을 형성하기 위하여, 잘 알려진 이온 주입 공정이 사용될 수 있다. 상기 이온 주입된 도핑층들의 불순물 농도는 통상의 소스/드레인 형성을 위한 농도를 갖도록 조절될 수 있다. 상기 수직 이격된 거리는 대략 100nm 일 수 있다.
이후, 도 7b 내지 도 7d를 참조하여 설명된, 복수개의 반도체 핀들(120), 분리 절연막(115), 터널 절연막(131), 전하저장막(133) 및 블로킹 절연막(135)이 형성된다.
도 12b를 참조하면, 게이트 절연막(137)이 형성된다. 상기 블로킹 절연막(135) 및 상기 게이트 절연막(137) 상에, 상기 홈들(112)을 채우도록 게이트막(미도시)을 형성한다. 상기 게이트막은 폴리실리콘막, 금속막, 또는 이들의 적층막일 수 있다.
상기 게이트막을 패터닝한다. 상기 제 1 도핑층(121)과 상기 제 2 도핑층(122)에 중첩되는 복수개의 워드 라인들(WL1, WL2, …, WLm), 상기 제 1 도핑층(121)과 상기 제 4 도핑층(124)에 중첩되는 드레인 선택 라인(DSL), 및 상기 제 2 도핑층(122)과 상기 제 3 도핑층(123)에 중첩된 소스 선택 라인(SSL)이 형성된다. 이에 더하여, 상기 제 1 도핑층(121) 및 상기 제 2 도핑층(122)과 중첩되는 바디 절연 라인(BIL)이 추가로 형성된다. 상기 바디 절연 라인(BIL)은 상기 소스 선택 라인(SSL)과, 상기 소스 선택 라인에 가장 인접하는 워드 라인 사이에, 형성된다.
상기 복수개의 워드 라인들(WL1, WL2, …, WLm), 상기 드레인 선택 라인(DSL), 및 상기 소스 선택 라인(SSL)은, 상기 일 방향과 교차하면서, 상기 반도체 핀(120)의 상부면(120a), 상기 반도체 핀의 측면(120c) 및 상기 분리 절연막(115) 상으로 연장한다. 상기 복수개의 워드 라인들(WL1, WL2, …, WLm)과 상기 반도체 핀(120) 사이에 상기 터널 절연막(131), 상기 전하저장막(133) 및 상기 블로킹 절연막(135)이 개재될 수 있다. 상기 드레인 선택 라인(DSL) 및 상기 소스 선택 라인(SSL)과 상기 반도체 핀(120) 사이에 게이트 절연막(137)이 개재될 수 있다.
도 12c 및 도 4c를 참조하면, 상기 반도체 기판을 덮는 제 1 층간 절연막을 형성한다. 상기 제 1 층간 절연막은 실리콘 산화막을 포함하는, 예를 들면 BPSG막일 수 있다. 상기 제 1 층간 절연막을 식각하여, 상기 제 5 도핑층(125)을 노출하는 오프닝이 형성될 수 있다. 상기 오프닝 내에 도전 패턴으로 된 공통 소스 라인(CSL)을 형성할 수 있다.
상기 반도체 기판을 덮는 제 2 층간 절연막을 형성한다. 상기 제 2 층간 절연막은 실리콘 산화막을 포함하는, 예를 들면 BPSG막일 수 있다. 상기 제 2 층간 절연막을 식각하여, 상기 제 6 도핑층(126)을 노출하는 오프닝이 형성될 수 있다. 상기 오프닝 내에 콘택 플러그(BC)를 형성하고, 상기 제 2 층간 절연막 상에 상기 콘택 플러그에 연결된 비트 라인(BL)을 형성한다.
본 발명의 제 4 실시예들에 따른 상기 NOR형 플래시 메모리 장치의 형성방법이 설명된다. 도 13a를 참조하면, 제 1 도전형, 예를 들면 P형 도전형을 갖는 반도 체 기판(110)의 상부에, 제 1 도핑층(121)을 형성한다. 상기 제 1 도핑층(121)은 상기 제 2 도전형, 예를 들면 N형 도전형을 갖는다. 상기 제 1 도핑층(121)으로부터 수직 이격된 상기 반도체 기판(110)의 하부에, 상기 제 2 도전형을 갖는 제 2 도핑층(122)을 형성한다. 상기 제 1 도핑층(121)으로부터 일 방향으로 이격된 상기 반도체 핀의 상부에 제 3 도핑층(미도시)이 형성될 수 있다. 상기 제 3 도핑층(미도시)는 상기 제 2 도전형이고, 전술한 도핑층들 보다 고농도일 수 있다. 상기 제 3 도핑층(미도시)는 상기 제 2 도핑층(122)의 깊이까지 연장되어, 상기 제 2 도핑층(122)과 외부의 배선을 연결하는 콘택으로 기능할 수 있다.
상기 제 1 도핑층(121), 상기 제 2 도핑층(122) 및 상기 제 3 도핑층(미도시)을 형성하기 위하여, 잘 알려진 이온 주입 공정이 사용될 수 있다. 상기 이온 주입된 도핑층들의 불순물 농도는 통상의 소스/드레인 형성을 위한 농도를 갖도록 조절될 수 있다. 상기 수직 이격된 거리는 대략 100nm 일 수 있다.
도 13b를 참조하면, 도 7b 및 도 7c를 참조하여 설명된 바와 같이, 상기 홈들(113) 사이에, 상기 제 1 도핑층(121), 상기 제 2 도핑층(122) 및 이들 사이의 바디 영역(120b)을 갖는 복수개의 반도체 핀들(120)이 형성된다. 상기 홈들(113)은 상기 반도체 핀의 제 2 도핑층(122)과 상기 반도체 핀에 인접한 다른 반도체 핀의 상기 제 2 도핑층(122)이 서로 분리되도록 하는 깊이를 갖는다. 상기 홈들(113)의 하부를 채우도록 분리 절연막(115)을 형성한다. 상기 반도체 핀의 상부면(120a), 측면(120c) 및 상기 분리 절연막(115)을 덮는 터널 절연막(131), 전하저장막(133) 및 블로킹 절연막(135)을 순차적으로 형성한다.
도 5b를 재차 참조하면, 상기 블로킹 절연막(135) 상에, 상기 홈들(113)을 채우도록 게이트막(미도시)을 형성한다. 상기 게이트막은 폴리실리콘막, 금속막, 또는 이들의 적층막일 수 있다. 상기 금속막은 일 수 있다.
상기 게이트막을 패터닝한다. 상기 제 1 도핑층(121)과 상기 제 2 도핑층(122)에 중첩되는 복수개의 워드 라인들(WL1, WL2, …, WLm)이 형성된다. 상기 복수개의 워드 라인들(WL1, WL2, …, WLm)은, 상기 반도체 핀(120)의 상부면(120a), 상기 반도체 핀의 측면(120c) 및 상기 분리 절연막(115) 상으로 연장한다. 상기 복수개의 워드 라인들(WL1, WL2, …, WLm)과 상기 반도체 핀(120) 사이에 상기 터널 절연막(131), 상기 전하저장막(133) 및 상기 블로킹 절연막(135)이 개재될 수 있다.
본 발명의 제 4 실시예들의 변형예에 따른 상기 NOR형 플래시 메모리 장치의 형성방법이 설명된다. 도 14를 참조하면, 도 13a를 참조하여 설명된 반도체 기판(110)을 일 방향으로 연장하는 제 4 마스크 패턴(47)을 사용한 식각 공정으로, 식각한다. 상기 제 4 마스크 패턴(147)은 실리콘 질화막일 수 있다. 상기 제 1 도핑층(121) 및 상기 제 2 도핑층(122)을 노출하는 측면을 갖는 홈(groove)들(113)이 형성된다. 상기 홈들 사이에, 상기 제 1 도핑층(121), 상기 제 2 도핑층(122)및 이들 사이의 바디 영역(120b)을 갖는 복수개의 반도체 핀들(120)이 형성된다. 상기 홈들(113)은 상기 반도체 핀의 제 2 도핑층(122)과 상기 반도체 핀에 인접한 다른 반도체 핀의 상기 제 2 도핑층(122)이 서로 분리되지 않도록 하는 깊이를 갖는다. 즉, 상기 제 2 도핑층(122) 하부의 일부(122a)가 잔류한다. 제 4 마스크 패턴(147) 이 제거된다.
도 5c를 재차 참조하면, 이후, 상기 반도체 핀의 상부면(120a), 측면(120c) 및 상기 분리 절연막(115)을 덮는 터널 절연막(131), 전하저장막(133) 및 블로킹 절연막(135)을 순차적으로 형성한다. 상기 블로킹 절연막(135) 상에, 상기 홈들(113)을 채우도록 게이트막(미도시)을 형성한다. 상기 게이트막은 폴리실리콘막, 금속막, 또는 이들의 적층막일 수 있다. 상기 금속막은 일 수 있다. 상기 게이트막을 패터닝한다. 상기 제 1 도핑층(121)과 상기 제 2 도핑층(122)에 중첩되는 복수개의 워드 라인들(WL1, WL2, …, WLm)이 형성된다. 상기 복수개의 워드 라인들(WL1, WL2, …, WLm)은, 상기 반도체 핀(120)의 상부면(120a), 상기 반도체 핀의 측면(120c) 및 상기 분리 절연막(115) 상으로 연장한다. 상기 복수개의 워드 라인들(WL1, WL2, …, WLm)과 상기 반도체 핀(120) 사이에 상기 터널 절연막(131), 상기 전하저장막(133) 및 상기 블로킹 절연막(135)이 개재될 수 있다.
이하, 본 발명의 실시예들에 따른 플래시 메모리 장치의 구동 방법이 설명된다.
도 3a 및 도 4a를 참조하여 설명된 AND형 플래시 메모리 장치의 구동 방법이 도 15를 참조하여 설명된다. 먼저, 프로그램 동작이 설명된다. 드레인 선택 라인(DSL)은 제 1 전압을 인가하고, 상기 소스 선택 라인(SSL)은 상기 제 2 선택 트랜지스터(ST21)가 꺼지는 상기 제 2 전압을 인가한다. 선택된 메모리 셀에 연결된 비트 라인은 상기 제 1 선택 트랜지스터(ST11)가 켜지도록 상기 제 1 전압보다 낮은 제 2 전압을 인가하고, 비선택된 메모리 셀들에 연결된 비트 라인들은 상기 제 1 전압과 같거나 높은 제 3 전압을 인가한다. 상기 선택된 메모리 셀에 연결된 워드 라인은 상기 제 2 전압보다 높은 제 4 전압을 인가하고, 비선택된 메모리 셀들에 연결된 워드 라인들은 상기 제 2 전압과 같거나 높고 상기 제 4 전압보다 낮은 제 5 전압을 인가한다. 상기 공통 소스 라인(CSL)은 상기 제 2 전압을 인가하고, 상기 반도체 기판(sub)은 접지 전압을 인가한다.
상기 바디 절연 라인(BIL)은, 상기 바디 절연 라인에 의하여 둘러싸인 반도체 핀의 영역을 완전히 공핍시키도록, 제 6 전압을 인가한다. 상기 제 6 전압은 전원 전압(Vcc)일 수 있다. 도 6a 및 도 6b를 참조하여 설명한 바와 같이, 상기 메모리 셀의 바디 영역(120b)이 상기 반도체 기판의 전위, 예를 들면 접지 전압으로부터 플로팅되도록 할 수 있기 때문에, 비선택된 메모리 셀들의 셀프 부스팅이 용이하게 일어날 수 있다. 따라서, 프로그램 동작시 종래의 방법과는 달리, 비선택된 워드 라인들에 비교적 높은 전압의 패스 전압(Vpass)을 인가할 필요가 없게 된다. 뿐만 아니라, 종래와는 달리, 비선택된 비트 라인들에 비교적 높은 전압의 쓰기 금지 전압(Vinh)을 인가할 필요가 없게 된다. 예를 들면, 상기 비선택된 비트 라인들에 인가되는 상기 제 3 전압은 전원 전압(Vcc)일 수 있고, 상기 비선택된 워드 라인들에 인가되는 상기 제 5 전압은 접지 전압일 수 있다. 한편, 상기 제 1 전압은 전원 전압(Vcc), 상기 제 2 전압은 접지 전압일 수 있고, 상기 제 4 전압은 프로그램 전압일 수 있다. 상기 프로그램 전압은, 예를 들면 10V 내지 14일 수 있다.
소거 동작이 설명된다. 상기 선택된 메모리 셀이 포함된, 상기 드레인 선택 라인과 상기 소스 선택 라인 사이의, 특정 블록의 메모리 셀들의 워드 라인들은 상 기 특정 블록의 메모리 셀들의 바디 영역이 완전히 공핍되지 않을 제 7 전압을 인가한다. 상기 반도체 기판은, 상기 특정 블록의 메모리 셀들의 전자가 바디 영역으로 F-N 터널링될 수 있도록, 상기 제 7 전압보다 높은 제 8 전압을 인가한다. 나머지 라인들은 플로팅(floating)시키는 것에 의하여, 상기 블록의 메모리 셀들을 한번에 일괄 소거할 수 있다. 예를 들면, 상기 제 7 전압은 접지 전압, 상기 제 8 전압은 소거 전압일 수 있다.
읽기 동작이 설명된다. 상기 바디 절연 라인(BIL)은, 상기 바디 절연 라인에 의하여 둘러싸인 반도체 핀의 바디 영역(120b)이 완전히 공핍되지 않도록, 제 9 전압을 인가한다. 상기 소스 선택 라인(SSL)은 제 2 선택 트랜지스터(ST21)가 켜지도록 접지보다 높은 제 10 전압을 인가한다. 상기 선택된 메모리 셀에 연결된 워드 라인(WL1)은 접지보다 높은 제 11 전압을 인가한다. 상기 드레인 선택 라인(DSL)은 상기 제 1 선택 트랜지스터(ST11)가 켜지도록 접지보다 높은 상기 제 1 전압을 인가한다. 상기 선택된 메모리 셀에 연결된 비트 라인은 접지보다 높은 제 12 전압을 인가한다. 상기 공통 소스 라인, 비선택 메모리 셀에 연결된 워드 라인들, 비선택 비트 라인들, 및 상기 반도체 기판은 접지 전압을 인가한다. 예를 들면, 상기 제 9 전압은 접지 전압, 상기 제 10 전압 및 상기 제 11 전압은 전원 전압(Vcc), 상기 제 12 전압은 읽기 전압(Vread)일 수 있다.
도 5a 내지 도 5c를 참조하여 설명된 NOR형 플래시 메모리 장치의 구동 방법이 도 16을 참조하여, 설명된다.
본 발명의 실시예들에 따른 NOR형 플래시 메모리 장치는 멀티 비트(multi bit)로 프로그램될 수 있다. 선택된 메모리 셀의 드레인 측의 전하저장층에 전자를 주입하는 경우가 설명된다. 선택된 메모리 셀의 워드 라인에 프로그램 전압을 인가한다. 비선택된 메모리 셀들의 워드 라인들, 및 비선택된 비트 라인들을 플로팅시키거나, 접지 전압을 인가한다. 상기 선택된 메모리 셀에 연결된 비트 라인에 접지 전압보다 높은 제 1 쓰기 전압을 인가한다. 상기 공통 소스 라인은 접지 전압을 인가한다. 이에 따라, 상기 선택된 메모리 셀의 드레인 측의 상기 전하저장층이 채널 열전자 주입 방식으로 프로그램된다. 선택된 메모리 셀의 드레인 측의 전하저장층에 전자를 주입하는 경우가 설명된다. 선택된 메모리 셀의 워드 라인에 프로그램 전압을 인가한다. 비 선택된 메모리 셀들의 워드 라인들, 및 비선택된 비트 라인들을 플로팅시키거나, 접지 전압을 인가한다. 상기 선택된 메모리 셀에 연결된 비트 라인에 접지 전압을 인가한다. 상기 공통 소스 라인은 접지 전압보다 높은 제 2 쓰기 전압을 인가한다. 이에 따라, 상기 선택된 메모리 셀의 소스 측의 상기 전하저장층이 채널 열전자 주입 방식으로 프로그램된다.
본 발명에 따른 NOR 메모리 셀은 수직 채널의 이중 게이트 구조를 가진다. 이에 따라, 메모리 셀의 드레인 양측 또는 소스 양측에 각각 주입된 전자의 전기적 반발력에 의하여, 평면 채널 또는 단일 게이트 구조보다 저장 노드에 주입된 전자가 채널 쪽으로 이동할 확률이 낮아져 프로그램 신뢰성이 높을 수 있다.
한편, 본 발명에 따른 NOR형 플래시 메모리 장치는 반도체 핀들의 바디 영역들 각각이 독립적인 바이어싱이 가능하다. 따라서, 선택된 메모리 셀이 포함된 반 도체 핀의 바디 영역은 접지보다 낮은 전압을 인가하고, 비선택된 메모리 셀이 포함된 다른 반도체 핀의 바디 영역은 플로팅 또는 접지보다 높은 전압을 인가함으로써, 프로그램 신뢰성을 증가시킬 수 있다.
본 발명에 따른 NOR형 플래시 메모리 장치의 소거 방법이 설명된다. 선택된 메모리 셀이 포함된 블록의 모든 워드 라인들은, 이들에 연결된 메모리 셀들의 바디 영역이 완전히 공핍되지 않을 소거 전압을 인가한다. 바디 바이어싱 단자는 상기 선택된 메모리 셀이 포함된 블록의 모든 워드 라인에 연결되어 있는 메모리 셀들의 바디 영역에 있는 전자가 F-N 터널링될 수 있도록 상기 소거 전압보다 높은 전압을 인가하고, 나머지 라인들은 플로팅(floating)시켜, 상기 블록의 메모리 셀들을 이괄 소거한다.
본 발명에 따른 NOR형 플래시 메모리 장치의 읽기 방법이 설명된다. 선택된 메모리 셀을 지나는 워드 라인은, 이에 연결된 메모리 셀들이 켜지도록 접지보다 높지만 프로그램 전압보다 낮은 읽기 전압을 인가한다. 나머지 워드 라인들은 이에 연결된 메모리 셀들이 꺼지도록 플로팅, 접지 또는 접지보다 낮은 전압을 인가하여, 상기 선택된 메모리 셀의 드레인에서 소스로 또는 소스에서 드레인으로 리드 전류를 인가한다.
도 1a 내지 도 1c는 각각 본 발명의 제 1 실시예들에 따른 AND형 플래시 메모리 장치의 회로도, 레이아웃 및 사시도이다.
도 1d 및 도 1e는 각각 도 1b의 I-I'선 및 II-II'선에 따른 단면도들이다.
도 2a 내지 도 2e는 본 발명의 제 1 실시예들의 변형예들을 설명하는 것으로, 도 2a 내지 도 2c는 도 1b의 I-I'선에 따른 단면도들이고, 도 2d 및 도 2e는 II-II'선에 따른 단면도들이다.
도 3a 내지 도 3c는 각각 본 발명의 제 2 실시예들에 따른 AND형 플래시 메모리 장치의 회로도, 레이아웃 및 사시도이고, 도 3d는 도 3b의 II-II'선에 따른 단면도이다.
도 4a 내지 도 4c는 각각 본 발명의 제 3 실시예들에 따른 AND형 플래시 메모리 장치의 회로도, 레이아웃 및 사시도이고, 도 4d 및 도 4e는 각각 도 4b의 I-I'선 및 II-II'선에 따른 단면도들이다.
도 5a 및 도 5b는 각각 본 발명의 제 4 실시예들에 따른 NOR형 플래시 메모리 장치의 회로도 및 사시도이다. 도 5c는 본 발명의 제 4 실시예들의 변형예들에 따른 NOR형 플래시 메모리 장치의 사시도이다.
도 6a 및 도 6b는 각각 반도체 핀의 폭에 따른 공핍 정도를 보여주는 시뮬레이션 결과, 및 프로그램 동작시 이웃한 셀의 문턱전압 변화와 셀프부스팅된 채널의 전기적 포텐셜을 보여준다.
도 7a 내지 도 7f는 본 발명의 제 1 실시예들에 따른 AND형 플래시 메모리장 치의 형성방법을 보여주는 사시도들이다.
도 8a 및 도 8b는 각각 본 발명의 제 1 실시예들의 제 1 변형예에 따른 AND형 플래시 메모리장치의 형성방법을 보여주는, 도 1b의 II-II'선에 따른 단면도들이다.
도 9a 및 도 9b는 각각 본 발명의 제 1 실시예들의 제 2 변형예에 따른 AND형 플래시 메모리장치의 형성방법을 보여주는, 도 1b의 II-II'선에 따른 단면도들이다.
도 10a 및 도 10b는 각각 본 발명의 제 1 실시예들의 제 3 변형예에 따른 AND형 플래시 메모리장치의 형성방법을 보여주는, 도 1b의 II-II'선에 따른 단면도들이다.
도 11a 및 도 11b는 각각 본 발명의 제 1 실시예들의 제 4 변형예에 따른 AND형 플래시 메모리장치의 형성방법을 보여주는, 도 1b의 II-II'선에 따른 단면도들이다.
도 12a 내지 도 12c는 각각 본 발명의 제 3 실시예들에 따른 AND형 플래시 메모리장치의 형성방법을 보여주는, 도 4b의 II-II'선에 따른 단면도들이다.
도 13a 내지 도 13b는 각각 본 발명의 제 4 실시예들에 따른 NOR형 플래시 메모리장치의 형성방법을 보여주는, 사시도들이다.
도 14는 본 발명에 따른 본 발명의 제 4 실시예들의 변형예에 따른 NOR형 플래시 메모리장치의 형성방법을 보여주는, 사시도이다.
도 15는 본 발명의 실시예들에 따른 AND형 플래시 메모리장치의 구동 방법의 일 예를 보여준다.
도 16은 본 발명에 따른 NOR형 플래시 메모리장치의 구동 방법의 일 예를 보여준다.

Claims (26)

  1. 제 1 도전형을 갖는 반도체 기판 상의 비트 라인에 접속되는 로컬 비트 라인;
    상기 반도체 기판으로부터 돌출되어 일 방향으로 연장되는 반도체 핀;
    상기 비트 라인과 교차하는 공통 소스 라인에 접속되는 로컬 소스 라인;
    상기 로컬 비트 라인과 상기 로컬 소스 라인에 병렬 연결되는 복수개의 메모리 셀들을 포함하되, 상기 로컬 비트 라인과 상기 로컬 소스 라인은 각각 상기 반도체 기판 내에서 서로 수직하게 이격되고 제 2 도전형을 갖는 제 1 도핑층 및 제 2 도핑층이고;
    상기 로컬 비트 라인과 상기 로컬 소스 라인 사이에 제공되고, 상기 제 1 도전형을 갖는 바디 영역;
    상기 비트 라인과 상기 로컬 비트 라인을 연결하는 제 1 선택 트랜지스터;
    상기 공통 소스 라인과 상기 로컬 소스 라인을 연결하는 제 2 선택 트랜지스터;
    상기 제 1 선택 트랜지스터 및 상기 제 2 선택 트랜지스터에 각각 연결되고 상기 비트 라인과 교차하는 드레인 선택 라인 및 소스 선택 라인; 및
    상기 드레인 선택 라인 및 상기 소스 선택 라인 사이에서, 상기 복수개의 메모리 셀들에 연결되어 상기 비트 라인과 교차 되도록 배열된 복수개의 워드 라인들을 포함하고,
    상기 바디 영역은 상기 로컬 소스 라인 아래의 상기 반도체 기판과 연결되는 플래시 메모리 장치.
  2. 삭제
  3. 삭제
  4. 청구항 1에 있어서,
    상기 복수개의 워드 라인들과 상기 반도체 핀 사이에 개재된 터널 절연막, 전하저장막 및 블로킹 절연막을 더 포함하는 플래시 메모리 장치.
  5. 청구항 1에 있어서,
    상기 반도체 핀의 하부와, 상기 반도체 핀에 인접한 다른 반도체 핀의 하부 사이에 제공되어 상기 일 방향을 따라 연장하는 분리 절연막을 더 포함하고, 상기 복수개의 워드 라인들, 상기 드레인 선택 라인 및 상기 소스 선택 라인은, 상기 분리 절연막 상으로 연장하는 플래시 메모리 장치.
  6. 청구항 1에 있어서,
    상기 제 1 도핑층은 상기 반도체 핀의 상부에, 상기 제 2 도핑층은 상기 반도체 핀의 하부에 제공되고,
    상기 장치는, 상기 반도체 핀의 상부에 상기 제 1 도핑층의 양측으로 이격되고 제 2 도전형을 갖는 제 3 도핑층 및 제 4 도핑층을 더 포함하고,
    상기 복수개의 워드 라인들은 상기 제 1 도핑층 및 상기 제 2 도핑층과 중첩되고, 상기 소스 선택 라인은 상기 2 도핑층과 상기 제 3 도핑층과 중첩되고, 상기 드레인 선택 라인은 상기 제 1 도핑층과 상기 제 4 도핑층 사이에 제공되는 플래시 메모리 장치.
  7. 청구항 6에 있어서,
    상기 드레인 선택 라인과, 상기 드레인 선택 라인에 가장 인접하는 워드 라인 사이에서, 상기 일 방향과 교차하도록 상기 반도체 핀의 상부면 및 상기 반도체 핀의 측면 상으로 연장하고, 상기 제 1 도핑층 및 상기 제 2 도핑층과 중첩되어, 상기 제 1 도핑층 및 상기 제 2 도핑층 사이의 바디 영역을 공핍시키는 바디 절연 라인을 더 포함하는 플래시 메모리 장치.
  8. 청구항 1에 있어서,
    상기 제 1 도핑층은 상기 반도체 핀의 상부에, 상기 제 2 도핑층은 상기 반도체 핀의 하부에 제공되고,
    상기 장치는, 상기 반도체 핀의 상부에 상기 제 1 도핑층으로부터 이격되고 제 2 도전형을 갖는 제 3 도핑층, 및 상기 반도체 핀의 하부에 상기 제 2 도핑층으로부터 이격되고 제 2 도전형을 갖는 제 4 도핑층을 더 포함하고,
    상기 복수개의 워드 라인들은 상기 제 1 도핑층 및 상기 제 2 도핑층과 중첩되고, 상기 소스 선택 라인은 상기 2 도핑층 및 상기 제 3 도핑층과 중첩되고, 상기 드레인 선택 라인은 상기 제 1 도핑층 및 상기 제 4 도핑층과 중첩되는 플래시 메모리 장치.
  9. 청구항 1에 있어서,
    상기 제 1 도핑층은 상기 반도체 핀의 상부에, 상기 제 2 도핑층은 상기 반도체 핀의 하부에 제공되고,
    상기 장치는, 상기 반도체 핀의 상부에 상기 제 1 도핑층으로부터 이격되고 제 2 도전형을 갖는 제 4 도핑층, 및 상기 반도체 핀의 하부에 상기 제 2 도핑층으로부터 이격되고 제 2 도전형을 갖는 제 3 도핑층을 더 포함하고,
    상기 복수개의 워드 라인들은 상기 제 1 도핑층 및 상기 제 2 도핑층과 중첩되고, 상기 소스 선택 라인은 상기 2 도핑층 및 상기 제 3 도핑층 사이에 제공되고, 상기 드레인 선택 라인은 상기 제 1 도핑층 및 상기 제 4 도핑층 사이에 제공되는 플래시 메모리 장치.
  10. 청구항 1에 있어서,
    상기 제 1 도핑층은 상기 반도체 핀의 상부에, 상기 제 2 도핑층은 상기 반도체 핀의 하부에 제공되고,
    상기 반도체 기판은 상기 반도체 핀과 상기 반도체 핀에 인접한 다른 반도체 핀을 전기적으로 절연하도록 상기 반도체 핀의 하부에 제공되고, 상기 제 2 도핑층의 하부면에 접하는 매몰 절연막을 포함하는 플래시 메모리 장치.
  11. 청구항 10에 있어서,
    상기 장치는, 상기 반도체 핀의 상부에 상기 제 1 도핑층의 양측으로 이격되고 제 2 도전형을 갖는 제 3 도핑층 및 제 4 도핑층, 및 상기 반도체 핀의 하부에 상기 제 2 도핑층으로부터 이격되고 상기 매몰 절연막의 상부면에 접하고 제 2 도전형을 갖는 제 5 도핑층을 더 포함하고,
    상기 복수개의 워드 라인들은 상기 제 1 도핑층 및 상기 제 2 도핑층과 중첩되고, 상기 소스 선택 라인은 상기 2 도핑층 및 상기 제 3 도핑층과 중첩되고, 상기 드레인 선택 라인은 상기 제 1 도핑층 및 상기 제 4 도핑층 사이에 제공되고 상기 제 5 도핑층에 중첩되는 플래시 메모리 장치.
  12. 청구항 1에 있어서,
    상기 제 1 도핑층은 상기 반도체 핀의 하부에, 상기 제 2 도핑층은 상기 반도체 핀의 상부에 제공되고,
    상기 장치는, 상기 반도체 핀의 상부에 상기 제 2 도핑층으로부터 이격되고 제 2 도전형을 갖는 제 4 도핑층, 상기 반도체 핀의 하부에 상기 제 1 도핑층으로부터 이격되고 제 2 도전형을 갖는 제 3 도핑층, 및 상기 제 3 도핑층으로부터 상기 반도체 핀의 상부면으로 연장하고 제 2 도전형을 갖는 제 5 도핑층을 더 포함하고,
    상기 복수개의 워드 라인들은 상기 제 1 도핑층 및 상기 제 2 도핑층과 중첩되고, 상기 소스 선택 라인은 상기 2 도핑층 및 상기 제 3 도핑층과 중첩되고, 상기 드레인 선택 라인은 상기 제 1 도핑층 및 상기 제 4 도핑층과 중첩되는 플래시 메모리 장치.
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