KR101635504B1 - 3차원 수직 채널 구조를 갖는 불 휘발성 메모리 장치의 프로그램 방법 - Google Patents

3차원 수직 채널 구조를 갖는 불 휘발성 메모리 장치의 프로그램 방법 Download PDF

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Abstract

여기에는 비트 라인들과 스트링 선택 라인들의 교차 영역들에 각각 형성되며, 각각이 기판 상에 수직하게 다층 구조로 형성된 메모리 셀들을 갖는 스트링들을 포함하는 불 휘발성 메모리 장치의 프로그램 방법이 제공되며, 이 프로그램 방법에 따르면, 새도우 프로그램 방식에 따라 YZ 평면의 각 층에 속한 메모리 셀들이 멀티-비트 데이터로 프로그램되며, YZ 평면의 N번째 층(여기서, N은 1 또는 그 보다 큰 정수)의 메모리 셀들이 프로그램되는 경우, YZ 평면의 다른층의 메모리 셀들이 프로그램되기 이전에 N번째 층에 대응하는 XZ 평면의 나머지 메모리 셀들이 프로그램된다.

Description

3차원 수직 채널 구조를 갖는 불 휘발성 메모리 장치의 프로그램 방법{PROGRAM METHOD OF NON-VOLATILE MEMORY DEVICE WITH THREE-DIMENTIONAL VERTICAL CHANNEL STRUCTURE}
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 3차원 수직 채널 구조를 갖는 불 휘발성 메모리 장치 및 그것의 프로그램 방법에 관한 것이다.
반도체 제조 기술의 발전과 더불어, 고밀도 메모리에 대한 요구가 계속되어 오고 있다. 이러한 요구를 충족시키기 위해서 다양한 방법들이 제안되어 오고 있다. 그러한 방법들 중 하나는 메모리 셀에 저장되는 데이터 비트들의 수를 증가시키는 것이다. 이와 더불어, 3차원 어레이 구조(three-dimentional array structure)를 갖는 메모리 장치('3D 메모리 장치'라 불림)가 제안되고 있다.
본 발명의 목적은 프로그램 동작시 야기되는 간섭을 줄일 수 있는 3차원 수직 채널 구조를 갖는 불 휘발성 메모리 장치 및 그것의 프로그램 방법에 관한 것이 다.
본 발명의 일 특징은 비트 라인들과 스트링 선택 라인들의 교차 영역들에 각각 형성되며, 각각이 기판 상에 수직하게 다층 구조로 형성된 메모리 셀들을 갖는 스트링들을 포함하는 불 휘발성 메모리 장치의 프로그램 방법을 제공하는 것이다. 프로그램 방법에 따르면, 새도우 프로그램 방식에 따라 YZ 평면의 각 층에 속한 메모리 셀들이 멀티-비트 데이터로 프로그램되며, 상기 YZ 평면의 N번째 층(여기서, N은 1 또는 그 보다 큰 정수)의 메모리 셀들이 프로그램되는 경우, 상기 YZ 평면의 다른층의 메모리 셀들이 프로그램되지 이전에 상기 N번째 층에 대응하는 XZ 평면의 나머지 메모리 셀들이 프로그램된다.
예시적인 실시예에 있어서, 상기 비트 라인들은 상기 YZ 평면에 수직하게 배열되며, 상기 YZ 평면의 N번째 층(여기서, N은 1 또는 그 보다 큰 정수)의 메모리 셀들이 프로그램될 때, 상기 비트 라인들은 동시에 활성화된다.
예시적인 실시예에 있어서, 상기 비트 라인들은 상기 YZ 평면에 수직하게 배열되고 제 1 그룹과 제 2 그룹으로 구분되며, 상기 YZ 평면의 N번째 층의 메모리 셀들이 프로그램될 때, 상기 비트 라인들은 그룹 단위로 활성화된다.
예시적인 실시예에 있어서, 상기 YZ 평면의 N번째 층의 메모리 셀들이 프로그램되는 경우, 상기 N번째 층에 대응하는 XZ 평면의 나머지 메모리 셀들은 스트링 선택 라인 단위로 프로그램된다.
예시적인 실시예에 있어서, 상기 스트링 선택 라인들은 각각이 2 또는 그 보 다 많은 스트링 선택 라인들로 구성된 복수의 그룹들로 구분되며, 상기 YZ 평면의 N번째 층(여기서, N은 1 또는 그 보다 큰 정수)의 메모리 셀들이 프로그램되는 경우, 상기 N번째 층에 대응하는 XZ 평면의 나머지 메모리 셀들은 상기 각 그룹의 스트링 선택 라인들이 동일 순서로 번갈아 선택된 상태에서 프로그램된다.
예시적인 실시예에 있어서, 상기 YZ 평면의 층들은 제 1 및 제 2 그룹들로 구분되며, 상기 제 1 그룹에 속한 메모리 셀들이 모두 프로그램되고, 그 다음에 상기 제 2 그룹에 속한 메모리 셀들이 프로그램된다.
예시적인 실시예에 있어서, 상기 스트링들은 스트링 선택 라인과 YZ 평면의 층을 기준으로 4개의 그룹들로 또는 스트링 선택 라인을 기준으로 2개의 그룹들로 구분되며, 상기 그룹들은 서로 독립적으로 프로그램된다.
예시적인 실시예에 있어서, 상기 새도우 프로그램 방식의 경우, 상기 YZ 평면의 N번째 층의 메모리 셀들에 상위 비트 데이터가 프로그램되기 이전에 상기 YZ 평면의 (N-1)번째 층의 메모리 셀들이 하위 및 상위 비트 데이터로 그리고 상기 YZ 평명의 (N+1)번째 층의 메모리 셀들이 하위 비트 데이터로 프로그램된다.
본 발명의 다른 특징은 비트 라인들과 스트링 선택 라인들의 교차 영역들에 형성되며, 각각이 기판 상에 수직하게 다층 구조로 형성된 메모리 셀들을 갖는 스트링들을 포함하는 불 휘발성 메모리 장치의 프로그램 방법을 제공하며, 이 프로그램 방법은 새도우 프로그램 방식에 따라 상기 다층 구조의 각 층의 XZ 평면에 속한 메모리 셀들이 멀티-비트 데이터로 프로그램된다.
예시적인 실시예에 있어서, 상기 비트 라인들은 YZ 평면에 수직하게 배열되 며, 상기 XZ 평면의 N번째 층(여기서, N은 1 또는 그 보다 큰 정수)의 메모리 셀들이 프로그램될 때, 상기 비트 라인들은 동시에 또는 그룹 단위로 활성화된다.
본 발명의 다른 특징은 비트 라인들과 스트링 선택 라인들의 교차 영역들에 각각 형성되며, 각각이 기판 상에 수직하게 다층 구조로 형성된 메모리 셀들을 갖는 스트링들을 포함한 3차원 수직 채널 어레이와; 그리고 상기 3차원 수직 채널 어레이에 대한 프로그램 동작을 제어하도록 구성된 수단을 포함하며, 상기 3차원 수직 채널 어레이는 상기 수단의 제어하에 새도우 프로그램 방식에 따라 YZ 평면의 각 층에 속한 메모리 셀들을 멀티-비트 데이터로 프로그램하며; 그리고 상기 YZ 평면의 N번째 층(여기서, N은 1 또는 그 보다 큰 정수)의 메모리 셀들이 프로그램되는 경우, 상기 YZ 평면의 다른층의 메모리 셀들이 프로그램되지 이전에 상기 N번째 층에 대응하는 XZ 평면의 나머지 메모리 셀들이 프로그램되는 불 휘발성 메모리 장치를 제공하는 것이다.
예시적인 실시예에 있어서, 상기 YZ 평면의 N번째 층의 메모리 셀들이 프로그램되는 경우, 상기 N번째 층에 대응하는 XZ 평면의 나머지 메모리 셀들은 스트링 선택 라인 단위로 프로그램된다.
예시적인 실시예에 있어서, 상기 스트링 선택 라인들은 각각이 2 또는 그 보다 많은 스트링 선택 라인들로 구성된 복수의 그룹들로 구분되며, 상기 YZ 평면의 N번째 층(여기서, N은 1 또는 그 보다 큰 정수)의 메모리 셀들이 프로그램되는 경우, 상기 N번째 층에 대응하는 XZ 평면의 나머지 메모리 셀들은 상기 각 그룹의 스트링 선택 라인들이 동일 순서로 번갈아 선택된 상태에서 프로그램된다.
본 발명의 다른 특징은 적어도 하나의 불 휘발성 메모리 장치와; 그리고 상기 적어도 하나의 불 휘발성 메모리 장치를 제어하도록 구성된 메모리 제어기를 포함하는 메모리 시스템을 제공하는 것이다. 상기 적어도 하나의 불 휘발성 메모리 장치는 비트 라인들과 스트링 선택 라인들의 교차 영역들에 각각 형성되며, 각각이 기판 상에 수직하게 다층 구조로 형성된 메모리 셀들을 갖는 스트링들을 포함한 3차원 수직 채널 어레이와; 그리고 상기 3차원 수직 채널 어레이에 대한 프로그램 동작을 제어하도록 구성된 수단을 포함하며, 상기 3차원 수직 채널 어레이는 상기 수단의 제어하에 새도우 프로그램 방식에 따라 YZ 평면의 각 층에 속한 메모리 셀들을 멀티-비트 데이터로 프로그램하며; 그리고 상기 YZ 평면의 N번째 층(여기서, N은 1 또는 그 보다 큰 정수)의 메모리 셀들이 프로그램되는 경우, 상기 YZ 평면의 다른층의 메모리 셀들이 프로그램되지 이전에 상기 N번째 층에 대응하는 XZ 평면의 나머지 메모리 셀들이 프로그램된다.
본 발명의 예시적인 실시예들에 의하면, 프로그램 동작시 야기되는 수평 및 수직 간섭을 줄이는 것이 가능하다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다.
참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번 호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
아래에서, 불 휘발성 반도체 메모리 장치가 본 발명의 특징 및 기능을 설명하기 위한 한 예로서 사용된다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다.
도 1은 본 발명의 예시적인 실시예들에 따른 불 휘발성 메모리 장치를 개략적으로 보여주는 블록도이다.
본 발명에 따른 불 휘발성 메모리 장치(1000)는, 예를 들면, 낸드 플래시 메모리 장치일 것이다. 하지만, 본 발명이 플래시 메모리 장치에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 예를 들면, 본 발명은 CTF 플래시 메모리 장치, 노어 플래시 메모리 장치, PRAM, FRAM, MRAM, 등과 같은 불 휘발성 반도체 메모리 장치들에도 적용될 수 있다.
도 1에 도시된 바와 같이, 본 발명에 따른 불 휘발성 반도체 메모리 장치(1000)는 메모리 셀 어레이(100), 행 디코더 회로(200), 열 디코더 회로(300), 읽기 및 쓰기 블록(400), 제어 로직(500), 그리고 전압 발생 회로(600)를 포함할 것이다.
메모리 셀 어레이(100)는 단일-비트 데이터 그리고/또는 M-비트 데이터(M은 2, 3, 4 또는 그 보다 큰 정수)를 저장하기 위한 메모리 셀들을 포함할 것이다. 메 모리 셀들은 행들(또는, 워드 라인들)과 열들(또는, 비트 라인들)의 교차 영역들에 각각 배열될 것이다. 각 메모리 셀은 가변 가능한 저항값을 가질 것이다. 예를 들면, 각 메모리 셀은 전하 저장을 통해 또는 가변 저항을 통해 변화되는 문턱 전압을 가질 것이다. 하지만, 메모리 셀들의 종류가 여기에 기재된 것에 국한되지 않음은 잘 이해될 것이다. 이후 설명되는 바와 같이, 메모리 셀 어레이(100)는 3차원 수직 채널 구조(three-dimentional vertical channel structure)를 갖도록 구성될 것이다. 3차원 수직 채널 구조에 따르면, 하나의 스트링에 속한 메모리 셀들의 채널들이 기판에 대해서 수직하게 다층 구조로 형성될 것이다.
계속해서 도 1를 참조하면, 행 디코더 회로(200)는 제어 로직(500)의 제어에 응답하여 동작하며, 메모리 셀 어레이(100)의 행들의 선택 및 구동을 행할 것이다. 열 디코더 회로(300)는 제어 로직(500)의 제어에 응답하여 동작하며, 메모리 셀 어레이(100)의 열들의 선택을 행할 것이다. 읽기 및 쓰기 블록(400)은 제어 로직(500)의 제어에 응답하여 동작하며, 메모리 셀 어레이(100)로부터 데이터를 읽도록 그리고 메모리 셀 어레이(100)에 데이터를 기입하도록 구성될 것이다. 전압 발생 회로(600)는 제어 로직(500)의 제어에 응답하여 동작하며, 각 동작(예를 들면, 읽기, 프로그램, 그리고 소거 동작들)에 필요한 전압들을 발생하도록 구성될 것이다.
예시적인 실시예에 있어서, 불 휘발성 메모리 장치의 구성 요소들(200∼600)은 3차원 수직 채널 어레이(100)에 대한 프로그램 동작을 제어하도록 구성된 수단을 구성하며, 그러한 수단의 제어에 따라 수행되는 프로그램 동작은 이후 상세히 설명될 것이다.
도 2는 도 1에 도시된 메모리 셀 어레이를 개략적으로 보여주는 도면이고, 도 3은 도 2에 도시된 메모리 블록들 중 하나를 개략적으로 보여주는 단면도이다.
도 2를 참조하면, 본 발명의 메모리 셀 어레이(100)는 복수의 메모리 블록들로 구성될 것이다. 각 메모리 블록은 3차원 수직 채널 구조를 갖도록 구성될 것이다. XY 평면에 배열되는 메모리 블록들의 수와 XZ 평면에 배열되는 메모리 블록들의 수가 여기에 기재된 것에 한정되지 않음은 잘 이해될 것이다. 메모리 셀 어레이(100)의 비트 라인들 및 스트링 선택 라인들은 XZ 평면에서 교차하도록 배열될 것이다. 도 3에 도시된 바와 같이, 소오스 라인(120)은 반도체 기판(140)에 형성되며, 스트링을 구성하는 액티브 영역들(140)을 통해 대응하는 비트 라인들(110)에 각각 전기적으로 연결되어 있다. 워드 라인들은 액티브 영역들(140)에 수직하도록 배열되어 있다. 각 액티브 영역에는 터널 산화막 및 전하 저장층이 순차적으로 형성되며, 워드 라인은 제어 게이트로서 작용할 것이다. 소오스 라인(120)은 반도체 기판(140)에 N형 물질로 또는 메탈로 형성될 것이다. 설명의 편의상, 도 3에는 스트링 선택 라인들과 접지 선택 라인들이 도시되어 있지 않다. 본 발명에 따른 불 휘발성 메모리 장치의 3차원 수직 채널 구조가 도 3에 도시된 것에 국한되지 않음은 잘 이해될 것이다. 워드 라인들의 형태, 비트 라인들의 형태, 소오스 라인의 형태, 액티브 영역들의 형태가 다양하게 구현될 수 있음은 잘 이해될 것이다.
도 4는 YZ 평면에서 보여진 도 3의 메모리 블록의 일부를 개략적으로 보여주는 도면이고, 도 5는 XZ 평면에서 보여진 도 3의 메모리 블록의 일부를 개략적으로 보여주는 도면이다.
먼저 도 4를 참조하면, YZ 평면에는 복수의 스트링들이 배열될 것이다. 도 4에는 단지 하나의 YZ 평면이 도시되어 있다. 하지만, 도 4에 도시된 것과 동일한 평면들이 X축 방향으로 배열됨은 잘 이해될 것이다. YZ 평면에 배열된 스트링들은 대응하는 비트 라인들(BL0∼BLi-1)에 각각 연결될 것이다. 각 스트링은 스트링 선택 트랜지스터(SST0), 접지 선택 트랜지스터(GST0), 그리고 선택 트랜지스터들(SST0, GST0) 사이에 연결된 메모리 셀들(MC)로 구성될 것이다. 도 4에는 선택 트랜지스터들(SST0, GST0) 사이에 3개의 메모리 셀들(MC)이 직렬 연결된 경우가 도시되어 있다. 하지만, 선택 트랜지스터들(SST0, GST0) 사이에 직렬로 배열된 메모리 셀들(MC)의 수가 여기에 개시된 것에 제한되지 않음은 잘 이해될 것이다. 예를 들면, 선택 트랜지스터들(SST0, GST0) 사이에 4 또는 그 보다 많은 메모리 셀들(MC)이 배열될 수 있다.
각 스트링에 속한 메모리 셀들(MC)은 서로 다른 층들에 각각 위치할 것이다. 예를 들면, 접지 선택 트랜지스터(GST0)에 바로 인접한 메모리 셀(MC)은 제 1 층(예를 들면, XZ 평면에 대응함)에 형성되고, 스트링 선택 트랜지스터(SST0)에 바로 인접한 메모리 셀(MC)은 제 3 층(예를 들면, XZ 평면에 대응함)에 형성되며, 나머지 메모리 셀(MC)은 제 2 층(예를 들면, XZ 평면에 대응함)에 형성될 것이다. 스트링 선택 트랜지스터들(SST0)은 대응하는 비트 라인들(BL0∼BLi-1)에 각각 연결되어 있다. 동일한 YZ 평면에 위치한 스트링 선택 트랜지스터들(SST0)은 동시에 턴 온되도록 구성될 것이다. 예를 들면, 동일한 YZ 평면에 위치한 스트링 선택 트랜지스터 들(SST0)은 하나의 스트링 선택 라인(미도시됨)에 의해서 동시에 턴 온되도록 구성될 것이다. 마찬가지로, 동일한 YZ 평면에 위치한 접지 선택 트랜지스터들(GST0)은 동시에 턴 온되도록 구성될 것이다. 예를 들면, 동일한 YZ 평면에 위치한 접지 선택 트랜지스터들(GST0)은 하나의 접지 선택 라인(미도시됨)에 의해서 동시에 턴 온되도록 구성될 것이다. 비록 도면에는 도시되지 않았지만, 접지 선택 트랜지스터들(GST0)은 하나의 소오스 라인을 통해(또는, 대응하는 소오스 라인들을 통해) 기판에 연결될 것이다.
XY 평면에 배열된 메모리 셀들의 배치를 보여주는 도 5을 참조하면, 스트링들에 각각 속한 스트링 선택 트랜지스터들(SST0∼SSTm-1)은 독립적으로 턴 온될 것이다. 예를 들면, 스트링들에 각각 속한 스트링 선택 트랜지스터들(SST0∼SSTm-1)은 대응하는 스트링 선택 라인들(미도시됨)에 의해서 독립적으로 턴 온될 것이다. 마찬가지로, 스트링들에 각각 속한 접지 선택 트랜지스터들(GST0∼GSTm-1)은 독립적으로 턴 온될 것이다. 예를 들면, 스트링들에 각각 속한 접지 선택 트랜지스터들(GST0∼GSTm-1)은 대응하는 접지 선택 라인들(미도시됨)에 의해서 독립적으로 턴 온될 것이다. 스트링 선택 트랜지스터들(SST0∼SSTm-1)은 하나의 비트 라인(BLx)에 공통으로 연결된다. 이는 읽기/프로그램 동작시 비트 라인(BLx)이 스트링 선택 트랜지스터들(SST0∼SSTm-1) 중 어느 하나를 통해 스트링에 연결됨을 의미한다.
예시적인 실시예에 있어서, XY 평면에는 복수의 스트링들이 배열될 것이다. 도 5에는 단지 하나의 XY 평면이 도시되어 있다. 하지만, 도 5에 도시된 것과 동일 한 평면들이 Z축 방향으로 배열됨은 잘 이해될 것이다.
예시적인 실시예에 있어서, 층수(또는, 각 스트링에 속한 메모리 셀들의 수), 하나의 비트 라인에 공통으로 연결된 스트링 선택 트랜지스터들의 수(또는, XY 평면에 배열된 스트링들의 수), 그리고 비트 라인들의 수를 다양하게 변경하는 것이 가능하다. 각 층에 속한 메모리 셀들은 동일한 워드 라인에 연결될 수 있다. 또는, 각 층에 속한 메모리 셀들은 2개 또는 그 보다 많은 워드 라인들에 연결되도록 구성될 수 있다. 비록 각 층에 속한 메모리 셀들은 2개 또는 그 보다 많은 워드 라인들에 연결되도록 구성되더라도, 각 층의 워드 라인들은 동시에 또는 개별적으로 선택될 수 있다. 도 4 및 도 5에는 액티브 영역이 원통형을 갖도록 구성된 것으로 도시되어 있다. 하지만, 액티브 영역이 원통형에 국한되지 않음은 잘 이해될 것이다.
예시적인 실시예에 있어서, 3차원 수직 채널 구조를 갖는 불 휘발성 메모리 장치는 워드 라인 및 비트 라인의 선택과 더불어 스트링 선택 라인의 선택을 통해 메모리 셀을 액세스하도록 구성될 것이다. 즉, 기존의 평면 구조를 갖는 불 휘발성 메모리 장치와 비교하여 볼 때, 3차원 수직 채널 구조를 갖는 불 휘발성 메모리 장치는 메모리 셀을 액세스하기 위해서 워드 라인, 비트 라인, 그리고 스트링 선택 라인의 선택 및 구동을 필요로 한다. 또는, 접지 선택 라인들이 스트링 선택 라인들과 같이 구별되는 경우, 3차원 수직 채널 구조를 갖는 불 휘발성 메모리 장치는 메모리 셀을 액세스하기 위해서 워드 라인, 비트 라인, 스트링 선택 라인, 그리고 접지 선택 라인의 선택 및 구동을 필요로 한다. 또는, 소오스 라인들이 스트링 선 택 라인들과 같이 구별되는 경우, 3차원 수직 채널 구조를 갖는 불 휘발성 메모리 장치는 메모리 셀을 액세스하기 위해서 워드 라인, 비트 라인, 스트링 선택 라인, 그리고 소오스 라인의 선택 및 구동을 필요로 한다. 또는, 3차원 수직 채널 구조를 갖는 불 휘발성 메모리 장치에 앞서 언급된 경우들의 조합이 적용되는 경우, 불 휘발성 메모리 장치는 메모리 셀을 액세스하기 위해서 워드 라인, 비트 라인, 스트링 선택 라인, 접지 선택 라인, 그리고 소오스 라인의 선택 및 구동을 필요로 한다.
앞서 설명된 3차원 수직 채널 구조를 갖는 불 휘발성 메모리 장치가 멀티-비트 데이터를 저장한다고 가정하자. 이러한 가정에 의하면, 2차원 어레이 구조와 달리, 3차원 수직 채널 구조를 갖는 불 휘발성 메모리 장치에서 프로그램 동작이 수행될 때 수평 방향(예를 들면, X축 방향과 Z축 방향)의 간섭과 더불어 수직 방향(예를 들면, Y축 방향)의 간섭이 추가로 고려되어야 할 것이다. 수직 방향의 간섭은 층들 사이의 간격이 좁을수록 증가될 것이다. 또한, 프로그램 동작시, 동일한 층에 배열된 메모리 셀들 사이에서 생기는 간섭 역시 고려되어야 할 것이다. 본 발명에 따른 불 휘발성 메모리 장치의 프로그램 스킴은 이하 참조 도면들에 의거하여 상세히 설명될 것이다.
도 6은 본 발명의 일 실시예에 따른 불 휘발성 메모리 장치의 프로그램 방법을 설명하기 위한 도면이다. 본 발명의 일 실시예에 따른 불 휘발성 메모리 장치의 프로그램 방법이 이하 참조 도면들에 의거하여 상세히 설명될 것이다. 설명의 편의상, 각 메모리 셀이 2-비트 데이터 즉, LSB 데이터와 MSB 데이터를 저장하는 것으로 가정한다. 하지만, 본 발명의 프로그램 방법이 3 또는 그 보다 많은 데이터 비 트들을 저장하는 메모리 셀들에도 적용됨은 잘 이해될 것이다.
본 발명의 일 실시예에 따르면, YZ 평면 단위로 메모리 셀들(MC)이 프로그램될 것이다. 즉, 하나의 스트링 선택 라인(SSL)(미도시됨)에 의해서 공통으로 제어되는 스트링 선택 트랜지스터들(예를 들면, SST0)을 포함한 스트링들의 메모리 셀들이 프로그램될 것이다. 본 발명의 경우, 메모리 셀들은 새도우 프로그램 방식을 통해 멀티-비트 데이터 즉, 2-비트 데이터(LSB 및 MSB 데이터 비트들)를 저장하도록 프로그램될 것이다. 좀 더 구체적으로 설명하면 다음과 같다.
도 6에 있어서, 각 메모리 셀에 표기된 번호들은 프로그램 순서를 나타낸다. 동일한 번호를 갖는 메모리 셀들은 동시에 프로그램될 것이다. 즉, 도 6의 경우, Z축 방향으로 배열된 각 층의 메모리 셀들은 동시에 프로그램될 것이다.
먼저, YZ 평면의 제 1 층의 메모리 셀들은 LSB 데이터를 저장하도록 프로그램된다. 그 다음에, YZ 평면의 제 2 층의 메모리 셀들은 LSB 데이터를 저장하도록 프로그램된다. 제 2 층의 메모리 셀들이 LSB 데이터로 프로그램된 후, YZ 평면의 제 1 층의 메모리 셀들은 MSB 데이터를 저장하도록 프로그램된다. YZ 평면의 제 3 층의 메모리 셀들은 LSB 데이터를 저장하도록 프로그램된다. 제 3 층의 메모리 셀들이 LSB 데이터로 프로그램된 후, YZ 평면의 제 2 층의 메모리 셀들은 MSB 데이터를 저장하도록 프로그램된다. 마지막으로, YZ 평면의 제 3 층의 메모리 셀들은 MSB 데이터를 저장하도록 프로그램될 것이다. 이러한 프로그램 순서에 따라 메모리 셀들을 프로그램하는 방식은 "새도우 프로그램 방식"이라 불린다.
YZ 평면의 메모리 셀들이 앞서 설명된 바와 같이 프로그램되는 동안, 다른 YZ 평면들의 메모리 셀들은 프로그램 금지될 것이다. 즉, 도 6에 도시된 바와 같이,다른 YZ 평면들의 메모리 셀들은 프로그램되지 않는다. 도 6에서 설명된 프로그램 방법은 수직 방향의 간섭이 크고 수평 방향의 간섭이 작은 경우에 적합할 것이다. 하지만, 도 6에서 설명된 프로그램 방법이 그러한 조건에 국한되지 않음은 잘 이해될 것이다.
앞서 설명된 프로그램 동작은 비트 라인들(BL0∼BLi-1)이 모두 선택된다는 가정하에서 설명되었다. 하지만, 비트 라인들(BL0∼BLi-1) 중 일부(예를 들면, 홀수번째/짝수번째 비트 라인들)가 선택된 상태에서 프로그램 동작을 수행하고, 비트 라인들(BL0∼BLi-1) 중 나머지(예를 들면, 짝수번째/홀수번째 비트 라인들)가 선택된 상태에서 프로그램 동작을 수행하는 것이 가능하다. 즉, 도 7에 도시된 바와 같이, 홀수번째 비트 라인들(BL0, BL2, …, BLi-2)에 대응하는 메모리 셀들(번호에 "'"이 표기되지 않은 메모리 셀들)에 대한 프로그램 동작이 수행되고, 그 다음에 짝수번째 비트 라인들(BL1, BL3, …, BLi-1)에 대응하는 메모리 셀들(번호에 "'"이 표기된 메모리 셀들)에 대한 프로그램 동작이 수행될 것이다. 다시 말해서, YZ 평면에 있어서, 각 층의 메모리 셀들은 적어도 2개의 그룹들로 구분될 수 있다. 이때, 일 그룹의 메모리 셀들이 먼저 프로그램되고, 그 다음에 다른 그룹의 메모리 셀이 프로그램될 것이다. 어느 하나의 그룹의 메모리 셀들이 프로그램되는 동안, 다른 그룹의 메모리 셀들은 프로그램 금지될 것이다. 이러한 프로그램 방법은 YZ 평면의 인접한 스트링들 사이에서 생기는 간섭이 큰 경우에 적용될 수 있다.
도 8은 본 발명의 다른 실시예에 따른 불 휘발성 메모리 장치의 프로그램 방 법을 설명하기 위한 도면이다. 본 발명에 따른 불 휘발성 메모리 장치의 프로그램 방법이 이하 참조 도면들에 의거하여 상세히 설명될 것이다.
먼저, 스트링 선택 트랜지스터들(SST0)에 각각 대응하는 YZ 평면의 제 1 층의 메모리 셀들이 LSB 데이터를 저장하도록 프로그램될 것이다. 그 다음에, 스트링 선택 트랜지스터들(SST0)에 각각 대응하는 YZ 평면의 제 2 층의 메모리 셀들이 프로그램되는 것이 아니라 스트링 선택 트랜지스터들(SST1)에 각각 대응하는 YZ 평면의 제 1 층의 메모리 셀들이 LSB 데이터를 저장하도록 프로그램될 것이다. 즉, X축 방향으로 배열된 각 YZ 평면의 제 1 층의 나머지 메모리 셀들이 순차적으로 프로그램될 것이다. 다시 말해서, 스트링 선택 트랜지스터들(예를 들면, SST1)에 공통으로 연결된 스트링 선택 라인에 대응하는 YZ 평면의 임의의 층의 메모리 셀들이 프로그램되는 경우, YZ 평면의 다른층의 메모리 셀들이 프로그램되기 이전에 YZ 평면의 나머지 메모리 셀들이 프로그램될 것이다.
스트링 선택 트랜지스터들(SST0∼SST3)에 각각 대응하는 XZ 평면의 제 1 층의 메모리 셀들이 모두 프로그램된 후, 스트링 선택 트랜지스터들(SST0)에 각각 대응하는 YZ 평면의 제 2 층의 메모리 셀들은 LSB 데이터를 저장하도록 프로그램된다. 그 다음에, 스트링 선택 트랜지스터들(SST1)에 각각 대응하는 YZ 평면의 제 2 층의 메모리 셀들이 LSB 데이터로 프로그램될 것이다. X축 방향으로 배열된 각 YZ 평면의 제 2 층의 나머지 메모리 셀들 역시 순차적으로 프로그램될 것이다. YZ 평면의 제 2 층의 메모리 셀들이 모두 프로그램된 후, YZ 평면의 제 1 층의 메모리 셀들은 MSB 데이터를 저장하도록 프로그램된다. 앞서 설명된 것과 마찬 가지로, X축 방향으로 배열된 제 1 층의 나머지 메모리 셀들 역시 순차적으로 프로그램될 것이다.
그 다음에, 스트링 선택 트랜지스터들(SST0)에 각각 대응하는 YZ 평면의 제 3 층의 메모리 셀들은 LSB 데이터를 저장하도록 프로그램된다. 앞서 설명된 것과 마찬가지로, X축 방향으로 배열된 제 3 층의 나머지 메모리 셀들 역시 순차적으로 프로그램될 것이다. 제 3 층의 메모리 셀들이 프로그램된 후, 스트링 선택 트랜지스터들(SST0)에 각각 대응하는 YZ 평면의 제 2 층의 메모리 셀들은 MSB 데이터를 저장하도록 프로그램된다. X축 방향으로 배열된 제 2 층의 나머지 메모리 셀들 역시 앞서 설명된 것과 동일한 방식으로 순차적으로 프로그램될 것이다. 마지막으로, 스트링 선택 트랜지스터들(SST0)에 각각 대응하는 YZ 평면의 제 3 층의 메모리 셀들은 MSB 데이터를 저장하도록 프로그램된다. X축 방향으로 배열된 제 3 층의 나머지 메모리 셀들 역시 순차적으로 프로그램될 것이다.
도 8에서 설명된 프로그램 방법에 따르면, N번째 층에 있는 메모리 셀들이 프로그램되기 이전에 (N-1)번째 층에 있는 메모리 셀들이 모두 프로그램되기 때문에, 수직 방향의 간섭과 수평 방향의 간섭을 모두 줄이는 데 효과적일 것이다.
도 8을 참조하여 설명된 프로그램 동작은 비트 라인들(BL0∼BLi-1)이 모두 선택된다는 가정하에서 설명되었다. 하지만, 비록 도면에는 도시되지 않았지만, 비트 라인들(BL0∼BLi-1) 중 일부(예를 들면, 홀수번째/짝수번째 비트 라인들)가 선택된 상태에서 프로그램 동작을 수행하고, 비트 라인들(BL0∼BLi-1) 중 나머지(예를 들면, 짝수번째/홀수번째 비트 라인들)가 선택된 상태에서 프로그램 동작을 수 행하는 것이 가능하다. 이러한 프로그램 방법은 YZ 평면의 인접한 스트링들 사이에서 생기는 간섭이 큰 경우에 유용할 것이다. 하지만, 그러한 프로그램 방법이 그러한 조건에 국한되지 않음은 잘 이해될 것이다.
도 9 및 도 10은 본 발명의 또 다른 실시예에 따른 불 휘발성 메모리 장치의 프로그램 방법을 설명하기 위한 도면들이다. 본 발명에 따른 불 휘발성 메모리 장치의 프로그램 방법이 이하 참조 도면들에 의거하여 상세히 설명될 것이다.
본 발명의 불 휘발성 메모리 장치에 따르면, XY 평면의 스트링 선택 트랜지스터들은 복수의 그룹들로 구분될 수 있다. 예를 들면, 도 9를 참조하면, 인접한 스트링 선택 트랜지스터들(SST0, SST1)(또는 그것에 각각 대응하는 스트링들)은 제 1 그룹을 구성하고, 인접한 스트링 선택 트랜지스터들(SST2, SST3)(또는 그것에 각각 대응하는 스트링들)은 제 2 그룹을 구성할 것이다. 각 그룹은 다른 스트링 선택 라인들에 의해서 각각 제어되는 2개의 스트링 선택 트랜지스터들을 포함할 것이다. 비록 4개의 스트링 선택 트랜지스터들이 도 9에 도시되어 있지만, X축 방향으로 XY 평면에 더 많은 스트링 선택 트랜지스터들이 배열됨은 잘 이해될 것이다. 도 9에 도시된 불 휘발성 메모리 장치의 프로그램 방법에 따르면, 제 1 그룹에 속한 메모리 셀들이 모두 프로그램된 후, 제 2 그룹에 속한 메모리 셀들이 프로그램될 것이다. 각 그룹에 속한 메모리 셀들의 프로그래밍은 도 8에서 설명된 것과 동일한 방식으로 행해지며, 그것에 대한 설명은 그러므로 생략될 것이다.
다른 실시예에 의하면, 도 10에 도시된 바와 같이, 각 그룹은 연속적으로 배열된 3개의 스트링 선택 트랜지스터들을 포함할 것이다. 예를 들면, 스트링 선택 트랜지스터들(SST0, SST1, SST2)(또는 그것에 각각 대응하는 스트링들)은 제 1 그룹을 구성하고, 스트링 선택 트랜지스터들(SST3, SST4, SST5)(또는 그것에 각각 대응하는 스트링들)은 제 2 그룹을 구성할 것이다. 각 그룹은 다른 스트링 선택 라인들에 의해서 각각 제어되는 3개의 스트링 선택 트랜지스터들을 포함할 것이다. 비록 6개의 스트링 선택 트랜지스터들이 도 10에 도시되어 있지만, X축 방향으로 XY 평면에 더 많은 스트링 선택 트랜지스터들이 배열됨은 잘 이해될 것이다. 도 10에 도시된 불 휘발성 메모리 장치의 프로그램 방법에 따르면, 제 1 그룹에 속한 메모리 셀들이 모두 프로그램된 후, 제 2 그룹에 속한 메모리 셀들이 프로그램될 것이다. 각 그룹에 속한 메모리 셀들의 프로그래밍은 도 8에서 설명된 것과 동일한 방식으로 행해지며, 그것에 대한 설명은 그러므로 생략될 것이다.
도 9 및 도 10을 참조하여 설명된 프로그램 동작은 비트 라인들(BL0∼BLi-1)이 모두 선택된다는 가정하에서 설명되었다. 하지만, 비록 도면에는 도시되지 않았지만, 비트 라인들(BL0∼BLi-1) 중 일부(예를 들면, 홀수번째/짝수번째 비트 라인들)가 선택된 상태에서 프로그램 동작을 수행하고, 비트 라인들(BL0∼BLi-1) 중 나머지(예를 들면, 짝수번째/홀수번째 비트 라인들)가 선택된 상태에서 프로그램 동작을 수행하는 것이 가능하다.
도 11 및 도 12는 본 발명의 또 다른 실시예에 따른 불 휘발성 메모리 장치의 프로그램 방법을 설명하기 위한 도면들이다. 본 발명에 따른 불 휘발성 메모리 장치의 프로그램 방법이 이하 참조 도면들에 의거하여 상세히 설명될 것이다.
본 발명의 불 휘발성 메모리 장치에 따르면, XY 평면의 스트링 선택 트랜지 스터들은 복수의 그룹들로 구분될 수 있다. 예를 들면, 도 11을 참조하면, 인접한 스트링 선택 트랜지스터들(SST0, SST1)(또는 그것에 각각 대응하는 제 1 및 제 2 스트링들(또는, 제 1 및 제 2 스트링 열들))은 제 1 그룹을 구성하고, 인접한 스트링 선택 트랜지스터들(SST2, SST3)(또는 그것에 각각 대응하는 제 1 및 제 2 스트링들(또는, 제 1 및 제 2 스트링 열들))은 제 2 그룹을 구성할 것이다. 각 그룹은 다른 스트링 선택 라인들에 의해서 각각 제어되는 2개의 스트링 선택 트랜지스터들을 포함할 것이다. 비록 4개의 스트링 선택 트랜지스터들이 도 11에 도시되어 있지만, X축 방향으로 XY 평면에 더 많은 스트링 선택 트랜지스터들이 배열됨은 잘 이해될 것이다.
도 11에 도시된 불 휘발성 메모리 장치의 프로그램 방법에 따르면, 각 그룹의 제 1 및 제 2 스트링 열들 중 제 1 스트링 열들이 순차적으로 프로그램되고, 제 2 스트링 열들이 순차적으로 프로그램될 것이다. 그룹들에 속한 제 1 및 제 2 스트링 열들의 프로그래밍은 그룹들에 속한 제 1 및 제 2 스트링 열들의 프로그램 순서가 변화된 점을 제외하면 도 8에 도시된 것과 실질적으로 동일하게 행해지며, 그것에 대한 설명은 그러므로 생략될 것이다.
다른 실시예에 의하면, 도 12에 도시된 바와 같이, 각 그룹은 연속적으로 배열된 3개의 스트링 선택 트랜지스터들을 포함할 것이다. 예를 들면, 스트링 선택 트랜지스터들(SST0, SST1, SST2)(또는 그것에 각각 대응하는 제 1 내지 제 3 스트링들(또는, 제 1 내지 제 3 스트링 열들))은 제 1 그룹을 구성하고, 스트링 선택 트랜지스터들(SST3, SST4, SST5)(또는 그것에 각각 대응하는 제 1 내지 제 3 스트 링들(또는, 제 1 내지 제 3 스트링 열들))은 제 2 그룹을 구성할 것이다. 각 그룹은 다른 스트링 선택 라인들에 의해서 각각 제어되는 3개의 스트링 선택 트랜지스터들을 포함할 것이다. 비록 6개의 스트링 선택 트랜지스터들이 도 12에 도시되어 있지만, X축 방향으로 XY 평면에 더 많은 스트링 선택 트랜지스터들이 배열됨은 잘 이해될 것이다.
각 그룹의 제 1 내지 제 3 스트링 열들 중 제 1 스트링 열들이 순차적으로 프로그램되고, 제 2 스트링 열들이 순차적으로 프로그램되며, 제 3 스트링 열들이 순차적으로 프로그램될 것이다. 그룹들에 속한 제 1 내지 제 3 스트링 열들의 프로그래밍은 그룹들에 속한 제 1 내지 제 3 스트링 열들의 프로그램 순서가 변화된 점을 제외하면 도 8에 도시된 것과 실질적으로 동일하게 행해지며, 그것에 대한 설명은 그러므로 생략될 것이다.
도 11 및 도 12을 참조하여 설명된 프로그램 동작은 비트 라인들(BL0∼BLi-1)이 모두 선택된다는 가정하에서 설명되었다. 하지만, 비록 도면에는 도시되지 않았지만, 비트 라인들(BL0∼BLi-1) 중 일부(예를 들면, 홀수번째/짝수번째 비트 라인들)가 선택된 상태에서 프로그램 동작을 수행하고, 비트 라인들(BL0∼BLi-1) 중 나머지(예를 들면, 짝수번째/홀수번째 비트 라인들)가 선택된 상태에서 프로그램 동작을 수행하는 것이 가능하다.
도 13 및 도 14는 본 발명의 또 다른 실시예에 따른 불 휘발성 메모리 장치의 프로그램 방법을 보여주는 도면이다. 본 발명에 따른 불 휘발성 메모리 장치의 프로그램 방법이 이하 참조 도면들에 의거하여 상세히 설명될 것이다.
본 발명의 다른 실시예에 따르면, XZ 평면 단위로 메모리 셀들(MC)이 프로그램될 것이다. 본 발명의 경우, 각 XZ 평면의 메모리 셀들은 새도우 프로그램 방식을 통해 멀티-비트 데이터 즉, 2-비트 데이터(LSB 및 MSB 데이터)를 저장하도록 프로그램될 것이다. 좀 더 구체적으로 설명하면 다음과 같다.
먼저, XZ 평면의 제 1 층의 메모리 셀들에 대한 프로그램 순서가 설명될 것이다. 스트링 선택 트랜지스터들(SST0)에 대응하는 메모리 셀들에 LSB 데이터가 프로그램되고, 스트링 선택 트랜지스터들(SST1)에 대응하는 메모리 셀들에 LSB 데이터가 프로그램된다. 스트링 선택 트랜지스터들(SST0)에 대응하는 메모리 셀들에 MSB 데이터가 프로그램되고, 스트링 선택 트랜지스터들(SST2)에 대응하는 메모리 셀들에 LSB 데이터가 프로그램된다. 스트링 선택 트랜지스터들(SST1)에 대응하는 메모리 셀들에 MSB 데이터가 프로그램되고, 스트링 선택 트랜지스터들(SST3)에 대응하는 메모리 셀들에 LSB 데이터가 프로그램된다. 스트링 선택 트랜지스터들(SST2)에 대응하는 메모리 셀들에 MSB 데이터가 프로그램되고, 스트링 선택 트랜지스터들(SST3)에 대응하는 메모리 셀들에 MSB 데이터가 프로그램될 것이다.
일단 XZ 평면의 제 1 층의 메모리 셀들이 앞서 설명된 방식에 따라 프로그램되면, XZ 평면의 제 2 층의 메모리 셀들이 앞서 설명된 것과 동일한 방식으로 프로그램될 것이다. 마찬가지로, XZ 평면의 제 2 층의 메모리 셀들이 프로그램되면, XZ 평면의 제 3 층의 메모리 셀들이 앞서 설명된 것과 동일한 방식으로 프로그램될 것이다.
도면에는 도시되지 않았지만, 스트링 선택 라인(예를 들면, SSL0)에 대응하는 XZ 평면의 메모리 셀들이 프로그램되는 경우, 스트링 선택 라인(예를 들면, SSL0)에 대응하는 YZ 평면의 나머지 메모리 셀들 역시 프로그램될 수 있다.
앞서 설명된 프로그램 동작은 비트 라인들(BL0∼BLi-1)이 모두 선택된다는 가정하에서 설명되었다. 하지만, 비트 라인들(BL0∼BLi-1) 중 일부(예를 들면, 홀수번째/짝수번째 비트 라인들)가 선택된 상태에서 프로그램 동작을 수행하고, 비트 라인들(BL0∼BLi-1) 중 나머지(예를 들면, 짝수번째/홀수번째 비트 라인들)가 선택된 상태에서 프로그램 동작을 수행하는 것이 가능하다. 즉, 도 14에 도시된 바와 같이, 홀수번째 비트 라인들(BL0, BL2, …, BLi-2)에 대응하는 메모리 셀들(번호에 "'"가 표기되지 않은 메모리 셀들)에 대한 프로그램 동작이 수행되고, 그 다음에 짝수번째 비트 라인들(BL1, BL3, …, BLi-1)에 대응하는 메모리 셀들(번호에 "'"가 표기된 메모리 셀들)에 대한 프로그램 동작이 수행될 것이다. 다시 말해서, 각 층의 메모리 셀들은 2개의 그룹들로 구분될 수 있다. 이때, 일 그룹의 메모리 셀들이 먼저 프로그램되고, 그 다음에 다른 그룹의 메모리 셀이 프로그램될 것이다. 어느 하나의 그룹의 메모리 셀들이 프로그램되는 동안, 다른 그룹의 메모리 셀들은 프로그램 금지될 것이다. 도 14에 도시된 프로그램 방법은 이러한 점을 제외하면 도 13에 도시된 것과 실질적으로 동일하며, 그것에 대한 설명은 그러므로 생략될 것이다.
비록 도면에는 도시되지 않았지만, 도 6 및 도 13에서 설명된 프로그램 스킴들이 불 휘발성 메모리 장치에 동시에 적용될 수 있음은 잘 이해될 것이다.
도 15는 본 발명의 또 다른 실시예에 따른 불 휘발성 메모리 장치의 어레이 구조를 보여주는 도면이다.
3차원 수직 채널 구조를 갖는 메모리 블록(또는, 메모리 셀 어레이)은 복수 개의 서브-블록들로 구분될 수 있다. 예를 들면, 도 15에 도시된 바와 같이, 메모리 블록(MB)은 워드 라인을 기준으로(또는, 층을 기준으로) 제 1 및 제 2 서브-블록들(100B, 100T)로 구분될 수 있다. 제 1 서브 블록(100B)에 속하는 워드 라인들의 수(또는, 층수)는 제 2 서브 블록(100T)에 속하는 워드 라인들의 수(또는, 층수)와 동일하거나 다를 수 있다. 제 1 서브 블록(100B)의 메모리 셀들은 도 6 내지 도 14에서 설명된 프로그램 방법들 중 어느 하나를 이용하여 프로그램될 수 있다. 마찬가지로, 제 2 서브 블록(100T)의 메모리 셀들은 도 6 내지 도 14에서 설명된 프로그램 방법들 중 어느 하나를 이용하여 프로그램될 수 있다.
예시적인 실시예에 있어서, 제 1 서브 블록(100B)은 제 2 서브 블록(100T)과 동일한 프로그램 방법으로 또는 그것과 다른 방법으로 프로그램될 수 있다.
도 16은 본 발명의 또 다른 실시예에 따른 불 휘발성 메모리 장치의 프로그램 방법을 보여주는 도면이다.
3차원 수직 채널 구조를 갖는 메모리 블록(또는, 메모리 셀 어레이)은 복수 개의 서브-블록들로 구분될 수 있다. 예를 들면, 도 16에 도시된 바와 같이, 메모리 블록(MB)은 스트링 선택 라인을 기준으로 제 1 및 제 2 서브-블록들(100L, 100R)로 구분될 수 있다. 제 1 서브 블록(100L)에 속하는 스트링 선택 라인들의 수는 제 2 서브 블록(100R)에 속하는 스트링 선택 라인들의 수와 동일하거나 다를 수 있다. 제 1 서브 블록(100L)의 메모리 셀들은 도 6 내지 도 14에서 설명된 프로그램 방법들 중 어느 하나를 이용하여 프로그램될 수 있다. 마찬가지로, 제 2 서브 블록(100R)의 메모리 셀들은 도 6 내지 도 14에서 설명된 프로그램 방법들 중 어느 하나를 이용하여 프로그램될 수 있다. 하나의 비트 라인에 공통으로 연결되는 스트링들의 수가 증가하는 경우, 도 16에서 설명된 프로그램 방법은 프로그램 속도의 저하를 방지하는 데 효과적일 것이다. 즉, LSB 데이터를 프로그램하는 데 걸리는 시간은 MSB 데이터를 프로그램하는 데 걸리는 시간보다 짧다. 그러한 까닭에, 하나의 비트 라인에 공통으로 연결되는 스트링들의 수가 증가할수록, 프로그램 시간이 불균일해질 수 있다. 하지만, 도 16에 도시된 어레이 구조를 이용함으로써 MSB 데이터가 연속적으로 프로그램되는 횟수를 줄일 수 있고, 그 결과 불 휘발성 메모리 장치의 프로그램 시간을 균일하게 유지하는 것이 가능하다.
예시적인 실시예에 있어서, 제 1 서브 블록(100L)은 제 2 서브 블록(100R)과 동일한 프로그램 방법으로 또는 그것과 다른 방법으로 프로그램될 수 있다.
도 17은 본 발명의 또 다른 실시예에 따른 불 휘발성 메모리 장치의 프로그램 방법을 보여주는 도면이다.
3차원 수직 채널 구조를 갖는 메모리 블록(또는, 메모리 셀 어레이)은 복수 개의 서브-블록들로 구분될 수 있다. 예를 들면, 도 17에 도시된 바와 같이, 메모리 블록(MB)은 XY 평면을 기준으로 제 1 내지 제 4 서브-블록들(100Q1, 100Q2, 100Q3, 100Q4)로 구분될 수 있다. 즉, 메모리 블록(MB)은 제 1 내지 제 4 사분면들에 각각 대응하는 제 1 내지 제 4 서브-블록들(100Q1, 100Q2, 100Q3, 100Q4)로 구 분될 수 있다. 제 1 내지 제 4 서브 블록들(100Q1, 100Q2, 100Q3, 100Q4) 각각의 메모리 셀들은 도 6 내지 도 14에서 설명된 프로그램 방법들 중 어느 하나를 이용하여 프로그램될 수 있다.
예시적인 실시예에 있어서, 제 1 내지 제 4 서브 블록들(100Q1, 100Q2, 100Q3, 100Q4)은 서로 동일한 프로그램 방법으로 또는 서로 다른 방법으로 프로그램될 수 있다.
도 18은 본 발명에 따른 불 휘발성 메모리 장치의 스트링들 중 하나를 개략적으로 보여주는 회로도이다.
도 18을 참조하면, 스트링은 비트 라인(BL)과 소오스 라인(SL) 사이에 연결되며, 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST), 그리고 선택 트랜지스터들(SST, GST) 사이에 직렬 연결된 메모리 셀들(MC)을 포함할 것이다. 앞서 설명된 바와 같이, 스트링은 일반적인 수평 구조(또는, 2차원 구조)가 아니라 수직 채널 구조(또는, 3차원 수직 채널 구조)를 갖도록 형성될 것이다. 스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL)에 연결되고, 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 연결되며, 메모리 셀들(MC)은 대응하는 워드 라인들(WL0∼WLj-1)에 각각 연결된다.
잘 알려진 바와 같이, 프로그램 동작은 복수의 프로그램 루프들을 포함하며, 각 프로그램 루프는 비트 라인 프리챠지 구간, 프로그램 구간, 그리고 검증 구간으로 구성될 것이다. 프로그램 루프는 선택된 메모리 셀들이 모두 프로그램 패스될 때까지 정해진 횟수 내에서 반복될 것이다. 프로그램 전압은 프로그램 루프들의 반 복시 정해진 증가분만큼 증가될 것이다. 워드 라인(WL1)에 연결된 메모리 셀들이 선택된다고 가정하자. 선택된 메모리 셀들은 프로그램될 메모리 셀(예를 들면, WL1에 연결된 메모리 셀)과 프로그램 금지된 메모리 셀들(예를 들면, 나머지 워드 라인들(WL0, WL2∼WLj-1)에 각각 연결된 메모리 셀들)을 포함할 것이다.
먼저, 메모리 셀 어레이(100)에 저장될 데이터는 외부에서 읽기 및 쓰기 블록(400)에 로드될 것이다. 그 다음에, 비트 라인 프리챠지 구간 동안, 선택 라인들(SSL, GSL)이 전원 전압(VCC)으로 구동된 상태에서, 비트 라인(BL)은 로드된 데이터에 따라 전원 전압 또는 접지 전압으로 구동될 것이다. 예를 들면, 비트 라인(BL)은 선택된 메모리 셀이 프로그램 금지된 메모리 셀인 경우 전원 전압(VCC)으로 그리고 선택된 메모리 셀이 프로그램될 메모리 셀인 경우 접지 전압(0V)으로 각각 구동될 것이다.
일단 스트링의 채널이 프리챠지되면, 프로그램 금지된 메모리 셀을 포함한 스트링의 채널은 플로팅될 것이다. 즉, 전원 전압으로 구동되는 스트링의 채널은 프리챠지 전압(예를 들면, VCC-Vth)으로 프리챠지되고, 그 다음에 선택 라인들(SSL, GSL)이 각각 전원 전압(VCC)으로 구동되기 때문에 스트링의 채널은 플로팅될 것이다. 프로그램 구간 동안, 비선택된 메모리 셀들에 연결된 워드 라인들(WL0, WL2∼WLj-1)에는 패스 전압(Vpass)이 각각 공급되고, 선택된 메모리 셀에 연결된 워드 라인(WL1)에는 프로그램 전압(Vpgm)이 공급될 것이다. 이러한 바이어스 조건에 따르면, 선택된 워드 라인(WL2)에 연결된 메모리 셀들은 채널 전위(셀프 부스팅을 통해 결정됨)에 따라 프로그램되거나 프로그램 금지될 것이다. 이후, 선택된 메 모리 셀이 요구되는 문턱 전압을 갖도록 프로그램되었는 지의 여부를 판별하기 위한 검증 동작이 수행될 것이다.
도 19는 본 발명에 따른 불 휘발성 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
플래시 메모리 장치는 전력이 차단되어도 저장된 데이터를 유지할 수 있는 불 휘발성 메모리 장치이다. 셀룰러 폰, PDA 디지털 카메라, 포터블 게임 콘솔, 그리고 MP3P와 같은 모바일 장치들의 사용 증가에 따라, 플래시 메모리 장치는 데이터 스토리지 뿐만 아니라 코드 스토리지로서 보다 널리 사용된다. 플래시 메모리 장치는, 또한, HDTV, DVD, 라우터, 그리고 GPS와 같은 홈 어플리케이션에 사용될 수 있다.
본 발명에 따른 컴퓨팅 시스템(2000)은 버스(2001)에 전기적으로 연결된 마이크로프로세서(2100), 사용자 인터페이스(2200), 베이스밴드 칩셋(baseband chipset)과 같은 모뎀(2300), 메모리 제어기(2400), 그리고 불 휘발성 메모리 장치(2500)를 포함한다. 불 휘발성 메모리 장치(2500)는 도 1에 도시된 것과 실질적으로 동일하게 구성되며, 도 6 내지 도 17에서 설명된 프로그램 방법들 중 하나를 이용하여 프로그램 동작을 수행할 것이다. 불 휘발성 메모리 장치(2500)에는 마이크로프로세서(2100)에 의해서 처리된/처리될 N-비트 데이터(N은 1 또는 그 보다 큰 정수)가 메모리 제어기(2400)를 통해 저장될 것이다.
본 발명에 따른 컴퓨팅 시스템이 모바일 장치인 경우, 컴퓨팅 시스템의 동작 전압을 공급하기 위한 배터리(2600)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 제어기(2400)와 불 휘발성 메모리 장치(2500)는, 예를 들면, 데이터를 저장하는 데 불 휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 제어기(2400)와 불 휘발성 메모리 장치(2500)는 데이터를 저장하는 데 불 휘발성 메모리를 메모리 카드를 구성할 수 있다.
도 20은 본 발명의 다른 예시적인 실시예들에 따른 메모리 시스템을 보여주는 블록도이다.
도 20에 도시된 메모리 시스템은 메모리(3510)와 메모리 제어기(3520)가 카드(3530)를 구성하도록 구현된다. 예를 들면, 카드(3530)는 플래시 메모리 카드와 같은 메모리 카드일 수 있다. 즉, 카드(3530)는 디지털, 카메라, 개인 컴퓨터 등과 같은 전자 장치를 사용하기 위한 어떤 산업 표준을 만족하는 카드일 수 있다. 메모리 제어기(3520)가 카드(3530)에 의해 또 다른 (예를 들면, 외부) 장치로부터 수신된 제어 신호들에 기초하여 메모리(3510)를 제어할 수 있다는 것이 이해될 것이다. 메모리(3510)는 도 1에 도시된 불 휘발성 메모리 장치로 구현될 것이다.
도 21은 본 발명의 다른 예시적인 실시예들에 따른 메모리 시스템을 보여주는 블록도이다.
도 21에 도시된 시스템은 휴대용 장치(4000)를 나타낸다. 휴대용 장치(4000)는 MP3 플레이어, 비디오 플레이어, 콤비네이션 비디오 및 오디오 플레이어 등일 수 있다. 도시된 바와 같이, 휴대용 장치(4000)는 메모리(3510) 및 메모리 제어기(3520)를 포함한다. 휴대용 장치(4000)는 또한 인코더 및 디코더(4610), 프리젠테이션 구성요소들(4620) 및 인터페이스(4630)를 포함할 수 있다.
인코더 및 디코더(EDC)(4610)에 의해 처리된 데이터(비디오, 오디오, 등)는 메모리 제어기(3520)를 통해 메모리(3510)로 입력되고 메모리(3510)로부터 출력될 수 있다. 도 21에서 점선들에 의해 도시된 바와 같이, 데이터는 EDC(4610)로부터 메모리(3510)로 직접 입력되고 그리고/또는 메모리(3510)로부터 EDC(4610)로 직접 출력될 수 있다.
EDC(4610)는 메모리(3510)에 저장하기 위해 데이터를 인코딩할 수 있다. 예를 들면, EDC(4610)는 메모리(3510)에 저장하기 위해 오디오 데이터에 대해 MP3 인코딩을 수행할 수 있다. 다른 방법으로, EDC(4610)는 메모리(3510)에 저장하기 위해 비디오 데이터에 대해 MPEG 인코딩(예를 들면, MPEG2, MPEG4, 등)을 수행할 수 있다. 또한, EDC(4610)는 다른 데이터 포맷들에 따라 다른 타입들의 데이터를 인코딩하기 위한 복수의 인코더들을 포함할 수 있다. 예를 들면, EDC(4610)는 오디오 데이터를 위한 MP3 인코더 및 비디오 데이터를 위한 MPEG 인코더를 포함할 수 있다.
EDC(4610)는 메모리(3510)로부터의 출력을 디코딩할 수 있다. 예를 들면, EDC(4610)는 메모리(3510)로부터 출력된 오디오 데이터에 대해 MP3 디코딩을 수행할 수 있다. 다른 방법으로, EDC(4610)는 메모리(3510)로부터 출력된 비디오 데이터에 대해 MPEG 디코딩(예를 들면, MPEG2, MPEG4, 등)을 수행할 수 있다. 또한, EDC(4610)는 다른 데이터 포맷들에 따라 다른 타입들의 데이터를 디코딩하기 위한 복수의 디코더들을 포함할 수 있다. 예를 들면, EDC(4610)는 오디오 데이터를 위한 MP3 디코더 및 비디오 데이터를 위한 MPEG 디코더를 포함할 수 있다.
EDC(4610)가 디코더들만을 포함할 수 있다는 것이 또한 이해될 것이다. 예를 들면, 이미 인코딩된 데이터는 EDC(4610)에 의해 수신될 수 있고 메모리 제어기(3520) 및/또는 메모리(3510)로 패스될 수 있다.
EDC(4610)는 인터페이스(4630)를 통해 인코딩을 위한 데이터를 수신하거나 이미 인코딩된 데이터를 수신할 수 있다. 인터페이스(4630)는 알려진 표준(예를 들면, 펌웨어, USB, 등)에 따를 수 있다. 인터페이스(4630)는 또한 하나 이상의 인터페이스를 포함할 수 있다. 예를 들면, 인터페이스(4630)는 펌웨어 인터페이스, USB 인터페이스, 등을 포함할 수 있다. 메모리(3510)로부터의 데이터는 인터페이스(4630)를 통해 출력될 수도 있다.
프리젠테이션 구성요소들(4620)은 메모리로부터 출력되고 그리고/또는 EDC(4610)에 의해 디코딩된 데이터를 사용자에게 표시할 수 있다. 예를 들면, 프리젠테이션 구성요소들(4620)은 오디오 데이터를 출력하기 위한 스피커 잭, 비디오 데이터를 출력하기 위한 디스플레이 스크린, 등을 포함할 수 있다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여 겨진다.
도 1은 본 발명의 예시적인 실시예들에 따른 불 휘발성 반도체 메모리 장치를 개략적으로 보여주는 블록도이다.
도 2는 도 1에 도시된 메모리 셀 어레이를 개략적으로 보여주는 도면이다.
도 3은 도 2에 도시된 메모리 블록들 중 하나를 보여주는 단면도이다.
도 4는 YZ 평면에서 보여진 도 3의 메모리 블록의 일부를 개략적으로 보여주는 도면이다.
도 5는 XZ 평면에서 보여진 도 3의 메모리 블록의 일부를 개략적으로 보여주는 도면이다.
도 6 내지 도 17은 본 발명의 예시적인 실시예들에 따른 불 휘발성 메모리 장치의 프로그램 방법들을 설명하기 위한 도면들이다.
도 18은 본 발명에 따른 불 휘발성 메모리 장치의 스트링들 중 하나를 개략적으로 보여주는 회로도이다.
도 19는 본 발명에 따른 불 휘발성 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
도 20은 본 발명의 다른 예시적인 실시예들에 따른 메모리 시스템을 보여주는 블록도이다.
도 21은 본 발명의 다른 예시적인 실시예들에 따른 메모리 시스템을 보여주는 블록도이다.

Claims (16)

  1. 비트 라인들과 스트링 선택 라인들의 교차 영역들에 각각 형성되며, 각각이 기판 상에 수직하게 다층 구조로 형성된 메모리 셀들을 갖는 스트링들을 포함하는 불 휘발성 메모리 장치의 프로그램 방법에 있어서:
    새도우 프로그램 방식에 따라 YZ 평면의 각 층에 속한 메모리 셀들을 멀티-비트 데이터로 프로그램하되, 상기 YZ 평면의 N번째 층(여기서, N은 1 또는 그 보다 큰 정수)의 메모리 셀들이 프로그램되는 경우, 상기 YZ 평면의 다른층의 메모리 셀들이 프로그램되기 이전에 상기 N번째 층에 대응하는 XZ 평면의 나머지 메모리 셀들이 프로그램되고,
    상기 비트 라인들의 각각에 상기 스트링 선택 라인들이 대응되고,
    상기 스트링 선택 라인들은 2 또는 그 보다 많은 스트링 선택 라인들로 구성된 복수의 그룹들로 구분되고,
    상기 YZ 평면의 상기 N번째 층의 메모리 셀들이 프로그램되는 경우, 상기 N번째 층에 대응하는 상기 XZ 평면의 나머지 메모리 셀들은 상기 복수의 그룹들의 각각의 스트링 선택 라인들이 사전에 정해진 순서에 따라 선택된 상태에서 프로그램되는 것을 특징으로 하는 프로그램 방법.
  2. 제 1 항에 있어서,
    상기 비트 라인들은 상기 YZ 평면에 수직하게 배열되며,
    상기 YZ 평면의 N번째 층(여기서, N은 1 또는 그 보다 큰 정수)의 메모리 셀들이 프로그램될 때, 상기 비트 라인들은 동시에 활성화되는 것을 특징으로 하는 프로그램 방법.
  3. 제 1 항에 있어서,
    상기 비트 라인들은 상기 YZ 평면에 수직하게 배열되고 제 1 그룹과 제 2 그룹으로 구분되며,
    상기 YZ 평면의 N번째 층의 메모리 셀들이 프로그램될 때, 상기 비트 라인들은 그룹 단위로 활성화되는 것을 특징으로 하는 프로그램 방법.
  4. 제 1 항에 있어서,
    상기 YZ 평면의 N번째 층의 메모리 셀들이 프로그램되는 경우, 상기 N번째 층에 대응하는 XZ 평면의 나머지 메모리 셀들은 스트링 선택 라인 단위로 프로그램되는 것을 특징으로 하는 프로그램 방법.
  5. 삭제
  6. 제 1 항에 있어서,
    상기 YZ 평면의 층들은 제 1 및 제 2 그룹들로 구분되며,
    상기 제 1 그룹에 속한 적어도 하나의 제 1 메모리 셀과, 그 다음에 상기 제 2 그룹에 속한 적어도 하나의 제 2 메모리 셀이 번갈아 가면서 프로그램되는 것을 특징으로 하는 프로그램 방법.
  7. 제 1 항에 있어서,
    상기 스트링들은 스트링 선택 라인과 YZ 평면의 층을 기준으로 4개의 그룹들로 구분되며, 상기 그룹들은 서로 독립적으로 프로그램되는 것을 특징으로 하는 프로그램 방법.
  8. 제 1 항에 있어서,
    상기 스트링들은 스트링 선택 라인을 기준으로 2개의 그룹들로 구분되며, 상기 그룹들은 서로 독립적으로 프로그램되는 것을 특징으로 하는 프로그램 방법.
  9. 제 1 항에 있어서,
    상기 새도우 프로그램 방식의 경우, 상기 YZ 평면의 N번째 층의 메모리 셀들에 상위 비트 데이터가 프로그램되기 이전에 상기 YZ 평면의 (N-1)번째 층의 메모리 셀들이 하위 및 상위 비트 데이터로 그리고 상기 YZ 평명의 (N+1)번째 층의 메모리 셀들이 하위 비트 데이터로 프로그램되는 것을 특징으로 하는 프로그램 방법.
  10. 비트 라인들과 스트링 선택 라인들의 교차 영역들에 형성되며, 각각이 기판 상에 수직하게 다층 구조로 형성된 메모리 셀들을 갖는 스트링들을 포함하는 불 휘발성 메모리 장치의 프로그램 방법에 있어서:
    새도우 프로그램 방식에 따라 상기 다층 구조의 각 층의 XZ 평면에 속한 메 모리 셀들을 멀티-비트 데이터로 프로그램하는 것을 특징으로 하는 프로그램 방법.
  11. 제 10 항에 있어서,
    상기 비트 라인들은 YZ 평면에 수직하게 배열되며,
    상기 YZ 평면의 N번째 층(여기서, N은 1 또는 그 보다 큰 정수)에 대응하는 상기 XZ 평면의 메모리 셀들이 프로그램될 때, 상기 비트 라인들은 동시에 활성화되는 것을 특징으로 하는 프로그램 방법.
  12. 제 10 항에 있어서,
    상기 비트 라인들은 YZ 평면에 수직하게 배열되고 제 1 그룹과 제 2 그룹으로 구분되며,
    상기 YZ 평면의 N번째 층에 대응하는 상기 XZ 평면의 메모리 셀들이 프로그램될 때, 상기 비트 라인들은 그룹 단위로 활성화되는 것을 특징으로 하는 프로그램 방법.
  13. 비트 라인들과 스트링 선택 라인들의 교차 영역들에 각각 형성되며, 각각이 기판 상에 수직하게 다층 구조로 형성된 메모리 셀들을 갖는 스트링들을 포함한 3차원 수직 채널 어레이와; 그리고
    상기 3차원 수직 채널 어레이에 대한 프로그램 동작을 제어하도록 구성된 수단을 포함하며,
    상기 3차원 수직 채널 어레이는 상기 수단의 제어하에 새도우 프로그램 방식에 따라 YZ 평면의 각 층에 속한 메모리 셀들을 멀티-비트 데이터로 프로그램하며; 그리고
    상기 YZ 평면의 N번째 층(여기서, N은 1 또는 그 보다 큰 정수)의 메모리 셀들이 프로그램되는 경우, 상기 YZ 평면의 다른 층의 메모리 셀들이 프로그램되기 이전에 상기 N번째 층에 대응하는 XZ 평면의 나머지 메모리 셀들이 프로그램되고,
    상기 비트 라인들의 각각에 상기 스트링 선택 라인들이 대응되고,
    상기 스트링 선택 라인들은 2 또는 그 보다 많은 스트링 선택 라인들로 구성된 복수의 그룹들로 구분되고,
    상기 YZ 평면의 상기 N번째 층의 메모리 셀들이 프로그램되는 경우, 상기 N번째 층에 대응하는 상기 XZ 평면의 나머지 메모리 셀들은 상기 복수의 그룹들의 각각의 스트링 선택 라인들이 사전에 정해진 순서에 따라 선택된 상태에서 프로그램되는 불 휘발성 메모리 장치.
  14. 제 13 항에 있어서,
    상기 YZ 평면의 상기 N번째 층의 메모리 셀들이 프로그램되는 경우, 상기 N번째 층에 대응하는 상기 XZ 평면의 나머지 메모리 셀들은 스트링 선택 라인 단위로 프로그램되는 불 휘발성 메모리 장치.
  15. 삭제
  16. 적어도 하나의 불 휘발성 메모리 장치와; 그리고
    상기 적어도 하나의 불 휘발성 메모리 장치를 제어하도록 구성된 메모리 제어기를 포함하며,
    상기 적어도 하나의 불 휘발성 메모리 장치는 청구항 13에 기재된 불 휘발성 메모리 장치를 포함하는 메모리 시스템.
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