JP2008251138A - 不揮発性半導体メモリ、不揮発性半導体メモリの制御方法、不揮発性半導体メモリシステム、及びメモリカード - Google Patents

不揮発性半導体メモリ、不揮発性半導体メモリの制御方法、不揮発性半導体メモリシステム、及びメモリカード Download PDF

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Abstract

【課題】 メモリセルの微細化及び閾値電圧の細分化に対して高いデータ信頼性を維持することが可能な不揮発性半導体メモリ、不揮発性半導体メモリシステム、不揮発性半導体メモリの制御方法、及びメモリカードを提供する。
【解決手段】 ブロックＢＬＫ内のワード線ＷＬ０乃至ワード線ＷＬ３１について、４つの読み出しレベルそれぞれに対する共通読み出し電圧ＶRLM、ＶRA、ＶRB、及びＶRCが設定され、更に、ワード線ＷＬ０に対しては、共通読み出し電圧ＶRLM、ＶRA、ＶRB、及びＶRCに加え、共通読み出し電圧よりも電圧の高い補正読み出し電圧ＶRLM+、ＶRA+、ＶRA++、ＶRA+++、ＶRB+、ＶRB++、ＶRB+++、ＶRC+、ＶRC++、ＶRC+++が設定される。ブロックＢＬＫ内の最終書き込みページと補正ページとを比較し、選択ワード線ＷＬに印加する読み出し電圧Ｖselectを選択する。
【選択図】 図８

Description

本発明は、不揮発性半導体メモリ、不揮発性半導体メモリの制御方法、不揮発性半導体メモリシステム、及びメモリカードに関する。
従来、電気的書き換えが可能で、且つ、高集積化が可能な不揮発性半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリにおいては、複数の隣接するメモリセル同士をソース及びドレイン領域を共有する形で直列接続してＮＡＮＤセルユニットを構成し、ＮＡＮＤセルユニットの両端はそれぞれ選択ゲートトランジスタを介してビット線及びソース線に接続される。
ＮＡＮＤ型フラッシュメモリのメモリセルは、半導体基板にトンネル絶縁膜を介して形成された浮遊ゲート電極、及びこの浮遊ゲート電極上にゲート間絶縁膜を介して積層された制御ゲート電極を有し、浮遊ゲート電極に蓄積された電荷の多寡による閾値電圧の変化を利用してデータを不揮発に記憶する。具体的には、浮遊ゲート電極に電子を注入した閾値電圧の高い状態をデータ“０”、浮遊ゲート電極の電子を放出した閾値電圧の低い状態をデータ“１”として２値データの記憶を行う。また、近年では閾値電圧を細分化して、４値などの多値記憶を行う技術が開発されている。
しかしながら、上述した閾値電圧の細分化及びメモリセルの微細化に伴い、特に選択ゲートトランジスタに隣接するメモリセルトランジスタでのデータの誤書き込みが発生し、ＮＡＮＤ型フラッシュメモリの信頼性が低下するという問題点があった。このような問題に対して、例えば選択ゲートトランジスタの隣にデータ記憶に利用されないダミーセルトランジスタを配置する方法が開示されているが、信頼性の低下を防ぐには十分ではない（例えば、特許文献１参照。）。
特開２００６−１８６３５９号公報
メモリセルの微細化及び閾値電圧の細分化に対して高いデータ信頼性を維持することが可能な不揮発性半導体メモリ、不揮発性半導体メモリシステム、不揮発性半導体メモリの制御方法、及びメモリカードを提供する。
本発明の一態様に係る不揮発性半導体メモリは、電気的に書き換え可能であり閾値電圧に応じて少なくとも２値以上のデータを保持可能なメモリセルトランジスタが直列に複数接続されるメモリセル群と、当該メモリセル群の一端部とソース線との間に接続される第１の選択トランジスタと、当該メモリセル群の他端部とビット線との間に接続される第２の選択トランジスタとを有するＮＡＮＤセルユニットを複数配列して構成されるブロックを有するメモリセルアレイと、前記ブロック内において隣接する前記ＮＡＮＤセルユニット間で、同一行にある前記メモリセルトランジスタのゲート電極を共通接続する複数のワード線と、前記ブロック内において隣接する前記ＮＡＮＤセルユニット間で、前記第１の選択トランジスタのゲート電極を共通接続する第１の選択ゲート線と、前記ブロック内において隣接する前記ＮＡＮＤセルユニット間で、前記第２の選択トランジスタのゲート電極を共通接続する第２の選択ゲート線とを具備し、前記ブロック内における複数の前記ワード線の中で、前記第１の選択ゲート線に隣接する第１のワード線または前記第２の選択ゲート線に隣接する第２のワード線に接続される前記メモリセルトランジスタに保持されたデータを読み出す読み出し動作において、前記第１のワード線または前記第２のワード線に印加される読み出し電圧は、前記メモリセルトランジスタに保持可能なデータを区別する読み出しレベルそれぞれに対して複数設定され、前記第１のワード線または前記第２のワード線に接続された前記メモリセルトランジスタへデータを書き込む書き込み動作の終了後に生じた当該データの閾値電圧の変化に対応して選択されることを特徴とする。
本発明の別態様に係る不揮発性半導体メモリは、電気的に書き換え可能なメモリセルトランジスタが直列に複数接続されるメモリセル群と、当該メモリセル群の一端部とソース線との間に接続される第１の選択トランジスタと、当該メモリセル群の他端部とビット線との間に接続される第２の選択トランジスタとを有するＮＡＮＤセルユニットを複数配列して構成されるブロックを有するメモリセルアレイと、前記ブロック内において隣接する前記ＮＡＮＤセルユニット間で、同一行にある前記メモリセルトランジスタのゲート電極を共通接続する複数のワード線と、前記ブロック内において隣接する前記ＮＡＮＤセルユニット間で、前記第１の選択トランジスタのゲート電極を共通接続する第１の選択ゲート線と、前記ブロック内において隣接する前記ＮＡＮＤセルユニット間で、前記第２の選択トランジスタのゲート電極を共通接続する第２の選択ゲート線とを具備し、前記ブロック内において、複数の前記ワード線の中の１つと複数の前記ビット線の一部とにより選択される前記メモリセルトランジスタの集合が偶数ページを構成し、当該ワード線と複数の前記ビット線の他部とにより選択される前記メモリセルトランジスタの集合が奇数ページを構成し、前記メモリセルトランジスタは、前記偶数ページ及び前記奇数ページそれぞれに対して、上位ページデータ“ｘ（ｘは０または１）”と下位ページデータ“ｙ（ｙは０または１）”とにより定義され、閾値電圧の順にデータ“１１”、データ“０１”、データ“００”、及びデータ“１０”が割り付けられた４値データ“ｘｙ”の１つを不揮発に保持可能であり、前記偶数ページの下位ページ、前記奇数ページの下位ページ、前記偶数ページの上位ページ、及び前記奇数ページの上位ページはそれぞれ前記ブロック内において一括してデータの書き込み及び読み出し動作が行われる単位であり、前記ブロック内における書き込み動作は、前記第１のワード線から順に前記第２のワード線まで、且つ、複数の前記ワード線それぞれにおいて偶数ページの下位ページ、奇数ページの下位ページ、偶数ページの上位ページ、奇数ページの上位ページの順に行われ、前記上位ページに書き込みがされる前の前記下位ページ読み出し動作において、前記データ“１１”を保持する前記メモリセルトランジスタの閾値分布と前記データ“０１”を保持する前記メモリセルトランジスタの閾値分布との間の電圧範囲に第１の読み出しレベルが設定され、前記上位ページに書き込みがされた後の読み出し動作において、前記データ“１１”を保持する前記メモリセルトランジスタの閾値分布と前記データ“０１”を保持する前記メモリセルトランジスタの閾値分布との間の電圧範囲に第２の読み出しレベル、前記データ“０１”を保持する前記メモリセルトランジスタの閾値分布と前記データ“００”を保持する前記メモリセルトランジスタの閾値分布との間に第３の読み出しレベル、及び、前記データ“００”を保持する前記メモリセルトランジスタの閾値分布と前記データ“１０”を保持する前記メモリセルトランジスタの閾値分布との間に第４の読み出しレベルがそれぞれ設定され、複数の前記ワード線において共通に、前記第１の読み出しレベルに対して第１の共通読み出し電圧、前記第２の読み出しレベルに対して第２の共通読み出し電圧、前記第３の読み出しレベルに対して第３の共通読み出し電圧、及び前記第４の読み出しレベルに対して第４の共通読み出し電圧が設定され、前記第１のワード線には、前記第１の読み出しレベルにおいて、前記第１の共通読み出し電圧よりも電圧の高い第１の補正読み出し電圧、前記第２の読み出しレベルにおいて、前記第２の共通読み出し電圧よりも電圧の高い第２の補正読み出し電圧、前記第２の補正読み出し電圧よりも電圧の高い第３の補正読み出し電圧、及び前記第３の補正読み出し電圧よりも電圧の高い第４の補正読み出し電圧、前記第３の読み出しレベルにおいて、前記第３の共通読み出し電圧よりも電圧の高い第５の補正読み出し電圧、前記第５の補正読み出し電圧よりも電圧の高い第６の補正読み出し電圧、及び前記第６の補正読み出し電圧よりも電圧の高い第７の補正読み出し電圧、及び前記第４の読み出しレベルにおいて、前記第４の共通読み出し電圧よりも電圧の高い第８の補正読み出し電圧、前記第８の補正読み出し電圧よりも電圧の高い第９の補正読み出し電圧、及び前記第９の補正読み出し電圧よりも電圧の高い第１０の補正読み出し電圧が設定され、前記第１のワード線の前記偶数ページの下位ページの読み出し動作において、前記第１のワード線の前記奇数ページの下位ページに書き込みが行われていなければ前記第１の共通読み出し電圧、前記第１のワード線の前記奇数ページの下位ページに書き込みが行われており、且つ、前記第１のワード線の前記偶数ページの上位ページに書き込みが行われていなければ前記第１の補正読み出し電圧、前記第１のワード線の前記偶数ページの上位ページに書き込みが行われており、且つ、前記第１のワード線の前記奇数ページの上位ページに書き込みが行われていなければ前記第３の共通読み出し電圧、前記第１のワード線の前記奇数ページの上位ページに書き込みが行われており、且つ、前記第１のワード線と前記第２のワード線との間の第３のワード線の前記奇数上位ページに書き込みが行われていなければ前記第５の補正読み出し電圧、前記第３のワード線の前記奇数上位ページに書き込みが行われており、且つ、前記第３のワード線と前記第２の選択ゲート線との間の第４のワード線の前記奇数上位ページに書き込みが行われていなければ前記第６の補正読み出し電圧、前記第４のワード線の前記奇数上位ページに書き込みが行われていれば前記第７の補正読み出し電圧を選択し、前記第１のワード線の前記奇数ページの下位ページの読み出し動作において、前記第１のワード線の前記偶数ページの上位ページに書き込みが行われていなければ前記第１の共通読み出し電圧、前記第１のワード線の前記偶数ページの上位ページに書き込みが行われており、且つ、前記第１のワード線の前記奇数ページの上位ページに書き込みが行われていなければ前記第１の補正読み出し電圧、前記第１のワード線の前記奇数ページの上位ページに書き込みが行われており、且つ、前記第３のワード線の前記奇数上位ページに書き込みが行われていなければ前記第３の共通読み出し電圧、前記第３のワード線の前記奇数上位ページに書き込みが行われており、且つ、前記第４のワード線の前記奇数上位ページに書き込みが行われていなければ前記第５の補正読み出し電圧、前記第４のワード線の前記奇数上位ページに書き込みが行われていれば前記第６の補正読み出し電圧を選択し、前記第１のワード線の前記偶数ページの上位ページの読み出し動作において、前記第１のワード線の前記奇数ページの上位ページに書き込みが行われていなければ前記第２の共通読み出し電圧或いは前記第４の共通読み出し電圧、前記第１のワード線の前記奇数ページの上位ページに書き込みが行われており、且つ、前記第３のワード線の前記奇数上位ページに書き込みが行われていなければ前記第２の補正読み出し電圧或いは前記第８の補正読み出し電圧、前記第３のワード線の前記奇数上位ページに書き込みが行われており、且つ、前記第４のワード線に書き込みが行われていなければ前記第３の補正読み出し電圧或いは前記第９の補正読み出し電圧、前記第４のワード線に書き込みが行われていれば前記第４の補正読み出し電圧或いは前記第１０の補正読み出し電圧を選択し、前記第１のワード線の前記奇数ページの上位ページの読み出し動作において、前記第３のワード線の前記奇数ページの上位ページに書き込みが行われていなければ前記第２の共通読み出し電圧或いは前記第４の共通読み出し電圧、前記第３のワード線の前記奇数ページの上位ページに書き込みが行われており、且つ、前記第４のワード線の前記奇数ページの上位ページに書き込みが行われていなければ前記第２の補正読み出し電圧或いは前記第８の補正読み出し電圧、前記第４のワード線の前記奇数ページの上位ページに書き込みが行われていれば前記第３の補正読み出し電圧或いは前記第９の補正読み出し電圧を選択し、前記第２のワード線には、前記第１の読み出しレベルにおいて、前記第１の共通読み出し電圧よりも電圧の高い第１１の補正読み出し電圧、前記第２の読み出しレベルにおいて、前記第２の共通読み出し電圧よりも電圧の高い第１２の補正読み出し電圧、前記第３の読み出しレベルにおいて、前記第３の共通読み出し電圧よりも電圧の高い第１３の補正読み出し電圧、及び前記第４の読み出しレベルにおいて、前記第４の共通読み出し電圧よりも電圧の高い第１４の補正読み出し電圧が設定され、前記第２のワード線の前記偶数ページの下位ページの読み出し動作において、前記第２のワード線の前記奇数ページの下位ページに書き込みが行われていなければ前記第１の共通読み出し電圧、前記第２のワード線の前記奇数ページの下位ページに書き込みが行われており、且つ、前記第２のワード線の前記偶数ページの上位ページに書き込みが行われていなければ前記第１１の補正読み出し電圧、前記第２のワード線の前記偶数ページの上位ページに書き込みが行われており、且つ、前記第２のワード線の前記奇数ページの上位ページに書き込みが行われていなければ前記第３の共通読み出し電圧、前記第２のワード線の前記奇数ページの上位ページに書き込みが行われていれば前記第１３の補正読み出し電圧を選択し、前記第２のワード線の前記奇数ページの下位ページの読み出し動作において、前記第２のワード線の前記偶数ページの上位ページに書き込みが行われていなければ前記第１の共通読み出し電圧、前記第２のワード線の前記偶数ページの上位ページに書き込みが行われており、且つ、前記第２のワード線の前記奇数ページの上位ページに書き込みが行われていなければ前記第１１の補正読み出し電圧、前記第２のワード線の前記奇数ページの上位ページに書き込みが行われていれば前記第３の共通読み出し電圧を選択し、前記第２のワード線の前記偶数ページの上位ページの読み出し動作において、前記第２のワード線の前記奇数ページの上位ページに書き込みが行われていなければ前記第２の共通読み出し電圧或いは前記第４の共通読み出し電圧、前記第２のワード線の前記奇数ページの上位ページに書き込みが行われていれば前記第１２の補正読み出し電圧或いは前記第１４の補正読み出し電圧を選択し、前記第１のワード線の前記奇数ページの上位ページの読み出し動作において、前記第２の共通読み出し電圧或いは前記第４の共通読み出し電圧を選択することを特徴とする。
また、本発明の更に別態様に係る不揮発性半導体メモリの制御方法は、電気的に書き換え可能であり閾値電圧に応じて少なくとも２値以上のデータを保持可能なメモリセルトランジスタが直列に複数接続されるメモリセル群と、当該メモリセル群の一端部とソース線との間に接続される第１の選択トランジスタと、当該メモリセル群の他端部とビット線との間に接続される第２の選択トランジスタとを有するＮＡＮＤセルユニットを複数配列して構成されるブロックを有するメモリセルアレイと、前記ブロック内において隣接する前記ＮＡＮＤセルユニット間で、同一行にある前記メモリセルトランジスタのゲート電極を共通接続する複数のワード線と、前記ブロック内において隣接する前記ＮＡＮＤセルユニット間で、前記第１の選択トランジスタのゲート電極を共通接続する第１の選択ゲート線と、前記ブロック内において隣接する前記ＮＡＮＤセルユニット間で、前記第２の選択トランジスタのゲート電極を共通接続する第２の選択ゲート線とを具備する不揮発性半導体メモリの制御方法であって、前記ブロック内における複数の前記ワード線の中で、前記第１の選択ゲート線に隣接する第１のワード線または前記第２の選択ゲート線に隣接する第２のワード線に接続される前記メモリセルトランジスタに保持されたデータを読み出す読み出し動作において、当該第１のワード線または第２のワード線に印加される読み出し電圧を、前記メモリセルトランジスタに保持可能なデータを区別する読み出しレベルそれぞれに対して複数設定される読み出し電圧の中から、前記第１のワード線または前記第２のワード線に接続された前記メモリセルトランジスタへデータを書き込む書き込み動作の終了後に生じた当該データの閾値電圧の変化に対応して選択することを特徴とする。
本発明によれば、メモリセルの微細化及び閾値電圧の細分化に対して高いデータ信頼性を維持することが可能な不揮発性半導体メモリ、不揮発性半導体メモリシステム、不揮発性半導体メモリの制御方法、及びメモリカードを提供できる。
以下、本発明の実施形態について図面を参照して説明する。
［第１の実施形態］
図１は、本発明の第１の実施形態に係るメモリシステムの構成を示すブロック図である。
本実施形態に係るメモリシステムは、フラッシュメモリコントローラ（以下、メモリコントローラと称す）１、及びメモリコントローラ１により制御される不揮発性半導体メモリ、例えばＮＡＮＤ型フラッシュメモリ２を有する。
メモリコントローラ１は、ホストインタフェース３、フラッシュメモリインタフェース４、バッファ５、記憶部としての強誘電体メモリ（以下、ＦｅＲＡＭ（Ferroelectric Random Access Memory）と称す）６、ライトバックバッファ７、ＭＣＵ（Micro Control Unit）８、及びマイクロコードメモリ９を有する。
ホストインタフェース３は、図示略のホスト装置とメモリコントローラ１との間のインタフェース処理を行い、フラッシュメモリインタフェース４は、メモリコントローラ１とＮＡＮＤ型フラッシュメモリ２との間のインタフェース処理を行う。ここでホスト装置とは、メモリシステム外部からメモリシステムの制御を行う各種電子機器である。
バッファ５は、例えばＦｅＲＡＭ等で構成され、図示略のホスト装置から送信されるデータをＮＡＮＤ型フラッシュメモリ２へ書き込む際に、一定量のデータを一時的に記憶したり、ＮＡＮＤ型フラッシュメモリ２から読み出されるデータをホスト装置へ送り出す際に一定量のデータを一時的に記憶したりする。
ＦｅＲＡＭ６は、例えば、ホスト装置が指定する論理アドレスとＮＡＮＤ型フラッシ
ュメモリ２内部の物理アドレスとの対応を示す論理‐物理アドレス変換テーブル、ＮＡＮＤ型フラッシュメモリ２内部に記憶されるファイルの連鎖情報を示すＦＡＴ（File Allocation Table）、及び後述する最終ページアドレスを記憶する。ＦｅＲＡＭ６はＮＡＮＤ型フラッシュメモリ２と比較して高速動作が可能であるため、頻繁なアクセスが予想される上記データをＮＡＮＤ型フラッシュメモリ２ではなくＦｅＲＡＭ６に記憶することで、メモリシステムの動作速度が向上する。
また、ＦｅＲＡＭ６の一部領域は不揮発性キャッシュとして使用される。即ち、データ読み出し時はＦｅＲＡＭ６にデータをコピーし、この情報は同時にバッファ５を介してホスト装置に読み出される。一旦読み出された論理アドレスの情報は、既にＦｅＲＡＭ６内部に記憶されているので、２回目以降は高速に読み出される。
ライトバックバッファ７は、例えばＦｅＲＡＭ等で構成される。ＦｅＲＡＭ６内部のキャッシュ領域の使用率が上がった場合は、ライトバックバッファ７を介してＮＡＮＤ型フラッシュメモリ２にデータを書き戻す。データの書き戻しはアクセス頻度が低いものから行うことが望ましい。
ＭＣＵ８は、ホストインタフェース３、フラッシュメモリインタフェース４、バッファ５、ＦｅＲＡＭ６、ライトバックバッファ７等を含むメモリコントローラ１全体の動作を制御し、更に後述する演算処理を行う。
マイクロコードメモリ９は、ＭＣＵ８の命令コードなどを格納する。
ＮＡＮＤ型フラッシュメモリ２は、メモリセルアレイ１０、入出力制御回路１１、アドレスレジスタ１２、コマンドレジスタ１３、主制御回路１４、電圧発生回路１５、ロウ制御回路１６、カラム制御回路１７、センスアンプ回路１８、選択回路１９、及びソース線ドライバ２０を有する。メモリセルアレイ１０の等価回路を図２に示す。以下、図１及び図２を参照して説明する。
図２に示すように、メモリセルアレイ１０は、後述する浮遊ゲート電極ＦＧに保持される電子の多寡によりデータを区別可能な複数のメモリセルトランジスタＭＴが直列に接続されるメモリセル群ＭＧと、メモリセル群ＭＧの一端部とソース線ＳＬとの間に接続される第１の選択トランジスタＳＴ１と、メモリセル群ＭＧの他端部とビット線ＢＬとの間に接続される第２の選択トランジスタＳＴ２とを有するＮＡＮＤセルユニットＮＵを複数配列して構成されるブロックＢＬＫを有する。メモリセルアレイ１０は、複数のブロック（ＢＬＫｉ、ＢＬＫｉ＋１、ＢＬＫｉ＋２・・・）を配列して構成される。これら複数のブロック（ＢＬＫｉ、ＢＬＫｉ＋１、ＢＬＫｉ＋２・・・）は同様の構造を有するため、以下、特定のブロックＢＬＫに関して説明する。メモリセルアレイ１０は、例えば２０４８個のブロックＢＬＫを有し、データの消去はブロックＢＬＫ単位で行われ、書き込み及び読み出しは後述するページ単位で行われる。
ブロックＢＬＫ内においてＮＡＮＤセルユニットＮＵを構成するメモリセル群ＭＧは、それぞれ３２個のメモリセルトランジスタＭＴ０乃至ＭＴ３１（以下、一般にメモリセルトランジスタＭＴと称する場合がある）を有する。隣接するＮＡＮＤセルユニットＮＵ間において、同一行にある前記メモリセルトランジスタＭＴが有するゲート電極を共通接続する３２本のワード線ＷＬ０乃至ＷＬ３１（以下、一般にワード線ＷＬと称する場合がある）と、第１の選択トランジスタＳＴ１が有するゲート電極を共通接続する第１の選択ゲート線ＳＧＳと、第２の選択トランジスタＳＴ２が有するゲート電極を共通接続する第２の選択ゲート線ＳＧＤとが配線されている。
入出力制御回路１１は、ＮＡＮＤ型フラッシュメモリ２外部との信号の授受を司り、例えばメモリコントローラ１から入力されるデータをセンスアンプ回路１８に、アドレスをアドレスレジスタ１２に、また各種コマンドをコマンドレジスタ１３にそれぞれ転送する。
アドレスレジスタ１２は、入出力制御回路１１を介して入力されるアドレスをラッチし、カラム制御回路１７にカラムアドレスを、またロウ制御回路１６にロウアドレス及びブロックアドレスをそれぞれ転送する。
コマンドレジスタ１３は、入出力制御回路１１を介して入力される各種コマンドをラッチし、主制御回路１４に転送する。
ロウ制御回路１６は、アドレスレジスタ１２から送られるブロックアドレスをデコードしてメモリセルアレイ１０内部の特定のブロックＢＬＫを選択するブロックデコーダとしての機能、ロウアドレスをデコードするロウデコーダとしての機能、デコードされたロウアドレスに従いブロックＢＬＫ内部の複数のワード線ＷＬ、第１の選択ゲート線ＳＧＳ、及び第２の選択ゲート線ＳＧＤに印加する電圧を制御するゲート線ドライバとしての機能を有する。
カラム制御回路１７は、アドレスレジスタ１２から送られるカラムアドレスをデコードして、カラムアドレスごとの書き込みデータをセンスアンプ回路１８にセットする。
センスアンプ回路１８は、複数のセンスアンプＳＡを具備し、選択回路１９を介して、ブロックＢＬＫ内のビット線ＢＬにおいて端から数えて偶数番目のビット線ＢＬから構成されるグループである偶数ビット線ＢＬｅ、或いは奇数番目のビット線ＢＬから構成されるグループである奇数ビット線ＢＬｏのいずれか一方に選択的に接続され、且つ、偶数ビット線ＢＬｅ、或いは奇数ビット線ＢＬｏの電位を検出してデータキャッシュで保持する。
選択回路１９は、２つのグループのビット線ＢＬから一方のみを選択してセンスアンプＳＡに接続し、且つ、２つのグループのビット線ＢＬの他方を非選択としてセンスアンプＳＡに接続しない。また、データ読み出し時には非選択側のビット線ＢＬを接地することによりビット線間の結合ノイズを低減させる。
ソース線ドライバ２０は、ソース線ＳＬに電圧を印加する。
電圧発生回路１５は、主制御回路１４に制御されて、後述する書き込み電圧Ｖpgm、書き込みパス電圧Ｖpass、読み出し電圧Ｖselect、読み出しパス電圧Ｖread等、ロウ制御回路１６に必要な高電圧を発生する。
主制御回路１４は、コマンドレジスタ１３から送られるコマンドに基づき、書き込み、読み出し、消去等の動作を制御する。例えば、書き込み動作においては、書き込み動作に必要な電圧の制御や、書き込み電圧Ｖpgm印加動作及び後述するベリファイ読み出し動作のタイミング制御、所望の書き込み動作が終了するまで書き込み電圧Ｖpgm印加動作とベリファイ読み出し動作を繰り返す制御等を行う。
本実施形態に係るメモリセルアレイ１０においては、ブロックＢＬＫ内において１本のワード線ＷＬ及び偶数ビット線ＢＬｅにより選択されるメモリセルトランジスタＭＴの集合が、書き込み及び読み出しの単位である１ページ（偶数ページ）を構成し、１本のワード線ＷＬ及び奇数ビット線ＢＬｏにより選択されるメモリセルトランジスタＭＴの集合が他の１ページ（奇数ページ）を構成する。
また、メモリセルトランジスタＭＴはそれぞれ、上位ページデータ“ｘ”と下位ページデータ“ｙ”とにより定義され、閾値電圧の順にデータ“Ｅ”＝“１１”、データ“Ａ”＝“０１”、データ“Ｂ”＝“００”、データ“Ｃ”（データ“ＬＭ”）＝“１０”が割り付けられた４値データ“ｘｙ”の１つを保持可能である。即ち、上述した偶数ページ、奇数ページのそれぞれに上位ページ、下位ページが割り当てられる。従って、１本のワード線ＷＬに対して、偶数ページの下位ページ（以下、偶数下位ページと称す）、奇数ページの下位ページ（以下、奇数下位ページと称す）、偶数ページの上位ページ（以下、偶数上位ページと称す）、奇数ページの上位ページ（以下、奇数上位ページと称す）の４ページが対応する。
次に、本実施形態に係るメモリシステムにおけるデータの書き込み動作について説明する。メモリセルアレイ１０内のブロックＢＬＫにおけるデータの書き込みは、ブロックＢＬＫ内部で最もソース線ＳＬ側のワード線ＷＬであり、第１の選択ゲート線ＳＧＳに隣接するワード線ＷＬ０（第１のワード線）から順に、第２の選択ゲート線ＳＧＤに隣接するワード線ＷＬ３１（第２のワード線）まで行われる。また、１本のワード線ＷＬにおいては、偶数下位ページ、奇数下位ページ、偶数上位ページ、奇数上位ページの順に書き込みが行われる。ブロックＢＬＫ内の各ページには、図３に示すように、書き込み順に対応してページ０からページ７ｆまでのページ番号が割り当てられる。図３は、ブロックＢＬＫ内のページ構成を示す概念図である。
例えば、ワード線ＷＬ０において、ページ０が偶数下位ページ、ページ１が奇数下位ページ、ページ２が偶数上位ページ、ページ３が奇数上位ページである。尚、メモリシステムの外部ではこれらのページに対してそれぞれ異なる論理アドレスが割り当てられる。以下、データの書き込み及び読み出しの対象となるページに対応するワード線ＷＬを選択ワード線ＷＬと称して、選択ワード線ＷＬに接続されたメモリセルトランジスタＭＴへデータを書き込む場合について説明する。
選択ワード線ＷＬに接続されたメモリセルトランジスタＭＴにデータを書き込む書き込み動作においては、ロウ制御回路１６が、例えば選択ワード線ＷＬに２０Ｖ程度の書き込み電圧Ｖpgmを、非選択のワード線ＷＬには１０Ｖ程度の書き込みパス電圧Ｖpass（＜Ｖpgm）を印加する。書き込みパス電圧Ｖpassは、書き込み動作において保持されるデータに関わらずメモリセルトランジスタＭＴをオンさせる電圧である。また、第１の選択ゲート線ＳＧＳには０Ｖを、第２の選択ゲート線ＳＧＤ及びソース線ＳＬにはＶddを印加する。Ｖddは、ここでは第２の選択トランジスタＳＴ２をオンさせる電圧であり、例えば２Ｖ程度とされる。
データを書き込むべきメモリセルトランジスタＭＴを含むＮＡＮＤセルユニットＮＵに接続されたビット線ＢＬには、０Ｖが印加されており、第１の選択トランジスタＳＴ１がオフ状態、第２の選択トランジスタＳＴ２がオン状態、また、非選択のワード線ＷＬには書き込みパス電圧Ｖpassが印加されているため、ビット線ＢＬの電圧０Ｖが書き込みの対象となるメモリセルトランジスタＭＴのチャネルに転送される。選択ワード線ＷＬには書き込み電圧Ｖpgmが印加されているため、メモリセルトランジスタＭＴの有する浮遊ゲート電極ＦＧに電子が注入され、データが書き込まれる。
一方、データを書き込むべきでないメモリセルトランジスタＭＴを含むＮＡＮＤセルユニットＮＵに接続されたビット線ＢＬには、Ｖddが印加されており、第１の選択トランジスタＳＴ１、第２の選択トランジスタＳＴ２が共にオフ状態であるため、メモリセル群ＭＧは電気的に浮遊状態となる。その結果、メモリセルトランジスタＭＴのチャネル電位が選択ワード線ＷＬ及び非選択のワード線ＷＬとのカップリングにより上昇する。これにより、書き込み電圧Ｖpgmを印加する選択ワード線ＷＬに接続されるメモリセルトランジスタＭＴであっても、浮遊ゲート電極ＦＧに電子が注入されず、データが書き込まれない。
また、上記書き込み動作は、下位ページ書き込み動作と上位ページ書き込み動作とからなる。以下、図４を参照して下位ページ書き込み動作及び上位ページ書き込み動作について説明する。図４は、本実施形態に係る不揮発性半導体メモリシステムにおいてメモリセルトランジスタＭＴに保持される４値データの閾値分布を示す模式図である。
下位ページ書き込み動作においては、データ“Ｅ”（消去状態）のメモリセルトランジスタＭＴに対して選択的に、データ“Ａ”及びデータ“Ｂ”の閾値分布に跨るような閾値分布を有する中間データ“ＬＭ”（データ“１０”）を書き込む。中間データ“ＬＭ”はその閾値電圧下限値ＶVLMがデータ“Ｂ”の閾値電圧下限値ＶVBより低く、データＡの閾値電圧下限値ＶVAより高いとし、且つ、上位ページ書き込み後のデータ“１０”に対応するデータ“Ｃ”よりもブロードな閾値分布を有する状態である。
上位ページ書き込み動作においては、データ“Ｅ”のメモリセルトランジスタＭＴに対して選択的に“０”書き込みを行って閾値電圧下限値ＶVAのデータ“Ａ”を書き込み、また、ブロードな閾値分布の中間データ“ＬＭ”のメモリセルトランジスタＭＴに対して“０”書き込みを行って閾値電圧下限値ＶVBのデータ“Ｂ”を書き込む。また、中間データ“ＬＭ”のメモリセルトランジスタＭＴに対して“１”書き込みを行う（データ“１０”を維持する）場合は、閾値電圧下限値ＶVCであるデータ“Ｃ”まで閾値分布を変化させる。
上述した書き込み動作は、ベリファイ読み出しと呼ばれる方法を伴って複数回に分けて行われる。ベリファイ読み出しでは、書き込み動作終了後のメモリセルトランジスタＭＴにおける各データの閾値電圧下限値に相当するベリファイ電圧を選択ワード線ＷＬに与えて、プリチャージされたビット線ＢＬがメモリセルトランジスタＭＴを介して放電されるか否かをセンスアンプＳＡにより検出する。
即ち、書き込みがなされたメモリセルトランジスタＭＴは選択ワード線ＷＬに与えられるベリファイ電圧でオンしないため、ビット線ＢＬ電位が放電されない。これに対して、書き込みが不十分であるメモリセルトランジスタＭＴは選択ワード線ＷＬに与えられるベリファイ電圧でオンするため、ビット線ＢＬ電位が放電される。書き込みがなされたメモリセルトランジスタＭＴに対しては、以後書き込みを行わない。書き込みが不十分なメモリセルトランジスタＭＴに対しては、選択ワード線ＷＬに印加する書き込み電圧Ｖpgmを所定の値だけ高めて再度書き込みを行い、データを書き込むべき全てのメモリセルトランジスタＭＴの閾値がベリファイ電圧に達した時に、書き込み動作を終了する。これにより、幅の狭いシャープな閾値分布を得ることができる。
次に、本実施形態に係るメモリシステムにおけるデータの読み出し動作について説明する。読み出し動作においては、ロウ制御回路１６が、選択ワード線ＷＬに読み出し電圧Ｖselect、非選択ワード線ＷＬに５Ｖ程度の読み出しパス電圧Ｖreadを印加する。読み出しパス電圧Ｖreadは、読み出し動作において保持されるデータに関わらずメモリセルトランジスタＭＴをオンさせる電圧である。また、第１の選択ゲート線ＳＧＳ及び第２の選択ゲート線ＳＧＤにはＶddを印加する。
この時、プリチャージされたビット線ＢＬが選択メモリセルトランジスタＭＴを介して放電されるか否かをセンスアンプＳＡにより検出する。即ち、ビット線ＢＬが放電されれば、メモリセルトランジスタＭＴに保持されるデータの閾値電圧は読み出し電圧Ｖselectよりも低く、ビット線ＢＬが放電されなければ、メモリセルトランジスタＭＴに保持されるデータの閾値電圧は読み出し電圧Ｖselectよりも高いと判別される。
読み出し電圧Ｖselectは、以下に説明する各読み出しレベル毎に設定される。説明に当たっては図４を参照する。各読み出しレベルは、メモリセルトランジスタＭＴに保持可能なデータの内、閾値分布が隣り合うデータ同士を互いに区別可能とする一定の電圧範囲として定義する。
本実施形態の場合、メモリセルトランジスタＭＴは、上位ページが未書き込みの場合の読み出し動作において、データ“Ｅ”とデータ“ＬＭ”を区別するＬＭレベル（第１の読み出しレベル）、上位ページが書き込み済みの場合の読み出し動作において、データ“Ｅ”とデータ“Ａ”、データ“Ｂ”、及びデータ“Ｃ”を区別するＡレベル（第２の読み出しレベル）、データ“Ｅ”及びデータ“Ａ”とデータ“Ｂ”及びデータ“Ｃ”を区別するＢレベル（第３の読み出しレベル）、データ“Ｅ”、データ“Ａ”、及びデータ“Ｂ”とデータ“Ｃ”を区別するＣレベル（第４の読み出しレベル）の４つの読み出しレベルを有する。
上位ページが未書き込みの場合の下位ページ読み出し動作においては、ＬＭレベルに設定された読み出し電圧ＶRLMを使用することでメモリセルトランジスタＭＴに保持される下位ページデータを判別できる。上位ページが書き込み済みの場合の下位ページ読み出し動作においては、下位ページのデータ割付が“１”、“１”、“０”、“０”であるので、Ｂレベルに設定された読み出し電圧ＶRBを使用することで選択メモリセルトランジスタＭＴに保持される下位ページデータを判別できる。
また、上位ページの読み出し動作においては、上位ページのデータ割付が“１”、“０”、“０”、“１”であるので、Ａレベル及びＣレベルに設定された読み出し電圧ＶRA及びＶRCを使用することで選択メモリセルトランジスタＭＴに保持される上位ページデータを判別できる。
本実施形態に係るメモリシステムにおいては、ブロックＢＬＫ内のワード線ＷＬ０乃至ワード線ＷＬ３１において共通に、ＬＭレベルに対して第１の共通読み出し電圧ＶRLM、Ａレベルに対して第２の共通読み出し電圧ＶRA、Ｂレベルに対して第３の共通読み出し電圧ＶRB、及びＣレベルに対して第４の共通読み出し電圧ＶRCが設定される。
更に、ワード線ＷＬ０及びワード線ＷＬ３１に対しては、これら第１、第２、第３、及び第４の共通読み出し電圧ＶRLM、ＶRA、ＶRB、及びＶRCに加え、第１、第２、第３、及び第４の共通読み出し電圧ＶRLM、ＶRA、ＶRB、及びＶRCよりも電圧の高い補正読み出し電圧Ｖselectが設定されるという特徴を有する。これは、ワード線ＷＬ０及びワード線ＷＬ３１において発生するデータの誤書き込みを考慮したものである。以下、ワード線ＷＬ０及びワード線ＷＬ３１において発生するデータの誤書き込みについて説明する。
ＷＬ０及びＷＬ３１において発生するデータの誤書き込みについて説明するに当たり、先ず、ＮＡＮＤセルユニットＮＵの断面構成を説明する。図５は、ＮＡＮＤセルユニットＮＵのビット線ＢＬ方向の断面図である。Ｐ型半導体基板２１上にゲート絶縁膜２２が形成され、ゲート絶縁膜２２上にメモリセルトランジスタＭＴ０乃至ＭＴ３１及び第１、第２の選択トランジスタＳＴ１、ＳＴ２を構成するゲート電極が形成されている。メモリセルトランジスタＭＴ及び第１、第２の選択トランジスタＳＴ１、ＳＴ２のゲート電極は、ゲート絶縁膜２２上に形成された多結晶シリコン層２３、多結晶シリコン層２３上に形成されたゲート間絶縁膜２４、ゲート間絶縁膜２４上に形成された多結晶シリコン層２５を有している。ゲート間絶縁膜２４は、例えばＯＮＯ膜（シリコン酸化膜‐シリコン窒化膜‐シリコン酸化膜の積層構造）で形成される。
メモリセルトランジスタＭＴにおいては、多結晶シリコン層２３は浮遊ゲート電極ＦＧとして機能し、電子を蓄積する。他方、多結晶シリコン層２５は、ビット線ＢＬに直行する方向で隣接するメモリセルトランジスタＭＴ同士で共通接続されており、制御ゲート電極として機能する。これら共通接続される制御ゲート電極がワード線ＷＬを構成する。
また、第１、第２の選択トランジスタＳＴ１、ＳＴ２においては多結晶シリコン層２３と多結晶シリコン層２５はゲート間絶縁膜２４に設けられた開口部を介して電気的に接続されて制御ゲート電極として機能し、多結晶シリコン層２５はビット線に直行する方向で隣接する第１、第２の選択トランジスタＳＴ１、ＳＴ２同士で共通接続されている。これら共通接続される制御ゲート電極が第１、第２の選択ゲート線ＳＧＳ、ＳＧＤを構成する。ゲート電極間に位置するＰ型半導体基板２１表面上には、Ｎ型不純物拡散層２６が形成されている。Ｎ型不純物拡散層２６は隣接するトランジスタ同士で共有されており、ソース（Ｓ）又はドレイン（Ｄ）として機能する。
また、Ｐ型半導体基板２１領域上には、上記メモリセルトランジスタＭＴ及び第１、第２の選択トランジスタＳＴ１、ＳＴ２を被覆するようにして第１の層間絶縁膜２７が形成されている。第１の層間絶縁膜２７中にはソース線ＳＬ側の第１の選択トランジスタＳＴ１の不純物拡散層２６（ソース）に達するコンタクトプラグＣＰ１が形成され、第１の層間絶縁膜２７上には、コンタクトプラグＣＰ１に接続される金属配線層が形成されている。この金属配線層はソース線ＳＬとして機能する。
また、第１の層間絶縁膜２７中にはドレイン側の第２の選択トランジスタＳＴ２の不純物拡散層（ドレイン）に達するコンタクトプラグＣＰ２が形成され、第１の層間絶縁膜２７上には、コンタクトプラグＣＰ２に接続される金属配線層が形成されている。更に、第１の層間絶縁膜上２７には、金属配線層を被覆するようにして第２の層間絶縁膜２８が形成されている。第２の層間絶縁膜２８中には、金属配線層に達するコンタクトプラグＣＰ３が形成され、第２の層間絶縁膜２８上には複数のコンタクトプラグＣＰ３に共通に接続された金属配線層が形成されている。金属配線層はビット線ＢＬとして機能する。
上記の構成を有するメモリセルアレイ１０においては、以下に説明するようなデータ誤書き込みが生じる可能性がある。図６は、選択ワード線ＷＬ０に接続されるデータを書き込むべきでないメモリセルトランジスタＭＴ０（例えば、ワード線ＷＬ０の奇数ページにデータを書き込む際の、偶数ページを構成するメモリセルトランジスタＭＴ０）におけるデータ誤書き込みの発生原理を示す模式図である。
ＮＡＮＤ型フラッシュメモリ２では、書き込みにＦＮ（Fowler-Nordheim）トンネル電流を用いるため、選択ワード線ＷＬ０には、２０Ｖ程度の高い書き込み電圧Ｖpgmを印加する必要がある。
上述したように、書き込み動作においては第１の選択ゲート線ＳＧＳに０Ｖが印加されているため、第１の選択トランジスタＳＴ１によってソース線ＳＬとメモリセルトランジスタＭＴ０がカットオフされる。この時、データを書き込むべきでないメモリセルトランジスタＭＴ０を含むＮＡＮＤセルユニットＮＵに接続されたビット線ＢＬにはＶddが印加されており、第２の選択トランジスタＳＴ２がオフ状態であるため、メモリセル群ＭＧは電気的に浮遊状態となる。その結果、メモリセルトランジスタＭＴのチャネル電位が、書き込み電圧Ｖpgmの印加された選択ワード線ＷＬ０及び書き込みパス電圧Ｖpassの印加された非選択のワード線ＷＬとのカップリングにより上昇する。
これにより、データを書き込むべきでないメモリセルトランジスタＭＴ０を含むＮＡＮＤセルユニットＮＵにおいて、第１の選択ゲートトランジスタＳＴ１とメモリセルトランジスタＭＴ０のチャネル間に高いドレイン−ソース間電圧が印加され、電子が加速されてホットエレクトロンが生じる。或いは、加速された電子の衝突によりホットエレクトロンホールペアが生じる。
このホットエレクトロンが、書き込み電圧Ｖpgmの印加されたデータを書き込むべきでないメモリセルトランジスタＭＴ０の浮遊ゲート電極ＦＧに引きつけられることによりデータの誤書き込み、即ち浮遊ゲート電極ＦＧへの電子注入が生じ、既にデータの書き込まれたメモリセルトランジスタＭＴ０の閾値電圧が高電圧側にシフトする。このような誤書き込み電流はＧＩＤＬ（Gate Induced Drain Leakage）と呼ばれる。尚、ワード線ＷＬ３１に接続されるメモリセルトランジスタＭＴ３１でも同様にＧＩＤＬによるデータの誤書き込みが生じる。
また、ワード線ＷＬ０が非選択の場合であっても、書き込み電圧Ｖpgmよりは低い電圧であるが、書き込みパス電圧Ｖpassがワード線ＷＬ０に印加される。書き込みパス電圧ＶpassはブロックＢＬＫ内にデータを書き込む度に非選択のワード線ＷＬに印加されるため、この書き込みパス電圧Ｖpassによっても、ＧＩＤＬに起因する電子が浮遊ゲート電極ＦＧに少量ずつ注入されデータ誤書き込みが生じ、既にデータの書き込まれたメモリセルトランジスタＭＴ０の閾値電圧が高電圧側にシフトすることが想定される。このようなデータ誤書き込みは、メモリセルの微細化及び閾値電圧の細分化が進行するに従いより顕著になる。
本実施形態に係るメモリシステムにおいては、このようなＧＩＤＬによるデータ誤書き込みを考慮して、ワード線ＷＬ０及びワード線ＷＬ３１に印加する読み出し電圧Ｖselectを補正する。ワード線ＷＬ０に印加する読み出し電圧Ｖselectの補正について以下具体的に説明する。
ワード線ＷＬ０に印加される読み出し電圧Ｖselectに対しては、ＬＭレベルにおいて、第１の共通読み出し電圧ＶRLMに加えて、第１の共通読み出し電圧ＶRLMよりも電圧の高い第１の補正読み出し電圧ＶRLM+、Ａレベルにおいて、第２の共通読み出し電圧ＶRAに加えて、第２の共通読み出し電圧ＶRAよりも電圧の高い第２の補正読み出し電圧ＶRA+、第２の補正読み出し電圧ＶRA+よりも電圧の高い第３の補正読み出し電圧ＶRA++、及び第３の補正読み出し電圧ＶRA++よりも電圧の高い第４の補正読み出し電圧ＶRA+++、Ｂレベルにおいて、第３の共通読み出し電圧ＶRBに加えて、第３の共通読み出し電圧ＶRBよりも電圧の高い第５の補正読み出し電圧ＶRB+、第５の補正読み出し電圧ＶRB+よりも電圧の高い第６の補正読み出し電圧ＶRB++、及び第６の補正読み出し電圧ＶRB++よりも電圧の高い第７の補正読み出し電圧ＶRB+++、Ｃレベルにおいて、第４の共通読み出し電圧ＶRCに加えて、第４の共通読み出し電圧ＶRCよりも電圧の高い第８の補正読み出し電圧ＶRC+、第８の補正読み出し電圧ＶRC+よりも電圧の高い第９の補正読み出し電圧ＶRC++、及び第９の補正読み出し電圧ＶRC++よりも電圧の高い第１０の補正読み出し電圧ＶRC+++が設定される。
上述したように、メモリコントローラ１内のＦｅＲＡＭ６には、各ブロックＢＬＫの最終書き込みページ（各ブロックＢＬＫ内において既にデータが書き込まれているページの中で、最もページ番号の大きいページ）が記憶されている。この最終書き込みページを参照して、図７に示す補正ページまで書き込みが終了している場合には、各読み出しレベルにおける第１、第２、第３、及び第４の共通読み出し電圧ＶRLM、ＶRA、ＶRB、及びＶRCよりも高い補正読み出し電圧Ｖselectを使用してデータの読み出し動作を行う。
ここで、図７は、ワード線ＷＬ０においてＧＩＤＬの影響によるデータの誤書き込みを考慮した読み出し電圧の補正ページを示す表である。また、図８は、ワード線ＷＬ０に接続されるメモリセルトランジスタＭＴ０に保持される各データの閾値分布と、各読み出しレベルに対して設定される読み出し電圧Ｖselectを模式的に示したものである。以下、図７及び図８を参照して補正ページと読み出し電圧Ｖselectとの関係について説明する。
ワード線ＷＬ０の偶数下位ページの読み出し動作においては、ワード線ＷＬ０の奇数下位ページ、ワード線ＷＬ０の奇数上位ページ、ワード線ＷＬ１５（第３のワード線）の奇数上位ページ、ワード線ＷＬ２４（第４のワード線）の奇数上位ページを補正ページとする。即ち、ワード線ＷＬ０の偶数下位ページの読み出し動作において、ワード線ＷＬ０の奇数下位ページまで書き込みが行われている場合に、ワード線ＷＬ０の偶数下位ページの保持データの閾値分布がＧＩＤＬの影響で高電圧側にシフトすることを考慮して、ＬＭレベルに設定された第１の補正読み出し電圧ＶRLM+を使用する。
また、ワード線ＷＬ０の奇数上位ページまで書き込みが行われている場合に、ワード線ＷＬ０の偶数下位ページの保持データの閾値分布がＧＩＤＬの影響で高電圧側にシフトすることを考慮して、Ｂレベルに設定された第５の補正読み出し電圧ＶRB+を使用する。更に、ワード線ＷＬ１５の奇数上位ページまで書き込みが行われている場合に、ワード線ＷＬ０の偶数下位ページの保持データの閾値分布がＧＩＤＬの影響で高電圧側にシフトすることを考慮して、Ｂレベルに設定された第６の補正読み出し電圧ＶRB++を使用する。更にまた、ワード線ＷＬ２４の奇数上位ページまで書き込みが行われている場合に、ワード線ＷＬ０の偶数下位ページの保持データがＧＩＤＬの影響で高電圧側にシフトすることを考慮して、Ｂレベルに設定された第７の補正読み出し電圧ＶRB+++を使用する。
ワード線ＷＬ０の奇数下位ページの読み出し動作においては、ワード線ＷＬ０の偶数上位ページ、ワード線ＷＬ１５の奇数上位ページ、ワード線ＷＬ２４の奇数上位ページを補正ページとする。即ち、ワード線ＷＬ０の奇数下位ページの読み出し動作において、ワード線ＷＬ０の偶数上位ページまで書き込みが行われている場合に、ワード線ＷＬ０の奇数下位ページの保持データの閾値分布がＧＩＤＬの影響で高電圧側にシフトすることを考慮して、ＬＭレベルに設定された第１の補正読み出し電圧ＶRLM+を使用する。
また、ワード線ＷＬ１５の奇数上位ページまで書き込みが行われている場合に、ワード線ＷＬ０の奇数下位ページの保持データの閾値分布がＧＩＤＬの影響で高電圧側にシフトすることを考慮して、Ｂレベルに設定された第５の補正読み出し電圧ＶRB+を使用する。更に、ワード線ＷＬ２４の奇数上位ページまで書き込みが行われている場合に、ワード線ＷＬ０の奇数下位ページの保持データがＧＩＤＬの影響で高電圧側にシフトすることを考慮して、Ｂレベルに設定された第６の補正読み出し電圧ＶRB++を使用する。
ワード線ＷＬ０の偶数上位ページの読み出し動作においては、ワード線ＷＬ０の奇数上位ページ、ワード線ＷＬ１５の奇数上位ページ、ワード線ＷＬ２４の奇数上位ページを補正ページとする。即ち、ワード線ＷＬ０の偶数上位ページの読み出し動作において、ワード線ＷＬ０の奇数上位ページまで書き込みが行われている場合に、ワード線ＷＬ０の偶数上位ページの保持データの閾値分布がＧＩＤＬの影響で高電圧側にシフトすることを考慮して、Ａレベルに設定された第２の補正読み出し電圧ＶRA+及びＣレベルに設定された第８の補正読み出し電圧ＶRC+を使用する。
また、ワード線ＷＬ１５の奇数上位ページまで書き込みが行われている場合に、ワード線ＷＬ０の偶数上位ページの保持データの閾値分布がＧＩＤＬの影響で高電圧側にシフトすることを考慮して、Ａレベルに設定された第３の補正読み出し電圧ＶRA++及びＣレベルに設定された第９の補正読み出し電圧ＶRC++を使用する。更に、ワード線ＷＬ２４の奇数上位ページまで書き込みが行われている場合に、ワード線ＷＬ０の偶数上位ページの保持データがＧＩＤＬの影響で高電圧側にシフトすることを考慮して、Ａレベルに設定された第４の補正読み出し電圧ＶRA+++及びＣレベルに設定された第１０の補正読み出し電圧ＶRC+++を使用する。
ワード線ＷＬ０の奇数上位ページの読み出し動作においては、ワード線ＷＬ１５の奇数上位ページ、ワード線ＷＬ２４の奇数上位ページを補正ページとする。即ち、ワード線ＷＬ０の奇数上位ページの読み出し動作において、ワード線ＷＬ１５まで書き込みが行われている場合に、ワード線ＷＬ０の奇数上位ページの保持データの閾値分布がＧＩＤＬの影響で高電圧側にシフトすることを考慮して、Ａレベルに設定された第２の補正読み出し電圧ＶRA+及びＣレベルに設定された第８の補正読み出し電圧ＶRC+を使用する。
また、ワード線ＷＬ２４の奇数上位ページまで書き込みが行われている場合に、ワード線ＷＬ０の奇数上位ページの保持データの閾値分布がＧＩＤＬの影響で高電圧側にシフトすることを考慮して、Ａレベルに設定された第３の補正読み出し電圧ＶRA++及びＣレベルに設定された第９の補正読み出し電圧ＶRC++を使用する。
また、ワード線ＷＬ３１に関してもワード線ＷＬ０と同様に補正読み出し電圧Ｖselectが設定される。
ワード線ＷＬ３１に印加される読み出し電圧Ｖselectに対しては、ＬＭレベルにおいて、第１の共通読み出し電圧ＶRLMに加えて、第１の共通読み出し電圧ＶRLMよりも電圧の高い第１１の補正読み出し電圧ＶRLM+（ＷＬ３１）、Ａレベルにおいて、第２の共通読み出し電圧ＶRAに加えて、第２の共通読み出し電圧ＶRAよりも電圧の高い第１２の補正読み出し電圧ＶRA+（ＷＬ３１）、Ｂレベルにおいて、第３の共通読み出し電圧ＶRBに加えて、第３の共通読み出し電圧ＶRBよりも電圧の高い第１３の補正読み出し電圧ＶRB+（ＷＬ３１）、Ｃレベルにおいて、第４の共通読み出し電圧ＶRCに加えて、第４の共通読み出し電圧ＶRCよりも電圧の高い第１４の補正読み出し電圧ＶRC+（ＷＬ３１）が設定される。
ワード線ＷＬ３１の偶数下位ページの読み出し動作においては、ワード線ＷＬ３１の奇数下位ページ、ワード線ＷＬ３１の奇数上位ページを補正ページとする。即ち、ワード線ＷＬ３１の偶数下位ページの読み出し動作において、ワード線ＷＬ３１の奇数下位ページまで書き込みが行われている場合に、ワード線ＷＬ３１の偶数下位ページの保持データの閾値分布がＧＩＤＬの影響で高電圧側にシフトすることを考慮して、ＬＭレベルに設定された第１１の補正読み出し電圧ＶRLM+（ＷＬ３１）を使用する。
また、ワード線ＷＬ３１の奇数上位ページまで書き込みが行われている場合に、ワード線ＷＬ３１の偶数下位ページの保持データの閾値分布がＧＩＤＬの影響で高電圧側にシフトすることを考慮して、Ｂレベルに設定された第１３の補正読み出し電圧ＶRB+（ＷＬ３１）を使用する。
ワード線ＷＬ３１の奇数下位ページの読み出し動作においては、ワード線ＷＬ３１の偶数上位ページを補正ページとする。即ち、ワード線ＷＬ３１の奇数下位ページの読み出し動作において、ワード線ＷＬ３１の偶数上位ページまで書き込みが行われている場合に、ワード線ＷＬ３１の奇数下位ページの保持データの閾値分布がＧＩＤＬの影響で高電圧側にシフトすることを考慮して、ＬＭレベルに設定された第１１の補正読み出し電圧ＶRLM+（ＷＬ３１）を使用する。
ワード線ＷＬ３１の偶数上位ページの読み出し動作においては、ワード線ＷＬ３１の奇数上位ページを補正ページとする。即ち、ワード線ＷＬ３１の偶数上位ページの読み出し動作において、ワード線ＷＬ３１の奇数上位ページまで書き込みが行われている場合に、ワード線ＷＬ３１の偶数上位ページの保持データの閾値分布がＧＩＤＬの影響で高電圧側にシフトすることを考慮して、Ａレベルに設定された第１２の補正読み出し電圧ＶRA+（ＷＬ３１）及びＣレベルに設定された第１４の補正読み出し電圧ＶRC+（ＷＬ３１）を使用する。
ワード線ＷＬ３１の奇数上位ページの読み出し動作においては、ワード線ＷＬ３１の奇数上位ページはブロックＢＬＫ内で最後に書き込みが行われるページであるから、ＧＩＤＬの影響による閾値分布のシフトを考慮する必要は無い。従って、Ａレベルに設定された第２の共通読み出し電圧ＶRA及びＣレベルに設定された第４の共通読み出し電圧ＶRCを使用する。
ここで、第１の補正読み出し電圧乃至第１４の補正読み出し電圧ＶRLM+、ＶRA+、ＶRA++、ＶRA+++、ＶRB+、ＶRB++、ＶRB+++、ＶRC+、ＶRC++、ＶRC+++、ＶRLM+（ＷＬ３１）、ＶRA+（ＷＬ３１）、ＶRB+（ＷＬ３１）、及びＶRC+（ＷＬ３１）は、ワード線ＷＬ０に接続されるメモリセルトランジスタＭＴ０またはワード線ＷＬ３１に接続されるメモリセルトランジスタＭＴ３１に保持されるデータの閾値分布が、ＧＩＤＬによるデータ誤書き込みの影響によりシフトする量を計測して統計的に定めるべき所定の値であり、各読み出しレベルにおける第１、第２、第３、及び第４の共通読み出し電圧ＶRLM、ＶRA、ＶRB、及びＶRCと、各データの閾値電圧下限値ＶVLM、ＶVA、ＶVB、及びＶVCとの電圧差が維持されるように設定されることが望ましい。
また、ワード線ＷＬ０とワード線ＷＬ３１のＧＩＤＬによる閾値電圧のシフト量を同程度とみなし、第１の補正読み出し電圧ＶRLM+と第１１の補正読み出し電圧ＶRLM+（ＷＬ３１）、第２の補正読み出し電圧ＶRA+と第１２の補正読み出し電圧ＶRA+（ＷＬ３１）、第５の補正読み出し電圧ＶRB+と第１３の補正読み出し電圧ＶRB+（ＷＬ３１）、第８の補正読み出し電圧ＶRC+と第１４の補正読み出し電圧ＶRC+（ＷＬ３１）をそれぞれ等しい値としても良い。
また、第１の補正読み出し電圧乃至第１４の補正読み出し電圧ＶRLM+、ＶRA+、ＶRA++、ＶRA+++、ＶRB+、ＶRB++、ＶRB+++、ＶRC+、ＶRC++、ＶRC+++、ＶRLM+（ＷＬ３１）、ＶRA+（ＷＬ３１）、ＶRB+（ＷＬ３１）、及びＶRC+（ＷＬ３１）は、出荷前のテスト工程において、ＧＩＤＬによるデータ誤書き込みの影響により閾値電圧がシフトする量を測定することで個別に定められた値であっても良い。この場合、例えば、メモリセルアレイ１０中の初期設定情報記憶領域に第１の補正読み出し電圧乃至第１４の補正読み出し電圧ＶRLM+、ＶRA+、ＶRA++、ＶRA+++、ＶRB+、ＶRB++、ＶRB+++、ＶRC+、ＶRC++、ＶRC+++、ＶRLM+（ＷＬ３１）、ＶRA+（ＷＬ３１）、ＶRB+（ＷＬ３１）、及びＶRC+（ＷＬ３１）に関する情報を記憶し、この情報がメモリシステム起動時に読み出される構成とすればよい。
また、各ブロックＢＬＫ内の３２本のワード線ＷＬそれぞれに対し４ページが割当てられるため、各ブロックＢＬＫ内の最終書き込みページは７ビットで表すことができる。また、メモリセルアレイ１０が有するブロックＢＬＫ数が２０４８個であるので、最終書き込みページを記憶するために使用するＦｅＲＡＭ６の容量は２ｋＢ程度でよい。
次に、上記のように読み出し電圧Ｖselectが設定されたメモリシステムに対し、データの読み出しコマンドが入力された際の動作について図９を参照して説明する。図９は、メモリコントローラ１に入力されるコマンド及びアドレスと、メモリコントローラ１からＮＡＮＤ型フラッシュメモリ２に入力されるコマンド及びアドレスとの関係を示す。
先ず、図示略のホスト装置から例えば“００ｈ−論理アドレス−３０ｈ”の一連のコマンド及びアドレスがメモリコントローラ１に入力される。“００ｈ”はアドレス入力コマンド、“３０ｈ”は読み出しコマンドである。即ち、メモリシステム外部から見た場合は、従来と同様の方法でアクセスが可能である。
次に、メモリコントローラ１内において、ＦｅＲＡＭ６に記憶される論理‐物理アドレス変換テーブルを参照し、指定された論理アドレスがワード線ＷＬ０またはワード線ＷＬ３１に割り当てられたページの物理アドレスに対応するかをＭＣＵ８で判定する。論理アドレスがワード線ＷＬ０またはワード線ＷＬ３１に割り当てられたページの物理アドレスに対応する場合は、ＦｅＲＡＭ６からワード線ＷＬ０またはワード線ＷＬ３１を含むブロックＢＬＫ内の最終書き込みページをＭＣＵ８に読み込んで、読み出し電圧Ｖselectの補正が必要であるか否か、必要である場合にはどの読み出し電圧Ｖselectを選択するかを判断する演算処理を行う。
メモリコントローラ１に入力された論理アドレスがワード線ＷＬ０またはワード線ＷＬ３１に割り当てられたページの物理アドレスに対応しない場合、または論理アドレスがワード線ＷＬ０またはワード線ＷＬ３１に割り当てられたページの物理アドレスに対応する場合であっても、読み出し電圧Ｖselectの補正が必要ない場合には、“００ｈ−物理アドレス−３０ｈ”の一連のコマンド及びアドレスがＮＡＮＤ型フラッシュメモリ２に入力され、入出力制御回路１１を介してコマンドレジスタ１３及びアドレスレジスタ１２にラッチされる。
物理アドレスは、カラムアドレス、ロウアドレス、及びブロックアドレスを含む。アドレスレジスタ１２にラッチされたカラムアドレスがカラム制御回路１７で、また、ロウアドレス及びブロックアドレスがロウ制御回路１６でデコードされた後、主制御回路１４の制御の下で第１、第２、第３、及び第４の共通読み出し電圧ＶRLM、ＶRA、ＶRB、及びＶRCによる読み出し動作が開始される。
一方、ＭＣＵ８での演算処理の結果、読み出し電圧Ｖselectの補正が必要であれば、ＧＩＤＬの影響を考慮して各読み出しレベルに対して設定した第１の補正読み出し電圧乃至第１４の補正読み出し電圧ＶRLM+、ＶRA+、ＶRA++、ＶRA+++、ＶRB+、ＶRB++、ＶRB+++、ＶRC+、ＶRC++、ＶRC+++、ＶRLM+（ＷＬ３１）、ＶRA+（ＷＬ３１）、ＶRB+（ＷＬ３１）、及びＶRC+（ＷＬ３１）から読み出し電圧Ｖselect選択し、選択した読み出し電圧Ｖselectに応じて読み出しコマンド“３０ｈ”を“ｘｘｈ”(ｘｘｈは、ワード線ＷＬ０またはワード線ＷＬ３１に対して、ＧＩＤＬの影響を考慮して各読み出しレベルに対して設定した第１の補正読み出し電圧乃至第１４の補正読み出し電圧ＶRLM+、ＶRA+、ＶRA++、ＶRA+++、ＶRB+、ＶRB++、ＶRB+++、ＶRC+、ＶRC++、ＶRC+++、ＶRLM+（ＷＬ３１）、ＶRA+（ＷＬ３１）、ＶRB+（ＷＬ３１）、及びＶRC+（ＷＬ３１）を印加するための読み出しコマンド）に変更する。
読み出しコマンドの変更後、“００ｈ−物理アドレス−ｘｘｈ”の一連のコマンド及びアドレスがＮＡＮＤ型フラッシュメモリ２に入力され、入出力制御回路１１を介してアドレスレジスタ１２及びコマンドレジスタ１３にラッチされる。アドレスレジスタ１２にラッチされたカラムアドレスがカラム制御回路１７で、また、ロウアドレス及びブロックアドレスがロウ制御回路１６でデコードされた後、主制御回路１４の制御の下で第１の補正読み出し電圧乃至第１４の補正読み出し電圧ＶRLM+、ＶRA+、ＶRA++、ＶRA+++、ＶRB+、ＶRB++、ＶRB+++、ＶRC+、ＶRC++、ＶRC+++、ＶRLM+（ＷＬ３１）、ＶRA+（ＷＬ３１）、ＶRB+（ＷＬ３１）、及びＶRC+（ＷＬ３１）による読み出し動作が開始される。
以下、論理アドレスがワード線ＷＬ０に割り当てられたページの物理アドレスに対応する場合に、読み出し電圧Ｖselectの補正が必要であるか否かを判断し、ＧＩＤＬの影響を考慮して各読み出しレベルに対して設定した第１の補正読み出し電圧乃至第１０の補正読み出し電圧ＶRLM+、ＶRA+、ＶRA++、ＶRA+++、ＶRB+、ＶRB++、ＶRB+++、ＶRC+、ＶRC++、及びＶRC+++から読み出し電圧Ｖselectを選択する際に、ＭＣＵ８で行うべき演算処理に関して具体的に説明する。
先ず、ワード線ＷＬ０の偶数下位ページの読み出し動作について、図１０を参照して説明する。図１０は、ワード線ＷＬ０の偶数下位ページの読み出し動作において、ＭＣＵ８が行うべき演算処理を示すフローチャートである。
先ず、ＦｅＲＡＭ６に記憶されている最終書き込みページを参照する（Ｓ１０１）。以降、最終書き込みページを図７に示した補正ページと比較して、読み出し電圧Ｖselectを選択する。
最終書き込みページとワード線ＷＬ０の奇数下位ページを比較する（Ｓ１０２）。最終書き込みページがワード線ＷＬ０の奇数下位ページよりも大きくない、即ち、ワード線ＷＬ０の奇数下位ページ以降のページに書き込みが行われていなければ、ＬＭレベルに設定された第１の共通読み出し電圧ＶRLMを選択する。
一方、最終書き込みページがワード線ＷＬ０の奇数下位ページよりも大きい、即ち、ワード線ＷＬ０の奇数下位ページ以降のページに書き込みが行われていれば、最終書き込みページとワード線ＷＬ０の偶数上位ページを比較する（Ｓ１０３）。最終書き込みページがワード線ＷＬ０の偶数上位ページよりも大きくない、即ち、ワード線ＷＬ０の偶数上位ページ以降のページに書き込みが行われていなければ、ＬＭレベルに設定された第１の補正読み出し電圧ＶRLM+を選択する。
一方、最終書き込みページがワード線ＷＬ０の偶数上位ページよりも大きい、即ち、ワード線ＷＬ０の偶数上位ページ以降のページに書き込みが行われていれば、最終書き込みページとワード線ＷＬ０の奇数上位ページを比較する（Ｓ１０４）。最終書き込みページがワード線ＷＬ０の奇数上位ページよりも大きくない、即ち、ワード線ＷＬ０の奇数上位ページ以降のページに書き込みが行われていなければ、Ｂレベルに設定された第３の共通読み出し電圧ＶRBを選択する。
一方、最終書き込みページがワード線ＷＬ０の奇数上位ページよりも大きい、即ち、ワード線ＷＬ０の奇数上位ページ以降のページに書き込みが行われていれば、最終書き込みページとワード線ＷＬ１５の奇数上位ページを比較する（Ｓ１０５）。最終書き込みページがワード線ＷＬ１５の奇数上位ページよりも大きくない、即ち、ワード線ＷＬ１５の奇数上位ページ以降のページに書き込みが行われていなければ、Ｂレベルに設定された第５の補正読み出し電圧ＶRB+を選択する。
一方、最終書き込みページがワード線ＷＬ１５の奇数上位ページよりも大きい、即ち、ワード線ＷＬ１５の奇数上位ページ以降のページに書き込みが行われていれば、最終書き込みページとワード線ＷＬ２４の奇数上位ページを比較する（Ｓ１０６）。最終書き込みページがワード線ＷＬ２４の奇数上位ページよりも大きくない、即ち、ワード線ＷＬ２４の奇数上位ページ以降のページに書き込みが行われていなければ、Ｂレベルに設定された第６の補正読み出し電圧ＶRB++を選択する。
一方、最終書き込みページがワード線ＷＬ２４の奇数上位ページよりも大きい、即ち、ワード線ＷＬ２４の奇数上位ページ以降のページまで書き込みが行われていれば、Ｂレベルに設定された第７の補正読み出し電圧ＶRB+++を選択する。
ワード線ＷＬ０の奇数下位ページの読み出し動作について、図１１を参照して説明する。図１１は、ワード線ＷＬ０の奇数下位ページの読み出し動作において、ＭＣＵ８が行うべき演算処理を示すフローチャートである。
先ず、ＦｅＲＡＭ６に記憶されている最終書き込みページを参照する（Ｓ２０１）。以降、最終書き込みページを図７に示した補正ページと比較して、読み出し電圧Ｖselectを選択する。
最終書き込みページとワード線ＷＬ０の偶数上位ページを比較する（Ｓ２０２）。最終書き込みページがワード線ＷＬ０の偶数上位ページよりも大きくない、即ち、ワード線ＷＬ０の偶数上位ページ以降のページに書き込みが行われていなければ、ＬＭレベルに設定された第１の共通読み出し電圧ＶRLMを選択する。
一方、最終書き込みページがワード線ＷＬ０の偶数上位ページよりも大きい、即ち、ワード線ＷＬ０の偶数上位ページ以降のページに書き込みが行われていれば、最終書き込みページとワード線ＷＬ０の奇数上位ページを比較する（Ｓ２０３）。最終書き込みページがワード線ＷＬ０の奇数上位ページよりも大きくない、即ち、ワード線ＷＬ０の奇数上位ページ以降のページに書き込みが行われていなければ、ＬＭレベルに設定された第１の補正読み出し電圧ＶRLM+を選択する。
一方、最終書き込みページがワード線ＷＬ０の奇数上位ページよりも大きい、即ち、ワード線ＷＬ０の奇数上位ページ以降のページに書き込みが行われていれば、最終書き込みページとワード線ＷＬ１５の奇数上位ページを比較する（Ｓ２０４）。最終書き込みページがワード線ＷＬ１５の奇数上位ページよりも大きくない、即ち、ワード線ＷＬ１５の奇数上位ページ以降のページに書き込みが行われていなければ、Ｂレベルに設定された第３の共通読み出し電圧ＶRBを選択する。
一方、最終書き込みページがワード線ＷＬ１５の奇数上位ページよりも大きい、即ち、ワード線ＷＬ１５の奇数上位ページ以降のページに書き込みが行われていれば、最終書き込みページとワード線ＷＬ２４奇数上位ページを比較する（Ｓ２０５）。最終書き込みページがワード線ＷＬ２４の奇数上位ページよりも大きくない、即ち、ワード線ＷＬ２４の奇数上位ページ以降のページに書き込みが行われていなければ、Ｂレベルに設定された第５の補正読み出し電圧ＶRB+を選択する。
一方、最終書き込みページがワード線ＷＬ２４の奇数上位ページよりも大きい、即ち、ワード線ＷＬ２４の奇数上位ページ以降のページまで書き込みが行われていれば、Ｂレベルに設定された第６の補正読み出し電圧ＶRB++を選択する。
ワード線ＷＬ０の偶数上位ページの読み出し動作について、図１２を参照して説明する。図１２は、ワード線ＷＬ０の偶数上位ページの読み出し動作において、ＭＣＵ８が行うべき演算処理を示すフローチャートである。
先ず、ＦｅＲＡＭ６に記憶されている最終書き込みページを参照する（Ｓ３０１）。以降、最終書き込みページを図７に示した補正ページと比較して、読み出し電圧Ｖselectを選択する。
最終書き込みページとワード線ＷＬ０の奇数上位ページを比較する（Ｓ３０２）。最終書き込みページがワード線ＷＬ０の奇数上位ページよりも大きくない、即ち、ワード線ＷＬ０の奇数上位ページ以降のページに書き込みが行われていなければ、Ａレベル及びＣレベルに設定された第２の共通読み出し電圧ＶRA及び第４の共通読み出し電圧ＶRCを選択する。
一方、最終書き込みページがワード線ＷＬ０の奇数上位ページよりも大きい、即ち、ワード線ＷＬ０の奇数上位ページ以降のページに書き込みが行われていれば、最終書き込みページとワード線ＷＬ１５の奇数上位ページを比較する（Ｓ３０３）。最終書き込みページがワード線ＷＬ１５の奇数上位ページよりも大きくない、即ち、ワード線ＷＬ１５の奇数上位ページ以降のページに書き込みが行われていなければ、Ａレベル及びＣレベルに設定された第２の補正読み出し電圧ＶRA+及び第８の補正読み出し電圧ＶRC+を選択する。
一方、最終書き込みページがワード線ＷＬ１５の奇数上位ページよりも大きい、即ち、ワード線ＷＬ１５の奇数上位ページ以降のページに書き込みが行われていれば、最終書き込みページとワード線ＷＬ２４の奇数上位ページを比較する（Ｓ３０４）。最終書き込みページがワード線ＷＬ２４の奇数上位ページよりも大きくない、即ち、ワード線ＷＬ２４の奇数上位ページ以降のページに書き込みが行われていなければ、Ａレベル及びＣレベルに設定された第３の補正読み出し電圧ＶRA++及び第９の補正読み出し電圧ＶRC++を選択する。
一方、最終書き込みページがワード線ＷＬ２４の奇数上位ページよりも大きい、即ち、ワード線ＷＬ２４の奇数上位ページ以降のページまで書き込みが行われていれば、Ａレベル及びＣレベルに設定された第４の補正読み出し電圧ＶRA+++及び第１０の補正読み出し電圧ＶRC+++を選択する。
ワード線ＷＬ０の奇数上位ページの読み出し動作について、図１３を参照して説明する。図１３は、ワード線ＷＬ０の偶数上位ページの読み出し動作において、ＭＣＵ８が行うべき演算処理を示すフローチャートである。
先ず、ＦｅＲＡＭ６に記憶されている最終書き込みページを参照する（Ｓ４０１）。以降、最終書き込みページを図７に示した補正ページと比較して、読み出し電圧Ｖselectを選択する。
最終書き込みページとワード線ＷＬ１５の奇数上位ページを比較する（Ｓ４０２）。最終書き込みページがワード線ＷＬ１５の奇数上位ページよりも大きくない、即ち、ワード線ＷＬ１５の奇数上位ページ以降のページに書き込みが行われていなければ、Ａレベル及びＣレベルに設定された第２の共通読み出し電圧ＶRA及び第４の共通読み出し電圧ＶRCを選択する。
一方、最終書き込みページがワード線ＷＬ１５の奇数上位ページよりも大きい、即ち、ワード線ＷＬ１５の奇数上位ページ以降のページに書き込みが行われていれば、最終書き込みページとワード線ＷＬ２４の奇数上位ページを比較する（Ｓ４０３）。最終書き込みページがワード線ＷＬ２４の奇数上位ページよりも大きくない、即ち、ワード線ＷＬ２４の奇数上位ページ以降のページに書き込みが行われていなければ、Ａレベル及びＣレベルに設定された第２の補正読み出し電圧ＶRA+及び第８の補正読み出し電圧ＶRC+を選択する。
一方、最終書き込みページがワード線ＷＬ２４の奇数上位ページよりも大きい、即ち、ワード線ＷＬ２４の奇数上位ページ以降のページまで書き込みが行われていれば、Ａレベル及びＣレベルに設定された第３の補正読み出し電圧ＶRA++及び第９の補正読み出し電圧ＶRC++を選択する。
また、論理アドレスがワード線ＷＬ３１に割り当てられたページの物理アドレスに対応する場合に、読み出し電圧Ｖselectの補正が必要であるか否かを判断し、ＧＩＤＬの影響を考慮して各読み出しレベルに対して設定した第１１の補正読み出し電圧乃至第１４の補正読み出し電圧ＶRLM+（ＷＬ３１）、ＶRA+（ＷＬ３１）、ＶRB+（ＷＬ３１）、及びＶRC+（ＷＬ３１）から読み出し電圧Ｖselectを選択する際にＭＣＵ８で行うべき演算処理に関しても、上述したワード線ＷＬ０の場合と同様である。
以上のように、本実施形態に係るメモリシステムにおいては、ブロックＢＬＫ内のワード線ＷＬ０乃至ワード線ＷＬ３１において共通に、ＬＭレベルに対して第１の共通読み出し電圧ＶRLM、Ａレベルに対して第２の共通読み出し電圧ＶRA、Ｂレベルに対して第３の共通読み出し電圧ＶRB、及びＣレベルに対して第４の共通読み出し電圧ＶRCが設定される。
更に、ワード線ＷＬ０及びワード線ＷＬ３１に対しては、第１、第２、第３、及び第４の共通読み出し電圧ＶRLM、ＶRA、ＶRB、及びＶRCに加え、第１、第２、第３、及び第４の共通読み出し電圧ＶRLM、ＶRA、ＶRB、及びＶRCよりも電圧の高い第１の補正読み出し電圧乃至第１４の補正読み出し電圧ＶRLM+、ＶRA+、ＶRA++、ＶRA+++、ＶRB+、ＶRB++、ＶRB+++、ＶRC+、ＶRC++、ＶRC+++、ＶRLM+（ＷＬ３１）、ＶRA+（ＷＬ３１）、ＶRB+（ＷＬ３１）、及びＶRC+（ＷＬ３１）が設定されるという特徴を有する。
これにより、ワード線ＷＬ０及びワード線ＷＬ３１に接続されるメモリセルトランジスタＭＴ０及びＭＴ３１においてＧＩＤＬによるデータ誤書き込みが生じ、閾値分布が高電圧側にシフトした場合にも、閾値分布のシフト量に対応して読み出し電圧Ｖselectを補正することが可能となり、メモリセルの微細化及び閾値電圧の細分化に対して高いデータ信頼性を維持できる。
また、本実施形態に係るメモリシステムにおいては、ＮＡＮＤセルユニットＮＵを構成するメモリセル群ＭＧが、それぞれ３２個のメモリセルトランジスタＭＴ０乃至ＭＴ３１を有し、隣接するＮＡＮＤセルユニットＮＵ間で、同一行にある前記メモリセルトランジスタＭＴが有するゲート電極を共通接続する３２本のワード線ＷＬ０乃至ＷＬ３１が配線される場合について説明したが、これに限らず、ＮＡＮＤセルユニットＮＵを構成するメモリセル群ＭＧが、それぞれ６４個のメモリセルトランジスタＭＴ０乃至ＭＴ６３を有し、隣接するＮＡＮＤセルユニットＮＵ間で、同一行にある前記メモリセルトランジスタＭＴが有するゲート電極を共通接続する６４本のワード線ＷＬ０乃至ＷＬ６３が配線される構成であっても良い。
また、本実施形態に係るメモリシステムにおいては、メモリセルアレイ１０が有するブロックＢＬＫ数が２０４８個である場合について説明したが、これに限らず、例えば、ブロックＢＬＫ数が４０９６個であっても良い。
また、本実施形態に係るメモリシステムにおいては、ワード線ＷＬ０のＬＭレベルについては１段階、ＲＡ、ＲＢ、及びＲＣレベルについては３段階の補正した読み出し電圧Ｖselectを設定したが、ＦｅＲＡＭ６に記憶される最終書き込みページに応じてより細かい読み出し電圧Ｖselectを設定しても良い。例えば、ワード線ＷＬ７の奇数上位ページ及びワード線ＷＬ２８の奇数上位ページでさらに読み出し電圧Ｖselectを補正しても良い。
また、本実施形態に係るメモリシステムにおいては、ワード線ＷＬ１５の奇数上位ページ及びワード線ＷＬ２４まで書き込みが進んだ場合に、読み出し電圧Ｖselectを補正することとしたが、これに限らず、ＧＩＤＬによるデータ誤書き込みの影響を考慮して適宜補正ページを設定すれば良い。
また、本実施形態に係るメモリシステムにおいては、ワード線ＷＬ０及びワード線ＷＬ３１に印加する読み出し電圧Ｖselectを補正する場合について説明したが、更にメモリセルトランジスタＭＴの微細化が進んだ場合、ワード線ＷＬ０に隣接するワード線ＷＬ１、及びワード線ＷＬ３１に隣接するワード線ＷＬ３０についてもＧＩＤＬの影響による閾値電圧の変化が生じることが考えられるため、ワード線ＷＬ１及びワード線ＷＬ３０に対してもワード線ＷＬ０及びワード線ＷＬ３１と同様に読み出し電圧Ｖselectの補正を行っても良い。
また、本実施形態に係るメモリシステムにおいては、メモリコントローラ１内のＦｅＲＡＭ６に最終書き込みページを記憶する場合について説明したが、ＦｅＲＡＭに限らず、ＭＲＡＭ（Magnetic Random Access Memory）など他の不揮発性半導体メモリに最終書き込みページを記憶しても良い。使用する不揮発性半導体メモリは、メモリシステムの動作速度を維持するためにＮＡＮＤ型フラッシュメモリ２よりも高速動作が可能であることが望ましい。また、最終書き込みページは頻繁な更新が想定されるため、書き換え可能な回数の上限が高いことが望ましい。
或いは、不揮発性半導体メモリに限らず、ＤＲＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ（Static Random Access Memory）などの揮発性半導体メモリに最終ページに最終書き込みページを記憶させても良い。この場合、電源入力が遮断されると保持していた最終書き込みページが失われてしまうため、最終書き込みページをＮＡＮＤ型フラッシュメモリ２に退避させる必要がある。
また、本実施形態に係るメモリシステムにおいては、ワード線ＷＬ０から順にワード線ＷＬ３１までデータ書き込みを行う場合について説明したが、これに限らず、例えばＷＬｍ（ｍは０以上３０以下の整数）の偶数下位ページ、ＷＬｍの奇数下位ページ、ＷＬｍ＋１の偶数下位ページ、ＷＬｍ＋１の奇数下位ページ、ＷＬｍの偶数上位ページ、ＷＬｍの奇数上位ページ、ＷＬｍ＋１の偶数上位ページ、ＷＬｍ＋１の奇数上位ページという順にデータ書き込み動作を行っても良い。この場合も、ＧＩＤＬによるデータ誤書き込みの影響を考慮して同様にワード線ＷＬ０及びワード線ＷＬ３１に印加する読み出し電圧Ｖselectを補正すれば良い。
また、本実施形態に係るメモリシステムにおいては、メモリセルトランジスタＭＴがそれぞれ、上位ページデータ“ｘ”と下位ページデータ“ｙ”とにより定義され、閾値電圧の順にデータ“Ｅ”＝“１１”、データ“Ａ”＝“０１”、データ“Ｂ”＝“００”、データ“Ｃ”（データ“ＬＭ”）＝“１０”が割り付けられた４値データ“ｘｙ”の１つを保持可能であるとしたが、データの割付はこれに限らず、例えば、閾値電圧の順にデータ“Ｅ”＝“１１”、データ“Ａ”＝“０１”、データ“Ｂ”（データ“ＬＭ”）＝“１０”、データ“Ｃ”＝“００”など他のデータ割付方法を用いても良い。この場合も、ＧＩＤＬによるデータ誤書き込みの影響を考慮して同様にワード線ＷＬ０及びワード線ＷＬ３１に印加する読み出し電圧Ｖselectを補正すれば良い。
また、本実施形態に係るメモリシステムにおいては、下位ページ書き込み動作において中間データ“ＬＭ”（データ“１０”）を書き込む場合について説明したが、必ずしもこのような中間データ状態を経由して上位ページ書き込みを行う必要は無い。例えば、閾値電圧の順にデータ“１１”、“１０”、“００”、“０１”を割り付け、下位ページ書き込み動作においてはデータ“１１”からデータ“００”へ、上位ページ書き込み動作においてはデータ“１０”からデータ“００”へ、或いはデータ“１１”からデータ“０１”へ書き込みを行っても良い。この場合も、ＧＩＤＬによるデータ誤書き込みの影響を考慮して同様にワード線ＷＬ０及びワード線ＷＬ３１に印加する読み出し電圧Ｖselectを補正すれば良い。
また、本実施形態に係るメモリシステムにおいては、読み出し電圧Ｖselectの補正を行うワード線ＷＬ０及びワード線ＷＬ３１が選択ゲート線ＳＧＳ及び選択ゲート線ＳＧＤに隣接して配置されている場合について説明したが、図１４に示すように、選択トランジスタＳＴ１とメモリセルトランジスタＭＴ０との間、選択トランジスタＳＴ２とメモリセルトランジスタＭＴ３１との間にダミーセルトランジスタＤＴを設けても良い。図１４は、本実施形態に係るメモリシステムにおけるＮＡＮＤセルユニットＮＵの変形例の等価回路を示す回路図である。ダミーセルトランジスタＤＴの電流経路は、メモリセルトランジスタＭＴの電流経路と選択トランジスタＳＴ１、ＳＴ２の電流経路との間に直列接続され、ダミーセルトランジスタＤＴの有するゲート電極はダミーワード線ＤＷＬにより共通接続される。
上記のようなダミーワード線ＤＷＬを有するメモリセルアレイに対しても、メモリセルトランジスタＭＴの微細化が進んだ場合にＧＩＤＬの影響によるデータ誤書き込みが生じる恐れがある。このような場合であっても、ＧＩＤＬによるデータ誤書き込みの影響を考慮して同様にワード線ＷＬ０及びワード線ＷＬ３１に印加する読み出し電圧Ｖselectを補正すればよい。
また、本実施形態に係るメモリシステムにおいては、浮遊ゲート電極ＦＧに電子を注入し、注入された電子の量に応じてメモリセルトランジスタＭＴの閾値電圧が変化することを利用してデータを保持する場合について説明したが、これに限らず、例えばシリコン窒化膜などの電荷蓄積層に電荷をトラップさせ、トラップされた電荷の量に応じてメモリセルトランジスタＭＴの閾値電圧が変化することを利用してデータを保持する場合に対しても適用できる。電荷蓄積層としてシリコン窒化膜を利用した場合においても、ＧＩＤＬによるデータ誤書き込みの影響を考慮して同様にワード線ＷＬ０及びワード線ＷＬ３１に印加する読み出し電圧Ｖselectを補正すればよい。
また、本実施形態に係るメモリシステムにおいては、センスアンプＳＡが選択回路１９を介して偶数ビット線ＢＬｅ或いは奇数ビット線ＢＬｏのいずれか一方に選択的に接続される場合について説明したが、これに限らず、１本のビット線ＢＬに対し１つのセンスアンプＳＡが対応する構成であっても良い。
この場合、本実施形態と同様に、偶数ビット線ＢＬｅ、奇数ビット線ＢＬｏが交互に配置され、１本のワード線ＷＬ及び偶数ビット線ＢＬｅにより選択されるメモリセルトランジスタＭＴの集合が偶数ページを構成し、１本のワード線ＷＬ及び奇数ビット線ＢＬｏにより選択されるメモリセルトランジスタＭＴの集合が奇数ページを構成するページ構成であっても良いし、或いは、図１５に示すようなページ構成としても良い。
図１５は、本実施形態に係るメモリシステムにおけるメモリセルアレイ２の変形例の等価回路を示す回路図である。図１５に示すように、１つのビット線ＢＬに対し１つのセンスアンプＳＡが設けられており、ブロックＢＬＫ内の１本のワード線ＷＬ及びブロックＢＬＫ内のビット線ＢＬの内で左端から連続する一群のビット線ＢＬｌにより選択されるメモリセルトランジスタＭＴの集合が１ページ（レフトページ）を構成し、１本のワード線ＷＬ及びブロックＢＬＫ内のビット線の内で右端から連続する他群のビット線ＢＬｒにより選択されるメモリセルトランジスタＭＴの集合が他の１ページ（ライトページ）を構成する。
ブロックＢＬＫ内へのデータの書き込みは、ブロック内部で最もソース線ＳＬ側のワード線ＷＬであるワード線ＷＬ０から順にワード線ＷＬ３１まで、１本のワード線ＷＬにおいては、レフトページの下位ページ、ライトページの下位ページ、レフトページの上位ページ、ライトページの上位ページの順に行われる。従って、１本のワード線ＷＬに対して４ページが対応する。この場合も、ワード線ＷＬ０及びワード線ＷＬ３１において既に書き込み済みのメモリセルトランジスタＭＴに保持されたデータの閾値分布が、ＧＩＤＬによるデータ誤書き込みの影響で高電圧側にシフトする点については同様であるから、ＧＩＤＬによるデータ誤書き込みの影響を考慮して同様にワード線ＷＬ０及びワード線ＷＬ３１に印加する読み出し電圧Ｖselectを補正すれば良い。
［第２の実施形態］
本発明の第２の実施形態に係るメモリシステムのデータ書き込み動作について、図１６を参照して説明する。図１６は、本実施形態に係るメモリシステムにおいてワード線ＷＬ０に接続されるメモリセルトランジスタＭＴ０またはワード線ＷＬ３１に接続されるメモリセルトランジスタＭＴ３１の下位ページ書き込み動作及び上位ページ書き込み動作を示す模式図である。以下、第１の実施形態と実質的に同一な構成要素には同じ参照符号を付して、本実施形態の特徴部分のみを説明する。
本実施形態に係るメモリシステムは、ワード線ＷＬ０に接続されるメモリセルトランジスタＭＴ０またはワード線ＷＬ３１に接続されるメモリセルトランジスタＭＴ３１へのデータ書き込み動作において、各データの閾値電圧下限値を規定するベリファイ電圧を、ＧＩＤＬによるデータ誤書き込みの影響を考慮して予めＶDだけ低く設定する点で第１の実施形態と異なる。
即ち、データ“ＬＭ”、“Ａ”、“Ｂ”、及び“Ｃ”の閾値電圧下限値としてのベリファイ電圧をそれぞれＶVLM-ＶD、ＶVA-ＶD、ＶVB-ＶD、及びＶVC-ＶDと設定する。また、データ“ＬＭ”、“Ａ”、“Ｂ”、及び“Ｃ”のベリファイ電圧をＶDだけ低く設定したことに対応し、消去状態であるデータ“Ｅ”の閾値上限値もＶDだけ低く設定することが望ましい。
ここでＶDは、ワード線ＷＬ０に接続されるメモリセルトランジスタＭＴ０またはワード線ＷＬ３１に接続されるメモリセルトランジスタＭＴ３１に保持されるデータの閾値分布がＧＩＤＬによるデータ誤書き込みの影響によりシフトする量を計測して統計的に定めるべき所定の値であり、ＧＩＤＬによるデータ誤書き込みの影響によりデータ“Ｃ”の閾値分布が高電圧側にシフトした場合に、データ“Ｃ”の閾値分布が読み出しパス電圧Ｖreadを超えないように設定する。
また、第１の実施形態と比較してデータ“ＬＭ”、“Ａ”、“Ｂ”、及び“Ｃ”のベリファイ電圧をＶDだけ低く設定したことに対応し、各読み出しレベルに対して設定される読み出し電圧ＶselectをＶDだけ低く設定する。ワード線ＷＬ０に接続されるメモリセルトランジスタＭＴ０に保持されるデータの読み出し動作について、図１７を参照して説明する。図１７は、ワード線ＷＬ０に接続されるメモリセルトランジスタＭＴ０に保持される各データの閾値分布と、各読み出しレベルに対して設定される読み出し電圧Ｖselectを示した模式図である。
図１７に示すように、上位ページが未書き込みの場合の読み出し動作において、ＬＭレベルに対して読み出し電圧ＶRLM−ＶD、ＶRLM+−ＶDを設定する。また、上位ページが書き込み済みの場合の読み出し動作において、Ａレベルに対して読み出し電圧ＶRA−ＶD、ＶRA+−ＶD、ＶRA++−ＶD、ＶRA+++−ＶDを設定する。また、Ｂレベルに対しては読み出し電圧ＶRB+−ＶD、ＶRB++−ＶD、ＶRB+++−ＶDを設定する。また、Ｃレベルに対しては読み出し電圧ＶRC−ＶD、ＶRC+−ＶD、ＶRC++−ＶD、ＶRC+++−ＶDを設定する。
また、ワード線ＷＬ３１に接続されるメモリセルトランジスタＭＴ３１に保持されるデータの読み出し動作についても、ワード線ＷＬ０の場合と同様に、各読み出しレベルに対して設定される読み出し電圧ＶselectをＶDだけ低く設定する。その他の構成は、第１の実施形態と同様である。
上述のように、本実施形態に係るメモリシステムにおいては、各データのベリファイ電圧を予めＶDだけ低く設定することにより、最も閾値電圧の高いデータ“Ｃ”の閾値分布がＧＩＤＬによるデータ誤書き込みの影響により高電圧側にシフトした場合に、データ“Ｃ”の閾値分布が読み出しパス電圧Ｖreadを超える可能性を低減できる。これにより、メモリシステムのデータ信頼性を向上させることが可能となる。
また、本実施形態に係るメモリシステムにおいては、各データのベリファイ電圧を一律にＶDだけ低く設定する場合について説明したが、これに限らず、ワード線ＷＬ０とワード線ＷＬ３１とで互いに異なる値だけ低く設定しても良いし、データ毎に異なる値だけ低く設定しても良い。
［第３の実施形態］
本発明の第３の実施形態に係るメモリシステムのデータ書き込み動作について図１８を参照して説明する。図１８は、本実施形態に係るメモリシステムのデータ書き込み動作を示す模式図である。以下、第１の実施形態と実質的に同一な構成要素には同じ参照符号を付して、本実施形態の特徴部分のみを説明する。本実施形態に係るメモリシステムは、メモリセルトランジスタＭＴが閾値電圧に応じて１６値のデータを保持する点で第１の実施形態と異なる。
メモリセルトランジスタＭＴはそれぞれ、第１ページデータ“ｐ”、第２ページデータ“ｑ”、第３ページデータ“ｘ”、第４ページデータ“ｙ”とにより定義され、閾値電圧の順にデータ“ＥＥ”＝“１１１１”、データ“Ａ”＝“０１１１”、データ“Ｂ”＝“００１１”、データ“Ｃ”＝“１０１１”、データ“Ｄ”＝“０００１”、データ“Ｅ”＝“１００１”、データ“Ｆ”＝“０１０１”、データ“Ｇ”＝“１１０１”、データ“Ｈ”＝“００００”、データ“Ｉ”＝“１０００”、データ“Ｊ”＝“０１００”、データ“Ｋ”＝“１１００”、データ“Ｌ”＝“００１０”、データ“Ｍ”＝“１０１０”、データ“Ｎ”＝“０１１０”、データ“Ｏ”＝“１１１０”、が割り付けられた１６値データ“ｐｑｘｙ”の１つを保持可能である。従って、１本のワード線に対して８ページが対応する。
また、上記書き込み動作は第１ページ書き込み動作、第２ページ書き込み動作、第３ページ書き込み動作、及び第４ページ書き込み動作からなり、１本のワード線ＷＬにおいて、偶数ページの第１ページ、奇数ページの第１ページ、偶数ページの第２のページ、奇数ページの第２ページ、偶数ページの第３ページ、奇数ページの第３ページ、偶数ページの第４ページ、奇数ページの第４ページの順に書き込みが行われる。
第１ページ書き込み動作においては、データ“ＥＥ”（消去状態）のメモリセルトランジスタＭＴに対して選択的に、後述する第２中間データ“ＨＭ１”及び第２中間データ“ＨＭ２”の閾値分布に跨るような閾値分布を有する第１中間データ“ＬＭ”（データ“１１１０”）を書き込む。第１中間データ“ＬＭ”はその閾値電圧下限値ＶVLMが第２中間データ“ＨＭ２”の閾値電圧下限値ＶVHM2より低く、第２中間データ“ＨＭ１”の閾値電圧下限値ＶVHM1より高いとし、且つ、第２ページ書き込み後のデータ“１１１０”に対応する第２中間データ“ＨＭ３”よりもブロードな閾値分布を有する状態である。
第２ページ書き込み動作においては、データ“ＥＥ”のメモリセルトランジスタＭＴに対して選択的に“０”書き込みを行って、後述する第３中間データ“ＵＭ１”及び第３中間データ“ＵＭ２”の閾値分布に跨るような閾値分布を有する閾値電圧下限値ＶVHM1の第２中間データ“ＨＭ１”を書き込み、また、ブロードな閾値分布の第１中間データ“ＬＭ”のメモリセルトランジスタＭＴに対して“０”書き込みを行って、後述する第３中間データ“ＵＭ３”及び第３中間データ“ＵＭ４”の閾値分布に跨るような閾値分布を有する閾値電圧下限値ＶVHM2の第２中間データ“ＨＭ２”を書き込む。また、中間データ“ＬＭ”のメモリセルトランジスタＭＴに対して“１”書き込みを行う（データ“１１１０”を維持する）場合は、後述する第３中間データ“ＵＭ５”及び第３中間データ“ＵＭ６”の閾値分布に跨るような閾値分布を有する閾値電圧下限値ＶVHM3である第２中間データ“ＨＭ３”まで閾値分布を変化させる。
尚、第２中間データ“ＨＭ１”はその閾値電圧下限値ＶVHM1が第３中間データ“ＵＭ２”の閾値電圧下限値ＶVUM2より低く、第３中間データ“ＵＭ１”の閾値電圧下限値ＶVUM1より高いとし、且つ、第３ページ書き込み後のデータ“１１０１”に対応する第３中間データ“ＵＭ３”よりもブロードな閾値分布を有する状態である。
第２中間データ“ＨＭ２”はその閾値電圧下限値ＶVHM2が第３中間データ“ＵＭ４”の閾値電圧下限値ＶVUM4より低く、第３中間データ“ＵＭ３”の閾値電圧下限値ＶVUM3より高いとし、且つ、第３ページ書き込み後のデータ“１１００”に対応する第３中間データ“ＵＭ５”よりもブロードな閾値分布を有する状態である。
第２中間データ“ＨＭ３”はその閾値電圧下限値ＶVHM3が第３中間データ“ＵＭ６”の閾値電圧下限値ＶVUM6より低く、第３中間データ“ＵＭ５”の閾値電圧下限値ＶVUM5より高いとし、且つ、第３ページ書き込み後のデータ“１１１０”に対応する第３中間データ“ＵＭ７”よりもブロードな閾値分布を有する状態である。
第３ページ書き込み動作においては、データ“ＥＥ”のメモリセルトランジスタＭＴに対して選択的に“０”書き込みを行って、データ“Ａ”及びデータ“Ｂ”の閾値分布に跨るような閾値分布を有する閾値電圧下限値ＶVUM1の第３中間データ“ＵＭ１”を書き込み、また、ブロードな閾値分布の第２中間データ“ＨＭ１”のメモリセルトランジスタＭＴに対して“０”書き込みを行って、データ“Ｃ”及びデータ“Ｄ”の閾値分布に跨るような閾値分布を有する閾値電圧下限値ＶVUM2の第３中間データ“ＵＭ２”を書き込む。また、第２中間データ“ＨＭ１”のメモリセルトランジスタＭＴに対して“１”書き込みを行う（データ“１１０１”を維持する）場合は、データ“Ｅ”及びデータ“Ｆ”の閾値分布に跨るような閾値分布を有する閾値電圧下限値ＶVUM3である第３中間データ“ＵＭ３”まで閾値分布を変化させる。
また、ブロードな閾値分布の第２中間データ“ＨＭ２”のメモリセルトランジスタＭＴに対して“０”書き込みを行って、データ“Ｇ”及びデータ“Ｈ”の閾値分布に跨るような閾値分布を有する閾値電圧下限値ＶVUM4の第３中間データ“ＵＭ４”を書き込み、第２中間データ“ＨＭ２”のメモリセルトランジスタＭＴに対して“１”書き込みを行う（データ“１１００”を維持する）場合は、データ“Ｉ”及びデータ“Ｊ”の閾値分布に跨るような閾値分布を有する閾値電圧下限値ＶVUM5である第３中間データ“ＵＭ５”まで閾値分布を変化させる。
また、ブロードな閾値分布の第２中間データ“ＨＭ３”のメモリセルトランジスタＭＴに対して“０”書き込みを行って、データ“Ｋ”及びデータ“Ｌ”の閾値分布に跨るような閾値分布を有する閾値電圧下限値ＶVUM6の第３中間データ“ＵＭ６”を書き込み、第２中間データ“ＨＭ３”のメモリセルトランジスタＭＴに対して“１”書き込みを行う（データ“１１１０”を維持する）場合は、データ“Ｍ”及びデータ“Ｎ”の閾値分布に跨るような閾値分布を有する閾値電圧下限値ＶVUM7である第３中間データ“ＵＭ７”まで閾値分布を変化させる。
尚、第３中間データ“ＵＭ１”はその閾値電圧下限値ＶVUM1がデータ“Ｂ”の閾値電圧下限値ＶVBより低く、データ“Ａ”の閾値電圧下限値ＶVAより高いとし、且つ、第４ページ書き込み後のデータ“１０１１”に対応するデータ“Ｃ”よりもブロードな閾値分布を有する状態である。
第３中間データ“ＵＭ２”はその閾値電圧下限値ＶVUM2がデータ“Ｄ”の閾値電圧下限値ＶVDより低く、データ“Ｃ”の閾値電圧下限値ＶVCより高いとし、且つ、第４ページ書き込み後のデータ“１００１”に対応するデータ“Ｅ”よりもブロードな閾値分布を有する状態である。
第３中間データ“ＵＭ３”はその閾値電圧下限値ＶVUM3がデータ“Ｆ”の閾値電圧下限値ＶVFより低く、データ“Ｅ”の閾値電圧下限値ＶVEより高いとし、且つ、第４ページ書き込み後のデータ“１１０１”に対応するデータ“Ｇ”よりもブロードな閾値分布を有する状態である。
第３中間データ“ＵＭ４”はその閾値電圧下限値ＶVUM4がデータ“Ｈ”の閾値電圧下限値ＶVHより低く、データ“Ｇ”の閾値電圧下限値ＶVGより高いとし、且つ、第４ページ書き込み後のデータ“１０００”に対応するデータ“Ｉ”よりもブロードな閾値分布を有する状態である。
第３中間データ“ＵＭ５”はその閾値電圧下限値ＶVUM5がデータ“Ｊ”の閾値電圧下限値ＶVJより低く、データ“Ｉ”の閾値電圧下限値ＶVIより高いとし、且つ、第４ページ書き込み後のデータ“１１００”に対応するデータ“Ｋ”よりもブロードな閾値分布を有する状態である。
第３中間データ“ＵＭ６”はその閾値電圧下限値ＶVUM6がデータ“Ｌ”の閾値電圧下限値ＶVLより低く、データ“Ｋ”の閾値電圧下限値ＶVKより高いとし、且つ、第４ページ書き込み後のデータ“１０１０”に対応するデータ“Ｍ”よりもブロードな閾値分布を有する状態である。
第３中間データ“ＵＭ７”はその閾値電圧下限値ＶVUM7がデータ“Ｎ”の閾値電圧下限値ＶVNより低く、データ“Ｍ”の閾値電圧下限値ＶVMより高いとし、且つ、第４ページ書き込み後のデータ“１１１０”に対応するデータ“Ｏ”よりもブロードな閾値分布を有する状態である。
第４ページ書き込み動作においては、データ“ＥＥ”のメモリセルトランジスタＭＴに対して選択的に“０”書き込みを行って閾値電圧下限値ＶVAのデータ“Ａ”を書き込み、また、ブロードな閾値分布の第３中間データ“ＵＭ１”のメモリセルトランジスタＭＴに対して“０”書き込みを行って閾値電圧下限値ＶVBのデータ“Ｂ”を書き込む。また、第３中間データ“ＵＭ１”のメモリセルトランジスタＭＴに対して“１”書き込みを行う（データ“１０１１”を維持する）場合は閾値電圧下限値ＶVCであるデータ“Ｃ”まで閾値分布を変化させる。
また、ブロードな閾値分布の第３中間データ“ＵＭ２”のメモリセルトランジスタＭＴに対して“０”書き込みを行って閾値電圧下限値ＶVDのデータ“Ｄ”を書き込む。また、第３中間データ“ＵＭ２”のメモリセルトランジスタＭＴに対して“１”書き込みを行う（データ“１００１”を維持する）場合は閾値電圧下限値ＶVEであるデータ“Ｅ”まで閾値分布を変化させる。
また、ブロードな閾値分布の第３中間データ“ＵＭ３”のメモリセルトランジスタＭＴに対して“０”書き込みを行って閾値電圧下限値ＶVFのデータ“Ｆ”を書き込む。また、第３中間データ“ＵＭ３”のメモリセルトランジスタＭＴに対して“１”書き込みを行う（データ“１１０１”を維持する）場合は閾値電圧下限値ＶVGであるデータ“Ｇ”まで閾値分布を変化させる。
また、ブロードな閾値分布の第３中間データ“ＵＭ４”のメモリセルトランジスタＭＴに対して“０”書き込みを行って閾値電圧下限値ＶVHのデータ“Ｈ”を書き込む。また、第３中間データ“ＵＭ４”のメモリセルトランジスタＭＴに対して“１”書き込みを行う（データ“１０００”を維持する）場合は閾値電圧下限値ＶVIであるデータ“Ｉ”まで閾値分布を変化させる。
また、ブロードな閾値分布の第３中間データ“ＵＭ５”のメモリセルトランジスタＭＴに対して“０”書き込みを行って閾値電圧下限値ＶVJのデータ“Ｊ”を書き込む。また、第３中間データ“ＵＭ５”のメモリセルトランジスタＭＴに対して“１”書き込みを行う（データ“１１００”を維持する）場合は閾値電圧下限値ＶVKであるデータ“Ｋ”まで閾値分布を変化させる。
また、ブロードな閾値分布の第３中間データ“ＵＭ６”のメモリセルトランジスタＭＴに対して“０”書き込みを行って閾値電圧下限値ＶVLのデータ“Ｌ”を書き込む。また、第３中間データ“ＵＭ６”のメモリセルトランジスタＭＴに対して“１”書き込みを行う（データ“１０１０”を維持する）場合は閾値電圧下限値ＶVMであるデータ“Ｍ”まで閾値分布を変化させる。
また、ブロードな閾値分布の第３中間データ“ＵＭ７”のメモリセルトランジスタＭＴに対して“０”書き込みを行って閾値電圧下限値ＶVNのデータ“Ｎ”を書き込む。また、第３中間データ“ＵＭ７”のメモリセルトランジスタＭＴに対して“１”書き込みを行う（データ“１１１０”を維持する）場合は閾値電圧下限値ＶVOであるデータ“Ｏ”まで閾値分布を変化させる。
本実施形態に係るメモリシステムにおいては、ワード線ＷＬ０乃至ＷＬ３１に接続されるメモリセルトランジスタＭＴについて、上記各データの閾値電圧を判別する読み出しレベルそれぞれに対する共通読み出し電圧ＶRLM、ＶRHM1、ＶRHM2、ＶRHM3、ＶRUM1、ＶRUM2、ＶRUM3、ＶRUM4、ＶRUM5、ＶRUM6、ＶRUM7、ＶRA、ＶRB、ＶRC、ＶRD、ＶRE、ＶRF、ＶRG、ＶRH、ＶRI、ＶRJ、ＶRK、ＶRL、ＶRM、ＶRN、及びＶROを第１の実施形態と同様に設定する。
更に、ＷＬ０及びＷＬ３１に対しては、これら共通読み出し電圧ＶRLM、ＶRHM1、ＶRHM2、ＶRHM3、ＶRUM1、ＶRUM2、ＶRUM3、ＶRUM4、ＶRUM5、ＶRUM6、ＶRUM7、ＶRA、ＶRB、ＶRC、ＶRD、ＶRE、ＶRF、ＶRG、ＶRH、ＶRI、ＶRJ、ＶRK、ＶRL、ＶRM、ＶRN、及びＶROに加え、共通読み出し電圧ＶRLM、ＶRHM1、ＶRHM2、ＶRHM3、ＶRUM1、ＶRUM2、ＶRUM3、ＶRUM4、ＶRUM5、ＶRUM6、ＶRUM7、ＶRA、ＶRB、ＶRC、ＶRD、ＶRE、ＶRF、ＶRG、ＶRH、ＶRI、ＶRJ、ＶRK、ＶRL、ＶRM、ＶRN、及びＶROよりも電圧の高い補正読み出し電圧Ｖselectを設定する。
ＷＬ０及びＷＬ３１に対して印加する読み出し電圧Ｖselectは、第１の実施形態と同様にＦｅＲＡＭ６に記憶する最終書き込みページと補正ページとを比較して選択すれば良い。補正ページは、第１の実施形態と同様に、ＧＩＤＬの影響により既にデータの書き込まれたメモリセルトランジスタＭＴの保持するデータの閾値分布が高電圧側にシフトする量を考慮して決定される。例えば、ワード線ＷＬ０の偶数ページの第１ページの読み出し動作においては、ワード線ＷＬ０の奇数ページの第１ページ、ワード線ＷＬ０の奇数ページの第２ページ、ワード線ＷＬ０の奇数ページの第３ページ、ワード線ＷＬ０の奇数ページの第４ページ、ワード線ＷＬ７の奇数ページの第４ページ、ワード線ＷＬ１５の奇数ページの第４ページ、ワード線ＷＬ２４の奇数ページの第４ページ、ワード線ＷＬ２８の奇数ページの第４ページとすれば良い。その他の構成は、第１の実施形態と同様である。
メモリセルトランジスタＭＴの閾値電圧の細分化が進むと、隣り合うデータの閾値分布の間隔を小さく設定することが必要となり、ＧＩＤＬにより閾値分布がシフトした場合の影響はより顕著になるから、読み出し電圧Ｖselectを補正する意義は非常に大きい。
また、本実施形態に係るメモリシステムが示すように、第１の実施形態に係るメモリシステムにおける読み出し電圧Ｖselectの補正は、４値データを保持可能なメモリセルトランジスタＭＴに限らず、同様の技術的思想に基づいて、１６値データを保持可能なメモリセルトランジスタＭＴに対しても適用できる。即ち、第１の実施形態に係るメモリシステムにおける読み出し電圧Ｖselectの補正は、メモリセルトランジスタＭＴが保持可能なデータ数によらず、Ｎ（Ｎ＝２、４、８、１６、・・・）値のデータを保持可能なメモリセルトランジスタＭＴに対して適用可能である。
［第４の実施形態］
本発明の第４の実施形態に係るメモリシステムの構成について、図１９を参照して説明する。図１９は、第４の実施形態に係るメモリシステムの構成を示すブロック図である。以下、第１の実施形態と実質的に同一な構成要素には同じ参照符号を付して、本実施形態の特徴部分のみを説明する。
ＮＡＮＤ型フラッシュメモリ２は、データ保持時間が長くなると浮遊ゲート電極ＦＧに注入された電子が徐々に漏れ出し、書き込み済みのメモリセルトランジスタＭＴの閾値電圧が徐々に低下する。また、この現象はメモリセルトランジスタＭＴの微細化が進むほど顕著になる。
上記の現象に鑑み、本実施形態に係るメモリシステムは、ＦｅＲＡＭ２９に後述する各ブロックＢＬＫの書き込み終了時刻ｔ1を記憶させ、書き込み終了時刻ｔ1に応じて各ブロックＢＬＫのワード線ＷＬ０乃至ＷＬ３１に印加する読み出し電圧Ｖselectを補正するという特徴を有する。その他の構成は、第１の実施形態と同様である。
ＦｅＲＡＭ２９に各ブロックＢＬＫの書き込み終了時刻ｔ1を記憶させるとは、各ブロックＢＬＫ内において最後にデータが書き込まれた時刻、即ち、各ブロックＢＬＫ内における最終書き込みページにデータが書き込まれた時刻をＦｅＲＡＭ２９に記憶させることを意味する。書き込み終了時刻ｔ1は、メモリシステム外部からメモリコントローラ１に入力され、各ブロックＢＬＫへデータの書き込みが行われる度に更新される。
ワード線ＷＬ０乃至ＷＬ３１に印加する読み出し電圧Ｖselectについて、図２０を参照して説明する。図２０は、ワード線ＷＬ０乃至ＷＬ３１に接続されるメモリセルトランジスタＭＴに保持される各データの閾値分布と、各読み出しレベルに対して設定される読み出し電圧Ｖselectを示す模式図である。
図２０に示すように、上位ページが未書き込みの場合の読み出し動作において、ＬＭレベルに対して第１の共通読み出し電圧ＶRLMが設定される。また、上位ページが書き込み済みの場合の読み出し動作において、Ａ、Ｂ、及びＣレベルに対してそれぞれ第２、第３、及び第４の共通読み出し電圧ＶRA、ＶRB、及びＶRCが設定される。
また、既にデータ書き込み済みのメモリセルトランジスタＭＴに保持されるデータの閾値分布が時間経過と共に低電圧側にシフトする量を考慮して、ＬＭレベルにおいて、第１の共通読み出し電圧ＶRLMよりも電圧の低い第１５の補正読み出し電圧ＶRLM-、Ａレベルにおいて、第２の共通読み出し電圧ＶRAよりも電圧の低い第１６の補正読み出し電圧ＶRA-、Ｂレベルにおいて、第３の共通読み出し電圧ＶRBよりも電圧の低い第１７の補正読み出し電圧ＶRB-、及びＣレベルにおいて、第４の共通読み出し電圧ＶRCよりも電圧の低い第１８の補正読み出し電圧ＶRC-が設定される。
本実施形態に係るメモリシステムにおいては、上述した各ブロックＢＬＫにおける最終書き込み時刻ｔ1と、読み出し動作開始時刻ｔ2を比較し、各ブロックにおける読み出し電圧Ｖselectを選択する。読み出し動作開始時刻ｔ2は、メモリシステム外部からメモリコントローラ１に入力され、メモリコントローラ１に読み出しコマンドが入力された場合に自動的に参照される。
図２１は、読み出しコマンドを受信したメモリコントローラ１が読み出し電圧Ｖselectを選択する際に、ＭＣＵ８が行うべき演算処理を示すフローチャートである。
先ず、ワード線ＷＬ０乃至ＷＬ３１の各ページの読み出し動作開始時に、ＦｅＲＡＭ２９に記憶させた当該ワード線ＷＬ０乃至ＷＬ３１を含むブロックＢＬＫの書き込み終了時刻ｔ1を参照する（Ｓ５０１）。次に、読み出し動作開始事時刻ｔ2を参照する（Ｓ５０２）。
その後、書き込み終了時刻ｔ1と読み出し動作開始事時刻ｔ2とを比較する（Ｓ５０３）。ｔ2−ｔ1が第１の参照時間Ｔref1よりも小さい場合は、第１、第２、第３、及び第４の共通読み出し電圧ＶRLM、ＶRA、ＶRB、及びＶRCを選択し、第１、第２、第３、及び第４の共通読み出し電圧ＶRLM、ＶRA、ＶRB、及びＶRCでのデータ読み出し動作を指示する読み出しコマンドをＮＡＮＤ型フラッシュメモリ２に入力する。
一方、ｔ2−ｔ1が第１の参照時間Ｔref1よりも大きい場合には、メモリセルトランジスタＭＴに保持される各データの閾値分布が低電圧側にシフトしているため、各読み出しレベルにおいて、第１、第２、第３、及び第４の共通読み出し電圧ＶRLM、ＶRA、ＶRB、及びＶRCよりも電圧の低い第１５、第１６、第１７、及び第１８の補正読み出し電圧ＶLM-、ＶRA-、ＶRB-、及びＶRC-を選択し、第１５、第１６、第１７、及び第１８の補正読み出し電圧ＶLM-、ＶRA-、ＶRB-、及びＶRC-でのデータ読み出し動作を指示する読み出しコマンドをＮＡＮＤ型フラッシュメモリ２に入力する。
本実施形態においては、１段階の補正した読み出し電圧Ｖselectしか示していないが、第１の参照時間Ｔref1以外に更に複数の参照時間を設定することで、さらに細かく読み出し電圧を補正することができる。参照時間は、メモリセルトランジスタＭＴのデータ保持特性を計測して統計的に定められるべき所定の時間である。
また、第１５の補正読み出し電圧乃至第１８の補正読み出し電圧は、ワード線ＷＬ０乃至ワード線ＷＬ３１に接続されたメモリセルトランジスタＭＴに保持されるデータの閾値分布が、第１の参照時間Ｔref1経過の影響により低電圧側にシフトする量を計測して統計的に定めるべき所定の値であり、各読み出しレベルにおける第１、第２、第３、及び第４の共通読み出し電圧ＶRLM、ＶRA、ＶRB、及びＶRCと閾値電圧下限値ＶVLM、ＶVA、ＶVB、及びＶVCとの電圧差が維持されるように設定されることが望ましい。
また、本実施形態に係るメモリシステムにおいては、メモリシステムの起動時に各ブロックＢＬＫの書き込み終了時刻ｔ1と、メモリシステムの起動時刻ｔ3を比較し、データ保持時間が第２の参照時間Ｔref2を超えたブロックＢＬＫについては、当該ブロックＢＬＫ内に保持されるデータを、当該ブロックＢＬＫとは異なるブロックＢＬＫにコピーする。第２の参照時間Ｔref2はメモリセルトランジスタＭＴのデータ保持特性を計測して統計的に定められるべき所定の時間である。
図２２は、メモリシステム起動時にＭＣＵ８が行うべき演算処理を示すフローチャートである。メモリシステム起動時に、ＦｅＲＡＭ２９の各ブロックＢＬＫの書き込み終了時刻ｔ1をそれぞれ読み出す（Ｓ６０１）。次に、メモリシステム起動時刻ｔ3を読み出す（Ｓ６０２）。
その後、書き込み終了時刻ｔ1とメモリシステム起動時刻ｔ3とを比較する（Ｓ６０３）あるブロックＢＬＫにおいて、ｔ3−ｔ1が第２の参照時間Ｔref2よりも大きい場合には、当該ブロックＢＬＫ内に保持されるデータを当該ブロックＢＬＫとは異なるブロックＢＬＫへコピーする。また、ｔ3−ｔ1が第２の参照時間Ｔref2よりも小さい場合にはコマンド待機状態とする。
尚、ＦｅＲＡＭ２９に記憶させる各ブロックＢＬＫの最終書き込み時刻ｔ1については、年、月、日、時のいずれの単位で記憶しても良い。また、各ブロックＢＬＫの最終書き込み時刻ｔ1ではなく、ブロックＢＬＫ内のページ毎の書き込み終了時刻をＦｅＲＡＭ２９に記憶させ、ページ毎の書き込み終了時刻に応じてワード線ＷＬ単位で読み出し電圧Ｖselectの補正の補正を行っても良い。
また、最終書き込み時刻ｔ1は頻繁な書き換えが想定されるため、書き込み終了時刻ｔ1は、ＦｅＲＡＭ２９のように書き換え可能な回数の上限が高く、高速動作が可能な不揮発性半導体メモリに記憶されることが望ましい。
また、メモリシステム起動時に限らず、メモリシステムが起動してから第３の参照時間Ｔref3が経過したブロックＢＬＫに保持されるデータを、当該ブロックと異なるブロックＢＬＫにコピーしても良い。
また、各ブロックＢＬＫの消去回数と書き込み回数をＦｅＲＡＭ２９に記憶させても良い。メモリセルトランジスタＭＴは、書き込みや消去を重ねる毎に特性が悪化し、閾値分布の裾の広がりや閾値電圧の増減が生じる。そこで、ブロックＢＬＫの書き込み回数や消去回数によって、ワード線ＷＬに印加する読み出し電圧Ｖselectを補正して読み出し動作を行う。これによりメモリシステムの信頼性が向上する。
また、ＦｅＲＡＭ２９に第１の実施形態と同様に最終書き込みページを記憶させても良い。この場合、ワード線ＷＬ０乃至ワード線ＷＬ３１に接続されるメモリセルトランジスタＭＴに保持されるデータの閾値電圧が時間経過により低電圧側にシフトする量と、ワード線ＷＬ０及びワード線ＷＬ３１に接続されるメモリセルトランジスタＭＴに保持されるデータの閾値電圧がＧＩＤＬによるデータ誤書き込みの影響により高電圧側にシフトする量との両方を考慮して、ワード線ＷＬに印加する読み出し電圧Ｖselectを補正すれば良い。
［第５の実施形態］
図２３は、本実施形態に係るメモリカード３０の構成を示すブロック図である。本実施形態に係るメモリカード３０は、上述した第１の実施形態乃至第４の実施形態に係るメモリシステムを有する。
メモリカード３０は、その外観が例えば９つの端子群を有するＳＤＴＭメモリカード形状に形成されており、図示略のホスト装置に対し一種の外部記憶装置として用いられる。ホスト装置は具体的には、画像データ、音楽データ、或いはＩＤデータ等の各種データを処理するパーソナルコンピュータや、ＰＤＡ、デジタルスチルカメラ、携帯電話等の各種電子機器である。
インタフェース用信号端子３１には、ホスト装置からメモリカード３０へのクロック転送に使用されるＣＬＫ端子、コマンド転送と当該コマンドに対するレスポンス転送に使用されるＣＭＤ端子、読み書きされるデータの入出力端子として使用されるＤＡＴ０、ＤＡＴ１、ＤＡＴ２、及びＤＡＴ３端子、電源供給に使用されるＶＤＤ端子、及び接地に使用される２つのＧＮＤ端子の合計９個の信号端子が配置されている。
これら９個の信号端子と、ホスト装置が備えるホストインタフェースとが電気的に接続され、コマンド、アドレス、及びデータ等の送受信が行われる。
［第６の実施形態］
図２４は、本実施形態に係るメモリカードホルダ３２を示す模式図である。図２４に示すメモリカードホルダ３２には、第５の実施形態に係るメモリカード３０が挿入可能である。メモリカードホルダ３２は、図示略のホスト装置に接続され、メモリカード３０とホスト装置の間のインタフェース装置として機能する。
［第７の実施形態］
図２５は、第５の実施形態または第６の実施形態に係るメモリカード３０或いはメモリカードホルダ３２のどちらも受けることが可能な接続装置３３を示している。メモリカード３０やメモリカードホルダ３２は接続装置３３に装着され、電気的に接続される。接続装置３３は、接続ワイヤ３４及びインタフェース回路３５によりボード３６に接続されている。ボード３６はＣＰＵ（Central Processing Unit）３７及びバス３８を有している。
また、図２６に示すように、メモリカード３０或いはメモリカードホルダ３２が接続装置３３に挿入され、接続装置３３がワイヤ３４によりＰＣ３９に接続される構成であっても良い。
本発明の第１の実施形態に係る不揮発性半導体メモリシステムの構成を示すブロック図。 本発明の第１の実施形態に係る不揮発性半導体メモリシステムが有するメモリセルアレイの等価回路を示す回路図。 本発明の第１の実施形態に係る不揮発性半導体メモリシステムが有するメモリセルアレイのブロック内のページ構成を示すブロック図。 本発明の第１の実施形態に係る不揮発性半導体メモリシステムにおいてメモリセルトランジスタＭＴに保持される４値データの閾値分布を示す模式図。 本発明の第１の実施形態に係る不揮発性半導体メモリシステムのＮＡＮＤセルユニットのビット線方向の断面構成を示す断面図。 本発明の第１の実施形態に係る不揮発性半導体メモリシステムのデータ誤書き込みの発生原理を示す概念図。 本発明の第１の実施形態に係る不揮発性半導体メモリシステムにおける読み出し電圧の補正ページを示す表。 本発明の第１の実施形態に係る不揮発性半導体メモリシステムにおける読み出し電圧を示す模式図。 本発明の第１の実施形態に係る不揮発性半導体メモリシステムと入力されるコマンド及びアドレスとの関係を示す模式図。 本発明の第１の実施形態に係る不揮発性半導体メモリシステムにおいてＭＣＵが行う演算処理を示すフローチャート。 本発明の第１の実施形態に係る不揮発性半導体メモリシステムにおいてＭＣＵが行う演算処理を示すフローチャート。 本発明の第１の実施形態に係る不揮発性半導体メモリシステムにおいてＭＣＵが行う演算処理を示すフローチャート。 本発明の第１の実施形態に係る不揮発性半導体メモリシステムにおいてＭＣＵが行う演算処理を示すフローチャート。 本発明の第１の実施形態に係る不揮発性半導体メモリシステムにおけるＮＡＮＤセルユニットの変形例の等価回路を示す回路図。 本発明の第１の実施形態に係る不揮発性半導体メモリシステムにおけるメモリセルアレイの変形例の等価回路を示す回路図。 本発明の第２の実施形態に係る不揮発性半導体メモリシステムの書き込み動作を示す模式図。 本発明の第２の実施形態に係る不揮発性半導体メモリシステムの読み出し電圧を示す模式図。 本発明の第３の実施形態に係る不揮発性半導体メモリシステムの書き込み動作を示す模式図。 本発明の第４の実施形態に係る不揮発性半導体メモリシステムの構成を示すブロック図。 本発明の第４の実施形態に係る不揮発性半導体メモリシステムにおける読み出し電圧を示す模式図。 本発明の第４の実施形態に係る不揮発性半導体メモリシステムにおいてＭＣＵが行う演算処理を示すフローチャート。 本発明の第４の実施形態に係る不揮発性半導体メモリシステムにおいてＭＣＵが行う演算処理を示すフローチャート。 本発明の第５の実施形態に係るメモリカードの構成を示すブロック図。 本発明の第６の実施形態に係るメモリカードホルダを示す模式図。 本発明の第７の実施形態に係る接続装置を示す模式図。 本発明の第７の実施形態に係る接続装置を示す模式図。
符号の説明
１ フラッシュメモリコントローラ
２ ＮＡＮＤ型フラッシュメモリ
３ ホストインタフェース
４ フラッシュメモリインタフェース
５ バッファ
６ 強誘電体メモリ
７ ライトバックバッファ
８ ＭＣＵ
９ マイクロコードメモリ
１０ メモリセルアレイ
１１ 入出力制御回路
１２ アドレスレジスタ
１３ コマンドレジスタ
１４ 主制御回路
１５ 電圧発生回路
１６ ロウ制御回路
１７ カラム制御回路
１８ センスアンプ回路
１９ 選択回路
２０ ソース線ドライバ
２１ Ｐ型半導体基板
２２ ゲート絶縁膜
２３ 多結晶シリコン層
２４ ゲート間絶縁膜
２５ 多結晶シリコン層
２６ Ｎ型不純物拡散層
２７ 第１の層間絶縁膜
２８ 第２の層間絶縁膜
２９ ＦｅＲＡＭ
３０ メモリカード
３１ インタフェース用信号端子
３２ メモリカードホルダ
３３ 接続装置
３４ 接続ワイヤ
３５ インタフェース回路
３６ ボード
３７ ＣＰＵ
３８ バス
３９ ＰＣ
ＭＴ メモリセルトランジスタ
ＭＧ メモリセル群
ＳＬ ソース線
ＳＴ１ 第１の選択トランジスタ
ＢＬ ビット線
ＳＴ２ 第２の選択トランジスタ
ＮＵ ＮＡＮＤセルユニット
ＢＬＫ ブロック
ＷＬ ワード線
ＳＧＳ 第１の選択ゲート線
ＳＧＤ 第２の選択ゲート線
ＢＬｅ 偶数ビット線
ＢＬｏ 奇数ビット線
ＳＡ センスアンプ

Claims (12)

  1. 電気的に書き換え可能であり閾値電圧に応じて少なくとも２値以上のデータを保持可能なメモリセルトランジスタが直列に複数接続されるメモリセル群と、当該メモリセル群の一端部とソース線との間に接続される第１の選択トランジスタと、当該メモリセル群の他端部とビット線との間に接続される第２の選択トランジスタとを有するＮＡＮＤセルユニットを複数配列して構成されるブロックを有するメモリセルアレイと、
    前記ブロック内において隣接する前記ＮＡＮＤセルユニット間で、同一行にある前記メモリセルトランジスタのゲート電極を共通接続する複数のワード線と、
    前記ブロック内において隣接する前記ＮＡＮＤセルユニット間で、前記第１の選択トランジスタのゲート電極を共通接続する第１の選択ゲート線と、
    前記ブロック内において隣接する前記ＮＡＮＤセルユニット間で、前記第２の選択トランジスタのゲート電極を共通接続する第２の選択ゲート線とを具備し、
    前記ブロック内における複数の前記ワード線の中で、前記第１の選択ゲート線に隣接する第１のワード線または前記第２の選択ゲート線に隣接する第２のワード線に接続される前記メモリセルトランジスタに保持されたデータを読み出す読み出し動作において、前記第１のワード線または前記第２のワード線に印加される読み出し電圧は、前記メモリセルトランジスタに保持可能なデータを区別する読み出しレベルそれぞれに対して複数設定され、前記第１のワード線または前記第２のワード線に接続された前記メモリセルトランジスタへデータを書き込む書き込み動作の終了後に生じた当該データの閾値電圧の変化に対応して選択されることを特徴とする不揮発性半導体メモリ。
  2. 前記読み出しレベルそれぞれにおいて、前記ブロック内における複数の前記ワード線に対して共通の共通読み出し電圧が設定され、前記第１のワード線及び前記第２のワード線に対して、前記共通読み出し電圧に加え、更に、当該共通読み出し電圧よりも電圧の高い補正読み出し電圧が設定されることを特徴とする請求項１に記載の不揮発性半導体メモリ。
  3. 前記ブロック内において、複数の前記ワード線の中の１つと複数の前記ビット線の一部とにより選択される前記メモリセルトランジスタの集合が偶数ページを構成し、当該ワード線と複数の前記ビット線の他部とにより選択される前記メモリセルトランジスタの集合が奇数ページを構成し、
    前記メモリセルトランジスタは、前記偶数ページ及び前記奇数ページそれぞれに対して、上位ページデータ“ｘ（ｘは０または１）”と下位ページデータ“ｙ（ｙは０または１）”とにより定義されるデータ“１１”、データ“０１”、データ“００”、及びデータ“１０”が割り付けられた４値データ“ｘｙ”の１つを保持可能であり、
    前記偶数ページの下位ページ、前記奇数ページの下位ページ、前記偶数ページの上位ページ、及び前記奇数ページの上位ページはそれぞれ、前記ブロック内において一括してデータの書き込み及び読み出し動作が行われる単位であり、
    前記ブロック内における書き込み動作は、前記第１のワード線から順に前記第２のワード線まで、且つ、複数の前記ワード線それぞれにおいて前記偶数ページの下位ページ、前記奇数ページの下位ページ、前記偶数ページの上位ページ、前記奇数ページの上位ページの順に行われ、
    前記第１のワード線または前記第２のワード線の前記偶数ページの下位ページの読み出し動作において、前記第１のワード線または前記第２のワード線の前記奇数ページの下位ページ、前記偶数ページの上位ページ、前記奇数ページの上位ページにデータが書き込まれているか否かに対応して読み出し電圧を補正し、
    前記第１のワード線または前記第２のワード線の前記奇数ページの下位ページの読み出し動作において、前記第１のワード線または前記第２のワード線の前記偶数ページの上位ページ、前記奇数ページの上位ページにデータが書き込まれているか否かに対応して読み出し電圧を補正し、
    前記第１のワード線または前記第２のワード線の前記偶数ページの上位ページの読み出し動作において、前記第１のワード線または前記第２のワード線の前記奇数ページの上位ページにデータが書き込まれているか否かに対応して読み出し電圧を補正することを特徴とする請求項１または請求項２に記載の不揮発性半導体メモリ。
  4. 前記第１のワード線に接続される前記メモリセルトランジスタに保持されたデータを読み出す読み出し動作において、前記ブロック内における複数の前記ワード線の中で前記第１のワード線及び前記第２のワード線以外の所定のワード線まで書き込みが行われた後に選択可能な補正読み出し電圧が設定されていることを特徴とする請求項１乃至請求項３のいずれか１項に記載の不揮発性半導体メモリ。
  5. 前記第１のワード線または前記第２のワード線に接続される前記メモリセルトランジスタに保持可能なデータそれぞれに対して設定される閾値電圧下限値は、前記第１のワード線及び前記第２のワード線以外のワード線に接続される前記メモリセルトランジスタに保持可能なデータそれぞれに対して設定される閾値電圧下限値よりも、同一データ同士の比較において低い値であることを特徴とする請求項１乃至請求項４のいずれか１項に記載の不揮発性半導体メモリ。
  6. 電気的に書き換え可能なメモリセルトランジスタが直列に複数接続されるメモリセル群と、当該メモリセル群の一端部とソース線との間に接続される第１の選択トランジスタと、当該メモリセル群の他端部とビット線との間に接続される第２の選択トランジスタとを有するＮＡＮＤセルユニットを複数配列して構成されるブロックを有するメモリセルアレイと、
    前記ブロック内において隣接する前記ＮＡＮＤセルユニット間で、同一行にある前記メモリセルトランジスタのゲート電極を共通接続する複数のワード線と、
    前記ブロック内において隣接する前記ＮＡＮＤセルユニット間で、前記第１の選択トランジスタのゲート電極を共通接続する第１の選択ゲート線と、
    前記ブロック内において隣接する前記ＮＡＮＤセルユニット間で、前記第２の選択トランジスタのゲート電極を共通接続する第２の選択ゲート線とを具備し、
    前記ブロック内において、複数の前記ワード線の中の１つと複数の前記ビット線の一部とにより選択される前記メモリセルトランジスタの集合が偶数ページを構成し、当該ワード線と複数の前記ビット線の他部とにより選択される前記メモリセルトランジスタの集合が奇数ページを構成し、
    前記メモリセルトランジスタは、前記偶数ページ及び前記奇数ページそれぞれに対して、上位ページデータ“ｘ（ｘは０または１）”と下位ページデータ“ｙ（ｙは０または１）”とにより定義され、閾値電圧の順にデータ“１１”、データ“０１”、データ“００”、及びデータ“１０”が割り付けられた４値データ“ｘｙ”の１つを不揮発に保持可能であり、
    前記偶数ページの下位ページ、前記奇数ページの下位ページ、前記偶数ページの上位ページ、及び前記奇数ページの上位ページはそれぞれ前記ブロック内において一括してデータの書き込み及び読み出し動作が行われる単位であり、
    前記ブロック内における書き込み動作は、前記第１のワード線から順に前記第２のワード線まで、且つ、複数の前記ワード線それぞれにおいて偶数ページの下位ページ、奇数ページの下位ページ、偶数ページの上位ページ、奇数ページの上位ページの順に行われ、
    前記上位ページに書き込みがされる前の前記下位ページ読み出し動作において、前記データ“１１”を保持する前記メモリセルトランジスタの閾値分布と前記データ“０１”を保持する前記メモリセルトランジスタの閾値分布との間の電圧範囲に第１の読み出しレベルが設定され、
    前記上位ページに書き込みがされた後の読み出し動作において、前記データ“１１”を保持する前記メモリセルトランジスタの閾値分布と前記データ“０１”を保持する前記メモリセルトランジスタの閾値分布との間の電圧範囲に第２の読み出しレベル、前記データ“０１”を保持する前記メモリセルトランジスタの閾値分布と前記データ“００”を保持する前記メモリセルトランジスタの閾値分布との間に第３の読み出しレベル、及び、前記データ“００”を保持する前記メモリセルトランジスタの閾値分布と前記データ“１０”を保持する前記メモリセルトランジスタの閾値分布との間に第４の読み出しレベルがそれぞれ設定され、
    複数の前記ワード線において共通に、前記第１の読み出しレベルに対して第１の共通読み出し電圧、前記第２の読み出しレベルに対して第２の共通読み出し電圧、前記第３の読み出しレベルに対して第３の共通読み出し電圧、及び前記第４の読み出しレベルに対して第４の共通読み出し電圧が設定され、
    前記第１のワード線には、前記第１の読み出しレベルにおいて、前記第１の共通読み出し電圧よりも電圧の高い第１の補正読み出し電圧、前記第２の読み出しレベルにおいて、前記第２の共通読み出し電圧よりも電圧の高い第２の補正読み出し電圧、前記第２の補正読み出し電圧よりも電圧の高い第３の補正読み出し電圧、及び前記第３の補正読み出し電圧よりも電圧の高い第４の補正読み出し電圧、前記第３の読み出しレベルにおいて、前記第３の共通読み出し電圧よりも電圧の高い第５の補正読み出し電圧、前記第５の補正読み出し電圧よりも電圧の高い第６の補正読み出し電圧、及び前記第６の補正読み出し電圧よりも電圧の高い第７の補正読み出し電圧、及び前記第４の読み出しレベルにおいて、前記第４の共通読み出し電圧よりも電圧の高い第８の補正読み出し電圧、前記第８の補正読み出し電圧よりも電圧の高い第９の補正読み出し電圧、及び前記第９の補正読み出し電圧よりも電圧の高い第１０の補正読み出し電圧が設定され、
    前記第１のワード線の前記偶数ページの下位ページの読み出し動作において、前記第１のワード線の前記奇数ページの下位ページに書き込みが行われていなければ前記第１の共通読み出し電圧、前記第１のワード線の前記奇数ページの下位ページに書き込みが行われており、且つ、前記第１のワード線の前記偶数ページの上位ページに書き込みが行われていなければ前記第１の補正読み出し電圧、前記第１のワード線の前記偶数ページの上位ページに書き込みが行われており、且つ、前記第１のワード線の前記奇数ページの上位ページに書き込みが行われていなければ前記第３の共通読み出し電圧、前記第１のワード線の前記奇数ページの上位ページに書き込みが行われており、且つ、前記第１のワード線と前記第２のワード線との間の第３のワード線の前記奇数上位ページに書き込みが行われていなければ前記第５の補正読み出し電圧、前記第３のワード線の前記奇数上位ページに書き込みが行われており、且つ、前記第３のワード線と前記第２の選択ゲート線との間の第４のワード線の前記奇数上位ページに書き込みが行われていなければ前記第６の補正読み出し電圧、前記第４のワード線の前記奇数上位ページに書き込みが行われていれば前記第７の補正読み出し電圧を選択し、
    前記第１のワード線の前記奇数ページの下位ページの読み出し動作において、前記第１のワード線の前記偶数ページの上位ページに書き込みが行われていなければ前記第１の共通読み出し電圧、前記第１のワード線の前記偶数ページの上位ページに書き込みが行われており、且つ、前記第１のワード線の前記奇数ページの上位ページに書き込みが行われていなければ前記第１の補正読み出し電圧、前記第１のワード線の前記奇数ページの上位ページに書き込みが行われており、且つ、前記第３のワード線の前記奇数上位ページに書き込みが行われていなければ前記第３の共通読み出し電圧、前記第３のワード線の前記奇数上位ページに書き込みが行われており、且つ、前記第４のワード線の前記奇数上位ページに書き込みが行われていなければ前記第５の補正読み出し電圧、前記第４のワード線の前記奇数上位ページに書き込みが行われていれば前記第６の補正読み出し電圧を選択し、
    前記第１のワード線の前記偶数ページの上位ページの読み出し動作において、前記第１のワード線の前記奇数ページの上位ページに書き込みが行われていなければ前記第２の共通読み出し電圧或いは前記第４の共通読み出し電圧、前記第１のワード線の前記奇数ページの上位ページに書き込みが行われており、且つ、前記第３のワード線の前記奇数上位ページに書き込みが行われていなければ前記第２の補正読み出し電圧或いは前記第８の補正読み出し電圧、前記第３のワード線の前記奇数上位ページに書き込みが行われており、且つ、前記第４のワード線に書き込みが行われていなければ前記第３の補正読み出し電圧或いは前記第９の補正読み出し電圧、前記第４のワード線に書き込みが行われていれば前記第４の補正読み出し電圧或いは前記第１０の補正読み出し電圧を選択し、
    前記第１のワード線の前記奇数ページの上位ページの読み出し動作において、前記第３のワード線の前記奇数ページの上位ページに書き込みが行われていなければ前記第２の共通読み出し電圧或いは前記第４の共通読み出し電圧、前記第３のワード線の前記奇数ページの上位ページに書き込みが行われており、且つ、前記第４のワード線の前記奇数ページの上位ページに書き込みが行われていなければ前記第２の補正読み出し電圧或いは前記第８の補正読み出し電圧、前記第４のワード線の前記奇数ページの上位ページに書き込みが行われていれば前記第３の補正読み出し電圧或いは前記第９の補正読み出し電圧を選択し、
    前記第２のワード線には、前記第１の読み出しレベルにおいて、前記第１の共通読み出し電圧よりも電圧の高い第１１の補正読み出し電圧、前記第２の読み出しレベルにおいて、前記第２の共通読み出し電圧よりも電圧の高い第１２の補正読み出し電圧、前記第３の読み出しレベルにおいて、前記第３の共通読み出し電圧よりも電圧の高い第１３の補正読み出し電圧、及び前記第４の読み出しレベルにおいて、前記第４の共通読み出し電圧よりも電圧の高い第１４の補正読み出し電圧が設定され、
    前記第２のワード線の前記偶数ページの下位ページの読み出し動作において、前記第２のワード線の前記奇数ページの下位ページに書き込みが行われていなければ前記第１の共通読み出し電圧、前記第２のワード線の前記奇数ページの下位ページに書き込みが行われており、且つ、前記第２のワード線の前記偶数ページの上位ページに書き込みが行われていなければ前記第１１の補正読み出し電圧、前記第２のワード線の前記偶数ページの上位ページに書き込みが行われており、且つ、前記第２のワード線の前記奇数ページの上位ページに書き込みが行われていなければ前記第３の共通読み出し電圧、前記第２のワード線の前記奇数ページの上位ページに書き込みが行われていれば前記第１３の補正読み出し電圧を選択し、
    前記第２のワード線の前記奇数ページの下位ページの読み出し動作において、前記第２のワード線の前記偶数ページの上位ページに書き込みが行われていなければ前記第１の共通読み出し電圧、前記第２のワード線の前記偶数ページの上位ページに書き込みが行われており、且つ、前記第２のワード線の前記奇数ページの上位ページに書き込みが行われていなければ前記第１１の補正読み出し電圧、前記第２のワード線の前記奇数ページの上位ページに書き込みが行われていれば前記第３の共通読み出し電圧を選択し、
    前記第２のワード線の前記偶数ページの上位ページの読み出し動作において、前記第２のワード線の前記奇数ページの上位ページに書き込みが行われていなければ前記第２の共通読み出し電圧或いは前記第４の共通読み出し電圧、前記第２のワード線の前記奇数ページの上位ページに書き込みが行われていれば前記第１２の補正読み出し電圧或いは前記第１４の補正読み出し電圧を選択し、
    前記第１のワード線の前記奇数ページの上位ページの読み出し動作において、前記第２の共通読み出し電圧或いは前記第４の共通読み出し電圧を選択することを特徴とする不揮発性半導体メモリ。
  7. 前記第１の補正読み出し電圧と前記第１１の補正読み出し電圧、前記第２の補正読み出し電圧と前記第１２の補正読み出し電圧、前記第５の補正読み出し電圧と前記第１３の補正読み出し電圧、及び前記第８の補正読み出し電圧と前記第１４の補正読み出し電圧はそれぞれ等しい値に設定されることを特徴とする請求項６に記載の不揮発性半導体メモリ。
  8. 電気的に書き換え可能であり閾値電圧に応じて少なくとも２値以上のデータを保持可能なメモリセルトランジスタが直列に複数接続されるメモリセル群と、当該メモリセル群の一端部とソース線との間に接続される第１の選択トランジスタと、当該メモリセル群の他端部とビット線との間に接続される第２の選択トランジスタとを有するＮＡＮＤセルユニットを複数配列して構成されるブロックを有するメモリセルアレイと、
    前記ブロック内において隣接する前記ＮＡＮＤセルユニット間で、同一行にある前記メモリセルトランジスタのゲート電極を共通接続する複数のワード線と、
    前記ブロック内において隣接する前記ＮＡＮＤセルユニット間で、前記第１の選択トランジスタのゲート電極を共通接続する第１の選択ゲート線と、
    前記ブロック内において隣接する前記ＮＡＮＤセルユニット間で、前記第２の選択トランジスタのゲート電極を共通接続する第２の選択ゲート線とを具備する不揮発性半導体メモリの制御方法であって、
    前記ブロック内における複数の前記ワード線の中で、前記第１の選択ゲート線に隣接する第１のワード線または前記第２の選択ゲート線に隣接する第２のワード線に接続される前記メモリセルトランジスタに保持されたデータを読み出す読み出し動作において、当該第１のワード線または第２のワード線に印加される読み出し電圧を、前記メモリセルトランジスタに保持可能なデータを区別する読み出しレベルそれぞれに対して複数設定される読み出し電圧の中から、前記第１のワード線または前記第２のワード線に接続された前記メモリセルトランジスタへデータを書き込む書き込み動作の終了後に生じた当該データの閾値電圧の変化に対応して選択することを特徴とする不揮発性半導体メモリの制御方法。
  9. 請求項１乃至請求項７のいずれか１項に記載の不揮発性半導体メモリと当該不揮発性半導体メモリを制御するメモリコントローラとを有する不揮発性半導体メモリシステムにおいて、前記メモリコントローラは、
    前記不揮発性半導体メモリへのコマンド入力及び前記不揮発性半導体メモリとの間でデータ入出力を行うメモリインタフェース部と、
    前記ブロック内における最終書き込みページを記憶する記憶部と、
    前記メモリコントローラの動作を制御する演算部とを具備し、
    前記第１のワード線または前記第２のワード線に印加される読み出し電圧は、前記記憶部に記憶される前記最終書き込みページを参照することにより選択されることを特徴とする不揮発性半導体メモリシステム。
  10. 請求項２乃至請求項７のいずれか１項に記載の不揮発性半導体メモリと当該不揮発性半導体メモリを制御するメモリコントローラとを有する不揮発性半導体メモリシステムにおいて、前記メモリコントローラは、
    前記不揮発性半導体メモリへのコマンド入力及び前記不揮発性半導体メモリとの間でデータ入出力を行うメモリインタフェース部と、
    前記ブロック内における最終書き込みページを記憶する記憶部と、
    前記メモリコントローラの動作を制御する演算部とを具備し、
    前記第１のワード線または前記第２のワード線に印加される読み出し電圧は、前記記憶部に記憶された前記最終書き込みページを参照することにより選択され、
    前記演算部の制御により、前記共通読み出し電圧を使用する場合と当該共通読み出し電圧よりも高い補正読み出し電圧を使用する場合とで互いに異なる読み出しコマンドが、前記メモリインタフェース部を介して前記不揮発性半導体メモリに入力されることを特徴とする不揮発性半導体メモリシステム。
  11. 前記記憶部は強誘電体メモリで構成されることを特徴とする請求項９または請求項１０に記載の不揮発性半導体メモリシステム。
  12. 請求項９乃至請求項１１のいずれか１項に記載の不揮発性半導体メモリシステムを有し、ホスト装置と電気的に接続可能な複数の入出力端子を備え、当該入出力端子を介してコマンド、アドレス、及びデータが転送されることを特徴とするメモリカード。
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