TWI564899B - 半導體儲存裝置以及資料處理方法 - Google Patents

半導體儲存裝置以及資料處理方法 Download PDF

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Description

半導體儲存裝置以及資料處理方法
本發明涉及一種與非(Not AND，NAND)型快閃記憶體(flash memory)等半導體儲存裝置，尤其涉及NAND型快閃記憶體中的資料(data)的混碼(scramble)方法。
NAND型快閃儲存器具有包含多個區塊的記憶體陣列，在1個區塊中，形成將多個儲存胞(memory cell)串聯連接而成的NAND串(string)。典型的是，資料的讀出或編程(program)是以頁面(page)為單位來進行，資料的抹除是以區塊為單位來進行。
專利文獻1公開了使NAND型快閃記憶體的動作可靠性提高的資料的寫入方法。該寫入方法是：基於字線(word line)的位址來選擇混碼方式，按照所選擇的混碼方式來對要寫入的資料進行混碼，並將經混碼的資料寫入至對應的頁面。
[現有技術文獻]
[專利文獻]
[專利文獻1]日本專利特開2008-198299號公報
NAND型快閃記憶體的儲存胞包含N型的金屬氧化物半導體(MOS)結構，該N型的MOS結構具備浮動柵極(floating gate)(電荷蓄積層)與控制柵極。當在浮動柵極蓄積電子時，儲存胞的閾值偏移至正方向，該狀態為資料“0”。另一方面，當從浮動柵極放出電子時，閾值偏移至負方向，該狀態為資料“1”。當統一抹除區塊時，該區塊內的所有儲存胞為資料“1”。
在此種快閃記憶體中，當反覆進行編程(寫入)或抹除時，依存於資料的可靠性有可能發生惡化。例如，在進行編程時，資料“0”的比例壓倒性地多於資料“1”的情況，或者與此相反地，資料“1”的比例壓倒性地多於資料“0”的情況“由於儲存胞的微細化、高集成化，儲存胞間的距離變短，鄰接的儲存胞可能處於電容耦合而相互干涉的狀況。若圍繞1個儲存胞的周邊儲存胞全部為資料“0”，則在中心的儲存胞，周邊儲存胞的電荷產生影響，從而與全部為資料“1”的情況相比，閾值變高。資料“0”或資料“1”的不均勻因讀出資料時的源極線(source line)電壓的浮動電壓差異，也很有可能對讀出放大器(sense amplifier)的特性造成不良影響。
因此，從可靠性的觀點來看，資料“0”與資料“1”的比例理想的是約為0.5。作為實現此比例的1個方法，有資料混碼方案(scheme)。即，對於要編程的資料，使用亂數來進行混碼，並將 混碼後的資料編程至記憶體陣列。對於混碼，例如可將要編程的位址用於種子(seeds)而對每個位址改變亂數，由此可在記憶體陣列的行方向及列方向上隨機地配置資料“0”與資料“1”。而且，在讀出動作中，通過利用對從記憶體陣列讀出的資料進行混碼時的亂數來進行解混(descramble)，從而將經混碼的資料轉換成原始資料。
在NAND型快閃記憶體，抹除資料後的儲存胞為資料“1”，在抹除後的讀出動作時，例如必須輸出資料“FFh”。因此，在NAND型快閃記憶體中使用資料混碼的情況下，必須禁止解混，以使抹除後的資料全部為“1”。另一方面，儘管在概率上非常小，但有時通過資料混碼而編程的資料全部為“1”。在讀出此種資料的情況下，必須進行解混。由於此種限制，在NAND型快閃記憶體，在記憶體陣列的冗餘區域等中，設置有旗標位元(flag bit)，該旗標位元用於判定該頁面是被抹除的狀態，抑或是被編程的狀態。旗標位元在包含該頁面的區塊被抹除時，為資料“1”，在該頁面被編程時，變更為資料“0”。
圖1(A)是編程動作時的流程，圖1(B)是讀出動作時的流程。首先，在編程動作，從外部的控制器接收編程命令(program command)(S10)，然後，接收位址及要編程的資料(S12)。對所接收的資料進行混碼(S14)，進而，將旗標由資料“1”變更為“0”，以表示所選擇的頁面已被編程(S16)。接下來，將經混碼的資料及旗標編程至所選擇的頁面(S18)。
在讀出動作，當從外部的控制器輸入讀出命令及位址時(S20)，從記憶體陣列的所選擇的頁面讀出資料(S22)，接下來，進行旗標的判定(S24)。若旗標為“0”，則暫且視為所有的資料為“1”，由於該資料是經編程的資料，因此對所讀出的資料進行解混(S26)，轉換成原始資料並輸出(S28)。另一方面，若旗標為“1”，則讀出的資料為抹除後的資料，因此不進行解混處理而直接輸出資料(S28)。
如此，在現有的NAND型快閃記憶體中存在下述問題，即，為了實現資料混碼方案，需要用於保存旗標位元的儲存容量，該旗標位元用於判別是被抹除的資料還是經編程的資料，進而，在資料讀出時，為了判定旗標位元，需要額外地耗費時間。
本發明的目的在於，解決此類習知問題，提供一種半導體儲存裝置，無須附加用於識別是抹除後的資料還是經編程的資料的識別資訊而進行資料混碼，且使可靠性提高。
本發明的半導體儲存裝置包括：記憶體陣列；保持部件，保持從所述記憶體陣列讀出的資料，或者保持對所述記憶體陣列進行編程的資料；輸入部件，輸入資料；以及編碼部件，在來自所述輸入部件的資料為第1特定位元串或第2特定位元串的情況下，將來自所述輸入部件的資料提供給所述保持部件，在來自所述輸入部件的資料皆非第1特定位元串及第2特定位元串中 的任一種的情況下，對來自所述輸入部件的資料進行混碼，並將混碼後的資料提供給所述保持部件，所述第1特定位元串等於抹除所述記憶體陣列時的資料，第2特定位元串在經所述編碼部件混碼的情況下成為所述第1特定位元串。
較好的是，半導體儲存裝置還包括：輸出部件，輸出資料；以及解碼部件，在來自所述保持部件的資料為所述第1特定位元串或所述第2特定位元串的情況下，將來自所述保持部件的資料提供給所述輸出部件，在來自所述保持部件的資料皆非所述第1特定位元串及第2特定位元串中的任一種的情況下，對來自所述保持部件的資料進行解混，並將解混後的資料提供給所述輸出部件。較好的是，所述編碼部件包括：第1檢測器，接收來自所述輸入部件的資料，檢測所述資料中是否包含所述第1特定位元串；混碼電路，接收來自所述輸入部件的資料，對所述資料進行混碼；第2檢測器，接收經所述混碼電路混碼的資料，檢測所述資料中是否包含所述第2特定位元串；以及第1選擇部，基於所述第1檢測器及所述第2檢測器的檢測結果，選擇來自所述輸入部件的資料或經所述混碼電路混碼的資料。較好的是，所述解碼部件包括：第3檢測器，接收來自所述保持部件的資料，檢測所述資料中是否包含所述第1特定位元串；解混電路，接收來自所述保持部件的資料，對所述資料進行解混；第4檢測器，接收經所述解混電路解混的資料，檢測所述資料中是否包含所述第2特定位元串；以及第2選擇部，基於所述第3檢測器及所述第4 檢測器的檢測結果，選擇來自所述保持部件的資料或經所述解混電路解混的資料。例如，所述第1特定位元串是包含邏輯1的位元串。
本發明的資料處理方法是具有NAND型記憶體陣列的半導體儲存裝置的資料處理方法，其包括：資料登錄步驟，從外部輸入要編程的資料；以及編碼步驟，在輸入的所述資料為第1特定位元串或第2特定位元串的情況下，將輸入的所述資料提供給所述記憶體陣列，在輸入的所述資料皆非第1特定位元串及第2特定位元串中的任一種的情況下，對輸入的所述資料進行混碼，並將混碼後的資料提供給所述記憶體陣列，所述第1特定位元串等於抹除所述記憶體陣列時的資料，第2特定位元串在經所述混碼的情況下成為所述第1特定位元串。
較好的是，資料處理方法還包括：資料讀出步驟，從所述記憶體陣列讀出資料；以及解碼步驟，在所讀出的資料為所述第1特定位元串或所述第2特定位元串的情況下，將讀出所述資料提供給輸出部件，在讀出所述資料皆非所述第1特定位元串及第2特定位元串中的任一種的情況下，對讀出所述資料進行解混，並將解混後的資料提供給所述輸出部件。較好的是，所述編碼步驟包括：第1檢測步驟，檢測輸入的所述資料中是否包含所述第1特定位元串；混碼步驟，對輸入的所述資料進行混碼；第2檢測步驟，檢測經混碼步驟混碼的資料是否包含所述第2特定位元串；以及第1選擇步驟，基於所述第1檢測步驟及所述第2檢測步驟 的檢測結果，選擇輸入的所述資料或經混碼的所述資料。較好的是，所述解碼步驟包括：第3檢測步驟，檢測從所述記憶體陣列讀出的資料中是否包含所述第1特定位元串；解混步驟，對讀出的所述資料進行解混；第4檢測步驟，檢測經解混的所述資料中是否包含所述第2特定位元串；以及第2選擇步驟，基於所述第3檢測步驟及所述第4檢測步驟的檢測結果，選擇讀出所述資料或經解混的所述資料。例如所述第1特定位元串是包含邏輯1的位元串。
根據本發明，在相當於與抹除記憶體陣列時相等的第1特定位元串、及在混碼時成為第1特定位元串的第2特定位元串中的任一者的情況下，將輸入的資料不進行混碼而編程至記憶體陣列，在從記憶體陣列讀出的資料相當於第1特定位元串或第2特定位元串的情況下，將讀出的資料不進行解混而輸出，因此無須附加旗標等識別資訊，所述旗標用於識別是抹除時的資料還是經編程的資料。因此，能夠將記憶體陣列的儲存容量有效地活用於其他資源，且能夠縮短實施資料混碼時的資料讀出時間。
10‧‧‧快閃記憶體
100‧‧‧記憶體陣列
110‧‧‧輸入/輸出緩衝器
120‧‧‧混碼部
130‧‧‧位址暫存器
140‧‧‧控制部
150‧‧‧字線選擇電路
160‧‧‧頁面緩衝器
170‧‧‧列選擇電路
180‧‧‧內部電壓產生電路
200‧‧‧寫入編碼器
202‧‧‧第1檢測器
204‧‧‧混碼電路
206‧‧‧第2檢測器
208‧‧‧或電路
210‧‧‧多工器
220‧‧‧讀出解碼器
222‧‧‧第3檢測器
224‧‧‧解混電路
226‧‧‧第4檢測器
228‧‧‧或電路
230‧‧‧多工器
Ax‧‧‧行位址資訊
Ay‧‧‧列位址資訊
BLK(0)~BLK(m-1)‧‧‧記憶體區塊
MC0~MC31‧‧‧儲存胞
NU‧‧‧NAND串單元
S10~S28‧‧‧步驟
SGD、SGS‧‧‧選擇柵極線
SL‧‧‧源極線
TD、TS‧‧‧選擇電晶體
Vers‧‧‧抹除電壓
Vpgm‧‧‧寫入電壓
Vpass‧‧‧通過電壓
Vread‧‧‧讀出通過電壓
圖1(A)、圖1(B)是進行資料混碼的NAND型快閃記憶體的動作流程，圖1(A)是編程動作時的流程，圖1(B)是讀出動作時的流程。
圖2是表示本發明的實施例的NAND型快閃記憶體的整體概略結構的圖。
圖3是表示本發明的實施例的儲存胞陣列的NAND串的結構的電路圖。
圖4是表示在本發明的實施例的快閃記憶體的編程時對各部分施加的電壓的一例的圖。
圖5是表示本發明的實施例的混碼部的內部結構的圖。
圖6(A)表示寫入編碼器的混碼的判定基準，圖6(B)表示讀出解碼器的解混的判定基準。
圖7(A)表示本實施例的寫入編碼器的內部結構，圖7(B)表示本實施例的讀出解碼器的內部結構。
以下，參照附圖來詳細說明本發明的實施方式。另外，應留意的是，附圖中，為了便於理解而強調表示各部分，與實際元件的比例並不相同。
圖2表示本發明的實施例的快閃記憶體的典型結構。但是，此處所示的快閃記憶體的結構僅為例示，本發明未必限定於此種結構。本實施例的快閃記憶體10包括：記憶體陣列100，呈矩陣狀地排列有多個儲存胞；輸入/輸出緩衝器110，連接於外部輸入/輸出端子I/O，且保持輸入/輸出資料；混碼部120，進行對記憶體陣列100編程的資料的混碼及從記憶體陣列100讀出的資 料的解混；位址暫存器(address register)130，接收來自輸入/輸出緩衝器110的位址資料；控制部140，接收來自輸入/輸出緩衝器110的命令資料或來自外部的控制信號，以控制各部分；字線選擇電路150，從位址暫存器130接收行位址資訊Ax，對行位址資訊Ax進行解碼，並基於解碼結果來進行區塊的選擇及字線的選擇等；頁面緩衝器160，保持從由字線選擇電路150所選擇的頁面讀出的資料，或者保持對所選擇的頁面的寫入資料；列選擇電路170，從位址暫存器130接收列位址資訊Ay，對列位址資訊Ay進行解碼，並基於該解碼結果來進行頁面緩衝器160內的資料的選擇等；以及內部電壓產生電路180，生成資料的讀出、編程及抹除等所需的各種電壓(寫入電壓Vpgm、通過電壓Vpass、讀出通過電壓Vread、抹除電壓Vers等)。
記憶體陣列100具有沿列方向配置的m個記憶體區塊BLK(0)、BLK(1)、...、BLK(m-1)。靠近區塊BLK(0)而配置有頁面緩衝器160。除了此種結構以外，頁面緩衝器160也可配置在區塊的另一個端部或者兩側的端部。
在1個記憶體區塊，如圖3所示，形成有多個NAND串單元(unit)NU，該多個NAND串單元NU是將多個儲存胞串聯連接而成，在1個記憶體區塊內，沿行方向排列有n+1個NAND串單元NU。NAND串單元NU包含串聯連接的多個儲存胞MCi(i=0、1、...、31)、與其中一個端部即儲存胞MC31的漏極(drain)側連接的選擇電晶體(transistor)TD、及與另一個端部即儲存胞 MC0的源極側連接的選擇電晶體TS，選擇電晶體TD的漏極連接於對應的1條位線(bit line)GBL(GBL0至GBLn)，選擇電晶體TS的源極連接於共用的源極線SL。
儲存胞MCi的控制柵極連接於字線WLi，選擇電晶體TD、TS的柵極連接於與字線WL平行的選擇柵極線SGD、SGS。字線選擇電路150在基於行位址Ax或經轉換的位址來選擇區塊時，經由區塊的選擇柵極線SGS、SGD來選擇性驅動選擇電晶體TD、TS。圖3表示了典型的胞單元的結構，但胞單元也可在NAND串內包含1個或多個虛設胞(dummy cell)。
儲存胞典型的是具有MOS結構，該MOS結構包括：作為N型擴散區域的源極/漏極，形成在P井(well)內；隧道(tunnel)氧化膜，形成在源極/漏極間的通道(channel)上；浮動柵極(電荷蓄積層)，形成在隧道氧化膜上；以及控制柵極，經由介電質膜而形成在浮動柵極上。當浮動柵極中未蓄積有電荷時，即寫入有資料“1”時，閾值處於負狀態，儲存胞為常通(normally on)。當在浮動柵極中蓄積有電子時，即寫入有資料“0”時，閾值偏移為正，儲存胞為常斷(normally off)。其中，儲存胞既可為儲存單個位元(二值資料)的單層胞(Single Level Cell，SLC)型，也可為儲存多個位的多層胞(Multi Level Cell，MLC)型。
圖4是表示在快閃記憶體的各動作時施加的偏電壓的一例的表(table)。在讀出動作時，對位線施加某正電壓，對所選擇的字線施加某電壓(例如0V)，對非選擇字線施加通過電壓Vpass (例如4.5V)，對選擇柵極線SGD、SGS施加正電壓(例如4.5V)，使位線選擇電晶體TD、源極線選擇電晶體TS導通，對共用源極線施加0V。在編程(寫入)動作時，對所選擇的字線施加高電壓的編程電壓Vpgm(15V~20V)，對非選擇的字線施加中間電位(例如10V)，使位線選擇電晶體TD導通，使源極線選擇電晶體TS斷開，並將與“0”或“1”的資料相應的電位供給至位線GBL。在抹除動作時，對區塊內的被選擇的字線施加0V，對P井施加高電壓(例如20V)，將浮動柵極的電子抽出至基板，由此以區塊為單位來抹除資料。
接下來，對本實施例的資料混碼處理的詳細情況進行說明。混碼部120如圖5所示，配置在輸入/輸出緩衝器110與頁面緩衝器160之間，在編程動作時，寫入編碼器200對從輸入/輸出緩衝器110輸入的資料進行混碼，並將經混碼的資料提供給頁面緩衝器160，在讀出動作時，讀出解碼器220對從頁面緩衝器160讀出的資料進行解混，並將經解混的資料提供給輸入/輸出緩衝器110。通常，混碼處理對於所輸入的資料，與根據位址等生成的亂數種子(seed)進行互斥或(Exclusive OR，XOR)運算。此時，對於經混碼處理的資料，再次進行與同一亂數種子的XOR運算，由此可獲得原始輸入資料、即經解混的資料。因此，進行混碼處理的寫入編碼器200與進行解混處理的讀出解碼器220可包含相同的電路，從而可分別進行混碼處理及解混處理。
在NAND型快閃記憶體中，當實施資料的混碼時，在抹 除後的讀出時，必須輸出資料“1”。因而，在讀出抹除後的資料時，禁止資料的混碼。另一方面，在對混碼後的資料全部為“1”的資料進行編程時，該資料與抹除後的資料不同，是以經混碼的狀態而保持於儲存胞陣列，在讀出時必須進行解混，因此必須與抹除後的資料相區別。以前，為了區別兩種資料而準備了旗標位元，但在本實施例中不使用旗標位元，而是基於編程的資料或讀出的資料的結構來控制混碼。
寫入編碼器200如上所述，對從輸入/輸出緩衝器110輸入的要編程的資料進行混碼，讀出解碼器220對由頁面緩衝器160所保持的讀出資料進行解混。圖6(A)表示寫入編碼器200的混碼的判定基準。首先，當來自輸入/輸出緩衝器110的輸入資料全部為“1”時(此處為了方便而記作FFh)，不進行輸入資料“FFh”的混碼，而將輸入資料“FFh”直接編程至記憶體陣列。在輸入資料為“XXh”的情況下，也不進行輸入資料“XXh”的混碼，而將輸入資料“XXh”直接編程至記憶體陣列。此處，“XXh”是在經混碼時成為“FFh”的資料。當輸入資料皆非“FFh”及“XXh”中的任一者時(將其統一用“YYh”來表示)，對輸入資料“YYh”進行混碼，並將經混碼的資料“ZZh”編程至記憶體陣列。
圖6(B)表示讀出解碼器220的解混的判定基準。在讀出至頁面緩衝器160的資料為“FFh”時，不進行解混，而直接將“FFh”輸出至輸入/輸出緩衝器110。在讀出的資料為“XXh”的情況下，也不進行解混而將“XXh”直接輸出至輸入/輸出緩衝器110。當 讀出的資料為“ZZh”時，對讀出的資料“ZZh”進行解混，並將經解混的資料“YYh”輸出至輸入/輸出緩衝器110。
圖7(A)表示寫入編碼器200的結構例，圖7(B)表示讀出解碼器220的結構例。寫入編碼器200具有：第1檢測器202，接收輸入資料，檢測該輸入資料是否相當於“FFh”；混碼電路204，接收輸入資料，對該輸入資料進行混碼；第2檢測器206，接收從混碼電路204輸出的經混碼的資料，檢測該經混碼的資料是否相當於“FFh”；或(Or)電路208，接收第1檢測器202及第2檢測器206的檢測結果，並輸出其邏輯或；以及多工器(multiplexer)210，接收來自輸入/輸出緩衝器110的輸入資料及從混碼電路204輸出的資料，並基於或電路208的輸出來選擇任一個資料。多工器210在或電路208的輸出為H電位時，即，在由第1檢測器202或第2檢測器206中的任一者檢測出“FFh”時，選擇來自輸入/輸出緩衝器110的輸入資料，並將所選擇的資料輸出至頁面緩衝器160，在或電路208的輸出為L電位時，選擇經混碼電路204混碼的資料，並將所選擇的資料輸出至頁面緩衝器160。
讀出解碼器220進行與寫入編碼器200同樣的處理。即，讀出解碼器220具有：第3檢測器222，接收來自頁面緩衝器160的讀出資料，檢測該讀出資料是否相當於“FFh”；解混電路224，接收讀出資料，並對該讀出資料進行解混；第4檢測器226，接收從解混電路224輸出的經解混的資料，檢測該經解混的資料 是否相當於“FFh”；或電路228，接收第3檢測器222及第4檢測器226的檢測結果，並輸出其邏輯或；以及多工器230，接收頁面緩衝器160的讀出資料及從解混電路224輸出的資料，並基於或電路228的輸出來選擇任一個資料。多工器230在或電路228的輸出為H電位時，由第3檢測器222或第4檢測器226中的任一者檢測出“FFh”時，選擇讀出資料，並將所選擇的資料輸出至輸入/輸出緩衝器110，在或電路228輸出為L電位時，選擇經解混電路224解混的資料，並將所選擇資料輸出至輸入/輸出緩衝器110。
本實施例中，當要編程的資料為“FFh”時，“FFh”不經混碼而編程至記憶體陣列。要編程的資料“FFh”在記憶體陣列內與抹除後的資料相同，但讀出資料為“FFh”的情況下，直接輸出“FFh”，因此抹除後的資料及要編程的資料“FFh”的讀出不會產生問題。
而且，當要編程的資料為“XXh”時，“XXh”不經混碼而編程至記憶體陣列。即，在記憶體陣列，未編程與抹除後的資料為相同結構的資料，因此可與抹除後的資料區別開來。例如，當某區塊被抹除時，該區塊內的各頁面的儲存胞全部為資料“1”。當將編程資料“XXh”編程至被抹除的區塊內的某個所選擇的頁面時，“XXh”將被直接編程至所選擇的頁面。若對“XXh”進行混碼，則會編程“FFh”，這樣將無法與對要編程的資料“FFh”進行編程時的資料區別開來。
如此，本實施例中，當資料為“FFh”、“XXh”時跳過(skip)混碼，由此，無須如現有般對每個頁面寫入旗標位元，且在資料 讀出時無須判定旗標，因此能夠將記憶體陣列的儲存容量有效地利用於其他資源，能夠提高資料的讀出速度。而且，本實施例中，不對資料“FFh”、“XXh”實施混碼，但這些資料的產生頻率非常小，對整體的可靠性造成的影響有限。
接下來，對本發明的其他實施例進行說明。在NAND型快閃記憶體，能夠執行對同一頁面連續編程n次(n為2以上的自然數)資料的功能(以下，為了方便而稱作局部頁面編程(partial page program))。若進一步推進儲存胞的高集成化，則1個頁面的大小也將增加，有時編程的資料量不滿1頁面的大小。若對同一頁面只能編程1次資料，則各頁面的利用效率將下降，相反地，若在1頁面上存在可編程的多個資料時，必須將這些資料編程至多個頁面，若如此，則編程所需的時間將大幅增加。另一方面，對同一頁面連續編程n次，意味著將對該頁面施加n次高的編程電壓，因此編程的次數存在限制。例如，若n=4，則能夠對同一頁面連續編程4次資料。
局部頁面編程例如是在從外部的控制器收到編程命令之後，接收行位址Ax及列位址Ay1，接下來，接收局部資料D1，以根據行位址Ax所選擇的頁面的列位址Ay1為先頭來編程局部資料D1，接下來，接收列位址Ay2及局部資料D2，以同一頁面的列位址Ay2為先頭來編程局部資料D2，將此種處理反覆進行n次，結果，在1個頁面上編程n個局部資料D1、D2、...、Dn。
在可執行此種局部頁面編程的NAND型快閃記憶體 中，當採用資料混碼方案時，必須判定頁面內的局部資料是經編程的，抑或是被抹除的。通過局部頁面編程而編程的局部資料的大小並不固定而為可變的，因此若不判明局部資料的邊界，便無法適當地執行資料混碼。
當使用本實施例的混碼部120時，即使在執行局部頁面編程情況，也無須判別局部資料邊界而能夠適當地實施資料混碼。
所述實施例中，表示了在輸入/輸出緩衝器110與頁面緩衝器160之間配置混碼部120的例子，但混碼部120例如也可為設置在頁面緩衝器160內的結構。
如上所述，對本發明的較好的實施方式進行了詳述，但本發明並不限定於特定的實施方式，在申請專利範圍所記載的本發明的主旨的範圍內可進行各種變形、變更。
110‧‧‧輸入/輸出緩衝器
120‧‧‧混碼部
160‧‧‧頁面緩衝器
200‧‧‧寫入編碼器
220‧‧‧讀出解碼器

Claims (10)

  1. 一種半導體儲存裝置，包括：記憶體陣列；保持部件，保持從所述記憶體陣列讀出的資料，或者保持對所述記憶體陣列進行編程的資料；輸入部件，輸入資料；以及編碼部件，在來自所述輸入部件的資料為第1特定位元串或第2特定位元串的情況下，將來自所述輸入部件的資料提供給所述保持部件，在來自所述輸入部件的資料皆非第1特定位元串及第2特定位元串中的任一種的情況下，對來自所述輸入部件的資料進行混碼，並將混碼後的資料提供給所述保持部件，所述第1特定位元串等於抹除所述記憶體陣列時的資料，所述第2特定位元串在經所述編碼部件混碼的情況下成為所述第1特定位元串。
  2. 如申請專利範圍第1項所述的半導體儲存裝置，還包括：輸出部件，輸出資料；以及解碼部件，在來自所述保持部件的資料為所述第1特定位元串或所述第2特定位元串的情況下，將來自所述保持部件的資料提供給所述輸出部件，在來自所述保持部件的資料皆非所述第1特定位元串及第2特定位元串中的任一種的情況下，對來自所述保持部件的資料進行解混，並將解混後的資料提供給所述輸出部件。
  3. 如申請專利範圍第1項所述的半導體儲存裝置，其中，所述編碼部件包括：第1檢測器，接收來自所述輸入部件的資料，檢測所述資料中是否包含所述第1特定位元串；混碼電路，接收來自所述輸入部件的資料，對所述資料進行混碼；第2檢測器，接收經所述混碼電路混碼的資料，檢測所述資料中是否包含所述第2特定位元串；以及第1選擇部，基於所述第1檢測器及所述第2檢測器的檢測結果，選擇來自所述輸入部件的資料或經所述混碼電路混碼的資料。
  4. 如申請專利範圍第2項所述的半導體儲存裝置，其中，所述解碼部件包括：第3檢測器，接收來自所述保持部件的資料，檢測所述資料中是否包含所述第1特定位元串；解混電路，接收來自所述保持部件的資料，對所述資料進行解混；第4檢測器，接收經所述解混電路解混的資料，檢測所述資料中是否包含所述第2特定位元串；以及第2選擇部，基於所述第3檢測器及所述第4檢測器的檢測結果，選擇來自所述保持部件的資料或經所述解混電路解混的資料。
  5. 如申請專利範圍第1項至第4項中任一項所述的半導體儲存裝置，其中，所述第1特定位元串是包含邏輯1的位元串。
  6. 一種資料處理方法，是具有與非型記憶體陣列的半導體儲存裝置的資料處理方法，所述資料處理方法包括：資料登錄步驟，從外部輸入要編程的資料；以及編碼步驟，在輸入的所述資料為第1特定位元串或第2特定位元串的情況下，將輸入的所述資料提供給所述記憶體陣列，在輸入的所述資料皆非所述第1特定位元串及所述第2特定位元串中的任一種的情況下，對輸入的所述資料進行混碼，並將混碼後的資料提供給所述記憶體陣列，所述第1特定位元串等於抹除所述記憶體陣列時的資料，所述第2特定位元串在經所述混碼的情況下成為所述第1特定位元串。
  7. 如申請專利範圍第6項所述的資料處理方法，還包括：資料讀出步驟，從所述記憶體陣列讀出資料；以及解碼步驟，在所讀出的資料為所述第1特定位元串或所述第2特定位元串的情況下，將讀出的所述資料提供給輸出部件，在讀出的所述資料皆非所述第1特定位元串及第2特定位元串中的任一種的情況下，對讀出的所述資料進行解混，並將解混後的資料提供給所述輸出部件。
  8. 如申請專利範圍第6項所述的資料處理方法，其中， 所述編碼步驟包括：第1檢測步驟，檢測輸入的所述資料中是否包含所述第1特定位元串；混碼步驟，對輸入的所述資料進行混碼；第2檢測步驟，檢測經混碼步驟混碼的資料是否包含所述第2特定位元串；以及第1選擇步驟，基於所述第1檢測步驟及所述第2檢測步驟的檢測結果，選擇輸入的所述資料或經混碼的所述資料。
  9. 如申請專利範圍第7項所述的資料處理方法，其中，所述解碼步驟包括：第3檢測步驟，檢測從所述記憶體陣列讀出的資料中是否包含所述第1特定位元串；解混步驟，對讀出所述的資料進行解混；第4檢測步驟，檢測經解混的所述資料中是否包含所述第2特定位元串；以及第2選擇步驟，基於所述第3檢測步驟及所述第4檢測步驟的檢測結果，選擇讀出的所述資料或經解混的所述資料。
  10. 如申請專利範圍第6項至第9項中任一項所述的資料處理方法，其中，所述第1特定的位元串是包含邏輯1的位元串。
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