KR101829208B1 - 반도체 메모리 장치의 동작 방법 - Google Patents

반도체 메모리 장치의 동작 방법 Download PDF

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Abstract

본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법은, 독출 명령에 따라 제 1 워드라인의 하위 비트 페이지 및 상위 비트 페이지에 각각 저장된 데이터를 독출하여 페이지 버퍼의 제 1 및 제 2 래치에 각각 저장하는 제 1 독출 단계; 상기 제 1 래치에 저장된 데이터를 외부로 출력하고, 상기 제 2 래치에 저장된 데이터를 상기 페이지 버퍼의 제 3 래치에 저장하는 단계; 제 2 워드라인의 하위 비트 페이지 및 상위비트 페이지에 각각 저장된 데이 터를 독출하여 상기 제 1 및 제 2 래치에 각각 저장하는 제 2 독출 단계; 및 상기 제 1 래치에 저장된 데이터와 상기 제 3 래치에 저장된 데이터를 차례로 출력하고, 상기 제 2 래치에 저장된 데이터를 상기 제 3 래치에 저장하는 단계를 포함한다.
페이지 선택, 데이터 독출

Description

반도체 메모리 장치의 동작 방법{Method of operating a semiconductor memory device}
본 발명은 반도체 메모리 장치의 동작 방법에 관한 것이다.
잘 알려진 불휘발성 메모리 소자인 NAND 플래시 메모리 장치는 메모리 셀 어레이, 행 디코더, 페이지 버퍼를 포함한다. 상기 메모리 셀 어레이는 행들을 따라 신장된 복수개의 워드 라인들과 열들을 따라 신장된 복수개의 비트 라인들과 상기 비트라인들에 각각 대응되는 복수개의 셀 스트링들로 이루어진다.
반도체 메모리 장치는 점차 고집적화 및 대용량화, 그리고 칩 사이즈의 증가를 통해서 고기능화되고 있다.
최근에는 이러한 반도체 메모리 장치의 집적도를 더욱 향상시키기 위해 한 개의 메모리 셀에 복수개의 데이터를 저장할 수 있는 다중 비트 셀에 대한 연구가 활발히 진행되고 있다. 이러한 방식의 메모리 셀을 멀티 레벨 셀(Multi Level Cell)라 한다. 이와 대비되는 단일 비트의 메모리 셀을 싱글 레벨 셀(Single Level Cell)이라 한다.
상기한 멀티 레벨 셀은 저장할 수 있는 비트수가 클수록 다수의 문턱전압을 가지게 된다. 그리고 집적화를 위하여 메모리 셀 간의 간격은 점점 좁아지고 있다.
따라서 반도체 메모리 장치에서 프로그램을 수행하는 동안 이웃하는 메모리 셀들의 문턱전압에 의한 커플링 효과로 인해 문턱전압이 변경되는 문제도 발생되고 있다.
따라서 본 발명이 이루고자 하는 기술적 과제는 하나의 비트라인마다 페이지 버퍼가 연결된 구조에서 프로그램을 위해서 페이지 어드레스를 선택하는 순서와, 데이터 독출 순서를 변경하여 하위 비트와 상위 비트를 동시에 독출할 때 데이터가 순차적으로 독출될 수 있게 하는 반도체 메모리 장치의 동작 방법을 제공하는데 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법은,
독출 명령에 따라 제 1 워드라인의 하위 비트 페이지 및 상위 비트 페이지에 각각 저장된 데이터를 독출하여 페이지 버퍼의 제 1 및 제 2 래치에 각각 저장하는 제 1 독출 단계; 상기 제 1 래치에 저장된 데이터를 외부로 출력하고, 상기 제 2 래치에 저장된 데이터를 상기 페이지 버퍼의 제 3 래치에 저장하는 단계; 제 2 워드라인의 하위 비트 페이지 및 상위비트 페이지에 각각 저장된 데이 터를 독출하여 상기 제 1 및 제 2 래치에 각각 저장하는 제 2 독출 단계; 및 상기 제 1 래치에 저장된 데이터와 상기 제 3 래치에 저장된 데이터를 차례로 출력하고, 상기 제 2 래치에 저장된 데이터를 상기 제 3 래치에 저장하는 단계를 포함한다.
상기 독출을 수행하기에 앞서 프로그램 동작을 수행하는 단계를 더 포함하고, 상기 프로그램 동작은, 제 1 프로그램 명령과 프로그램할 제 1 데이터가 입력되는 단계; 상기 제 1 데이터를 상기 제 1 워드라인의 하위 비트 페이지에 프로그 램하는 단계; 제 2 프로그램 명령과 프로그램할 제 2 데이터가 입력되는 단계; 상기 제 2 데이터를 상기 제 2 워드라인의 하위 비트 페이지에 프로그램하는 단계; 제 3 프로그램 명령과 프로그램할 제 3 데이터가 입력되는 단계; 및 상기 제 3 데이터를 상기 제 1 워드라인의 상위 비트 페이지에 프로그램하는 단계를 포함한다.
본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법은,
제1 데이터를 제1 워드라인에 연결된 제1 하위 비트 페이지에 프로그램하는 단계; 제2 데이터를 페이지 버퍼의 제1 래치에 입력하는 단계; 제3 데이터를 제2 워드라인에 연결된 제2 하위 비트 페이지에 프로그램하는 단계; 상기 제1 래치에 입력된 상기 제2 데이터를 상기 제1 워드라인에 연결된 제1 상위 비트 페이지에 프로그램하는 단계; 제4 데이터를 상기 페이지 버퍼의 상기 제1 래치에 입력하는 단계; 제5 데이터를 제3 워드라인에 연결된 제3 하위 비트 페이지에 프로그램하는 단계; 및 상기 제1 래치에 입력된 상기 제4 데이터를 상기 제2 워드라인에 연결된 제2 상위 비트 페이지에 프로그램하는 단계를 포함한다.
삭제
상기 제 3 프로그램 및 검증이 끝난 후, 제 4 프로그램 명령과 프로그램할 제 4 데이터가 입력되는 단계; 상기 제 4 데이터를 상기 페이지 버퍼의 임시 래치에 저장하는 단계; 제 5 프로그램 명령과 프로그램할 제 5 데이터가 입력되는 단계; 상기 제 5 데이터를 제 3 워드라인의 하위 비트 페이지에 프로그램하고 검증하는 제 4 프로그램 및 검증 단계; 및 상기 임시 래치에 저장된 제 4 데이터를 상기 제 3 워드라인의 상위 비트 페이지에 프로그램하고 검증하는 제 5 프로그램 및 검증 단계를 더 포함한다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 메모리 장치의 동작 방법은, 하나의 비트라인마다 페이지 버퍼가 연결된 구조에서 프로그램을 위해서 페이지 어드레스를 선택하는 순서와, 데이터 독출 순서를 변경하여 하위 비트와 상위 비트를 동시에 독출할 수 있어 독출 시간이 줄어들고, 독출되는 데이터의 순서가 뒤섞이지 않고 순차적으로 독출된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a는 본 발명을 설명하기 위한 반도체 메모리 장치를 나타낸다.
도 1a를 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 페이지 버퍼 그룹(120), Y 디코더(130), 입출력 로직(140), X 디코더(150), 전압 제공 회로(160) 및 로직그룹(170)을 포함한다.
메모리 셀 어레이(110)는 복수개의 메모리 블록들을 포함한다.
각각의 메모리 블록(BK)은 복수개의 셀 스트링(Cell String; CS)을 포함하고, 각각의 셀 스트링(CS)은 복수개의 메모리 셀들이 직렬로 연결된다.
또한, 각각의 셀 스트링(CS)은 비트라인(Bit Line)에 연결된다.
그리고 각각의 메모리 셀은 2비트 이상의 데이터를 저장할 수 있는 멀티 레벨 셀(Multi Level Cell; MLC)이다.
페이지 버퍼 그룹(120)은 메모리 셀 어레이(110)의 비트라인에 연결되는 페이지 버퍼들을 포함한다.
페이지 버퍼는 메모리 셀에 프로그램할 데이터를 임시저장한 후, 프로그램 동작시에 구동된다. 또한 페이지 버퍼는 독출 동작시에 구동하여, 메모리 셀에 프로그램된 데이터를 독출하여 임시 저장한다.
Y 디코더(130)는 제어신호에 응답하여 페이지 버퍼 그룹(120) 페이지 버퍼와 입출력 로직(140)간의 입출력 경로를 제공한다.
입출력 로직(140)은 반도체 메모리 장치(100)가 적용되는 외부 시스템(미도시)간에 데이터 입출력을 수행한다.
X 디코더(150)는 로직그룹(170)으로부터의 제어신호에 응답하여 메모리 셀 어레이(110)의 메모리 블록들 중 하나를 인에이블시킨다.
X 디코더(150)에서 인에이블시킨 메모리 블록에는 전압 제공회로(160)에서 출력하는 동작 전압이 입력된다.
전압 제공회로(160)는 로직그룹(170)으로부터의 제어신호에 응답하여 동작 전압을 생성한다. 동작 전압은 프로그램 전압, 독출전압, 검증전압, 및 소거 전압 등이다.
로직그룹(170)은 입출력 로직(140)을 통해서 입력되는 동작 명령에 따라서 페이지 버퍼 그룹(120), Y 디코더(130), 입출력 로직(140), X 디코더(150) 및 전압 제공회로(160)의 동작을 제어하기 위한 제어신호를 출력한다.
상기 메모리 블록과 페이지 버퍼 그룹(120)의 페이지 버퍼간의 연결을 보다 상세히 설명하면 다음과 같다.
도 1b는 도 1a의 메모리 블록과 페이지 버퍼를 나타낸다.
도 1b를 참조하면, 도1a의 메모리 셀 어레이(110)에 포함되는 복수개의 메모리 블록들 중 하나의 메모리 블록(BK)의 회로와, 페이지 버퍼 그룹(120) 내의 페이지 버퍼(121a)의 회로를 간략히 나타낸다. 특히 비트라인(BL)을 이븐 비트라인(BLe)과 오드 비트라인(BLo)으로 구분하고, 한 쌍의 이븐 비트라인(BLe)과 오드 비트라인(BLo)에 페이지 버퍼(121a)가 연결되는 구조를 나타낸다.
메모리 블록(BK)에 포함되는 셀 스트링(CS)은 각각 드레인 선택 트랜지스터(Drain Select Transistor; DST)와 소오스 선택 트랜지스터(Source Select Transistor; SST)의 사이에 직렬로 연결되는 제 0 내지 제 31 메모리 셀(C0 내지 C31)을 포함한다.
드레인 선택 트랜지스터의 드레인 단자는 각각 비트라인에 연결된다.
소오스 선택 트랜지스터의 소오스 단자는 공통 소오스 라인(Source Line; SL)에 공통 연결된다.
그리고 드레인 선택 트랜지스터의 게이트에는 드레인 선택 라인(Drain Select Line; DSL)이 공통으로 입력된다.
소오스 선택 트랜지스터의 게이트에는 소오스 선택 라인(Source Select Line; SSL)이 공통으로 입력된다.
제 0 내지 제 31 메모리 셀(C0 내지 C31)의 게이트에는 각각 제 0 내지 제 31 워드라인(WL0 내지 WL31)이 연결된다.
그리고 도 1b의 한 쌍의 이븐 비트라인(BLe)과 오드 비트라인(BLo)에 연결되는 페이지 버퍼(121a)는 비트라인 선택 회로(122), 프리차지 회로(123) 및 제 1 내지 제 4 래치(124 내지 127)를 포함한다.
비트라인 선택회로(121)는 로직그룹(170)으로부터의 제어신호에 응답하여 이븐 비트라인(BLe) 또는 오드 비트라인(BLo)을 선택하여 센싱노드(SO)로 연결한다.
프리차지 회로(123)는 로직그룹(170)으로부터의 제어신호에 응답하여 센싱노드(SO)를 프리차지한다.
제 1 내지 제 4 래치(124 내지 127)는 프로그램할 데이터를 임시 저장하거나, 독출 동작시에 메모리 셀로부터 독출되는 데이터가 저장된다.
상술한 바와 같이 구성되는 반도체 메모리 장치(100)는 2비트의 데이터를 저장할 수 있는 멀티 레벨 셀을 포함하고 있는 것으로 가정한다.
반도체 메모리 장치(100)에서 데이터를 프로그램하거나, 독출할 때 동시에 선택되는 메모리 셀의 단위를 페이지(Page)라 한다.
한편, 도 1b와는 다른 구조로 비트라인과 페이지 버퍼가 연결될 수 있다.
도 1c는 도 1a의 메모리 블록과 페이지 버퍼의 다른 예를 나타낸다.
도 1c는 도1b의 구조와는 다른 메모리 블록(BK)과 페이지 버퍼(121)를 나타낸다. 도 1c는 하나의 비트라인(BL)마다 페이지 버퍼(121b)가 연결된 구조이다.
도 1c에서 메모리 블록(BK)은 도 1b와 동일한 구조를 갖는다. 다만 하나의 비트라인(BL)마다 각각 페이지 버퍼(121b)가 연결되는 구조만 다르다.
도 1c의 페이지 버퍼(121b)는 비트라인 연결회로(128), 프리차지 회로(123) 및 제 1 내지 제 4 래치(124 내지 127)를 포함한다.
프리차지 회로(123)와 제 1 내지 제 4 래치(124 내지 127)는 도 1b의 페이지 버퍼(121a)와 동일하다.
다만 비트라인 연결 회로(128)는 로직그룹(170)으로부터의 제어신호에 응답하여 비트라인(BL)과 센싱노드(SO)를 연결한다.
상기 도 1b 및 도 1c에서 페이지 버퍼(121a, 121b)에 포함되는 래치들(제 1 내지 제 4 래치(124 내지 127))의 개수는 프로그램 동작과 독출 동작 등에 따라서 더 늘어나거나, 줄어들 수 있다.
반도체 메모리 장치(100)에서 데이터를 프로그램하거나, 독출할 때 동시에 선택되는 메모리 셀의 단위를 페이지(Page)라 한다.
그리고 하나의 메모리 셀에 두 비트의 데이터가 저장될 수 있는 멀티 레벨 셀에서 두 비트의 데이터는 각각 상위 비트(Most Significant Bit;이하 MSB)와 하위 비트(Least Significant Bit; 이하 LSB)라 표현하고, 하나의 워드라인에는 LSB 페이지와 MSB 페이지로 나뉘는 두 개의 논리 페이지를 포함한다.
도 2a는 멀티 레벨 셀들의 LSB 페이지를 프로그램한 후의 문턱전압 분포를 나타내고, 도 2b는 멀티 레벨 셀들의 MSB 페이지를 프로그램한 후의 문턱전압 분포를 나타낸다.
도 2a를 참조하면, 도 1a와 같은 반도체 메모리 장치(100)에서 LSB 페이지의 프로그램을 하면, 메모리 셀들의 문턱전압은 소거 상태인 제 1 문턱전압 분포(201) 또는 프로그램 상태인 제 2 문턱전압 분포(202) 중 하나에 포한된다.
그리고 플래그 셀은 소거 상태로 유지된다. 플래그 셀은, 각각의 워드라인마다 연결되고, 각각의 플래그 셀은 해당 워드라인의 메모리 셀들이 LSB 페이지까지 프로그램한 상태인지 또는 MSB 페이지까지 프로그램 완료된 상태인지를 나타낸다.
즉, 플래그 셀이 소거 상태라면, 해당 워드라인은 LSB 페이지까지만 프로그램 된 상태이다. 그리고 플래그 셀이 프로그램 된 상태라면 해당 워드라인은 MSB 페이지까지 프로그램된 상태이다.
도 2a와 같이 프로그램 된 상태에서, MSB 페이지의 프로그램을 진행하면 도 2b와 같이 문턱전압 분포가 제 3 내지 제 6 문턱전압 분포(210 내지 240)로 나타난다.
이때 플래그 셀은 제 5 문턱전압 분포(230)에 포함되도록 프로그램한다.
도 2a와 도 2b를 참조하면, LSB 데이터를 독출할 때는 독출전압으로서 제 1 독출전압(R1)을 이용해야 하고, MSB 데이터를 독출할 때는 독출전압으로서 제 1 내지 제 3 독출전압(R1 내지 R3)을 이용해야 한다.
일반적으로 도 2a와 도 2b와 같이 프로그램되는 메모리 셀들의 데이터를 독출할 때, 하나의 워드라인을 선택하고, 선택된 워드라인에 대해서 제 2 독출전압(R2)을 이용한 데이터 독출을 수행한다.
그리고 플래그 셀로부터 독출되는 데이터를 확인한다. 플래그 셀로부터 독출된 데이터가 '0'이라면 상기 선택된 워드라인은 MSB 페이지까지 프로그램 상태인 것으로 판단할 수 있다.
따라서 제 2 독출전압(R2)을 이용해서 독출된 데이터의 상태에 연속하여 제 1 및 제 3 독출전압(R1, R3)을 이용한 데이터 독출을 더 수행하면, 상기 선택된 워드라인에 연결되는 메모리 셀들의 데이터를 정상적으로 독출할 수 있다. 이때 LSB 와 MSB 가 모두 독출된다.
그러나 플래그 셀로부터 독출된 데이터가 '1'이라면, 상기 선택된 워드라인은 LSB 페이지까지 프로그램된 상태이다. 따라서 제 2 독출전압으로 독출된 데이터를 모두 무시하고, 제 1 독출전압(R1)으로 데이터를 다시 독출한다.
이때 독출되는 데이터는 LSB 데이터이다.
상기와 같이 데이터를 독출하면, MSB 페이지의 독출 동작을 하는 경우에 LSB 데이터까지 동시에 독출되며, 최소한의 독출 동작을 수행하여 데이터를 독출할 수 있다.
도 3은 도 1c와 같이 하나의 비트라인과 페이지 버퍼가 연결되어 있는 경우에 프로그램을 위해서 페이지를 선택하는 순서를 나타낸다.
도 3을 참조하면, 2 비트 데이터를 저장할 수 있는 멀티 레벨 셀이 포함되는 메모리 블록(BK)에서 일부의 메모리 셀들만을 블록으로 표시하고, 각각의 페이지가 프로그램되는 순서에 따라 번호를 부여하였다.
도 3에서 가장 먼저 선택되는 제 0 페이지는 제 0 워드라인(WL0)의 LSB 페이지이다.
다음으로는 제 1 워드라인(WL1)의 LSB 페이지가 선택된다(제 1 페이지).
그리고 다시 제 0 워드라인(WL0)의 MSB 페이지가 선택된다(제2 페이지).
그리고 제 1 워드라인(WL1)의 MSB 페이지를 프로그램하기에 앞서, 제 2 워드라인(WL2)의 LSB 페이지를 선택한다(제 3 페이지).
다음으로는 제 1 워드라인(WL1)의 MSB 페이지를 선택한다(제 4 페이지).
상기의 순서로 페이지를 선택하여 프로그램을 하는 것은, 외부에서 입력되는 데이터가 상기의 페이지 순서로 저장된다는 것을 의미한다. 예를 들면, 제 0 워드라인의 이븐 비트라인에 연결되는 메모리 셀들은 외부에서 입력되는 제 0 데이터와, 제 2 데이터가 각각 하위 비트와 상위비트로 저장된다. 외부에서 프로그램을 위해서 제 0 데이터부터 차례로 제 1 데이터, 제 2 데이터, ..., 제 N 데이터의 순서로 데이터가 입력된다고 할 때, 각각의 메모리 셀에 하위 비트와 상위비트는 순서대로 프로그램되지 않는다.
Figure 112009082106022-pat00001
표 1을 참조하면, 물리 페이지에 해당하는 각각의 워드라인마다 논리 페이지에 해당하는 LSB 페이지와 MSB 페이지를 포함한다.
그리고 프로그램되는 순서와 데이터가 입력되는 순서가 서로 다른 것을 확인할 수 있다.
프로그램순서와 데이터가 입력되는 순서가 다르기 때문에, 앞서 설명한 LSB와 MSB를 동시에 독출하는 방법을 사용하는 경우에, 독출되는 데이터의 순서가 뒤바뀌게 된다.
따라서 본 발명의 실시 예에서는 하나의 비트라인마다 페이지 버퍼가 연결되는 도 1c와 같은 구조에서, LSB와 MSB를 동시에 독출할 때, 프로그램 된 데이터의 순서와, 독출되는 데이터의 순서가 일치되게 한다. 이를 위해서 두 가지 방법을 사용할 수 있다.
도 4는 본 발명의 제 1 실시 예에 따른 반도체 메모리 장치의 프로그램 동작시 데이터 출력의 순서를 나타낸다.
도 4를 참조하면, 데이터의 프로그램 순서와, 출력 순서를 동일하기 만들기 위한 제 1 실시 예로서, 상기 도 3과 같은 순서로 페이지를 선택하여 프로그램을 하고, 데이터를 독출할 때, 순서대로 데이터를 출력하는 방법을 나타낸다.
도 3을 참조하면, 제 0 워드라인(WL0)에는 제 0 데이터와 제 2 데이터가 LSB 및 MSB 페이지에 저장되어 있다.
따라서 제0 워드라인을 선택하여 LSB와 MSB 데이터를 동시에 독출하면, 도 1c와 같은 페이지 버퍼(121b)의 제 2 및 제 3 래치(125, 126)에는 각각 제 0 데이터와 제 2 데이터가 저장된다.
독출된 데이터들 중에서 먼저 제 2 래치(125)에 저장되어 있는 제 0 데이터가 출력된다.
그리고 제 3 래치(126)에 저장되어 있는 제 2 데이터는 제 4 래치(127)로 전달하여, 임시 저장한다.
다음으로 제 1 워드라인(WL1)을 선택하여 LSB와 MSB 페이지를 동시에 독출한다. 그 결과 제 2 및 제 3 래치(125, 126)에 제 1 워드라인(WL1)에 저장되어 있는 LSB 및 MSB가 각각 저장된다.
도 2에서 제 1 워드라인(WL1)에는 제 1 및 제 4 데이터가 LSB와 MSB 페이지에 각각 저장되어 있다.
따라서 제 1 워드라인(WL1)을 독출한 결과, 제 2 래치(125)에는 제 1 데이터가 저장되고, 제 3 래치(126)에는 제 4 데이터가 저장된다.
이때, 반도체 메모리 장치(100)는 앞서 제 0 워드라인(WL0)을 독출했을 때, 제 0 데이터를 출력한 상태이다. 따라서 제 0 데이터의 다음으로 제 2 래치(125)에 저장된 제 1 데이터가 출력된다.
그리고 제 4 래치(127)에 임시 저장되어 있던 제 2 데이터가 출력된다. 제 4 래치(127)는 제 2 데이터를 출력한 후, 리셋된다.
그리고 제 3 래치(126)에 저장되어 있는 제 4 데이터가 제 4 래치(127)에 임시 저장된다.
다음으로 제 2 워드라인(WL2)을 선택하여 데이터를 독출하면, 제 2 래치(125)에는 제 3 데이터가 저장되고, 제 3 래치(126)에는 제 6 데이터가 저장된다.
따라서 제 2 래치(125)에 저장되어 있는 제 3 데이터를 출력하고, 제 4 래치(127)에 임시 저장되어 있던 제 4 데이터를 출력한다.
그리고 제 6 데이터는 다시 제 4 래치(127)에 임시 저장된다.
상술한 바와 같이, 도 2처럼 페이지를 선택하여 프로그램을 한 경우에, 데이터를 출력할 때는 순서대로 데이터를 출력할 수 있다.
또 다른 방법으로는, 입력되는 데이터를 순서대로 저장하는 방법이다.
도 5a는 본 발명의 제 1 실시 예에 따른 반도체 메모리 장치의 프로그램 동작시 프로그램되는 데이터의 순서를 나타낸다. 그리고 도 5b는 도 5a와 같은 순서로 프로그램을 진행하는 경우에 각각의 페이지에 프로그램되는 데이터의 순서를 나타낸다.
도 5a를 참조하면, 프로그램 명령과 함께 처음에 제 0 데이터가 입력된다.
상기 제 0 데이터는 제 0 워드라인(WL0)의 LSB 페이지에 프로그램된다.
다음으로 프로그램할 데이터로서 제 1 데이터가 입력되면, 로직그룹(170)은 제 1 데이터를 바로 프로그램하지 않고, 도 1c의 페이지 버퍼(121b)의 제 4 래치(127)에 임시 저장한다.
그리고 제 1 데이터에 이어서 제 2 데이터가 입력되면, 제 1 워드라인(WL1)의 LSB 페이지를 선택하여 상기 제 2 데이터를 프로그램한다. 제 2 데이터가 프로그램되는 동안, 제 4 래치(127)에는 제 1 데이터가 저장되어 있는 상태이다.
제 1 워드라인(WL1)의 LSB 페이지에 제 2 데이터를 프로그램한 후에는, 제 0 워드라인(WL0)의 MSB 페이지를 선택하여 제 4 래치(127)에 임시 저장되어 있던 제 2 데이터를 프로그램한다.
결과적으로 제 0 워드라인(WL0)의 LSB 페이지와 MSB 페이지에는 각각 제 0 데이터와 제 1 데이터가 순서대로 프로그램된다.
그리고 제 2 데이터 다음으로 프로그램될 제 3 데이터가 입력되면, 로직그룹(170)은 제 3 데이터의 프로그램을 진행하지 않는다. 로직그룹(170)은 제 3 데이터를 제 4 래치(127)에 임시 저장한다.
그리고 제 3 데이터의 다음으로 프로그램될 제 4 데이터가 입력되면, 로직그룹(170)은 제 2 워드라인(WL2)의 LSB 페이지를 선택하여 제 4 데이터를 프로그램한다.
이때 제 4 래치(127)에는 제 3 데이터가 임시 저장된 상태이다.
제 4 데이터의 프로그램이 끝나면, 로직그룹(170)은 제 1 워드라인(WL1)의 MSB 페이지를 선택하고, 제 4 래치(127)에 임시 저장되어 있던 제 3 데이터를 프로그램한다.
이에 따라 제 1 워드라인(WL1)의 LSB 페이지와 MSB 페이지에는 각각 제 2 데이터와 제 3 데이터가 차례로 저장된다.
상술한 동작에 의해서 프로그램 된 데이터의 순서는 도 6b와 같다.
도 6b와 같이, 하나의 워드라인의 LSB 페이지와 MSB 페이지에 저장된 데이터의 순서가 순차적이므로, 이후에 독출을 할 때 LSB 와 MSB에 대해 동시에 독출을 해도 출력되는 데이터의 순서는 뒤바뀌지 않는다.
상술한 제 1 및 제 2 실시 예에 따라서 LSB와 MSB를 동시에 독출하는 방법을 사용하는 경우에도, 반도체 메모리 장치(100)와 연결되는 외부 장치들은 프로그램을 위해서 입력한 데이터와 동일한 순서의 독출 데이터를 제공받을 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a는 본 발명을 설명하기 위한 반도체 메모리 장치를 나타낸다.
도 1b는 도 1a의 메모리 블록과 페이지 버퍼를 나타낸다.
도 1c는 도 1a의 메모리 블록과 페이지 버퍼의 다른 예를 나타낸다.
도 2a는 멀티 레벨 셀들의 LSB 페이지를 프로그램한 후의 문턱전압 분포를 나타낸다.
도 2b는 멀티 레벨 셀들의 MSB 페이지를 프로그램한 후의 문턱전압 분포를 나타낸다.
도 3은 도 1c와 같이 하나의 비트라인과 페이지 버퍼가 연결되어 있는 경우에 프로그램을 위해서 페이지를 선택하는 순서를 나타낸다.
도 4는 본 발명의 제 1 실시 예에 따른 반도체 메모리 장치의 프로그램 동작시 데이터 출력의 순서를 나타낸다.
도 5a는 본 발명의 제 1 실시 예에 따른 반도체 메모리 장치의 프로그램 동작시 프로그램되는 데이터의 순서를 나타낸다.
도 5b는 도 5a와 같은 순서로 프로그램을 진행하는 경우에 각각의 페이지에 프로그램되는 데이터의 순서를 나타낸다.

Claims (11)

  1. 독출 명령에 따라 제 1 워드라인의 하위 비트 페이지 및 상위 비트 페이지에 각각 저장된 데이터를 독출하여 페이지 버퍼의 제 1 및 제 2 래치에 각각 저장하는 제 1 독출 단계;
    상기 제 1 래치에 저장된 데이터를 외부로 출력하고, 상기 제 2 래치에 저장된 데이터를 상기 페이지 버퍼의 제 3 래치에 저장하는 단계;
    제 2 워드라인의 하위 비트 페이지 및 상위비트 페이지에 각각 저장된 데이터를 독출하여 상기 제 1 및 제 2 래치에 각각 저장하는 제 2 독출 단계; 및
    상기 제 1 래치에 저장된 데이터와 상기 제 3 래치에 저장된 데이터를 차례로 출력하고, 상기 제 2 래치에 저장된 데이터를 상기 제 3 래치에 저장하는 단계
    를 포함하는 반도체 메모리 장치의 동작 방법.
  2. [청구항 2은(는) 설정등록료 납부시 포기되었습니다.]
    제 1항에 있어서,
    상기 독출을 수행하기에 앞서 프로그램 동작을 수행하는 단계를 더 포함하고, 상기 프로그램 동작은,
    제 1 프로그램 명령과 프로그램할 제 1 데이터가 입력되는 단계;
    상기 제 1 데이터를 상기 제 1 워드라인의 하위 비트 페이지에 프로그램하는 단계;
    제 2 프로그램 명령과 프로그램할 제 2 데이터가 입력되는 단계;
    상기 제 2 데이터를 상기 제 2 워드라인의 하위 비트 페이지에 프로그램하는 단계;
    제 3 프로그램 명령과 프로그램할 제 3 데이터가 입력되는 단계; 및
    상기 제 3 데이터를 상기 제 1 워드라인의 상위 비트 페이지에 프로그램하는 단계
    를 포함하는 반도체 메모리 장치의 동작 방법.
  3. [청구항 3은(는) 설정등록료 납부시 포기되었습니다.]
    제 1항에 있어서,
    상기 제 1 및 제 2 독출 단계 각각은,
    선택된 제 1 또는 제 2 워드라인에 제 2 독출전압을 인가하여 상기 제 1 또는 제 2 워드라인에 연결되는 메모리 셀들과 플래그 셀에 저장된 데이터를 독출하는 단계; 및
    상기 독출된 데이터들 중, 플래그 셀의 데이터 상태에 따라서 상기 제 1 또는 제 2 워드라인에 제 1 및 제 3 독출전압을 인가하여 상기 제 1 또는 제 2 워드라인에 연결되는 메모리 셀에 저장된 데이터를 독출하는 단계
    를 포함하는 반도체 메모리 장치의 동작 방법.
  4. [청구항 4은(는) 설정등록료 납부시 포기되었습니다.]
    제 3항에 있어서,
    상기 플래그 셀의 데이터가 소거 상태를 나타내는 경우,
    상기 제 1 독출전압을 이용해서 상기 제 1 또는 제 2 워드라인에 연결되는 메모리 셀들의 데이터를 독출하는 단계; 및
    상기 독출된 데이터를 상기 제 1 또는 제 2 워드라인의 하위 비트의 데이터로서 출력하고, 상기 제 1 또는 제 2 워드라인의 상위 비트의 데이터를 제 1 논리레벨로 고정하여 출력하는 반도체 메모리 장치의 동작 방법.
  5. [청구항 5은(는) 설정등록료 납부시 포기되었습니다.]
    제 4항에 있어서,
    상기 플래그 셀의 데이터가 프로그램 상태를 나타내는 경우,
    상기 제 2독출전압을 이용해서 독출되는 데이터를 상기 제 1 또는 제 2 워드라인에 연결되는 메모리 셀에 저장된 하위 비트의 데이터로서 출력하고,
    상기 독출된 데이터에 상기 제 1 및 제 3 독출전압에 의해서 독출되는 데이터를 연속하여 저장한 최종 데이터를 상기 제 1 또는 제 2 워드라인에 연결되는 메모리 셀에 저장된 상위 비트의 데이터로 출력하는 반도체 메모리 장치의 동작 방법.
  6. 제1 데이터를 제1 워드라인에 연결된 제1 하위 비트 페이지에 프로그램하는 단계;
    제2 데이터를 페이지 버퍼의 제1 래치에 입력하는 단계;
    제3 데이터를 제2 워드라인에 연결된 제2 하위 비트 페이지에 프로그램하는 단계;
    상기 제1 래치에 입력된 상기 제2 데이터를 상기 제1 워드라인에 연결된 제1 상위 비트 페이지에 프로그램하는 단계;
    제4 데이터를 상기 페이지 버퍼의 상기 제1 래치에 입력하는 단계;
    제5 데이터를 제3 워드라인에 연결된 제3 하위 비트 페이지에 프로그램하는 단계; 및
    상기 제1 래치에 입력된 상기 제4 데이터를 상기 제2 워드라인에 연결된 제2 상위 비트 페이지에 프로그램하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  7. [청구항 7은(는) 설정등록료 납부시 포기되었습니다.]
    제 6항에 있어서,
    상기 제 1 또는 제 2 워드라인에 연결된 상기 제1 및 제2 하위 비트 페이지들 및 상기 제1 및 제2 상위 비트 페이지들에 저장된 데이터를 독출할 때,
    상기 제 1 또는 제 2 워드라인을 선택하여 상기 제1 또는 제2 하위 비트 페이지와 상위 비트 페이지의 메모리 셀들을 독출하고, 독출된 데이터를 차례로 출력하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  8. [청구항 8은(는) 설정등록료 납부시 포기되었습니다.]
    제 7항에 있어서,
    상기 제 1 또는 제 2 하위 비트 페이지와 상위 비트 페이지의 메모리 셀들을 독출하는 단계는,
    상기 제 1 또는 제 2 워드라인에 제 2 독출전압을 인가하여 상기 제 1 또는 제 2 워드라인에 연결되는 메모리 셀들과 플래그 셀에 저장된 데이터를 독출하는 단계; 및
    상기 독출된 데이터 중, 상기 플래그 셀로부터 독출된 데이터에 따라서 상기 제 1 또는 제 2 워드라인에 제 1 및 제 3 독출전압을 인가하여 상기 제 1 또는 제 2 워드라인에 연결되는 메모리 셀들에 저장된 데이터를 독출하는 단계
    를 포함하는 반도체 메모리 장치의 동작 방법.
  9. [청구항 9은(는) 설정등록료 납부시 포기되었습니다.]
    제 8항에 있어서,
    상기 플래그 셀의 데이터가 소거 상태를 나타내는 경우,
    상기 제 1 독출전압을 이용해서 상기 제 1 또는 제 2 워드라인에 연결되는 메모리 셀들의 데이터를 독출하는 단계; 및
    상기 제 1 또는 제 2 워드라인에 연결된 메모리 셀들로부터 독출된 데이터를 상기 제 1 또는 제 2 워드라인의 상기 하위 비트 페이지의 데이터로서 출력하고, 상기 제 1 또는 제 2 워드라인의 상기 상위 비트 페이지의 데이터를 제 1 논리레벨로 고정하여 출력하는 반도체 메모리 장치의 동작 방법.
  10. [청구항 10은(는) 설정등록료 납부시 포기되었습니다.]
    제 9항에 있어서,
    상기 플래그 셀의 데이터가 프로그램 상태를 나타내는 경우,
    상기 제 2독출전압을 이용해서 독출되는 데이터를 상기 제 1 또는 제 2 워드라인에 연결되는 메모리 셀에 저장된 하위 비트 페이지의 데이터로서 출력하고,
    상기 독출된 데이터에 상기 제 1 및 제 3 독출전압에 의해서 독출되는 데이터를 연속하여 저장한 최종 데이터를 상기 제 1 또는 제 2 워드라인에 연결되는 메모리 셀에 저장된 상위 비트 페이지의 데이터로 출력하는 반도체 메모리 장치의 동작 방법.
  11. 삭제
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