KR20130060749A - 불휘발성 메모리 장치, 그것의 읽기 방법 및 그것을 포함하는 데이터 저장 장치 - Google Patents

불휘발성 메모리 장치, 그것의 읽기 방법 및 그것을 포함하는 데이터 저장 장치 Download PDF

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Abstract

본 기술은 불휘발성 메모리 장치에 관한 것으로, 더욱 상세하게는 불휘발성 메모리 장치의 읽기 방법에 관한 것이다. 상기 불휘발성 메모리 장치의 읽기 방법은, 상기 멀티 레벨 메모리 셀에 프로그램된 데이터의 최상위 비트(MSB)의 프로그램 여부를 나타내는 플래그 데이터를 독출하는 단계; 상기 독출된 플래그 데이터를 저장하는 단계; 상기 독출된 플래그 데이터에 근거하여 상기 멀티 레벨 메모리 셀에 프로그램된 데이터의 최하위 비트(LSB)를 독출하는 단계; 및 상기 저장된 플래그 데이터에 근거하여 상기 멀티 레벨 메모리 셀에 프로그램된 데이터의 최상위 비트(MSB)를 독출하는 단계를 포함한다.

Description

불휘발성 메모리 장치, 그것의 읽기 방법 및 그것을 포함하는 데이터 저장 장치{NONVOLATILE MEMORY DEVICE, READING METHOD THEREOF AND DATA STORAGE DEVICE INCLUDING THE SAME}
본 발명은 불휘발성 메모리 장치에 관한 것으로, 더욱 상세하게는 불휘발성 메모리 장치의 읽기 방법에 관한 것이다.
반도체 메모리 장치는 일반적으로 휘발성 메모리와 불휘발성 메모리 장치로 분류된다. 휘발성 메모리 장치는 전원이 차단될 때 저장된 데이터를 잃지만, 불휘발성 메모리 장치는 전원이 차단되더라도 저장된 데이터를 보존할 수 있다.
불휘발성 메모리 장치는 다양한 형태의 메모리 셀을 포함한다. 불휘발성 메모리 장치는 메모리 셀의 구조에 따라 플래시 메모리 장치, 강유전체 커패시터를 이용한 강유전체 램(Ferroelectric RAM: FRAM), 티엠알(tunneling magneto-resistive: TMR) 막을 이용한 마그네틱 램(Magnetic RAM: MRAM), 그리고 칼코겐 화합물(chalcogenide alloys)을 이용한 상 변화 메모리 장치(phase change memory device)등으로 구분될 수 있다.
불휘발성 메모리 장치 중에서 플래시 메모리 장치는 메모리 셀과 비트 라인의 연결 상태에 따라 크게 노어(NOR) 플래시 메모리 장치와 낸드(NAND) 플래시 메모리 장치로 구분된다. 노어 플래시 메모리 장치는 1개의 비트 라인에 2개 이상의 메모리 셀 트랜지스터들이 병렬로 연결되는 구조를 갖는다. 따라서, 노어 플래시 메모리 장치는 우수한 랜덤 액세스(random access) 시간 특성을 갖는다. 반면, 낸드 플래시 메모리 장치는 1개의 비트 라인에 2개 이상의 메모리 셀 트랜지스터들이 직렬로 연결되는 구조를 갖는다. 이러한 구조를 셀 스트링(string) 구조라고 하며, 셀 스트링당 한 개의 비트 라인 컨택(contact)을 필요로 한다. 따라서, 낸드 플래시 메모리 장치는 집적도 면에서 우수한 특성을 갖는다.
한편, 낸드 플래시 메모리 장치는 저장 용량을 늘리기 위해서 메모리 셀당 2비트 데이터 또는 그 이상의 데이터를 저장할 수 있는 멀티 레벨 셀(MLC)을 포함할 수 있다. 예를 들면, 2비트 데이터를 저장하는 멀티 레벨 셀(MLC)은 최상위 비트(MSB)와 최하위 비트(LSB)의 2비트를 저장할 수 있다.
멀티 레벨 셀(MLC)의 읽기 동작을 빠르게 수행하기 위해서 낸드 플래시 메모리 장치는 플래그 셀을 포함한다. 플래그 셀은 멀티 레벨 셀(MLC)의 최상위 비트의 프로그램 여부를 저장한다. 이러한 플래그 셀의 프로그램 여부에 따라 낸드 플래시 메모리 장치의 읽기 동작 알고리즘은 변경된다. 예를 들면, 플래그 셀이 프로그램되지 않은 것으로 판단된 경우, 최상위 비트(MSB)에 대한 읽기 동작은 생략될 수 있다. 반면, 플래그 셀이 프로그램된 것으로 판단된 경우, 최상위 비트(MSB)에 대한 읽기 동작은 정상적으로 수행될 수 있다.
낸드 플래시 메모리 장치의 읽기 동작을 빠르게 수행하기 위해서 플래그 셀의 상태를 확인하는 동작이 수행되지만, 경우에 따라서 플래그 셀의 상태를 확인하기 위한 읽기 동작이 추가되기 때문에 낸드 플래시 메모리 장치의 읽기 성능을 저해하는 요인이 될 수 있다. 따라서, 플래그 셀의 읽기 동작을 효과적으로 수행할 수 있는 읽기 알고리즘이 필요하다.
본 발명의 실시 예는 읽기 동작의 효율성이 향상된 불휘발성 메모리 장치, 그것의 읽기 방법 및 그것을 포함하는 데이터 저장 장치를 제공하는 데 있다.
본 발명의 실시 예에 따른 멀티 레벨 메모리 셀을 포함하는 불휘발성 메모리 장치의 읽기 방법은, 상기 멀티 레벨 메모리 셀에 프로그램된 데이터의 최상위 비트(MSB)의 프로그램 여부를 나타내는 플래그 데이터를 독출하는 단계; 상기 독출된 플래그 데이터를 저장하는 단계; 상기 독출된 플래그 데이터에 근거하여 상기 멀티 레벨 메모리 셀에 프로그램된 데이터의 최하위 비트(LSB)를 독출하는 단계; 및 상기 저장된 플래그 데이터에 근거하여 상기 멀티 레벨 메모리 셀에 프로그램된 데이터의 최상위 비트(MSB)를 독출하는 단계를 포함한다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는, 워드 라인과 비트 라인이 교차하는 영역에 배열된 멀티 레벨 메모리 셀과, 상기 멀티 레벨 메모리 셀에 프로그램된 데이터의 최상위 비트(MSB)의 프로그램 여부를 저장하기 위한 플래그 메모리 셀을 포함하는 메모리 셀 어레이; 상기 멀티 레벨 메모리 셀과 상기 플래그 메모리 셀에 프로그램된 데이터를 독출하고, 독출된 데이터를 임시 저장하도록 구성된 데이터 입출력 회로; 및 상기 데이터 입출력 회로를 통해 상기 멀티 레벨 메모리 셀과 상기 플래그 메모리 셀의 독출 동작을 제어하도록 구성된 제어 로직을 포함하되, 상기 제어 로직은 상기 멀티 레벨 메모리 셀에 프로그램된 데이터의 최하위 비트(LSB)를 독출할 때 상기 데이터 입출력 회로에 저장된 플래그 데이터에 근거하여 상기 멀티 레벨 메모리 셀에 프로그램된 데이터의 최상위 비트(MSB)를 독출한다.
본 발명의 실시 예에 다른 데이터 저장 장치는, 불휘발성 메모리 장치; 및 상기 불휘발성 메모리 장치를 제어하도록 구성된 컨트롤러를 포함하되, 상기 불휘발성 메모리 장치는, 워드 라인과 비트 라인이 교차하는 영역에 배열된 멀티 레벨 메모리 셀과, 상기 멀티 레벨 메모리 셀에 프로그램된 데이터의 최상위 비트(MSB)의 프로그램 여부를 저장하기 위한 플래그 메모리 셀을 포함하는 메모리 셀 어레이; 상기 멀티 레벨 메모리 셀과 상기 플래그 메모리 셀에 프로그램된 데이터를 독출하고, 독출된 데이터를 임시 저장하도록 구성된 데이터 입출력 회로; 그리고 상기 데이터 입출력 회로를 통해 상기 멀티 레벨 메모리 셀과 상기 플래그 메모리 셀의 독출 동작을 제어하도록 구성된 제어 로직을 포함하고, 상기 제어 로직은 상기 멀티 레벨 메모리 셀에 프로그램된 데이터의 최하위 비트(LSB)를 독출할 때 상기 데이터 입출력 회로에 저장된 플래그 데이터에 근거하여 상기 멀티 레벨 메모리 셀에 프로그램된 데이터의 최상위 비트(MSB)를 독출한다.
본 발명의 실시 예에 따르면, 불휘발성 메모리 장치의 읽기 동작이 효율적으로 수행될 수 있다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 예시적으로 보여주는 블럭도이다.
도 2는 본 발명의 실시 예에 따른 불휘발성 메모리 장치의 메모리 블럭을 예시적으로 보여주는 회로도이다.
도 3은 본 발명의 실시 예에 따른 불휘발성 메모리 셀의 문턱 전압 분포들을 예시적으로 보여주는 도면이다.
도 4는 본 발명의 실시 예에 따른 멀티 레벨 메모리 장치에 적용되는 어드레스 스크램블 방식을 예시적으로 보여주는 도면이다.
도 5는 본 발명의 실시 예에 따른 멀티 레벨 메모리 장치에 적용되는 또 다른 어드레스 스크램블 방식을 예시적으로 보여주는 도면이다.
도 6은 본 발명의 실시 예에 따른 불휘발성 메모리 장치의 읽기 동작을 예시적으로 보여주는 순서도이다.
도 7은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 블럭도이다.
도 8은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 포함하는 메모리 카드를 예시적으로 보여주는 도면이다.
도 9는 도 8에 도시된 메모리 카드의 내부 구성 및 호스트와의 연결 관계를 예시적으로 보여주는 블럭도이다.
도 10은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 포함하는 솔리드 스테이트 드라이브(SSD)를 예시적으로 보여주는 블럭도이다.
도 11은 도 10에 도시된 SSD 컨트롤러를 예시적으로 보여주는 블록도이다.
도 12는 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 포함하는 데이터 저장 장치가 장착되는 컴퓨터 시스템을 예시적으로 보여주는 블럭도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
도면들에 있어서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니며 명확성을 기하기 위하여 과장된 것이다. 본 명세서에서 특정한 용어들이 사용되었으나. 이는 본 발명을 설명하기 위한 목적에서 사용된 것이며, 의미 한정이나 특허 청구 범위에 기재된 본 발명의 권리 범위를 제한하기 위하여 사용된 것은 아니다.
본 명세서에서 ‘및/또는’이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, ‘연결되는/결합되는’이란 표현은 다른 구성요소와 직접적으로 연결되거나 다른 구성요소를 통해 간접적으로 연결되는 것을 포함하는 의미로 사용된다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 명세서에서 사용되는 ‘포함한다’ 또는 ‘포함하는’으로 언급된 구성요소, 단계, 동작 및 소자는 하나 이상의 다른 구성요소, 단계, 동작 및 소자의 존재 또는 추가를 의미한다.
이하, 도면들을 참조하여 본 발명의 실시 예에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 예시적으로 보여주는 블럭도이다. 도 1을 참조하면, 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 행 디코더(120), 데이터 입출력 회로(130), 입출력 버퍼 회로(140) 그리고 제어 로직(150)을 포함한다.
메모리 셀 어레이(110)는 비트 라인들(BL0~BLn) 및 워드 라인들(WL0~WLm)의 교차 영역에 배열된 복수의 메모리 셀들을 포함한다. 각각의 메모리 셀은 1비트의 데이터를 저장할 수 있다. 이러한 메모리 셀은 싱글 레벨 셀(SLC: single level cell)이라 불린다. 싱글 레벨 셀(SLC)은 소거 상태와 하나의 프로그램 상태에 대응하는 문턱 전압을 갖도록 프로그램된다. 다른 예로서, 각각의 메모리 셀은 2비트 데이터 또는 그 이상의 데이터를 저장할 수 있다. 이러한 메모리 셀은 멀티 레벨 셀(MLC: multi level cell)이라 불린다. 멀티 레벨 셀(MLC)은 멀티 비트 데이터에 따라 소거 상태와 복수의 프로그램 상태들 중 어느 하나에 대응하는 문턱 전압을 갖도록 프로그램된다.
행 디코더(120)는 행 어드레스(RADD)에 응답하여 워드 라인들(WL0~WLm)을 선택하도록 구성된다. 행 디코더(120)는 전압 발생기(도시되지 않음)로부터 제공되는 각종 워드 라인 전압들을 선택된 워드 라인과 비선택된 워드 라인들로 전달하도록 구성된다. 예시적으로, 행 디코더(130)는 읽기 동작 시, 선택된 워드 라인으로 선택 읽기 전압을, 비선택된 워드 라인들로 비선택 읽기 전압을 전달할 것이다. 다른 예로서, 행 디코더(130)는 프로그램 동작 시, 선택 워드 라인으로 프로그램 전압을, 비선택 워드 라인으로 패스 전압을 전달할 것이다.
데이터 입출력 회로(130)는 제어 로직(150)의 제어에 따라 동작한다. 데이터 입출력 회로(130)는 동작 모드에 따라 쓰기 드라이버로써 또는 감지 증폭기로써 동작하도록 구성된다. 예를 들면, 데이터 입출력 회로(130)는 프로그램 동작 시 입출력 버퍼 회로(140)를 통해 입력된 데이터를 메모리 셀 어레이(110)의 메모리 셀에 저장할 것이다. 다른 예로서, 데이터 입출력 회로(130)는 읽기 동작 시 메모리 셀 어레이(110)의 메모리 셀로부터 독출된 데이터를 데이터 입출력 버퍼(140)를 통해 출력할 것이다. 데이터 입출력 회로(130)는 비트 라인들(BL0~BLn) 각각에 연결된 복수의 데이터 입출력 회로들을 포함할 수 있다. 그러한 까닭에, 비트 라인들(BL0~BLn)은 각각의 데이터 입출력 회로(130)에 의해서 선택 또는 제어될 것이다.
제어 로직(150)은 외부 장치(예를 들면, 메모리 컨트롤러, 메모리 인터페이스, 호스트 장치 등)로부터 제공된 제어 신호(CTRL)에 응답하여 불휘발성 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 예를 들면, 제어 로직(150)은 불휘발성 메모리 장치(100)의 읽기, 프로그램(또는 쓰기), 소거 동작을 제어할 것이다. 이러한 동작을 위해서, 제어 로직(150)은 특히 데이터 입출력 회로(130)를 제어할 것이다.
본 발명의 실시 예에 따른 제어 로직(150)은 플래그 데이터 저장부(160) 및 행 어드레스 저장부(170)를 포함한다. 플래그 데이터 저장부(160)는 플래그 셀로부터 독출된 데이터를 저장하도록 구성된다. 예시적으로, 플래그 데이터 저장부(160)는 플래그 데이터를 저장하기 위한 레지스터로 구성될 수 있다. 행 어드레스 저장부(170) 플래그 데이터 저장부(160)에 저장된 플래그 데이터를 독출하기 위해서 액세스된 행 어드레스를 저장하도록 구성된다. 예를 들면, 행 어드레스 저장부(170)는 행 어드레스를 저장하기 위한 레지스터로 구성될 수 있다.
본 발명의 실시 예에 따르면, 불휘발성 메모리 장치(100)는 플래그 데이터 저장부(160)에 저장된 플래그 데이터를 다음의 읽기 동작에 사용할 수 있다. 이때, 플래그 데이터 저장부(160)에 저장된 플래그 데이터가 다음의 읽기 동작에 사용될 수 있는지의 여부는 행 어드레스 저장부(170)에 저장된 행 어드레스에 따라 결정될 수 있다. 이전의 읽기 동작에서 독출된 플래그 데이터를 다음의 읽기 동작에 사용하는 본 발명의 읽기 방법은 이하의 도면들을 참조하여 상세히 설명될 것이다.
도 2는 본 발명의 실시 예에 따른 불휘발성 메모리 장치의 메모리 블럭을 예시적으로 보여주는 회로도이다. 그리고 도 3은 본 발명의 실시 예에 따른 불휘발성 메모리 셀의 문턱 전압 분포들을 예시적으로 보여주는 도면이다. 도 1의 불휘발성 메모리 장치(100)의 메모리 셀 어레이(110)는 복수의 메모리 블럭들을 포함할 수 있다. 메모리 셀 어레이(110)의 복수의 메모리 블럭들 각각은 도 2에 도시된 메모리 블럭과 같이 구성될 수 있다.
메모리 블럭(111)은 메인 셀 영역(MCA)와 플래그 셀 영역(FCA)을 포함한다. 메인 셀 영역(MCA)은 불휘발성 메모리 장치의 외부로부터 제공되는 데이터를 저장하기 위한 영역이다. 비록 도시되지는 않았지만, 메인 셀 영역(MCA)은 메인 영역과 스페어 영역을 포함할 수 있다. 메인 영역에는 불휘발성 메모리 장치의 외부로부터 제공되는 사용자 데이터가 저장된다. 스페어 영역에는 메인 영역에 저장된 사용자 데이터와 관련된 정보, 예를 들면, 에러 정정 코드와 같은 메타 데이터가 저장된다.
메인 셀 영역(MCA)은 복수의 비트 라인들(BL0~BLn)에 연결된 복수의 셀 스트링들(ST0~STn)을 포함한다. 셀 스트링들(ST0~STn)은 동일한 회로 구성을 가지며, 설명의 편의상 하나의 셀 스트링(ST0)이 설명될 것이다.
셀 스트링(ST0)은 비트 라인(BL0)과 공통 소스 라인(CSL: common source line) 사이에 연결되어 있는 복수의 메모리 셀들(MC0~MCm) 그리고 선택 트랜지스터들(DST 및 SST)을 포함한다. 예를 들면, 셀 스트링(ST0)은 드레인 선택 라인(DSL: drain select line)에 연결되는 드레인 선택 트랜지스터(DST: drain select transistor), 복수의 워드 라인들(WL0~WLm)에 각각 연결되는 복수의 메모리 셀들(MC0~MCm) 그리고 소스 선택 라인(SSL: source select line)에 연결되는 소스 선택 트랜지스터(SST)를 포함한다.
플래그 셀 영역(FCA)은 복수의 플래그 비트 라인들(BL0F~BLnF)에 연결된 복수의 플래그 셀 스트링들(ST0F~STnF)을 포함한다. 플래그 셀 스트링들(ST0F~STnF)은 동일한 회로 구성을 가지며, 설명의 편의상 하나의 플래그 셀 스트링(ST0F)이 설명될 것이다.
플래그 셀 스트링(ST0F)은 비트 라인(BL0F)과 공통 소스 라인(CSL) 사이에 연결되어 있는 복수의 플래그 셀들(FC0~FCm) 그리고 선택 트랜지스터들(DSTF 및 SSTF)을 포함한다. 예를 들면, 플래그 셀 스트링(ST0F)은 드레인 선택 라인(DSL)에 연결되는 드레인 선택 트랜지스터(DST), 복수의 워드 라인들(WL0~WLm)에 각각 연결되는 복수의 플래그 셀들(FC0~FCm) 그리고 소스 선택 라인(SSL)에 연결되는 소스 선택 트랜지스터(SSTF)를 포함한다.
비록 도시되지는 않았지만, 데이터 입출력 회로(130)는 메인 셀 영역(MCA)의 복수의 비트 라인들(BL0~BLn) 각각에 연결된 복수의 데이터 입출력 회로들과 플래그 셀 영역(FCA)의 복수의 플래그 비트 라인들(BL0F~BLnF) 각각에 연결된 복수의 데이터 입출력 회로들을 포함할 수 있음은 잘 이해될 것이다.
플래그 셀 영역(FCA)의 플래그 셀들은 대응하는 메인 셀 영역(MCA)의 메모리 셀들 중 어느 하나가 최상위 비트(MSB: most significant bit) 프로그램되었는지의 여부를 저장하기 위한 저장 소자로 사용된다. 따라서, 플래그 셀 영역(FCA)은 사용자 데이터를 저장하기 위한 메인 셀 영역(MCA)과는 달리, 사용자가 접근할 수 없는 감춰진 영역이다. 설명의 간략화를 위해서 메인 셀 영역(MCA)의 메인 셀 그룹(CGm)과 그에 대응하는 플래그 셀 그룹(FCGm)을 예로 들어, 이하 조금 더 구체적으로 설명될 것이다.
메인 셀 그룹(CGm)의 메모리 셀들 각각은 복수의 데이터 비트(예를 들면, 2비트 또는 2비트 이상의 데이터)를 저장할 수 있다. 이러한 메모리 셀은 멀티 레벨 셀(MLC)이라 불린다. 예시적으로, 도 3에 도시된 바와 같이, 멀티 레벨 셀(MLC)은 멀티 비트 데이터에 따라 소거 상태(E) 및 복수의 프로그램 상태들(P0, P1 및 P2) 중 어느 하나에 대응하는 문턱 전압을 갖도록 프로그램된다.
메인 셀 그룹(CGm)의 메모리 셀들 각각이 도 3에 도시된 바와 같이 2비트 데이터를 저장하는 경우에, 상위 비트(MSB, 이하 MSB라 칭함)와 하위 비트(LSB, 이하 LSB라 칭함)가 프로그램된다. 프로그램 동작 시 MSB가 프로그램되는 경우 대응하는 플래그 셀이 프로그램된다. 예를 들면, 메인 셀 그룹(CGm)의 메모리 셀들 중 어느 하나가 MSB 프로그램되면, 대응하는 플래그 셀 그룹(FCGm)의 플래그 셀들 모두가 프로그램된다. 이때, 플래그 셀 그룹(FCGm)의 플래그 셀들 각각은 1비트 데이터를 저장한다. 즉, 플래그 셀 그룹(FCGm)의 플래그 셀들 각각은 싱글 레벨 셀(SLC) 방식으로 프로그램된다.
플래그 셀 그룹(FCGm)의 플래그 셀들에 저장된 데이터에 따라 대응하는 메인 셀 그룹(CGm)의 메모리 셀들이 MSB 프로그램되었는지의 여부를 알 수 있다. 따라서, 읽기 동작 시 플래그 셀의 프로그램 여부에 따라 MSB 읽기 동작은 달라진다. 예를 들면, 플래그 셀 그룹(FCGm)의 플래그 셀들이 프로그램된 것으로 판별되면, 메인 셀 그룹(CGm)의 메모리 셀들에 대한 MSB 읽기 동작은 정상적으로 수행될 수 있다. 다른 예로서, 플래그 셀 그룹(FCGm)의 플래그 셀들이 프로그램되지 않은 것으로 판별되면, 메인 셀 그룹(CGm)의 메모리 셀들에 대한 MSB 읽기 동작은 수행되지 않고 MSB 데이터가 독출될 수 있다. 즉, 플래그 셀(FCGm)의 플래그 셀들이 프로그램되지 않은 것으로 판별되면, 메인 셀 그룹(CGm)의 메모리 셀들에 대한 MSB 읽기 동작은 생략될 수 있다.
한편, 플래그 셀 그룹(FCGm)의 플래그 셀들에 저장된 데이터는 어떠한 이유로 인해서 뒤바뀔 수 있다. 그러한 까닭에, 플래그 셀 그룹(FCGm)의 플래그 셀들은 오류 검사를 통해 독출될 것이다. 이러한 오류 검사 방법으로서, 과반수 검사 방법이 사용될 수 있다. 예를 들면, 과반수 검사 방법을 통해 플래그 셀 그룹(FCGm)의 플래그 셀들에 저장된 데이터들 중에서 과반수가 넘는 데이터를 플래그 셀들에 저장된 데이터로서 판별할 수 있다. 플래그 셀 영역(FCA)에 포함된 모든 플래그 셀들의 데이터를 독출하는 경우에 이러한 과반수 검사 방법이 적용될 수 있음은 잘 이해될 것이다.
도 4는 본 발명의 실시 예에 따른 멀티 레벨 메모리 장치에 적용되는 어드레스 스크램블 방식을 예시적으로 보여주는 도면이다. 메모리 셀에 저장되는 데이터 비트들의 수가 증가함에 따라, 멀티 비트(또는, 멀티 레벨) 데이터를 저장하는 메모리 장치(이하, 멀티 레벨 메모리 장치라 칭함)의 메모리 셀을 액세스하기 위한 행 어드레스는 증가된다. 그러한 행 어드레스를 효율적으로 관리하기 위해서 어드레스 스크램블 방식이 멀티 레벨 메모리 장치에 적용될 수 있다.
예시적으로, 도 4는 올 비트 라인 구조(all bit line architecture)의 2비트 멀티 레벨 셀(MLC) 어레이와 그것의 어드레스 스크램블 방식을 보여준다.
올 비트 라인 구조에 있어서, 메모리 블럭의 모든 비트 라인들(BL0, BL1, ...)은 읽기 및 프로그램 동작 동안 동시에 선택될 수 있다. 비트 라인들과 연결된 메모리 셀들은 공통으로 연결된 워드 라인에 의해서 동시에 읽혀지거나 동시에 프로그램될 수 있다. 이러한 셀 들의 단위는 페이지라 불린다.
도 4를 참조하면, 올 비트 라인 구조를 갖는 메모리 셀들의 페이지 어드레스는 워드 라인에 따라 순차적인 방식으로 스크램블된다. 예를 들면, 워드 라인(WL0)에 연결된 메모리 셀들의 LSB 페이지가 페이지 어드레스0으로, MSB 페이지가 페이지 어드레스1로 스크램블될 것이다. 워드 라인(WL1)에 연결된 메모리 셀들의 LSB 페이지가 페이지 어드레스 2로, MSB 페이지가 페이지 어드레스3으로 스크램블될 것이다. 워드 라인(WL2)에 연결된 메모리 셀들의 LSB 페이지가 페이지 어드레스4로, MSB 페이지가 페이지 어드레스5로 스크램블될 것이다. 이러한 방식으로 이후의 워드 라인에 연결된 메모리 셀들의 LSB 페이지와 MSB 페이지에 대한 페이지 어드레스는 스크램블될 것이다.
본 발명의 실시 예에 따르면, 메모리 셀의 LSB 페이지 어드레스와 MSB 페이지 어드레스가 도 4와 같이 순차적으로 스크램블된 경우, 이전의 읽기 동작에서 독출된 플래그 데이터는 다음의 읽기 동작에 사용된다. 즉, 메모리 셀의 LSB 페이지 어드레스와 MSB 페이지 어드레스가 순차적으로 스크램블된 경우, LSB 페이지의 읽기 동작 중에 독출된 플래그 데이터는 MSB 페이지의 읽기 동작에 사용된다.
도 5는 본 발명의 실시 예에 따른 멀티 레벨 메모리 장치에 적용되는 또 다른 어드레스 스크램블 방식을 예시적으로 보여주는 도면이다. 예시적으로, 도 5는 이븐-오드 비트 라인 구조(even-odd bit line architecture)의 2비트 멀티 레벨 셀(MLC) 어레이와 그것의 어드레스 스크램블 방식을 보여준다.
이븐-오드 비트 라인 구조에 있어서, 비트 라인들(BL0, BL1, ...)은 이븐 비트 라인들(BL_e)과 오드 비트 라인들(BL_o)로 구분된다. 이븐 비트 라인들과 연결된 메모리 셀들은 공통으로 연결된 워드 라인에 의해서 동시에 읽혀지거나 동시에 프로그램될 수 있다. 그리고 오드 비트 라인들과 연결된 메모리 셀들은 공통으로 연결된 워드 라인에 의해서 동시에 읽혀지거나 동시에 프로그램될 수 있다. 이러한 셀 들의 단위는 페이지라 불린다. 오드 비트 라인들과 연결된 메모리 셀들이 제 1 시간에 프로그램되는 반면에, 이븐 비트 라인들과 연결된 메모리 셀들은 제 2 시간에 프로그램된다.
도 5를 참조하면, 이븐-오드 비트 라인 구조를 갖는 메모리 셀들의 페이지 어드레스는 워드 라인과 비트 라인(즉, 이븐 비트 라인 및 오드 비트 라인)에 따라 순차적인 방식으로 스크램블된다. 예를 들면, 이븐 비트 라인들(BL0_e, BL1_e, ...)과 워드 라인(WL0)에 연결된 메모리 셀들의 LSB 페이지가 페이지 어드레스0으로, MSB 페이지가 페이지 어드레스1로 스크램블될 것이다. 오드 비트 라인들(BL0_o, BL1_o, ...)과 워드 라인(WL0)에 연결된 메모리 셀들의 LSB 페이지가 페이지 어드레스 2로, MSB 페이지가 페이지 어드레스3으로 스크램블될 것이다. 이븐 비트 라인들(BL0_e, BL1_e, ...)과 워드 라인(WL1)에 연결된 메모리 셀들의 LSB 페이지가 페이지 어드레스4로, MSB 페이지가 페이지 어드레스5로 스크램블될 것이다. 오드 비트 라인들(BL0_o, BL1_o, ...)과 워드 라인(WL1)에 연결된 메모리 셀들의 LSB 페이지가 페이지 어드레스 6으로, MSB 페이지가 페이지 어드레스7로 스크램블될 것이다. 이러한 방식으로 이후의 워드 라인에 연결된 메모리 셀들의 LSB 페이지와 MSB 페이지에 대한 페이지 어드레스는 스크램블될 것이다.
본 발명의 실시 예에 따르면, 메모리 셀의 LSB 페이지 어드레스와 MSB 페이지 어드레스가 도 5와 같이 순차적으로 스크램블된 경우, 이전의 읽기 동작에서 독출된 플래그 데이터는 다음의 읽기 동작에 사용된다. 즉, 메모리 셀의 LSB 페이지 어드레스와 MSB 페이지 어드레스가 순차적으로 스크램블된 경우, LSB 페이지의 읽기 동작 중에 독출된 플래그 데이터는 MSB 페이지의 읽기 동작에 사용된다.
도 6은 본 발명의 실시 예에 따른 불휘발성 메모리 장치의 읽기 동작을 예시적으로 보여주는 순서도이다. 본 발명의 실시 예에 따른 불휘발성 메모리 장치의 읽기 동작은 플래그 데이터를 저장하고 독출하는 방법에 따라 제 1 경우(case)와 제 2 경우(case)로 구분될 것이다. 이하, 도 1 및 도 6을 참조하여 본 발명의 실시 예에 따른 불휘발성 메모리 장치의 읽기 동작이 상세히 설명될 것이다.
먼저, 제 1 경우의 읽기 동작을 설명하면 다음과 같다.
S110 단계에서, 메모리 셀의 LSB 페이지에 대한 읽기 동작이 요청되면, 해당 메모리 셀의 MSB 데이터의 프로그램 여부를 확인하기 위한 플래그 데이터가 독출된다. MSB 데이터의 프로그램 여부에 따라 LSB 페이지의 읽기 동작이 달라질 수 있기 때문에 플래그 셀로부터 플래그 데이터가 독출된다. 플래그 데이터는 플래그 셀을 독출하기 위한 데이터 입출력 회로(130)를 통해 독출된다.
S120 단계에서, 독출된 플래그 데이터는 플래그 셀을 독출하기 위한 데이터 입출력 회로(130)의 데이터 래치에 저장된다. 독출된 플래그 데이터는 이후의 MSB 페이지에 대한 읽기 동작이 요청될 때까지 플래그 셀을 독출하기 위한 데이터 입출력 회로(130)에 저장될 것이다. 그리고 독출된 플래그 데이터는 LSB 페이지에 대한 읽기 동작에 사용되도록 제어 로직(150)으로 제공된다.
S130 단계에서, 독출된 플래그 데이터에 근거하여 LSB 페이지의 데이터가 독출된다. LSB 데이터는 멀티 레벨 메모리 장치의 LSB 페이지 읽기 동작과 같이 잘 알려진 읽기 동작을 통해 독출된다. 그러므로 상세한 설명은 생략될 것이다.
S140 단계에서, 읽기 동작이 요청된 LSB 페이지의 행 어드레스는 행 어드레스 저장부(170)에 저장된다. 즉, 읽기 동작이 요청된 LSB 페이지 어드레스는 행 어드레스 저장부(170)에 저장된다.
S150 단계에서, 이전의 읽기 동작에서 독출된 플래그 데이터를 다음의 읽기 동작에 사용할 수 있는지의 여부를 판별하기 위한 판별 동작이 수행된다. 즉, S150 단계에서, LSB 페이지에 대한 읽기 동작에 연속적으로 읽기 동작이 요청된 MSB 페이지 어드레스와 저장된 LSB 페이지 어드레스를 하나 증가시킨 어드레스가 동일한지의 여부가 판별된다. 여기에서, 저장된 LSB 페이지 어드레스는 S130 단계에서 행 어드레스 저장부(170)에 저장된 어드레스임은 잘 이해될 것이다.
읽기 요청된 MSB 페이지 어드레스와 저장된 LSB 페이지 어드레스를 하나 증가시킨 어드레스가 동일한 경우, 저장된 플래그 데이터는 MSB 페이지에 대한 읽기 동작에 사용될 수 있다. 다시 말해서, 동일 메모리 셀의 LSB 페이지와 MSB 페이지에 대한 순차적인 읽기 동작이 수행되는 경우, LSB 페이지를 읽기 위해 독출된 플래그 데이터는 MSB 페이지에 대한 읽기 동작에 사용될 수 있다. 따라서 절차는 S160 단계로 진행될 것이다.
반면, 읽기 요청된 MSB 페이지 어드레스와 저장된 LSB 페이지 어드레스를 하나 증가시킨 어드레스가 동일하지 않은 경우, 저장된 플래그 데이터는 MSB 페이지에 대한 읽기 동작에 사용되지 않는다. 다시 말해서, 동일 메모리 셀의 LSB 페이지와 MSB 페이지에 대한 순차적인 읽기 동작이 수행되지 않는 경우, LSB 페이지를 읽기 위해 독출된 플래그 데이터는 MSB 페이지에 대한 읽기 동작에서 사용되지 않는다. 따라서 절차는 S170 단계로 진행될 것이다.
S160 단계에서, 순차적인 읽기 동작이 수행되는 경우, 저장된 플래그 데이터에 근거하여 MSB 페이지의 데이터가 독출된다. 플래그 셀을 독출하기 위한 데이터 입출력 회로(130)에 저장된 플래그 데이터는 MSB 페이지에 대한 읽기 동작에 사용되도록 제어 로직(150)으로 제공될 것이다. 그리고 제공된 플래그 데이터는 MSB 페이지의 읽기 동작에 사용된다. 본 발명의 실시 예에 따르면, LSB 페이지의 읽기 동작 시 독출된 플래그 데이터를 MSB 페이지의 읽기 동작에 사용하기 때문에, MSB 페이지의 읽기 동작을 위한 플래그 데이터 독출 동작이 생략될 수 있다. 그러한 까닭에, 불휘발성 메모리 장치(100)의 읽기 동작이 효율적으로 수행될 수 있다.
S170 단계에서, 순차적인 읽기 동작이 수행되지 않는 경우, 일반적인 MSB 페이지의 읽기 동작을 통해 MSB 데이터가 독출된다. 즉, 해당 메모리 셀의 MSB 데이터의 프로그램 여부를 확인하기 위한 플래그 데이터가 독출되고, 독출된 플래그 데이터에 근거하여 MSB 데이터가 독출된다.
한편, 제 2 경우의 읽기 동작은 제 1 경우의 읽기 동작과 비교하여 플래그 데이터를 저장하는 단계에 차이점이 있다. 제 2 경우의 읽기 동작을 설명하면 다음과 같다.
S110 단계에서, 메모리 셀의 LSB 페이지에 대한 읽기 동작이 요청되면, 해당 메모리 셀의 MSB 데이터의 프로그램 여부를 확인하기 위한 플래그 데이터가 독출된다. MSB 데이터의 프로그램 여부에 따라 LSB 페이지의 읽기 동작이 달라질 수 있기 때문에 플래그 셀로부터 플래그 데이터가 독출된다. 플래그 데이터는 플래그 셀을 독출하기 위한 데이터 입출력 회로(130)를 통해 독출된다.
S120 단계에서, 독출된 플래그 데이터는 플래그 데이터 저장부(160)에 저장된다. 플래그 데이터 저장부(160)에 저장된 플래그 데이터는 이후의 MSB 페이지에 대한 읽기 동작이 요청될 때까지 그 값이 유지될 것이다.
S130 단계에서, 독출된 플래그 데이터에 근거하여 LSB 페이지의 데이터가 독출된다. LSB 데이터는 멀티 레벨 메모리 장치의 LSB 페이지 읽기 동작과 같이 잘 알려진 읽기 동작을 통해 독출된다. 그러므로 상세한 설명은 생략될 것이다.
S140 단계에서, 읽기 동작이 요청된 LSB 페이지의 행 어드레스는 행 어드레스 저장부(170)에 저장된다. 즉, 읽기 동작이 요청된 LSB 페이지 어드레스는 행 어드레스 저장부(170)에 저장된다.
S150 단계에서, 이전의 읽기 동작에서 독출된 플래그 데이터를 다음의 읽기 동작에 사용할 수 있는지의 여부를 판별하기 위한 판별 동작이 수행된다. 즉, S150 단계에서, LSB 페이지에 대한 읽기 동작에 연속적으로 읽기 동작이 요청된 MSB 페이지 어드레스와 저장된 LSB 페이지 어드레스를 하나 증가시킨 어드레스가 동일한지의 여부가 판별된다. 여기에서, 저장된 LSB 페이지 어드레스는 S130 단계에서 행 어드레스 저장부(170)에 저장된 어드레스임은 잘 이해될 것이다.
읽기 요청된 MSB 페이지 어드레스와 저장된 LSB 페이지 어드레스를 하나 증가시킨 어드레스가 동일한 경우, 저장된 플래그 데이터는 MSB 페이지에 대한 읽기 동작에 사용될 수 있다. 다시 말해서, 동일 메모리 셀의 LSB 페이지와 MSB 페이지에 대한 순차적인 읽기 동작이 수행되는 경우, LSB 페이지를 읽기 위해 독출된 플래그 데이터는 MSB 페이지에 대한 읽기 동작에 사용될 수 있다. 따라서 절차는 S160 단계로 진행될 것이다.
반면, 읽기 요청된 MSB 페이지 어드레스와 저장된 LSB 페이지 어드레스를 하나 증가시킨 어드레스가 동일하지 않은 경우, 저장된 플래그 데이터는 MSB 페이지에 대한 읽기 동작에 사용되지 않는다. 다시 말해서, 동일 메모리 셀의 LSB 페이지와 MSB 페이지에 대한 순차적인 읽기 동작이 수행되지 않는 경우, LSB 페이지를 읽기 위해 독출된 플래그 데이터는 MSB 페이지에 대한 읽기 동작에서 사용되지 않는다. 따라서 절차는 S170 단계로 진행될 것이다.
S160 단계에서, 순차적인 읽기 동작이 수행되는 경우, 플래그 데이터 저장부(160)에 저장된 플래그 데이터에 근거하여 MSB 페이지의 데이터가 독출된다. 본 발명의 실시 예에 따르면, LSB 페이지의 읽기 동작 시 독출된 플래그 데이터를 MSB 페이지의 읽기 동작에 사용하기 때문에, MSB 페이지의 읽기 동작을 위한 플래그 데이터 독출 동작이 생략될 수 있다. 그러한 까닭에, 불휘발성 메모리 장치(100)의 읽기 동작이 효율적으로 수행될 수 있다.
S170 단계에서, 순차적인 읽기 동작이 수행되지 않는 경우, 일반적인 MSB 페이지의 읽기 동작을 통해 MSB 데이터가 독출된다. 즉, 해당 메모리 셀의 MSB 데이터의 프로그램 여부를 확인하기 위한 플래그 데이터가 독출되고, 독출된 플래그 데이터에 근거하여 MSB 데이터가 독출된다.
도 7은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 블럭도이다. 도 7을 참조하면, 데이터 처리 시스템(1000)은 호스트 장치(1100)와 데이터 저장 장치(1200)를 포함한다. 데이터 저장 장치(1200)는 컨트롤러(1210) 및 데이터 저장 매체(1220)를 포함한다. 데이터 저장 장치(1200)는 데스크톱 컴퓨터, 노트북, 디지털 카메라, 휴대폰, MP3 플레이어, 게임기 등과 같은 호스트 장치(1100)에 접속되어 사용될 수 있다. 데이터 저장 장치(1200)는 메모리 시스템이라고도 불린다.
컨트롤러(1210)는 호스트 장치(1100) 및 데이터 저장 매체(1220)에 연결된다. 컨트롤러(1210)는 호스트 장치(1100)로부터의 요청에 응답하여 데이터 저장 매체(1220)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1210)는 데이터 저장 매체(1220)의 읽기, 프로그램 또는 소거 동작을 제어하도록 구성된다. 컨트롤러(1210)는 데이터 저장 매체(1220)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1210)는 호스트 인터페이스(1211), 중앙 처리 장치(1212), 메모리 인터페이스(1213), 램(1214) 및 에러 정정 코드 유닛(1215)과 같은 잘 알려진 구성 요소들을 포함할 수 있다.
중앙 처리 장치(1212)는 호스트 장치의 요청에 응답하여 컨트롤러(1210)의 제반 동작을 제어하도록 구성된다. 램(1214)은 중앙 처리 장치(1212)의 동작 메모리(working memory)로써 이용될 수 있다. 램(1214)은 데이터 저장 매체(1220)로부터 읽혀진 데이터 또는 호스트 장치(1100)로부터 제공된 데이터를 임시로 저장할 수 있다.
호스트 인터페이스(1211)는 호스트 장치(1100)와 컨트롤러(1210)를 인터페이싱하도록 구성된다. 예를 들면, 호스트 인터페이스(1211)는 USB(Universal Serial Bus) 프로토콜, MMC(Multimedia Card) 프로토콜, PCI(Peripheral Component Interconnection) 프로토콜, PCI-E(PCI-Express) 프로토콜, PATA(Parallel Advanced Technology Attachment) 프로토콜, SATA(Serial ATA) 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 호스트 장치(1100)와 통신하도록 구성될 수 있다.
메모리 인터페이스(1213)는 컨트롤러(1210)와 데이터 저장 매체(1220)를 인터페이싱하도록 구성된다. 메모리 인터페이스(1213)는 데이터 저장 매체(1220)에 커맨드 및 어드레스를 제공하도록 구성된다. 그리고 메모리 인터페이스(1213)는 데이터 저장 매체(1220)와 데이터를 주고 받도록 구성된다.
데이터 저장 매체(1220)는 본 발명의 실시 예에 따른 불휘발성 메모리 장치(도 1의 100 참조)로 구성될 것이다. 데이터 저장 매체(1220)는 복수의 불휘발성 메모리 장치들(NVM0~NVMk)을 포함할 수 있다. 데이터 저장 매체(1220)가 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)로 구성됨에 따라, 데이터 저장 장치(1200)의 동작 속도는 빨라질 수 있다.
에러 정정 코드 유닛(1215)은 데이터 저장 매체(1220)로부터 읽어진 데이터의 오류를 검출하도록 구성된다. 그리고 에러 정정 코드 유닛(1215)은 검출된 에러가 정정 범위 내이면, 검출된 오류를 정정하도록 구성된다. 한편, 에러 정정 코드 유닛(1215)은 메모리 시스템(1000)에 따라 컨트롤러(1210) 내에 구비되거나 밖에 구비될 수 있다.
컨트롤러(1210) 및 데이터 저장 매체(1220)는 솔리드 스테이트 드라이브(solid state drive: SSD)로 구성될 수 있다.
다른 예로서, 컨트롤러(1210) 및 데이터 저장 매체(1220)는 하나의 반도체 장치로 집적되어, 메모리 카드로 구성될 수 있다. 예를 들면, 컨트롤러(1210) 및 데이터 저장 매체(1220)는 하나의 반도체 장치로 집적되어 PCMCIA(personal computer memory card international association) 카드, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick), 멀티 미디어(multi media) 카드(MMC, RS-MMC, MMC-micro), SD(secure digital) 카드(SD, Mini-SD, Micro-SD), UFS(niversal flash storage) 등으로 구성될 수 있다.
다른 예로서, 컨트롤러(1210) 또는 데이터 저장 매체(1220)는 다양한 형태들의 패키지(package)로 실장될 수 있다. 예를 들면, 컨트롤러(1200) 또는 데이터 저장 매체(1900)는 POP(package on package), ball grid arrays(BGAs), chip scale packages(CSPs), plastic leaded chip carrier(PLCC), plastic dual in-line package(PDIP), die in waffle pack, die in wafer form, chip on board(COB), ceramic dual in-line package(CERDIP), plastic metric quad flat package(MQFP), thin quad flat package(TQFP), small outline IC(SOIC), shrink small outline package(SSOP), thin small outline package(TSOP), thin quad flat package(TQFP), system in package(SIP), multi chip package(MCP), wafer-level fabricated package(WFP), wafer-level processed stack package(WSP) 등과 같은 방식으로 패키지되어 실장될 수 있다.
도 8은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 포함하는 메모리 카드를 예시적으로 보여주는 도면이다. 도 8은 메모리 카드 중에서 SD(secure digital) 카드의 외형을 보여준다.
도 8을 참조하면, SD 카드는 1개의 커맨드 핀(예를 들면, 2번 핀), 1개의 클럭 핀(예를 들면, 5번 핀), 4개의 데이터 핀(예를 들면, 1, 7, 8, 9번 핀), 그리고 3개의 전원 핀(예를 들면, 3, 4, 6번 핀)을 포함한다.
커맨드 핀(2번 핀)을 통해 커맨드 및 응답 신호(response signal)가 전달된다. 일반적으로, 커맨드는 호스트 장치로부터 SD 카드로 전송되고, 응답 신호는 SD 카드로부터 호스트 장치로 전송된다.
데이터 핀(1, 7, 8, 9번 핀)은 호스트 장치로부터 전송되는 데이터를 수신하기 위한 수신(Rx) 핀들과 호스트 장치로 데이터를 전송하기 위한 송신(Tx) 핀들로 구분된다. 수신(Rx) 핀들과 송신(Tx) 핀들 각각은 차동 신호를 전송하기 위해서 쌍으로 구비된다.
SD 카드는 본 발명의 실시 예에 따른 불휘발성 메모리 장치(도 1의 100) 및 불휘발성 메모리 장치를 제어하기 위한 컨트롤러를 포함한다. SD 카드에 포함되는 컨트롤러는 도 7에서 설명된 컨트롤러(1210)와 구성 및 기능이 동일할 수 있다.
도 9는 도 8에 도시된 메모리 카드의 내부 구성 및 호스트와의 연결 관계를 예시적으로 보여주는 블럭도이다. 도 9를 참조하면, 데이터 처리 시스템(2000)은 호스트 장치(2100)와 메모리 카드(2200)를 포함한다. 호스트 장치(2100)는 호스트 컨트롤러(2110) 및 호스트 접속 유닛(2120)을 포함한다. 메모리 카드(2200)는 카드 접속 유닛(2210), 카드 컨트롤러(2220), 그리고 메모리 장치(2230)를 포함한다.
호스트 접속 유닛(2120) 및 카드 접속 유닛(2210)은 복수의 핀들로 구성된다. 이러한 핀들은 커맨드 핀, 클럭 핀, 데이터 핀, 전원 핀을 포함한다. 핀의 수는 메모리 카드(2200)의 종류에 따라 달라진다.
호스트 장치(2100)는 메모리 카드(2200)에 데이터를 저장하거나, 메모리 카드(2200)에 저장된 데이터를 읽는다.
호스트 컨트롤러(2110)는 쓰기 커맨드(CMD), 호스트 장치(2100) 내의 클럭 발생기(도시되지 않음)로부터 발생된 클럭 신호(CLK), 그리고 데이터(DATA)를 호스트 접속 유닛(2120)을 통해서 메모리 카드(2200)로 전송한다. 카드 컨트롤러(2220)는 카드 접속 유닛(2210)을 통해서 수신된 쓰기 커맨드에 응답하여 동작한다. 카드 컨트롤러(2220)는 수신된 클럭 신호(CLK)에 따라 카드 컨트롤러(2220) 내의 클럭 발생기(도시되지 않음)로부터 발생된 클럭 신호를 이용하여 수신된 데이터(DATA)를 메모리 장치(2230)에 저장한다.
호스트 컨트롤러(2110)는 읽기 커맨드(CMD), 호스트 장치(2100) 내의 클럭 발생기(도시되지 않음)로부터 발생된 클럭 신호(CLK)를 호스트 접속 유닛(2120)을 통해서 메모리 카드(2200)로 전송한다. 카드 컨트롤러(2220)는 카드 접속 유닛(2210)을 통해서 수신된 읽기 커맨드에 응답하여 동작한다. 카드 컨트롤러(2220)는 수신된 클럭 신호(CLK)에 따라 카드 컨트롤러(2220) 내의 클럭 발생기(도시되지 않음)로부터 발생된 클럭 신호를 이용하여 메모리 장치(2230)로부터 데이터를 읽고, 읽은 데이터를 호스트 컨트롤러(2110)로 전송한다.
도 10은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 포함하는 솔리드 스테이트 드라이브(SSD)를 예시적으로 보여주는 블럭도이다. 도 10을 참조하면, 데이터 처리 시스템(3000)은 호스트 장치(3100)와 솔리드 스테이트 드라이브(solid state drive, 이하, SSD라 칭함, 3200)를 포함한다.
SSD(3200)는 SSD 컨트롤러(3210), 버퍼 메모리 장치(3220), 불휘발성 메모리 장치들(3231~323n), 전원 공급기(3240), 신호 커넥터(3250), 전원 커넥터(3260)를 포함한다.
SSD(3200)는 호스트 장치(3100)의 요청에 응답하여 동작한다. 즉, SSD 컨트롤러(3210)는 호스트 장치(3100)로부터의 요청에 응답하여 불휘발성 메모리 장치들(3231~323n)을 액세스하도록 구성된다. 예를 들면, SSD 컨트롤러(3210)는 불휘발성 메모리 장치들(3231~323n)의 읽기, 프로그램 그리고 소거 동작을 제어하도록 구성된다.
버퍼 메모리 장치(3220)는 불휘발성 메모리 장치들(3231~323n)에 저장될 데이터를 임시 저장하도록 구성된다. 또한, 버퍼 메모리 장치(3220)는 불휘발성 메모리 장치들(3231~323n)로부터 읽혀진 데이터를 임시 저장하도록 구성된다. 버퍼 메모리 장치(3220)에 임시 저장된 데이터는 SSD 컨트롤러(3210)의 제어에 따라 호스트 장치(3100) 또는 불휘발성 메모리 장치들(3231~323n)로 전송된다.
불휘발성 메모리 장치들(3231~323n)은 SSD(3200)의 저장 매체로써 사용된다. 불휘발성 메모리 장치들(3231~323n) 각각은 본 발명의 실시 예에 따른 불휘발성 메모리 장치(도 1의 100)로 구성될 것이다. 불휘발성 메모리 장치들(3231~323n) 각각은 PRAM, MRAM, ReRAM, FRAM 등의 불휘발성 메모리 장치들로 구성될 수 있음은 잘 이해될 것이다.
불휘발성 메모리 장치들(3231~323n) 각각은 복수의 채널들(CH1~CHn)을 통해 SSD 컨트롤러(3210)와 연결된다. 하나의 채널에는 하나 또는 그 이상의 불휘발성 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 불휘발성 메모리 장치들은 동일한 신호 버스 및 데이터 버스에 연결될 것이다.
전원 공급기(3240)는 전원 커넥터(3260)를 통해 입력된 전원(PWR)을 SSD(3200) 내부에 제공하도록 구성된다. 전원 공급기(3240)는 보조 전원 공급기(3241)를 포함한다. 보조 전원 공급기(3241)는 서든 파워 오프(sudden power off)가 발생되는 경우, SSD(3200)가 정상적으로 종료될 수 있도록 전원을 공급하도록 구성된다. 보조 전원 공급기(3241)는 전원(PWR)을 충전할 수 있는 슈퍼 캐패시터들(super capacitors)을 포함할 수 있다.
SSD 컨트롤러(3210)는 신호 커넥터(3250)를 통해서 호스트 장치(3100)와 신호(SGL)를 주고 받는다. 여기에서, 신호(SGL)는 커맨드, 어드레스, 데이터 등이 포함될 것이다. 신호 커넥터(3250)는 호스트 장치(3100)와 SSD(3200)의 인터페이스 방식에 따라 PATA(Parallel Advanced Technology Attachment), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer Small Interface), SAS(Serial SCSI) 등의 커넥터로 구성될 수 있다.
도 11은 도 10에 도시된 SSD 컨트롤러를 예시적으로 보여주는 블록도이다. 도 11을 참조하면, SSD 컨트롤러(3210)는 메모리 인터페이스(3211), 호스트 인터페이스(3212), ECC 유닛(3213), 중앙 처리 장치(3214), 그리고 램(3215)을 포함한다.
메모리 인터페이스(3211)는 불휘발성 메모리 장치들(3231~323n)에 커맨드 및 어드레스를 제공하도록 구성된다. 그리고 메모리 인터페이스(3211)는 불휘발성 메모리 장치들(3231~323n)과 데이터를 주고 받도록 구성된다. 메모리 인터페이스(3211)는 중앙 처리 장치(3214)의 제어에 따라 버퍼 메모리 장치(3220)로부터 전달된 데이터를 각각의 채널들(CH1~CHn)로 스캐터링(Scattering)할 수 있다. 그리고 메모리 인터페이스(3211)는 중앙 처리 장치(3214)의 제어에 따라 불휘발성 메모리 장치들(3231~323n)로부터 읽혀진 데이터를 버퍼 메모리 장치(3220)로 전달한다.
호스트 인터페이스(3212)는 호스트 장치(3100)의 프로토콜에 대응하여 SSD(3200)와의 인터페이싱을 제공하도록 구성된다. 예를 들면, 호스트 인터페이스(3212)는 PATA(Parallel Advanced Technology Attachment), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer Small Interface), SAS(Serial SCSI) 프로토콜들 중 어느 하나를 통해 호스트 장치(3100)와 통신하도록 구성될 수 있다. 또한, 호스트 인터페이스(3212)는 호스트 장치(3100)가 SSD(3200)를 하드 디스크 드라이브(HDD)로 인식하도록 지원하는 디스크 에뮬레이션(Disk Emulation) 기능을 수행할 수 있다.
ECC 유닛(3213)은 불휘발성 메모리 장치들(3231~323n)로 전송되는 데이터에 근거하여 패러티 비트를 생성하도록 구성된다. 생성된 패러티 비트는 불휘발성 메모리(3231~323n)의 스페어 영역(spare area)에 저장될 수 있다. ECC 유닛(3213)은 불휘발성 메모리 장치들(3231~323n)로부터 읽혀진 데이터의 에러를 검출하도록 구성된다. 만약, 검출된 에러가 정정 범위 내이면, 검출된 에러를 정정하도록 구성된다.
중앙 처리 장치(3214)는 호스트 장치(3100)로부터 입력된 신호(SGL)를 분석하고 처리하도록 구성된다. 중앙 처리 장치(3214)는 호스트 장치(3100)의 요청에 응답하여 SSD 컨트롤러(3210)의 제반 동작을 제어한다. 중앙 처리 장치(3214)는 SSD(3200)를 구동하기 위한 펌웨어에 따라서 버퍼 메모리 장치(3220) 및 불휘발성 메모리 장치들(3231~323n)의 동작을 제어한다. 램(3215)은 이러한 펌웨어를 구동하기 위한 동작 메모리 장치(working memory device)로써 사용된다.
도 12는 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 포함하는 데이터 저장 장치가 장착되는 컴퓨터 시스템을 예시적으로 보여주는 블럭도이다. 도 12를 참조하면, 컴퓨터 시스템(4000)은 시스템 버스(4700)에 전기적으로 연결되는 네트워크 어댑터(4100), 중앙 처리 장치(4200), 데이터 저장 장치(4300), 램(4400), 롬(4500) 그리고 사용자 인터페이스(4600)를 포함한다. 여기에서, 데이터 저장 장치(4300)는 도 7에 도시된 데이터 저장 장치(1200) 또는 도 10에 도시된 SSD(3200)로 구성될 수 있다.
네트워크 어댑터(4100)는 컴퓨터 시스템(4000)과 외부의 네트워크들 사이의 인터페이싱을 제공한다. 중앙 처리 장치(4200)는 램(4400)에 상주하는 운영 체제(Operating System)나 응용 프로그램(Application Program)을 구동하기 위한 제반 연산 처리를 수행한다.
데이터 저장 장치(4300)는 컴퓨터 시스템(4000)에서 필요한 제반 데이터를 저장한다. 예를 들면, 컴퓨터 시스템(4000)을 구동하기 위한 운영 체제(Operating System), 응용 프로그램(Application Program), 다양한 프로그램 모듈(Program Module), 프로그램 데이터(Program data), 그리고 유저 데이터(User data) 등이 데이터 저장 장치(4300)에 저장된다.
램(4400)은 컴퓨터 시스템(4000)의 동작 메모리 장치로 사용될 수 있다. 부팅 시에 램(4400)에는 데이터 저장 장치(4300)로부터 읽혀진 운영 체제(Operating System), 응용 프로그램(Application Program), 다양한 프로그램 모듈(Program Module)과 프로그램들의 구동에 소요되는 프로그램 데이터(Program data)가 로드된다. 롬(4500)에는 운영 체제(Operating System)가 구동되기 이전부터 활성화되는 기본적인 입출력 시스템인 바이오스(BIOS: Basic Input/Output System)가 저장된다. 유저 인터페이스(4600)를 통해서 컴퓨터 시스템(2000)과 사용자 사이의 정보 교환이 이루어진다.
비록 도면에는 도시되지 않았지만, 컴퓨터 시스템(4000)은 배터리(Battery), 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS) 등과 같은 장치들을 더 포함할 수 있음은 잘 이해될 것이다.
이상에서, 본 발명은 구체적인 실시 예를 통해 설명되고 있으나, 본 발명은 그 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있음은 잘 이해될 것이다. 그러므로, 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며, 후술하는 특허청구범위 및 이와 균등한 것들에 의해 정해져야 한다. 본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 잘 이해될 것이다.
100 : 불휘발성 메모리 장치
110 : 메모리 셀 어레이
120 : 행 디코더
130 : 데이터 입출력 회로
140 : 입출력 버퍼 회로
150 : 제어 로직
160 : 플래그 데이터 저장부
170 : 행 어드레스 저장부

Claims (20)

  1. 멀티 레벨 메모리 셀을 포함하는 불휘발성 메모리 장치의 읽기 방법에 있어서:
    상기 멀티 레벨 메모리 셀에 프로그램된 데이터의 최상위 비트(MSB)의 프로그램 여부를 나타내는 플래그 데이터를 독출하는 단계;
    상기 독출된 플래그 데이터를 저장하는 단계;
    상기 독출된 플래그 데이터에 근거하여 상기 멀티 레벨 메모리 셀에 프로그램된 데이터의 최하위 비트(LSB)를 독출하는 단계; 및
    상기 저장된 플래그 데이터에 근거하여 상기 멀티 레벨 메모리 셀에 프로그램된 데이터의 최상위 비트(MSB)를 독출하는 단계를 포함하는 불휘발성 메모리 장치의 읽기 방법.
  2. 제 1 항에 있어서,
    상기 최하위 비트(LSB)를 독출하는 단계 직후에 상기 최상위 비트(MSB)를 독출하기 위한 읽기 동작이 요청되는 경우에, 상기 저장된 플래그 데이터에 근거하여 상기 최상위 비트(MSB)를 독출하는 단계를 수행하는 불휘발성 메모리 장치의 읽기 방법.
  3. 제 1 항에 있어서,
    상기 최하위 비트(LSB)를 독출하기 위한 행 어드레스를 저장하는 단계; 및
    상기 최상위 비트(MSB)를 독출하기 위한 행 어드레스와 상기 저장된 행 어드레스를 하나 증가시킨 어드레스를 비교하는 단계를 더 포함하는 불휘발성 메모리 장치의 읽기 방법.
  4. 제 3 항에 있어서,
    상기 최상위 비트(MSB)를 독출하기 위한 행 어드레스와 상기 증가된 어드레스가 동일한 경우, 상기 저장된 플래그 데이터에 근거하여 상기 최상위 비트(MSB)를 독출하는 단계를 수행하는 불휘발성 메모리 장치의 읽기 방법.
  5. 제 3 항에 있어서,
    상기 최상위 비트(MSB)를 독출하기 위한 행 어드레스와 상기 증가된 어드레스가 다른 경우, 상기 플래그 데이터를 재 독출하고, 상기 재 독출된 플래그 데이터에 근거하여 상기 멀티 레벨 셀에 프로그램된 데이터의 최상위 비트(LSB)를 독출하는 불휘발성 메모리 장치의 읽기 방법.
  6. 제 1 항에 있어서,
    상기 저장된 플래그 데이터는 상기 최상위 비트(MSB)를 독출하기 위한 읽기 동작이 완료될 때까지 그 값이 유지되는 불휘발성 메모리 장치의 읽기 방법.
  7. 워드 라인과 비트 라인이 교차하는 영역에 배열된 멀티 레벨 메모리 셀과, 상기 멀티 레벨 메모리 셀에 프로그램된 데이터의 최상위 비트(MSB)의 프로그램 여부를 저장하기 위한 플래그 메모리 셀을 포함하는 메모리 셀 어레이;
    상기 멀티 레벨 메모리 셀과 상기 플래그 메모리 셀에 프로그램된 데이터를 독출하고, 독출된 데이터를 임시 저장하도록 구성된 데이터 입출력 회로; 및
    상기 데이터 입출력 회로를 통해 상기 멀티 레벨 메모리 셀과 상기 플래그 메모리 셀의 독출 동작을 제어하도록 구성된 제어 로직을 포함하되,
    상기 제어 로직은 상기 멀티 레벨 메모리 셀에 프로그램된 데이터의 최하위 비트(LSB)를 독출할 때 상기 데이터 입출력 회로에 저장된 플래그 데이터에 근거하여 상기 멀티 레벨 메모리 셀에 프로그램된 데이터의 최상위 비트(MSB)를 독출하는 불휘발성 메모리 장치.
  8. 제 7 항에 있어서,
    상기 제어 로직은 외부 장치의 요청에 따라 상기 최하위 비트(LSB)를 독출하는 동작과 상기 최상위 비트(MSB)를 독출하는 동작을 연속적으로 수행하는 불휘발성 메모리 장치.
  9. 제 7 항에 있어서,
    상기 제어 로직은 상기 최하위 비트(LSB)를 독출하기 위한 행 어드레스를 저장하도록 구성된 행 어드레스 저장부를 포함하는 불휘발성 메모리 장치.
  10. 제 9 항에 있어서,
    상기 제어 로직은 상기 최상위 비트(MSB) 독출 동작 시, 상기 행 어드레스 저장부에 저장된 행 어드레스를 하나 증가시키고, 증가된 행 어드레스와 상기 최상위 비트(MSB)를 독출하기 위한 행 어드레스를 비교하는 불휘발성 메모리 장치.
  11. 제 10 항에 있어서,
    상기 제어 로직은 상기 증가된 행 어드레스와 상기 최상위 비트(MSB)를 독출하기 위한 행 어드레스가 동일한 경우, 상기 저장된 플래그 데이터에 근거하여 상기 최상위 비트(MSB) 독출 동작을 수행하는 불휘발성 메모리 장치.
  12. 제 10 항에 있어서,
    상기 제어 로직은 상기 증가된 행 어드레스와 상기 최상위 비트(MSB)를 독출하기 위한 행 어드레스가 다른 경우, 상기 데이터 입출력 회로를 통해 상기 플래그 메모리 셀의 데이터를 독출하고, 상기 독출된 플래그 데이터에 근거하여 상기 최상위 비트(MSB) 독출 동작을 수행하는 불휘발성 메모리 장치.
  13. 제 7 항에 있어서,
    상기 제어 로직은 상기 최하위 비트(LSB)를 독출할 때 독출된 플래그 데이터를 저장하기 위한 플래그 데이터 저장부를 포함하되,
    상기 제어 로직은 상기 플래그 데이터 저장부에 저장된 플래그 데이터에 근거하여 상기 최상위 비트(MSB)를 독출 동작을 수행하는 불휘발성 메모리 장치.
  14. 불휘발성 메모리 장치; 및
    상기 불휘발성 메모리 장치를 제어하도록 구성된 컨트롤러를 포함하되,
    상기 불휘발성 메모리 장치는,
    워드 라인과 비트 라인이 교차하는 영역에 배열된 멀티 레벨 메모리 셀과, 상기 멀티 레벨 메모리 셀에 프로그램된 데이터의 최상위 비트(MSB)의 프로그램 여부를 저장하기 위한 플래그 메모리 셀을 포함하는 메모리 셀 어레이;
    상기 멀티 레벨 메모리 셀과 상기 플래그 메모리 셀에 프로그램된 데이터를 독출하고, 독출된 데이터를 임시 저장하도록 구성된 데이터 입출력 회로; 및
    상기 데이터 입출력 회로를 통해 상기 멀티 레벨 메모리 셀과 상기 플래그 메모리 셀의 독출 동작을 제어하도록 구성된 제어 로직을 포함하고,
    상기 제어 로직은 상기 멀티 레벨 메모리 셀에 프로그램된 데이터의 최하위 비트(LSB)를 독출할 때 상기 데이터 입출력 회로에 저장된 플래그 데이터에 근거하여 상기 멀티 레벨 메모리 셀에 프로그램된 데이터의 최상위 비트(MSB)를 독출하는 데이터 저장 장치.
  15. 제 14 항에 있어서,
    상기 불휘발성 메모리 장치와 상기 컨트롤러는 메모리 카드로 구성되거나 솔리드 스테이트 드라이브(SSD)로 구성되는 데이터 저장 장치.
  16. 제 14 항에 있어서,
    상기 제어 로직은 외부 장치의 요청에 따라 상기 최하위 비트(LSB)를 독출하는 동작과 상기 최상위 비트(MSB)를 독출하는 동작을 연속적으로 수행하는 데이터 저장 장치.
  17. 제 14 항에 있어서,
    상기 제어 로직은 상기 최하위 비트(LSB)를 독출하기 위한 행 어드레스를 저장하도록 구성된 행 어드레스 저장부를 포함하는 데이터 저장 장치.
  18. 제 17 항에 있어서,
    상기 제어 로직은 상기 최상위 비트(MSB) 독출 동작 시, 상기 행 어드레스 저장부에 저장된 행 어드레스를 하나 증가시키고, 증가된 행 어드레스와 상기 최상위 비트(MSB)를 독출하기 위한 행 어드레스를 비교하는 데이터 저장 장치.
  19. 제 18 항에 있어서,
    상기 제어 로직은 상기 증가된 행 어드레스와 상기 최상위 비트(MSB)를 독출하기 위한 행 어드레스가 동일한 경우, 상기 저장된 플래그 데이터에 근거하여 상기 최상위 비트(MSB) 독출 동작을 수행하는 데이터 저장 장치.
  20. 제 18 항에 있어서,
    상기 제어 로직은 상기 증가된 행 어드레스와 상기 최상위 비트(MSB)를 독출하기 위한 행 어드레스가 다른 경우, 상기 데이터 입출력 회로를 통해 상기 플래그 메모리 셀의 데이터를 독출하고, 상기 독출된 플래그 데이터에 근거하여 상기 최상위 비트(MSB) 독출 동작을 수행하는 데이터 저장 장치.
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