CN103137197B - 半导体存储器件及其读取方法和数据储存器件 - Google Patents

半导体存储器件及其读取方法和数据储存器件 Download PDF

Info

Publication number
CN103137197B
CN103137197B CN201210465995.XA CN201210465995A CN103137197B CN 103137197 B CN103137197 B CN 103137197B CN 201210465995 A CN201210465995 A CN 201210465995A CN 103137197 B CN103137197 B CN 103137197B
Authority
CN
China
Prior art keywords
data
reading
memory cell
read
row address
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201210465995.XA
Other languages
English (en)
Other versions
CN103137197A (zh
Inventor
李完燮
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN103137197A publication Critical patent/CN103137197A/zh
Application granted granted Critical
Publication of CN103137197B publication Critical patent/CN103137197B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/24—Memory cell safety or protection circuits, e.g. arrangements for preventing inadvertent reading or writing; Status cells; Test cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)

Abstract

本发明公开了一种具有多电平存储器单元的半导体存储器件的读取方法，包括以下以下步骤：读取标志数据，所述标志数据指示编程在多电平存储器单元中的数据的最高有效位（MSB）是否被编程；储存读取的标志数据；基于读取的标志数据，读取编程在多电平存储器单元的数据的最低有效位（LSB）；以及基于储存的标志数据，读取编程在多电平存储器单元中的数据的MSB。

Description

半导体存储器件及其读取方法和数据储存器件
相关申请的交叉引用
本申请要求2011年11月30日向韩国知识产权局提交的韩国专利申请No.10-2011-0126973的优先权，其全部内容通过引用合并于此。
技术领域
本发明涉及一种半导体存储器件，尤其涉及一种非易失性存储器件的读取方法。
背景技术
一般而言，半导体存储器件分成易失性存储器件和非易失性存储器件，易失性存储器件会在电力中断或关机时丢失其中储存的数据，而非易失性存储器件则在断电时仍可保留其中储存的数据。
存在多种非易失性存储器件。非易失性存储器件可分为快闪存储器件、使用铁电电容器的铁电RAM（FRAM）、使用隧穿磁阻（tunneling magneto-resistive，TMR）层的磁性RAM（MRAM）、使用硫族化物合金的相变存储器件等。
在这些非易失性存储器件之中，根据存储器单元和位线的配置，快闪存储器件大体分成NOR快闪存储器件和NAND快闪存储器件。NOR快闪存储器件具有两个或多个存储器单元晶体管并联耦接至一个位线的结构。因此，NOR快闪存储器件具备良好的随机存取时间特性。另一方面，NAND快闪存储器件具有两个或多个存储器单元晶体管串联耦接至一个位线的结构。这种结构称为单元串，并且每个单元串需要一个位线接触。因此，NAND快闪存储器件在集成度方面具有良好的特性。
诸如NAND快闪存储器件的半导体存储器件可以包括每个存储器单元储存两位或多位的数据的多电平单元（multi-level cell，MLC），以增加储存容量。例如，储存两位数据的MLC可储存最高有效位（most significant bit，MSB）和最低有效位（leastsignificantbit，LSB）这两个位。
在MLC的读取操作中，可使用标志单元来快速执行读取操作。标志单元储存关于MSB是否编程在MLC内的信息。根据标志单元是否被编程，可改变NAND快闪存储器件的读取操作算法。例如，当判定出标志单元未被编程时，则省略MSB的读取操作。另一方面，当判定出标志单元被编程时，则正常执行MSB的读取操作。
为了快速执行NAND快闪存储器件的读取操作，执行检查标志单元的状态的操作。然而，在某些情况下，可增加用于检查标志单元的状态的读取操作。在此情况下，增加的读取操作可能会是导致NAND快闪存储器件的读取性能退化的因素。
发明内容
本文描述一种改善读取操作的半导体存储器件及其读取方法以及具有所述半导体存储器件的数据储存器件。
在本发明的一个实施例中，一种具有多电平存储器单元的半导体存储器件的读取方法包括以下步骤：读取指示编程在多电平存储器单元内的数据的最高有效位（MSB）是否被编程的标志数据；储存读取的标志数据；基于读取的标志数据，读取编程在多电平存储器单元内的数据的最低有效位（LSB）；以及基于储存的标志数据，读取编程在多电平存储器单元内的数据的MSB。
在本发明的一个实施例中，一种半导体存储器件包括：存储器单元阵列，所述存储器单元阵列包括多电平存储器单元和标志存储器单元，所述多电平单元被布置在字线与位线彼此交叉的区域处，所述标志存储器单元被配置成储存关于编程在多电平存储器单元内的数据的MSB是否被编程的信息；数据输入/输出电路，所述数据输入/输出电路被配置成读取编程在多电平存储器单元和标志存储器单元内的数据，并且暂时储存读取的数据；以及控制逻辑，所述控制逻辑被配置成经由数据输入/输出电路来控制用于多电平存储器单元和标志存储器单元的读取操作。控制逻辑基于在读取编程在多电平存储器单元内的数据的LSB时所读取并储存的标志数据，来读取编程在多电平存储器单元内的数据的MSB。
在本发明的一个实施例中，一种数据储存器件包括半导体存储器件以及被配置成控制半导体存储器件的控制器。半导体存储器件包括：存储器单元阵列，所述存储器单元阵列包括多电平存储器单元和标志存储器单元，所述多电平单元被布置在字线与位线彼此交叉的区域处，所述标志存储器单元被配置成储存关于编程在多电平存储器单元内的数据的MSB是否被编程的信息；数据输入/输出电路，所述数据输入/输出电路被配置成读取编程在多电平存储器单元和标志存储器单元内的数据，并且暂时储存读取的数据；以及控制逻辑，所述控制逻辑被配置成经由数据输入/输出电路来控制多电平存储器单元和标志存储器单元的读取操作，并且控制逻辑基于在读取编程在多电平存储器单元内的数据的LSB时所读取并储存的标志数据，来读取编程在多电平存储器单元内的数据的MSB。
附图说明
下面将参照附图描述本发明的特征、方面和实施例，其中：
图1是说明根据本发明的一个实施例的半导体存储器件的框图；
图2是说明根据本发明的一个实施例的半导体存储器件的存储块的电路图；
图3是说明根据本发明的一个实施例的半导体存储器单元的阈值电压分布的图；
图4是说明根据本发明的一个实施例的应用于多电平存储器件的地址扰频方法的图；
图5是说明根据本发明的一个实施例的应用于多电平存储器件的另一种地址扰频方法的图；
图6是示出根据本发明的一个实施例的半导体存储器件的读取操作的流程图；
图7是说明包括根据本发明的一个实施例的半导体存储器件的数据处理系统的框图；
图8示出包括根据本发明的一个实施例的半导体存储器件的存储卡；
图9是说明图8所示的存储卡的内部配置以及存储卡与主机之间的连接的框图；
图10是说明包括根据本发明的一个实施例的半导体存储器件的SSD的框图；
图11是说明图10所示的SSD控制器的框图；以及
图12是说明安装了具有根据本发明的一个实施例的半导体存储器件的数据储存器件的计算机系统的框图。
具体实施方式
下文中，将通过示例性实施例参照附图来描述根据本发明的半导体存储器件及其读取方法和具有半导体存储器件的数据储存器件。
下面将参照附图详细描述本发明的示例性实施例。然而，本发明可以用不同的方式实施，而不应解释为限于本文所提供的实施例。确切地说，提供这些实施例是为了使本说明书充分且完整，并将向本领域技术人员充分传达本发明的范围。
附图并非按比例绘制，在某些情况下，为了清楚地示出实施例的特征可能对比例进行了夸大处理。在本说明书中，使用了特定的术语。使用术语是为了描述本发明，而并非用来限定本发明的意义和范围。
在本说明书中，“和/或”表示包括了布置在“和/或”之前和之后的一个或更多个部件。另外，“连接/耦接”表示一个部件直接与另一个部件耦接或经由另一个部件间接耦接。在本说明书中，只要不在句子中特意提及，单数形式可以包括复数形式。另外，在说明书中使用的“包括/包含”或“包括有/包含有”表示存在或增加一个或更多个部件、步骤、操作以及元件。
图1是说明根据本发明的一个实施例的半导体存储器件的框图。参见图1，半导体存储器件100包括存储器单元阵列110、行译码器120、数据输入/输出电路130、输入/输出缓冲电路140以及控制逻辑150。
存储器单元阵列110包括例如布置在位线BL0至BLn与字线WL0至WLm的各个交叉区域处的多个存储器单元。储存一位数据的存储器单元称为单电平单元（single levelcell，SLC）。每个SLC被编程为具有与擦除状态和编程状态中的一个相对应的阈值电压。再例如，储存二位或多位数据的存储器单元被称为多电平单元（multi level cell，MLC）。每个MLC被编程为具有与擦除状态和多个编程状态中的一个相对应的阈值电压。
行译码器120被配置成响应于行地址RADD来选择字线WL0至WLm。行译码器120被配置成将电压发生器（未示出）所提供的各种字线电压传输至选中的字线和未选中的字线。例如，在读取操作期间，行译码器120可以传送读取电压至选中的字线，并且传输特定电压用于导通与未选中的字线相对应的单元晶体管。作为另一实例，在编程操作期间，行译码器120可传送编程电压至选中的字线，并且传送通过电压至未选中的字线。
数据输入/输出电路130根据控制逻辑150的控制来操作。数据输入/输出电路130被配置成根据操作模式而作为写入驱动器或感测放大器来操作，例如，数据输入/输出电路130在编程操作期间，可以将经由数据输入/输出缓冲电路140输入的数据储存在存储器单元阵列110的存储器单元中。再例如，数据输入/输出电路130在读取操作期间，可以经由数据输入/输出缓冲电路140输出从存储器单元阵列110的存储器单元读取的数据。数据输入/输出电路130可以包括与各个位线BL0至BLn耦接的多个数据输入/输出电路。为此，可以由各个数据输入/输出电路来选择或控制位线BL0至BLn。另外，在NAND快闪存储器件的情况下，数据输入/输出电路130可以包括页缓冲器。
控制逻辑150被配置成响应于外部器件（例如存储器控制器、存储器接口或主机等等）所提供的控制信号CTRL来控制半导体存储器件100的整体操作。例如，控制逻辑150控制半导体存储器件100的读取、编程（或写入）以及擦除操作。针对这种操作，控制逻辑150可以控制数据输入/输出电路130。
根据本发明一个实施例的控制逻辑150包括标志数据储存单元160以及行地址储存单元170。标志数据储存单元160被配置成储存从标志单元读取的数据。例如，标志数据储存单元160可以包括被配置成储存标志数据的寄存器。行地址储存单元170被配置成储存行地址，所述行地址被存取以读取储存在标志数据储存单元160中的标志数据。例如，行地址储存单元170可包括被配置成储存行地址的寄存器。
根据本发明的一个实施例，半导体存储器件100可在下一读取操作中使用储存在标志数据储存单元160中的标志数据。可以根据储存在行地址储存单元170中的行地址，来决定储存在标志数据储存单元160中的标志数据是否用于下一读取操作。下面将参考附图详细描述根据本发明一个实施例的读取方法，其中，在前一读取操作中所读取的标志数据用于下一读取操作。
图2是说明根据本发明一个实施例的半导体存储器件的存储块的电路图。图3是说明根据本发明一个实施例的半导体存储器单元的阈值电压分布的图。图1的半导体存储器件100的存储器单元阵列110可以包括多个存储块，存储器单元阵列110的每个存储块都可以用图2所示的存储块相同的方式来配置。
存储块111包括主单元区MCA和标志单元区FCA。主单元区MCA是用于储存从半导体存储器件的外部提供的数据的区域。虽然未示出，主单元区MCA可以包括主要区和备用区。主要区是储存从半导体存储器件的外部提供的用户数据的区域。备用区是储存与主要区内所储存的用户数据相关的信息——例如诸如纠错码的元数据——的区域。
主单元区MCA包括例如与多个位线BL0至BLn耦接的多个单元串ST0至STn。单元串ST0至STn可以具有相同的电路配置。为了方便说明，将以一个单元串ST0作为代表性实例。
单元串ST0包括耦接在位线BL0与公共源极线SSL之间的多个存储器单元MC0至MCm和选择晶体管DST和SST。例如，单元串ST0包括与漏极选择线DSL耦接的漏极选择晶体管DST、分别与多个字线WL0至WLm耦接的多个存储器单元MC0至MCm以及与源极选择线SSL耦接的源极选择晶体管SST。
标志单元区FCA包括例如分别与多个标志位线BL0F至BLnF耦接的多个标志单元串ST0F至STnF。标志单元串ST0F至STnF可以具有相同的电路配置。为了方便说明，将以一个标志单元串ST0F作为代表性实例。
标志单元串ST0F包括耦接在位线BL0F与公共源极线CSL之间的多个标志单元 FC0至FCm以及选择晶体管DSTF和SSTF。例如，标志单元串ST0F包括与漏极选择线DSL耦接的漏极选择晶体管DSTF、与各个字线WL0至WLm耦接的多个标志单元FC0至FCm、以及与源极选择线SSL耦接的源极选择晶体管SSTF。
虽然未示出，数据输入/输出电路130可以包括与主单元区MCA的各个位线BL0至BLn耦接的数据输入/输出电路、以及与标志单元区FCA的各个标志位线BL0F至BLnF耦接的多个输入/输出电路。
标志单元区FCA的每个标志单元都用作储存元件来储存关于相应的主单元区MCA的任一个存储器单元是否被MSB编程的信息。因此，与用于储存用户数据的主单元区MCA不同，标志单元区FCA是用户无法存取的隐藏区。为了简化说明，将以主单元区MCA的主单元组CGm和相应的标志单元组FCGm为例。
主单元组CGm的每个存储器单元可以储存多个数据位（例如两位或多位的数据）。这种存储器单元称为MLC。例如，如图3所示，MLC被编程为具有与擦除状态E和多个编程状态P0至P2中的一个相对应的阈值电压。
当主单元组CGm的每个存储器单元如图3内所示那样储存两位数据时，则编程高位（此后称为MSB）和低位（此后称为LSB）。当在编程期间编程MSB时，则相应的标志单元被编程。例如，当主单元组CGm的任一个存储器单元被MSB编程时，则相应的标志单元组FCGm的所有标志单元被编程。在此，例如，标志单元组FCGm的每个标志单元都储存一位数据。也就是说，标志单元组FCGm的每个标志单元都根据SLC方法被编程。
根据储存在标志单元组FCGm的标志单元中的数据，可以判断相应的主单元组CGm的存储器单元是否被MSB编程。因此，在读取操作期间，可以根据标志单元是否被编程，来改变MSB读取操作。例如，当判定出标志单元组FCGm的标志单元被编程时，可以正常执行主单元区CGm的存储器单元的MSB读取操作。再例如，当判定出标志单元组FCGm的标志单元未被编程时，则不对主单元区CGm的存储器单元执行MSB读取操作。即，当判定出标志单元组FCGm的标志单元未被编程时，则可省略主单元组CGm的存储器单元的MSB读取操作。
出于特定原因，可以改变储存在标志单元组FCGm的标志单元中的数据。出于此原因，可通过错误测试来读取标志单元组FCGm的标志单元。针对这种错误测试，可使用大多数测试。通过大多数测试，拥有标志单元组FCGm的标志单元中所储存的数据的大多数的数据可被判定为标志单元中所储存的数据。当读取标志单元区FCA中所包括的所有标志单元的数据时，可以应用大多数测试。
图4是说明应用于根据本发明一个实施例的多电平存储器件的地址扰频方法的图。随着储存在存储器单元中的数据位的数量增加，用于对储存多位（或多电平）数据的存储器件（此后称为多电平存储器件）的存储器单元进行存取的行地址的数量也增加。为了有效管理这种行地址，多电平存储器件可以采用地址扰频方法。
例如，图4示出具有全位线架构的两位MLC阵列及其地址扰频方法。
在全位线架构中，在读取/编程操作期间可以同时选择存储块的所有位线BL0、BL1、…，并且耦接至位线的存储器单元可经由共同耦接的字线而被同时读取或编程。这种存储器单元的单位可称为页。
参见图4，根据字线来顺序地对具有全位线架构的存储器单元的页地址扰频。例如，可以将耦接至字线WL0的存储器单元的LSB页扰频为页地址0，以及可以将耦接至字线WL0的存储器单元的MSB页扰频为页地址1。另外，可以将耦接至字线WL1的存储器单元的LSB页扰频为页地址2，以及可以将耦接至字线WL1的存储器单元的MSB页扰频为页地址3。另外，可以将耦接至字线WL2的存储器单元的LSB页扰频为页地址4，以及可以将耦接至字线WL2的存储器单元的MSB页扰频为页地址5。耦接至后续字线的存储器单元的LSB页和MSB页的页地址可以用这种方式来被扰频。
根据本发明的一个实施例，当如图4所示那样顺序地对存储器单元的LSB页地址和MSB页地址扰频时，在前一读取操作期间读取的标志数据用于下一读取操作。即，当顺序地对存储器单元的LSB页地址和MSB页地址扰频时，则LSB页的读取操作中所读取的标志数据用于MSB页的读取操作。
图5是说明根据本发明一个实施例的中应用于多电平存储器单元的另一种地址扰频方法的图。例如，图5示出具有奇偶位线架构的两位MLC阵列及其地址扰频方法。
在奇偶位线架构内，位线BL0、BL1、…分成偶数位线BL_e和奇数位线BL_o。耦接至偶数位线的存储器单元可经由共同耦接的字线而被同时读取或编程。另外，耦接至奇数位线的存储器单元可经由共同耦接的字线而被同时读取或编程。这种存储器单元的单位可称为页。在首先对耦接至奇数位线的存储器单元编程时，接着对耦接至偶数位线的存储器单元编程。
参见图5，根据字线和位线（即，偶数位线和奇数位线）顺序地对具有奇偶位线架构的存储器单元的页地址扰频。例如，可以将耦接至偶数位线BL0_e、BL1_e、…以及字线WL0的存储器单元的LSB页扰频为页地址0，以及可以将耦接至偶数位线BL0_e、BL1_e、…以及字线WL0的存储器单元的MSB页扰频为页地址1。另外，可以将耦接 至奇数位线BL0_o、BL1_o、…以及字线WL0的存储器单元的LSB页扰频为页地址2，以及可以将耦接至奇数位线BL0_o、BL1_o、…以及字线WL0的存储器单元的MSB页扰频为页地址3。另外，可以将耦接至偶数位线BL0_e、BL1_e、…以及字线WL1的存储器单元的LSB页扰频为页地址4，以及可以将耦接至偶数位线BL0_e、BL1_e、…以及字线WL1的存储器单元的MSB页扰频为页地址5。另外，可以将耦接至奇数位线BL0_o、BL1_o、…以及字线WL1的存储器单元的LSB页扰频为页地址6，以及可以将耦接至奇数位线BL0_o、BL1_o、…以及字线WL1的存储器单元的MSB页扰频为页地址7。耦接至后续字线的存储器单元的LSB页和MSB页的页地址可以用这种方式来被扰频。
根据本发明的一个实施例，当如图5内所示那样顺序地对存储器单元的LSB页地址和MSB页地址扰频时，在前一读取操作期间读取的标志数据用于下一读取操作。即，当顺序地对存储器单元的LSB页地址和MSB页地址扰频时，则在LSB页的读取操作中所读取的标志数据可用于MSB页的读取操作。
图6是示出根据本发明一个实施例的半导体存储器件的读取操作的流程图。根据本发明一个实施例的半导体存储器件的读取操作，可以根据储存和读取标志数据的方法来分成第一情况和第二情况。下文将参照图1至图6详细描述根据本发明的一个实施例的半导体存储器件的读取操作。
首先，以下将描述第一情况下的读取操作。
在步骤S110，当请求存储器单元的LSB页的读取操作时，读取用于检查存储器单元的MSB数据是否被编程的标志数据。因为LSB页的读取操作可以根据MSB数据是否被编程而改变，从标志单元读取标志数据。经由数据输入/输出电路130读取标志数据。
在步骤S120，将读取的标志数据储存在数据输入/输出电路130的数据锁存器中。读取的标志数据可以保留在数据输入/输出电路130中，直到请求后续的MSB页的读取操作。另外，将读取的标志数据提供给控制逻辑150，以用于LSB页的读取操作。
在步骤S130，基于读取的标志数据读取LSB页的数据。LSB数据可通过已知的读取操作，例如多电平存储器件的LSB页读取操作来读取。因此，不再赘述。
在步骤S140，将请求用于读取操作的LSB页的行地址储存在行地址储存单元170中。即，将请求用于读取操作的LSB页地址储存在行地址储存单元170中。
在步骤S150，判断在前一读取操作期间所读取的标志数据是否可以用于下一读取操作。即，在步骤S150，判断在LSB页的读取操作之后接着请求的用于读取操作的MSB 页地址是否等于将储存的LSB页地址加一所获得的地址。在此，储存的LSB页地址是在步骤S130储存在行地址储存单元170中的地址。
当请求用于读取操作的MSB页地址等于将储存的LSB页地址加一所获得的地址时，储存的标志数据可用于MSB页的读取操作。换言之，当对同一存储器单元的LSB页和MSB页执行顺序的读取操作时，用于读取LSB页的标志数据用于MSB页的读取操作。因此，进程会前往步骤S160。
另一方面，当请求用于读取操作的MSB页地址与将储存的LSB页地址加一所获得的地址不同时，储存的标志数据不用于MSB页的读取操作。换言之，当不对同一存储器单元的LSB页和MSB页执行顺序的读取操作时，用于读取LSB页的标志数据不用于MSB页的读取操作。因此，进程将前往步骤S170。
在步骤S160，当执行顺序的读取操作时，基于储存的标志数据来读取MSB页的数据。储存在数据输入/输出电路130中的用于读取标志单元的标志数据可以提供给控制逻辑150，以用于MSB页的读取操作。另外，所提供的标志数据用于MSB页的读取操作。根据本发明的一个实施例，因为在LSB页的读取操作期间读取的标志数据用于MSB页读取操作，所以可以省略用于MSB页的读取操作的标志数据读取操作。因此，可有效率地执行半导体存储器件100的读取操作。
在步骤S170，当不执行顺序的读取操作时，则经由MSB页的一般读取操作来读出MSB数据。也就是，读出用于检查相应存储器单元的MSB数据是否被编程的标志数据，并且基于读取的标志数据读取MSB数据。
第二情况下的读取操作与第一情况下的读取操作在储存标志数据的步骤处具有差异。以下将说明第二情况下的读取操作。
在步骤S110，当请求存储器单元的LSB页的读取操作时，读取用于检查相应存储器单元的MSB数据是否被编程的标志数据。因为LSB页的读取操作可根据MSB数据是否被编程而改变，从标志单元读取标志数据。经由数据输入/输出电路130读出标志数据。
在步骤S120，将读取的标志数据储存在标志数据储存单元160内。储存在标志数据储存单元160中的标志数据可维持其值，直到请求后续的MSB页的读取操作。
在步骤S130，基于读取的标志数据来读取LSB页的数据。LSB数据可经由已知的读取操作例如多电平存储器件的LSB页读取操作来读取。因此，不再赘述。
在步骤S140，将请求用于读取操作的LSB页的行地址储存在行地址储存单元170中。即，将请求用于读取操作的LSB页地址储存在行地址储存单元170中。
在步骤S150，判断在前一读取操作期间所读取的标志数据是否可以用于下一读取操作。即，在步骤S150，判断在LSB页的读取操作之后接着请求用于读取操作的MSB页地址是否等于将储存的LSB页地址加一所获得的地址。在此，储存的LSB页地址是在步骤S130储存在行地址储存单元170中的地址。
当请求用于读取操作的MSB页地址等于将储存的LSB页地址加一所获得的地址时，储存的标志数据可用于MSB页的读取操作。换言之，当对同一存储器单元的LSB页和MSB页执行顺序的读取操作时，用于读取LSB页的标志数据可以用于MSB页的读取操作。因此，进程将前往步骤S160。
另一方面，当请求用于读取操作的MSB页地址与将储存的LSB页地址加一所获得的地址不同时，储存的标志数据不用于MSB页的读取操作。换言之，当不对同一存储器单元的LSB页和MSB页执行顺序的读取操作时，用于读取LSB页的标志数据不用于MSB页的读取操作。因此，进程将前往步骤S170。
在步骤S160，当执行顺序的读取操作时，基于储存在标志数据储存单元160中的标志数据来读取MSB页的数据。根据本发明的一个实施例，因为在LSB页的读取操作期间所读取的标志数据用于MSB页的读取操作，所以可省略用于MSB页的读取操作的标志数据读取操作。因此，可有效率地执行半导体存储器件100的读取操作。
在步骤S170，当不执行连续的读取操作时，则经由MSB页的一般读取操作来读出MSB数据。即，读出用于检查相应存储器单元的MSB数据是否被编程的标志数据，并且根据读取的标志数据来读取MSB数据。
图7是说明包括根据本发明一个实施例的半导体存储器件的数据处理系统的框图。参照图7，数据处理系统1000包括主机1100和数据储存器件1200。数据储存器件1200包括控制器1210和数据储存媒体1220。数据储存器件1200可与诸如台式计算机、笔记型计算机、数码照相机、移动电话、MP3播放器、游戏机等的主机1100耦接。数据储存器件1200也称为存储系统。
控制器1210与主机1100和数据储存媒体1220耦接。控制器1210被配置成响应于来自主机1100的请求来存取数据储存媒体1220。例如，控制器1210被配置成控制数据储存媒体1220的读取、编程或擦除操作。控制器1210被配置成驱动用于控制数据储存媒体1220的固件。
控制器1210可包括已知的部件，诸如主机接口1211、中央处理单元（CPU）1212、存储器接口1213、RAM 1214以及纠错码（ECC）单元1215。
CPU 1212被配置成响应于来自主机的请求而对控制器1210的整体操作进行控制。RAM 1214可用作CPU 1212的工作存储器。RAM 1214可以暂时储存从数据储存媒体1220读取的数据或主机1100所提供的数据。
主机接口1211被配置成与主机1100和控制器1210接口。例如，主机接口1211可被配置成经由USB（Universal Serial Bus，通用串行总线）协议、MMC（MultimediaCard，多媒体卡）协议、PCI（Peripheral Component Interconnection，外围设备互连）协议、PCI-E（PCI-express）协议、PATA（Parallel Advanced Technology Attachment，并行高级技术附件）协议、SATA（Serial ATA，串行ATA）协议、SCSI（Small ComputerSystem Interface，小型计算机系统接口）协议以及IDE（Integrated Drive Electronics，集成驱动电子）协议中的一种来与主机1100通信。
存储器接口1213被配置成与控制器1210和数据储存媒体1220接口。存储器接口1213被配置成提供命令和地址给数据储存媒体1220。另外，存储器接口1213被配置成与数据储存媒体1220交换数据。
数据储存媒体1220可包括图1中的根据本发明一个实施例的半导体存储器件100。数据储存媒体1220可以包括多个半导体存储器件NVM0至NVMk。当数据储存媒体1220被配置具有根据本发明一个实施例的半导体存储器件100时，则可提高数据储存器件1200的操作速度。
ECC单元1215被配置成检测从数据储存媒体1220所读取的数据的错误。另外，当检测到的错误落入纠正范围内时，ECC单元1215被配置成纠正检测到的错误。ECC单元1215可根据存储系统1000而被设置在控制器1210的内部或外部。
控制器1210和数据储存媒体1220可以包括固态盘（solid state drive，SSD）。
再例如，控制器1210和数据储存媒体1220可以集成在一个半导体器件内，以形成存储卡。例如，控制器1210和数据储存媒体1220可以集成在一个半导体器件内，以形成PCMCIA（personal computer memory card international association，个人计算机存储卡国际协会）卡、CF（compact flash，小型快闪存储）卡、智能媒体卡（smart mediacard）、记忆棒（memory stick）、多媒体卡（MMC、RS-MMC、MMC-micro）、SD（securedigital，安全数码）卡（SD、Mini-SD或Micro-SD）或UFS（universal flash storage，万用快闪储存）卡。
再例如，控制器1210或数据储存媒体1220可安装成各种封装。例如，控制器1210或数据储存媒体1220可根据以下各种方法封装和安装：例如层叠封装（package onpackage，PoP）、球栅阵列（ball grid array，BGA）、芯片级封装（chip scale package，CSP）、塑料引线芯片载体（plastic leaded chip carrier，PLCC）、塑料双列直插式封装（plastic dualin-Kine package，PDIP）、华夫板裸片封装（die in waffle pack）、晶片上裸片形式（diein wafer form）、板上芯片（chip on board，COB）、陶瓷双列直插式封装（ceramic dualin-line package，CERDIP）、塑料度量四方扁平封装（plastic metric quadflat pack，P-MQFP）、薄型四方扁平封装（thin quad flatpack，TQFP）、小型IC（smalloutline IC，SOIC）、收缩型小外型封装（shrink small outline package，SSOP）、薄型小外型封装（thin smalloutline package，TSOP）、薄型四方扁平封装（thin quad flatpack，TQFP）、系统封装（system in package，SIP）、多芯片封装（multi-chip package，MCP）、晶片级制造封装（wafer-level fabricated package，WFP）或晶片级处理层叠封装（wafer-levelprocessed stack package，WSP）。
图8示出包括根据本发明一个实施例的非易失性存储器件的存储卡。图8示出存储卡之中的数码安全（SD）存储卡的外观。
参见图8，SD存储卡包括一个命令引脚（例如第二引脚）、一个时钟引脚（例如第五引脚）、四个数据引脚（例如第一、第七、第八和第九引脚）以及三个电源引脚（例如第三、第四以及第六引脚）。
经由命令引脚（第二引脚）来传送命令和响应信号。一般而言，命令从主机传输至SD卡，并且响应信号从SD卡传输至主机。
数据引脚（第一、第七、第八以及第九引脚）分成用于接收从主机传送来的数据的接收（Rx）引脚、以及用于传送数据给主机的传送（Tx）引脚。Rx引脚与Tx引脚可分别形成对，以传输不同信号。
SD卡包括图1的根据本发明一个实施例的半导体存储器件100，以及用于控制半导体存储器件的控制器。SD卡内包括的控制器可具有参考图7所说明的控制器1210相同的配置与功能。
图9是说明图8所示的存储卡的内部配置以及内存与主机之间的连接的框图。参见图9，数据处理系统2000包括主机2100以及存储卡2200。主机2100包括主机控制器2110以及主机连接单元2120。存储卡2200包括卡连接单元2210、卡控制器2220以及存储器件2230。
主机连接单元2120与卡连接单元2210都包括多个引脚。引脚可包括命令引脚、时钟引脚、数据引脚以及电源引脚。引脚数量可以取决于存储卡2200的类型。
主机2100将数据储存在存储卡2200内，或读取存储卡2200内储存的数据。
主机控制器2110经由主机连接单元2120，传输写入命令CMD、主机2100内部的时钟发生器（未示出）的时钟信号CLK以及经由主机连接单元2120传送数据DATA送至存储卡2200。卡控制器2220响应于经由卡连接单元2210接收的写入命令来操作。卡控制器2220根据所接收的时钟信号CLK，使用卡控制器2220内部的时钟发生器（未示出）的时钟信号将接收的数据DATA储存在存储器件2230中。
主机控制器2110经由主机连接单元2120，传输读取命令CMD以及主机2100中的时钟发生器所产生的时钟信号CLK至存储卡2200。卡控制器2220响应于经由卡连接单元2210接收的读取命令而操作。卡控制器2220使用卡控制器2220中的时钟发生器所产生的时钟信号，根据所接收的时钟信号CLK读取来自存储器件2230的数据，并且传送读取数据至主机控制器2110。
图10示出包括根据本发明一个实施例的非易失性存储器件的SSD的框图。参见图10，数据处理系统3000包括主机装置3100以及SSD 3200。
SSD 3200包括SSD控制器3210、缓冲存储器件3220、多个非易失性存储器件3231至323n、电源3240、信号连接器3250以及电源连接器3260。
SSD 3200响应于主机装置3100的请求而操作。即，SSD控制器3210被配置成响应于来自主机3100的要求存取非易失性存储器件3231至323n。例如，SSD控制器3210被配置成控制非易失性存储器件3231至323n的读取、编程以及擦除操作。
缓冲存储器件3220被配置成暂时储存要储存在非易失性存储器件3231至323n内的数据。另外，缓冲存储器件3220被配置成暂时储存从非易失性存储器件3231至323n读取的数据。暂时储存在缓冲存储器件3220内的数据会根据SSD控制器3210的控制，传输至主机3100或非易失性存储器件3231至323n。
非易失性存储器件3231至323n用作SSD 3200的储存媒体，每个非易失性存储器件3231至323n都可具有与图1的根据本发明一个实施例的半导体存储器件100相同的配置。每个非易失性存储器件3231至323n都可用诸如PRAM、MRAM、ReRAM以及FRAM中的任一种非易失性存储器件来配置。
各个非易失性存储器件3231至323n都经由多个通道CH1至CHn，耦接至SSD控 制器3210。一个通道可耦接至一个或更多个非易失性存储器件。耦接至一个通道的非易失性存储器件可耦接至相同的信号总线和数据总线。
电源3240被配置成将经由电源连接器3260输入的电能PWR提供给SSD 3200。电源3240包括辅助电源3241。辅助电源3241被配置成当突然断电时，供应电能来正常停止SSD3200。辅助电源3241可包括能够储存电能PWR的超级电容器。
SSD控制器3210被配置成经由信号连接器3250与主机3100交换信号SGL。此处，信号SGL可包括命令、地址、数据等等。可以根据主机3100与SSD 3200之间的接口方法，利用诸如PATA（Parallel Advanced Technology Attachment，并行高级技术附件）、SATA（SerialAdvanced Technology Attachment，串行高级技术附件）、SCSI（SmallComputer SystemInterface，小型计算机系统接口）或SAS（Serial SCSI，并行SCSI）的连接器来配置信号连接器3250。
图11是说明图10所示的SSD控制器的框图。参见图11，SSD控制器3210包括存储器接口3211、主机接口3212、ECC单元3213、CPU 3214以及RAM 3215。
存储器接口3211被配置成提供命令和地址给非易失性存储器件3231至323n。另外，存储器接口3211被配置成与非易失性存储器件3231至323n交换数据。存储器接口3211可根据CPU 3214的控制，将来自缓冲存储器件3220的数据散播在各个通道CH1至CHn之上。另外，存储器接口3211根据CPU 3214的控制，将从非易失性存储器件3231至323n读取的数据传输至缓冲存储器件3220。
主机接口3212被配置成响应于主机3100的协议提供与SSD 3200的接口。例如，主机接口3212可被配置成经由PATA（并行高级技术附件）、SATA（串行高级技术附件）、SCSI（小型计算机系统接口）和SAS （并行SCSI）协议中的一种与主机3100通信。另外，主机接口3212可执行磁盘仿真功能，支持主机3100将SSD 3200辨识为硬盘机（hard disk drive，HDD）。
ECC单元3213被配置成基于传输至非易失性存储器件3231至323n的数据，产生校验位。所产生的校验位可储存在非易失性存储器件3231至323n的备用区域中。ECC单元3213被配置成检测从非易失性存储器件3231至323n读取的数据的错误。当所检测到的错误落入纠正范围内时，ECC单元3213可纠正检测到的错误。
CPU 3214被配置成分析并处理从主机3100输入的信号SGL。CPU 3214响应于来自主机3100的请求而控制SSD控制器3210的整体操作。CPU 3214根据驱动SSD 3200的固件，控制缓冲存储器件3220与非易失性存储器件3231至323n的操作。RAM 3215 用作驱动固件的工作存储器件。
图12是说明安装了具有根据本发明的一个实施例的非易失性存储器件的数据储存器件的计算机系统的框图。参见图12，计算机系统4000包括电耦接至系统总线4700的网络适配器4100、CPU 4200、数据储存器件4300、RAM 4400、ROM 4500以及用户接口4600。在此，数据储存器件4300可被配置成具有图7所示的数据储存器件1200或图10所示的SSD3200。
网络适配器4100被配置成提供计算机系统4000与外部网络之间的接口。CPU 4200被配置成执行整体算法操作，以用于驱动处在RAM 4400中的操作系统或应用程序。
数据储存器件4300被配置成储存计算机系统4000需要的所有数据。例如，驱动计算机系统4000、应用程序、各种程序模块、程序数据以及用户数据的操作系统可储存在数据储存器件4300中。
RAM 4400可用作计算机系统4000的工作存储器件。启动期间，从数据储存器件4300读取的操作系统、应用程序、各种程序模块以及驱动程序所需的程序数据都加载在RAM4400内。ROM 4500在操作系统被驱动之前储存基本输入/输出系统（basicinput/outputsystem，BIOS）。计算机系统4000与用户之间经由用户接口4600而执行信息交换。
虽然图中未示出，但是计算机系统4000还可以包括电池、应用程序芯片组、照相机图像处理器（camera image processor，CIP）等等。
虽然上面已经说明了某些实施例，但是本领域技术人员将会理解，描述的实施例仅仅是示例性的。因此，本文所描述的器件和方法不应基于所描述的实施例而受限制。而是，本文所描述的器件和方法仅仅根据结合以上描述和附图的所附权利要求来受限制。

Claims (19)

1.一种具有多电平存储器单元的半导体存储器件的读取方法，包括以下步骤：
读取标志数据，所述标志数据指示编程在所述多电平存储器单元内的数据的最高有效位是否被编程；
储存读取的标志数据；
基于所述读取的标志数据，读取编程在所述多电平存储器单元内的数据的最低有效位；以及
基于储存的标志数据，读取编程在所述多电平存储器单元内的数据的最高有效位，
其中，当在读取最低有效位的步骤之后立刻要求读取最高有效位的读取操作时，基于所述储存的标志数据来执行读取最高有效位的步骤。
2.如权利要求1所述的读取方法，还包括以下步骤：
储存用于读取最低有效位的行地址；以及
比较用于读取最高有效位的行地址与通过将储存的行地址加一而获得的地址。
3.如权利要求2所述的读取方法，其中，当用于读取所述最高有效位的行地址等于增加的地址时，基于储存的标志数据来执行读取所述最高有效位的步骤。
4.如权利要求2所述的读取方法，其中，当用于读取所述最高有效位的行地址与增加的地址不同时，则再次读取所述标志数据，并且基于读取的标志数据来读取编程在所述多电平存储器单元内的数据的最高有效位。
5.如权利要求1所述的读取方法，其中，所述储存的标志数据维持一值，直到完成读取所述最高有效位的读取操作。
6.一种半导体存储器件，包括：
存储器单元阵列，所述存储器单元阵列包括多电平存储器单元和标志存储器单元，所述标志存储器单元被配置成储存关于编程在所述多电平存储器单元内的数据的最高有效位是否被编程的信息；
数据输入/输出电路，所述数据输入/输出电路被配置成读取编程在所述多电平存储器单元和所述标志存储器单元内的数据，并且暂时储存读取的数据；以及
控制逻辑，所述控制逻辑被配置成经由所述数据输入/输出电路来控制用于所述多电平存储器单元和所述标志存储器单元的读取操作，
其中所述控制逻辑基于在读取编程在所述多电平存储器单元内的数据的最低有效位时所读取并储存的标志数据，来读取编程在所述多电平存储器单元内的数据的最高有效位。
7.如权利要求6所述的半导体存储器件，其中，所述控制逻辑根据外部装置的请求，连续执行读取所述最低有效位的操作以及读取所述最高有效位的操作。
8.如权利要求6所述的半导体存储器件，其中，所述控制逻辑包括行地址储存单元，所述行地址储存单元被配置成储存用于读取最低有效位的行地址。
9.如权利要求8所述的半导体存储器件，其中，所述控制逻辑将储存在所述行地址储存单元内的行地址加一，并且在最高有效位读取操作期间，比较增加的行地址与用于读取最高有效位的行地址。
10.如权利要求9所述的半导体存储器件，其中，当增加的行地址等于用来读取最高有效位的行地址时，所述控制逻辑基于储存的标志数据来执行最高有效位读取操作。
11.如权利要求9所述的半导体存储器件，其中，当增加的行地址不同于用来读取所述最高有效位的行地址时，所述控制逻辑经由所述数据输入/输出电路来读取所述标志存储器单元的数据，并且根据读取的标志数据来执行最高有效位读取操作。
12.如权利要求6所述的半导体存储器件，其中，所述控制逻辑包括标志数据储存单元，所述标志数据储存单元被配置成储存在读取最低有效位时所读取的标志数据，并且基于储存在所述标志数据储存单元内的标志数据来执行最高有效位读取操作。
13.一种数据储存器件，包括：
半导体存储器件；以及
控制器，所述控制器被配置成控制所述半导体存储器件，
其中，所述半导体存储器件包括：
存储器单元阵列，所述存储器单元阵列包括多电平存储器单元和标志存储器单元，所述标志存储器单元被配置成储存关于编程在所述多电平存储器单元内的数据的最高有效位是否被编程的信息；
数据输入/输出电路，所述数据输入/输出电路被配置成读取编程在所述多电平存储器单元和所述标志存储器单元内的数据，并且暂时储存读取的数据；以及
控制逻辑，所述控制逻辑被配置成经由所述数据输入/输出电路来控制用于所述多电平存储器单元和所述标志存储器单元的读取操作，以及
所述控制逻辑基于在读取编程在所述多电平存储器单元内的数据的最低有效位时读取并储存的标志数据，读取编程在所述多电平存储器单元内的数据的最高有效位。
14.如权利要求13所述的数据储存器件，其中，所述半导体存储器件与所述控制器被配置成固态驱动器。
15.如权利要求13所述的数据储存器件，其中，所述控制逻辑根据外部装置的请求，连续执行读取最低有效位的操作和读取最高有效位的操作。
16.如权利要求13所述的数据储存器件，其中，所述控制逻辑包括行地址储存单元，所述行地址储存单元被配置成储存用于读取最低有效位的行地址。
17.如权利要求16所述的数据储存器件，其中，所述控制逻辑将储存在所述行地址储存单元内的行地址加一，并且在最高有效位读取操作期间，比较增加的行地址与用于读取最高有效位的行地址。
18.如权利要求17所述的数据储存器件，其中，当增加的行地址等于用来读取最高有效位的行地址时，所述控制逻辑基于储存的标志数据来执行最高有效位读取操作。
19.如权利要求17所述的数据储存器件，其中，当增加的行地址不同于用来读取所述最高有效位的行地址时，所述控制逻辑经由所述数据输入/输出电路来读取所述标志存储器单元的数据，并且根据所述读取的标志数据来执行最高有效位读取操作。
CN201210465995.XA 2011-11-30 2012-11-16 半导体存储器件及其读取方法和数据储存器件 Active CN103137197B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2011-0126973 2011-11-30
KR1020110126973A KR20130060749A (ko) 2011-11-30 2011-11-30 불휘발성 메모리 장치, 그것의 읽기 방법 및 그것을 포함하는 데이터 저장 장치

Publications (2)

Publication Number Publication Date
CN103137197A CN103137197A (zh) 2013-06-05
CN103137197B true CN103137197B (zh) 2017-06-09

Family

ID=48466770

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210465995.XA Active CN103137197B (zh) 2011-11-30 2012-11-16 半导体存储器件及其读取方法和数据储存器件

Country Status (4)

Country Link
US (1) US8705276B2 (zh)
KR (1) KR20130060749A (zh)
CN (1) CN103137197B (zh)
TW (1) TWI610170B (zh)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013131275A (ja) * 2011-12-22 2013-07-04 Toshiba Corp 不揮発性半導体記憶装置
KR20130136734A (ko) * 2012-06-05 2013-12-13 에스케이하이닉스 주식회사 불휘발성 메모리 장치
KR20140144989A (ko) * 2013-06-12 2014-12-22 에스케이하이닉스 주식회사 메모리 시스템, 반도체 메모리 장치 및 그것들의 동작 방법
TWI524179B (zh) 2014-04-22 2016-03-01 新唐科技股份有限公司 儲存單元控制器及其控制方法、以及儲存裝置
KR20160071118A (ko) 2014-12-11 2016-06-21 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작 방법
KR20160073834A (ko) * 2014-12-17 2016-06-27 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템 동작 방법
KR102320955B1 (ko) * 2015-02-02 2021-11-05 삼성전자주식회사 불 휘발성 메모리 장치 및 그것의 읽기 방법
CN106157997B (zh) * 2015-04-09 2018-11-09 旺宏电子股份有限公司 存储器装置与其读取方法
KR20170026831A (ko) * 2015-08-28 2017-03-09 에스케이하이닉스 주식회사 불휘발성 메모리 장치, 그것을 포함하는 데이터 저장 장치 그리고 데이터 저장 장치의 동작 방법.
CN107025937B (zh) * 2016-01-29 2020-06-16 旺宏电子股份有限公司 存储器的读取方法与存储器装置
US9612997B1 (en) * 2016-05-17 2017-04-04 GM Global Technology Operations LLC Multi-core processing unit
KR102649347B1 (ko) * 2016-10-11 2024-03-20 삼성전자주식회사 불휘발성 메모리 장치를 프로그램하는 방법과, 상기 메모리 장치를 포함하는 시스템의 작동 방법
KR20180076605A (ko) * 2016-12-28 2018-07-06 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법
KR20220033369A (ko) * 2020-09-09 2022-03-16 에스케이하이닉스 주식회사 메모리 장치 및 메모리 장치의 동작 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1697086A (zh) * 2004-05-06 2005-11-16 三星电子株式会社 对控制信息编程的方法和装置
CN101231885A (zh) * 2007-01-23 2008-07-30 海力士半导体有限公司 快闪存储器件和操作该器件的方法
TW200929225A (en) * 2007-12-25 2009-07-01 Powerchip Semiconductor Corp Memory programming method and data access method
TW200941215A (en) * 2008-03-24 2009-10-01 Phison Electronics Corp Management method, management apparatus and controller for memory data access

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100684909B1 (ko) * 2006-01-24 2007-02-22 삼성전자주식회사 읽기 에러를 방지할 수 있는 플래시 메모리 장치
KR101493873B1 (ko) 2008-12-17 2015-02-16 삼성전자주식회사 멀티-레벨 셀 플래시 메모리 장치 및 이의 독출 방법
KR101829208B1 (ko) * 2009-12-31 2018-02-20 에스케이하이닉스 주식회사 반도체 메모리 장치의 동작 방법
KR101716716B1 (ko) * 2010-10-28 2017-03-15 삼성전자주식회사 플래그 셀들을 갖는 플래시 메모리 장치 및 그것의 프로그램 동작 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1697086A (zh) * 2004-05-06 2005-11-16 三星电子株式会社 对控制信息编程的方法和装置
CN101231885A (zh) * 2007-01-23 2008-07-30 海力士半导体有限公司 快闪存储器件和操作该器件的方法
TW200929225A (en) * 2007-12-25 2009-07-01 Powerchip Semiconductor Corp Memory programming method and data access method
TW200941215A (en) * 2008-03-24 2009-10-01 Phison Electronics Corp Management method, management apparatus and controller for memory data access

Also Published As

Publication number Publication date
CN103137197A (zh) 2013-06-05
TW201321976A (zh) 2013-06-01
US8705276B2 (en) 2014-04-22
US20130135928A1 (en) 2013-05-30
KR20130060749A (ko) 2013-06-10
TWI610170B (zh) 2018-01-01

Similar Documents

Publication Publication Date Title
CN103137197B (zh) 半导体存储器件及其读取方法和数据储存器件
CN109426743A (zh) 存储装置及其操作方法
CN110390970B (zh) 存储器装置及其操作方法
US8942028B1 (en) Data reprogramming for a data storage device
CN107123441A (zh) 数据存储装置及其操作方法
US8743632B2 (en) Nonvolatile memory device, operating method thereof, and data storage device having the same
CN110400588A (zh) 存储器装置以及该存储器装置的操作方法
CN111258793B (zh) 存储器控制器及其操作方法
KR20120028581A (ko) 비휘발성 메모리 장치, 이의 동작 방법, 및 이를 포함하는 장치들
US9030878B2 (en) Semiconductor memory device including a plurality of cell strings, memory system including the same, and control method thereof
KR20100107291A (ko) 불휘발성 메모리 장치 및 그것의 프로그램 전압 생성방법
CN110111832B (zh) 半导体存储器装置及其操作方法
CN108008915A (zh) 用于控制存储器装置的设备和方法
US10748626B2 (en) Data storage device and operating method thereof
US20200105351A1 (en) Memory system and operating method thereof
CN110244093A (zh) 低电压检测电路与包括该低电压检测电路的存储器装置
US20140003167A1 (en) Nonvolatile memory device, operating method thereof, and data storage device having the same
US8953377B2 (en) Nonvolatile memory device and data storage device including the same
US20150019886A1 (en) Integrated circuit, semiconductor memory device, and operating method thereof
US20210294503A1 (en) Semiconductor memory device, controller and memory system having the same
US10991432B2 (en) Storage device and method of operating the same
US8995213B2 (en) Nonvolatile memory device and operating method thereof
US10990476B2 (en) Memory controller and method of operating the same
US11868658B2 (en) Memory controller including first processor for generating commands and second processor for generating logging information and method of operating the memory controller
CN111883197B (zh) 存储装置及其操作方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant