CN110390970B - 存储器装置及其操作方法 - Google Patents

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Abstract

存储器装置及其操作方法。一种存储器装置包括：存储器单元阵列，其包括分别联接到多条字线的多个存储器单元；外围电路，其被配置为执行至少一个编程循环，所述至少一个编程循环包括将编程电压施加到与所述多条字线当中的所选字线联接的所选存储器单元以及确定所选存储器单元是否已被完全编程；以及控制逻辑，其被配置为控制外围电路在编程电压被施加到所选字线的同时，将不同电平的编程控制电压施加到分别联接到所选存储器单元当中的第一存储器单元组中的存储器单元的位线并将编程允许电压施加到分别联接到所选存储器单元当中的第二存储器单元组中的存储器单元的位线。

Description

存储器装置及其操作方法
技术领域
本公开的各种实施方式总体上涉及电子装置。具体地，实施方式涉及一种存储器装置及其操作方法。
背景技术
存储器装置可被分类为易失性存储器或非易失性存储器。非易失性存储器包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存、相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、铁电RAM(FRAM)等。
发明内容
实施方式提供了一种具有改进的编程操作速度的存储器装置以及该存储器装置的操作方法。
根据本公开的一方面，提供了一种存储器装置，该存储器装置包括：存储器单元阵列，其包括分别联接到多条字线的多个存储器单元；外围电路，其被配置为执行至少一个编程循环，所述至少一个编程循环包括将编程电压施加到与多条字线当中的所选字线联接的所选存储器单元以及确定所选存储器单元是否已被完全编程；以及控制逻辑，其被配置为控制外围电路在编程电压被施加到所选字线的同时，将不同电平的编程控制电压施加到分别联接到所选存储器单元当中的第一存储器单元组中的存储器单元的位线，并将编程允许电压施加到分别联接到所选存储器单元当中的第二存储器单元组中的存储器单元的位线。
根据本公开的另一方面，提供了一种操作存储器装置的方法，该存储器装置包括分别联接到多条字线的多个存储器单元，该方法包括以下步骤：执行至少一个编程循环，所述至少一个编程循环包括将编程电压施加到与多条字线当中的所选字线联接的所选存储器单元以及确定所选存储器单元是否已被完全编程；以及在编程电压被施加到所选字线的同时，将不同电平的编程控制电压施加到分别联接到所选存储器单元当中的第一存储器单元组中的存储器单元的位线，并将编程允许电压施加到分别联接到所选存储器单元当中的第二存储器单元组中的存储器单元的位线。
根据本公开的另一方面，提供了一种存储器装置，该存储器装置包括：多个存储器单元，其联接到字线；外围电路，其被配置为对多个存储器单元执行影子编程操作(shadowprogram operation)或正常编程操作；以及控制逻辑，其被配置为控制外围电路对多个存储器单元当中的一些存储器单元执行影子编程操作，并对多个存储器单元当中的其它存储器单元执行正常编程操作，其中，正常编程操作被配置为对要处于与施加到字线的编程电压对应的编程状态作为目标编程状态的存储器单元进行编程，并且影子编程操作被配置为对要处于与施加到字线的编程电压对应的编程状态作为目标编程状态的存储器单元进行编程并且同时对要处于与编程电压所对应的编程状态不同的编程状态作为目标编程状态的存储器单元进行编程。
根据本公开的另一方面，提供了一种存储器装置，该存储器装置包括：联接到所选字线的第一组的存储器单元和第二组的存储器单元；以及编程电路，其被配置为：通过将编程电压施加到所选字线来对要处于对应目标编程状态的第一组进行编程；并且同时对第二组中的通过施加编程电压要处于第一目标编程状态的存储器单元以及要处于不同于第一目标编程状态的对应目标编程状态的剩余存储器单元进行编程。
附图说明
现在将参照附图更充分地描述各种实施方式；然而，本公开的元件和特征可与本文所示出或描述不同地配置或布置。因此，本发明不限于本文所阐述的实施方式。相反，提供这些实施方式以使得本公开彻底和完整，并且将向本领域技术人员充分传达实施方式的范围。
在附图中，为了例示清晰，附图的尺寸可能被夸大。将理解，当元件被称为“在”两个元件“之间”时，其可以是这两个元件之间的仅有元件，或者也可存在一个或更多个中间元件。相似的标号始终表示相似的元件。
图1是示出根据本公开的实施方式的存储装置的框图。
图2是示出图1的示例性存储器装置的结构的图。
图3是示出图2的示例性存储器单元阵列的实施方式的图。
图4是示出图3的多个存储块当中的存储块的实施方式的电路图。
图5是示出图3的多个存储块当中的存储块的另一实施方式的电路图。
图6是示出根据本公开的实施方式的根据存储在存储器单元中的数据位的数量的阈值电压分布的图。
图7是示出根据本公开的实施方式的正常编程操作的图。
图8是示出根据本公开的实施方式的影子编程操作的图。
图9是示出根据本公开的实施方式的编程方法的图。
图10是示出根据本公开的实施方式的执行影子编程操作的存储器单元组的图。
图11是示出根据本公开的另一实施方式的执行影子编程操作的存储器单元组的图。
图12是示出根据本公开的实施方式的存储器装置的操作的图。
图13是示出根据本公开的实施方式的存储器装置的操作的图。
图14是示出图1的存储控制器的另一实施方式的图。
图15是示出根据本公开的实施方式的应用存储装置的存储卡系统的框图。
图16是示例性地示出根据本公开的实施方式的应用存储装置的固态驱动器(SSD)系统的框图。
图17是示出根据本公开的实施方式的应用存储装置的用户系统的框图。
具体实施方式
本文中的具体结构或功能描述仅是为了描述本公开的实施方式。然而，实施方式可按照各种方式修改或者按照各种形式实现，因此本发明不应被解释为限于本文所阐述的实施方式。相反，本发明涵盖不脱离本公开的精神和技术范围的改变、修改、等同物和/或替代物。
此外，贯穿说明书，对“实施方式”等的引用未必仅指一个实施方式，并且对“实施方式”等的不同引用未必指相同的实施方式。
尽管诸如“第一”和“第二”的术语可用于标识各种组件，但是这些组件不由这种标识符限制。上述术语仅用于将一个组件与另一组件相区分，否则这些组件具有相同或相似的名称。例如，在不脱离本公开的权利范围的情况下，第一组件可被称为第二组件，同样，第二组件可被称为第一组件。
将理解，当一个元件被称为“连接”或“联接”到另一元件时，其可直接连接或联接到另一元件，或者也可存在一个或更多个中间元件。相反，当一个元件被称为“直接连接”或“直接联接”到另一元件时，不存在中间元件。描述组件之间的关系的其它表达，例如“在～之间”、“直接在～之间”或“与～相邻”和“与～直接相邻”可类似地解释。
本申请中所使用的术语仅用于描述特定实施方式，并不旨在限制本公开。除非上下文另外清楚地指示，否则本公开中的单数形式旨在包括复数形式，反之亦然。将进一步理解，诸如“包括”或“具有”等的术语旨在指示存在所述特征、数量、操作、动作、组件、部件或其组合，并不旨在排除一个或更多个其它特征、数量、操作、动作、组件、部分或其组合的存在或添加。
只要没有不同地定义，本文所使用的所有术语(包括技术术语或科学术语)具有本公开所属领域的技术人员通常理解的含义。具有词典中定义的定义的术语应该被解释为具有与相关领域的上下文一致的含义。只要在本申请中没有清楚地定义，术语不应以理想的或过于形式的方式解释。
在描述那些实施方式时，省略了本公开所属领域中公知以及不与本公开直接相关的技术的描述。这种省略有助于更清楚地呈现本公开的元件和特征。
将参照附图详细描述本公开的各种实施方式，以便本领域技术人员能够容易地实践本公开。
图1是示出根据本公开的实施方式的存储装置的框图。
参照图1，存储装置50可包括存储器装置100、存储控制器200和缓冲存储器300。
存储装置50可以是在主机400的控制下存储数据的装置，例如移动电话、智能电话、MP3播放器、膝上型计算机、台式计算机、游戏机、TV、平板PC或车载信息娱乐系统。
存储装置50可根据用于与主机400通信的主机接口协议被配置成各种类型的存储装置中的任一种。例如，存储装置50可被实现为各种类型的存储装置中的任一种，例如固态驱动器(SSD)的多媒体卡、多媒体卡(MMC)、嵌入式多媒体卡(eMMC)、缩小尺寸多媒体卡(RS-MMC)和微型多媒体卡(micro-MMC)类型、安全数字(SD)的安全数字(SD)卡、迷你安全数字(mini-SD)和微型安全数字(micro-SD)类型、通用存储总线(USB)存储装置、通用闪存(UFS)装置、个人计算机存储卡国际协会(PCMCIA)卡类型的存储装置、外围组件互连(PCI)卡类型的存储装置、高速PCI(PCI-E)卡类型的存储装置、紧凑闪存(CF)卡、智能媒体卡和记忆棒。
存储装置50可被制造为各种封装类型中的任一种。例如，存储装置50可被制造为叠层封装(POP)、系统封装(SIP)、系统芯片(SOC)、多芯片封装(MCP)、板上芯片(COB)、晶圆级制造封装(WFP)和晶圆级层叠封装(WSP)中的任一种。
存储器装置100可存储数据。存储器装置100在存储控制器200的控制下操作。存储器装置100可包括存储器单元阵列，存储器单元阵列包括用于存储数据的多个存储器单元。存储器单元阵列可包括多个存储块。各个存储块可包括多个存储器单元。一个存储块可包括多个页。在一些实施方式中，页可以是用于存储数据或读取存储在存储器装置100中的数据的单位。存储块可以是用于擦除数据的单位。在实施方式中，存储器装置100可以是双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功率双倍数据速率4(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功率DDR(LPDDR)、Rambus动态随机存取存储器(RDRAM)、NAND闪存、垂直NAND闪存、NOR闪存、电阻随机存取存储器(RRAM)、相变随机存取存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)、自旋转移扭矩随机存取存储器(STT-RAM)等。在本说明书中，仅作为示例，存储器装置100被描述为NAND闪存。
在实施方式中，存储器装置100可按照三维阵列结构实现。本公开不仅可应用于电荷存储层利用浮栅(FG)来配置的闪存装置，而且可应用于电荷存储层利用绝缘层来配置的电荷捕获闪存(CTF)。
在实施方式中，存储器装置100中的各个存储器单元可被配置成用于存储一个数据位的单级单元(SLC)。另外，存储器装置100中的各个存储器单元可被配置成用于存储两个数据位的多级单元(MLC)、用于存储三个数据位的三级单元(TLC)或者用于存储四个数据位的四级单元(QLC)。
存储器装置100被配置为从存储控制器200接收命令和地址并访问存储器单元阵列中通过地址选择的区域。即，存储器装置100可对通过地址选择的区域执行与命令对应的操作。例如，存储器装置100可执行写(编程)操作、读操作和擦除操作。在编程操作中，存储器装置100可将数据编程在通过地址选择的区域中。在读操作中，存储器装置100可从通过地址选择的区域读取数据。在擦除操作中，存储器装置100可擦除存储在通过地址选择的区域中的数据。
存储控制器200可控制存储装置50的总体操作。
当电力被施加到存储装置50时，存储控制器200可执行固件(FW)。当存储器装置100是闪存装置时，存储控制器200可执行诸如闪存转换层(FTL)的FW以用于控制主机400和存储器装置100之间的通信。
在实施方式中，存储控制器200可从主机400接收数据和逻辑块地址(LBA)，并将LBA转换为表示存储器装置100中存储数据的存储器单元的地址的物理块地址(PBA)。另外，存储控制器200可在缓冲存储器中存储建立LBA和PBA之间的映射关系的逻辑-物理地址映射信息。
存储控制器200可响应于来自主机400的请求而控制存储器装置100执行编程操作、读操作、擦除操作等。在编程操作中，存储控制器200可将编程命令、PBA和数据提供给存储器装置100。在读操作中，存储控制器200可将读命令和PBA提供给存储器装置100。在擦除操作中，存储控制器200可将擦除命令和PBA提供给存储器装置100。
在实施方式中，存储控制器200可自主地生成编程命令、地址和数据而无需来自主机400的任何请求，并将编程命令、地址和数据发送到存储器装置100。例如，存储控制器200可将命令、地址和数据提供给存储器装置100以执行诸如用于耗损平衡的编程操作和用于垃圾收集的编程操作的后台操作。
在实施方式中，存储控制器200可控制主机400和缓冲存储器300之间的数据交换。另选地，存储控制器200可将用于控制存储器装置100的系统数据暂时地存储在缓冲存储器300中。例如，存储控制器200可将从主机400输入的数据暂时地存储在缓冲存储器300中，然后将暂时地存储在缓冲存储器300中的数据发送到存储器装置100。
在各种实施方式中，缓冲存储器300可用作存储控制器1200的工作存储器或高速缓存存储器。缓冲存储器300可存储由存储控制器200执行的代码或命令。另选地，缓冲存储器300可存储由存储控制器200处理的数据。
在实施方式中，缓冲存储器300可利用诸如双倍数据速率同步DRAM(DDRSDRAM)、低功率双倍数据速率4(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功率DDR(LPDDR)或Rambus动态随机存取存储器(RDRAM)的动态随机存取存储器(DRAM)或静态随机存取存储器(SRAM)来实现。
在一些实施方式中，存储装置50可不包括缓冲存储器300。存储装置50外部的一个或更多个非易失性存储器装置可用作缓冲存储器300。
在实施方式中，存储控制器200可控制至少两个存储器装置100。存储控制器200可根据交织方案控制存储器装置以改进操作性能。
主机400可使用诸如通用串行总线(USB)、串行AT附件(SATA)、高速芯片间(HSIC)、小型计算机系统接口(SCSI)、火线、外围组件互连(PCI)、高速PCI(PCIe)、高速非易失性存储器(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插存储器模块(DIMM)、注册DIMM(RDIMM)和负载减少DIMM(LRDIMM)的各种通信协议中的至少一种来与存储装置50通信。
图2是示出图1的示例性存储器装置的结构的图。
参照图2，存储器装置100可包括存储器单元阵列110、外围电路120和控制逻辑130。
存储器单元阵列110包括多个存储块BLK1至BLKz。多个存储块BLK1至BLKz通过行线RL联接到行解码器121。多个存储块BLK1至BLKz可通过位线BL1至BLn联接到页缓冲器组123。多个存储块BLK1至BLKz中的每一个包括多个存储器单元。在实施方式中，多个存储器单元是非易失性存储器单元。联接到同一字线的存储器单元可被定义为一个页。因此，一个存储块可包括多个页。
行线RL可包括至少一条源极选择线、多条字线和至少一条漏极选择线。
存储器单元阵列110中的各个存储器单元可被配置成用于存储一个数据位的单级单元(SLC)、用于存储两个数据位的多级单元(MLC)、用于存储三个数据位的三级单元(TLC)或者用于存储四个数据位的四级单元(QLC)。
外围电路120可被配置为在控制逻辑130的控制下在存储器单元阵列110的所选区域中执行编程操作、读操作或擦除操作。外围电路120可驱动存储器单元阵列110。例如，外围电路120可在控制逻辑130的控制下将各种操作电压施加到行线RL和位线BL1至BLn，或者使施加的电压放电。
外围电路120可包括行解码器121、电压发生电路122、页缓冲器组123、列解码器124和输入/输出电路125。
行解码器121通过行线RL联接到存储器单元阵列。行线RL可包括至少一条源极选择线、多条字线和至少一条漏极选择线。在实施方式中，字线可包括正常字线和虚拟字线。在实施方式中，行线RL还可包括管选择线。
行解码器121可在控制逻辑130的控制下操作。行解码器121从控制逻辑130接收行地址ADDR。
行解码器121被配置为将行地址RADD解码。行解码器121根据解码的地址选择存储块BLK1至BLKz当中的至少一个存储块。另外，地址解码器121可根据解码的地址选择所选存储块的至少一条字线以将电压发生电路122所生成的电压施加到所选字线WL。
例如，在编程操作中，行解码器121可将编程电压施加到所选字线，并将电平低于编程电压的编程通过电压施加到未选字线。在编程验证操作中，行解码器121可将验证电压施加到所选字线，并将高于验证电压的验证通过电压施加到未选字线。在读操作中，行解码器121可将读电压施加到所选字线，并将高于读电压的读通过电压施加到未选字线。
在实施方式中，以存储块为单位执行存储器装置100的擦除操作。在擦除操作中，行解码器121可根据解码的地址选择一个存储块。在擦除操作中，行解码器121可将接地电压施加到与所选存储块联接的字线。
电压发生电路122在控制逻辑130的控制下操作。电压发生电路122可使用供应给存储器装置100的外部电源电压来生成多个电压。具体地，电压发生电路122可响应于操作信号OPSIG而生成用于编程操作、读操作和擦除操作的各种操作电压Vop。例如，电压发生电路122可在控制逻辑130的控制下生成编程电压、验证电压、通过电压、读电压、擦除电压等。
在实施方式中，电压发生电路122可通过调节外部电源电压来生成内部电源电压。由电压发生电路122生成的内部电源电压用作存储器装置100的操作电压。
在实施方式中，电压发生电路122可使用外部电源电压或内部电源电压来生成多个电压。
例如，电压发生电路122可包括用于接收内部电源电压的多个泵电容器，并且在控制逻辑130的控制下通过选择性地启用多个泵电容器来生成多个电压。
所生成的多个电压可通过行解码器121供应给存储器单元阵列110。
页缓冲器组123包括第一页缓冲器PB1至第n页缓冲器PBn。第一页缓冲器PB1至第n页缓冲器PBn分别通过第一位线BL1至第n位线BLn联接到存储器单元阵列110。第一页缓冲器PB1至第n页缓冲器PBn在控制逻辑130的控制下操作。具体地，第一页缓冲器PB1至第n页缓冲器PBn可响应于页缓冲器控制信号PBSIGNALS而操作。例如，第一页缓冲器PB1至第n页缓冲器PBn可在读操作或验证操作中暂时地存储通过第一位线BL1至第n位线BLn接收的数据或者感测位线BL1至BLn的电压或电流。
具体地，在编程操作中，当编程电压被施加到所选字线时，第一页缓冲器PB1至第n页缓冲器PBn可向所选存储器单元传送通过输入/输出电路125接收的数据DATA。可根据传送的数据DATA来对所选页的存储器单元进行编程。联接到施加有编程允许电压(PAV)(例如，接地电压)的位线的存储器单元可具有增加的阈值电压。联接到施加有编程禁止电压(VINH)(例如，电源电压)的位线的存储器单元的阈值电压可维持。在编程验证操作中，第一页缓冲器PB1至第n页缓冲器PBn通过位线BL1至BLn从所选存储器单元读取页数据。
在读操作中，在列解码器124的控制下，第一页缓冲器PB1至第n页缓冲器PBn可通过第一位线BL1至第n位线BLn从所选页的存储器单元读取数据DATA，并将所读取的数据DATA输出到输入/输出电路125。
在擦除操作中，第一页缓冲器PB1至第n页缓冲器PBn可将第一位线BL1至第n位线BLn浮置。
列解码器124可响应于列地址CADD在输入/输出电路125和页缓冲器组123之间传送数据。例如，列解码器124可通过数据线DL与第一页缓冲器PB1至第n页缓冲器PBn交换数据，或者通过列线CL与输入/输出电路125交换数据。
输入/输出电路125可将从参照图1描述的存储控制器200接收的命令CMD和地址ADDR传送到控制逻辑130，或者与列解码器124交换数据DATA。
在读操作或验证操作中，感测电路126可响应于允许位信号VRYBIT而生成基准电流，并通过将从页缓冲器组123接收的感测电压VPB与由基准电流生成的基准电压进行比较来输出通过信号PASS或失败信号FAIL。
控制逻辑130可通过响应于命令CMD和地址ADDR输出操作信号OPSIG、行地址RADD、页缓冲器控制信号PBSIGNALS和允许位信号VRYBIT来控制外围电路。另外，控制逻辑130可响应于通过信号PASS或失败信号FAIL而确定验证操作是通过还是失败。
可根据存储在各个存储器单元中的数据将存储器单元阵列110中的存储器单元编程为多个编程状态当中的任一个编程状态。存储器单元的目标编程状态可根据存储在存储器单元中的数据被确定为多个编程状态中的任一个。
在实施方式中，存储器装置100可对联接到所选字线的存储器单元当中的第一存储器单元组中所包括的存储器单元执行影子编程操作(“影子PGM”)，并对联接到所选字线的存储器单元当中的第二存储器单元组中所包括的存储器单元执行正常编程操作(“正常PGM”)。
正常编程操作(“正常PGM”)是对要处于与施加到所选字线的编程电压对应的目标编程状态的存储器单元进行编程的操作。
影子编程操作(影子PGM)是同时对要处于与施加到所选字线的编程电压对应的目标编程状态的存储器单元以及要处于其它目标编程状态中的任一个的存储器单元进行编程的操作。
为了执行影子编程操作(影子PGM)，控制逻辑130可包括位线电压控制电路131。
在执行影子编程操作(影子PGM)的同时，位线电压控制电路131可将具有不同电平的电压施加到位线，使得包括在第一存储器单元组中的存储器单元被编程为其目标编程状态。
当施加到位线的位线电压的电平被调整时，可控制存储器单元的阈值电压的增加。可通过在与特定编程状态对应的编程电压被施加到字线的同时向位线施加用于调整影子编程操作(“影子PGM”)的目标存储器单元的阈值电压增加的程度的编程控制电压，来执行影子编程操作(“影子PGM”)。可根据联接到对应位线的存储器单元的目标编程状态与施加到字线的编程电压所对应的编程状态之间的阈值电压的差异来确定编程控制电压的电平。
根据本公开的实施方式，对联接到所选字线的一些存储器单元执行影子编程操作(“影子PGM”)，并且对联接到所选字线的其它存储器单元执行正常编程操作(“正常PGM”)。因此，执行编程操作所需的时间可减少。
图3是示出图2的存储器单元阵列的实施方式的图。
参照图3，存储器单元阵列110可包括多个存储块BLK1至BLKz。各个存储块可具有三维结构。各个存储块可包括层叠在基板(未示出)上的多个存储器单元。多个存储器单元可沿着+X、+Y和+Z方向布置。各个存储块的结构将参照图4和图5更详细地描述。
图4是示出图3的存储块BLK1至BLKz当中的存储块BLKa的实施方式的电路图。
参照图4，存储块BLKa可包括多个单元串CS11至CS1m和CS21至CS2m。在实施方式中，多个单元串CS11至CS1m和CS21至CS2m中的每一个可按照“U”形状形成。在存储块BLKa中，m个单元串布置在行方向(即，+X方向)上。尽管图4示出布置在列方向(即，+Y方向)上的两个单元串，本公开不限于此。即，为了清晰例示两个单元串；将理解，三个单元串可布置在列方向上。
多个单元串CS11至CS1m和CS21至CS2m中的每一个可包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn、管式晶体管PT以及至少一个漏极选择晶体管DST。
选择晶体管SST和DST以及存储器单元MC1至MCn可具有彼此相似的结构。在实施方式中，存储器单元MC1至MCn以及选择晶体管SST和DST中的每一个可包括沟道层、隧穿绝缘层、电荷存储层和阻挡绝缘层。在实施方式中，可在各个单元串中设置用于提供沟道层的柱。在实施方式中，可在各个单元串中设置用于提供沟道层、隧穿绝缘层、电荷存储层和阻挡绝缘层中的至少一个的柱。
各个单元串的源极选择晶体管SST联接在公共源极线CSL与存储器单元MC1至MCp之间。
在实施方式中，布置在同一行上的单元串的源极选择晶体管联接到在行方向上延伸的源极选择线，并且布置在不同行上的单元串的源极选择晶体管联接到不同的源极选择线。在图4中，第一行上的单元串CS11至CS1m的源极选择晶体管联接到第一源极选择线SSL1。第二行上的单元串CS21至CS2m的源极选择晶体管联接到第二源极选择线SSL2。
在另一实施方式中，单元串CS11至CS1m和CS21至CS2m的源极选择晶体管可共同联接到一条源极选择线。
各个单元串的第一存储器单元MC1至第n存储器单元MCn联接在源极选择晶体管SST与漏极选择晶体管DST之间。
第一存储器单元MC1至第n存储器单元MCn可被分成第一存储器单元MC1至第p存储器单元MCp和第(p+1)存储器单元MCp+1至第n存储器单元MCn。第一存储器单元MC1至第p存储器单元MCp依次布置在–Z方向上，并且串联联接在源极选择晶体管SST与管式晶体管PT之间。第(p+1)存储器单元MCp+1至第n存储器单元MCn依次布置在+Z方向上，并且串联联接在管式晶体管PT与漏极选择晶体管DST之间。第一存储器单元MC1至第p存储器单元MCp和第(p+1)存储器单元MCp+1至第n存储器单元MCn通过管式晶体管PT联接。各个单元串的第一存储器单元MC1至第n存储器单元MCn的栅极分别联接到第一字线WL1至第n字线WLn。
各个单元串的管式晶体管PT的栅极联接到管线PL。
各个单元串的漏极选择晶体管DST联接在对应位线与存储器单元MCp+1至MCn之间。布置在行方向上的单元串被联接到在行方向上延伸的漏极选择线。第一行上的单元串CS11至CS1m的漏极选择晶体管联接到第一漏极选择线DSL1。第二行上的单元串CS21至CS2m的漏极选择晶体管联接到第二漏极选择线DSL2。
布置在列方向上的单元串被联接到在列方向上延伸的位线。在图4中，第一列上的单元串CS11和CS21联接到第一位线BL1。第m列上的单元串CS1m和CS2m联接到第m位线BLm。
布置在行方向上的单元串中的联接到同一字线的存储器单元构成一个页。例如，第一行上的单元串CS11至CS1m中的联接到第一字线WL1的存储器单元构成一个页。第二行上的单元串CS21至CS2m中的联接到第一字线WL1的存储器单元构成另一页。当漏极选择线DSL1和DSL2中的任一个被选择时，布置在一个行方向上的单元串可被选择。当字线WL1至WLn中的任一个被选择时，可在所选单元串中选择一个页。
在另一实施方式中，代替第一位线BL1至第m位线BLm，可提供偶数位线和奇数位线。另外，布置在行方向上的单元串CS11至CS1m或CS21至CS2m当中的偶数单元串可分别联接到偶数位线，布置在行方向上的单元串CS11至CS1m或CS21至CS2m当中的奇数单元串可分别联接到奇数位线。
在实施方式中，第一存储器单元MC1至第n存储器单元MCn中的至少一个可用作虚拟存储器单元。例如，可提供虚拟存储器单元以减小源极选择晶体管SST与存储器单元MC1至MCp之间的电场。另选地，可提供虚拟存储器单元以减小漏极选择晶体管DST与存储器单元MCp+1至MCn之间的电场。当虚拟存储器单元的数量增加时，存储块BLKa的操作的可靠性改进。另一方面，存储块BLKa的大小增加。当虚拟存储器单元的数量减少时，存储块BLKa的大小减小。另一方面，存储块BLKa的操作的可靠性可劣化。
为了有效地控制虚拟存储器单元，各个虚拟存储器单元可具有所需阈值电压。在存储块BLKa的擦除操作之前或之后，可对所有或一些虚拟存储器单元执行编程操作。当在执行编程操作之后执行擦除操作时，虚拟存储器单元的阈值电压控制施加到与相应虚拟存储器单元联接的虚拟字线的电压，以使得虚拟存储器单元可具有所需阈值电压。
图5是示出图3的存储块BLK1至BLKz当中的一个存储块BLKb的另一实施方式的电路图。
参照图5，存储块BLKb可包括多个单元串CS11’至CS1m’和CS21’至CS2m’。多个单元串CS11’至CS1m’和CS21’至CS2m’中的每一个沿着+Z方向延伸。多个单元串CS11’至CS1m’和CS21’至CS2m’中的每一个包括层叠在存储块BLKb下方的基板(未示出)上的至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn和至少一个漏极选择晶体管DST。
各个单元串的源极选择晶体管SST联接在公共源极线CSL与存储器单元MC1至MCn之间。布置在同一行上的单元串的源极选择晶体管联接到同一源极选择线。布置在第一行上的单元串CS11’至CS1m’的源极选择晶体管联接到第一源极选择线SSL1。布置在第二行上的单元串CS21’至CS2m’的源极选择晶体管联接到第二源极选择线SSL2。在另一实施方式中，单元串CS11’至CS1m’和CS21’至CS2m’的源极选择晶体管可共同联接到一条源极选择线。
各个单元串的第一存储器单元MC1至第n存储器单元MCn串联连接在源极选择晶体管SST与漏极选择晶体管DST之间。第一存储器单元MC1至第n存储器单元MCn的栅极分别联接到第一字线WL1至第n字线WLn。
各个单元串的漏极选择晶体管DST联接在对应位线与存储器单元MC1至MCn之间。布置在行方向上的单元串的漏极选择晶体管联接到在行方向上延伸的漏极选择线。第一行上的单元串CS11’至CS1m’的漏极选择晶体管联接到第一漏极选择线DSL1。第二行上的单元串CS21’至CS2m’的漏极选择晶体管联接到第二漏极选择线DSL2。
因此，除了从图5中的各个单元串排除管式晶体管PT之外，图5的存储块BLKb具有与图4的存储块BLKa相似的电路。
在另一实施方式中，代替第一位线BL1至第m位线BLm，可提供偶数位线和奇数位线。另外，布置在行方向上的单元串CS11’至CS1m’或CS21’至CS2m’当中的偶数单元串可分别联接到偶数位线，布置在行方向上的单元串CS11’至CS1m’或CS21’至CS2m’当中的奇数单元串可分别联接到奇数位线。
在实施方式中，第一存储器单元MC1至第n存储器单元MCn中的至少一个可用作虚拟存储器单元。例如，可提供虚拟存储器单元以减小源极选择晶体管SST与存储器单元MC1至MCp之间的电场。另选地，可提供虚拟存储器单元以减小漏极选择晶体管DST与存储器单元MCp+1至MCn之间的电场。当提供较大数量的虚拟存储器单元时，存储块BLKb的操作的可靠性改进。另一方面，存储块BLKb的大小增加。当虚拟存储器单元的数量减少时，存储块BLKb的大小减小。另一方面，存储块BLKb的操作的可靠性可劣化。
为了有效地控制虚拟存储器单元，各个虚拟存储器单元可具有所需阈值电压。在存储块BLKb的擦除操作之前或之后，可对所有或一些虚拟存储器单元执行编程操作。当在执行编程操作之后执行擦除操作时，虚拟存储器单元的阈值电压控制施加到与相应虚拟存储器单元联接的虚拟字线的电压，以使得虚拟存储器单元可具有所需阈值电压。
图6是示出根据本公开的实施方式的根据存储在存储器单元中的数据位的数量的阈值电压分布的图。
参照图6，水平轴表示根据存储器单元的状态的阈值电压，垂直轴表示存储器单元的数量。
存储器装置可以页为单位执行编程操作。联接到一条字线的多个存储器单元可构成一个页。页可以是编程操作或读操作的单位。
存储器装置可根据要存储的数据对联接到多条字线当中的所选字线的存储器单元进行编程。
在执行编程操作之前，联接到所选字线的所选存储器单元可具有与擦除状态E对应的阈值电压分布。
图6的(a)是各个存储器单元存储与一位对应的数据的情况。存储器单元可被编程为具有与擦除状态E和第一编程状态P1中的任一个对应的阈值电压。
擦除状态E可对应于数据“1”，第一编程状态P1可对应于数据“0”。然而，此约定是示例性的，可反转。即，擦除状态E可对应于数据“0”，第一编程状态P1可对应于数据“1”。
存储器装置可通过使用擦除状态E和第一编程状态P1之间的第一读电压R1执行读操作来读取存储在所选存储器单元中的数据。
图6的(b)是各个存储器单元存储与两位对应的数据的情况。存储器单元可被编程为具有与擦除状态E、第一编程状态P1、第二编程状态P2和第三编程状态P3中的任一个对应的阈值电压。
擦除状态E可对应于数据“11”，第一编程状态P1可对应于数据“10”，第二编程状态P2可对应于数据“00”，第三编程状态P3可对应于数据“01”。然而，此约定是示例性的，因此可不同地修改。
存储器装置可通过使用第一读电压R1至第三读电压R3执行读操作来读取存储在所选存储器单元中的数据。
第一读电压R1可用于将擦除状态E和第一编程状态P1彼此区分，第二读电压R2可用于将第一编程状态P1和第二编程状态P2彼此区分，第三读电压R3可用于将第二编程状态P2和第三编程状态P3彼此区分。
图6的(c)是各个存储器单元存储与三位对应的数据的情况。存储器单元可被编程为具有与擦除状态E、第一编程状态P1、第二编程状态P2、第三编程状态P3、第四编程状态P4、第五编程状态P5、第六编程状态P6和第七编程状态P7中的任一个对应的阈值电压。
擦除状态E可对应于数据“111”，第一编程状态P1可对应于数据“110”，第二编程状态P2可对应于数据“101”，第三编程状态P3可对应于数据“100”，第四编程状态P4可对应于数据“011”，第五编程状态P5可对应于数据“010”，第六编程状态P6可对应于数据“001”，第七编程状态P7可对应于数据“000”。然而，此约定是示例性的，因此可不同地修改。
存储器装置可通过使用第一读电压R1至第七读电压R7执行读操作来读取存储在所选存储器单元中的数据。
第一读电压R1可用于将擦除状态E和第一编程状态P1彼此区分，第二读电压R2可用于将第一编程状态P1和第二编程状态P2彼此区分，第三读电压R3可用于将第二编程状态P2和第三编程状态P3彼此区分，第四读电压R4可用于将第三编程状态P3和第四编程状态P4彼此区分，第五读电压R5可用于将第四编程状态P4和第五编程状态P5彼此区分，第六读电压R6可用于将第五编程状态P5和第六编程状态P6彼此区分，第七读电压R7可用于将第六编程状态P6和第七编程状态P7彼此区分。
图6的(d)是各个存储器单元存储与四位对应的数据的情况。存储器单元可被编程为具有与擦除状态E和第一编程状态P1至第十五编程状态P15中的任一个对应的阈值电压。
擦除状态E可对应于数据“1111”，第一编程状态P1可对应于数据“1110”，第二编程状态P2可对应于数据“1101”，第三编程状态P3可对应于数据“1100”，第四编程状态P4可对应于数据“1011”，第五编程状态P5可对应于数据“1010”，第六编程状态P6可对应于数据“1001”，第七编程状态P7可对应于数据“1000”。另外，第八编程状态P8可对应于数据“0111”，第九编程状态P9可对应于数据“0110”，第十编程状态P10可对应于数据“0101”，第十一编程状态P11可对应于数据“0100”，第十二编程状态P12可对应于数据“0011”，第十三编程状态P13可对应于数据“0010”，第十四编程状态P14可对应于数据“0001”，第十五编程状态P15可对应于数据“0000”。然而，此约定是示例性的，因此可不同地修改。
存储器装置可通过使用第一读电压R1至第十五读电压R15执行读操作来读取存储在所选存储器单元中的数据。
第一读电压R1可用于将擦除状态E和第一编程状态P1彼此区分，第二读电压R2可用于将第一编程状态P1和第二编程状态P2彼此区分，第三读电压R3可用于将第二编程状态P2和第三编程状态P3彼此区分，第四读电压R4可用于将第三编程状态P3和第四编程状态P4彼此区分，第五读电压R5可用于将第四编程状态P4和第五编程状态P5彼此区分，第六读电压R6可用于将第五编程状态P5和第六编程状态P6彼此区分，第七读电压R7可用于将第六编程状态P6和第七编程状态P7彼此区分，第八读电压R8可用于将第七编程状态P7和第八编程状态P8彼此区分，第九读电压R9可用于将第八编程状态P8和第九编程状态P9彼此区分，第十读电压R10可用于将第九编程状态P9和第十编程状态P10彼此区分，第十一读电压R11可用于将第十编程状态P10和第十一编程状态P11彼此区分，第十二读电压R12可用于将第十一编程状态P11和第十二编程状态P12彼此区分，第十三读电压R13可用于将第十二编程状态P12和第十三编程状态P13彼此区分，第十四读电压R14可用于将第十三编程状态P13和第十四编程状态P14彼此区分，第十五读电压R15可用于将第十四编程状态P14和第十五编程状态P15彼此区分。
图7是示出正常编程操作的图。
参照图7，正常编程操作(“正常PGM”)可包括多个编程循环PL1至PLn。即，存储器装置100可执行多个编程循环PL1至PLn，使得所选存储器单元具有与多个编程状态当中的任一个状态对应的阈值电压。多个编程循环PL1至PLn中的每一个可包括施加编程电压的编程电压施加步骤以及通过施加验证电压确定存储器单元是否已被编程为目标编程状态的验证步骤。
例如，当执行第一编程循环PL1时，在施加第一编程电压Vpgm1之后依次施加第一验证电压Vvfy1至第n验证电压Vvfyn以验证多个存储器单元的编程状态。目标编程状态为第一编程状态P1的存储器单元的验证操作可通过第一验证电压Vvfy1执行，目标编程状态为第二编程状态P2的存储器单元的验证操作可通过第二验证电压Vvfy2执行，目标编程状态为第三编程状态P3的存储器单元的验证操作可通过第三验证电压Vvfy3执行。
验证操作已通过的存储器单元被确定为处于目标编程状态，并且可在后续第二编程循环PL2中被编程禁止。即，编程禁止电压VINH可被施加到与验证操作已通过的存储器单元联接的位线。在实施方式中，编程禁止电压可以是电源电压Vcc。
阈值电压未达到其目标编程状态的存储器单元的验证操作可失败。编程允许电压PAV可被施加到与验证失败的存储器单元联接的位线。在实施方式中，编程允许电压可以是接地电压(0V)。
在第二编程循环PL2中，施加比第一编程电压Vpgm1高阶跃电压Vstep的第二编程电压Vpgm2以对其它存储器单元(即，除编程禁止存储器单元之外的那些存储器单元)进行编程。此后，与第一编程循环PL1相同地执行验证操作。在示例中，验证操作已通过可意指通过对应电压作为截止单元读取存储器单元。
在验证操作中，验证电压被施加到所选字线(至所选存储器单元的字线)，并且页缓冲器可基于通过分别联接到所选存储器单元的位线施加的电流或电压来确定存储器单元的验证操作是否已通过。
图8是示出影子编程操作的图。
影子编程操作(“影子PGM”)是对要处于与编程电压对应的目标编程状态的存储器单元进行编程并且同时对要处于与编程电压所对应的编程状态不同的任一个编程状态作为目标编程状态的其它存储器单元进行编程的操作。
影子编程操作(“影子PGM”)可包括多个编程循环PL1至PLn。即，存储器装置100可执行多个编程循环PL1至PLn，使得所选存储器单元具有与多个编程状态当中的任一个状态对应的阈值电压。多个编程循环PL1至PLn中的每一个可包括施加编程电压的编程电压施加步骤以及通过施加验证电压来确定存储器单元是否已被编程为目标编程状态的验证步骤。
图8的(a)示出联接到所选字线的一些存储器单元。
在图8中，为了例示清晰和易于描述，作为示例描述对联接到所选字线的多个存储器单元当中的第一存储器单元MC1至第四存储器单元MC4执行影子编程操作(“影子PGM”)的情况。
第一存储器单元MC1要处于第一编程状态P1作为目标编程状态，第二存储器单元MC2要处于第二编程状态P2作为目标编程状态，第三存储器单元MC3要处于第三编程状态P3作为目标编程状态，第四存储器单元MC4要处于第四编程状态P4作为目标编程状态。
在编程电压被施加到字线的同时，具有不同电平的编程控制电压可被分别施加到与第一存储器单元MC1至第四存储器单元MC4联接的位线BL1至BL4。
图8的(b)示出在多个编程循环当中的第一编程循环PL1至第五编程循环PL5中施加到字线和位线的电压。
第一位线BL1至第四位线BL4分别联接到第一存储器单元MC1至第四存储器单元MC4。在影子编程操作(“影子PGM”)中，具有不同电平的编程控制电压VBL1至VBL4可分别被施加到位线。
在第一编程循环PL1中，在编程控制电压VBL1至VBL4分别被施加到第一位线BL1至第四位线BL4之后，编程电压可被施加到所选字线。在实施方式中，编程电压可以是与第四编程状态P4对应的编程电压Vpgm(p4)。即，与执行影子编程操作(“影子PGM”)的存储器单元的目标编程状态当中最高的编程状态P4对应的编程电压可被施加到所选字线。
在实施方式中，当执行第一至第四编程循环时，后续循环中的编程电压可相对于先前编程循环中施加的编程电压增加了阶跃电压Vstep。例如，在第二编程循环中施加的编程电压可比第一编程循环中的编程电压高阶跃电压Vstep，在第三编程循环中施加的编程电压可比第二编程循环中的编程电压高阶跃电压Vstep，并且在第四编程循环中施加的编程电压可比第三编程循环中的编程电压高阶跃电压Vstep。
在施加编程电压Vpgm(p4)之后，验证电压Vvfy1至Vvfyn可被施加到所选字线。具体地，第一验证电压Vvfy1至第四验证电压Vvfy4被依次施加到所选字线以验证第一存储器单元MC1至第四存储器单元MC4中的每一个的编程状态。目标编程状态为第一编程状态P1的存储器单元的验证操作可通过第一验证电压Vvfy1执行，目标编程状态为第二编程状态P2的存储器单元的验证操作可通过第二验证电压Vvfy2执行，目标编程状态为第三编程状态P3的存储器单元的验证操作可通过第三验证电压Vvfy3执行，目标编程状态为第四编程状态P4的存储器单元的验证操作可通过第四验证电压Vvfy4执行。
在图8中，假设在第一编程循环PL1中第一存储器单元MC1的验证操作通过。因此，在第二编程循环PL2中，编程禁止电压VINH被施加到与验证操作已通过的第一存储器单元MC1联接的位线BL1。在第一编程循环PL1中施加的编程控制电压VBL2至VBL4被施加到与验证操作未通过的存储器单元联接的位线BL2至BL4。
假设在第二编程循环PL2中第二存储器单元MC2的验证操作通过。因此，在第三编程循环PL3中，编程禁止电压VINH被施加到与验证操作已通过的存储器单元MC1和MC2联接的位线BL1和BL2。在第一编程循环PL1中施加的编程控制电压VBL3和VBL4被施加到与验证操作未通过的存储器单元MC3和MC4联接的位线BL3和BL4。在编程禁止电压VINH以及编程控制电压VBL3和VBL4被施加到位线BL1至BL4之后，编程电压可被施加到所选字线。
假设在第三编程循环PL3中第三存储器单元MC3的验证操作通过。因此，在第四编程循环PL4中，编程禁止电压VINH被施加到与验证操作已通过的存储器单元MC1至MC3联接的位线BL1至BL3。在第一编程循环PL1中施加的编程控制电压VBL4被施加到与验证操作未通过的存储器单元联接的位线BL4。在编程禁止电压VINH和编程控制电压VBL4被施加到位线BL1至BL4之后，编程电压可被施加到所选字线。
假设在第四编程循环PL4中第四存储器单元MC4的验证操作通过。因此，在第五编程循环PL5中，编程禁止电压VINH被施加到与验证操作已通过的存储器单元MC1至MC4联接的位线BL1至BL4。
参照图8，通过影子编程操作(“影子PGM”)，在与第四编程状态P4对应的编程电压被施加到所选字线的同时，具有第一编程状态P1至第四编程状态P4作为目标编程状态的存储器单元MC1至MC4可被同时编程。
图9是示出根据本公开的实施方式的编程方法的图。
在图9中，作为示例，描述在联接到所选字线的多个存储器单元当中，对第一存储器单元MC1至第四存储器单元MC4执行影子编程操作(“影子PGM”)，并且对第五存储器单元MC5和第六存储器单元MC6执行正常编程操作(“正常PGM”)的情况。第一存储器单元MC1至第六存储器单元MC6可分别联接到第一位线BL1至第六位线BL6。
第一存储器单元MC1要处于第一编程状态P1作为目标编程状态，第二存储器单元MC2要处于第二编程状态P2作为目标编程状态，第三存储器单元MC3要处于第三编程状态P3作为目标编程状态，第四存储器单元MC4要处于第四编程状态P4作为目标编程状态，第五存储器单元MC5要处于第五编程状态P5作为目标编程状态，第六存储器单元MC6要处于第六编程状态P6作为目标编程状态。
图9示出在多个编程循环当中的第一编程循环PL1至第七编程循环PL7中施加到字线和位线的电压。
分别联接到第一位线BL1至第四位线BL4的第一存储器单元MC1至第四存储器单元MC4可根据参照图8描述的影子编程操作(“影子PGM”)来编程。
在图9中，第一存储器单元MC1至第四存储器单元MC4的验证操作分别在第一编程循环PL1至第四编程循环PL4中通过。因此，在第五编程循环PL5至第七编程循环PL7中，编程禁止电压VINH可被施加到与验证操作已通过的存储器单元MC1至MC4联接的位线BL1至BL4。在编程禁止电压VINH被施加到位线BL1至BL4之后，编程电压可被施加到所选字线。
在第五编程循环PL5中，对第五存储器单元MC5执行正常编程操作(“正常PGM”)。
与第五编程状态P5对应的编程电压Vpgm(p5)可被施加到所选字线“所选WL”。在施加编程电压的同时，编程允许电压PAV(例如，接地电压)可被施加到与第五存储器单元MC5和第六存储器单元MC6联接的各条位线。
在第五编程循环PL5中，第五存储器单元MC5的验证操作通过。
在第六编程循环PL6中，对第六存储器单元MC6执行正常编程操作(“正常PGM”)。
编程禁止电压VINH被施加到与验证操作已通过的存储器单元MC1至MC5联接的位线BL1至BL5。编程允许电压PAV被施加到与验证操作未通过的存储器单元MC6联接的位线BL6。
在电压被施加到位线之后，编程电压可被施加到所选字线“所选WL”。在实施方式中，在第六编程循环中施加的编程电压可以是与第六编程状态P6对应的编程电压Vpgm(p6)。
在施加编程电压之后，验证电压Vvfy1至Vvfyn可被施加到所选字线“所选WL”。具体地，第一验证电压Vvfy1至第六验证电压Vvfy6被依次施加到所选字线以验证第一存储器单元MC1至第六存储器单元MC6中的每一个的编程状态。目标编程状态为第一编程状态P1的存储器单元的验证操作可通过第一验证电压Vvfy1执行，目标编程状态为第二编程状态P2的存储器单元的验证操作可通过第二验证电压Vvfy2执行，目标编程状态为第三编程状态P3的存储器单元的验证操作可通过第三验证电压Vvfy3执行，目标编程状态为第四编程状态P4的存储器单元的验证操作可通过第四验证电压Vvfy4执行，目标编程状态为第五编程状态P5的存储器单元的验证操作可通过第五验证电压Vvfy5执行，目标编程状态为第六编程状态P6的存储器单元的验证操作可通过第六验证电压Vvfy6执行。
在第六编程循环PL6中，第六存储器单元MC6的验证操作通过。
图10是示出根据本公开的实施方式的执行影子编程操作的存储器单元组的图。
在图10中，作为示例，多条字线当中的所选字线是第二字线“第2WL”。另外作为示例，在图10中，联接到所选字线“第2WL”以及第一位线BL1至第十位线BL10的第一至第十存储器单元要处于第一编程状态P1至第十编程状态P10作为目标编程状态。
联接到所选字线的存储器单元可被划分成第一存储器单元组Group1和第二存储器单元组Group2。图10示出第一至第五存储器单元作为第一存储器单元组Group1以及第六至第十存储器单元作为第二存储器单元组Group2。
图10所示的各个存储器单元可以是能够存储四个数据位的四级单元(QLC)。QLC可对应于擦除状态和第一编程状态P1至第十五编程状态P15当中的任一个状态。
根据图10的实施方式，要执行影子编程操作(“影子PGM”)的存储器单元的目标编程状态可被确定为多个编程状态当中的至少两个连续的编程状态。例如，第一存储器单元组Group1可包括要处于第一编程状态P1至第五编程状态P5中的任一个作为目标编程状态的第一至第五存储器单元。第二存储器单元组Group2可包括要处于第六编程状态P6至第十编程状态P10中的任一个作为目标编程状态的第六至第十存储器单元。可对第一存储器单元组Group1中所包括的存储器单元执行影子编程操作(“影子PGM”)，并且可对第二存储器单元组Group2中所包括的存储器单元执行正常编程操作(“正常PGM”)。
随着存储器单元要处于P1至P10编程状态当中的越高的编程状态，其阈值电压变得越高。
在影子编程操作(“影子PGM”)期间，与执行影子编程操作(“影子PGM”)的第一至第五存储器单元的目标编程状态(例如，编程状态P1至P5)当中的最高目标编程状态(例如，编程状态P5)对应的编程电压可被施加到所选字线。
用于影子编程操作(“影子PGM”)的编程控制电压(PGM控制电压)VBL1至VBL5可被施加到与第一存储器单元组Group1中的第一至第五存储器单元联接的位线BL1至BL5。PGM控制电压VBL1至VBL5可根据目标编程状态P1至P5而具有不同的电平。在实施方式中，PGM控制电压VBL1至VBL5中的每一个的电平可根据联接到对应位线的存储器单元的目标编程状态P1至P5与施加到所选字线的编程电压所对应的编程状态P5之间的阈值电压的差异来确定。
施加到第一位线BL1的PGM控制电压VBL1可具有最高电压电平，施加到第五位线BL5的PGM控制电压VBL5可具有最低电压电平。即，随着联接到位线的存储器单元的目标编程状态变得越低，可施加具有越高电压电平的PGM控制电压。
编程允许电压(PGM允许电压)PAV可被施加到与第二存储器单元组Group2中所包括的第六至第十存储器单元联接的位线。在实施方式中，PGM允许电压可以是接地电压(0V)。当对联接到第一位线BL1至第五位线BL5的存储器单元的编程验证操作通过时，可对联接到第六位线BL6至第十位线BL10的第六至第十存储器单元执行正常编程操作(“正常PGM”)。
图11是示出根据本公开的另一实施方式的执行影子编程操作的存储器单元组的图。
在图11中，假设多条字线当中的所选字线为第二字线“第2WL”。在图10中，假设联接到所选字线“第2WL”和第一位线BL1至第十位线BL10的第一至第十存储器单元要处于第一编程状态P1至第十编程状态P10作为目标编程状态。
联接到所选字线的存储器单元可被划分成第一存储器单元组Group1和第二存储器单元组Group2。图11示出第四至第八存储器单元作为第一存储器单元组Group1，第一至第三以及第九和第十存储器单元作为第二存储器单元组Group2。可对Group1中的存储器单元执行影子编程操作(“影子PGM”)，可对存储器单元Group2执行正常编程操作(“正常PGM”)。
图11所示的各个存储器单元可以是能够存储四个数据位的四级单元(QLC)。QLC可对应于擦除状态和第一编程状态P1至第十五编程状态P15当中的任一个状态。
根据图11的实施方式，要执行影子编程操作(“影子PGM”)的存储器单元的目标编程状态可被确定为多个编程状态当中的至少两个连续的编程状态。例如，第一存储器单元组Group1可包括要处于第四编程状态P4至第八编程状态P8中的任一个作为目标编程状态的存储器单元。第二存储器单元组Group2可包括要处于第一编程状态P1至第三编程状态P3和第九编程状态P9至第十五编程状态P15中的任一个作为目标编程状态的存储器单元。可对第一存储器单元组Group1中所包括的存储器单元执行影子编程操作(“影子PGM”)，可对第二存储器单元组Group2中所包括的存储器单元执行正常编程操作(“正常PGM”)。
随着存储器单元要处于P1至P10编程状态当中的越高编程状态，其阈值电压变得越高。
在影子编程操作(“影子PGM”)期间，与执行影子编程操作(“影子PGM”)的第四至第八存储器单元的目标编程状态(例如，P4至P8)当中的最高目标编程状态(例如，P8)对应的编程电压可被施加到所选字线。
用于影子编程操作(“影子PGM”)的编程控制电压(PGM控制电压)VBL4至VBL8可被施加到与第一存储器单元组Group1中的第四至第八存储器单元联接的位线BL4至BL8。根据目标编程状态P4至P8，PGM控制电压VBL4至VBL8可具有不同的电平。在实施方式中，PGM控制电压P4至P8中的每一个的电平可根据联接到对应位线的存储器单元的目标编程状态P4至P8与施加到所选字线的编程电压所对应的编程状态P8之间的阈值电压的差异来确定。
在PGM控制电压当中，施加到第四位线BL4的PGM控制电压VBL4可具有最高电压电平，施加到第八位线BL8的PGM控制电压VBL8可具有最低电压电平。即，随着联接到位线的存储器单元的目标编程状态变得越低，可施加具有越高电压电平的PGM控制电压。
编程允许电压(PGM允许电压)PAV可被施加到与第二存储器单元组Group2中的第一至第三以及第九和第十存储器单元联接的位线BL1至BL3、BL9和BL10。在实施方式中，PGM允许电压可以是接地电压(0V)。当对联接到第一位线BL1至第三位线BL3的存储器单元的编程验证操作通过时，可对联接到第四位线BL4至第八位线BL8的存储器单元执行影子编程操作(“影子PGM”)。当对联接到第四位线BL4至第八位线BL8的存储器单元的编程验证操作通过时，可对联接到第九位线BL9和第十位线BL10的存储器单元执行正常编程操作(“正常PGM”)。
图12是示出根据本公开的实施方式的存储器装置的操作的图。
参照图12，在步骤S1201中，存储器装置可设定与联接到所选字线的多个存储器单元联接的位线的电压。要施加到位线的电压可对应于编程允许电压、编程控制电压或编程禁止电压中的任一个。
在步骤S1203中，存储器装置可将编程电压施加到所选字线。编程电压允许多个存储器单元被编程为与编程电压对应的编程状态。
在步骤S1205中，存储器装置可对存储器单元执行验证操作。在验证操作中，存储器装置确定联接到所选字线的多个存储器单元是否具有与目标编程状态对应的阈值电压。当联接到所选字线的所有存储器单元的验证操作通过时，编程操作结束。当存在验证操作未通过的存储器单元时，存储器装置的操作进行至步骤S1207。
在步骤S1207中，存储器装置将编程禁止电压VINH施加到与验证操作已通过的存储器单元联接的位线。先前施加的位线电压可再次被施加到其它存储器单元。
在步骤S1209中，存储器装置可将编程电压增加阶跃电压。然后操作进行至步骤S1203。
图13是示出根据本公开的实施方式的存储器装置的操作的图。
图13是详细示出图12的步骤S1201的图。
在步骤S1301中，存储器装置确定联接到所选字线的存储器单元是否为要执行影子编程操作(“影子PGM”)的存储器单元。
在步骤S1305中，当联接到所选字线的存储器单元是要执行影子编程操作(“影子PGM”)的存储器单元时，存储器装置将编程控制电压施加到与存储器单元联接的位线。在实施方式中，各个编程控制电压的电平可根据联接到对应位线的存储器单元的目标编程状态与施加到所选字线的编程电压所对应的编程状态之间的阈值电压的差异来确定。
在步骤S1303中，当联接到所选字线的存储器单元不是要执行影子编程操作(“影子PGM”)的存储器单元时，存储器装置将编程允许电压施加到与存储器单元联接的位线。在实施方式中，编程允许电压可以是接地电压0V。
可在通过执行步骤S1303和S1305将位线电压分别施加到与所选字线联接的所有存储器单元的位线之后执行编程循环。
图14是示出图1的存储控制器200的另一实施方式的图。
存储控制器1000联接到主机和存储器装置。存储控制器1000被配置为响应于从主机接收的请求而访问存储器装置。例如，存储控制器1000被配置为控制存储器装置的读操作、编程操作、擦除操作和后台操作。存储控制器1000被配置为在存储器装置和主机之间提供接口。存储控制器1000被配置为驱动用于控制存储器装置的固件。
参照图14，存储控制器1000可包括处理器1010、存储器缓冲器1020、纠错码(ECC)电路1030、主机接口1040、缓冲控制电路1050、存储器接口1060和总线1070。
总线1070可被配置为在存储控制器1000的组件之间提供通道。
处理器1010可控制存储控制器1000的总体操作并执行逻辑操作。处理器1010可通过主机接口1040与外部主机通信，并且通过存储器接口1060与存储器装置通信。另外，处理器1010可通过缓冲控制电路1050与存储器缓冲器1020通信。处理器1010可使用存储器缓冲器1020作为工作存储器、高速缓存存储器或缓冲存储器来控制存储装置的操作。
处理器1010可执行闪存转换层(FTL)的功能。处理器1010可通过FTL将主机所提供的逻辑块地址(LBA)转换为物理块地址(PBA)。FTL可使用映射表来接收LBA以转换为PBA。根据映射单位存在FTL的多个地址映射方法。代表性地址映射方法包括页映射方法、块映射方法和混合映射方法。
处理器1010被配置为将从主机接收的数据随机化。例如，处理器1010可使用随机化种子将从主机接收的数据随机化。将随机化的数据作为要存储的数据提供给存储器装置以编程在存储器单元阵列中。
在读操作中，处理器1010被配置为将从存储器装置接收的数据去随机化。例如，处理器1010可使用去随机化种子将从存储器装置接收的数据去随机化。去随机化的数据可被输出到主机。
在实施方式中，处理器1010可使用软件或固件来执行随机化和去随机化。
存储器缓冲器1020可用作处理器1010的工作存储器、高速缓存存储器或缓冲存储器。存储器缓冲器1020可存储由处理器1010执行的代码和命令。存储器缓冲器1020可包括静态RAM(SRAM)或动态RAM(DRAM)。
ECC电路1030可执行ECC操作。ECC电路1030可对要通过存储器接口1060写到存储器装置中的数据执行ECC编码。ECC编码的数据可通过存储器接口1060被传送到存储器装置。ECC电路1030可对通过存储器接口1060从存储器装置接收的数据执行ECC解码。在示例中，ECC电路1030可作为存储器接口1060的组件被包括在存储器接口1060中。
主机接口1040可在处理器1010的控制下与外部主机通信。主机接口1040可使用诸如通用串行总线(USB)、串行AT附件(SATA)、高速芯片间(HSIC)、小型计算机系统接口(SCSI)、火线、外围组件互连(PCI)、高速PCI(PCIe)、高速非易失性存储器(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插存储器模块(DIMM)、注册DIMM(RDIMM)和负载减少DIMM(LRDIMM)的各种通信协议中的至少一种来与主机通信。
缓冲控制电路1050被配置为在处理器1010的控制下控制存储器缓冲器1020。
存储器接口1060被配置为在处理器1010的控制下与存储器装置通信。存储器接口1060可通过通道来与存储器装置通信命令、地址和数据。
在示例中，存储控制器1000可不包括存储器缓冲器1020和缓冲控制电路1050，其中的一者或二者可单独地设置，或者一者或二者的功能可与存储器缓冲器1020分布。
在示例中，处理器1010可使用代码来控制存储控制器1000的操作。处理器1010可从设置在存储控制器1000中的非易失性存储器装置(例如，只读存储器(ROM))加载代码。在另一示例中，处理器1010可通过存储器接口1060从存储器装置加载代码。
在示例中，存储控制器1000的总线1070可被划分成控制总线和数据总线。数据总线可被配置为在存储控制器1000中发送数据，控制总线可配置为在存储控制器1000中发送诸如命令和地址的控制信息。数据总线和控制总线彼此分离以彼此不干扰或影响。数据总线可联接到主机接口1040、缓冲控制电路1050、ECC电路1030和存储器接口1060。控制总线可联接到主机接口1040、处理器1010、缓冲控制电路1050、存储器缓冲器1020和存储器接口1060。
图15是示出根据本公开的实施方式的可应用存储装置的存储卡系统的框图。
参照图15，存储卡系统2000包括存储控制器2100、存储器装置和连接器2300。
存储控制器2100联接到存储器装置2200。存储控制器2100被配置为访问存储器装置2200。例如，存储控制器2100被配置为控制存储器装置2200的读操作、写操作、擦除操作和后台操作。存储控制器2100被配置为在存储器装置2200和主机之间提供接口。存储控制器2100被配置为驱动用于控制存储器装置2200的固件。存储器装置2200可与参照图2描述的存储器装置100相同地实现。
在示例中，存储控制器2100可包括诸如随机存取存储器(RAM)、处理器、主机接口、存储器接口和ECC电路的组件。
存储控制器2100可通过连接器2300与外部装置通信。存储控制器2100可根据特定通信协议与外部装置(例如，主机)通信。在示例中，存储控制器2100可通过诸如通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、高速PCI(PCIe)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、小型计算机系统接口(SCSI)、增强小型磁盘接口(ESDI)、集成驱动电子设备(IDE)、火线、通用闪存(UFS)、Wi-Fi、蓝牙和NVMe的各种通信协议中的至少一种与外部装置通信。
在示例中，存储器装置2200可被实现为诸如电可擦除可编程ROM(EPROM)、NAND闪存、NOR闪存、相变RAM(PRAM)、电阻式RAM(ReRAM)、铁电RAM(FRAM)和自旋转移扭矩磁性RAM(STT-MRAM)的各种非易失性存储器装置中的任一种。
存储控制器2100和存储器装置2200可被集成到单个半导体装置中以构成诸如PC卡(个人计算机存储卡国际协会(PCMCIA))、紧凑闪存(CF)卡、智能媒体卡(SM和SMC)、记忆棒、多媒体卡(MMC、RS-MMC、MMCmicro和eMMC)、SD卡(SD、miniSD、microSD和SDHC)和/或通用闪存(UFS)的存储卡。
图16是示例性地示出根据本公开的实施方式的可应用存储装置的固态驱动器(SSD)系统的框图。
参照图16，SSD系统3000包括主机3100和SSD 3200。SSD 3200通过信号连接器3001与主机3100交换信号SIG，并通过电源连接器3002接收电力PWR。SSD 3200包括SSD控制器3210、多个闪存3221至322n、辅助电源3230和缓冲存储器3240。
在实施方式中，SSD控制器3210可用作参照图1描述的存储控制器200。
SSD控制器3210可响应于从主机3100接收的信号SIG而控制多个闪存3221至322n。在示例中，信号SIG可基于主机3100和SSD 3200之间的接口。例如，信号SIG可由诸如通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、高速PCI(PCIe)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、小型计算机系统接口(SCSI)、增强小型磁盘接口(ESDI)、集成驱动电子设备(IDE)、火线、通用闪存(UFS)、Wi-Fi、蓝牙和NVMe的至少一个接口限定。
辅助电源3230通过电源连接器3002联接到主机3100。当来自主机3100的电力供应不顺畅时，辅助电源3230可提供SSD 3200的电力。在示例中，辅助电源3230可被设置在SSD3200中，或者设置在SSD 3200外部。例如，辅助电源3230可设置在主板上，并且向SSD 3200提供辅助电力。
缓冲存储器3240作为SSD 3200的缓冲存储器操作。例如，缓冲存储器3240可暂时地存储从主机3100接收的数据或者从多个闪存3221至322n接收的数据，或者暂时地存储闪存3221至322n的元数据(例如，映射表)。缓冲存储器3240可包括诸如DRAM、SDRAM、DDRSDRAM、LPDDR SDRAM和GRAM的易失性存储器或者诸如FRAM、ReRAM、STT-MRAM和PRAM的非易失性存储器。
图17是示出根据本公开的实施方式的可应用存储装置的用户系统的框图。
参照图17，用户系统4000包括应用处理器4100、存储器模块4200、网络模块4300、存储模块4400和用户接口4500。
应用处理器4100可驱动包括在用户系统4000中的组件、操作系统(OS)、用户程序等。在示例中，应用处理器4100可包括用于控制包括在用户系统4000中的组件、接口、图形引擎等的控制器。应用处理器4100可作为系统芯片(SoC)提供。
存储器模块4200可作为用户系统4000的主存储器、工作存储器、缓冲存储器或高速缓存存储器操作。存储器模块4200可包括诸如DRAM、SDRAM、DDR SDRAM、DDR2SDRM、DDR3SDRAM、LPDDR SDRAM、LPDDR2SDRAM和LPDDR3SDRAM的易失性随机存取存储器或者诸如PRAM、ReRAM、MRAM和FRAM的非易失性随机存取存储器。在示例中，应用处理器4100和存储器模块4200可通过基于叠层封装(PoP)进行封装来作为一个半导体封装提供。
网络模块4300可与外部装置通信。在示例中，网络模块4300可支持诸如码分多址(CDMA)、全球移动通信系统(GSM)、宽带CDMA(WCDMA)、CDMA-2000、时分多址(TDMA)、长期演进(LTE)、Wimax、WLAN、UWB、蓝牙和Wi-Fi的无线通信。在示例中，网络模块4300可被包括在应用处理器4100中。
存储模块4400可存储数据。例如，存储模块4400可存储从应用处理器4100接收的数据。另选地，存储模块4400可将存储在其中的数据发送到应用处理器4100。在示例中，存储模块4400可利用诸如相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、NAND闪存、NOR闪存或具有三维结构的NAND闪存的非易失性半导体存储器装置来实现。在示例中，存储模块4400可作为诸如用户系统4000的存储卡或外部驱动器的可移除驱动器来提供。
例如，存储模块4400可包括多个非易失性存储器装置，所述多个非易失性存储器装置可与参照图2至图5描述的存储器装置相同地操作。存储模块4400可与参照图1描述的存储装置50相同地操作。
用户接口4500可包括用于向应用处理器4100输入数据或命令或者向外部装置输出数据的接口。在示例中，用户接口4500可包括诸如键盘、键区、按钮、触摸面板、触摸屏、触摸板、触摸球、相机、麦克风、陀螺仪传感器、振动传感器和压电元件的用户输入接口。用户接口4500可包括诸如液晶显示器(LCD)、有机发光二极管(OLED)显示装置、有源矩阵OLED(AMOLED)显示装置、LED、扬声器和电机的用户输出接口。
根据本公开，提供了一种具有改进的编程操作速度的存储器装置以及该存储器装置的操作方法。
本文公开了各种实施方式，尽管采用了特定术语，但是其在一般和描述性意义上使用并解释，而非为了限制。在一些情况下，对于本领域技术人员而言将显而易见的是，自提交本申请起，除非另外明确地指示，否则结合特定实施方式描述的特征、特性和/或元件可单独使用或者与结合其它实施方式描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解，在不脱离如以下权利要求书中所阐述的本公开的精神和范围的情况下，可进行形式和细节上的各种改变。
相关申请的交叉引用
本申请要求2018年4月19日提交的韩国专利申请号10-2018-0045725的优先权，其完整公开通过引用整体并入本文。

Claims (19)

1.一种存储器装置，该存储器装置包括：
存储器单元阵列，该存储器单元阵列包括分别联接到多条字线的多个存储器单元；
外围电路，该外围电路被配置为执行至少一个编程循环，所述至少一个编程循环包括将编程电压施加到与所述多条字线当中的所选字线联接的所选存储器单元以及确定所述所选存储器单元是否已被完全编程；以及
控制逻辑，该控制逻辑被配置为控制所述外围电路在所述编程电压被施加到所述所选字线的同时，将根据目标编程状态而设置的不同电平的编程控制电压施加到分别与所述所选存储器单元当中的第一存储器单元组中的存储器单元联接的位线并将与所述目标编程状态无关地被设置在预定电平的编程允许电压施加到分别与所述所选存储器单元当中的第二存储器单元组中的存储器单元联接的位线。
2.根据权利要求1所述的存储器装置，其中，所述所选存储器单元具有第一编程状态至第n编程状态当中的任一个编程状态作为目标编程状态，其中n是大于1的自然数，
其中，所述编程电压对应于所述第一存储器单元组中的存储器单元的所述目标编程状态当中的最高编程状态。
3.根据权利要求1所述的存储器装置，其中，所述控制逻辑控制所述外围电路将编程禁止电压施加到与所述所选存储器单元当中的被确定为已被完全编程的存储器单元联接的位线。
4.根据权利要求1所述的存储器装置，其中，所述第一存储器单元组中的存储器单元具有第一编程状态至第k编程状态当中的任一个编程状态作为目标编程状态，其中k是大于1的自然数，并且
所述第二存储器单元组中的存储器单元具有第(k+1)编程状态至第n编程状态当中的任一个编程状态作为目标编程状态，其中n是大于(k+1)的自然数。
5.根据权利要求1所述的存储器装置，其中，所述第一存储器单元组中的存储器单元具有第p编程状态至第q编程状态当中的任一个编程状态作为目标编程状态，其中p是大于1且小于q的自然数，并且q是大于p的自然数，并且
所述第二存储器单元组中的存储器单元具有第一编程状态至第n编程状态当中除了第p编程状态至第q编程状态之外的编程状态作为目标编程状态，其中n是大于q的自然数。
6.根据权利要求1所述的存储器装置，其中，每当所述至少一个编程循环重复时，所述编程电压增加阶跃电压。
7.根据权利要求6所述的存储器装置，其中，当所述第一存储器单元组中的存储器单元的目标编程状态为低时，所述编程控制电压具有高电平。
8.根据权利要求1所述的存储器装置，其中，在施加所述编程电压的同时，在所述至少一个编程循环中的第一编程循环中施加所述编程控制电压。
9.根据权利要求8所述的存储器装置，其中，每当所述至少一个编程循环重复时，所述编程电压增加阶跃电压。
10.根据权利要求8所述的存储器装置，其中，所述控制逻辑控制所述外围电路将编程禁止电压施加到与所述第一存储器单元组中的多个存储器单元当中的被确定为已被完全编程的存储器单元联接的位线。
11.一种操作存储器装置的方法，该存储器装置包括分别联接到多条字线的多个存储器单元，所述方法包括以下步骤：
执行至少一个编程循环，所述至少一个编程循环包括将编程电压施加到与所述多条字线当中的所选字线联接的所选存储器单元以及确定所述所选存储器单元是否已被完全编程；以及
在所述编程电压被施加到所述所选字线的同时，将不同电平的编程控制电压施加到分别与所述所选存储器单元当中的第一存储器单元组中的存储器单元联接的位线，并将编程允许电压施加到分别与所述所选存储器单元当中的第二存储器单元组中的存储器单元联接的位线，
其中，根据目标编程状态来设置所述不同电平的编程控制电压，并且与所述目标编程状态无关地将所述编程允许电压设置在预定电平。
12.根据权利要求11所述的方法，其中，在施加所述编程电压的步骤中，施加与第一编程状态至第n编程状态当中的最高编程状态对应的电压，其中n是大于1的自然数。
13.根据权利要求11所述的方法，其中，施加所述编程控制电压的步骤包括以下步骤：将编程禁止电压施加到与所述所选存储器单元当中的被确定为已被完全编程的存储器单元联接的位线。
14.根据权利要求11所述的方法，其中，执行所述至少一个编程循环的步骤包括以下步骤：
施加编程控制电压，使得所述第一存储器单元组中的存储器单元具有第一编程状态至第k编程状态当中的任一个编程状态作为目标编程状态，其中k是大于1的自然数；以及
施加编程允许电压，使得所述第二存储器单元组中的存储器单元具有第(k+1)编程状态至第n编程状态当中的任一个编程状态作为目标编程状态，其中n是大于(k+1)的自然数。
15.根据权利要求11所述的方法，其中，执行所述至少一个编程循环的步骤包括以下步骤：
施加编程控制电压，使得所述第一存储器单元组中的存储器单元具有第p编程状态至第q编程状态当中的任一个编程状态作为目标编程状态，其中p是大于1且小于q的自然数，并且q是大于p的自然数；以及
施加编程允许电压，使得包括在所述第二存储器单元组中的存储器单元具有第一编程状态至第n编程状态当中除了第p编程状态至第q编程状态之外的编程状态作为目标编程状态，其中n是大于q的自然数。
16.根据权利要求11所述的方法，其中，在施加所述编程电压的步骤中，每当所述至少一个编程循环重复时，所述编程电压增加阶跃电压。
17.根据权利要求16所述的方法，其中，施加所述编程控制电压的步骤包括以下步骤：当所述第一存储器单元组中的存储器单元的目标编程状态为低时，施加高电压电平。
18.根据权利要求11所述的方法，其中，执行所述至少一个编程循环的步骤包括以下步骤：在所述编程电压被施加的同时，在所述至少一个编程循环中的第一编程循环中施加所述编程控制电压。
19.根据权利要求18所述的方法，其中，在施加所述编程电压的步骤中，每当所述至少一个编程循环重复时，所述编程电压增加阶跃电压，并且
施加所述编程允许电压的步骤包括以下步骤：将编程禁止电压施加到与被确定为已被完全编程的存储器单元联接的位线。
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