KR102601143B1 - 메모리 컨트롤러 및 그 동작 방법 - Google Patents

메모리 컨트롤러 및 그 동작 방법 Download PDF

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Abstract

본 기술은 전자 장치에 관한 것으로 향상된 동작 속도를 갖는 저장 장치는 복수의 페이지들을 포함하는 메모리 장치를 제어하는 메모리 컨트롤러에 있어서, 상기 복수의 페이지들 중 선택된 페이지에 대한 리드 커맨드의 종류를 나타내는 커맨드 정보를 생성하는 커맨드 분석부 및 상기 커맨드 정보를 기초로, 상기 리드 커맨드에 대응하는 리드 동작 동안 상기 선택된 페이지에 포함된 복수의 메모리 셀들의 채널을 초기화 하기 위한 채널 초기화 시간을 결정하는 초기화 시간 결정부를 포함하는 메모리 컨트롤러를 포함한다.

Description

메모리 컨트롤러 및 그 동작 방법{MEMORY CONTROLLER AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 메모리 컨트롤러 및 그 동작 방법에 관한 것이다.
저장 장치는 컴퓨터, 스마트폰, 스마트패드 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 저장 장치는 데이터를 저장하는 장치에 따라, 하드 디스크 드라이브(HDD, Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치와 솔리드 스테이트 드라이브(SSD, Solid State Drive), 메모리 카드 등과 같이 반도체 메모리, 특히 불휘발성 메모리에 데이터를 저장하는 장치를 포함한다.
저장 장치는 데이터가 저장되는 메모리 장치와 메모리 장치에 데이터를 저장하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리와 불휘발성 메모리로 구분될 수 있다. 여기서 불휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등을 포함한다.
본 발명의 실시 예는 향상된 동작 속도를 갖는 저장 장치 및 그 동작 방법을 제공한다.
본 발명의 실시 예에 따른 메모리 컨트롤러는, 복수의 페이지들을 포함하는 메모리 장치를 제어하는 메모리 컨트롤러에 있어서, 상기 복수의 페이지들 중 선택된 페이지에 대한 리드 커맨드의 종류를 나타내는 커맨드 정보를 생성하는 커맨드 분석부; 및 상기 커맨드 정보에 따라 상기 리드 커맨드에 대응하는 리드 동작 시, 상기 선택된 페이지에 포함된 복수의 메모리 셀들의 채널을 초기화 하기 위한 채널 초기화 시간을 결정하는 초기화 시간 결정부를 포함한다.
본 발명의 실시 예에 따른 메모리 컨트롤러의 동작방법은, 복수의 페이지들을 포함하는 메모리 장치를 제어하는 메모리 컨트롤러의 동작 방법에 있어서, 상기 복수의 페이지들 중 선택된 페이지에 대한 리드 커맨드의 종류를 나타내는 커맨드 정보를 생성하는 단계 및 상기 커맨드 정보에 따라 상기 리드 커맨드에 대응하는 리드 동작 시, 상기 선택된 페이지에 포함된 복수의 메모리 셀들의 채널을 초기화 하기 위한 채널 초기화 시간을 결정하는 단계를 포함한다.
본 기술에 따르면, 향상된 동작 속도를 갖는 저장 장치 및 그 동작 방법이 제공된다.
도 1은 저장 장치를 설명하기 위한 블록도이다.
도 2는 도 1의 초기화 시간 제어부의 구조를 설명하기 위한 도면이다.
도 3은 도 2의 초기화 시간 결정부의 구조를 설명하기 위한 도면이다.
도 4는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 5는 도 4의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 6은 도 5의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 7은 도 5의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 8은 본 발명의 실시 예에 따른 메모리 셀의 채널 초기화 방법을 설명하기 위한 도면이다.
도 9는 페이지를 리드 하는 방법을 설명하기 위한 도면이다.
도 10은 도 9를 참조하여 설명된 실시 예와 대비되는 하프 페이지를 리드 하는 방법을 설명하기 위한 도면이다.
도 11은 도 9를 참조하여 설명된 실시 예를 상세하게 설명하기 위한 도면이다.
도 12는 도 11을 참조하여 설명된 실시예와 대비되는 캐쉬 리드를 설명하기 위한 도면이다.
도 13은 싱글 플레인에 포함된 페이지를 리드하는 방법 및 멀티 플레인에 포함된 페이지들을 리드 방법을 설명하기 위한 도면이다.
도 14는 메모리 셀들의 채널을 초기화 하기 위해 설정되는 오프셋이 포함된 오프셋 테이블을 설명하기 위한 도면이다.
도 15는 도 1의 메모리 장치의 핀 구성을 설명하기 위한 도면이다.
도 16은 메모리 컨트롤러가 메모리 장치에 저장된 메모리 셀들의 채널 초기화 시간을 변경하는 방법을 설명하기 위한 도면이다.
도 17은 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작을 설명하기 위한 도면이다.
도 18은 본 발명의 다른 실시 예에 따른 메모리 컨트롤러의 동작을 설명하기 위한 도면이다.
도 19는 본 발명의 다른 실시 예에 따른 메모리 컨트롤러의 동작을 설명하기 위한 도면이다.
도 20은 본 발명의 다른 실시 예에 따른 메모리 컨트롤러의 동작을 설명하기 위한 도면이다.
도 21은 본 발명의 다른 실시 예에 따른 메모리 컨트롤러의 동작을 설명하기 위한 도면이다.
도 22는 본 발명의 실시 예에 따른 메모리 장치의 동작을 설명하기 위한 도면이다.
도 23은 도 1의 메모리 컨트롤러의 다른 실시 예를 설명하기 위한 도면이다.
도 24는 본 발명의 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 25는 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
도 26은 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 서술된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
실시 예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 저장 장치를 설명하기 위한 블록도이다.
도 1을 참조하면, 저장 장치(50)는 메모리 장치(100) 및 메모리 컨트롤러(200)를 포함할 수 있다.
저장 장치(50)는 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 테블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같이 호스트(300)의 제어에 따라 데이터를 저장하는 장치일 수 있다.
저장 장치(50)는 호스트(300)와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
저장 장치(50)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
메모리 장치(100)는 데이터를 저장할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100)는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다. 메모리 셀 어레이는 복수의 플레인들을 포함할 수 있다. 각 플레인은 복수의 메모리 블록들(BLK1~BLKz)을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들을 포함할 수 있다. 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다. 실시 예에서, 페이지는 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드하는 단위일 수 있다. 메모리 블록은 데이터를 지우는 단위일 수 있다. 실시 예에서, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.
실시 예에서, 메모리 장치(100)는 3차원 어레이 구조(three-dimensional array structure)로 구현될 수 있다. 본 발명은 전하 저장 층이 전도성 부유 게이트(floating gate; FG)로 구성된 플래시 메모리 장치는 물론, 전하 저장 층이 절연막으로 구성된 차지 트랩형 플래시(charge trap flash; CTF)에도 적용될 수 있다.
실시 예에서, 메모리 장치(100)에 포함된 각각의 메모리 셀들은 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC)로 구성될 수 있다. 또는 메모리 장치(100)에 포함된 각각의 메모리 셀들은 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 대해 커맨드에 해당하는 동작을 수행할 수 있다. 예를 들면, 메모리 장치(100)는 쓰기 동작 (프로그램 동작), 리드 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 리드 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
실시 예에서, 메모리 장치(100)는 초기화 시간 설정부(126)를 포함할 수 있다.
초기화 시간 설정부(126)는 채널 초기화 시간 정보(CIT_INF)를 이용하여, 메모리 셀들의 채널을 초기화 하기 위한 채널 초기화 시간(Channel Initialization Time, CIT)을 설정할 수 있다. 채널 초기화 시간 정보(CIT_INF)는 메모리 컨트롤러(200)로부터 제공받을 수 있다. 채널 초기화 시간 정보(CIT_INF)는 리드 동작 시, 메모리 셀들의 채널을 초기화 하는 시간을 설정하기 위한 정보를 포함할 수 있다.
초기화 시간 설정부(126)는 메모리 셀들에 대한 최적의 채널 초기화 시간(CIT)을 설정하기 위해, 파라미터 데이터를 메모리 장치(100)에 포함된 레지스터에 저장할 수 있다. 파라미터 데이터는 미리 결정된 디폴트 시간 및 오프셋(Offset)을 합산한 데이터일 수 있다. 미리 결정된 디폴트 시간은 메모리 장치(100)가 리드 동작 시, 모든 리드 동작에 동일하게 적용되는 채널 초기화 시간(CIT)일 수 있다. 미리 결정된 디폴트 시간은 메모리 장치(100)에 저장될 수 있다. 오프셋(Offset)은 최적의 채널 초기화 시간(CIT)을 설정하기 위해 미리 결정된 디폴트 시간에 합산되는 값일 수 있다. 오프셋(Offset)은 리드 동작 별로 상이한 값을 가질 수 있다. 또, 오프셋(Offset)은 메모리 장치(100)의 온도가 속하는 구간에 따라 상이한 값을 가질 수 있다.
메모리 장치(100)는 파라미터 데이터를 셋-파라미터 커맨드 및 셋-파라미터 어드레스와 함께 메모리 컨트롤러(200)로부터 제공받을 수 있다. 메모리 장치(100)는 셋-파라미터 커맨드에 응답하여, 셋-파라미터 어드레스에 대응되는 레지스터에 파라미터 데이터를 저장할 수 있다. 파라미터 데이터는 메모리 장치(100)가 리드 동작 시, 메모리 셀들의 채널을 초기화 하는데 필요한 시간에 관한 데이터로 사용될 수 있다.
메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 따라, 설정된 동작 전압으로 프로그램 동작 또는 소거 동작을 수행할 수 있다.
메모리 컨트롤러(200)는 저장 장치(50)의 전반적인 동작을 제어할 수 있다.
저장 장치(50)에 전원이 인가되면, 메모리 컨트롤러(200)는 펌웨어(firmware, FW)를 실행할 수 있다. 메모리 장치(100)가 플래시 메모리 장치인 경우, 메모리 컨트롤러(200)는 호스트(300)와 메모리 장치(100)간의 통신을 제어하기 위한 플래시 변환 레이어(Flash Translation Layer, FTL)와 같은 펌웨어를 실행할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터 데이터와 논리 블록 어드레스(Logical Block Address, LBA)를 입력 받고, 논리 블록 어드레스(LBA)를 메모리 장치(100)에 포함된 데이터가 저장될 메모리 셀들의 주소를 나타내는 물리 블록 어드레스(Physical Block Address, PBA)로 변환할 수 있다. 또한 메모리 컨트롤러(200)은 논리 블록 어드레스(LBA)와 물리 블록 어드레스(PBA) 간의 맵핑(mapping) 관계를 구성하는 물리-논리 어드레스 맵핑 테이블(logical-physical address mapping table)을 버퍼 메모리(미도시)에 저장할 수 있다.
메모리 컨트롤러(200)는 호스트(300)의 요청(Request)에 따라 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 프로그램 동작 시, 메모리 컨트롤러(200)는 프로그램 커맨드, 물리 블록 어드레스(Physical Block Address, PBA) 및 데이터를 메모리 장치(100)에 제공할 수 있다. 리드 동작 시, 메모리 컨트롤러(200)는 리드 커맨드 및 물리 블록 어드레스(PBA)를 메모리 장치(100)에 제공할 수 있다. 소거 동작 시, 메모리 컨트롤러(200)는 소거 커맨드 및 물리 블록 어드레스(PBA)를 메모리 장치(100)에 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터의 요청 없이, 자체적으로 프로그램 커맨드, 어드레스 및 데이터를 생성하고, 메모리 장치(100)에 전송할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling)을 위한 프로그램 동작, 가비지 컬렉션(garbage collection)을 위한 프로그램 동작과 같은 배경(background) 동작들을 수행하기 위해 커맨드, 어드레스 및 데이터를 메모리 장치(100)로 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 커맨드 생성부(210)를 포함할 수 있다. 커맨드 생성부(210)는 호스트(300)의 요청(Request)에 따라 메모리 장치(100)가 수행할 동작에 관한 커맨드를 생성할 수 있다. 메모리 장치(100)가 수행할 동작은 프로그램 동작, 리드 동작(읽기 동작) 및 소거 동작 중 어느 하나에 해당될 수 있다. 메모리 장치(100)는 커맨드 생성부(210)가 생성한 커맨드에 대응하는 동작을 수행할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 초기화 시간 제어부(220)를 포함할 수 있다. 초기화 시간 제어부(220)는 커맨드 생성부(210)가 생성한 커맨드를 제공받을 수 있다. 커맨드 생성부(210)가 생성한 커맨드는 리드 커맨드일 수 있다. 메모리 장치(100)는 리드 커맨드에 따라 매모리 장치(100)에 포함된 복수의 페이지들 중 선택된 페이지에 대해 리드 동작을 수행할 수 있다. 한편, 리드 커맨드에 따른 리드 동작 시, 초기화 시간 제어부(220)는 메모리 장치(100)에 포함된 메모리 셀들의 채널을 초기화하기 위한 채널 초기화 시간(CIT)을 제어할 수 있다.
초기화 시간 제어부(220)는 메모리 셀들의 채널 초기화 시간(CIT)을 리드 커맨드의 종류를 기초로 제어할 수 있다. 리드 커맨드의 종류는 멀티 플레인 리드 커맨드, 싱글 플레인 리드 커맨드, 캐쉬 리드 커맨드, 전체 페이지 리드 커맨드 또는 하프 페이지 리드 커맨드 등을 포함할 수 있다.
하프 페이지 리드 커맨드는 선택된 페이지에 포함된 제1 하프 페이지 및 제2 하프 페이지 중 어느 하나를 리드하는 커맨드일 수 있다. 제1 하프 페이지는 선택된 페이지에 포함된 메모리 셀들 중 제1 메모리 셀들을 포함하고, 제2 하프 페이지는 선택된 페이지에 포함된 메모리 셀들 중 제2 메모리 셀들을 포함할 수 있다.
초기화 시간 제어부(220)는 메모리 셀들의 채널 초기화 시간(CIT)에 관한 정보인 채널 초기화 시간 정보(CIT_INF)를 메모리 장치(100)에 제공할 수 있다. 메모리 장치(100)는 채널 초기화 시간 정보(CIT_INF)를 기초로, 메모리 장치(100)내 미리 설정된 채널 초기화 시간의 설정값을 변경할 수 있다. 초기화 시간 제어부(220)는 채널 초기화 시간의 설정값을 변경하기 위해, 셋-파라미터 커맨드, 셋-파라미터 어드레스, 셋-파라미터 데이터를 메모리 장치(100)에 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)가 적어도 둘 이상의 메모리 장치(100)들을 제어할 수 있다. 이 경우, 메모리 컨트롤러(200)는 동작 성능의 향상을 위해 메모리 장치(100)들을 인터리빙 방식에 따라 제어할 수 있다.
호스트(300)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 저장 장치(50)와 통신할 수 있다.
도 2는 도 1의 초기화 시간 제어부의 구조를 설명하기 위한 도면이다.
도 2를 참조하면, 초기화 시간 제어부(220)는 커맨드 분석부(221) 및 초기화 시간 결정부(222)를 포함할 수 있다.
커맨드 생성부(210)는 호스트(300)의 요청(Request)에 따라 메모리 장치(100)가 수행할 동작에 관한 커맨드(CMD)를 생성할 수 있다. 메모리 장치(100)가 수행할 동작은 프로그램 동작, 리드 동작(읽기 동작) 및 소거 동작 중 어느 하나에 해당될 수 있다. 메모리 장치(100)는 커맨드 생성부(210)가 생성한 커맨드에 대응하는 동작을 수행할 수 있다.
커맨드 분석부(221)는 커맨드 생성부(210)가 생성한 커맨드(CMD)를 수신할 수 있다. 커맨드(CMD)는 메모리 장치(100)에 저장된 데이터를 리드하기 위한 리드 커맨드일 수 있다. 커맨드 분석부(221)는 수신된 커맨드(CMD)의 종류에 따른 커맨드 정보(CMD_INF)를 생성할 수 있다. 수신된 커맨드(CMD)의 종류는 멀티 플레인 리드 커맨드, 싱글 플레인 리드 커맨드, 캐쉬 리드 커맨드, 노멀 리드 커맨드, 전체 페이지 리드 커맨드 또는 하프 페이지 리드 커맨드 등을 포함할 수 있다. 따라서, 커맨드 분석부(221)는 복수의 페이지들 중 선택된 페이지 또는 선택된 페이지들에 대한 리드 커맨드의 종류를 나타내는 커맨드 정보(CMD_INF)를 생성할 수 있다.
커맨드 분석부(221)는 커맨드 정보(CMD_INF)를 초기화 시간 결정부(222)에 제공할 수 있다.
실시 예에서, 커맨드 정보(CMD_INF)는 멀티 플레인 리드 커맨드 정보 또는 싱글 플레인 리드 커맨드 정보를 포함할 수 있다. 멀티 플레인 리드 커맨드 정보는 리드 커맨드가 복수의 플레인들 중 적어도 두 개 이상의 플레인에 포함된 페이지들을 리드하는 커맨드임을 나타내는 정보일 수 있다. 싱글 플레인 리드 커맨드 정보는 리드 커맨드가 복수의 플레인들 중 어느 하나의 플레인에 포함된 페이지를 리드하는 커맨드임을 나타내는 정보일 수 있다.
실시 예에서, 커맨드 정보(CMD_INF)는 캐쉬 리드 커맨드 정보 또는 노멀 리드 커맨드 정보를 포함할 수 있다. 캐쉬 리드 커맨드 정보는 메모리 장치(100)의 캐쉬 버퍼에 저장 된 이전 데이터를 메모리 컨트롤러로(200)로 출력하는 동안, 선택된 페이지의 데이터를 메모리 장치(100)의 페이지 버퍼에 저장하도록 제어하는 커맨드에 관한 정보일 수 있다. 노멀 리드 커맨드 정보는 페이지 버퍼에 저장 된 이전 데이터를 메모리 컨트롤러(200)로 출력한 이후, 선택된 페이지의 데이터를 페이지 버퍼에 저장하도록 제어하는 커맨드에 관한 정보일 수 있다.
실시 예에서, 커맨드 정보(CMD_INF)는 전체 페이지 리드 커맨드 정보 또는 하프 페이지 리드 커맨드 정보를 포함할 수 있다. 페이지는 제1 하프 페이지 및 제2 하프 페이지로 구성될 수 있다.
제1 하프 페이지는 페이지에 포함된 메모리 셀들 중 제1 메모리 셀들을 포함하고, 제2 하프 페이지는 페이지에 포함된 메모리 셀들 중 제2 메모리 셀들을 포함할 수 있다. 제2 메모리 셀들은 제1 메모리 셀들과 교대로 배열될 수 있다. 이 경우 제1 메모리 셀들은 이븐 비트 라인들에 각각 연결되고, 제2 메모리 셀들은 오드 비트 라인들에 각각 연결될 수 있다. 다른 실시 예로서, 제1 메모리 셀들 및 제2 메모리 셀들은 순차적으로 배열될 수 있다.
전체 페이지 리드 커맨드 정보는 선택된 페이지에 포함된 제1 하프 페이지 및 제2 하프 페이지 모두를 리드하는 커맨드에 관한 정보일 수 있다. 하프 페이지 리드 커맨드 정보는 선택된 페이지에 포함된 제1 하프 페이지 및 제2 하프 페이지 중 어느 하나를 리드하는 커맨드에 관한 정보일 수 있다.
실시 예에서, 커맨드 정보(CMD_INF)는 멀티 플레인 리드 커맨드 정보, 싱글 플레인 리드 커맨드 정보, 캐쉬 리드 커맨드 정보, 전체 페이지 리드 커맨드 정보 또는 하프 페이지 리드 커맨드 정보 중 두 개 이상의 정보를 포함할 수 있다. 커맨드 정보(CMD_INF)가 두 개 이상의 정보를 포함하는 경우, 초기화 시간 결정부(222)는 두 개 이상의 정보를 기초로 메모리 셀들의 채널 초기화 시간 정보(CIT_INF)를 생성할 수 있다.
초기화 시간 결정부(222)는 커맨드 정보(CMD_INF)를 기초로, 리드 커맨드에 대응하는 리드 동작 동안, 선택된 페이지에 포함된 복수의 메모리 셀들의 채널을 초기화 하기 위한 채널 초기화 시간(Channel Initialization Time, CIT)을 결정할 수 있다.
메모리 셀들의 채널 초기화(Channel Initialization)는 메모리 장치(100)가 리드 동작을 수행할 때 필요할 수 있다. 종래에는 리드 동작 시, 메모리 장치(100) 마다, 메모리 셀들의 채널 초기화 시간(Channel Initialization Time, CIT)이 동일하게 설정되어있었다. 따라서 리드 동작 시, 호스트(300)의 요청(Request)에 따라 생성된 리드 커맨드의 종류와 관계없이, 메모리 셀들에 대한 채널 초기화 시간(CIT)이 동일하게 설정되었다. 즉, 리드 커맨드의 종류에 따라 메모리 셀들의 채널을 초기화 하기 위해 필요한 채널 초기화 시간(CIT)이 다르지만, 메모리 장치(100)는 가장 긴 채널 초기화 시간을 메모리 셀들에 대한 채널 초기화 시간(CIT)으로 설정하였다.
그러나, 채널 초기화 시간(CIT)이 동일하게 설정되는 경우, 리드 동작이 수행되는 시간인 리드 시간(tR)이 길어질 수 있다. 즉, 불필요한 리드 시간(tR)이 소모될 수 있다. 반대로 채널 초기화 시간을 다르게 설정하는 경우, 핫 캐리어 주입(Hot Carrier Injection, HCI)이 발생할 수 있다. 구체적으로 채널 초기화 시간을 짧게 설정하는 경우, 핫 캐리어 주입(HCI)이 발생할 수 있다. 따라서, 핫 캐리어 주입(HCI) 없이, 리드 커맨드 마다 최적의 채널 초기화 시간(CIT)을 설정할 필요가 있다.
메모리 셀들의 채널 초기화(Channel Initialization)는 메모리 장치(100)가 3차원 어레이 구조(three-dimensional array structure)일 때 특히 문제될 수 있다. 메모리 장치(100)가 3차원 어레이 구조(three-dimensional array structure)인 경우, 하나의 메모리 셀에 인접하는 메모리 셀들의 개수가 증가함에 따라, 메모리 셀들의 채널을 초기화 하기 위한 시간이 길어질 수 있다. 따라서 메모리 장치(100)가 3차원 어레이 구조(three-dimensional array structure)일 때, 최적의 채널 초기화 시간(CIT)을 설정할 필요가 있다.
실시 예에서, 초기화 시간 결정부(222)는 커맨드 분석부(221)로부터 제공받은 커맨드 정보(CMD_INF)를 이용하여 채널 초기화 시간 정보(CIT_INF)를 생성할 수 있다. 채널 초기화 시간 정보(CIT_INF)는 리드 커맨드 마다 최적의 채널 초기화 시간(CIT)에 관한 정보일 수 있다. 생성된 채널 초기화 시간 정보(CIT_INF)는 메모리 장치(100)에 제공될 수 있다.
채널 초기화 시간 정보(CIT_INF)는 메모리 장치(100)가 멀티 플레인 리드 커맨드 또는 싱글 플레인 리드 커맨드에 대응하는 리드 동작 시, 최적의 채널 초기화 시간(CIT)에 관한 정보를 포함할 수 있다. 채널 초기화 시간 정보(CIT_INF)는 커맨드 정보(CMD_INF)가 멀티 플레인 리드 커맨드 정보인 경우, 커맨드 정보(CMD_INF)가 싱글 플레인 리드 커맨드 정보일 때 보다 채널 초기화 시간(CIT)을 더 길게 결정하는 정보를 포함할 수 있다.
채널 초기화 시간 정보(CIT_INF)는 메모리 장치(100)가 캐쉬 리드 커맨드 또는 노멀 리드 커맨드에 대응하는 리드 동작 시, 최적의 채널 초기화 시간(CIT)에 관한 정보를 포함할 수 있다. 채널 초기화 시간 정보(CIT_INF)는 커맨드 정보(CMD_INF)가 캐쉬 리드 커맨드 정보인 경우, 커맨드 정보(CMD_INF)가 노멀 리드 커맨드 정보일 때 보다 채널 초기화 시간(CIT)을 더 길게 결정하는 정보를 포함할 수 있다.
채널 초기화 시간 정보(CIT_INF)는 메모리 장치(100)가 전체 페이지 리드 커맨드 또는 하프 페이지 리드 커맨드에 대응하는 리드 동작 시, 최적의 채널 초기화 시간(CIT)에 관한 정보를 포함할 수 있다. 채널 초기화 시간 정보(CIT_INF)는 커맨드 정보(CMD_INF)가 전체 페이지 리드 커맨드 정보인 경우, 커맨드 정보(CMD_INF)가 하프 페이지 리드 커맨드일 때 보다 채널 초기화 시간(CIT)을 더 길게 결정하는 정보를 포함할 수 있다.
채널 초기화 시간 정보(CIT_INF)는 도 3을 참조하여 더 상세히 설명된다.
도 3은 도 2의 초기화 시간 결정부의 구조를 설명하기 위한 도면이다.
도 3을 참조하면, 초기화 시간 결정부(222)는 오프셋 설정부(223) 및 파라미터 설정부(224)를 포함할 수 있다.
오프셋 설정부는(223)는 커맨드 분석부(221)로부터 제공받은 커맨드 정보(CMD_INF)를 이용하여 채널 초기화 시간(CIT)을 결정하기 위한 오프셋(Offset)을 결정할 수 있다. 오프셋 설정부(223)는 리드 커맨드 종류에 대응하는 상이한 오프셋들을 포함하는 오프셋 테이블을 저장할 수 있다. 오프셋 테이블은 복수의 온도 범위에 대응하는 상이한 오프셋들을 포함할 수 있다.
오프셋 설정부(223)는 커맨드 정보(CMD_INF)를 기초로, 오프셋 테이블에 저장된 상이한 오프셋들 중 어느 하나의 오프셋(Offset)을 선택할 수 있다. 또, 오프셋 설정부(223)는 복수의 온도 범위에 대응하여, 오프셋 테이블에 저장된 상이한 오프셋들 중 어느 하나의 오프셋(Offset)을 선택할 수 있다.
오프셋(Offset)은 파라미터 설정부(224)에 제공될 수 있다. 파라미터 설정부(224)에 제공된 오프셋(Offset)은 채널 초기화 시간 정보(CIT_INF)를 생성하는데 사용될 수 있다.
파라미터 설정부(224)는 오프셋(Offset)을 기초로 채널 초기화 시간 정보(CIT_INF)를 생성할 수 있다. 채널 초기화 시간 정보(CIT_INF)는 미리 결정된 디폴트 시간 및 오프셋 설정부(223)로부터 수신되는 오프셋(Offset)을 합산한 시간에 관한 정보일 수 있다. 미리 결정된 디폴트 시간은 리드 커맨드들에 따른 채널 초기화 시간들 중 가장 긴 채널 초기화 시간(CIT)일 수 있다. 미리 결정된 디폴트 시간 및 오프셋(Offset)을 합산한 시간은 각 리드 커맨드에 대응하는 리드 동작 시, 최적의 채널 초기화 시간(CIT)일 수 있다. 파라미터 설정부(224)는 채널 초기화 시간 정보(CIT_INF)를 메모리 장치(100)에 제공할 수 있다.
도 4는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 4를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 주변 회로(120) 및 제어 로직(125)을 포함할 수 있다.ㅂ
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 어드레스 디코더(121)에 연결되고, 비트 라인들(BL1~BLm)을 통해 읽기 및 쓰기 회로(123)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성(nonvolatile) 메모리 셀들이다.
메모리 셀 어레이(110)에 포함된 복수의 메모리 셀들은 그 용도에 따라 복수의 블록들로 구분되어 사용될 수 있다. 반도체 메모리 장치(100)를 제어하기 위해서 필요한 다양한 설정 정보들인 시스템 정보은 복수의 블록들에 저장될 수 있다.
제 1 내지 제 z 메모리 블록들(BLK1~BLKz) 각각은 복수의 셀 스트링들을 포함한다. 제 1 내지 제 m 셀 스트링들은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)에 연결된다. 제 1 내지 제 m 셀 스트링들 각각은 드레인 선택 트랜지스터, 직렬 연결된 복수의 메모리 셀들 및 소스 선택 트랜지스터를 포함한다. 드레인 선택 트랜지스터(DST)는 드레인 선택 라인(DSL)에 연결된다. 제 1 내지 제 n 메모리 셀들은 각각 제 1 내지 제 n 워드 라인들에 연결된다. 소스 선택 트랜지스터(SST)는 소스 선택 라인(SSL)에 연결된다. 드레인 선택 트랜지스터(DST)의 드레인 측은 해당 비트 라인에 연결된다. 제 1 내지 제 m 셀 스트링들의 드레인 선택 트랜지스터들은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)에 연결된다. 소스 선택 트랜지스터(SST)의 소스 측은 공통 소스 라인(CSL)에 연결된다. 실시 예로서, 공통 소스 라인(CSL)은 제 1 내지 제 z 메모리 블록들(BLK1~BLKz)에 공통 연결될 수 있다. 드레인 선택 라인(DSL1), 제 1 내지 제 n 워드 라인들(WL1~WLn), 및 소스 선택 라인(SSL1)은 행 라인들(RL)에 포함된다. 드레인 선택 라인(DSL), 제 1 내지 제 n 워드 라인들(WL1~WLn), 및 소스 선택 라인(SSL)은 어드레스 디코더(121)에 의해 제어된다. 공통 소스 라인(CSL)은 제어 로직(125)에 의해 제어된다. 제 1 내지 제 m 비트 라인들(BL1~BLm)은 읽기 및 쓰기 회로(123)에 의해 제어된다.
주변 회로(120)는 어드레스 디코더(121), 전압 발생기(122), 읽기 및 쓰기 회로(123), 데이터 입출력 회로(124) 및 제어 로직(125)을 포함한다.
어드레스 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(121)는 제어 로직(125)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(121)는 제어 로직(125)을 통해 어드레스(ADDR)를 수신한다.
실시 예로서, 반도체 메모리 장치(100)의 프로그램 동작 및 읽기 동작은 페이지 단위로 수행된다.
프로그램 및 읽기 동작 시에, 제어 로직(125)이 수신한 어드레스(ADDR)는 블록 어드레스 및 행 어드레스를 포함할 것이다. 어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 블록 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 하나의 메모리 블록을 선택한다.
어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 행 어드레스에 따라 전압 발생기(122)로부터 제공받은 전압들을 행 라인들(RL)에 인가하여 선택된 메모리 블록의 하나의 워드 라인을 선택한다.
소거 동작 시에 어드레스(ADDR)는 블록 어드레스를 포함한다. 어드레스 디코더(121)은 블록 어드레스를 디코딩하고, 디코딩된 블록 어드레스에 따라 하나의 메모리 블록을 선택한다. 소거 동작은 하나의 메모리 블록 전체 또는 일부에 대해서 수행될 수 있다.
부분 소거 동작 시에 어드레스(ADDR)은 블록 및 행 어드레스들을 포함할 것이다. 어드레스 디코더(121)는 디코딩된 블록 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 하나의 메모리 블록을 선택한다.
어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 행 어드레스들을 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 행 어드레스들에 따라 전압 발생기(122)로부터 제공받은 전압들을 행 라인들(RL)들에 인가하여 선택된 메모리 블록의 적어도 하나의 워드 라인을 선택한다.
실시 예로서, 어드레스 디코더(121)은 블록 디코더, 워드라인 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
전압 발생기(122)는 반도체 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 복수의 전압들을 발생하도록 구성된다. 전압 발생기(122)는 제어 로직(125)의 제어에 응답하여 동작한다.
실시 예로서, 전압 발생기(122)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 발생기(122)에서 생성된 내부 전원 전압은 반도체 메모리 장치(100)의 동작 전압으로서 사용된다.
실시 예로서, 전압 발생기(122)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 전압들을 생성할 수 있다. 예를 들면, 전압 발생기(122)는 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(125)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다. 생성된 복수의 전압들은 어드레스 디코더(121)에 의해 선택된 워드 라인들에 인가된다.
프로그램 동작 시에, 전압 발생기(122)는 고전압의 프로그램 펄스 및 프로그램 펄스보다 낮은 패스 펄스를 생성할 것이다. 읽기 동작 시에, 전압 발생기(122)는 리드전압 및 리드전압보다 높은 패스전압을 생성할 것이다. 소거 동작 시에, 전압 발생기(122)는 소거 전압을 생성할 것이다.
읽기 및 쓰기 회로(123)는 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)을 포함한다. 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 제어 로직(125)의 제어에 응답하여 동작한다.
제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124)와 데이터를 통신한다. 프로그램 시에, 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124) 및 데이터 라인들(DL)을 통해 저장될 데이터(DATA)를 수신한다.
프로그램 동작 시, 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 워드 라인에 프로그램 펄스가 인가될 때, 저장될 데이터(DATA)를 데이터 입출력 회로(124)를 통해 수신한 데이터(DATA)를 비트 라인들(BL1~BLm)을 통해 선택된 메모리 셀들에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램 된다. 프로그램 허용 전압(예를 들면, 접지 전압)이 인가되는 비트 라인과 연결된 메모리 셀은 상승된 문턱 전압을 가질 것이다. 프로그램 금지 전압(예를 들면, 전원 전압)이 인가되는 비트 라인과 연결된 메모리 셀의 문턱 전압은 유지될 것이다. 프로그램 검증 동작 시에, 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 메모리 셀들로부터 비트 라인들(BL1~BLm)을 통해 페이지 데이터를 읽는다.
읽기 동작 시, 읽기 및 쓰기 회로(123)는 선택된 페이지의 메모리 셀들로부터 비트 라인들(BL)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 입출력 회로(124)로 출력한다. 소거 동작 시에, 읽기 및 쓰기 회로(123)는 비트 라인들(BL)을 플로팅(floating) 시킬 수 있다.
실시 예로서, 읽기 및 쓰기 회로(123)는 열 선택 회로를 포함할 수 있다.
데이터 입출력 회로(124)는 데이터 라인들(DL)을 통해 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)에 연결된다. 데이터 입출력 회로(124)는 제어 로직(125)의 제어에 응답하여 동작한다. 프로그램 시에, 데이터 입출력 회로(124)는 외부 컨트롤러(미도시)로부터 저장될 데이터(DATA)를 수신한다.
제어 로직(125)은 어드레스 디코더(121), 전압 발생기(122), 읽기 및 쓰기 회로(123) 및 데이터 입출력 회로(124)에 연결된다. 제어 로직(125)은 반도체 메모리 장치(100)의 전반적인 동작을 제어할 수 있다. 제어 로직(125)은 외부 컨트롤러로부터 커맨드(CMD) 및 어드레스(ADDR)를 수신한다. 제어 로직(125)은 커맨드(CMD)에 응답하여 어드레스 디코더(121), 전압 발생기(122), 읽기 및 쓰기 회로(123) 및 데이터 입출력 회로(124)를 제어하도록 구성된다.
실시 예에서, 제어 로직(125)은 초기화 시간 설정부(126)를 포함할 수 있다.
초기화 시간 설정부(126)는 메모리 컨트롤러(200)로부터 채널 초기화 시간 정보(CIT_INF)를 제공받을 수 있다. 채널 초기화 시간 정보(CIT_INF)는 리드 동작 시, 선택된 페이지에 포함된 메모리 셀들을 초기화 하는데 소모되는 시간에 관한 정보를 포함할 수 있다.
메모리 장치(100)는 미리 결정된 디폴트 시간을 저장할 수 있다. 미리 결정된 디폴트 시간은 메모리 장치(100)가 리드 동작 시, 모든 리드 동작에 동일하게 적용되는 채널 초기화 시간(CIT)일 수 있다. 그러나, 리드 커맨드의 종류에 따라 메모리 셀들의 채널을 초기화 하기 위해 필요한 최적의 채널 초기화 시간(CIT)이 다를 수 있다. 따라서 초기화 시간 설정부(126)는 최적의 채널 초기화 시간(CIT)을 설정하기 위해, 채널 초기화 시간 정보(CIT_INF)를 파라미터 데이터로서 메모리 장치(100)에 제공할 수 있다. 파라미터 데이터는 미리 결정된 디폴트 시간 및 상기 오프셋 설정부(223)로부터 수신되는 오프셋(Offset)을 합산한 데이터일 수 있다. 메모리 장치(100)에 제공된 파라미터 데이터가 메모리 장치(100)에 저장되면, 메모리 장치(100)는 리드 동작 시, 리드 동작에 대응하는 최적의 채널 초기화 시간(CIT)을 설정할 수 있다. 즉, 메모리 장치(100)는 파라미터 데이터에 대응하는 채널 초기화 시간(CIT) 동안 메모리 셀들의 채널을 초기화 할 수 있다.
메모리 장치(100)는 리드 동작 시, 저장된 파라미터 데이터를 이용하여 최적의 리드 동작을 수행할 수 있다.
도 5는 도 4의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 5를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 가질 수 있다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 6 및 도 7을 참조하여 더 상세히 설명된다.
도 6은 도 5의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 6을 참조하면, 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 메모리 블록(BLKa) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 6에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)을 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.
실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 6에서, 제 1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결되어 있다. 제 2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결되어 있다.
다른 실시 예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제 1 내지 제 n 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 도 6에서, 제 1 열의 셀 스트링들(CS11, CS21)은 제 1 비트 라인(BL1)에 연결되어 있다. 제 m 열의 셀 스트링들(CS1m, CS2m)은 제 m 비트 라인(BLm)에 연결되어 있다.
행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제 1 행의 셀 스트링들(CS11~CS1m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제 2 행의 셀 스트링들(CS21~CS2m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCp) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MCp+1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKa)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKa)의 크기는 증가한다. 더 적은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKa)의 크기는 감소하는 반면 메모리 블록(BLKa)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKa)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써, 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 7은 도 5의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 7을 참조하면 메모리 블록(BLKb)은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 메모리 블록(BLK1') 하부의 기판(미도시) 위에 적층된, 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn) 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)은 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제 1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결된다. 제 2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결된다. 다른 실시 예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)과 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 7의 메모리 블록(BLKb)은 도 6의 메모리 블록(BLKa)과 유사한 등가 회로를 갖는다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCn) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKb)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKb)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKb)의 크기는 감소하는 반면 메모리 블록(BLKb)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKb)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 8은 본 발명의 실시 예에 따른 메모리 셀의 채널 초기화 방법을 설명하기 위한 도면이다.
도 8을 참조하면, 리드 동작 시, 선택된 페이지에 저장된 데이터를 리드하기 위해, 선택된 페이지에 포함된 메모리 셀들에 연결된 비트 라인을 프리차지(Bit Line Precharge) 할 수 있다. 도 8에는, 비트 라인 프리차지(Bit Line Precharge) 구간만이 도시되었으나, 비트 라인 프리차지(Bit Line Precharge) 구간 이후에 비트 라인 전압을 센싱하여 데이터를 저장하는 동작이 수행될 수 있다. 보다 구체적으로, 비트 라인을 프리차지(Bit Line Precharge) 한 후, 메모리 장치(100)는 선택된 페이지에 포함된 메모리 셀들에 연결된 워드라인에, 선택된 페이지를 리드 할 수 있는 리드전압을 인가하고, 나머지 워드라인들에 패스전압을 인가할 수 있다. 패스전압은 메모리 셀들의 문턱전압과 관계없이 모든 메모리 셀들을 턴 온 시킬 수 있는 전압일 수 있다. 메모리 장치(100)가 각 워드라인에 상이한 전압을 인가함으로써, 비트 라인 전압이 변경될 수 있다. 페이지 버퍼(PB)는 변경된 비트 라인 전압을 기초로, 선택된 메모리 셀에 저장된 데이터를 센싱하여 저장할 수 있다.
메모리 셀들의 채널 초기화(Channel Initialization)는 리드 동작 시, 리드 동작이 수행되는 시간을 줄이기 위해 수행될 수 있다. 충분한 채널 초기화 시간(CIT)이 확보되지 않는 경우, 핫 캐리어 주입(Hot Carrier Injection)이 발생할 수 있다. 핫 캐리어 주입(Hot Carrier Injection)이 발생하게 되면, 리드 동작이 여러 번 수행되어, 리드 동작이 수행되는 시간이 길어질 수 있다. 따라서, 리드 동작이 수행되는 시간을 줄이기 위해, 충분한 채널 초기화 시간(CIT)이 필요할 수 있다. 충분한 채널 초기화 시간(CIT)을 확보하기 위해, 메모리 장치(100)는 리드 동작 중 가장 긴 채널 초기화 시간(CIT)이 필요한 동작을 기준으로, 채널 초기화 시간(CIT)을 설정할 수 있다. 채널 초기화 시간(CIT)이 설정되면, 모든 리드 동작에 대해 동일한 채널 초기화 시간(CIT)이 결정될 수 있다.
리드 동작 시, 선택된 페이지에 포함된 메모리 셀들의 채널 초기화(Channel Initialization)는 비트 라인을 프리차지(Bit Line Precharge) 하는 동안 수행될 수 있다.
구체적으로, 비트 라인을 프리차지(Bit Line Precharge) 하기 전, 선택된 페이지에 포함된 메모리 셀들에 연결된 선택된 워드라인(Selected WL), 선택된 워드라인을 제외한 비선택된 워드라인(Unselected WL), 드레인 선택 라인(DSL) 및 소스 선택 라인(SSL)에는 제0 전압(V0)이 인가될 수 있다. 제0 전압(V0)은 접지전압(GND, 0V)일 수 있다. 비트 라인 프리차지(Bit Line Precharge)가 시작되면, 각 라인에는 제1 전압(V1)이 인가될 수 있다. 제1 전압(V1)은 메모리 셀들의 문턱전압과 관계없이 모든 메모리 셀들을 턴 온 하기 위한 전압일 수 있다.
메모리 셀들의 채널 초기화(Channel Initialization)를 위해, 비트 라인 프리차지(Bit Line Precharge) 구간에서, 선택된 워드라인(Selected WL), 선택된 워드라인을 제외한 비선택된 워드라인(Unselected WL) 및 드레인 선택 라인(DSL)에 제1 전압(V1)이 인가될 수 있다. 소스 선택 라인(SSL)에는, 채널 초기화(Channel Initialization)가 수행되는 시간 동안에만, 제1 전압(V1)이 인가될 수 있다. 소스 선택 라인(SSL)에 제1 전압(V1)이 인가되면, 소스 선택 트랜지스터(SST)가 턴 온 되고, 메모리 셀들의 채널에 있던 전류 등이 모두 디스차지 된다. 따라서 메모리 셀들의 채널에 있던 전류 등이 디스차지 됨으로써, 채널 초기화(Channel Initialization)가 수행될 수 있다. 즉, 채널 초기화(Channel Initialization)는 워드라인(WL), 드레인 선택 라인(DSL) 및 소스 선택 라인(SSL)에 인가되는 전압을 조절하여 수행될 수 있다. 또한 채널 초기화(Channel Initialization)는 설정된 채널 초기화 시간(CIT) 동안에만 수행될 수 있다. 채널 초기화 시간(CIT)이 종료되는 시점은 소스 선택 라인(SSL)에 0V가 인가되는 시점일 수 있다.
채널 초기화(Channel Initialization)가 종료 되면, 소스 선택 라인(SSL)에 0V가 인가될 수 있다. 소스 선택 라인(SSL)에 0V가 인가되면 소스 선택 트랜지스터(SST)는 턴 오프 될 수 있다. 비트 라인 프리차지(Bit Line Precharge)는 실질적으로, 소스 선택 트랜지스터(SST)는 턴 오프 된 시점부터 수행될 수 있다.
채널 초기화(Channel Initialization)가 수행되는 시간이 길어지면, 비트 라인을 프리차지(Bit Line Precharge) 하는데 소모되는 시간도 길어질 수 있다. 따라서 채널 초기화(Channel Initialization)가 수행되는 시간이 길어지면, 리드 동작이 수행되는 시간인 리드 시간(tR)이 길어질 수 있다. 즉, 불필요한 리드 시간(tR)이 소모될 수 있다. 따라서, 리드 동작 별로 채널 초기화 시간(CIT)를 상이하게 설정할 필요가 있다.
도 9는 페이지를 리드 하는 방법을 설명하기 위한 도면이다.
도 9를 참조하면, 도 9는 메모리 장치(100)에 포함된 복수의 메모리 블록들(BLK1~BLKz)들 중 어느 하나의 메모리 블록에 포함된 페이지들의 일부(Page0~Page2) 및 페이지 버퍼(Page Buffer, PB)를 나타낸 도면이다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 더 많은 수의 페이지들을 포함할 수 있다. 각각의 페이지는 복수의 메모리 셀들을 포함할 수 있다. 리드 동작 시, 각각의 페이지에 포함된 복수의 메모리 셀들의 채널은 초기화 될 수 있다.
제0 페이지(Page0)에는 제0 데이터(Data0)가 저장될 수 있다. 제1 페이지(Page1)에는 제1 데이터(Data1)가 저장될 수 있다. 제2 페이지(Page2)에는 제2 데이터(Data2)가 저장될 수 있다. 페이지들에 대한 리드 동작 시, 각 페이지에 저장된 데이터가 리드 될 수 있다.
메모리 장치(100)는 메모리 컨트롤러(200)로부터 전체 페이지 리드 커맨드를 수신하여 리드 동작을 수행할 수 있다. 전체 페이지는 선택된 페이지일 수 있다. 전체 페이지에 대한 리드 동작 시, 제0 페이지 내지 제2 페이지(Page0~Page2) 중 어느 하나의 페이지가 선택되면, 선택된 페이지에 저장된 모든 데이터를 리드할 수 있다.
선택된 페이지에 저장된 데이터를 리드하기 위해, 선택된 페이지에 저장된 데이터는 페이지 버퍼(Page Buffer, PB)에 저장될 수 있다. 선택된 페이지에 저장된 데이터를 페이지 버퍼(PB)에 저장하기 위해 소모된 시간은 리드 시간(tR)일 수 있다. 리드 시간(tR)은 채널 초기화 시간(CIT)을 포함할 수 있다.
제0 페이지(Page0)가 선택된 경우, 제0 페이지에 저장된 데이터인 제0 데이터(Data0)는 페이지 버퍼(PB)에 저장될 수 있다. 제0 데이터(Data0)가 페이지 버퍼(PB)에 저장되는 시간은 제0 리드 시간(0tR)일 수 있다. 제0 리드 시간(0tR)이 경과한 후, 페이지 버퍼(PB)에 저장된 데이터는 메모리 컨트롤러(200)로 출력될 수 있다(Page0 Data Out). 메모리 장치(100)는 제0 데이터(Data0) 데이터를 메모리 컨트롤러(200)로 출력한 이후 다음 리드 동작을 수행할 수 있다.
도 10은 도 9를 참조하여 설명된 실시 예와 대비되는 하프 페이지를 리드 하는 방법을 설명하기 위한 도면이다.
도 10을 참조하면, 도 10은 메모리 장치(100)에 포함된 복수의 메모리 블록들(BLK1~BLKz)들 중 어느 하나의 메모리 블록에 포함된 페이지들의 일부(Page0~Page2) 및 페이지 버퍼(Page Buffer, PB)를 나타낸 도면이다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 더 많은 수의 페이지들을 포함할 수 있다. 각각의 페이지는 복수의 메모리 셀들을 포함할 수 있다. 리드 동작 시, 각각의 페이지에 포함된 복수의 메모리 셀들의 채널은 초기화 될 수 있다.
제0 페이지(Page0)에는 제0 데이터(Data0)가 저장될 수 있다. 제1 페이지(Page1)에는 제1 데이터(Data1)가 저장될 수 있다. 제2 페이지(Page2)에는 제2 데이터(Data2)가 저장될 수 있다. 페이지에 대한 리드 동작 시, 각 페이지에 저장된 데이터 전부 또는 일부가 리드 될 수 있다. 페이지 버퍼(PB)의 크기가 각 페이지에 저장된 데이터의 크기보다 작은 경우, 페이지에 저장된 데이터 중 일부가 리드 될 수 있다. 따라서, 각 페이지에 저장된 데이터를 읽기 위해, 적어도 두 번 이상의 리드 동작이 수행될 수 있다.
각 페이지는 제1 하프 페이지 및 제2 하프 페이지를 포함할 수 있다. 1 하프 페이지는 페이지에 포함된 메모리 셀들 중 제1 메모리 셀들을 포함하고, 제2 하프 페이지는 페이지에 포함된 메모리 셀들 중 제2 메모리 셀들을 포함할 수 있다. 제2 메모리 셀들은 제1 메모리 셀들과 교대로 배열될 수 있다. 이 경우 제1 메모리 셀들은 이븐 비트 라인들에 각각 연결되고, 제2 메모리 셀들은 오드 비트 라인들에 각각 연결될 수 있다. 다른 실시 예로서, 제1 메모리 셀들 및 제2 메모리 셀들은 순차적으로 배열될 수 있다.
메모리 장치(100)는 하프 페이지 리드 커맨드에 대응하여, 각 페이지에 저장된 데이터 중 일부를 리드할 수 있다. 메모리 장치(100)는 선택된 페이지에 포함된 제1 하프 페이지 및 제2 하프 페이지 중 어느 하나가 리드할 수 있다. 메모리 장치(100)가 제1 하프 페이지에 대한 리드 동작을 완료하면, 제2 하프 페이지에 대한 리드 동작을 수행할 수 있다. 제1 하프 페이지 및 제2 하프 페이지에 대한 리드 동작을 완료하면, 메모리 장치(100)는 페이지에 저장된 데이터 전부를 리드할 수 있다.
선택된 페이지에 저장된 데이터를 리드하기 위해, 선택된 페이지에 저장된 데이터는 페이지 버퍼(Page Buffer, PB)에 저장될 수 있다. 하프 페이지 리드 커맨드에 대응하는 리드 동작 시, 선택된 페이지에 저장된 데이터 중 일부가 페이지 버퍼(PB)에 저장될 수 있다. 선택된 페이지에 저장된 데이터를 페이지 버퍼(PB)에 저장하기 위해 소모된 시간은 리드 시간(tR)일 수 있다. 리드 시간(tR)은 채널 초기화 시간(CIT)을 포함할 수 있다.
선택된 페이지에 저장된 데이터 중 일부만 리드 하는 경우, 데이터 전체를 리드하는 경우 보다 리드 되는 데이터의 양이 적기 때문에, 리드 시간(tR)이 짧아질 수 있다. 리드 시간(tR)이 짧아지는 경우, 리드 동작을 수행하기 위한 채널 초기화 시간(CIT) 또한 짧아질 수 있다. 따라서, 하프 페이지 리드 커맨드에 따른 리드 동작 시, 전체 페이지 리드 커맨드에 따른 리드 동작 보다 채널 초기화 시간(CIT)이 짧아질 수 있다.
제0 페이지(Page0)가 선택된 경우, 제0 페이지에 저장된 데이터인 제0 데이터(Data0) 중 일부는 페이지 버퍼(PB)에 저장될 수 있다. 제0 데이터(Data0) 중 일부가 페이지 버퍼(PB)에 저장되는 시간은 제0 리드 시간(0tR)일 수 있다. 제0 리드 시간(0tR)이 경과한 후, 페이지 버퍼(PB)에 저장된 데이터는 메모리 컨트롤러(200)로 출력될 수 있다(Page0 Data Out(half)). 메모리 장치(100)는 제0 데이터(Data0) 데이터 중 일부를 메모리 컨트롤러(200)로 출력한 이후 제0 데이터(Data0) 중 나머지 데이터를 리드하기 위해 다음 리드 동작을 수행할 수 있다.
도 11은 도 9를 참조하여 설명된 실시 예를 상세하게 설명하기 위한 도면이다.
도 11을 참조하면, 도 11은 메모리 장치(100)에 포함된 복수의 메모리 블록들(BLK1~BLKz)들 중 어느 하나의 메모리 블록에 포함된 페이지들의 일부(Page0~Page2, 1101), 페이지 버퍼(Page Buffer, PB, 1103) 및 캐쉬 버퍼(Cache Buffer, CB, 1105)를 나타낸 도면이다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 더 많은 수의 페이지들을 포함할 수 있다. 메모리 장치(100)는 제0 페이지 내지 제2 페이지(Page0~Page2)에 저장된 데이터들(Data0~Data2)을 t0 내지 t5에서 리드 할 수 있다.
구체적으로, 메모리 장치(100)는 한 번의 리드 동작에서 하나의 페이지에 저장된 데이터를 리드할 수 있다. 따라서 제0 페이지 내지 제2 페이지(Page0~Page2)에 저장된 데이터들(Data0~Data2)을 리드하기 위해서는 3번의 리드 동작(0tR 내지 2tR)이 수행될 수 있다.
일반적인 리드 동작 시, 메모리 장치(100)가 캐쉬 버퍼(CB)를 포함하고 있다고 하더라도 페이지 버퍼(PB)에 저장된 데이터를 캐쉬 버퍼(CB)에 저장하지 않을 수 있다. 따라서 제0 페이지 내지 제2 페이지(Page0~Page2)에 각각 저장된 데이터(Data0~Data2)는 페이지 버퍼(PB)에 저장되고, 페이지 버퍼(PB)에 저장된 데이터는 메모리 컨트롤러(200)로 출력될 수 있다. 각 페이지에 저장된 데이터(Data0~Data2)를 페이지 버퍼(PB)에 저장하는 동작과, 페이지 버퍼(PB)에 저장된 데이터를 메모리 컨트롤러(200)로 출력하는 동작은 다음과 같은 시간 순서로 수행될 수 있다.
t0에서, 메모리 장치(100)는 각 페이지에 저장된 데이터 중 제0 페이지(Page0)에 저장된 제0 데이터(Data0)를 페이지 버퍼(PB)에 저장할 수 있다(Page0 Read).
t1에서, 메모리 장치(100)는 페이지 버퍼(PB)에 저장된 제0 데이터(Data0)를 메모리 컨트롤러(200)로 출력할 수 있다(Page0 Data Out).
t2에서, 메모리 장치(100)는 각 페이지에 저장된 데이터 중 제1 페이지(Page1)에 저장된 제1 데이터(Data1)를 페이지 버퍼(PB)에 저장할 수 있다(Page1 Read).
t3에서, 메모리 장치(100)는 페이지 버퍼(PB)에 저장된 제1 데이터(Data1)를 메모리 컨트롤러(200)로 출력할 수 있다(Page1 Data Out).
t4에서, 메모리 장치(100)는 각 페이지에 저장된 데이터 중 제2 페이지(Page2)에 저장된 제2 데이터(Data2)를 페이지 버퍼(PB)에 저장할 수 있다(Page2 Read).
t5에서, 메모리 장치(100)는 페이지 버퍼(PB)에 저장된 제3 데이터(Data3)를 메모리 컨트롤러(200)로 출력할 수 있다(Page2 Data Out).
전술한 리드 동작에서, 각 페이지에 저장된 데이터가 페이지 버퍼(PB)로 리드되는 동작과, 페이지 버퍼(PB)에 저장된 데이터가 메모리 컨트롤러(200)로 출력되는 동작은 별개의 동작으로 수행될 수 있다.
도 12는 도 11을 참조하여 설명된 실시예와 대비되는 캐쉬 리드를 설명하기 위한 도면이다.
도 12를 참조하면, 도 12는 메모리 장치(100)에 포함된 복수의 메모리 블록들(BLK1~BLKz)들 중 어느 하나의 메모리 블록에 포함된 페이지들의 일부(Page0~Page2, 1201), 페이지 버퍼(Page Buffer, PB, 1203) 및 캐쉬 버퍼(Cache Buffer, CB, 1205)를 나타낸 도면이다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 더 많은 수의 페이지들을 포함할 수 있다. 메모리 장치(100)는 캐쉬 리드 방식을 사용하여, 제0 페이지 내지 제2 페이지(Page0~Page2)에 저장된 데이터들(Data0~Data2)을 연속적으로 리드할 수 있다. 제0 페이지 내지 제2 페이지(Page0~Page2)에 저장된 데이터들(Data0~Data2)은 t0 내지 t5에서 리드 될 수 있다.
구체적으로, 메모리 장치(100)는 한 번의 리드 동작에서 하나의 페이지에 저장된 데이터를 리드할 수 있다. 따라서 제0 페이지 내지 제2 페이지(Page0~Page2)에 저장된 데이터들(Data0~Data2)을 리드하기 위해서는 3번의 리드 동작(0tR 내지 2tR)이 수행될 수 있다.
캐쉬 리드 동작 시, 제0 페이지 내지 제2 페이지(Page0~Page2)에 각각 저장된 데이터(Data0~Data2)는 페이지 버퍼(PB)에 저장될 수 있다. 페이지 버퍼(PB)에 저장된 데이터는 캐쉬 버퍼(CB)에 저장될 수 있다. 캐쉬 버퍼(CB)에 저장된 데이터는 메모리 컨트롤러(200)로 출력될 수 있다. 즉, 캐쉬 리드 동작 시, 메모리 장치(100)는 페이지 버퍼(PB) 및 캐쉬 버퍼(CB)를 포함할 수 있다. 캐쉬 리드 동작 시, 페이지 버퍼(PB) 및 캐쉬 버퍼(CB)는 독립된 상태로 동작할 수 있다. 따라서, 각 페이지에 저장된 데이터(Data0~Data2)를 페이지 버퍼(PB)에 저장하는 동안, 캐쉬 버퍼(CB)에 저장된 데이터가 출력될 수 있다. 캐쉬 리드 동작은 다음과 같은 시간 순서로 수행될 수 있다.
t0에서, 메모리 장치(100)는 각 페이지에 저장된 데이터 중 제0 페이지(Page0)에 저장된 제0 데이터(Data0)를 페이지 버퍼(PB)에 저장할 수 있다(Page0 Read).
t1에서, 메모리 장치(100)는 페이지 버퍼(PB)에 저장된 제0 데이터(Data0)를 캐쉬 버퍼(CB)로 복사할 수 있다(P2C).
t2에서, 메모리 장치(100)는 각 페이지에 저장된 데이터 중 제1 페이지(Page1)에 저장된 제1 데이터(Data1)를 페이지 버퍼(PB)에 저장하면서(Page1 Read), 캐쉬 버퍼(CB)에 저장된 제0 데이터(Data0)를 메모리 컨트롤러(200)로 출력할 수 있다(Page0 Data Out).
t3에서, 메모리 장치(100)는 페이지 버퍼(PB)에 저장된 제1 데이터(Data1)를 캐쉬 버퍼(CB)로 복사할 수 있다(P2C).
t4에서, 메모리 장치(100)는 각 페이지에 저장된 데이터 중 제2 페이지(Page2)에 저장된 제2 데이터(Data2)를 페이지 버퍼(PB)에 저장하면서(Page2 Read), 캐쉬 버퍼(CB)에 저장된 제1 데이터(Data1)를 메모리 컨트롤러(200)로 출력할 수 있다(Page1 Data Out).
t5에서, 메모리 장치(100)는 페이지 버퍼(PB)에 저장된 제2 데이터(Data2)를 캐쉬 버퍼(CB)로 복사(P2C)한 후, 캐쉬 버퍼(CB)에 저장된 제2 데이터(Data2)를 메모리 컨트롤러(200)로 출력할 수 있다(Page2 Data Out).
전술한 캐쉬 리드 동작 중 t2, t4 및 t5에서, 각 페이지에 저장된 데이터가 페이지 버퍼(PB)로 리드되는 동작이 수행되는 동안, 캐쉬 버퍼(CB)에 저장된 데이터가 출력되는 동작이 수행될 수 있다. 따라서, 캐쉬 리드 방식을 사용하여 시퀀셜 리드 동작을 수행하는 경우, 메모리 장치(100)는 캐쉬 리드 방식을 사용하지 않는 노멀 리드 보다 빠르고 효과적으로 수행하는 것이 가능하다.
그러나, 캐쉬 리드 동작을 수행할 때, 일반적인 노멀 리드 동작 보다 메모리 셀들의 채널 초기화 시간(CIT)이 길어질 수 있다. 구체적으로, 캐쉬 리드 동작 시, 각 페이지에 저장된 데이터들이 연속적으로 리드 되므로, 리드 동작 시 필요한 채널 초기화 시간(CIT)이 길어질 수 있다.
도 13은 싱글 플레인에 포함된 페이지를 리드하는 방법 및 멀티 플레인에 포함된 페이지들을 리드 방법을 설명하기 위한 도면이다.
도 13을 참조하면, 도 13은 메모리 장치(100)에 포함된 복수의 플레인들(Plane0~PlaneL), 복수의 플레인들(Plane0~PlaneL) 각각에 포함된 메모리 블록들 중 제0 메모리 블록(Block0) 및 제0 메모리 블록(Block0)에 포함된 페이지들 중 제0 페이지 내지 제2 페이지(Page0~Page2)를 나타낸 도면이다. 복수의 플레인들(Plane0~PlaneL) 각각은 복수의 메모리 블록들을 포함할 수 있다. 복수의 메모리 블록들 각각은 복수의 페이지들을 포함할 수 있다.
실시 예에서, 복수의 플레인들(Plane0~PlaneL) 중 어느 하나의 플레인에 포함 된 페이지에 대한 리드 동작이 수행될 수 있다. 복수의 플레인들(Plane0~PlaneL) 중 어느 하나의 플레인에 수행되는 리드 동작은 싱글 플레인 리드 동작일 수 있다. 싱글 플레인 리드 동작은 메모리 컨트롤러(200)로부터 제공받은 싱글 플레인 리드 커맨드에 대응하여 수행될 수 있다.
구체적으로, 제0 플레인(Plane0)에 포함된 제0 메모리 블록(Block0)의 제0 페이지(Page0)에 대한 리드 동작이 수행될 수 있다. 제0 페이지(Page0)에 대한 리드 동작은 복수의 플레인들(Plane0~PlaneL) 중 제0 플레인(Plane0)에 수행되는 리드 동작이므로 싱글 플레인 리드 동작일 수 있다. 싱글 플레인 리드 동작은 선택된 페이지에 저장된 데이터 전체를 리드하는 전체 페이지 리드 동작을 포함할 수 있다. 싱글 플레인 리드 동작은 선택된 페이지에 저장된 데이터 일부를 리드하는 하프 페이지 리드 동작을 포함할 수 있다. 싱글 플레인 리드 동작은 캐쉬 리드 동작을 포함할 수 있다.
싱글 플레인 리드 동작 시, 선택된 페이지에 포함된 메모리 셀들의 채널 초기화(Channel Initialization)가 수행될 수 있다. 채널 초기화(Channel Initialization)가 수행되면, 리드 동작이 수행되는 선택된 페이지에 포함된 메모리 셀들이 초기화 될 수 있다. 싱글 플레인 리드 동작이 캐쉬 리드 동작을 포함하는 경우, 채널 초기화 시간(CIT)은 길어질 수 있다. 싱글 플레인 리드 동작이 하프 페이지 리드 동작을 포함하는 경우, 채널 초기화 시간(CIT)은 짧아질 수 있다. 따라서, 싱글 플레인 리드 커맨드에 대응하는 싱글 플레인 리드 동작 시, 채널 초기화 시간(CIT)은 캐쉬 리드 동작일 때 가장 길고, 하프 페이지 리드 동작일 때 가장 짧을 수 있다.
다른 실시 예에서, 복수의 플레인들(Plane0~PlaneL) 중 적어도 두 개 이상의 플레인들에 포함 된 페이지들에 대한 리드 동작이 수행될 수 있다. 복수의 플레인들(Plane0~PlaneL) 중 적어도 두 개 이상의 플레인들에 수행되는 리드 동작은 멀티 플레인 리드 동작일 수 있다. 멀티 플레인 리드 동작은 메모리 컨트롤러(200)로부터 제공받은 멀티 플레인 리드 커맨드에 대응하여 수행될 수 있다.
구체적으로, 제0 플레인(Plane0) 및 제1 플레인(Plane1)에 각각 포함된 제0 메모리 블록(Block0)의 제1 페이지(Page1)들에 대한 리드 동작이 수행될 수 있다. 제0 플레인(Plane0) 및 제1 플레인(Plane1)에 각각 포함된 제0 메모리 블록(Block0)은 하나의 슈퍼 블록(SuperBlock)을 구성할 수 있다. 슈퍼 블록(Superblock)에 포함된 페이지들은 슈퍼 페이지(SuperPage)을 구성할 수 있다.
제0 플레인(Plane0) 및 제1 플레인(Plane1)에 각각 포함된 제0 메모리 블록(Block0)의 제1 페이지(Page1)들에 대한 리드 동작은, 제0 플레인(Plane0) 및 제1 플레인(Plane1)에 수행되는 리드 동작이므로, 멀티 플레인 리드 동작일 수 있다. 멀티 플레인 리드 동작은 선택된 페이지들에 저장된 데이터들 전체를 리드하는 전체 페이지 리드 동작을 포함할 수 있다. 멀티 플레인 리드 동작은 선택된 페이지들에 저장된 데이터 일부를 리드하는 하프 페이지 리드 동작을 포함할 수 있다. 멀티 플레인 리드 동작이 하프 페이지 리드 동작을 포함하는 경우, 멀티 플레인 리드 동작은 싱글 플레인 리드 동작일 수 있다. 멀티 플레인 리드 동작은 캐쉬 리드 동작을 포함할 수 있다.
멀티 플레인 리드 동작 시, 선택된 페이지들에 포함된 메모리 셀들의 채널 초기화(Channel Initialization)가 수행될 수 있다. 채널 초기화(Channel Initialization)가 수행되면, 리드 동작이 수행되는 선택된 페이지들에 포함된 메모리 셀들이 초기화 될 수 있다. 멀티 플레인 리드 동작이 캐쉬 리드 동작을 포함하는 경우, 채널 초기화 시간(CIT)은 길어질 수 있다. 멀티 플레인 리드 동작이 하프 페이지 리드 동작을 포함하는 경우, 채널 초기화 시간(CIT)은 짧아질 수 있다. 따라서, 멀티 플레인 리드 커맨드에 대응하는 멀티 플레인 리드 동작 시, 채널 초기화 시간(CIT)은 캐쉬 리드 동작일 때 가장 길고, 하프 페이지 리드 동작일 때 가장 짧을 수 있다.
도 14는 메모리 셀들의 채널을 초기화 하기 위해 설정되는 오프셋이 포함된 오프셋 테이블을 설명하기 위한 도면이다.
도 14를 참조하면, 오프셋 설정부(223)는 리드 커맨드 종류에 따른 오프셋 테이블을 저장할 수 있다. 오프셋 테이블은 리드 동작이 싱글 플레인에서 수행되는지 멀티 플레인에서 수행되는지 여부에 따라 상이한 오프셋들(Offset)을 포함할 수 있다. 또한, 오프셋 테이블은 리드 동작이 수행되는 메모리 장치(100)의 온도가 속하는 온도 범위에 대응되는 오프셋들(Offset)을 포함할 수 있다.
오프셋(Offset)을 기초로 채널 초기화 시간 정보(CIT_INF)이 생성될 수 있다. 채널 초기화 시간 정보(CIT_INF)는 미리 결정된 디폴트 시간 및 오프셋 설정부(223)로부터 수신되는 오프셋(Offset)을 합산한 시간에 관한 정보일 수 있다. 미리 결정된 디폴트 시간은 리드 커맨드들에 따른 채널 초기화 시간들 중 가장 긴 채널 초기화 시간(CIT)일 수 있다. 오프셋(Offset)은 미리 결정된 디폴트 시간에 가산되는 값 또는 감산되는 값일 수 있다. 미리 결정된 디폴트 시간에 오프셋(Offset)이 가산 또는 감산되면, 최적의 채널 초기화 시간(CIT)을 설정할 수 있다.
실시 예에서, 메모리 장치(100)는 멀티 플레인 또는 싱글 플레인에서 리드 동작을 수행할 수 있다. 멀티 플레인 리드 동작 또는 싱글 플레인 리드 동작은 선택된 페이지들에 저장된 데이터들 전체를 리드하는 전체 페이지 리드 동작을 포함할 수 있다. 멀티 플레인 리드 동작 또는 싱글 플레인 리드 동작은 선택된 페이지들에 저장된 데이터 일부를 리드하는 하프 페이지 리드 동작을 포함할 수 있다. 멀티 플레인 리드 동작이 하프 페이지 리드 동작을 포함하는 경우, 멀티 플레인 리드 동작은 싱글 플레인 리드 동작일 수 있다. 멀티 플레인 리드 동작 또는 싱글 플레인 리드 동작은 캐쉬 리드 동작을 포함할 수 있다.
실시 예에서, 제11 오프셋 내지 제16 오프셋(Offset11~Offset16)은 리드 동작이 수행되는 메모리 장치(100) 온도가 p1~p2의 구간에 속할 때 오프셋 값일 수 있다. 제11 오프셋 내지 제16 오프셋(Offset11~Offset16)은 리드 동작이 멀티 플레인 또는 싱글 플레인에서 수행되는지 여부에 따라 결정될 수 있다. 구체적으로, 리드 동작이 멀티 플레인에서 수행될 때, 싱글 플레인에서의 오프셋보다 더 큰 값으로 설정될 수 있다.
실시 예에서, 리드 동작이 멀티 플레인에서 수행될 때, 리드 동작이 캐쉬 리드 동작인 경우, 미리 결정된 디폴트 시간에 대한 오프셋(Offset11)이 결정될 수 있다. 캐쉬 리드 동작일 때 오프셋(Offset11)은 페이지 리드 또는 하프 페이지 리드일 때 오프셋(Offset12, Offset13) 보다 더 큰 값으로 설정될 수 있다. 즉, 캐쉬 리드 동작일 때 오프셋(Offset11)이 가장 큰 값으로 설정될 수 있다.
리드 동작이 멀티 플레인에서 수행될 때, 리드 동작이 페이지 리드 동작(노멀 페이지 리드 동작)인 경우, 미리 결정된 디폴트 시간에 대한 오프셋(Offset12)이 결정될 수 있다. 페이지 리드 동작(노멀 페이지 리드 동작)일 때 오프셋(Offset12)은 캐쉬 리드 동작일 때의 오프셋(Offset11) 보다 작고, 하프 페이지 리드 동작일 때 오프셋(Offset13) 보다 클 수 있다.
리드 동작이 멀티 플레인에서 수행될 때, 리드 동작이 하프 페이지 리드 동작인 경우, 미리 결정된 디폴트 시간에 대한 오프셋(Offset13)이 결정될 수 있다. 하프 페이지 리드 동작일 때 오프셋(Offset13)은 캐쉬 리드 또는 페이지 리드(노멀 페이지 리드)일 때 오프셋(Offset11, Offset12) 보다 더 작은 값으로 설정될 수 있다. 즉, 하프 페이지 리드 동작일 때 오프셋(Offset13)이 가장 작은 값으로 설정될 수 있다.
다른 실시 예에서, 리드 동작이 싱글 플레인에서 수행될 때, 리드 동작이 캐쉬 리드 동작인 경우, 미리 결정된 디폴트 시간에 대한 오프셋(Offset14)이 결정될 수 있다. 캐쉬 리드 동작일 때 오프셋(Offset14)은 페이지 리드 또는 하프 페이지 리드일 때 오프셋(Offset15, Offset16) 보다 더 큰 값으로 설정될 수 있다. 즉, 캐쉬 리드 동작일 때 오프셋(Offset14)이 가장 큰 값으로 설정될 수 있다.
리드 동작이 싱글 플레인에서 수행될 때, 리드 동작이 페이지 리드 동작(노멀 페이지 리드 동작)인 경우, 미리 결정된 디폴트 시간에 대한 오프셋(Offset15)이 결정될 수 있다. 페이지 리드 동작(노멀 페이지 리드 동작)일 때 오프셋(Offset15)은 캐쉬 리드 동작일 때의 오프셋(Offset14) 보다 작고, 하프 페이지 리드 동작일 때 오프셋(Offset16) 보다 클 수 있다.
리드 동작이 싱글 플레인에서 수행될 때, 리드 동작이 하프 페이지 리드 동작인 경우, 미리 결정된 디폴트 시간에 대한 오프셋(Offset16)이 결정될 수 있다. 하프 페이지 리드 동작일 때 오프셋(Offset16)은 캐쉬 리드 또는 페이지 리드(노멀 페이지 리드)일 때 오프셋(Offset14, Offset15) 보다 더 작은 값으로 설정될 수 있다. 즉, 하프 페이지 리드 동작일 때 오프셋(Offset16)이 가장 작은 값으로 설정될 수 있다.
실시 예에서, 멀티 플레인에서 리드 동작이 수행되는 경우, 싱글 플레인에서 리드 동작이 수행될 때보다 더 큰 오프셋(Offset)이 결정될 수 있다. 멀티 플레인에서 리드 동작이 수행되는 경우, 싱글 플레인에서 리드 동작이 수행될 때 보다 더 많은 페이지들에 저장된 데이터들을 리드해야 되므로 더 큰 오프셋(Offset)이 결정될 수 있다.
구체적으로, 캐쉬 리드 동작의 경우, 제11 오프셋(Offset11)은 제14 오프셋(Offset14) 보다 큰 값일 수 있다. 페이지 리드 동작(노멀 페이지 리드 동작)의 경우, 제12 오프셋(Offset12)은 제15 오프셋(Offset15) 보다 큰 값일 수 있다. 하프 페이지 리드 동작의 경우, 제13 오프셋(Offset13)은 제16 오프셋(Offset16) 보다 큰 값일 수 있다.
실시 예에서, 제21 오프셋 내지 제26 오프셋(Offset21~Offset26)은 리드 동작이 수행되는 메모리 장치(100) 온도가 p2~p3의 구간에 속할 때 오프셋 값일 수 있다. 제21 오프셋 내지 제26 오프셋(Offset21~Offset26)은 리드 동작이 멀티 플레인 또는 싱글 플레인에서 수행되는지 여부에 따라 결정될 수 있다. 구체적으로, 리드 동작이 멀티 플레인에서 수행될 때, 싱글 플레인에서의 오프셋보다 더 큰 값으로 설정될 수 있다.
실시 예에서, 리드 동작이 멀티 플레인에서 수행될 때, 리드 동작이 캐쉬 리드 동작인 경우, 미리 결정된 디폴트 시간에 대한 오프셋(Offset21)이 결정될 수 있다. 캐쉬 리드 동작일 때 오프셋(Offset21)은 페이지 리드 또는 하프 페이지 리드일 때 오프셋(Offset22, Offset23) 보다 더 큰 값으로 설정될 수 있다. 즉, 캐쉬 리드 동작일 때 오프셋(Offset21)이 가장 큰 값으로 설정될 수 있다.
리드 동작이 멀티 플레인에서 수행될 때, 리드 동작이 페이지 리드 동작(노멀 페이지 리드 동작)인 경우, 미리 결정된 디폴트 시간에 대한 오프셋(Offset22)이 결정될 수 있다. 페이지 리드 동작(노멀 페이지 리드 동작)일 때 오프셋(Offset22)은 캐쉬 리드 동작일 때의 오프셋(Offset21) 보다 작고, 하프 페이지 리드 동작일 때 오프셋(Offset23) 보다 클 수 있다.
리드 동작이 멀티 플레인에서 수행될 때, 리드 동작이 하프 페이지 리드 동작인 경우, 미리 결정된 디폴트 시간에 대한 오프셋(Offset23)이 결정될 수 있다. 하프 페이지 리드 동작일 때 오프셋(Offset23)은 캐쉬 리드 또는 페이지 리드(노멀 페이지 리드)일 때 오프셋(Offset21, Offset22) 보다 더 작은 값으로 설정될 수 있다. 즉, 하프 페이지 리드 동작일 때 오프셋(Offset23)이 가장 작은 값으로 설정될 수 있다.
다른 실시 예에서, 리드 동작이 싱글 플레인에서 수행될 때, 리드 동작이 캐쉬 리드 동작인 경우, 미리 결정된 디폴트 시간에 대한 오프셋(Offset24)이 결정될 수 있다. 캐쉬 리드 동작일 때 오프셋(Offset24)은 페이지 리드 또는 하프 페이지 리드일 때 오프셋(Offset25, Offset26) 보다 더 큰 값으로 설정될 수 있다. 즉, 캐쉬 리드 동작일 때 오프셋(Offset24)이 가장 큰 값으로 설정될 수 있다.
리드 동작이 싱글 플레인에서 수행될 때, 리드 동작이 페이지 리드 동작(노멀 페이지 리드 동작)인 경우, 미리 결정된 디폴트 시간에 대한 오프셋(Offset25)이 결정될 수 있다. 페이지 리드 동작(노멀 페이지 리드 동작)일 때 오프셋(Offset25)은 캐쉬 리드 동작일 때의 오프셋(Offset24) 보다 작고, 하프 페이지 리드 동작일 때 오프셋(Offset26) 보다 클 수 있다.
리드 동작이 싱글 플레인에서 수행될 때, 리드 동작이 하프 페이지 리드 동작인 경우, 미리 결정된 디폴트 시간에 대한 오프셋(Offset26)이 결정될 수 있다. 하프 페이지 리드 동작일 때 오프셋(Offset26)은 캐쉬 리드 또는 페이지 리드(노멀 페이지 리드)일 때 오프셋(Offset24, Offset25) 보다 더 작은 값으로 설정될 수 있다. 즉, 하프 페이지 리드 동작일 때 오프셋(Offset26)이 가장 작은 값으로 설정될 수 있다.
실시 예에서, 멀티 플레인에서 리드 동작이 수행되는 경우, 싱글 플레인에서 리드 동작이 수행될 때보다 더 큰 오프셋(Offset)이 결정될 수 있다. 멀티 플레인에서 리드 동작이 수행되는 경우, 싱글 플레인에서 리드 동작이 수행될 때 보다 더 많은 페이지들에 저장된 데이터들을 리드해야 되므로 더 큰 오프셋(Offset)이 결정될 수 있다.
구체적으로, 캐쉬 리드 동작의 경우, 제21 오프셋(Offset21)은 제24 오프셋(Offset24) 보다 큰 값일 수 있다. 페이지 리드 동작(노멀 페이지 리드 동작)의 경우, 제22 오프셋(Offset22)은 제25 오프셋(Offset25) 보다 큰 값일 수 있다. 하프 페이지 리드 동작의 경우, 제23 오프셋(Offset23)은 제26 오프셋(Offset26) 보다 큰 값일 수 있다.
오프셋(Offset)이 결정되면 채널 초기화 시간 정보(CIT_INF)가 생성될 수 있다. 채널 초기화 시간 정보(CIT_INF)는 미리 결정된 디폴트 시간 및 오프셋 설정부(223)로부터 수신되는 오프셋(Offset)을 합산한 시간에 관한 정보일 수 있다. 채널 초기화 시간 정보(CIT_INF)는 리드 동작 시, 최적의 채널 초기화 시간(CIT)에 관한 정보를 포함할 수 있다. 메모리 컨트롤러(200)는 채널 초기화 시간 정보(CIT_INF)를 메모리 장치(100)에 제공할 수 있다. 채널 초기화 시간 정보(CIT_INF)를 기초로, 메모리 장치(100)내 미리 설정된 채널 초기화 시간의 설정값을 변경할 수 있다.
도 15는 도 1의 메모리 장치의 핀 구성을 설명하기 위한 도면이다.
도 15를 참조하면, 메모리 장치(100)는 복수의 입출력 라인들을 통해 외부 컨트롤러와 통신할 수 있다. 예를 들어, 메모리 장치(100)는 칩 인에이블 라인(CE#), 쓰기 인에이블 라인(WE#), 읽기 인에이블 라인(RE#), 어드레스 래치 인에이블 라인(ALE), 커맨드 래치 인에이블 라인(CLE), 쓰기 방지 라인(WP#) 및 레디 비지 라인(Ready Busy, RB)을 포함하는 제어 신호 라인들과, 데이터 입출력 라인들(DQ)을 통해 외부 컨트롤러와 통신한다.
메모리 장치(100)는 칩 인에이블 라인(CE#)을 통해 외부 컨트롤러로부터 칩 인에이블 신호를 수신할 수 있다. 메모리 장치(100)는 쓰기 인에이블 라인(WE#)을 통해 외부 컨트롤러로부터 쓰기 인에이블 신호를 수신할 수 있다. 메모리 장치(100)는 읽기 인에이블 라인(RE#)을 통해 외부 컨트롤러로부터 읽기 인에이블 신호를 수신할 수 있다. 메모리 장치(100)는 어드레스 래치 인에이블 라인(ALE)을 통해 외부 컨트롤러로부터 어드레스 래치 인에이블 신호를 수신할 수 있다. 메모리 장치(100)는 커맨드 래치 인에이블 라인(CLE)을 통해 외부 컨트롤러로부터 커맨드 래치 인에이블 신호를 수신할 수 있다. 메모리 장치(100)는 쓰기 방지 라인(WP#)을 통해 외부 컨트롤러로부터 쓰기 방지 신호를 수신할 수 있다.
실시 예에서, 메모리 장치(100)는 레디 비지 라인(Ready Busy, RB)을 통해 메모리 컨트롤러로 메모리 장치(100)가 레디 상태인지 또는 비지 상태인지를 출력하는 레디 비지 신호를 제공할 수 있다.
칩 인에이블 신호는 메모리 장치(100)를 선택하는 제어 신호일 수 있다. 칩 인에이블 신호가 '하이'상태에 있고, 메모리 장치(100)가 '레디' 상태에 해당하면, 메모리 장치(100)는 저전력 대기 상태(low power standby state)에 진입할 수 있다.
쓰기 인에이블 신호는 메모리 장치로 입력되는 커맨드, 어드레스 및 입력 데이터를 래치에 저장하는 것을 제어하는 제어 신호일 수 있다.
읽기 인에이블 신호는 시리얼 데이터의 출력을 인에이블하는 제어 신호일 수 있다.
어드레스 래치 인에이블 신호는 입출력 라인들(DQ)로 입력되는 신호의 유형이 커맨드, 어드레스 또는 데이터 중 어떤 것인지를 나타내기 위해 호스트가 사용하는 제어 신호들 중 하나일 수 있다.
커맨드 래치 인에이블 신호는 입출력 라인들(DQ)로 입력되는 신호의 유형이 커맨드, 어드레스 또는 데이터 중 어떤 것인지를 나타내기 위해 호스트가 사용하는 제어 신호들 중 하나일 수 있다.
예를 들어, 커맨드 래치 인에이블 신호가 활성화(예를 들어, 로직 하이)되고, 어드레스 래치 인에이블 신호가 비활성화(예를 들어, 로직 로우)되고, 쓰기 인에이블 신호가 활성화(예를 들어, 로직 로우)된 후 비활성화(예를 들어, 로직 하이)되면, 메모리 장치(100)는 입출력 라인들(DQ)을 통해 입력되는 신호가 커맨드임을 식별할 수 있다.
예를 들어, 커맨드 래치 인에이블 신호가 비활성화(예를 들어, 로직 로우)되고, 어드레스 래치 인에이블 신호가 활성화(예를 들어, 로직 하이)되고, 쓰기 인에이블 신호가 활성화(예를 들어, 로직 로우)된 뒤, 비활성화(예를 들어, 로직 하이)되면, 메모리 장치(100)는 입출력 라인들(DQ)을 통해 입력되는 신호가 어드레스임을 식별할 수 있다.
쓰기 방지 신호는 메모리 장치(100)가 프로그램 동작 및 소거 동작을 수행하는 것을 비활성화 시키는 제어 신호일 수 있다.
레디 비지 신호는 메모리 장치(100)의 상태를 식별하는 신호일 수 있다. 즉 로우 상태의 레디 비지 신호는 메모리 장치(100)가 적어도 하나 이상의 동작을 수행 중임을 나타낸다. 하이 상태의 레디 비지 신호는 메모리 장치(100)가 동작을 수행하고 있지 않음을 나타낸다.
메모리 장치(100)가 프로그램 동작, 읽기 동작 및 소거 동작 중 어느 하나의 동작을 수행하는 동안 레디 비지 신호는 로우 상태일 수 있다. 본 발명의 실시 예에서, 도 2를 참조하여 설명된 메모리 컨트롤러(200)는 레디 비지 신호를 기초로 프로그램 동작 또는 소거 동작이 종료된 시점인 종료 시점을 결정할 수 있다.
도 16은 메모리 컨트롤러가 메모리 장치에 저장된 메모리 셀들의 채널 초기화 시간을 변경하는 방법을 설명하기 위한 도면이다.
도 16을 참조하면, 메모리 컨트롤러(200)는 셋-파라미터 커맨드(Set-parameter Command)를 이용하여, 채널 초기화 시간(CIT)을 변경할 수 있다.
메모리 컨트롤러(200)는 입출력 라인들(DQ)을 통해, 셋-파라미터 커맨드(Set-parameter Command), 파라미터 어드레스(Parameter Address) 및 파라미터 데이터(Parameter DATA)를 메모리 장치(100)로 제공할 수 있다. 메모리 컨트롤러(200)는 채널 초기화 시간 정보(CIT_INF)를 생성하고, 생성된 상기 채널 초기화 시간 정보(CIT_INF)를 파라미터 데이터(Parameter DATA)로서 메모리 장치(100)에 제공할 수 있다.
셋-파라미터 커맨드(Set-parameter Command)는 메모리 장치(100)에 포함된 복수의 레지스터들 중 특정 레지스터에 저장된 데이터를 채널 초기화 시간(CIT)에 대한 데이터로 설정하는 커맨드일 수 있다.
채널 초기화 시간(CIT)을 설정하는 경우, 파라미터 어드레스(Parameter Address)는 채널 초기화 시간(CIT)에 대한 데이터를 저장하는 레지스터의 주소일 수 있다.
파라미터 데이터(Parameter DATA)에 기초하여, 메모리 장치(100)는 리드 동작을 수행하기 위한 채널 초기화 시간(CIT)을 결정할 수 있다. 파라미터 데이터는 채널 초기화 시간 정보(CIT_INF)를 포함할 수 있다. 파라미터 데이터(Parameter DATA)는 채널 초기화에 관한 값들을 포함할 수 있다.
도 17은 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작을 설명하기 위한 도면이다.
도 17을 참조하면, S1701 단계에서, 커맨드 생성부(210)는 호스트(300)의 요청(Request)에 따라 메모리 장치(100)가 수행할 리드 동작에 관한 커맨드를 생성할 수 있다. 생성된 커맨드는 리드 동작에 관한 커맨드일 수 있다. 리드 동작에 관한 커맨드는 리드 커맨드일 수 있다.
S1703 단계에서, 커맨드 분석부(221)는 커맨드 생성부(210)가 생성한 커맨드를 수신하여, 선택된 페이지에 대한 리드 커맨드의 종류를 나타내는 커맨드 정보(CMD_INF)를 생성할 수 있다. 커맨드 정보(CMD_INF)는 멀티 플레인 리드 커맨드 정보, 싱글 플레인 리드 커맨드 정보, 캐쉬 리드 커맨드 정보, 노멀 리드 커맨드 정보, 전체 페이지 리드 커맨드 정보 또는 하프 페이지 리드 커맨드 정보 중 어느 하나의 정보를 포함할 수 있다.
S1705 단계에서, 오프셋 설정부는(223)는 커맨드 정보(CMD_INF)에 기초하여 오프셋(Offset)을 결정할 수 있다. 오프셋 설정부는(223)는 커맨드 분석부(221)로부터 제공받은 커맨드 정보(CMD_INF)를 이용하여 채널 초기화 시간(CIT)을 결정하기 위한 오프셋(Offset)을 결정할 수 있다. 오프셋 설정부(223)는 리드 커맨드 종류에 대응하는 상이한 오프셋들을 포함하는 오프셋 테이블을 저장할 수 있다.
S1707 단계에서, 오프셋(Offset)을 기초로, 선택된 페이지에 포함된 복수의 메모리 셀들의 채널 초기화 시간 정보(CIT_INF)를 생성할 수 있다. 구체적으로, 채널 초기화 시간 정보(CIT_INF)는 미리 결정된 디폴트 시간 및 오프셋 설정부(223)로부터 수신되는 오프셋(Offset)을 합산한 시간에 관한 정보일 수 있다. 채널 초기화 시간 정보(CIT_INF)는 리드 커맨드 마다 최적의 채널 초기화 시간(CIT)에 관한 정보일 수 있다.
S1709 단계에서, 채널 초기화 시간 정보(CIT_INF)에 기초하여 파라미터 데이터를 생성할 수 있다. 채널 초기화 시간 정보(CIT_INF)를 파라미터 데이터로서 생성할 수 있다.
S1711 단계에서, 생성된 파라미터 데이터는 메모리 장치(100)로 전송될 수 있다. 파라미터 데이터가 메모리 장치(100)로 전송되면, 메모리 장치(100)가 리드 동작 시, 메모리 셀들의 채널을 초기화는 시간을 설정하는데 사용될 수 있다.
도 18은 본 발명의 다른 실시 예에 따른 메모리 컨트롤러의 동작을 설명하기 위한 도면이다.
도 18을 참조하면, S1801 단계에서, 커맨드 분석부(221)는 커맨드 생성부(210)가 생성한 커맨드를 수신하여, 선택된 페이지에 대한 리드 커맨드의 종류를 나타내는 커맨드 정보(CMD_INF)를 생성할 수 있다. 커맨드 정보(CMD_INF)는 멀티 플레인 리드 커맨드 정보, 싱글 플레인 리드 커맨드 정보, 캐쉬 리드 커맨드 정보, 노멀 리드 커맨드 정보, 전체 페이지 리드 커맨드 정보 또는 하프 페이지 리드 커맨드 정보 중 적어도 두 개 이상의 정보를 포함할 수 있다.
S1803 단계에서, 커맨드 정보(CMD_INF)가 멀티 플레인 리드 커맨드 정보인지 판단할 수 있다. 멀티 플레인 리드 커맨드 정보는 복수의 플레인들 중 적어도 두 개 이상의 플레인들에 수행되는 리드 동작에 대한 커맨드 정보일 수 있다.
커맨드 정보(CMD_INF)가 멀티 플레인 리드 커맨드 정보인 경우, S1805 단계로 진행한다. 커맨드 정보(CMD_INF)가 멀티 플레인 리드 커맨드 정보가 아닌 경우, S1807 단계로 진행한다. 커맨드 정보(CMD_INF)가 멀티 플레인 리드 커맨드 정보가 아닌 경우, 커맨드 정보(CMD_INF)는 싱글 플레인 리드 커맨드 정보일 수 있다.
S1805 단계에서, 오프셋 설정부(223)는 제1 값을 오프셋(Offset)으로 결정할 수 있다. 제1 값은, 멀티 플레인 리드 커맨드 정보가 선택된 페이지들에 저장된 데이터들 전체를 리드하는 전체 페이지 리드 커맨드 정보, 선택된 페이지들에 저장된 데이터 일부를 리드하는 하프 페이지 리드 커맨드 정보 및 캐쉬 리드 커맨드 정보 중 어느 정보를 포함하는지 여부에 따라 달라질 수 있다. 구체적으로, 멀티 플레인 리드 커맨드 정보가 캐쉬 리드 커맨드 정보를 포함하는 경우, 가장 큰 값이 제1 값으로 결정될 수 있다. 멀티 플레인 리드 커맨드 정보가 하프 페이지 리드 커맨드 정보를 포함하는 경우, 가장 작은 값이 제1 값으로 결정될 수 있다.
S1807 단계에서, 오프셋 설정부(223)는 제2 값을 오프셋(Offset)으로 결정할 수 있다. 제2 값은, 싱글 플레인 리드 커맨드 정보가 선택된 페이지들에 저장된 데이터들 전체를 리드하는 전체 페이지 리드 커맨드 정보, 선택된 페이지들에 저장된 데이터 일부를 리드하는 하프 페이지 리드 커맨드 정보 및 캐쉬 리드 커맨드 정보 중 어느 정보를 포함하는지 여부에 따라 달라질 수 있다. 구체적으로, 싱글 플레인 리드 커맨드 정보가 캐쉬 리드 커맨드 정보를 포함하는 경우, 가장 큰 값이 제2 값으로 결정될 수 있다. 싱글 플레인 리드 커맨드 정보가 하프 페이지 리드 커맨드 정보를 포함하는 경우, 가장 작은 값이 제2 값으로 결정될 수 있다.
도 19는 본 발명의 다른 실시 예에 따른 메모리 컨트롤러의 동작을 설명하기 위한 도면이다.
도 19를 참조하면, S1901 단계에서, 커맨드 분석부(221)는 커맨드 생성부(210)가 생성한 커맨드를 수신하여, 선택된 페이지에 대한 리드 커맨드의 종류를 나타내는 커맨드 정보(CMD_INF)를 생성할 수 있다. 커맨드 정보(CMD_INF)는 멀티 플레인 리드 커맨드 정보, 싱글 플레인 리드 커맨드 정보, 캐쉬 리드 커맨드 정보, 노멀 리드 커맨드 정보, 전체 페이지 리드 커맨드 정보 또는 하프 페이지 리드 커맨드 정보 중 적어도 두 개 이상의 정보를 포함할 수 있다.
S1903 단계에서, 커맨드 정보(CMD_INF)가 하프 페이지 리드 커맨드 정보인지 판단할 수 있다. 하프 페이지 리드 커맨드는 선택된 페이지에 포함된 제1 하프 페이지 및 제2 하프 페이지 중 어느 하나를 리드하는 커맨드일 수 있다. 제1 하프 페이지는 선택된 페이지에 포함된 메모리 셀들 중 제1 메모리 셀들을 포함하고, 제2 하프 페이지는 선택된 페이지에 포함된 메모리 셀들 중 제2 메모리 셀들을 포함할 수 있다.
커맨드 정보(CMD_INF)가 하프 페이지 리드 커맨드 정보인 경우, S1905 단계로 진행한다. 커맨드 정보(CMD_INF)가 하프 페이지 리드 커맨드 정보가 아닌 경우, S1907 단계로 진행한다. 커맨드 정보(CMD_INF)가 하프 페이지 리드 커맨드 정보가 아닌 경우, 커맨드 정보(CMD_INF)는 전체 페이지 리드 커맨드 정보일 수 있다.
S1905 단계에서, 오프셋 설정부(223)는 제3 값을 오프셋(Offset)으로 결정할 수 있다. 제3 값은, 하프 페이지 리드 커맨드 정보가 복수의 플레인들 중 적어도 두 개 이상의 플레인에 포함된 페이지들을 리드하는 커맨드임을 나타내는 멀티 플레인 리드 커맨드 정보 또는 복수의 플레인들 중 어느 하나의 플레인에 포함된 페이지를 리드하는 커맨드임을 나타내는 싱글 플레인 리드 커맨드 정보를 포함하는지 여부에 따라 달라질 수 있다. 구체적으로, 하프 페이지 리드 커맨드 정보가 멀티 플레인 리드 커맨드 정보를 포함하는 경우, 싱글 플레인 리드 커맨드 정보를 포함할 때 보다 더 큰 값으로 제3 값이 결정될 수 있다.
S1907 단계에서, 오프셋 설정부(223)는 제4 값을 오프셋(Offset)으로 결정할 수 있다. 제4 값은, 전체 페이지 리드 커맨드 정보가 복수의 플레인들 중 적어도 두 개 이상의 플레인에 포함된 페이지들을 리드하는 커맨드임을 나타내는 멀티 플레인 리드 커맨드 정보 또는 복수의 플레인들 중 어느 하나의 플레인에 포함된 페이지를 리드하는 커맨드임을 나타내는 싱글 플레인 리드 커맨드 정보를 포함하는지 여부에 따라 달라질 수 있다. 구체적으로, 전체 페이지 리드 커맨드 정보가 멀티 플레인 리드 커맨드 정보를 포함하는 경우, 싱글 플레인 리드 커맨드 정보를 포함할 때 보다 더 큰 값으로 제4 값이 결정될 수 있다.
도 20은 본 발명의 다른 실시 예에 따른 메모리 컨트롤러의 동작을 설명하기 위한 도면이다.
도 20를 참조하면, S2001 단계에서, 커맨드 분석부(221)는 커맨드 생성부(210)가 생성한 커맨드를 수신하여, 선택된 페이지에 대한 리드 커맨드의 종류를 나타내는 커맨드 정보(CMD_INF)를 생성할 수 있다. 커맨드 정보(CMD_INF)는 멀티 플레인 리드 커맨드 정보, 싱글 플레인 리드 커맨드 정보, 캐쉬 리드 커맨드 정보, 노멀 리드 커맨드 정보, 전체 페이지 리드 커맨드 정보 또는 하프 페이지 리드 커맨드 정보 중 적어도 두 개 이상의 정보를 포함할 수 있다.
S2003 단계에서, 커맨드 정보(CMD_INF)가 캐쉬 리드 커맨드 정보인지 판단할 수 있다. 캐쉬 리드 커맨드 정보는 이전 데이터가 캐쉬 버퍼에서 메모리 컨트롤러(200)로 출력하는 동안, 선택된 페이지의 데이터를 페이지 버퍼(PB)에 저장하도록 메모리 장치(100)를 제어하는 커맨드임을 나타내는 정보일 수 있다.
커맨드 정보(CMD_INF)가 캐쉬 리드 커맨드 정보인 경우, S2005 단계로 진행한다. 커맨드 정보(CMD_INF)가 캐쉬 리드 커맨드 정보가 아닌 경우, S2007 단계로 진행한다. 커맨드 정보(CMD_INF)가 캐쉬 리드 커맨드 정보가 아닌 경우, 커맨드 정보(CMD_INF)는 노멀 리드 커맨드 정보일 수 있다.
S2005 단계에서, 오프셋 설정부(223)는 제5 값을 오프셋(Offset)으로 결정할 수 있다. 제5 값은, 캐쉬 페이지 리드 커맨드 정보가 복수의 플레인들 중 적어도 두 개 이상의 플레인에 포함된 페이지들을 리드하는 커맨드임을 나타내는 멀티 플레인 리드 커맨드 정보 또는 복수의 플레인들 중 어느 하나의 플레인에 포함된 페이지를 리드하는 커맨드임을 나타내는 싱글 플레인 리드 커맨드 정보를 포함하는지 여부에 따라 달라질 수 있다. 구체적으로, 캐쉬 리드 커맨드 정보가 멀티 플레인 리드 커맨드 정보를 포함하는 경우, 싱글 플레인 리드 커맨드 정보를 포함할 때 보다 더 큰 값으로 제5 값이 결정될 수 있다.
S2007 단계에서, 오프셋 설정부(223)는 제6 값을 오프셋(Offset)으로 결정할 수 있다. 제6 값은, 노멀 리드 커맨드 정보가 복수의 플레인들 중 적어도 두 개 이상의 플레인에 포함된 페이지들을 리드하는 커맨드임을 나타내는 멀티 플레인 리드 커맨드 정보 또는 복수의 플레인들 중 어느 하나의 플레인에 포함된 페이지를 리드하는 커맨드임을 나타내는 싱글 플레인 리드 커맨드 정보를 포함하는지 여부에 따라 달라질 수 있다. 구체적으로, 노멀 페이지 리드 커맨드 정보가 멀티 플레인 리드 커맨드 정보를 포함하는 경우, 싱글 플레인 리드 커맨드 정보를 포함할 때 보다 더 큰 값으로 제6 값이 결정될 수 있다.
도 21은 본 발명의 다른 실시 예에 따른 메모리 컨트롤러의 동작을 설명하기 위한 도면이다.
도 21을 참조하면, S2101 단계에서, 커맨드 분석부(221)는 커맨드 생성부(210)가 생성한 커맨드를 수신하여, 선택된 페이지에 대한 리드 커맨드의 종류를 나타내는 커맨드 정보(CMD_INF)를 생성할 수 있다. 커맨드 정보(CMD_INF)는 멀티 플레인 리드 커맨드 정보, 싱글 플레인 리드 커맨드 정보, 캐쉬 리드 커맨드 정보, 노멀 리드 커맨드 정보, 전체 페이지 리드 커맨드 정보 또는 하프 페이지 리드 커맨드 정보 중 적어도 두 개 이상의 정보를 포함할 수 있다.
S2103 단계에서, 커맨드 정보(CMD_INF)가 멀티 플레인 리드 커맨드 정보인지 판단할 수 있다. 멀티 플레인 리드 커맨드 정보는 복수의 플레인들 중 적어도 두 개 이상의 플레인들에 수행되는 리드 동작에 대한 커맨드 정보일 수 있다.
커맨드 정보(CMD_INF)가 멀티 플레인 리드 커맨드 정보인 경우, S2105 단계로 진행한다. 커맨드 정보(CMD_INF)가 멀티 플레인 리드 커맨드 정보가 아닌 경우, S2111 단계로 진행한다. 커맨드 정보(CMD_INF)가 멀티 플레인 리드 커맨드 정보가 아닌 경우, 커맨드 정보(CMD_INF)는 싱글 플레인 리드 커맨드 정보일 수 있다.
S2105 단계에서, 커맨드 정보(CMD_INF)가 캐쉬 리드 커맨드 정보인지 판단할 수 있다. 캐쉬 리드 커맨드 정보는 이전 데이터가 캐쉬 버퍼에서 메모리 컨트롤러(200)로 출력하는 동안, 선택된 페이지의 데이터를 페이지 버퍼(PB)에 저장하도록 메모리 장치(100)를 제어하는 커맨드임을 나타내는 정보일 수 있다.
커맨드 정보(CMD_INF)가 캐쉬 리드 커맨드 정보인 경우, S2107 단계로 진행한다. 커맨드 정보(CMD_INF)가 캐쉬 리드 커맨드 정보가 아닌 경우, S2109 단계로 진행한다. 커맨드 정보(CMD_INF)가 캐쉬 리드 커맨드 정보가 아닌 경우, 커맨드 정보(CMD_INF)는 전체 페이지 리드 커맨드 정보 또는 하프 페이지 리드 커맨드 정보일 수 있다.
S2107 단계에서, 커맨드 정보(CMD_INF)가 멀티 플레인 리드 커맨드 정보 및 캐쉬 리드 커맨드 정보를 포함할 때, 제7 값이 오프셋(Offset)으로 결정될 수 있다. 커맨드 정보(CMD_INF)가 멀티 플레인 리드 커맨드 정보 및 캐쉬 리드 커맨드 정보를 포함할 때, 메모리 셀들의 채널 초기화 시간(CIT)이 가장 길게 설정될 수 있다. 따라서 제7 값은 오프셋들 중 가장 큰 값으로 설정될 수 있다.
S2109 단계에서, 커맨드 정보(CMD_INF)가 멀티 플레인 리드 커맨드 정보 및 전체 페이지 리드 커맨드 정보 또는 하프 페이지 리드 커맨드 정보 중 어느 하나를 포함할 때, 제8 값이 오프셋(Offset)으로 결정될 수 있다. 제 8값은, 커맨드 정보(CMD_INF)가 전체 페이지 리드 커맨드 정보를 포함할 때, 하프 페이지 리드 커맨드 정보를 포함할 때 보다 더 큰 값으로 결정될 수 있다.
S2111 단계에서, 커맨드 정보(CMD_INF)는 싱글 플레인 리드 커맨드 정보일 때, 제9 값이 오프셋으로 결정될 수 있다. 제9 값은, 싱글 플레인 리드 커맨드 정보가 전체 페이지 리드 커맨드 정보, 하프 페이지 리드 커맨드 정보 및 캐쉬 리드 커맨드 정보 중 어느 정보를 포함하는지 여부에 따라 달라질 수 있다. 구체적으로, 싱글 플레인 리드 커맨드 정보가 캐쉬 리드 커맨드 정보를 포함하는 경우, 가장 큰 값이 제9 값으로 결정될 수 있다. 싱글 플레인 리드 커맨드 정보가 하프 페이지 리드 커맨드 정보를 포함하는 경우, 가장 작은 값이 제9 값으로 결정될 수 있다.
도 22는 본 발명의 실시 예에 따른 메모리 장치의 동작을 설명하기 위한 도면이다.
도 22를 참조하면, S2201 단계에서, 메모리 장치(100)는 메모리 셀들의 채널 초기화 시간(CIT)을 설정하기 위한 셋 파라미터 커맨드(Set-parameter Command)를 메모리 컨트롤러(200)로부터 수신할 수 있다. 메모리 장치(100)는 셋 파라미터 커맨드(Set-parameter Command)에 응답하여, 메모리 셀들의 채널 초기화 시간 정보(CIT_INF)를 파라미터 데이터(Parameter DATA)로 저장할 수 있다.
S2203 단계에서, 메모리 장치(100)는 셋 파라미터 커맨드(Set-parameter Command)에 응답하여, 파라미터 데이터(Parameter DATA)를 메모리 장치(100)에 포함된 레지스터에 저장할 수 있다. 파라미터 데이터(Parameter DATA)에 기초하여, 메모리 장치(100)는 리드 동작을 수행하기 위한 채널 초기화 시간(CIT)을 결정할 수 있다. 파라미터 데이터는 채널 초기화 시간 정보(CIT_INF)를 포함할 수 있다. 파라미터 데이터(Parameter DATA)는 채널 초기화에 관한 값들을 포함할 수 있다.
S2205 단계에서, 메모리 장치(100)는 저장된 파라미터 데이터(Parameter DATA)에 기초하여 채널 초기화 시간(CIT)을 설정할 수 있다. 메모리 장치는 리드 동작 시, 설정된 채널 초기화 시간(CIT) 동안에 메모리 셀들의 채널을 초기화 할 수 있다.
S2207 단계에서, 메모리 장치(100)는 설정된 채널 초기화 시간(CIT)에 따라 리드 동작을 수행할 수 있다. 설정된 채널 초기화 시간(CIT)은 미리 결정된 디폴트 시간 및 오프셋(Offset)을 합산한 시간일 수 있다. 채널 초기화 시간(CIT)은 리드 커맨드 마다 최적화된 시간일 수 있다.
도 23은 도 1의 메모리 컨트롤러의 다른 실시 예를 설명하기 위한 도면이다.
메모리 컨트롤러(1000)는 호스트(Host) 및 메모리 장치에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 메모리 컨트롤러(1000)는 메모리 장치를 액세스하도록 구성된다. 예를 들면, 메모리 컨트롤러(1000)는 메모리 장치의 쓰기, 읽기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(1000)는 메모리 장치 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(1000)는 메모리 장치를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
도 23을 참조하면, 메모리 컨트롤러(1000)는 프로세서부(Processor; 1010), 메모리 버퍼부(Memory Buffer; 1020), 에러 정정부(ECC; 1030), 호스트 인터페이스(Host Interface; 1040), 버퍼 제어부(Buffer Control Circuit; 1050), 메모리 인터페이스(Memory Interface; 1060) 그리고 버스(Bus; 1070)를 포함할 수 있다.
버스(1070)는 메모리 컨트롤러(1000)의 구성 요소들 사이에 채널(channel)을 제공하도록 구성될 수 있다.
프로세서부(1010)는 메모리 컨트롤러(1000)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서부(1010)는 호스트 인터페이스(1040)를 통해 외부의 호스트와 통신하고, 메모리 인터페이스(1060)를 통해 메모리 장치와 통신할 수 있다. 또한 프로세서부(1010)는 버퍼 제어부(1050)를 통해 메모리 버퍼부(1020)와 통신할 수 있다. 프로세서부(1010)는 메모리 버퍼부(1020)를 동작 메모리, 캐쉬 메모리(cache memory) 또는 버퍼 메모리(buffer memory)로 사용하여 저장 장치의 동작을 제어할 수 있다.
프로세서부(1010)는 플래시 변환 계층(FTL)의 기능을 수행할 수 있다. 프로세서부(1010)는 플래시 변환 계층(FTL)을 통해 호스트가 제공한 논리 블록 어드레스(logical block address, LBA)를 물리 블록 어드레스(physical block address, PBA)로 변환할 수 있다. 플래시 변환 계층(FTL)은 맵핑 테이블을 이용하여 논리 블록 어드레스(LBA)를 입력 받아, 물리 블록 어드레스(PBA)로 변환시킬 수 있다. 플래시 변환 계층의 주소 맵핑 방법에는 맵핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 맵핑 방법에는 페이지 맵핑 방법(Page mapping method), 블록 맵핑 방법(Block mapping method), 그리고 혼합 맵핑 방법(Hybrid mapping method)이 있다.
프로세서부(1010)는 호스트(Host)로부터 수신된 데이터를 랜더마이즈하도록 구성된다. 예를 들면, 프로세서부(1010)는 랜더마이징 시드(seed)를 이용하여 호스트(Host)로부터 수신된 데이터를 랜더마이즈할 것이다. 랜더마이즈된 데이터는 저장될 데이터로서 메모리 장치에 제공되어 메모리 셀 어레이에 프로그램된다.
프로세서부(1010)는 리드 동작 시 메모리 장치로부터 수신된 데이터를 디랜더마이즈하도록 구성된다. 예를 들면, 프로세서부(1010)는 디랜더마이징 시드를 이용하여 메모리 장치로부터 수신된 데이터를 디랜더마이즈할 것이다. 디랜더마이즈된 데이터는 호스트(Host)로 출력될 것이다.
실시 예로서, 프로세서부(1010)는 소프트웨어(software) 또는 펌웨어(firmware)를 구동함으로써 랜더마이즈 및 디랜더마이즈를 수행할 수 있다.
메모리 버퍼부(1020)는 프로세서부(1010)의 동작 메모리, 캐쉬 메모리 또는 버퍼 메모리로 사용될 수 있다. 메모리 버퍼부(1020)는 프로세서부(1010)가 실행하는 코드들 및 커맨드들을 저장할 수 있다. 메모리 버퍼부(1020)는 프로세서부(1010)에 의해 처리되는 데이터를 저장할 수 있다. 메모리 버퍼부(1020)는 SRAM(Static RAM), 또는 DRAM(Dynamic RAM)을 포함할 수 있다.
에러 정정부(1030)는 에러 정정을 수행할 수 있다. 에러 정정부(1030)는 메모리 인터페이스(1060)를 통해 메모리 장치에 기입될 데이터에 기반하여 에러 정정 인코딩(ECC encoding)을 수행할 수 있다. 에러 정정 인코딩 된 데이터는 메모리 인터페이스(1060)를 통해 메모리 장치로 전달될 수 있다. 에러 정정부(1030)는 메모리 장치로부터 메모리 인터페이스(1060)를 통해 수신되는 데이터에 대해 에러 정정 디코딩(ECC decoding)을 수행할 수 있다. 예시적으로, 에러 정정부(1030)는 메모리 인터페이스(1060)의 구성 요소로서 메모리 인터페이스(1060)에 포함될 수 있다.
호스트 인터페이스(1040)는 프로세서부(1010)의 제어에 따라, 외부의 호스트와 통신하도록 구성된다. 호스트 인터페이스(1040)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 통신하도록 구성될 수 있다.
버퍼 제어부(1050)는 프로세서부(1010)의 제어에 따라, 메모리 버퍼부(1020)를 제어하도록 구성된다.
메모리 인터페이스(1060)는 프로세서부(1010)의 제어에 따라, 메모리 장치와 통신하도록 구성된다. 메모리 인터페이스(1060)는 채널을 통해 커맨드, 어드레스 및 데이터를 메모리 장치와 통신할 수 있다.
예시적으로, 메모리 컨트롤러(1000)는 메모리 버퍼부(1020) 및 버퍼 제어부(1050)를 포함하지 않을 수 있다.
예시적으로, 프로세서부(1010)는 코드들을 이용하여 메모리 컨트롤러(1000)의 동작을 제어할 수 있다. 프로세서부(1010)는 메모리 컨트롤러(1000)의 내부에 제공되는 불휘발성 메모리 장치(예를 들어, Read Only Memory)로부터 코드들을 로드할 수 있다. 다른 예로서, 프로세서부(1010)는 메모리 장치로부터 메모리 인터페이스(1060)를 통해 코드들을 로드(load)할 수 있다.
예시적으로, 메모리 컨트롤러(1000)의 버스(1070)는 제어 버스(control bus) 및 데이터 버스(data bus)로 구분될 수 있다. 데이터 버스는 메모리 컨트롤러(1000) 내에서 데이터를 전송하고, 제어 버스는 메모리 컨트롤러(1000) 내에서 커맨드, 어드레스와 같은 제어 정보를 전송하도록 구성될 수 있다. 데이터 버스와 제어 버스는 서로 분리되며, 상호간에 간섭하거나 영향을 주지 않을 수 있다. 데이터 버스는 호스트 인터페이스(1040), 버퍼 제어부(1050), 에러 정정부(1030) 및 메모리 인터페이스(1060)에 연결될 수 있다. 제어 버스는 호스트 인터페이스(1040), 프로세서부(1010), 버퍼 제어부(1050), 메모리 버퍼부(1020) 및 메모리 인터페이스(1060)에 연결될 수 있다.
도 24는 본 발명의 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 24를 참조하면, 메모리 카드 시스템(2000)은 메모리 컨트롤러(2100), 메모리 장치(2200), 및 커넥터(2300)를 포함한다.
메모리 컨트롤러(2100)는 메모리 장치(2200)와 연결된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 액세스하도록 구성된다. 예를 들어, 메모리 컨트롤러(2100)는 메모리 장치(2200)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 메모리 장치(2200)는 도 4를 참조하여 설명된 메모리 장치(100)와 동일하게 구현될 수 있다.
예시적으로, 메모리 컨트롤러(2100)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
메모리 컨트롤러(2100)는 커넥터(2300)를 통해 외부 장치와 통신할 수 있다. 메모리 컨트롤러(2100)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 메모리 컨트롤러(2100)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 커넥터(2300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.
예시적으로, 메모리 장치(2200)는 EEPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 다양한 불휘발성 메모리 소자들로 구현될 수 있다.
메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 25는 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
도 25를 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함한다. SSD(3200)는 신호 커넥터(3001)를 통해 호스트(3100)와 신호(SIG)를 주고 받고, 전원 커넥터(3002)를 통해 전원(PWR)을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 복수의 플래시 메모리들(3221~322n), 보조 전원 장치(3230), 및 버퍼 메모리(3240)를 포함한다.
실시 예에서, SSD 컨트롤러(3210)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)의 기능을 수행할 수 있다.
SSD 컨트롤러(3210)는 호스트(3100)로부터 수신된 신호(SIG)에 응답하여 복수의 플래시 메모리들(3221~322n)을 제어할 수 있다. 예시적으로, 신호(SIG)는 호스트(3100) 및 SSD(3200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호(SIG)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
보조 전원 장치(3230)는 전원 커넥터(3002)를 통해 호스트(3100)와 연결된다. 보조 전원 장치(3230)는 호스트(3100)로부터 전원(PWR)을 입력받고, 충전할 수 있다. 보조 전원 장치(3230)는 호스트(3100)로부터의 전원 공급이 원활하지 않을 경우, SSD(3200)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(3230)는 SSD(3200) 내에 위치할 수도 있고, SSD(3200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3230)는 메인 보드에 위치하며, SSD(3200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(3240)는 SSD(3200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(3240)는 호스트(3100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(3221~322n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(3221~322n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(3240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 불휘발성 메모리들을 포함할 수 있다.
도 26은 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
도 26을 참조하면, 사용자 시스템(4000)은 애플리케이션 프로세서(4100), 메모리 모듈(4200), 네트워크 모듈(4300), 스토리지 모듈(4400), 및 사용자 인터페이스(4500)를 포함한다.
애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들, 운영체제(OS; Operating System), 또는 사용자 프로그램 등을 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(4100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.
메모리 모듈(4200)은 사용자 시스템(4000)의 주 메모리, 동작 메모리, 버퍼 메모리, 또는 캐쉬 메모리로 동작할 수 있다. 메모리 모듈(4200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR3 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 불휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예시적으로 애플리케이션 프로세서(4100) 및 메모리 모듈(4200)은 POP(Package on Package)를 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.
네트워크 모듈(4300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(4300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, Wi-Fi 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(4300)은 애플리케이션 프로세서(4100)에 포함될 수 있다.
스토리지 모듈(4400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(4400)은 애플리케이션 프로세서(4100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(4400)은 스토리지 모듈(4400)에 저장된 데이터를 애플리케이션 프로세서(4100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(4400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 불휘발성 반도체 메모리 소자로 구현될 수 있다. 예시적으로, 스토리지 모듈(4400)은 사용자 시스템(4000)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다.
예시적으로, 스토리지 모듈(4400)은 복수의 불휘발성 메모리 장치들을 포함할 수 있고, 복수의 불휘발성 메모리 장치들은 도 4 내지 도 7을 참조하여 설명된 메모리 장치와 동일하게 동작할 수 있다. 스토리지 모듈(4400)은 도 1을 참조하여 설명된 저장 장치(50)와 동일하게 동작할 수 있다.
사용자 인터페이스(4500)는 애플리케이션 프로세서(4100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(4500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(4500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
이상과 같이 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시 예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 실시 예들에서, 모든 단계는 선택적으로 수행의 대상이 되거나 생략의 대상이 될 수 있다. 또한 각 실시 예에서 단계들은 반드시 순서대로 일어날 필요는 없으며, 뒤바뀔 수 있다. 한편, 본 명세서와 도면에 개시된 본 명세서의 실시 예들은 본 명세서의 기술 내용을 쉽게 설명하고 본 명세서의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 명세서의 범위를 한정하고자 하는 것은 아니다. 즉 본 명세서의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
한편, 본 명세서와 도면에는 본 발명의 바람직한 실시 예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
50: 저장 장치
100: 메모리 장치
126: 초기화 시간 설정부
200: 메모리 컨트롤러
210: 커맨드 생성부
220: 초기화 시간 제어부
300: 호스트

Claims (20)

  1. 복수의 페이지들을 포함하는 메모리 장치를 제어하는 메모리 컨트롤러에 있어서,
    상기 복수의 페이지들 중 선택된 페이지에 대한 리드 커맨드의 종류를 나타내는 커맨드 정보를 생성하는 커맨드 분석부; 및
    상기 커맨드 정보에 따라 상기 리드 커맨드에 대응하는 리드 동작 시, 상기 선택된 페이지에 포함된 복수의 메모리 셀들의 채널 영역에 포함된 전하들을 디스차지하는 시간인 채널 초기화 시간을 결정하는 초기화 시간 결정부;를 포함하는 메모리 컨트롤러.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 메모리 장치는 복수의 플레인들을 포함하고, 상기 복수의 플레인들 각각은 상기 복수의 페이지들을 포함하며,
    상기 커맨드 정보는 상기 리드 커맨드가 상기 복수의 플레인들 중 어느 하나의 플레인에 포함된 페이지를 리드하는 커맨드임을 나타내는 싱글 플레인 리드 커맨드 정보 및 상기 리드 커맨드가 상기 복수의 플레인들 중 적어도 두 개 이상의 플레인에 포함된 페이지들을 리드하는 커맨드임을 나타내는 멀티 플레인 리드 커맨드 정보 중 어느 하나인 것을 특징으로 하는 메모리 컨트롤러.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2항에 있어서, 상기 초기화 시간 결정부는,
    상기 싱글 플레인 리드 커맨드 정보의 수신에 대응하여, 제1 시간을 상기 채널 초기화 시간으로 결정하고,
    상기 멀티 플레인 리드 커맨드 정보의 수신에 대응하여, 상기 제1 시간보다 긴 제2 시간을 상기 채널 초기화 시간으로 결정하는 것을 특징으로 하는 메모리 컨트롤러.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 선택된 페이지는 상기 선택된 페이지에 포함된 메모리 셀들 중 제1 메모리 셀들을 포함하는 제1 하프 페이지 및 상기 선택된 페이지에 포함된 메모리 셀들 중 제2 메모리 셀들을 포함하는 제2 하프 페이지를 포함하는 메모리 컨트롤러.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4항에 있어서, 상기 커맨드 정보는,
    상기 리드 커맨드가 상기 제1 하프 페이지 및 제2 하프 페이지를 모두 리드하기 위한 커맨드임을 나타내는 전체 페이지 리드 커맨드 정보 및 상기 리드 커맨드가 상기 제1 하프 페이지 및 제2 하프 페이지 중 어느 하나를 리드하기 위한 커맨드임을 나타내는 하프 페이지 리드 커맨드 정보 중 어느 하나인 메모리 컨트롤러.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5항에 있어서, 상기 초기화 시간 결정부는
    상기 전체 페이지 리드 커맨드 정보의 수신에 대응하여, 제3 시간을 상기 채널 초기화 시간으로 결정하고,
    상기 하프 페이지 리드 커맨드 정보의 수신에 대응하여, 상기 제3 시간보다 긴 제4 시간을 상기 채널 초기화 시간으로 결정하는 것을 특징으로 하는 메모리 컨트롤러.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 커맨드 정보는,
    캐쉬 리드 커맨드 정보 및 노멀 리드 커맨드 정보 중 어느 하나이고,
    상기 캐쉬 리드 커맨드 정보는 이전 데이터가 상기 메모리 장치의 캐쉬 버퍼에서 상기 메모리 컨트롤러로 출력되는 동안, 상기 선택된 페이지의 데이터를 상기 메모리 장치의 페이지 버퍼에 저장하도록 상기 메모리 장치를 제어하는 커맨드임을 나타내고,
    상기 노멀 리드 커맨드 정보는 상기 이전 데이터가 상기 페이지 버퍼에서 상기 메모리 컨트롤러로 출력된 이후, 상기 선택된 페이지의 데이터를 상기 페이지 버퍼에 저장하도록 상기 메모리 장치를 제어하는 커맨드임을 나타내는 것을 특징으로 하는 메모리 컨트롤러.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7항에 있어서, 상기 초기화 시간 결정부는
    상기 캐쉬 리드 커맨드 정보의 수신에 대응하여, 제5 시간을 상기 채널 초기화 시간으로 결정하고,
    상기 노멀 리드 커맨드 정보의 수신에 대응하여, 상기 제5 시간보다 긴 제6 시간을 상기 채널 초기화 시간으로 결정하는 것을 특징으로 하는 메모리 컨트롤러.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 초기화 시간 결정부는,
    상기 커맨드 정보에 기초하여 상기 복수의 메모리 셀들의 채널 초기화 시간을 결정하기 위한 오프셋을 결정하는 오프셋 설정부;
    상기 오프셋에 기초하여 상기 복수의 메모리 셀들의 채널 초기화 시간 정보를 생성하는 파라미터 설정부를 포함하는 메모리 컨트롤러.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9항에 있어서, 상기 오프셋 설정부는,
    상기 리드 커맨드의 종류에 대응하는 상이한 오프셋들을 포함하는 오프셋 테이블을 저장하고,
    상기 오프셋 테이블에 포함된 오프셋들 중 수신한 커맨드 정보에 대응하는 오프셋을 선택하여 상기 파라미터 설정부로 제공하는 것을 특징으로 하는 메모리 컨트롤러.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9항에 있어서, 상기 오프셋 설정부는
    복수의 온도 범위에 대응하는 상이한 오프셋들을 포함하는 오프셋 테이블을 저장하고,
    상기 오프셋 테이블에 포함된 오프셋들 중 상기 리드 커맨드가 수행되는 메모리 장치의 온도에 대응하는 오프셋을 선택하여 상기 파라미터 설정부로 제공하는 것을 특징으로 하는 메모리 컨트롤러.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9항에 있어서,
    상기 파라미터 설정부는 미리 결정된 디폴트 시간 및 상기 오프셋 설정부로부터 수신되는 오프셋을 합산하여 상기 채널 초기화 시간 정보를 생성하고, 생성된 상기 채널 초기화 시간 정보를 파라미터 데이터로서 상기 메모리 장치에 제공하는 것을 특징으로 하는 메모리 컨트롤러.
  13. 복수의 페이지들을 포함하는 메모리 장치를 제어하는 메모리 컨트롤러의 동작 방법에 있어서,
    상기 복수의 페이지들 중 선택된 페이지에 대한 리드 커맨드의 종류를 나타내는 커맨드 정보를 생성하는 단계; 및
    상기 커맨드 정보에 따라 상기 리드 커맨드에 대응하는 리드 동작 시, 상기 선택된 페이지에 포함된 복수의 메모리 셀들의 채널 영역에 포함된 전하들을 디스차지하는 시간인 채널 초기화 시간을 결정하는 단계;를 포함하는 메모리 컨트롤러의 동작 방법.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13항에 있어서,
    상기 메모리 장치는 복수의 플레인들을 포함하고, 상기 복수의 플레인들 각각은 상기 복수의 페이지들을 포함하며,
    상기 채널 초기화 시간을 결정하는 단계는,
    상기 리드 커맨드가 상기 복수의 플레인들 중 어느 하나의 플레인에 포함된 페이지를 리드하는 커맨드임을 나타내는 싱글 플레인 리드 커맨드인 경우, 제1 시간을 상기 채널 초기화 시간으로 결정하고,
    상기 리드 커맨드가 상기 복수의 플레인들 중 적어도 두 개 이상의 플레인에 포함된 페이지들을 리드하는 커맨드임을 나타내는 멀티 플레인 리드 커맨드인 경우, 상기 제1 시간보다 긴 제2 시간을 상기 채널 초기화 시간으로 결정하는 것을 특징으로 하는 메모리 컨트롤러의 동작 방법.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13항에 있어서,
    상기 선택된 페이지는,
    상기 복수의 메모리 셀들 중 제1 메모리 셀들을 포함하는 제1 하프 페이지 및 상기 복수의 메모리 셀들 중 제2 메모리 셀들을 포함하는 제2 하프 페이지를 포함하고,
    상기 커맨드 정보를 생성하는 단계는,
    상기 리드 커맨드가 상기 제1 하프 페이지 및 제2 하프 페이지를 모두 리드하기 위한 커맨드임을 나타내는 전체 페이지 리드 커맨드 정보 및 상기 리드 커맨드가 상기 제1 하프 페이지 및 제2 하프 페이지 중 어느 하나를 리드하기 위한 커맨드임을 나타내는 하프 페이지 리드 커맨드 정보 중 어느 하나를 생성하는 단계를 포함하는 것을 특징으로 하는 메모리 컨트롤러의 동작 방법.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15항에 있어서, 상기 채널 초기화 시간을 결정하는 단계는,
    상기 커맨드 정보가 상기 전체 페이지 리드 커맨드 정보인 경우, 제3 시간을 상기 채널 초기화 시간으로 결정하고,
    상기 커맨드 정보가 상기 하프 페이지 리드 커맨드 정보인 경우, 상기 제3 시간보다 긴 제4 시간을 상기 채널 초기화 시간으로 결정하는 것을 특징으로 하는 메모리 컨트롤러의 동작 방법.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13항에 있어서, 상기 커맨드 정보를 생성하는 단계는,
    이전 데이터가 상기 메모리 장치의 캐쉬 버퍼에서 상기 메모리 컨트롤러로 출력되는 동안, 상기 선택된 페이지의 데이터를 상기 메모리 장치의 페이지 버퍼에 저장하도록 상기 메모리 장치를 제어하는 커맨드임을 나타내는 캐쉬 리드 커맨드 정보 및 상기 이전 데이터가 상기 페이지 버퍼에서 상기 메모리 컨트롤러로 출력된 이후, 상기 선택된 페이지의 데이터를 상기 페이지 버퍼에 저장하도록 상기 메모리 장치를 제어하는 커맨드임을 나타내는 노멀 리드 커맨드 정보 중 어느 하나를 생성하는 단계를 더 포함하는 것을 특징으로 하는 메모리 컨트롤러의 동작 방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17항에 있어서, 상기 채널 초기화 시간을 결정하는 단계는,
    상기 커맨드 정보가 상기 캐쉬 리드 커맨드 정보인 경우, 제5 시간을 상기 채널 초기화 시간으로 결정하고,
    상기 커맨드 정보가 상기 노멀 리드 커맨드 정보인 경우, 상기 제5 시간보다 긴 제6 시간을 상기 채널 초기화 시간으로 결정하는 것을 특징으로 하는 메모리 컨트롤러의 동작 방법.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13항에 있어서,
    상기 커맨드 정보에 기초하여 상기 복수의 메모리 셀들의 채널 초기화 시간을 결정하기 위한 오프셋을 결정하는 단계; 및
    상기 오프셋에 기초하여 상기 복수의 메모리 셀들의 채널 초기화 시간 정보를 생성하는 단계를 더 포함하는 메모리 컨트롤러의 동작 방법.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 19항에 있어서,
    상기 채널 초기화 시간 정보를 파라미터 데이터로서 상기 메모리 장치에 제공하는 단계를 더 포함하는 메모리 컨트롤러의 동작 방법.
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