KR102676332B1

KR102676332B1 - 메모리 컨트롤러

Info

Publication number: KR102676332B1
Application number: KR1020180092142A
Authority: KR
Inventors: 김동현; 김승일; 정연호; 허민호
Original assignee: 에스케이하이닉스 주식회사
Filing date: 2018-08-08
Publication date: 2024-06-19

Abstract

본 기술은 전자 장치에 관한 것으로, 본 기술에 따른 향상된 동작 속도를 갖는 메모리 컨트롤러는, 복수의 워드라인들에 연결되는 메모리 블록을 포함하는 메모리 장치를 제어하는 메모리 컨트롤러에 있어서, 상기 메모리 블록은 복수의 워드라인들에 각각 연결되는 복수의 메모리 셀들을 포함하고, 상기 복수의 워드라인들 각각에 연결된 메모리 셀들에 대한 프로그램 동작이 수행되는데 소모된 시간들인 프로그램 동작 시간들을 측정하는 동작 시간 계산부 및 상기 동작 시간 계산부로부터 제공받은 상기 프로그램 동작 시간들 중 제1 프로그램 동작 시간을, 상기 프로그램 동작 시간들 중 상기 제1 프로그램 동작 시간을 제외한 나머지 프로그램 동작 시간들과 비교하여, 상기 메모리 블록을 소거하는 데 사용되는 소거 전압을 결정하는 동작 전압 결정부를 포함한다.

Description

메모리 컨트롤러{MEMORY CONTROLLER}

본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 메모리 컨트롤러에 관한 것이다.

저장 장치는 컴퓨터, 스마트폰, 스마트패드 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 저장 장치는 데이터를 저장하는 장치에 따라, 하드 디스크 드라이브(HDD, Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치와 솔리드 스테이트 드라이브(SSD, Solid State Drive), 메모리 카드 등과 같이 반도체 메모리, 특히 불휘발성 메모리에 데이터를 저장하는 장치를 포함한다.

저장 장치는 데이터가 저장되는 메모리 장치와 메모리 장치에 데이터를 저장하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리와 불휘발성 메모리로 구분될 수 있다. 여기서 불휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등을 포함한다.

본 발명의 실시 예는 향상된 신뢰성을 제공하는 메모리 컨트롤러를 제공한다.

본 발명의 실시 예에 따른 메모리 블록을 포함하는 메모리 장치를 제어하는 메모리 컨트롤러는 메모리 블록에 포함된 메모리 셀들에 대한 프로그램 동작이 수행되는데 소모된 시간들인 프로그램 동작 시간들을 측정하는 동작 시간 계산부 및 동작 시간 계산부로부터 제공받은 프로그램 동작 시간들 중 제1 프로그램 동작 시간을, 프로그램 동작 시간들 중 제1 프로그램 동작 시간을 제외한 나머지 프로그램 동작 시간들과 비교하여, 메모리 블록을 소거하는데 사용되는 소거 전압을 결정하는 동작 전압 결정부를 포함한다.

본 발명의 실시 예에 따른 복수의 메모리 블록들을 포함하는 메모리 장치를 제어하는 메모리 컨트롤러는 복수의 메모리 블록들 각각에 대한 소거 동작이 수행되는데 소모된 시간들을 계산하는 동작 시간 계산부 및 복수의 메모리 블록들 각각에 대한 소거 동작이 수행되는데 소모된 시간들을 기초로 복수의 메모리 블록들 각각에 포함된 메모리 셀들을 프로그램 하는데 사용되는 프로그램 전압을 결정하는 동작 전압 결정부를 포함한다.

본 기술에 따르면, 향상된 신뢰성을 제공하는 메모리 컨트롤러가 제공된다.

도 1은 저장 장치를 설명하기 위한 블록도이다.
도 2는 도 1의 메모리 장치의 핀 구성을 설명하기 위한 도면이다.
도 3은 프로그램 동작 시, 문턱 전압 분포의 변화를 설명하기 위한 도면이다.
도 4는 프로그램 동작 시, 메모리 셀들의 터널 산화막에 트랩된 전하의 양에 따른 프로그램 속도의 차이를 설명하기 위한 도면이다.
도 5는 소거 동작 시, 문턱 전압 분포의 변화를 설명하기 위한 도면이다.
도 6은 소거 동작 시, 메모리 셀들의 터널 산화막에 트랩된 전하의 양에 따른 소거 속도의 차이를 설명하기 위한 도면이다.
도 7은 프로그램 동작 시간과 소거 동작 시에 인가될 소거 전압의 관계를 나타낸 그래프이다.
도 8은 소거 동작 시간과 프로그램 동작 시에 인가될 프로그램 전압의 관계를 나타낸 그래프이다.
도 9는 도 1의 동작 전압 제어부의 구조를 설명하기 위한 도면이다.
도 10은 도 9의 동작 시간 저장부(212)에 저장된 프로그램 동작 시간을 나타낸 도면이다.
도 11은 도 9의 동작 시간 저장부(212)에 저장된 소거 동작 시간을 나타낸 도면이다.
도 12는 도 9의 룩업 테이블에 저장된 프로그램 전압의 오프셋 전압을 나타낸 도면이다.
도 13은 도 9의 룩업 테이블에 저장된 소거 전압의 오프셋 전압을 나타낸 도면이다.
도 14는 메모리 셀들에 대한 프로그램 동작 시간을 측정하는 방법을 설명하기 위한 도면이다.
도 15는 메모리 블록에 대한 소거 동작 시간을 측정하는 방법을 나타낸 도면이다.
도 16은 메모리 컨트롤러가 상태 정보를 획득하는 방법을 설명하기 위한 도면이다.
도 17은 도 16의 상태 정보를 설명하기 위한 도면이다.
도 18은 메모리 컨트롤러가 메모리 장치의 프로그램 전압 또는 소거 전압을 변경하는 방법을 설명하기 위한 도면이다.
도 19는 도 1의 메모리 장치의 구조를 설명하기 위한 블록도이다.
도 20은 도 19의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 21은 도 20의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 22는 도 20의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 23은 본 발명의 일 실시 예에 따른 메모리 장치 및 메모리 컨트롤러의 동작을 설명하기 위한 도면이다.
도 24는 본 발명의 일 실시 예에 따른 메모리 장치 및 메모리 컨트롤러의 동작을 설명하기 위한 도면이다.
도 25는 본 발명의 일 실시 예에 따른 메모리 장치의 동작을 설명하기 위한 도면이다.
도 26은 본 발명의 일 실시 예에 따른 메모리 장치의 동작을 설명하기 위한 도면이다.
도 27은 도 1의 메모리 컨트롤러의 다른 실시 예를 설명하기 위한 도면이다.
도 28은 본 발명의 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 29는 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
도 30은 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.

본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.

본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 서술된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

실시 예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.

이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.

도 1은 저장 장치를 설명하기 위한 블록도이다.

도 1을 참조하면, 저장 장치(50)는 메모리 장치(100) 및 메모리 컨트롤러(200)를 포함할 수 있다.

저장 장치(50)는 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 테블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같이 호스트(300)의 제어에 따라 데이터를 저장하는 장치일 수 있다.

저장 장치(50)는 호스트(300)와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal serial bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.

저장 장치(50)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.

메모리 장치(100)는 데이터를 저장할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100)는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다. 메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들을 포함할 수 있다. 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다. 실시 예에서, 페이지는 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드하는 단위일 수 있다. 메모리 블록은 데이터를 지우는 단위일 수 있다. 실시 예에서, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR) RAM, RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.

실시 예에서, 메모리 장치(100)는 3차원 어레이 구조(three-dimensional array structure)로 구현될 수 있다. 본 발명은 전하 저장 층이 전도성 부유 게이트(floating gate; FG)로 구성된 플래시 메모리 장치는 물론, 전하 저장 층이 절연막으로 구성된 차지 트랩형 플래시(charge trap flash; CTF)에도 적용될 수 있다.

실시 예에서, 메모리 장치(100)에 포함된 각각의 메모리 셀들은 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC)로 구성될 수 있다. 또는 메모리 장치(100)에 포함된 각각의 메모리 셀들은 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.

메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 대해 커맨드에 해당하는 동작을 수행할 수 있다. 예를 들면, 메모리 장치(100)는 쓰기 동작 (프로그램 동작), 리드 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 리드 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.

실시 예에서, 메모리 장치(100)는 동작 전압 설정부(126)를 포함한다.

동작 전압 설정부(126)는 메모리 컨트롤러(200)로부터 제공 받은 동작 전압에 따라 동작 전압을 설정할 수 있다. 동작 전압은 프로그램 전압 또는 소거 전압을 포함할 수 있다. 동작 전압 설정부(126)에 따라 설정된 프로그램 전압은 메모리 장치(100)에 포함된 하나의 메모리 블록 또는 복수의 메모리 블록들에 대한 소거 동작이 수행되는데 소모된 시간에 따라 결정될 수 있다. 동작 전압 설정부(126)에 따라 설정된 소거 전압은 메모리 장치(100)에 포함된 하나의 메모리 블록 또는 복수의 메모리 블록들에 포함된 메모리 셀들에 대한 프로그램 동작이 수행된 시간을 기초로 결정될 수 있다.

메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 따라, 설정된 동작 전압으로 프로그램 동작 또는 소거 동작을 수행할 수 있다.

메모리 컨트롤러(200)는 저장 장치(50)의 전반적인 동작을 제어할 수 있다.

저장 장치(50)에 전원이 인가되면, 메모리 컨트롤러(200)는 펌웨어(firmware, FW)를 실행할 수 있다. 메모리 장치(100)가 플래시 메모리 장치인 경우, 메모리 컨트롤러(200)는 호스트(300)와 메모리 장치(100)간의 통신을 제어하기 위한 플래시 변환 레이어(Flash Translation Layer, FTL)와 같은 펌웨어를 실행할 수 있다.

실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터 데이터와 논리 블록 어드레스(Logical Block Address)를 입력 받고, 논리 어드레스(Logical Block Address, LBA)를 메모리 장치(100)에 포함된 데이터가 저장될 메모리 셀들의 주소를 나타내는 물리 블록 어드레스(PBA)로 변환할 수 있다. 실시 예에서, 메모리 컨트롤러(200)는 버퍼 메모리를 더 포함할 수 있다. 또한 메모리 컨트롤러(200)은 논리 블록 어드레스(LBA)와 물리 어드레스(PBA) 간의 맵핑(mapping) 관계를 구성하는 물리-논리 어드레스 맵핑 테이블(logical-physical address mapping table)을 버퍼 메모리에 저장할 수 있다.

메모리 컨트롤러(200)는 호스트(300)의 요청(request)에 따라 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 프로그램 동작 시, 메모리 컨트롤러(200)는 프로그램 커맨드, 물리 블록 어드레스(Physical Block Address, PBA) 및 데이터를 메모리 장치(100)에 제공할 수 있다. 리드 동작 시, 메모리 컨트롤러(200)는 리드 커맨드 및 물리 블록 어드레스(PBA)를 메모리 장치(100)에 제공할 수 있다. 소거 동작 시, 메모리 컨트롤러(200)는 소거 커맨드 및 물리 블록 어드레스(PBA)를 메모리 장치(100)에 제공할 수 있다.

실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터의 요청 없이, 자체적으로 프로그램 커맨드, 어드레스 및 데이터를 생성하고, 메모리 장치(100)에 전송할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling)을 위한 프로그램 동작, 가비지 컬렉션(garbage collection)을 위한 프로그램 동작과 같은 배경(background) 동작들을 수행하기 위해 커맨드, 어드레스 및 데이터를 메모리 장치(100)로 제공할 수 있다.

실시 예에서, 메모리 컨트롤러(200)는 동작 전압 제어부(210)를 포함할 수 있다. 동작 전압 제어부(210)는 프로그램 동작 또는 소거 동작을 수행하기 위한 동작 전압을 결정할 수 있다.

동작 전압 제어부(210)는 메모리 장치(100)로부터 수신된 정보 및 메모리 컨트롤러(200) 내부에서 생성된 정보를 이용하여 동작 시간을 계산할 수 있다. 동작 전압 제어부(210)는 동작 시간을 기초로 동작 전압을 결정할 수 있다. 동작 시간은 프로그램 동작 시간 또는 소거 동작 시간일 수 있다.

프로그램 동작 시간은 선택된 워드라인에 연결된 메모리 셀들에 대한 프로그램 동작 시간, 메모리 블록에 포함된 복수의 메모리 셀들에 대한 프로그램 시간 또는 메모리 장치에 포함된 복수의 메모리 블록들에 각각 포함된 메모리 셀들에 대한 프로그램 시간일 수 있다. 소거 동작 시간은 메모리 장치에 포함된 복수의 메모리 블록들 각각에 대한 소거 동작 시간 또는 복수의 메모리 블록들 전체 소거 동작 시간일 수 있다.

메모리 컨트롤러(200)는 결정된 동작 전압을 설정하기 위해, 메모리 장치(100)를 제어할 수 있다.

동작 전압 제어부(210)의 구체적인 동작에 대해서는 후술하는 도 9 내지 도 17에 대한 설명에서 보다 상세하게 설명한다.

실시 예에서, 메모리 컨트롤러(200)가 적어도 둘 이상의 메모리 장치(100)들을 제어할 수 있다. 이 경우, 메모리 컨트롤러(200)는 동작 성능의 향상을 위해 메모리 장치(100)들을 인터리빙 방식에 따라 제어할 수 있다.

호스트(300)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 저장 장치(50)와 통신할 수 있다.

도 2는 도 1의 메모리 장치의 핀 구성을 설명하기 위한 도면이다.

도 2를 참조하면, 메모리 장치(100)는 복수의 입출력 라인들을 통해 외부 컨트롤러와 통신할 수 있다. 예를 들어, 메모리 장치(100)는 칩 인에이블 라인(CE#), 쓰기 인에이블 라인(WE#), 읽기 인에이블 라인(RE#), 어드레스 래치 인에이블 라인(ALE), 커맨드 래치 인에이블 라인(CLE), 쓰기 방지 라인(WP#) 및 레디 비지 라인(Ready Busy, RB)을 포함하는 제어 신호 라인들과, 데이터 입출력 라인들(DQ)을 통해 외부 컨트롤러와 통신한다.

메모리 장치(100)는 칩 인에이블 라인(CE#)을 통해 외부 컨트롤러로부터 칩 인에이블 신호를 수신할 수 있다. 메모리 장치(100)는 쓰기 인에이블 라인(WE#)을 통해 외부 컨트롤러로부터 쓰기 인에이블 신호를 수신할 수 있다. 메모리 장치(100)는 읽기 인에이블 라인(RE#)을 통해 외부 컨트롤러로부터 읽기 인에이블 신호를 수신할 수 있다. 메모리 장치(100)는 어드레스 래치 인에이블 라인(ALE)을 통해 외부 컨트롤러로부터 어드레스 래치 인에이블 신호를 수신할 수 있다. 메모리 장치(100)는 커맨드 래치 인에이블 라인(CLE)을 통해 외부 컨트롤러로부터 커맨드 래치 인에이블 신호를 수신할 수 있다. 메모리 장치(100)는 쓰기 방지 라인(WP#)을 통해 외부 컨트롤러로부터 쓰기 방지 신호를 수신할 수 있다.

실시 예에서, 메모리 장치(100)는 레디 비지 라인(Ready Busy, RB)을 통해 메모리 컨트롤러로 메모리 장치(100)가 레디 상태인지 또는 비지 상태인지를 출력하는 레디 비지 신호를 제공할 수 있다.

칩 인에이블 신호는 메모리 장치(100)를 선택하는 제어 신호일 수 있다. 칩 인에이블 신호가 '하이'상태에 있고, 메모리 장치(100)가 '레디' 상태에 해당하면, 메모리 장치(100)는 저전력 대기 상태(low power standby state)에 진입할 수 있다.

쓰기 인에이블 신호는 메모리 장치로 입력되는 커맨드, 어드레스 및 입력 데이터를 래치에 저장하는 것을 제어하는 제어 신호일 수 있다.

읽기 인에이블 신호는 시리얼 데이터의 출력을 인에이블하는 제어 신호일 수 있다.

어드레스 래치 인에이블 신호는 입출력 라인들(DQ)로 입력되는 신호의 유형이 커맨드, 어드레스 또는 데이터 중 어떤 것인지를 나타내기 위해 호스트가 사용하는 제어 신호들 중 하나일 수 있다.

커맨드 래치 인에이블 신호는 입출력 라인들(DQ)로 입력되는 신호의 유형이 커맨드, 어드레스 또는 데이터 중 어떤 것인지를 나타내기 위해 호스트가 사용하는 제어 신호들 중 하나일 수 있다.

예를 들어, 커맨드 래치 인에이블 신호가 활성화(예를 들어, 로직 하이)되고, 어드레스 래치 인에이블 신호가 비활성화(예를 들어, 로직 로우)되고, 쓰기 인에이블 신호가 활성화(예를 들어, 로직 로우)된 후 비활성화(예를 들어, 로직 하이)되면, 메모리 장치(100)는 입출력 라인들(DQ)을 통해 입력되는 신호가 커맨드임을 식별할 수 있다.

예를 들어, 커맨드 래치 인에이블 신호가 비활성화(예를 들어, 로직 로우)되고, 어드레스 래치 인에이블 신호가 활성화(예를 들어, 로직 하이)되고, 쓰기 인에이블 신호가 활성화(예를 들어, 로직 로우)된 뒤, 비활성화(예를 들어, 로직 하이)되면, 메모리 장치(100)는 입출력 라인들(DQ)을 통해 입력되는 신호가 어드레스임을 식별할 수 있다.

쓰기 방지 신호는 메모리 장치(100)가 프로그램 동작 및 소거 동작을 수행하는 것을 비활성화 시키는 제어 신호일 수 있다.

레디 비지 신호는 메모리 장치(100)의 상태를 식별하는 신호일 수 있다. 즉 로우 상태의 레디 비지 신호는 메모리 장치(100)가 적어도 하나 이상의 동작을 수행 중임을 나타낸다. 하이 상태의 레디 비지 신호는 메모리 장치(100)가 동작을 수행하고 있지 않음을 나타낸다.

메모리 장치(100)가 프로그램 동작, 읽기 동작 및 소거 동작 중 어느 하나의 동작을 수행하는 동안 레디 비지 신호는 로우 상태일 수 있다. 본 발명의 실시 예에서, 도 2를 참조하여 설명된 메모리 컨트롤러(200)는 레디 비지 신호를 기초로 프로그램 동작 또는 소거 동작이 종료된 시점인 종료 시점을 결정할 수 있다.

도 3은 프로그램 동작 시, 문턱 전압 분포의 변화를 설명하기 위한 도면이다.

도 3을 참조하면, 도 3의 가로축은 메모리 셀들의 상태에 따른 문턱 전압을 나타내고, 세로축은 메모리 셀들의 개수를 나타낸다.

도 3은 메모리 셀들이 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC)을 기준으로 나타낸 도면이다. 도 3은 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)에도 적용될 수 있다.

메모리 장치는 페이지 단위로 프로그램 동작을 수행할 수 있다. 하나의 워드라인에 연결된 복수의 메모리 셀들은 하나의 페이지를 구성할 수 있다. 페이지는 프로그램 동작의 단위일 수 있다.

메모리 장치는 복수의 워드라인들 중 선택된 워드라인에 연결된 메모리 셀들을 저장할 데이터에 따라 프로그램 할 수 있다.

선택된 워드라인에 연결된 메모리 셀들은 프로그램 동작이 수행되기 전에 소거 상태(E)에 해당하는 문턱 전압 분포를 가질 수 있다.

선택된 메모리 셀들은 저장될 데이터에 따라 소거 상태(E) 또는 프로그램 상태(P) 중 어느 하나의 상태에 대응되는 문턱전압 분포를 갖도록 프로그램 될 수 있다.

소거 상태(E)는 데이터 '1'과 대응되고, 프로그램 상태(P)는 데이터 '0'과 대응될 수 있다. 다만, 프로그램 상태(P)에 대응하는 데이터는 예시적인 것이며, 소거 상태(E)가 데이터 '0'과 대응되고, 프로그램 상태(P)가 데이터 '1'과 대응될 수도 있다.

도 4는 프로그램 동작 시, 메모리 셀들의 터널 산화막에 트랩된 전하의 양에 따른 프로그램 속도의 차이를 설명하기 위한 도면이다.

도 4를 참조하면, 도 4의 가로축은 메모리 셀들의 상태에 따른 문턱 전압을 나타내고, 세로축은 메모리 셀들의 개수를 나타낸다.

메모리 셀들 각각의 터널 산화막(tunnel oxide, tox)에 트랩된 전하의 양은 환경(온도, 습도 등)에 따라 달라질 수 있다. 터널 산화막에 트랩된 전하의 양에 따라 프로그램 동작 시간이 달라질 수 있다.

프로그램 동작 시, 터널 산화막에 트랩된 전하는 전하 저장층(Charge Trap Layer, CTL)으로 이동할 것이다. 따라서 터널 산화막에 트랩된 전하의 양에 따라 프로그램 동작 시간이 달라질 수 있다. 터널 산화막에 트랩된 전하의 양이 적을수록, 프로그램 동작 시간이 길어질 수 있다. 터널 산화막에 트랩된 전하의 양이 많을수록, 프로그램 동작 시간이 짧아질 수 있다.

도 4를 참조하면, 프로그램 동작의 수행에 따라, 선택된 워드라인에 포함된 메모리 셀들 중 프로그램 상태(P)를 목표 상태로 하는 메모리 셀들은 소거 상태(E)에서 프로그램 상태(P)로 프로그램 된다. 프로그램 동작은 복수의 프로그램 루프들을 반복함으로써 수행될 수 있다. 도 4는 복수의 프로그램 루프들 중 일부가 수행된 경우에 메모리 셀들의 터널 산화막에 트랩된 전하의 양에 따른 문턱 전압 분포의 변화를 나타낸다.

프로그램 루프들이 수행되는 동안, 터널 산화막에 트랩된 전하의 양에 따라 문턱 전압 분포가 달라질 수 있다. 동일한 프로그램 전압이 인가되었을 때, 터널 산화막에 트랩된 전하의 양이 적을수록, 메모리 셀의 문턱 전압은 덜 상승될 수 있다. 또는 터널 산화막에 트랩된 전하의 양이 많을수록, 메모리 셀의 문턱 전압은 더 빠르게 상승될 수 있다. 따라서 터널 산화막에 트랩된 전하의 양이 적은 메모리 셀들은 동일한 프로그램 전압이 인가되었을 때, P'에 해당하는 문턱 전압 분포를 가질 수 있다. 또한, 터널 산화막에 트랩된 전하의 양이 많은 메모리 셀들은 동일한 프로그램 전압이 인가되었을 때, P''에 해당하는 문턱 전압 분포를 가질 수 있다.

위와 같이 메모리 셀들의 터널 산화막에 트랩된 전하의 양에 따라 프로그램 속도가 달라지므로, 동일한 프로그램 전압이 인가되었을 때, 터널 산화막에 트랩된 전하의 양이 달라, 문턱 전압 분포의 폭이 달라질 수 있다. 따라서, 메모리 셀들의 터널 산화막에 트랩된 전하의 양에 따라 적절한 프로그램 전압으로 프로그램 동작을 수행할 필요가 있다.

메모리 셀들의 터널 산화막에 트랩된 전하의 양은 소거 동작을 수행하는데 소모된 시간을 이용하여 판단될 수 있다. 본 발명의 실시 예에서, 프로그램 전압의 크기는 해당 메모리 셀들에 대한 소거 동작이 수행되는 시간을 기초로 결정될 수 있다.

소거 동작 시간에 따라 프로그램 전압을 결정하는 방법에 대해서는 후술하는 도 8에 대한 설명에서 보다 상세하게 설명한다.

도 5는 소거 동작 시, 문턱 전압 분포의 변화를 설명하기 위한 도면이다.

도 5를 참조하면, 도 5의 가로축은 메모리 셀들의 상태에 따른 문턱 전압을 나타내고, 세로축은 메모리 셀들의 개수를 나타낸다.

도 5의 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC)을 기준으로 나타낸 도면이다. 도 5는 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)에도 적용될 수 있다.

메모리 장치는 메모리 블록 단위로 소거 동작을 수행할 수 있다. 복수의 워드라인들은 메모리 블록에 연결되어 있다. 복수의 워드라인에 각각 연결되어 있는 메모리 셀들은 메모리 블록 단위로 소거 동작이 수행될 수 있다.

메모리 블록에 포함된 메모리 셀들 중 프로그램 상태(P)에 해당하는 문턱 전압을 갖는 메모리 셀들은 소거 동작의 수행에 따라 소거 상태(E)에 해당하는 문턱 전압 분포를 가질 수 있다.

도 6은 소거 동작 시, 메모리 셀들의 터널 산화막에 트랩된 전하의 양에 따른 소거 속도의 차이를 설명하기 위한 도면이다.

도 6을 참조하면, 도 6의 가로축은 메모리 셀들의 상태에 따른 문턱 전압을 나타내고, 세로축은 메모리 셀들의 개수를 나타낸다.

메모리 셀들 각각의 터널 산화막(tunnel oxide, tox)에 트랩된 전하의 양은 환경(온도, 습도 등)에 따라 달라질 수 있다. 터널 산화막에 트랩된 전하의 양에 따라 소거 동작 시간이 달라질 수 있다.

소거 동작 시, 터널 산화막에 트랩된 전하는 메모리 셀의 채널(Channel)로 이동할 것이다. 따라서 터널 산화막에 트랩된 전하의 양에 따라 소거 동작 시간이 달라질 수 있다. 터널 산화막에 트랩된 전하의 양이 적을수록, 소거 동작 시간이 짧아질 수 있다. 터널 산화막에 트랩된 전하의 양이 많을수록, 소거 동작 시간이 길어질 수 있다.

도 6를 참조하면, 소거 동작의 수행에 따라, 메모리 블록에 포함된 메모리 셀들 중 프로그램 상태(P)에 해당하는 문턱 전압을 갖는 메모리 셀들은 소거 상태(E)의 문턱전압 분포를 가질 수 있다. 소거 동작은 복수의 소거 루프들을 반복함으로써 수행될 수 있다. 도 6은 복수의 소거 루프들 중 일부가 수행된 경우에 메모리 셀들의 터널 산화막에 트랩된 전하의 양에 따른 문턱 전압 분포의 변화를 나타낸다.

소거 루프들이 수행되는 동안, 터널 산화막에 트랩된 전하의 양에 따라 문턱 전압 분포가 달라질 수 있다. 동일한 소거 전압이 인가되었을 때, 터널 산화막에 트랩된 전하의 양이 적을수록, 상대적으로 전하 저장층 보다 채널 영역으로 많은 양의 전하들이 이동하게 되므로 메모리 셀의 문턱 전압은 더 빠르게 하강될 수 있다. 터널 산화막에 트랩된 전하의 양이 많을수록, 메모리 셀의 문턱 전압은 상대적으로 덜 하강될 수 있다. 따라서 터널 산화막에 트랩된 전하의 양이 적은 메모리 셀들은 동일한 소거 전압이 인가되었을 때 E'에 해당하는 문턱 전압 분포를 가질 수 있다. 또한, 터널 산화막에 트랩된 전하의 양이 많은 메모리 셀들은 동일한 소거 전압이 인가되었을 때, E''에 해당되는 문턱 전압 분포를 가질 수 있다.

위와 같이 메모리 셀들의 터널 산화막에 트랩된 전하의 양에 따라 소거 속도가 달라지므로, 동일한 소거 전압이 인가되었을 때, 터널 산화막에 트랩된 전하의 양이 달라, 문턱 전압 분포의 폭이 달라질 수 있다. 따라서, 메모리 셀들의 터널 산화막에 트랩된 전하의 양에 따라 적절한 소거 전압으로 소거 동작을 수행할 필요가 있다.

메모리 셀들의 터널 산화막에 트랩된 전하의 양은 프로그램 동작을 수행하는데 소모된 시간을 이용하여 판단될 수 있다. 본 발명의 실시 예에서, 소거 전압의 크기는 해당 메모리 셀들에 대한 프로그램 동작이 수행되는 시간을 기초로 결정될 수 있다.

프로그램 동작 시간에 따라 소거 전압을 결정하는 방법에 대해서는 후술하는 도 7에 대한 설명에서 보다 상세하게 설명한다.

도 7은 프로그램 동작 시간과 소거 동작 시에 인가될 소거 전압의 관계를 나타낸 그래프이다.

도 7을 참조하면, 도 7의 가로축은 프로그램 동작 시간(tPROG)을 나타내고, 세로 축은 소거 전압(Erase Voltage)을 나타낸다. 프로그램 동작 시간(tPROG)은 메모리 블록에 포함된 메모리 셀들에 대한 프로그램 동작을 수행하는데 소모된 시간을 나타낸다. 소거 전압(Erase Voltage)은 메모리 블록에 포함된 메모리 셀들에 대한 소거 동작을 수행하기 위해 사용되는 전압을 나타낸다.

메모리 셀들의 터널 산화막에 트랩된 전하의 양이 적을수록, 프로그램 동작 시간(tPROG)은 길어질 수 있다. 또한, 소거 동작 시간은 짧아질 수 있다. 터널 산화막에 트랩된 전하의 양이 많을수록, 프로그램 동작 시간(tPROG)은 짧아지고, 소거 동작 시간은 길어질 수 있다.

따라서 메모리 장치는 특정 메모리 셀들을 프로그램 하는 시간이 짧은 경우, 상태적으로 높은 소거 전압(Erase Voltage)을 인가함으로써 소거 동작의 속도를 제어할 수 있다.

반대로, 프로그램 동작 시간(tPROG)이 길어지면 터널 산화막에 트랩된 전하의 양이 적으므로, 소거 동작 시간은 짧아질 것이다. 따라서 메모리 장치는 소거 동작 시, 상대적으로 낮은 소거 전압(Erase Voltage)을 인가하여 소거 동작을 수행할 수 있다.

프로그램 동작 시간(tPROG)에 따라 소거 전압(Erase Voltage)을 결정함으로써 메모리 장치의 신뢰성이 향상될 수 있다.

도 8은 소거 동작 시간과 프로그램 동작 시에 인가될 프로그램 전압의 관계를 나타낸 그래프이다.

도 8을 참조하면, 도 8의 가로축은 소거 동작 시간(tBERS)을 나타내고, 세로 축은 프로그램 전압(Program Voltage)을 나타낸다. 소거 동작 시간(tBERS)은 메모리 블록에 포함된 메모리 셀들에 대한 소거 동작을 수행하는데 소모된 시간을 나타낸다. 프로그램 전압(Program Voltage)은 메모리 블록에 포함된 메모리 셀들에 대한 프로그램 동작을 수행하기 위해 사용되는 전압을 나타낸다.

메모리 셀들의 터널 산화막에 트랩된 전하의 양이 적을수록, 소거 동작 시간(tBERS)은 짧아질 수 있다. 또한, 프로그램 동작 시간은 길어질 수 있다. 터널 산화막에 트랩된 전하의 양이 많을수록, 소거 동작 시간(tBERS)은 길어지고 프로그램 동작 시간은 짧아질 수 있다.

따라서 메모리 장치는 특정 메모리 셀들을 소거하는 시간이 짧은 경우, 상대적으로 높은 프로그램 전압(Program Voltage)을 인가함으로써 프로그램 동작의 속도를 제어할 수 있다.

반대로, 소거 동작 시간(tBERS)이 길어지면 터널 산화막에 트랩된 전하의 양이 많으므로, 프로그램 동작 시간은 짧아질 것이다. 따라서 메모리 장치는 프로그램 동작 시, 상대적으로 낮은 프로그램 전압(Program Voltage)을 인가하여 소거 동작을 수행할 수 있다.

소거 동작 시간(tBERS)에 따라 프로그램 전압(Program Voltage)을 결정함으로써 메모리 장치의 신뢰성이 향상 될 수 있다.

도 9는 도 1의 동작 전압 제어부의 구조를 설명하기 위한 도면이다.

도 9를 참조하면, 동작 전압 제어부(210)는 동작 시간 계산부(211), 동작 시간 저장부(212), 룩업 테이블(213) 및 동작 전압 결정부(214)를 포함할 수 있다.

동작 시간 계산부(211)는 동작이 수행되는데 소모된 시간을 계산할 수 있다. 동작 시간 계산부(211)는 컨펌 커맨드 정보, 레디 비지 정보 및 상태 정보를 수신할 수 있다. 동작 시간 계산부(211)는 수신한 정보를 이용하여 동작이 수행되는데 소모된 시간을 계산 할 수 있다. 컨펌 커맨드 정보는 메모리 컨트롤러(200) 내부에서 획득될 수 있고, 레디 비지 정보 및 상태 정보는 메모리 장치(100)로부터 획득될 수 있다.

컨펌 커맨드 정보는 메모리 컨트롤러(200)로부터 메모리 장치(100)로 컨펌 커맨드가 제공된 시점에 관한 정보를 포함할 수 있다 컨펌 커맨드는 메모리 장치(100)가 동작을 수행할 것을 지시하는 커맨드일 수 있다. 동작 시간 계산부(211)는 컨펌 커맨드 정보에 따라 동작의 시작 시점을 결정할 수 있다. 예를 들어, 프로그램 동작 시, 프로그램 컨펌 커맨드가 메모리 컨트롤러(200)로부터 메모리 장치(100)로 제공된 시점은 프로그램 동작의 시작 시점일 수 있다. 또는 소거 동작 시, 소거 컨펌 커맨드가 메모리 컨트롤러(200)로부터 메모리 장치로(100)로 제공된 시점은 소거 동작의 시작 시점일 수 있다.

레디 비지 정보는 메모리 장치(100)가 제공하는 레디 비지 신호에 관한 정보일 수 있다. 레디 비지 신호는 메모리 장치(100)의 상태가 레디 상태인지 또는 비지 상태인지를 나타낸다. 레디 상태는 메모리 장치(100)가 동작의 수행을 완료하고 다음 동작을 입력 받을 수 있는 상태이다. 비지 상태는 메모리 장치(100)가 동작을 수행하고 있는 상태일 수 있다. 동작 시간 계산부(211)는 레디 비지 정보에 따라 동작의 종료 시점을 결정할 수 있다. 구체적으로, 동작 시간 계산부(211)는 레디 비지 신호가 비지 상태에서 레디 상태로 변경되는 시점을 동작의 종료 시점으로 결정할 수 있다. 예를 들어, 프로그램 동작 시, 레디 비지 신호가 비지 상태에서 레디 상태로 변경되는 시점은 프로그램 동작의 종료 시점일 수 있다. 또는 소거 동작 시, 레디 비지 신호가 비지 상태에서 레디 상태로 변경되는 시점은 소거 동작의 종료 시점일 수 있다.

동작 시간 계산부(211)는 동작의 시작 시점에서부터 종료 시점까지의 시간을 동작 시간으로 계산할 수 있다. 즉, 메모리 장치가 메모리 컨트롤러로부터 프로그램 커맨드 또는 소거 커맨드를 수신하여, 각각의 동작을 수행하는데 소모된 실제 동작 시간일 수 있다.

실시 예에서, 프로그램 동작 시간은 선택된 워드라인에 연결된 메모리 셀들에 대한 프로그램 동작 시간, 메모리 블록에 포함된 복수의 메모리 셀들에 대한 프로그램 시간 또는 메모리 장치 내 복수의 메모리 블록들에 포함된 메모리 셀들에 대한 프로그램 시간일 수 있다. 소거 동작 시간은 메모리 장치에 포함된 복수의 메모리 블록들 각각에 대한 소거 동작 시간 또는 복수의 메모리 블록들 전체 소거 동작 시간일 수 있다.

구체적으로, 동작 시간 계산부(211)는 컨펌 커맨드 정보에 따라 결정된 동작 시간의 시작 시점에서부터 레디 비지 정보에 따라 결정된 동작 시간의 종료 시점까지의 시간을 동작 시간으로 계산할 수 있다. 구체적으로, 프로그램 동작 시간은 프로그램 컨펌 커맨드가 제공된 시점부터 레디 비지 신호가 비지 상태에서 레디 상태로 변경되는 시점까지의 시간일 수 있다. 다른 실시 예로서, 소거 동작 시간은 소거 컨펌 커맨드가 제공된 시점부터 레디 비지 신호가 비지 상태에서 레디 상태로 변경되는 시점까지의 시간일 수 있다.

다양한 실시 예에서, 동작 시간의 종료 시점은 상태 정보를 이용하여 결정될 수도 있다.

메모리 컨트롤러(200)는 프로그램 동작 또는 소거 동작에 관한 커맨드를 메모리 장치(100)로 제공한 뒤, 미리 설정된 시간이 경과하면, 메모리 장치(100)로 상태 읽기 커맨드를 제공할 수 있다. 상태 읽기 커맨드는 메모리 장치(100)에 포함된 상태 레지스터에 저장된 데이터를 요청하는 커맨드일 수 있다.

상태 정보는 레디 정보 및 페일 정보를 포함할 수 있다. 페일 정보는 프로그램 동작 또는 소거 동작이 패스 되었는지 또는 페일 되었는지를 나타내는 정보일 수 있다. 동작 시간 계산부(211)는 페일 정보를 기초로 동작 시간을 측정할 지 여부를 결정할 수 있다. 예를 들어, 동작 시간 계산부(211)는 프로그램 동작 또는 소거 동작이 페일 된 경우, 동작 시간을 측정하지 않을 수 있다. 또는 동작 시간 계산부(211)는 프로그램 동작 또는 소거 동작이 패스된 경우, 동작 시간을 측정할 수 있다.

레디 정보는 메모리 장치(100)의 상태가 레디 상태 또는 비지 상태 중 어느 상태에 해당하는 지를 나타낼 수 있다. 실시 예에서, 레디 정보는 레디 비지 신호에 따라 설정될 수 있다.

동작 시간 계산부(211)는 상태 정보에 포함된 레디 정보를 기초로 동작 시간의 종료 시점을 결정할 수 있다. 구체적으로, 프로그램 동작의 종료 시점은 동작 시간 계산부(211)가 프로그램 동작 시 메모리 장치(100)로부터 레디 상태의 레디 정보를 포함하는 상태 정보를 수신한 시점일 수 있다. 또는 소거 동작의 종료 시점은 동작 시간 계산부(211)가 프로그램 동작 시 메모리 장치(100)로부터 레디 상태의 레디 정보를 포함하는 상태 정보를 수신한 시점일 수 있다.

동작 시간 계산부(211)는 컨펌 커맨드 정보에 따라 결정된 동작 시간의 시작 시점에서부터 상태 정보에 포함된 레디 정보에 따라 결정된 동작 시간의 종료 시점까지의 시간을 동작 시간으로 계산할 수 있다. 구체적으로, 프로그램 동작 시간은 프로그램 컨펌 커맨드가 제공된 시점부터 메모리 장치(100)의 상태가 레디 상태임을 나타내는 레디 정보가 입력되는 시점까지의 시간일 수 있다. 다른 실시 예로서, 소거 동작 시간은 소거 컨펌 커맨드가 제공된 시점부터 메모리 장치(100)의 상태가 레디 상태임을 나타내는 레디 정보가 입력되는 시점까지의 시간일 수 있다.

동작 시간 저장부(212)는 동작 시간 계산부(211)가 계산한 동작 시간을 저장할 수 있다. 동작 시간은 프로그램 동작 시간 또는 소거 동작 시간을 포함할 수 있다.

동작 시간 저장부(212)는 메모리 장치(100)에 포함된 메모리 블록 별로 프로그램 동작 시간을 저장할 수 있다. 구체적으로, 동작 시간 저장부(212)는 메모리 블록에 포함된 복수의 페이지들에 대한 프로그램 동작 시간들을 워드라인 별로 저장할 수 있다. 예를 들어, 동작 시간 저장부(212)는 메모리 블록에 포함된 메모리 셀들 중 처음으로 프로그램 되는 워드라인에 연결된 메모리 셀들에 대한 프로그램 동작 시간을 프로그램 동작 시간 기준값으로 저장할 수 있다. 이후, 동작 시간 저장부(212)는 나머지 워드라인에 연결된 메모리 셀들에 대한 프로그램 동작 시간을 워드라인 별로 각각 저장할 수 있다.

동작 시간 저장부(212)는 메모리 장치(100)에 포함된 복수의 메모리 블록들 각각에 수행된 프로그램 동작 시간을 저장할 수 있다. 구체적으로, 동작 시간 저장부(212)는 복수의 메모리 블록들 중 어느 하나에 포함된 메모리 셀들을 프로그램 하는데 소모된 시간을 동작 시간으로 저장하거나, 복수의 메모리 블록들에 포함된 복수의 메모리 셀들을 프로그램 하는데 소모된 시간을 동작 시간으로 저장할 수 있다.

동작 시간 저장부(212)는 메모리 장치에 포함된 복수의 메모리 블록들 중 처음으로 프로그램 동작을 완료한 메모리 블록에 포함된 메모리 셀들에 대한 프로그램 동작 시간을 메모리 블록의 프로그램 동작 시간 기준값으로 저장할 수 있다. 프로그램 동작 시간 기준값은 기준 동작 시간일 수 있다. 동작 시간 저장부(212)는 나머지 메모리 블록에 각각 포함된 메모리 셀들의 프로그램 동작 시간을 저장할 수 있다. 실시 예에서, 동작 시간 저장부(212)는 나머지 메모리 블록에 대한 프로그램 동작 시간들과 프로그램 동작 시간 기준값과의 차이값들을 저장할 수 있다.

다른 실시 예에서, 동작 시간 저장부(212)는 메모리 장치에 포함된 복수의 메모리 셀들을 프로그램 하는데 소모된 시간을 프로그램 동작 시간 기준값으로 설정할 수 있다. 프로그램 동작 시간 기준값은 기준 동작 시간일 수 있다. 이후 메모리 장치에 포함된 메모리 셀들을 프로그램 하는데 소모된 시간과 프로그램 동작 시간 기준값과의 차이값을 저장할 수 있다. 프로그램 동작 시간 기준값이 결정된 이후 메모리 장치에 대해 프로그램 동작을 수행하는데 소모된 시간은 비교 동작 시간일 수 있다. 비교 동작 시간은 메모리 장치에 대해 마지막으로 프로그램 동작을 수행한 이후 결정될 수 있다.

동작 시간 저장부(212)는 메모리 장치(100)에 포함된 메모리 블록 별로 소거 동작 시간을 저장할 수 있다. 동작 시간 저장부(212)는 메모리 장치(100)에 포함된 복수의 메모리 블록들을 가장 처음 소거하는 소거 동작의 동작 시간을 소거 동작 시간 기준값들로 각각 저장할 수 있다. 동작 시간 저장부(212)는 이후 메모리 장치(100)에 포함된 복수의 메모리 블록들에 대한 소거 동작이 수행되면, 각 메모리 블록들에 대한 소거 동작이 수행되는데 소모된 시간들과 기준값들과의 차이값들을 메모리 블록 별로 저장할 수 있다. 동작 시간 저장부(212)는 메모리 장치(100)에 포함된 복수의 메모리 블록들 각각에 대해 마지막으로 소거 동작이 수행되는데 소모된 시간들과 기준값들과의 차이값들을 메모리 블록 별로 저장할 수 있다. 복수의 메모리 블록들 각각이 마지막으로 소거 동작을 수행하는데 소모된 시간들은 비교 동작 시간일 수 있다. 비교 동작 시간은 복수의 메모리 블록들 각각이 마지막으로 소거 동작을 수행한 후 결정될 수 있다.

다른 실시예에서, 동작 시간 저장부(212)는 메모리 장치에 포함된 복수의 메모리 블록들 전체를 소거 하는데 소모된 시간을 소거 동작 시간 기준값으로 저장할 수 있다. 소거 동작 시간 기준값은 기준 동작 시간일 수 있다. 이후, 메모리 장치에 포함된 복수의 메모리 블록들 전체를 소거 하는데 소모된 시간과 소거 동작 시간 기준값과의 차이값을 저장할 수 있다. 소거 동작 시간 기준값이 결정된 후, 메모리 장치에 포함된 복수의 메모리 블록들 전체를 소거 하는데 소모된 시간은 비교 동작 시간일 수 있다. 비교 동작 시간은 메모리 장치에 대해 마지막으로 소거 동작을 수행한 후 결정될 수 있다. 비교 동작 시간은 메모리 장치에 대해 마지막으로 소거 동작을 수행하는데 소모된 시간일 수 있다.

동작 시간 저장부(212)는 저장된 동작 시간을 동작 전압 결정부(214)에 제공할 수 있다.

동작 전압 결정부(214)는 메모리 장치(100)가 동작을 수행하기 위한 동작 전압을 결정할 수 있다. 동작 전압 결정부(214)는 결정된 동작 전압으로 메모리 장치(100)가 동작을 수행하도록 메모리 장치(100)를 제어할 수 있다.

동작 전압 결정부(214)는 소거 동작 시간을 기초로 프로그램 동작에 사용되는 프로그램 전압을 결정할 수 있다. 구체적으로, 동작 전압 결정부(214)는 각 메모리 블록의 소거 동작 시간의 차이값의 크기에 따라 해당 메모리 블록에 포함된 메모리 셀들을 위한 프로그램 전압을 결정할 수 있다. 동작 전압 결정부(214)는 메모리 장치에 수행된 소거 동작 시간의 차이 값의 크기에 따라 메모리 장치에 포함된 메모리 셀들을 위한 프로그램 전압을 결정할 수 있다. 실시 예에서, 동작 전압 결정부(214)는 미리 설정된 디폴트 프로그램 전압에 반영할 오프셋 전압을 결정할 수 있다.

메모리 블록의 소거 동작 시간의 차이값이 0보다 작으면, 해당 블록의 소거 동작 시간이 기준값보다 짧아진 경우이고, 이는 소거 속도가 처음으로 수행된 소거 동작 시간보다 더 빨라진 경우일 수 있다.

메모리 블록의 소거 동작 시간의 차이값이 0보다 크면, 해당 블록의 소거 동작 시간이 기준값보다 길어진 경우이고, 이는 소거 속도가 처음으로 수행된 소거 동작 시간보다 더 느려진 경우일 수 있다.

동작 전압 결정부(214)는 소거 동작 시간의 차이값이 0보다 작으면, 미리 설정된 디폴트 프로그램 전압에 오프셋 전압을 더한 값을 프로그램 전압으로 결정할 수 있다. 동작 전압 결정부(214)는 소거 동작 시간의 차이값이 0보다 크면, 미리 설정된 디폴트 프로그램 전압에서 오프셋 전압을 뺀 값으로 프로그램 전압을 결정할 수 있다.

동작 전압 결정부(214)는 프로그램 동작 시간을 기초로 소거 동작에 사용되는 소거 전압을 결정할 수 있다. 구체적으로, 동작 전압 결정부(214)는 메모리 블록에 포함된 메모리 셀들에 대한 프로그램 동작 시간 대표값에 따라 소거 전압을 결정할 수 있다. 동작 전압 결정부(214)는 메모리 장치에 포함된 메모리 셀들에 대한 프로그램 동작 시간에 따라 메모리 장치에 포함된 메모리 블록들에 대한 소거 전압을 결정할 수 있다.

메모리 블록에 포함된 메모리 셀들의 프로그램 동작 시간 대표값은 해당 메모리 블록에 포함된 메모리 셀들 중 처음으로 프로그램 되는 워드라인에 연결된 메모리 셀들을 제외한 메모리 셀들의 프로그램 동작 시간들의 평균값일 수 있다. 프로그램 동작 시간 대표값은 해당 메모리 블록에 대하여 프로그램 동작을 마지막으로 수행한 후 결정되는 시간일 수 있다. 프로그램 동작을 마지막으로 수행한 후 결정되는 시간은 비교 동작 시간일 수 있다. 비교 동작 시간은 메모리 블록에 대해 프로그램 동작을 마지막으로 수행하는데 소모된 시간 또는 해당 메모리 블록에 포함된 메모리 셀들 중 처음으로 프로그램 되는 워드라인에 연결된 메모리 셀들을 제외한 메모리 셀들의 프로그램 동작 시간들의 평균값일 수 있다.

예를 들어, 프로그램 동작 시간 대표값은 메모리 블록에 포함된 메모리 셀들 중 처음으로 프로그램 되는 워드라인에 연결된 메모리 셀들을 제외한 메모리 셀들의 프로그램 동작 시간의 총합을 해당 메모리 셀들이 연결된 워드라인들의 개수로 나눈 값일 수 있다.

동작 전압 결정부(214)는 프로그램 동작 시간 기준값과 프로그램 동작 시간 대표값의 차이를 기초로 소거 전압을 결정할 수 있다. 구체적으로, 프로그램 동작 시간 기준값과 해당 메모리 블록이 마지막으로 프로그램 동작을 수행하는데 소모된 시간의 차이를 기초로 소거 전압을 결정할 수 있다. 또, 프로그램 동작 시간 기준값과 해당 메모리 블록에 포함된 메모리 셀들 중 처음으로 프로그램 되는 워드라인에 연결된 메모리 셀들을 제외한 메모리 셀들의 프로그램 동작 시간들의 평균값의 차이를 기초로 소거 전압을 결정할 수 있다.

동작 전압 결정부는(214)는 미리 설정된 디폴트 소거 전압에 반영할 오프셋 전압을 결정할 수 있다.

메모리 블록에 포함된 메모리 셀들의 워드라인 별 프로그램 동작 시간의 차이값이 0보다 작으면, 해당 블록의 프로그램 동작 시간이 기준값보다 짧아진 경우이고, 이는 프로그램 속도가 처음으로 수행된 프로그램 동작 시간보다 더 빨라진 경우일 수 있다.

메모리 블록에 포함된 메모리 셀들의 워드라인 별 프로그램 동작 시간의 차이값이 0보다 크면, 해당 블록의 프로그램 동작 시간이 기준값보다 길어진 경우이고, 이는 프로그램 속도가 처음으로 수행된 프로그램 동작 시간보다 더 느려진 경우일 수 있다.

동작 전압 결정부(214)는 프로그램 동작 시간의 차이값이 0보다 작으면, 미리 설정된 디폴트 소거 전압에서 오프셋 전압을 더한 값으로 소거 전압으로 결정할 수 있다. 동작 전압 결정부(214)는 프로그램 동작 시간의 차이값이 0보다 크면, 미리 설정된 디폴트 소거 전압에서 오프셋 전압을 뺀 값으로 소거 전압을 결정할 수 있다.

룩업 테이블(213)은 프로그램 동작 시간의 차이값에 따른 오프셋 전압을 포함할 수 있다. 프로그램 동작 시간의 차이값은 프로그램 동작 시간 대표값과 프로그램 동작 시간 기준값의 차이에 따라 결정될 수 있다. 프로그램 동작 시간의 차이값은 룩업 테이블(213)에 포함된 복수의 구간들 중 어느 하나의 구간에 속할 수 있다. 프로그램 동작 시간의 차이값에 따라 미리 설정된 디폴트 소거 전압에 반영되는 오프셋 전압이 결정될 수 있다.

룩업 테이블(213)은 소거 동작 시간의 차이값에 따른 오프셋 전압을 포함할 수 있다. 소거 동작 시간의 차이값은 소거 동작 시간 기준값을 제외한 해당 메모리 블록의 소거 동작 시간과 소거 동작 시간 기준값의 차이에 따라 결정될 수 있다. 소거 동작 시간의 차이값은 룩업 테이블(213)에 포함된 복수의 구간들 중 어느 하나의 구간에 속할 수 있다. 소거 동작 시간의 차이값에 따라 미리 설정된 디폴트 프로그램 전압에 반영되는 오프셋 전압이 결정될 수 있다.

실시 예에서, 동작 시간의 차이값에 따라, 룩업 테이블(213)에서 결정된 오프셋 전압은 동작 전압 결정부(214)로 제공될 수 있다.

도 10은 도 9의 동작 시간 저장부(212)에 저장된 프로그램 동작 시간을 나타낸 도면이다.

도 10을 참조하면, 동작 시간 저장부(212)는 동작 시간 계산부(211)로부터 제공 받은 프로그램 동작 시간(tPROG)을 저장할 수 있다. 프로그램 동작 시간(tPROG)은 프로그램 동작 시, 프로그램 동작의 시작 시점부터 프로그램 동작의 종료 시점까지의 계산된 시간일 수 있다.

제 1메모리 블록(BLK1)에서, 프로그램 순서에 따라 처음으로 프로그램 되는 메모리 셀들이 연결된 워드라인(WL1)에 연결된 메모리 셀들에 대한 프로그램 동작 시간(tPROG)은 프로그램 동작 시간 기준값(tREF)으로 저장될 수 있다. 프로그램 동작 시간 기준값(tREF)은 해당 메모리 블록의 프로그램 속도가 더 빨라진 경우인지 또는 더 느려진 경우인지를 판단하는 기준일 수 있다. 프로그램 동작 시간 기준값(tREF)은 제 1메모리 블록의 소거 전압을 결정하는데 사용될 수 있다.

제 1메모리 블록(BLK1)에서, 나머지 워드라인(WL2~WLn)에 연결된 메모리 셀들에 대한 프로그램 동작 시간(t12 내지 t1n)은 워드라인 별로 각각 저장될 수 있다. 워드라인 별로 각각 저장된 프로그램 동작 시간은 프로그램 동작 시간 기준값(tREF)과 비교 하여 더 크거나 또는 더 작을 수 있다. 예를 들어 특정 워드라인에 연결된 메모리 셀들의 프로그램 동작 시간(tPROG)이 프로그램 동작 시간 기준값(tREF)보다 크면, 해당 워드라인에 연결된 메모리 셀들의 프로그램 속도는 더 느려진 경우일 수 있다. 특정 워드라인에 연결된 메모리 셀들의 프로그램 동작 시간(tPROG)이 프로그램 동작 시간 기준값(tREF)보다 작으면, 해당 워드라인에 연결된 메모리 셀들의 프로그램 속도는 더 빨라진 경우일 수 있다. 워드라인 별로 각각 저장된 프로그램 동작 시간(tPROG)은 제 1메모리 블록의 소거 전압을 결정하는데 사용될 수 있다.

도 10은 복수의 메모리 블록들(BLK1~BLKz) 중 제 1메모리 블록(BLK1)에 연결된 복수의 워드라인들(WL1~WLn)에 대한 프로그램 동작 시간(tPROG)을 예시적으로 나타내었으며, 이는 제 2메모리 블록(BLK2) 내지 제 z메모리 블록(BLKz)에도 적용될 수 있다.

도 11은 도 9의 동작 시간 저장부(212)에 저장된 소거 동작 시간을 나타낸 도면이다.

도 11을 참조하면, 동작 시간 저장부(212)는 동작 시간 계산부(211)로부터 제공 받은 소거 동작 시간(tBERS)을 저장할 수 있다. 동작 시간 저장부(212)는 메모리 블록별로 소거 동작 시간의 차이값(ΔtBERS)들을 저장할 수 있다.

소거 동작 시간(tBERS)은 소거 동작 시, 소거 동작의 시작 시점부터 소거 동작의 종료 시점까지 계산된 시간일 수 있다. 도 11의 tBERS1 내지 tBERSz는 복수의 메모리 블록들(BLK1~BLKz) 각각에 대해 가장 처음으로 수행된 소거 동작의 소거 동작 시간들을 저장한 것이다. 메모리 블록들 마다 가장 처음으로 수행된 소거 동작의 소거 동작 시간들은 소거 동작 시간 기준값일 수 있다.

각 메모리 블록 별로 소거 동작 시간의 차이값(ΔtBERS1 내지 ΔtBERSz)이 저장될 수 있다. 소거 동작 시간의 차이값(ΔtBERS1 내지 ΔtBERSz)은 각 메모리 블록 별로 소거 동작이 수행된 소거 동작 시간과 해당 메모리 블록의 소거 동작 시간 기준값(tBERS1 내지 tBERSz)의 차이값일 수 있다.

소거 동작 시간의 차이값(ΔtBERS1 내지 ΔtBERSz)이 0보다 작으면, 해당 블록의 소거 동작 시간이 기준값보다 짧아진 경우이고, 이는 소거 속도가 처음으로 수행된 소거 동작 시간보다 더 빨라진 경우일 수 있다.

소거 동작 시간의 차이값(ΔtBERS1 내지 ΔtBERSz)이 0보다 크면, 해당 블록의 소거 동작 시간이 기준값보다 길어진 경우이고, 이는 소거 속도가 처음으로 수행된 소거 동작 시간보다 더 느려진 경우일 수 있다.

메모리 블록들에 대한 소거 동작이 수행될 때마다 소거 동작 시간의 차이값(ΔtBERS1 내지 ΔtBERSz)이 저장될 수 있다.

소거 동작 시간의 차이값(ΔtBERS1 내지 ΔtBERSz)은 해당 메모리 블록의 프로그램 전압을 결정하는데 사용될 수 있다.

도 12는 도 9의 룩업 테이블에 저장된 프로그램 전압의 오프셋 전압을 나타낸 도면이다.

도 12를 참조하면, 소거 동작 시간의 차이값(ΔtBERS)은 도 11의 ΔtBERS1 내지 ΔtBERSz 중 어느 하나의 값에 해당될 수 있다. 소거 동작 시간의 차이값은 복수의 구간들 중 어느 하나의 구간에 속할 수 있다. 소거 동작 시간의 차이 값이 속하는 범위의 값들(x1, x2 및 x3 등)은 양의 값 또는 음의 값 중 어느 하나에 해당될 수 있다. 소거 동작 시간의 차이값이 속하는 범위에 따라 미리 설정된 디폴트 프로그램 전압에 반영되는 오프셋 전압(Offset)이 결정될 수 있다.

실시 예에서, 소거 동작 시간의 차이값(ΔtBERS)이 0보다 작으면, 미리 설정된 디폴트 프로그램 전압에 오프셋 전압(Offset)을 더한 값으로 프로그램 전압이 결정될 수 있다. 예를 들면, 소거 동작 시간의 차이값이 0보다 작고, 차이값이 속하는 범위가 제 1구간(ΔtBERS<x1)에 해당되면, 미리 설정된 디폴트 프로그램 전압에 오프셋 전압(Vpgm1)을 더한 값으로 프로그램 전압이 결정될 수 있다.

다른 실시 예에서, 소거 동작 시간의 차이값(ΔtBERS)이 0보다 크면, 미리 설정된 디폴트 프로그램 전압에 오프셋 전압(Offset)을 뺀 값으로 프로그램 전압이 결정될 수 있다. 예를 들면, 소거 동작 시간의 차이값이 0보다 크고, 차이값이 속하는 범위가 제 1구간(ΔtBERS<x1)에 해당되면, 미리 설정된 디폴트 프로그램 전압에 오프셋 전압(Vpgm1)을 뺀 값으로 프로그램 전압이 결정될 수 있다.

도 13은 도 9의 룩업 테이블에 저장된 소거 전압의 오프셋 전압을 나타낸 도면이다.

도 13을 참조하면, 프로그램 동작 시간의 차이값(tREP-tREF)은 복수의 구간들 중 어느 하나의 구간에 속할 수 있다.

프로그램 동작 시간의 차이값은 프로그램 동작 시간 대표값(tREP)과 프로그램 동작 시간 기준값(tREF)과의 차이값일 수 있다. 프로그램 동작 시간 대표값은 메모리 블록에 포함된 메모리 셀들 중 처음으로 프로그램 되는 워드라인을 제외한 워드라인에 연결된 메모리 셀들에 대한 프로그램 동작 시간의 평균값에 해당될 수 있다. 프로그램 동작 시간 기준값은 메모리 블록에 포함된 메모리 셀들 중 처음으로 프로그램 되는 워드라인에 연결된 메모리 셀들에 대한 프로그램 동작 시간에 해당될 수 있다.

프로그램 동작 시간의 차이값이 속하는 범위의 값들(y1, y2 및 y3 등)은 양의 값 또는 음의 값 중 어느 하나에 해당될 수 있다. 프로그램 동작 시간의 차이값이 속하는 범위에 따라 미리 설정된 디폴트 소거 전압에 반영되는 오프셋 전압(Offset)이 결정될 수 있다.

실시 예에서, 프로그램 동작 시간의 차이값(tREP-tREF)이 0보다 작으면, 미리 설정된 디폴트 소거 전압에 오프셋 전압(Offset)을 더한 값으로 소거 전압이 결정될 수 있다. 예를 들면, 프로그램 동작 시간의 차이값이 0보다 작고, 차이값이 속하는 범위가 제 1구간(ΔtBERS<y1)에 해당되면, 미리 설정된 디폴트 소거 전압에 오프셋 전압(Vers1)을 더한 값으로 소거 전압이 결정될 수 있다.

다른 실시 예에서, 프로그램 동작 시간의 차이값(tREP-tREF)이 0보다 크면, 미리 설정된 디폴트 소거 전압에 오프셋 전압(Offset)을 뺀 값으로 소거 전압이 결정될 수 있다. 예를 들면, 프로그램 동작 시간의 차이값이 0보다 크고, 차이값이 속하는 범위가 제 1구간(ΔtBERS<y1)에 해당되면, 미리 설정된 디폴트 소거 전압에 오프셋 전압(Vers1)을 뺀 값으로 소거 전압이 결정될 수 있다.

도 14는 메모리 셀들에 대한 프로그램 동작 시간을 측정하는 방법을 설명하기 위한 도면이다.

도 14를 참조하면, 메모리 컨트롤러는 입출력 라인들을 통해 커맨드(CMD1 및 CMD2), 어드레스(ADDR) 및 데이터(DATA)를 메모리 장치에 제공할 수 있다. 메모리 장치는 레디 비지 라인(Ready Busy, RB)을 통해 레디 비지 신호를 메모리 컨트롤러에 제공할 수 있다.

실시 예에서, 커맨드는 프로그램 동작을 수행하기 위한 커맨드들을 포함할 수 있다. 커맨드는 셋업 커맨드(Setup Command, CMD1)와 컨펌 커맨드(Confirm Command, CMD2)를 포함할 수 있다. 셋업 커맨드(CMD1)에 따라 메모리 장치가 수행할 커맨드가 결정될 수 있다. 컨펌 커맨드(CMD2)는 메모리 장치의 동작을 지시하는 커맨드일 수 있다. 셋업 커맨드(CMD1)에 의해 프로그램 커맨드가 결정되고, 컨펌 커맨드(CMD2)에 의해 메모리 장치는 프로그램 동작을 수행할 수 있다. 메모리 컨트롤러는 셋업 커맨(CMD1)드를 출력한 뒤, 셋업 커맨드에 의해 결정된 커맨드에 대한 어드레스(ADDR)를 메모리 장치로 제공할 수 있다.

어드레스(ADDR)는 셋업 커맨드(CMD1)를 수행할 영역을 의미 한다. 어드레스(ADDR)는 로우 어드레스와 컬럼 어드레스로 구성될 수 있다. 메모리 장치는 어드레스(ADDR)에 의해 선택된 영역을 엑세스 할 수 있다.

실시 예에서, 메모리 컨트롤러는 어드레스를 출력한 뒤, 데이터(DATA)를 메모리 장치로 제공할 수 있다. 프로그램 동작 시에, 메모리 장치는 어드레스에 의해 선택된 영역에 데이터(DATA)를 프로그램 할 것이다.

실시 예에서, 메모리 컨트롤러는 메모리 장치로 데이터를 출력한 뒤, 컨펌 커맨드(CMD2)를 출력할 수 있다. 컨펌 커맨드(CMD2)는 메모리 장치(100)가 동작을 수행할 것을 지시하는 커맨드일 수 있다. 메모리 컨트롤러는 컨펌 커맨드(CMD2)를 메모리 장치로 제공할 수 있다. 도 9를 참조하면, 메모리 컨트롤러로부터 메모리 장치로 컨펌 커맨드(CMD2)가 제공된 시점(t1)에 관한 정보는 컨펌 커맨드 정보에 포함될 수 있다. 도 9를 참조하여 설명된 동작 시간 계산부(211)는 컨펌 커맨드 정보에 따라 프로그램 동작의 시작 시점을 결정할 수 있다.

레디 비지 신호는 레디 비지 라인(Ready Busy, RB)을 통해 메모리 장치로부터 메모리 컨트롤러에 제공된다. 레디 비지 정보는 레디 비지 신호에 관한 정보일 수 있다. 레디 비지 신호는 메모리 장치의 상태가 레디 상태인지 또는 비지 상태인지를 나타낸다. 레디 비지 신호가 로우 상태인 경우, 메모리 장치가 비지 상태임을 나타낸다. 레디 비지 신호가 하이 상태인 경우, 메모리 장치가 레디 상태임을 나타낸다. 메모리 컨트롤러는 레디 비지 신호가 비지 상태에서 레디 상태로 변경되는 시점(t2)을 프로그램 동작의 종료 시점으로 결정할 수 있다.

메모리 장치는 프로그램 동작 시간(tPROG) 동안 프로그램 동작을 수행할 수 있다.

도 15는 메모리 블록에 대한 소거 동작 시간을 측정하는 방법을 나타낸 도면이다.

도 15를 참조하면, 메모리 컨트롤러는 입출력 라인들을 통해 커맨드(CMD3 및 CMD4) 및 어드레스(ADDR)를 메모리 장치에 제공할 수 있다. 메모리 장치는 레디 비지 라인(Ready Busy, RB)을 통해 레디 비지 신호를 메모리 컨트롤러에 제공할 수 있다.

실시 예에서, 커맨드는 소거 동작을 수행하기 위한 커맨드들을 포함할 수 있다. 커맨드는 셋업 커맨드(Setup Command, CMD3)와 컨펌 커맨드(Confirm Command, CMD4)를 포함할 수 있다. 셋업 커맨드(CMD3)에 따라 메모리 장치가 수행할 커맨드가 결정될 수 있다. 컨펌 커맨드(CMD4)는 메모리 장치(100)가 동작을 수행할 것을 지시하는 커맨드일 수 있다. 셋업 커맨드(CMD3)에 의해 소거 커맨드가 결정되고, 컨펌 커맨드(CMD4)에 의해 메모리 장치는 소거 동작을 수행할 수 있다. 메모리 컨트롤러는 셋업 커맨드(CMD3)를 출력한 뒤, 셋업 커맨드(CMD3)에 의해 결정된 커맨드에 대한 어드레스(ADDR)를 메모리 장치로 제공할 수 있다.

어드레스(ADDR)는 셋업 커맨드(CMD3)를 수행할 영역을 의미 한다. 어드레스(ADDR)는 로우 어드레스와 컬럼 어드레스로 구성될 수 있다. 메모리 장치는 어드레스(ADDR)에 의해 선택된 영역을 엑세스 할 수 있다.

실시 예에서, 메모리 컨트롤러는 메모리 장치로 어드레스(ADDR)를 출력한 뒤, 컨펌 커맨드(CMD4)를 출력할 수 있다. 컨펌 커맨드(CMD4)는 메모리 장치(100)가 동작을 수행할 것을 지시하는 커맨드일 수 있다. 메모리 컨트롤러는 메모리 장치가 수행할 커맨드를 확정하기 위해 컨펌 커맨드(CMD4)를 메모리 장치로 출력할 수 있다. 도 9를 참조하면, 메모리 컨트롤러로부터 메모리 장치로 컨펌 커맨드(CMD4)가 제공된 시점(t3)에 관한 정보는 컨펌 커맨드 정보에 포함될 수 있다. 도 9를 참조하여 설명된 동작 시간 계산부(211)는 컨펌 커맨드 정보에 따라 소거 동작의 시작 시점을 결정할 수 있다.

레디 비지 신호는 레디 비지 라인(Ready Busy, RB)을 통해 메모리 장치로부터 메모리 컨트롤러에 제공된다. 레디 비지 정보는 레디 비지 신호에 관한 정보일 수 있다. 레디 비지 신호는 메모리 장치의 상태가 레디 상태인지 또는 비지 상태인지를 나타낸다. 레디 비지 신호가 로우 상태인 경우, 메모리 장치가 비지 상태임을 나타낸다. 레디 비지 신호가 하이 상태인 경우, 메모리 장치가 레디 상태임을 나타낸다. 메모리 컨트롤러는 레디 비지 신호가 비지 상태에서 레디 상태로 변경되는 시점(t4)을 소거 동작의 종료 시점으로 결정할 수 있다.

메모리 장치는 소거 동작 시간(tBERS) 동안 소거 동작을 수행할 수 있다.

도 16은 메모리 컨트롤러가 상태 정보를 획득하는 방법을 설명하기 위한 도면이다.

도 16을 참조하면, 메모리 컨트롤러(200)는 상태 읽기 커맨드(Status Read Command)를 메모리 장치(100)로 제공할 수 있다. 메모리 컨트롤러(200)는 상태 읽기 커맨드에 따라 메모리 장치의 상태에 관한 정보를 메모리 장치에 요청할 수 있다. 메모리 장치는 상태 읽기 커맨드에 따라 상태 읽기 응답(Status Read Response)을 메모리 컨트롤러에 제공할 수 있다. 상태 읽기 응답은 메모리 장치의 상태에 관한 상태 정보(Status Information)를 포함할 수 있다. 상태 정보는 레디 정보 및 페일 정보를 포함할 수 있다. 상태 정보가 포함하는 레디 정보 및 페일 정보에 대해서는 후술하는 도 17에 대한 설명에서 보다 상세하게 설명한다.

실시 예에서, 상태 읽기 응답은 상태 정보를 포함할 수 있다. 상태 정보는 메모리 장치(100)가 수행한 동작이 패스 되었는지 또는 페일 되었는지에 관한 정보를 포함할 수 있다. 다른 실시 예로서, 상태 정보는 메모리 장치가 레디 상태인지 또는 비지 상태인지에 관한 정보를 포함할 수 있다. 메모리 장치(100)가 메모리 컨트롤러(200)에 제공한 상태 읽기 응답을 통해, 메모리 컨트롤러는 메모리 장치의 상태를 확인할 수 있다.

메모리 컨트롤러(200)가 수신한 상태 정보는 페일 정보를 포함할 수 있다. 페일 정보는 메모리 장치가 수행한 동작이 패스 되었는지 또는 페일 되었는지에 관한 정보를 포함할 수 있다. 따라서 페일 정보는 프로그램 동작 또는 소거 동작이 패스 되었는지 또는 페일 되었는지를 나타내는 정보일 수 있다. 동작 시간 계산부(211)는 페일 정보를 기초로 동작 시간을 측정할 지 여부를 결정할 수 있다.

메모리 컨트롤러(200)가 수신한 상태 정보는 레디 정보를 포함할 수 있다. 레디 정보는 메모리 장치가 레디 상태인지 또는 비지 상태인지에 관한 정보를 포함할 수 있다. 실시 예에서, 레디 정보는 레디 비지 신호에 따라 설정될 수 있다.

도 9를 참조하면, 동작 시간 계산부는 상태 읽기 응답이 포함하는 상태 정보에 따라 동작 시간의 측정을 결정할 수 있다.

도 17은 도 16의 상태 정보를 설명하기 위한 도면이다.

도 17을 참조하면, 상태 정보는 메모리 장치에 포함된 상태 레지스터에 저장된 데이터이다. 상태 정보는 페일 정보(1310) 및 레디 정보(1320)를 포함할 수 있다. 페일 정보는 메모리 장치가 수행한 동작이 패스 되었는지 또는 페일 되었는지에 관한 정보를 포함할 수 있다. 레디 정보는 메모리 장치가 레디 상태인지 또는 비지 상태인지에 관한 정보를 포함할 수 있다.

페일 정보(1310)는 메모리 장치가 수행한 동작이 패스 되었는지 또는 페일 되었는지에 관한 정보를 포함할 수 있다. 따라서 페일 정보(1310)는 프로그램 동작의 페일 또는 소거 동작의 페일에 관한 정보를 포함할 수 있다. 페일 정보(1310)에 따라 메모리 컨트롤러는 프로그램 동작 시간 또는 소거 동작 시간을 측정할 지 여부를 결정할 수 있다.

레디 정보(1320)는 메모리 장치의 상태가 레디 상태인지 또는 비지 상태인지에 관한 정보를 포함할 수 있다. 따라서 레디 정보(1320)는 프로그램 동작의 종료 시점 또는 소거 동작의 종료 시점에 관한 정보를 포함할 수 있다. 레디 정보(1320)에 따라 프로그램 동작 시간 또는 소거 동작 시간의 측정할 지 여부를 결정할 수 있다.

도 18은 메모리 컨트롤러가 메모리 장치의 프로그램 전압 또는 소거 전압을 변경하는 방법을 설명하기 위한 도면이다.

도 18을 참조하면, 메모리 컨트롤러는 셋-파라미터 커맨드를 이용하여 동작 전압을 설정할 수 있다.

메모리 컨트롤러는 입출력 라인들(DQ)을 통해, 셋-파라미터 커맨드(Set-parameter Command), 파라미터 어드레스(Parameter Address) 및 파라미터 데이터(Parameter DATA)를 메모리 장치로 제공할 수 있다.

셋-파라미터 커맨드는 메모리 장치에 포함된 복수의 레지스터들 중 특정 레지스터에 저장된 데이터를 동작 전압으로 설정하는 커맨드일 수 있다.

프로그램 전압을 설정하는 경우, 파라미터 어드레스는 프로그램 전압에 대한 데이터를 저장하는 레지스터의 주소일 수 있다. 소거 전압을 설정하는 경우, 파라미터 어드레스는 소거 전압에 대한 데이터를 저장하는 레지스터의 주소 일 수 있다.

파라미터 데이터에 따라 메모리 장치는 프로그램 동작을 수행하기 위한 프로그램 전압 또는 소거 동작을 수행하기 위한 소거 전압을 결정할 수 있다. 파라미터 데이터는 프로그램 전압 또는 소거 전압에 관한 값들을 포함할 수 있다.

도 19는 도 1의 메모리 장치의 구조를 설명하기 위한 블록도이다.

도 19를 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110) 및 주변 회로(120, peripheral circuit)를 포함한다.

메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 어드레스 디코더(121)에 연결되고, 비트 라인들(BL1~BLm)을 통해 읽기 및 쓰기 회로(123)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성(nonvolatile) 메모리 셀들이다.

메모리 셀 어레이(110)에 포함된 복수의 메모리 셀들은 그 용도에 따라 복수의 블록들로 구분되어 사용될 수 있다. 반도체 메모리 장치(100)를 제어하기 위해서 필요한 다양한 설정 정보들인 시스템 정보은 복수의 블록들에 저장될 수 있다.

제 1 내지 제 z 메모리 블록들(BLK1~BLKz) 각각은 복수의 셀 스트링들을 포함한다. 제 1 내지 제 m 셀 스트링들은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)에 연결된다. 제 1 내지 제 m 셀 스트링들 각각은 드레인 선택 트랜지스터, 직렬 연결된 복수의 메모리 셀들 및 소스 선택 트랜지스터를 포함한다. 드레인 선택 트랜지스터(DST)는 드레인 선택 라인(DSL)에 연결된다. 제 1 내지 제 n 메모리 셀들은 각각 제 1 내지 제 n 워드 라인들에 연결된다. 소스 선택 트랜지스터(SST)는 소스 선택 라인(SSL)에 연결된다. 드레인 선택 트랜지스터(DST)의 드레인 측은 해당 비트 라인에 연결된다. 제 1 내지 제 m 셀 스트링들의 드레인 선택 트랜지스터들은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)에 연결된다. 소스 선택 트랜지스터(SST)의 소스 측은 공통 소스 라인(CSL)에 연결된다. 실시 예로서, 공통 소스 라인(CSL)은 제 1 내지 제 z 메모리 블록들(BLK1~BLKz)에 공통 연결될 수 있다. 드레인 선택 라인(DSL1), 제 1 내지 제 n 워드 라인들(WL1~WLn), 및 소스 선택 라인(SSL1)은 행 라인들(RL)에 포함된다. 드레인 선택 라인(DSL), 제 1 내지 제 n 워드 라인들(WL1~WLn), 및 소스 선택 라인(SSL)은 어드레스 디코더(121)에 의해 제어된다. 공통 소스 라인(CSL)은 제어 로직(125)에 의해 제어된다. 제 1 내지 제 m 비트 라인들(BL1~BLm)은 읽기 및 쓰기 회로(123)에 의해 제어된다.

주변 회로(120)는 어드레스 디코더(121), 전압 발생기(122), 읽기 및 쓰기 회로(123), 데이터 입출력 회로(124) 및 제어 로직(125)을 포함한다.

어드레스 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(121)는 제어 로직(125)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(121)는 제어 로직(125)을 통해 어드레스(ADDR)를 수신한다.

실시 예로서, 반도체 메모리 장치(100)의 프로그램 동작 및 읽기 동작은 페이지 단위로 수행된다.

프로그램 및 읽기 동작 시에, 제어 로직(125)이 수신한 어드레스(ADDR)는 블록 어드레스 및 행 어드레스를 포함할 것이다. 어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 블록 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 하나의 메모리 블록을 선택한다.

어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 행 어드레스에 따라 전압 발생기(122)로부터 제공받은 전압들을 행 라인들(RL)에 인가하여 선택된 메모리 블록의 하나의 워드 라인을 선택한다.

소거 동작 시에 어드레스(ADDR)는 블록 어드레스를 포함한다. 어드레스 디코더(121)은 블록 어드레스를 디코딩하고, 디코딩된 블록 어드레스에 따라 하나의 메모리 블록을 선택한다. 소거 동작은 하나의 메모리 블록 전체 또는 일부에 대해서 수행될 수 있다.

부분 소거 동작 시에 어드레스(ADDR)은 블록 및 행 어드레스들을 포함할 것이다. 어드레스 디코더(121)는 디코딩된 블록 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 하나의 메모리 블록을 선택한다.

어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 행 어드레스들을 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 행 어드레스들에 따라 전압 발생기(122)로부터 제공받은 전압들을 행 라인들(RL)들에 인가하여 선택된 메모리 블록의 적어도 하나의 워드 라인을 선택한다.

실시 예로서, 어드레스 디코더(121)은 블록 디코더, 워드라인 디코더 및 어드레스 버퍼 등을 포함할 수 있다.

전압 발생기(122)는 반도체 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 복수의 전압들을 발생하도록 구성된다. 전압 발생기(122)는 제어 로직(125)의 제어에 응답하여 동작한다.

실시 예로서, 전압 발생기(122)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 발생기(122)에서 생성된 내부 전원 전압은 반도체 메모리 장치(100)의 동작 전압으로서 사용된다.

실시 예로서, 전압 발생기(122)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 전압들을 생성할 수 있다. 예를 들면, 전압 발생기(122)는 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(125)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다. 생성된 복수의 전압들은 어드레스 디코더(121)에 의해 선택된 워드 라인들에 인가된다.

프로그램 동작 시에, 전압 발생기(122)는 고전압의 프로그램 펄스 및 프로그램 펄스보다 낮은 패스 펄스를 생성할 것이다. 읽기 동작 시에, 전압 발생기(122)는 리드 전압 및 리드 전압보다 높은 패스 전압을 생성할 것이다. 소거 동작 시에, 전압 발생기(122)는 소거 전압을 생성할 것이다.

읽기 및 쓰기 회로(123)는 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)을 포함한다. 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 제어 로직(125)의 제어에 응답하여 동작한다.

제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124)와 데이터를 통신한다. 프로그램 시에, 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124) 및 데이터 라인들(DL)을 통해 저장될 데이터(DATA)를 수신한다.

프로그램 동작 시, 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 워드 라인에 프로그램 펄스가 인가될 때, 저장될 데이터(DATA)를 데이터 입출력 회로(124)를 통해 수신한 데이터(DATA)를 비트 라인들(BL1~BLm)을 통해 선택된 메모리 셀들에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램 된다. 프로그램 허용 전압(예를 들면, 접지 전압)이 인가되는 비트 라인과 연결된 메모리 셀은 상승된 문턱 전압을 가질 것이다. 프로그램 금지 전압(예를 들면, 전원 전압)이 인가되는 비트 라인과 연결된 메모리 셀의 문턱 전압은 유지될 것이다. 프로그램 검증 동작 시에, 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 메모리 셀들로부터 비트 라인들(BL1~BLm)을 통해 페이지 데이터를 읽는다.

읽기 동작 시, 읽기 및 쓰기 회로(123)는 선택된 페이지의 메모리 셀들로부터 비트 라인들(BL)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 입출력 회로(124)로 출력한다. 소거 동작 시에, 읽기 및 쓰기 회로(123)는 비트 라인들(BL)을 플로팅(floating) 시킬 수 있다.

실시 예로서, 읽기 및 쓰기 회로(123)는 열 선택 회로를 포함할 수 있다.

데이터 입출력 회로(124)는 데이터 라인들(DL)을 통해 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)에 연결된다. 데이터 입출력 회로(124)는 제어 로직(125)의 제어에 응답하여 동작한다. 프로그램 시에, 데이터 입출력 회로(124)는 외부 컨트롤러(미도시)로부터 저장될 데이터(DATA)를 수신한다.

제어 로직(125)은 어드레스 디코더(121), 전압 발생기(122), 읽기 및 쓰기 회로(123) 및 데이터 입출력 회로(124)에 연결된다. 제어 로직(125)은 반도체 메모리 장치(100)의 전반적인 동작을 제어할 수 있다. 제어 로직(125)은 외부 컨트롤러로부터 커맨드(CMD) 및 어드레스(ADDR)를 수신한다. 제어 로직(125)은 커맨드(CMD)에 응답하여 어드레스 디코더(121), 전압 발생기(122), 읽기 및 쓰기 회로(123) 및 데이터 입출력 회로(124)를 제어하도록 구성된다.

메모리 셀 어레이(110)에 포함된 복수의 메모리 셀들을 프로그램 하기 위한 프로그램 전압을 다시 설정하거나, 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz)들 중 어느 하나의 메모리 블록을 소거 하기 위한 소거 전압을 다시 설정하기 위해, 제어 로직(125)은 동작 전압 설정부(126)를 포함할 수 있다.

도 9를 참조하면, 동작 전압 설정부(126)는 메모리 컨트롤러로부터 프로그램 전압 또는 소거 전압을 수신하고, 수신된 프로그램 전압을 이용하여 메모리 셀 어레이(110)에 포함된 복수의 메모리 셀들을 프로그램 하기 위한 프로그램 전압을 재 설정하거나, 수신된 소거 전압을 이용하여 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz)들 중 어느 하나의 메모리 블록 또는 복수의 메모리 블록들(BLK1~BLKz)을 소거 하기 위한 소거 전압을 재 설정할 수 있다. 동작 전압 설정부(126)는 프로그램 동작 시, 이전 프로그램 동작에 사용된 프로그램 전압 보다 높은 값 또는 낮은 값으로 프로그램 전압을 설정할 수 있다. 동작 전압 설정부(126)는 소거 동작 시, 이전 소거 동작에 사용된 소거 전압 보다 높은 값 또는 낮은 값으로 소거 전압을 설정할 수 있다.

동작 전압 설정부(126)에 의해 프로그램 전압 또는 소거 전압이 재 설정되는 경우, 메모리 블록에 포함된 메모리 셀들의 터널 산화막에 트랩된 전하의 양에 따라 프로그램 전압 또는 소거 전압이 재 설정되기 때문에 효율적인 프로그램 동작 또는 소거 동작이 가능하다.

도 20은 도 19의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.

도 20을 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 가질 수 있다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 4 및 도 5를 참조하여 더 상세히 설명된다.

도 21은 도 20의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.

도 21을 참조하면, 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 메모리 블록(BLKa) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 4에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.

복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)을 포함한다.

선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.

각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.

실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 4에서, 제 1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결되어 있다. 제 2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결되어 있다.

다른 실시 예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.

각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.

제 1 내지 제 n 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.

각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.

각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.

열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 도 4에서, 제 1 열의 셀 스트링들(CS11, CS21)은 제 1 비트 라인(BL1)에 연결되어 있다. 제 m 열의 셀 스트링들(CS1m, CS2m)은 제 m 비트 라인(BLm)에 연결되어 있다.

행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제 1 행의 셀 스트링들(CS11~CS1m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제 2 행의 셀 스트링들(CS21~CS2m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.

다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.

실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCp) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MCp+1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKa)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKa)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKa)의 크기는 감소하는 반면 메모리 블록(BLKa)에 대한 동작의 신뢰성은 저하될 수 있다.

적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKa)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써, 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.

도 22는 도 20의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.

도 22를 참조하면 메모리 블록(BLKb)은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 메모리 블록(BLK1') 하부의 기판(미도시) 위에 적층된, 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn) 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.

각 셀 스트링의 소스 선택 트랜지스터(SST)은 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제 1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결된다. 제 2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결된다. 다른 실시 예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.

각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)과 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.

각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.

결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 5의 메모리 블록(BLKb)은 도 4의 메모리 블록(BLKa)과 유사한 등가 회로를 갖는다.

다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.

실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCn) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKb)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKb)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKb)의 크기는 감소하는 반면 메모리 블록(BLKb)에 대한 동작의 신뢰성은 저하될 수 있다.

적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKb)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.

도 23은 본 발명의 일 실시 예에 따른 메모리 장치 및 메모리 컨트롤러의 동작을 설명하기 위한 도면이다.

도 23을 참조하면, S2301 단계에서, 메모리 장치는 메모리 블록에 연결되어 있는 복수의 워드라인들 중 선택된 워드라인에 프로그램 동작을 수행할 수 있다.

S2303 단계에서, 메모리 컨트롤러는 선택된 워드라인이 해당 메모리 블록에서 첫 번째 선택된 워드라인 인지 판단할 수 있다. 선택된 워드라인이 첫 번째 선택된 워드라인인 경우 S2305 단계로 진행하고, 선택된 워드라인이 첫 번째 선택된 워드라인이 아닌 경우 S2307 단계로 진행한다.

S2305 단계에서, 선택된 워드라인이 메모리 블록에서 첫 번째 선택된 워드라인에 해당되는 경우, 메모리 컨트롤러는 메모리 장치가 해당 워드라인의 프로그램 동작을 수행하는데 소모된 시간을 계산할 수 있다. 메모리 컨트롤러는 계산된 시간을 프로그램 동작 시간 기준값으로 저장할 수 있다. 메모리 컨트롤러는 프로그램 동작 시간 기준값을 동작 시간 저장부에 저장할 수 있다. 메모리 컨트롤러가 프로그램 동작 시간 기준값을 저장한 이후에는 다시 S2301 단계로 진행한다.

S2307 단계에서, 선택된 워드라인이 메모리 블록에서 첫 번째 선택된 워드라인에 해당되지 않는 경우, 메모리 컨트롤러는 워드라인 별로 프로그램 동작을 수행하는데 소모된 시간을 계산할 수 있다. 메모리 컨트롤러는 계산된 시간을 동작 시간 저장부에 저장할 수 있다.

S2309 단계에서, 메모리 컨트롤러는 메모리 블록에 연결되어 있는 복수의 워드라인들 중 마지막으로 선택된 워드라인에 대해 프로그램 동작이 수행되었는지 여부를 판단할 수 있다. 마지막으로 선택된 워드라인이 아닌 경우 다시 S2301 단계로 돌아가 마지막으로 선택된 워드라인에 대한 프로그램 동작 시간을 계산할 때까지 프로그램 동작이 수행된다. 마지막으로 선택된 워드라인에 해당되는 경우 S2311 단계로 진행한다.

S2311 단계에서, 메모리 컨트롤러는 메모리 블록의 프로그램 동작 시간 대표값을 획득할 수 있다. 프로그램 동작 시간 대표값은 동작 시간 저장부에 저장된 첫 번째 선택된 워드라인을 제외한 나머지 워드라인들의 프로그램 동작 시간의 평균값에 해당될 수 있다.

S2313 단계에서, 메모리 컨트롤러는 프로그램 동작 시간 대표값과 프로그램 동작 시간 기준값을 기초로 메모리 블록에 대한 소거 전압을 결정할 수 있다. 구체적으로, 프로그램 동작 시간 대표값과 프로그램 동작 시간 기준값의 차이값에 의해 소거 전압이 결정될 수 있다. 예를 들면, 프로그램 동작 시간의 차이값이 0보다 작으면, 미리 설정된 디폴트 소거 전압에 오프셋 전압을 더한 값으로 소거 전압이 결정될 수 있다. 반대로 프로그램 동작 시간의 차이값이 0보다 크면, 미리 설정된 디폴트 소거 전압에 오프셋 전압을 뺀 값으로 소거 전압이 결정될 수 있다.

도 24는 본 발명의 일 실시 예에 따른 메모리 장치 및 메모리 컨트롤러의 동작을 설명하기 위한 도면이다.

도 24를 참조하면, S2401 단계에서, 메모리 장치는 복수의 메모리 블록들 중 선택된 메모리 블록에 대한 소거 동작을 수행할 수 있다.

S2403 단계에서, 메모리 컨트롤러는 메모리 블록에 처음으로 소거 동작이 수행되는지를 판단할 수 있다. 메모리 블록에 소거 동작이 처음으로 수행되는 경우 S2405 단계로 진행한다. 메모리 블록에 소거 동작이 처음으로 수행되지 않는 경우 S2407 단계로 진행한다.

S2405 단계에서, 메모리 블록에 처음으로 소거 동작이 수행되는 경우, 메모리 컨트롤러는 메모리 장치가 소거 동작을 수행하는데 소모된 시간을 계산할 수 있다. 메모리 컨트롤러는 계산된 시간을 소거 동작 시간 기준값으로 저장할 수 있다. 메모리 컨트롤러는 소거 동작 시간 기준값을 동작 시간 저장부에 저장할 수 있다. 메모리 컨트롤러가 동작 시간 저장부에 소거 동작 시간 기준값을 저장한 후에는 다시 S2401 단계로 진행한다.

S2407 단계에서, 메모리 블록에 처음으로 소거 동작이 수행되지 않는 경우, 메모리 장치는 소거 동작을 수행하는데 소모된 시간과 소거 동작 시간 기준값을 기초로 프로그램 전압을 결정할 수 있다. 구체적으로 소거 동작 시간 기준값을 제외한 해당 메모리 블록의 소거 동작 시간과 소거 동작 시간 기준값의 차이값에 의해 프로그램 전압이 결정될 수 있다. 예를 들면, 프로그램 동작 시간의 차이값이 0보다 작으면, 미리 설정된 디폴트 소거 전압에 오프셋 전압을 더한 값으로 소거 전압이 결정될 수 있다. 프로그램 동작 시간의 차이값이 0보다 크면, 미리 설정된 디폴트 소거 전압에 오프셋 전압을 뺀 값으로 소거 전압이 결정될 수 있다.

도 25는 본 발명의 일 실시 예에 따른 메모리 장치의 동작을 설명하기 위한 도면이다.

도 25를 참조하면, S2501 단계에서, 메모리 장치는 메모리 컨트롤러로부터 프로그램 동작을 수행할 것을 요청 받을 수 있다. 프로그램 동작 요청이 있는 경우, 메모리 장치는 프로그램 동작을 수행할 수 있다.

S2503 단계에서, 메모리 장치는 메모리 컨트롤러로부터 프로그램 동작 요청을 제공 받은 이후 프로그램 어드레스를 제공 받을 수 있다. 프로그램 어드레스는 메모리 장치가 프로그램 동작을 수행하는 영역을 나타낼 수 있다. 메모리 장치는 프로그램 어드레스에 따라 프로그램 전압을 설정할 수 있다. 프로그램 어드레스에 의해 선택된 영역에 대한 프로그램 전압은 동작 전압 설정부에 의해 설정될 수 있다. 프로그램 전압은 프로그램 어드레스에 대응되는 메모리 블록에 대한 소거 동작 시간 기준값을 제외한 해당 메모리 블록의 소거 동작 시간과 소거 동작 시간 기준값의 차이값에 따라 설정될 수 있다.

S2505 단계에서, 메모리 장치는 설정된 프로그램 전압을 이용하여 선택된 워드라인에 연결된 메모리 셀들에 대한 프로그램 동작을 수행할 수 있다.

도 26은 본 발명의 일 실시 예에 따른 메모리 장치의 동작을 설명하기 위한 도면이다.

도 26을 참조하면, S2601 단계에서, 메모리 장치는 메모리 컨트롤러로부터 소거 동작을 수행할 것을 요청 받을 수 있다. 소거 동작 요청이 있는 경우, 메모리 장치는 소거 동작을 수행할 수 있다.

S2603 단계에서, 메모리 장치는 메모리 컨트롤러로부터 소거 동작 요청을 제공 받은 이후 소거 어드레스를 제공 받을 수 있다. 소거 어드레스는 메모리 장치가 소거 동작을 수행하는 영역을 나타낼 수 있다. 메모리 장치는 소거 어드레스에 따라 소거 전압을 설정할 수 있다. 소거 어드레스에 의해 선택된 영역에 대한 소거 전압은 동작 전압 설정부에 의해 설정될 수 있다. 소거 전압은 소거 어드레스에 대응되는 메모리 블록이 포함하는 복수의 페이지들의 프로그램 동작 시간 대표값과 프로그램 동작 시간 기준값의 차이값에 따라 설정될 수 있다.

S2605 단계에서, 메모리 장치는 설정된 소거 전압을 이용하여 선택된 메모리 블록에 대한 소거 동작을 수행할 수 있다.

도 27은 도 1의 메모리 컨트롤러의 다른 실시 예를 설명하기 위한 도면이다.

메모리 컨트롤러(1000)는 호스트(Host) 및 메모리 장치에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 메모리 컨트롤러(1000)는 메모리 장치를 액세스하도록 구성된다. 예를 들면, 메모리 컨트롤러(1000)는 메모리 장치의 쓰기, 읽기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(1000)는 메모리 장치 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(1000)는 메모리 장치를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.

도 27을 참조하면, 메모리 컨트롤러(1000)는 프로세서부(Processor; 1010), 메모리 버퍼부(Memory Buffer; 1020), 에러 정정부(ECC; 1030), 호스트 인터페이스(Host Interface; 1040), 버퍼 제어부(Buffer Control Circuit; 1050), 메모리 인터페이스(Memory Interface; 1060) 그리고 버스(Bus; 1070)를 포함할 수 있다.

버스(1070)는 메모리 컨트롤러(1000)의 구성 요소들 사이에 채널(channel)을 제공하도록 구성될 수 있다.

프로세서부(1010)는 메모리 컨트롤러(1000)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서부(1010)는 호스트 인터페이스(1040)를 통해 외부의 호스트와 통신하고, 메모리 인터페이스(1060)를 통해 메모리 장치와 통신할 수 있다. 또한 프로세서부(1010)는 버퍼 제어부(1050)를 통해 메모리 버퍼부(1020)와 통신할 수 있다. 프로세서부(1010)는 메모리 버퍼부(1020)를 동작 메모리, 캐시 메모리(cache memory) 또는 버퍼 메모리(buffer memory)로 사용하여 저장 장치의 동작을 제어할 수 있다.

프로세서부(1010)는 플래시 변환 계층(FTL)의 기능을 수행할 수 있다. 프로세서부(1010)는 플래시 변환 계층(FTL)을 통해 호스트가 제공한 논리 블록 어드레스(logical block address, LBA)를 물리 블록 어드레스(physical block address, PBA)로 변환할 수 있다. 플래시 변환 계층(FTL)은 맵핑 테이블을 이용하여 논리 블록 어드레스(LBA)를 입력 받아, 물리 블록 어드레스(PBA)로 변환시킬 수 있다. 플래시 변환 계층의 주소 맵핑 방법에는 맵핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 맵핑 방법에는 페이지 맵핑 방법(Page mapping method), 블록 맵핑 방법(Block mapping method), 그리고 혼합 맵핑 방법(Hybrid mapping method)이 있다.

프로세서부(1010)는 호스트(Host)로부터 수신된 데이터를 랜더마이즈하도록 구성된다. 예를 들면, 프로세서부(1010)는 랜더마이징 시드(seed)를 이용하여 호스트(Host)로부터 수신된 데이터를 랜더마이즈할 것이다. 랜더마이즈된 데이터는 저장될 데이터로서 메모리 장치에 제공되어 메모리 셀 어레이에 프로그램된다.

프로세서부(1010)는 리드 동작 시 메모리 장치로부터 수신된 데이터를 디랜더마이즈하도록 구성된다. 예를 들면, 프로세서부(1010)는 디랜더마이징 시드를 이용하여 메모리 장치로부터 수신된 데이터를 디랜더마이즈할 것이다. 디랜더마이즈된 데이터는 호스트(Host)로 출력될 것이다.

실시 예로서, 프로세서부(1010)는 소프트웨어(software) 또는 펌웨어(firmware)를 구동함으로써 랜더마이즈 및 디랜더마이즈를 수행할 수 있다.

메모리 버퍼부(1020)는 프로세서부(1010)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. 메모리 버퍼부(1020)는 프로세서부(1010)가 실행하는 코드들 및 커맨드들을 저장할 수 있다. 메모리 버퍼부(1020)는 프로세서부(1010)에 의해 처리되는 데이터를 저장할 수 있다. 메모리 버퍼부(1020)는 SRAM(Static RAM), 또는 DRAM(Dynamic RAM)을 포함할 수 있다.

에러 정정부(1030)는 에러 정정을 수행할 수 있다. 에러 정정부(1030)는 메모리 인터페이스(1060)를 통해 메모리 장치에 기입될 데이터에 기반하여 에러 정정 인코딩(ECC encoding)을 수행할 수 있다. 에러 정정 인코딩 된 데이터는 메모리 인터페이스(1060)를 통해 메모리 장치로 전달될 수 있다. 에러 정정부(1030)는 메모리 장치로부터 메모리 인터페이스(1060)를 통해 수신되는 데이터에 대해 에러 정정 디코딩(ECC decoding)을 수행할 수 있다. 예시적으로, 에러 정정부(1030)는 메모리 인터페이스(1060)의 구성 요소로서 메모리 인터페이스(1060)에 포함될 수 있다.

호스트 인터페이스(1040)는 프로세서부(1010)의 제어에 따라, 외부의 호스트와 통신하도록 구성된다. 호스트 인터페이스(1040)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 통신하도록 구성될 수 있다.

버퍼 제어부(1050)는 프로세서부(1010)의 제어에 따라, 메모리 버퍼부(1020)를 제어하도록 구성된다.

메모리 인터페이스(1060)는 프로세서부(1010)의 제어에 따라, 메모리 장치와 통신하도록 구성된다. 메모리 인터페이스(1060)는 채널을 통해 커맨드, 어드레스 및 데이터를 메모리 장치와 통신할 수 있다.

예시적으로, 메모리 컨트롤러(1000)는 메모리 버퍼부(1020) 및 버퍼 제어부(1050)를 포함하지 않을 수 있다.

예시적으로, 프로세서부(1010)는 코드들을 이용하여 메모리 컨트롤러(1000)의 동작을 제어할 수 있다. 프로세서부(1010)는 메모리 컨트롤러(1000)의 내부에 제공되는 불휘발성 메모리 장치(예를 들어, Read Only Memory)로부터 코드들을 로드할 수 있다. 다른 예로서, 프로세서부(1010)는 메모리 장치(1100)로부터 메모리 인터페이스(1060)를 통해 코드들을 로드(load)할 수 있다.

예시적으로, 메모리 컨트롤러(1000)의 버스(1070)는 제어 버스(control bus) 및 데이터 버스(data bus)로 구분될 수 있다. 데이터 버스는 메모리 컨트롤러(1000) 내에서 데이터를 전송하고, 제어 버스는 메모리 컨트롤러(1000) 내에서 커맨드, 어드레스와 같은 제어 정보를 전송하도록 구성될 수 있다. 데이터 버스와 제어 버스는 서로 분리되며, 상호간에 간섭하거나 영향을 주지 않을 수 있다. 데이터 버스는 호스트 인터페이스(1040), 버퍼 제어부(1050), 에러 정정부(1030) 및 메모리 인터페이스(1060)에 연결될 수 있다. 제어 버스는 호스트 인터페이스(1040), 프로세서부(1010), 버퍼 제어부(1050), 메모리 버퍼부(1020) 및 메모리 인터페이스(1060)에 연결될 수 있다.

도 28은 본 발명의 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.

도 28을 참조하면, 메모리 카드 시스템(2000)은 메모리 컨트롤러(2100), 메모리 장치 (2200), 및 커넥터(2300)를 포함한다.

메모리 컨트롤러(2100)는 메모리 장치(2200)와 연결된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 액세스하도록 구성된다. 예를 들어, 메모리 컨트롤러(2100)는 메모리 장치(2200)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 메모리 장치(2200)는 도 2를 참조하여 설명된 메모리 장치(100)와 동일하게 구현될 수 있다.

예시적으로, 메모리 컨트롤러(2100)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.

메모리 컨트롤러(2100)는 커넥터(2300)를 통해 외부 장치와 통신할 수 있다. 메모리 컨트롤러(2100)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 메모리 컨트롤러(2100)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 커넥터(2300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.

예시적으로, 메모리 장치(2200)는 EEPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 다양한 불휘발성 메모리 소자들로 구현될 수 있다.

메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.

도 29는 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.

도 29를 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함한다. SSD(3200)는 신호 커넥터(3001)를 통해 호스트(3100)와 신호(SIG)를 주고 받고, 전원 커넥터(3002)를 통해 전원(PWR)을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 복수의 플래시 메모리들(3221~322n), 보조 전원 장치(3230), 및 버퍼 메모리(3240)를 포함한다.

실시 예에서, SSD 컨트롤러(3210)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)의 기능을 수행할 수 있다.

SSD 컨트롤러(3210)는 호스트(3100)로부터 수신된 신호(SIG)에 응답하여 복수의 플래시 메모리들(3221~322n)을 제어할 수 있다. 예시적으로, 신호(SIG)는 호스트(3100) 및 SSD(3200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호(SIG)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.

보조 전원 장치(3230)는 전원 커넥터(3002)를 통해 호스트(3100)와 연결된다. 보조 전원 장치(3230)는 호스트(3100)로부터 전원(PWR)을 입력받고, 충전할 수 있다. 보조 전원 장치(3230)는 호스트(3100)로부터의 전원 공급이 원활하지 않을 경우, SSD(3200)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(3230)는 SSD(3200) 내에 위치할 수도 있고, SSD(3200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3230)는 메인 보드에 위치하며, SSD(3200)에 보조 전원을 제공할 수도 있다.

버퍼 메모리(3240)는 SSD(3200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(3240)는 호스트(3100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(3221~322n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(3221~322n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(3240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 불휘발성 메모리들을 포함할 수 있다.

도 30은 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.

도 30을 참조하면, 사용자 시스템(4000)은 애플리케이션 프로세서(4100), 메모리 모듈(4200), 네트워크 모듈(4300), 스토리지 모듈(4400), 및 사용자 인터페이스(4500)를 포함한다.

애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들, 운영체제(OS; Operating System), 또는 사용자 프로그램 등을 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(4100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.

메모리 모듈(4200)은 사용자 시스템(4000)의 주 메모리, 동작 메모리, 버퍼 메모리, 또는 캐쉬 메모리로 동작할 수 있다. 메모리 모듈(4200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR3 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 불휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예시적으로 애플리케이션 프로세서(4100) 및 메모리 모듈(4200)은 POP(Package on Package)를 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.

네트워크 모듈(4300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(4300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, Wi-Fi 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(4300)은 애플리케이션 프로세서(4100)에 포함될 수 있다.

스토리지 모듈(4400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(4400)은 애플리케이션 프로세서(4100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(4400)은 스토리지 모듈(4400)에 저장된 데이터를 애플리케이션 프로세서(4100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(4400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 불휘발성 반도체 메모리 소자로 구현될 수 있다. 예시적으로, 스토리지 모듈(4400)은 사용자 시스템(4000)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다.

예시적으로, 스토리지 모듈(4400)은 복수의 불휘발성 메모리 장치들을 포함할 수 있고, 복수의 불휘발성 메모리 장치들은 도 19 내지 도 22를 참조하여 설명된 메모리 장치와 동일하게 동작할 수 있다. 스토리지 모듈(4400)은 도 1을 참조하여 설명된 저장 장치(50)와 동일하게 동작할 수 있다.

사용자 인터페이스(4500)는 애플리케이션 프로세서(4100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(4500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(4500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.

본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.

이상과 같이 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시 예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.

그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.

상술한 실시 예들에서, 모든 단계는 선택적으로 수행의 대상이 되거나 생략의 대상이 될 수 있다. 또한 각 실시 예에서 단계들은 반드시 순서대로 일어날 필요는 없으며, 뒤바뀔 수 있다. 한편, 본 명세서와 도면에 개시된 본 명세서의 실시 예들은 본 명세서의 기술 내용을 쉽게 설명하고 본 명세서의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 명세서의 범위를 한정하고자 하는 것은 아니다. 즉 본 명세서의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.

한편, 본 명세서와 도면에는 본 발명의 바람직한 실시 예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.

50: 저장 장치
100: 메모리 장치
126: 동작 전압 설정부
200: 메모리 컨트롤러
210: 동작 전압 제어부
300: 호스트

Claims

복수의 페이지들을 각각 포함하는 복수의 메모리 블록들을 포함하는 메모리 장치를 제어하는 메모리 컨트롤러에 있어서,
상기 복수의 메모리 블록들 중 선택된 메모리 블록의 하나의 페이지에 대한 제1 프로그램 동작의 제1 동작 시간을 획득하고, 상기 제1 프로그램 동작 이후에 상기 선택된 메모리 블록의 둘 이상의 페이지들에 대한 제2 프로그램 동작들의 평균 동작 시간을 획득하는 동작 시간 계산부;
상기 제1 동작 시간을 기준 동작 시간으로서 저장하는 동작 시간 저장부; 및
상기 평균 동작 시간 및 상기 기준 동작 시간을 기초로, 상기 선택된 메모리 블록에 대한 소거 동작의 전압을 변경하는 동작 전압 결정부를 포함하는 메모리 컨트롤러.
제1항에 있어서,
상기 동작 시간 계산부는,
상기 메모리 장치로부터 수신된 레디 비지 신호를 기초로, 상기 제1 동작 시간 또는 상기 평균 동작 시간을 획득하는, 메모리 컨트롤러.
제1항에 있어서,
상기 제1 프로그램 동작은,
상기 선택된 메모리 블록에 포함된 상기 복수의 페이지들 각각에 대한 복수의 프로그램 동작들 중 처음으로 수행된 프로그램 동작인, 메모리 컨트롤러.
제1항에 있어서,
상기 동작 전압 결정부는,
상기 선택된 메모리 블록에 대한 상기 평균 동작 시간 및 상기 기준 동작 시간의 차이값에 대응되는 오프셋 값을 결정하고, 상기 전압의 값을 상기 오프셋 값에 따라 변경하는, 메모리 컨트롤러.
제1항에 있어서,
상기 하나의 페이지 및 상기 둘 이상의 페이지들은, 서로 다른 페이지들인, 메모리 컨트롤러.
제1항에 있어서,
상기 전압은,
상기 평균 동작 시간 및 상기 기준 동작 시간의 차이값이 0보다 작으면, 디폴트 소거 전압에 오프셋 전압을 더한 소거 전압이고, 상기 차이값이 0보다 크면, 상기 디폴트 소거 전압에 상기 오프셋 전압을 뺀 소거 전압인, 메모리 컨트롤러.
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메모리 장치를 제어하는 메모리 컨트롤러에 있어서,
상기 메모리 장치에 대한 제1 명령에 대응되는 제1 동작의 제1 동작 시간을 획득하고, 상기 제1 동작 이후에 상기 메모리 장치에 대한 상기 제1 명령에 대응되는 제2 동작들의 평균 동작 시간을 획득하는 동작 시간 계산부;
상기 제1 동작 시간을 기준 동작 시간으로서 저장하는 동작 시간 저장부; 및
상기 평균 동작 시간 및 상기 기준 동작 시간에 기초하여, 상기 메모리 장치에 대한 제2 명령에 대응되는 제3 동작의 전압을 변경하는 동작 전압 결정부를 포함하는 메모리 컨트롤러.
제11항에 있어서,
상기 메모리 장치는, 복수의 메모리 블록들을 포함하고,
상기 제1 명령은, 프로그램 명령이고,
상기 제1 동작은, 상기 복수의 메모리 블록들 중 타겟 메모리 블록에 포함된 제1 페이지에 수행된 프로그램 동작이고,
상기 제2 동작들 각각은, 상기 타겟 메모리 블록에 포함된, 상기 제1 페이지와 다른 페이지에 수행된 프로그램 동작인, 메모리 컨트롤러.
제12항에 있어서,
상기 제1 동작은, 상기 타겟 메모리 블록에 대해 처음으로 수행된 프로그램 동작인, 메모리 컨트롤러.
제12항에 있어서,
상기 동작 전압 결정부는,
상기 평균 동작 시간 및 상기 기준 동작 시간의 차이값에 기초하여, 상기 제3 동작의 전압을 변경하는, 메모리 컨트롤러.
제14항에 있어서,
상기 동작 전압 결정부는,
상기 평균 동작 시간 및 상기 기준 동작 시간의 차이값에 대응되는 오프셋 전압을 결정하고, 상기 오프셋 전압에 따라 상기 제3 동작의 전압의 값을 변경하는, 메모리 컨트롤러.
제15항에 있어서,
상기 제2 명령은 소거 명령이고,
상기 동작 전압 결정부는,
상기 차이값이 0보다 작으면, 상기 제3 동작의 전압을 디폴트 소거 전압에 상기 오프셋 전압을 더한 소거 전압으로 변경하고,
상기 차이값이 0보다 크면, 상기 제3 동작의 전압을 상기 디폴트 소거 전압에 상기 오프셋 전압을 뺀 소거 전압으로 변경하는, 메모리 컨트롤러.
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