KR20220101502A - 메모리 장치, 이를 포함하는 메모리 시스템 및 그것의 동작 방법 - Google Patents

메모리 장치, 이를 포함하는 메모리 시스템 및 그것의 동작 방법 Download PDF

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KR20220101502A
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Abstract

본 기술은 메모리 장치, 이를 포함하는 메모리 시스템 및 그것의 동작 방법에 관한 것으로, 메모리 장치는 복수의 플레인들을 포함하는 메모리 셀 어레이; 상기 복수의 플레인들 각각에 포함된 복수의 메모리 블록들 중 선택된 메모리 블록에 대하여 채널 초기화 동작을 포함한 리드 동작을 수행하기 위한 주변 회로; 및 상기 채널 초기화 동작을 포함한 상기 리드 동작을 수행하도록 상기 주변 회로를 제어하기 위한 제어 로직을 포함하며, 상기 제어 로직은 상기 리드 동작의 동작 모드에 기초하여 상기 채널 초기화 동작의 활성화 시간을 설정한다.

Description

메모리 장치, 이를 포함하는 메모리 시스템 및 그것의 동작 방법{Memory device, Memory system including the memory device and Method of operating the memory device}
본 발명은 메모리 장치, 이를 포함하는 메모리 시스템 및 그것의 동작 방법에 관한 것으로, 보다 구체적으로는 리드 디스터브 현상을 개선할 수 있는 메모리 장치, 이를 포함하는 메모리 시스템 및 그것의 동작 방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며, 또한 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템의 일 예로 데이터 저장 장치는 USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등을 포함한다.
본 발명의 실시 예는 리드 모드에 따라 스트링들의 채널 초기화 구간을 조절하는 메모리 장치 및 이를 포함하는 메모리 시스템 및 이의 동작 방법을 제공한다.
본 발명의 실시 예에 따른 메모리 장치는 복수의 플레인들을 포함하는 메모리 셀 어레이; 상기 복수의 플레인들 각각에 포함된 복수의 메모리 블록들 중 선택된 메모리 블록에 대하여 채널 초기화 동작을 포함한 리드 동작을 수행하기 위한 주변 회로; 및 상기 채널 초기화 동작을 포함한 상기 리드 동작을 수행하도록 상기 주변 회로를 제어하기 위한 제어 로직을 포함하며, 상기 제어 로직은 상기 리드 동작의 동작 모드에 기초하여 상기 채널 초기화 동작의 활성화 시간을 설정한다.
본 발명의 실시 예에 따른 메모리 장치의 동작 방법은 외부로부터 수신되는 리드 커맨드에 기초하여 리드 동작의 리드 모드를 판단하는 단계; 상기 판단된 리드 모드에 기초하여 채널 초기화 동작의 활성화 시간을 설정하는 단계; 상기 설정된 활성화 시간 동안 선택된 메모리 블록의 상기 채널 초기화 동작을 수행하는 단계; 및 상기 채널 초기화 동작을 수행한 후 상기 선택된 메모리 블록에 리드 전압을 인가하는 단계를 포함한다.
본 발명의 실시 예에 따른 메모리 시스템은 복수의 반도체 메모리를 포함하는 메모리 장치; 및 호스트로부터 수신되는 리드 커맨드에 기초하여 상기 메모리 장치의 리드 동작을 제어하는 메모리 컨트롤러를 포함하며, 상기 메모리 컨트롤러는 상기 리드 커맨드에 기초하여 상기 리드 동작이 인터리브 리드 동작 또는 캐시 리드 동작 또는 노멀 리드 동작인지를 판단하고, 판단 결과에 따라 상기 리드 동작의 채널 초기화 동작의 활성화 시간을 설정한다.
본 기술에 따르면, 리드 모드에 기초하여 리드 동작 중 채널 초기화 구간을 조절하여 리드 디스터브 현상을 개선하고 리드 동작 속도를 개선할 수 있다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 2는 도 1의 메모리 장치를 설명하기 위한 도면이다.
도 3은 도 2의 메모리 블록을 설명하기 위한 도면이다.
도 4는 3차원으로 구성된 메모리 블록의 실시예를 설명하기 위한 도면이다.
도 5는 3차원으로 구성된 메모리 블록의 다른 실시예를 설명하기 위한 도면이다.
도 6은 본 발명의 실시 예에 따른 메모리 시스템의 리드 동작을 설명하기 위한 순서도이다.
도 7은 본 발명의 실시 예에 따른 메모리 시스템의 리드 동작을 설명하기 위한 전압 파형도이다.
도 8은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 9는 도 2에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 10은 도 2에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 11은 도 2에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 12는 도 2에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 시스템(Memory System; 1000)은 데이터가 저장되는 메모리 장치(Memory Device; 1100)와, 호스트(Host; 2000)의 제어에 따라 메모리 장치(1100)를 제어하는 메모리 컨트롤러(Memory Controller; 1200)를 포함할 수 있다.
호스트(2000)는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 메모리 시스템(1000)과 통신할 수 있다. 또한 호스트(2000)와 메모리 시스템(1000) 간의 인터페이스 프로토콜들은 상술한 예에 한정되지 않으며, USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다른 인터페이스 프로토콜들 중 하나일 수 있다.
메모리 컨트롤러(1200)는 메모리 시스템(1000)의 동작을 전반적으로 제어하며, 호스트(2000)와 메모리 장치(1100) 사이의 데이터 교환을 제어할 수 있다. 예를 들면, 메모리 컨트롤러(1200)는 호스트(2000)의 요청에 따라 메모리 장치(1100)를 제어하여 데이터를 프로그램(program)하거나 리드(read)할 수 있다. 실시 예에 따라, 메모리 장치(1100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory) 또는 플래시 메모리(FLASH Memory)를 포함할 수 있다.
메모리 장치(1100)는 메모리 컨트롤러(1200)의 제어에 따라 프로그램(program), 리드(read) 또는 소거(erase) 동작을 수행할 수 있다.
본 발명의 실시 예에 따른 메모리 장치(1100)는 메모리 컨트롤러(1200)로부터 수신되는 리드 커맨드에 기초하여 리드 모드에 대응하는 채널 초기화 구간의 활성화 시간을 설정하고, 리드 동작 시 설정된 채널 초기화 구간에서 선택된 메모리 블록의 채널 내에 잔류하는 핫홀을 제거하는 채널 초기화 동작을 수행할 수 있다. 예를 들어, 메모리 장치(1100)는 싱글 플레인 리드 동작을 지시하는 리드 커맨드에 기초하여 채널 초기화 구간을 제1 시간으로 설정할 수 있으며, 멀티 플레인 리드 동작을 지시하는 리드 커맨드에 기초하여 채널 초기화 구간을 제1 시간보다 긴 제2 시간으로 설정할 수 있다.
도 2는 도 1의 메모리 장치를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(1100)는 데이터가 저장되는 메모리 셀 어레이(100)를 포함할 수 있다. 메모리 장치(1100)는 메모리 셀 어레이(100)에 데이터를 저장하기 위한 프로그램 동작(program operation), 저장된 데이터를 출력하기 위한 리드 동작(read operation) 및 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 수행하도록 구성된 주변 회로들(200)을 포함할 수 있다. 메모리 장치(1100)는 메모리 컨트롤러(도 1의 1200)의 제어에 따라 주변 회로들(200)을 제어하는 제어 로직(300)을 포함할 수 있다.
메모리 셀 어레이(100)는 복수의 플레인(P0 및 P1)들을 포함하여 구성될 수 있다. 도 2에서는 제1 플레인(P0) 및 제2 플레인(P1)인을 도시하였으나, 이에 한정되지 않고 두 개 이상의 플레인들을 포함하여 구성될 수 있다. 복수의 플레인(P0 및 P1)들 각각은 다수의 메모리 블록들(MB1~MBk; 110 (k는 양의 정수))을 포함할 수 있다. 각각의 메모리 블록들(MB1~MBk; 110)에는 로컬 라인들(local lines; LL)과 비트 라인들(BLs)에 연결될 수 있다. 예를 들면, 로컬 라인들(LL)은 제1 셀렉트 라인(first select line), 제2 셀렉트 라인(second select line), 상기 제1 및 제2 셀렉트 라인들 사이에 배열된 다수의 워드 라인들(word lines)을 포함할 수 있다. 또한, 로컬 라인들(LL)은 제1 셀렉트 라인과 워드 라인들 사이, 제2 셀렉트 라인과 워드 라인들 사이에 배열된 더미 라인들을 포함할 수 있다. 여기서, 제1 셀렉트 라인은 소스 셀렉트 라인일 수 있고, 제2 셀렉트 라인은 드레인 셀렉트 라인일 수 있다. 예를 들면, 로컬 라인들(LL)은 워드 라인들, 드레인 및 소스 셀렉트 라인들 및 소스 라인들(source lines)을 포함할 수 있다. 예를 들면, 로컬 라인들(LL)은 더미 라인들(dummy lines)을 더 포함할 수 있다. 예를 들면, 로컬 라인들(LL)은 파이프 라인들(pipe lines)을 더 포함할 수 있다. 로컬 라인들(LL)은 메모리 블록들(MB1~MBk; 110)에 각각 연결될 수 있으며, 비트 라인들(BL1~BLn)은 메모리 블록들(MB1~MBk; 110)에 공통으로 연결될 수 있다. 메모리 블록들(MB1~MBk; 110)은 2차원 또는 3차원 구조로 구현될 수 있다. 예를 들면, 2차원 구조의 메모리 블록들(110)에서 메모리 셀들은 기판에 평행한 방향으로 배열될 수 있다. 예를 들면, 3차원 구조의 메모리 블록들(110)에서 메모리 셀들은 기판에 수직 방향으로 적층될 수 있다. 싱글 플레인 리드 동작 시 복수의 플레인(P0 및 P1)들 중 하나의 플레인이 선택되어 리드 동작이 수행되며, 멀티 플레인 리드 동작 시 복수의 플레인(P0 및 P1)들 중 적어도 두 개의 플레인이 선택되어 리드 동작이 수행될 수 있다. 예를 들어 메모리 셀 어레이가 4개의 플레인을 포함하는 경우, 싱글 플레인 리드 동작 시 하나의 플레인이 선택되어 리드 동작이 수행되고, 멀티 플레인 리드 동작 시 적어도 두 개의 플레인이 함께 선택되어 리드 동작이 수행될 수 있다. 멀티 플레인 리드 동작 시 선택된 플레인들 각각의 리드 동작은 서로 중첩될 수 있다.
주변 회로들(200)은 제어 로직(300)의 제어에 따라 선택된 메모리 블록(110)의 프로그램, 리드 및 소거 동작을 수행하도록 구성될 수 있다. 예를 들면, 주변 회로들(200)은 전압 생성 회로(voltage generating circuit; 210), 로우 디코더(row decoder; 220), 페이지 버퍼 그룹(page buffer group; 230), 컬럼 디코더(column decoder; 240), 입출력 회로(input/output circuit; 250), 패스/페일 판단부(pass/fail check circuit; 260) 및 소스 라인 드라이버(source line driver; 270)를 포함할 수 있다.
전압 생성 회로(210)는 동작 신호(OP_CMD)에 응답하여 프로그램, 리드 및 소거 동작들에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 또한, 전압 생성 회로(210)는 동작 신호(OP_CMD)에 응답하여 로컬 라인들(LL)을 선택적으로 디스차지할 수 있다. 예를 들면, 전압 생성 회로(210)는 제어 로직(300)의 제어에 따라 프로그램 전압, 검증 전압, 패스 전압들, 턴온 전압, 리드 전압, 소스 라인 전압 등을 생성할 수 있다.
로우 디코더(row decoder; 220)는 로우 어드레스(RADD)에 응답하여 동작 전압들(Vop)을 선택된 플레인의 선택된 메모리 블록(110)에 연결된 로컬 라인들(LL)에 전달할 수 있다.
페이지 버퍼 그룹(230)은 비트 라인들(BLs)에 연결된 다수의 페이지 버퍼들을 포함할 수 있다. 페이지 버퍼 그룹(230)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 페이지 버퍼 그룹(230)은 프로그램 동작 시 데이터 라인들(DL)을 통해 수신된 프로그램할 데이터를 임시로 저장하거나, 리드 또는 검증 동작 시 비트 라인들(BLs)의 전압 또는 전류를 센싱(sensing)하여 데이터를 리드할 수 있다.
컬럼 디코더(240)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(250)와 페이지 버퍼 그룹(230) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(240)는 데이터 라인들(DL)을 통해 페이지 버퍼 그룹(230)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(250)와 데이터를 주고받을 수 있다.
입출력 회로(250)는 메모리 컨트롤러(도 1의 1200)로부터 전달받은 커맨드(CMD) 및 어드레스(ADD)를 제어 로직(300)에 전달하거나, 데이터(DATA)를 컬럼 디코더(240)와 주고받을 수 있다.
패스/페일 판단부(260)는 리드 동작(read operation) 또는 검증 동작(verify operation)시, 허용 비트(VRY_BIT<#>)에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(230)으로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
소스 라인 드라이버(270)는 메모리 셀 어레이(100)에 포함된 메모리 셀과 소스 라인(SL)을 통해 연결되고 소스 노드(source node)의 전압을 제어할 수 있다. 예시적으로 소스 라인 드라이버(270)는 리드(read) 또는 검증(verify) 동작시 메모리 셀의 소스 노드를 접지 노드와 전기적으로 연결시킬 수 있다. 또한 소스 라인 드라이버(270)는 프로그램 동작시 메모리 셀의 소스 노드에 접지 전압을 인가할 수 있다. 소스 라인 드라이버(270)는 소거 동작시 메모리 셀의 소스 노드에 소거 전압을 인가시킬 수 있다. 소스 라인 드라이버(270)는 제어 로직(300)으로부터 소스 라인 제어 신호(CTRL_SL)를 수신할 수 있고, 소스 라인 제어 신호(CTRL_SL)에 기초하여 소스 노드의 전압을 제어할 수 있다.
제어 로직(300)은 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 신호(OP_CMD), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRY_BIT<#>)를 출력하여 주변 회로들(200)을 제어할 수 있다. 또한, 제어 로직(300)은 패스 또는 페일 신호(PASS 또는 FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.
제어 로직(300)은 도 1의 메모리 컨트롤러(1200)로부터 리드 커맨드(CMD)가 수신되는 경우, 리드 커맨드(CMD)에 기초하여 리드 모드를 판단하고, 판단된 리드 모드에 따라 채널 최기화 구간의 활성화 시간을 설정할 수 있다.
제어 로직(300)은 동작 모드 판단 회로(310) 및 채널 초기화 구간 설정 회로(320)를 포함하여 구성될 수 있다. 동작 모드 판단 회로(310)는 도 1의 메모리 컨트롤러(1200)로부터 리드 동작에 대응하는 리드 커맨드(CMD)를 수신하고, 수신된 리드 커맨드(CMD)에 기초하여 수행할 리드 동작이 싱글 플레인 리드 동작 또는 멀티 플레인 리드 동작인지를 판단하여 리드 모드 신호(Read_mode)를 생성하여 출력할 수 있다. 채널 초기화 구간 설정 회로(320)는 리드 모드 신호(Read_mode)에 기초하여 채널 초기화 구간의 활성화 시간을 설정할 수 있다. 예를 들어, 채널 초기화 구간 설정 회로(320)는 리드 모드 신호(Read_mode)가 싱글 플레인 리드 동작을 나타낼 경우 채널 초기화 구간의 활성화 시간을 기준 시간인 제1 시간으로 설정하고, 리드 모드 신호(Read_mode)가 멀티 플레인 리드 동작을 나타낼 경우 채널 초기화 구간의 활성화 시간을 제1 시간보다 긴 제2 시간으로 설정할 수 있다. 또한, 채널 초기화 구간 설정 회로(320)는 리드 모드 신호(Read_mode)가 멀티 플레인 리드 동작을 나타내고 선택되는 플레인의 수가 증가할 수록 제2 시간을 증가시켜 설정할 수 있다. 예를 들어, 두 개의 플레인이 함께 선택되는 멀티 플레인 리드 동작 시의 채널 초기화 구간의 활성화 시간보다 세 개의 플레인이 함께 선택되는 멀티 플레인 리드 동작 시의 채널 초기화 구간의 활성화 시간이 더 길고, 세 개의 플레인이 함께 선택되는 멀티 플레인 리드 동작 시의 채널 초기화 구간의 활성화 시간보다 네 개의 플레인이 함께 선택되는 멀티 플레인 리드 동작 시의 채널 초기화 구간의 활성화 시간이 더 길도록 설정할 수 있다.
도 3은 도 2의 메모리 블록을 설명하기 위한 도면이다.
도 3을 참조하면, 메모리 블록(110)은 제1 셀렉트 라인과 제2 셀렉트 라인 사이에 서로 평행하게 배열된 다수의 워드 라인들이 연결될 수 있다. 여기서, 제1 셀렉트 라인은 소스 셀렉트 라인(SSL)일 수 있고, 제2 셀렉트 라인은 드레인 셀렉트 라인(DSL)일 수 있다. 보다 구체적으로 설명하면, 메모리 블록(110)은 비트 라인들(BL1~BLn)과 소스 라인(SL) 사이에 연결된 다수의 스트링들(strings; ST)을 포함할 수 있다. 비트 라인들(BL1~BLn)은 스트링들(ST)에 각각 연결될 수 있고, 소스 라인(SL)은 스트링들(ST)에 공통으로 연결될 수 있다. 스트링들(ST)은 서로 동일하게 구성될 수 있으므로, 제1 비트 라인(BL1)에 연결된 스트링(ST)을 예를 들어 구체적으로 설명하도록 한다.
스트링(ST)은 소스 라인(SL)과 제1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 다수의 메모리 셀들(F1~F16) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 하나의 스트링(ST)에는 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST)가 적어도 하나 이상씩 포함될 수 있으며, 메모리 셀들(F1~F16) 또한 도면에 도시된 개수보다 더 많이 포함될 수 있다.
소스 셀렉트 트랜지스터(SST)의 소스(source)는 소스 라인(SL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터(DST)의 드레인(drain)은 제1 비트 라인(BL1)에 연결될 수 있다. 메모리 셀들(F1~F16)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 소스 셀렉트 트랜지스터들(SST)의 게이트들은 소스 셀렉트 라인(SSL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인(DSL)에 연결될 수 있고, 메모리 셀들(F1~F16)의 게이트들은 다수의 워드 라인들(WL1~WL16)에 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 물리 페이지(physical page; PPG)라 할 수 있다. 따라서, 메모리 블록(110)에는 워드 라인들(WL1~WL16)의 개수만큼의 물리 페이지들(PPG)이 포함될 수 있다.
하나의 메모리 셀은 1비트의 데이터를 저장할 수 있다. 이를 통상적으로 싱글 레벨 셀(single level cell; SLC)라고 부른다. 이 경우 하나의 물리 페이지(PPG)는 하나의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다. 하나의 논리 페이지(LPG) 데이터는 하나의 물리 페이지(PPG)에 포함된 셀 개수 만큼의 데이터 비트들을 포함할 수 있다. 또한 하나의 메모리 셀은 2 이상의 비트의 데이터를 저장할 수 있다. 이를 통상적으로 멀티 레벨 셀(multi-level cell; MLC)이라고 부른다. 이 경우 하나의 물리 페이지(PPG)는 2 이상의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다.
도 4는 3차원으로 구성된 메모리 블록의 실시예를 설명하기 위한 도면이다.
도 2의 제1 플레인(P0) 및 제2 플레인(P1)은 서로 유사한 구조를 가지므로, 제1 플레인(P0)을 일예로 상세히 설명하도록 한다.
도 4를 참조하면, 제1 플레인(P0)은 다수의 메모리 블록들(MB1~MBk; 110)을 포함할 수 있다. 메모리 블록(110)은 다수의 스트링들(ST11~ST1n, ST21~ST2n)을 포함할 수 있다. 실시 예로서, 다수의 스트링들(ST11~ST1n, ST21~ST2n) 각각은 'U'자형으로 형성될 수 있다. 제1 메모리 블록(MB1) 내에서, 행 방향(X 방향)으로 n개의 스트링들이 배열될 수 있다. 도 4에서, 열 방향(Y 방향)으로 2개의 스트링들이 배열되는 것으로 도시되었으나, 이는 설명의 편의를 위한 것으로서 열 방향(Y 방향)으로 3개 이상의 스트링들이 배열될 수 있다.
다수의 스트링들(ST11~ST1n, ST21~ST2n) 각각은 적어도 하나의 소스 셀렉트 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT) 및 적어도 하나의 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다.
소스 및 드레인 셀렉트 트랜지스터들(SST 및 DST)과 메모리 셀들(MC1~MCn)은 서로 유사한 구조를 가질 수 있다. 예를 들면, 소스 및 드레인 셀렉트 트랜지스터들(SST 및 DST)과 메모리 셀들(MC1~MCn) 각각은 채널막, 터널 절연막, 전하 트랩막 및 블로킹 절연막을 포함할 수 있다. 예를 들면, 채널막을 제공하기 위한 필라(pillar)가 각 스트링에 제공될 수 있다. 예를 들면, 채널막, 터널 절연막, 전하 트랩막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 스트링에 제공될 수 있다.
각 스트링의 소스 셀렉트 트랜지스터(SST)는 소스 라인(SL)과 메모리 셀들(MC1~MCp) 사이에 연결될 수 있다.
실시 예로서, 동일한 행에 배열된 스트링들의 소스 셀렉트 트랜지스터들은 행 방향으로 연장되는 소스 셀렉트 라인에 연결될 수 있고, 상이한 행에 배열된 스트링들의 소스 셀렉트 트랜지스터들은 상이한 소스 셀렉트 라인들에 연결될 수 있다. 도 4에서, 제1 행의 스트링들(ST11~ST1n)의 소스 셀렉트 트랜지스터들은 제1 소스 셀렉트 라인(SSL1)에 연결될 수 있다. 제2 행의 스트링들(ST21~ST2n)의 소스 셀렉트 트랜지스터들은 제2 소스 셀렉트 라인(SSL2)에 연결될 수 있다.
다른 실시 예로서, 스트링들(ST11~ST1n, ST21~ST2n)의 소스 셀렉트 트랜지스터들은 하나의 소스 셀렉트 라인에 공통으로 연결될 수 있다.
각 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에 연결될 수 있다.
제1 내지 제n 메모리 셀들(MC1~MCn)은 제1 내지 제p 메모리 셀들(MC1~MCp)과 제p+1 내지 제n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제1 내지 제p 메모리 셀들(MC1~MCp)은 수직 방향(Z 방향)으로 순차적으로 배열될 수 있으며, 소스 셀렉트 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 서로 직렬로 연결될 수 있다. 제p+1 내지 제n 메모리 셀들(MCp+1~MCn)은 수직 방향(Z 방향)으로 순차적으로 배열될 수 있으며, 파이프 트랜지스터(PT)와 드레인 셀렉트 트랜지스터(DST) 사이에서 서로 직렬로 연결될 수 있다. 제1 내지 제p 메모리 셀들(MC1~MCp)과 제p+1 내지 제n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 서로 연결될 수 있다. 각 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제1 내지 제n 워드 라인들(WL1~WLn)에 연결될 수 있다.
실시 예로서, 제1 내지 제n 메모리 셀들(MC1~MCn) 중 적어도 하나는 더미 메모리 셀로써 이용될 수 있다. 더미 메모리 셀이 제공되는 경우, 해당 스트링의 전압 또는 전류는 안정적으로 제어될 수 있다. 각 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결될 수 있다.
각 스트링의 드레인 셀렉트 트랜지스터(DST)는 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결될 수 있다. 행 방향으로 배열되는 스트링들은 행 방향으로 연장되는 드레인 셀렉트 라인에 연결될 수 있다. 제1 행의 스트링들(ST11~ST1n)의 드레인 셀렉트 트랜지스터들은 제1 드레인 셀렉트 라인(DSL1)에 연결될 수 있다. 제2 행의 스트링들(ST21~ST2n)의 드레인 셀렉트 트랜지스터들은 제2 드레인 셀렉트 라인(DSL2)에 연결될 수 있다.
열 방향으로 배열되는 스트링들은 열 방향으로 연장되는 비트 라인들에 연결될 수 있다. 도 4에서 제1 열의 스트링들(ST11, ST21)은 제1 비트 라인(BL1)에 연결될 수 있다. 제n 열의 스트링들(ST1n, ST2n)은 제n 비트 라인(BLn)에 연결될 수 있다.
행 방향으로 배열되는 스트링들 중에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지(page)를 구성할 수 있다. 예를 들면, 제1 행의 스트링들(ST11~ST1n) 중 제1 워드 라인(WL1)에 연결된 메모리 셀들은 하나의 페이지를 구성할 수 있다. 제2 행의 스트링들(ST21~ST2n) 중 제1 워드 라인(WL1)에 연결된 메모리 셀들은 다른 하나의 페이지를 구성할 수 있다. 드레인 셀렉트 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 스트링들 중 하나의 페이지가 선택될 것이다.
도 5는 3차원으로 구성된 메모리 블록의 다른 실시예를 설명하기 위한 도면이다.
도 2의 제1 플레인(P0) 및 제2 플레인(P1)은 서로 유사한 구조를 가지므로, 제1 플레인(P0)을 일예로 상세히 설명하도록 한다.
도 5를 참조하면, 메모리 셀 어레이(100)는 다수의 메모리 블록들(MB1~MBk; 110)을 포함할 수 있다. 메모리 블록(110)은 다수의 스트링들(ST11'~ST1n', ST21'~ST2n')을 포함할 수 있다. 다수의 스트링들(ST11'~ST1n', ST21'~ST2n') 각각은 수직 방향(Z 방향)을 따라 연장될 수 있다. 메모리 블록(110) 내에서, 행 방향(X 방향)으로 n개의 스트링들이 배열될 수 있다. 도 5에서 열 방향(Y 방향)으로 2개의 스트링들이 배열되는 것으로 도시되어 있으나, 이는 설명의 편의를 위한 것으로서 열 방향(Y 방향)으로 3개 이상의 스트링들이 배열될 수 있다.
다수의 스트링들(ST11'~ST1n', ST21'~ST2n') 각각은, 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함할 수 있다.
각 스트링의 소스 선택 트랜지스터(SST)는 소스 라인(SL)과 메모리 셀들(MC1~MCn) 사이에 연결될 수 있다. 동일한 행에 배열된 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결될 수 있다. 제1 행에 배열된 스트링들(ST11'~ST1n')의 소스 선택 트랜지스터들은 제1 소스 선택 라인(SSL1)에 연결될 수 있다. 제2 행에 배열된 스트링들(ST21'~ST2n')의 소스 선택 트랜지스터들은 제2 소스 선택 라인(SSL2)에 연결될 수 있다. 다른 실시 예로서, 스트링들(ST11'~ST1n', ST21'~ST2n')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통으로 연결될 수 있다.
각 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에서 서로 직렬로 연결될 수 있다. 제1 내지 제n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제1 내지 제n 워드 라인들(WL1~WLn)에 연결될 수 있다.
실시 예로서, 제1 내지 제n 메모리 셀들(MC1~MCn) 중 적어도 하나는 더미 메모리 셀로서 이용될 수 있다. 더미 메모리 셀이 제공되는 경우, 해당 스트링의 전압 또는 전류는 안정적으로 제어될 수 있다. 이에 따라 메모리 블록(110)에 저장된 데이터의 신뢰성이 향상될 수 있다.
각 스트링의 드레인 선택 트랜지스터(DST)는 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결될 수 있다. 행 방향으로 배열되는 스트링들의 드레인 선택 트랜지스터들(DST)은 행 방향으로 연장되는 드레인 선택 라인에 연결될 수 있다. 제1 행의 스트링들(ST11'~ST1n')의 드레인 선택 트랜지스터들(DST)은 제1 드레인 선택 라인(DSL1)에 연결될 수 있다. 제2 행의 스트링들(ST21'~ST2n')의 드레인 선택 트랜지스터들(DST)은 제2 드레인 선택 라인(DSL2)에 연결될 수 있다.
즉, 각 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 5의 메모리 블록(110)은 도 4의 메모리 블록(110)과 유사한 등가 회로를 가질 수 있다.
도 4 및 도 5에서 설명된 다수의 메모리 블록들(MB1~MBk; 110)은 소스 라인(SL)을 공유할 수 있다.
도 6은 본 발명의 실시 예에 따른 메모리 시스템의 리드 동작을 설명하기 위한 순서도이다.
도 7은 본 발명의 실시 예에 따른 메모리 시스템의 리드 동작을 설명하기 위한 전압 파형도이다.
도 1 내지 도 7을 참조하여 본 발명의 실시 예에 따른 메모리 시스템의 리드 동작을 설명하면 다음과 같다.
단계 S610에서, 호스트(2000)로부터 리드 커맨드(Read CMD)가 입력되면, 메모리 컨트롤러(1200)는 리드 커맨드(Read CMD)에 응답하여 메모리 장치(1100)의 리드 동작을 제어하기 위한 커맨드(CMD)를 생성하고, 리드 커맨드(Read CMD)와 함께 수신되는 어드레스를 메모리 장치(1100)의 어드레스로 변환시켜 변환된 어드레스(ADD)를 생성한다. 메모리 컨트롤러(1200)는 리드 동작에 대응하는 커맨드(CMD)와 변환된 어드레스(ADD)를 메모리 장치(1100)로 출력한다.
단계 S620에서, 메모리 장치(1100)의 제어 로직(300)은 메모리 컨트롤러(1200)로부터 수신되는 커맨드(CMD)에 기초하여 리드 모드를 판단한다. 예를 들어, 제어 로직(300)의 동작 모드 판단 회로(310)는 메모리 컨트롤러(1200)로부터 리드 동작에 대응하는 커맨드(CMD)를 수신하고, 수신된 커맨드(CMD)에 기초하여 수행할 리드 동작이 싱글 플레인 리드 동작 또는 멀티 플레인 리드 동작인지를 판단하여 리드 모드 신호(Read_mode)를 생성할 수 있다.
단계 S630에서, 제어 로직(300)은 판단된 리드 모드에 따라 채널 초기화 구간을 설정한다. 예를 들어 제어 로직(300)의 채널 초기화 구간 설정 회로(320)는 리드 모드 신호(Read_mode)가 싱글 플레인 리드 동작을 나타낼 경우 채널 초기화 구간의 활성화 시간을 기준 시간인 제1 시간(도 7의 B)으로 설정하고, 리드 모드 신호(Read_mode)가 멀티 플레인 리드 동작을 나타낼 경우 채널 초기화 구간의 활성화 시간을 제1 시간보다 긴 제2 시간(도 7의 A)으로 설정할 수 있다. 또한, 채널 초기화 구간 설정 회로(320)는 리드 모드 신호(Read_mode)가 멀티 플레인 리드 동작을 나타내고 선택되는 플레인의 수가 증가할 수록 제2 시간을 증가시켜 설정할 수 있다. 예를 들어, 두 개의 플레인이 함께 선택되는 멀티 플레인 리드 동작 시의 채널 초기화 구간의 활성화 시간보다 세 개의 플레인이 함께 선택되는 멀티 플레인 리드 동작 시의 채널 초기화 구간의 활성화 시간이 더 길고, 세 개의 플레인이 함께 선택되는 멀티 플레인 리드 동작 시의 채널 초기화 구간의 활성화 시간보다 네 개의 플레인이 함께 선택되는 멀티 플레인 리드 동작 시의 채널 초기화 구간의 활성화 시간이 더 길도록 설정할 수 있다.
단계 S640에서, 선택된 플레인의 선택된 메모리 블록에 대한 리드 동작을 수행한다.
리드 동작을 상세히 설명하면 다음과 같다.
복수의 메모리 블록들은 워드라인들 및 소스 라인을 공유하도록 설계될 수 있다. 이로 인하여 복수의 메모리 블록들 중 선택된 메모리 블록의 프로그램, 리드 또는 소거 동작 시 비 선택된 메모리 블록의 워드라인들 및 소스 선택 라인에 동작 전압이 인가되어 비 선택된 메모리 블록에 포함된 메모리 스트링의 채널(channel)에 핫홀이 발생하여 잔류할 수 있다. 리드 동작 시 채널 내에 잔류하는 핫홀은 리드 디스터브 현상을 유발할 수 있다. 이에 따라 리드 동작 중 채널 초기화 구간에서 채널 내에 잔류하는 핫홀을 제거하는 채널 초기화 동작을 수행할 수 있다.
전압 생성 회로(210)는 동작 신호(OP_CMD)에 응답하여 채널 초기화 구간 설정 회로(320)에서 설정한 채널 초기화 구간 동안 턴온 전압(Vturn_on)을 생성하여 출력하고, 로우 디코더(220)는 전압 생성 회로(210)에서 생성된 턴온 전압(Vturn_on)을 선택된 메모리 블록(예를 들어 MB1)의 소스 셀렉트 라인(SSL), 드레인 셀렉트 라인(DSL), 및 모든 워드라인들(WL1 내지 WL16)에 인가한다. 이로 인하여 선택된 메모리 블록(MB1)의 소스 셀렉트 트랜지스터(SST), 다수의 메모리 셀들(F1~F16) 및 드레인 셀렉트 트랜지스터(DST)가 턴온되고, 선택된 메모리 블록(MB1)의 채널은 접지 전압 레벨의 소스 라인(SL)과 전기적으로 연결되어 선택된 메모리 블록(MB1)의 채널 내의 핫홀들이 제거된다.
메모리 장치(1100)의 리드 동작 중 멀티 플레인 리드 동작은 싱글 플레인 리드 동작에 비해 소비되는 전류의 양이 클 수 있다. 이로 인하여 멀티 플레인 리드 동작 시 메모리 시스템의 전원 전압이 하강할 수 있으며, 전원 전압이 하강할 경우 리드 동작 중 채널 초기화 구간에서 채널 내의 핫홀들이 원활하게 제거되지 않을 수 있다. 이에 따라, 멀티 플레인 리드 동작 시(도 7의 (a)) 채널 초기화 구간을 싱글 플레인 리드 동작의 채널 초기화 구간의 시간인 제1 시간(B)보다 긴 제2 시간(A)으로 설정하고 선택된 플레인들의 선택된 메모리 블록의 메모리 스트링들의 채널을 초기화시키는 동작을 수행함으로써, 리드 디스터브 현상을 개선할 수 있다.
반면, 채널 초기화 구간이 증가하게 되면 전체적인 리드 동작 속도가 느려지는 문제점이 발생한다. 이에 따라, 싱글 플레인 리드 동작 시(도 7의 (b)), 채널 초기화 구간을 제2 시간(A)보다 짧은 제1 시간(도 7의 B)으로 설정하고 선택된 플레인의 선택된 메모리 블록의 메모리 스트링들의 채널을 초기화시키는 동작을 수행함으로써, 리드 동작 속도를 개선할 수 있다.
채널 초기화 구간 이 후, 전압 생성 회로(210)는 동작 신호(OP_CMD)에 응답하여 리드 전압(Vread) 및 패스 전압(Vpass)을 생성한다. 로우 디코더(220)는 전압 생성 회로(210)에서 생성된 리드 전압(Vread)을 다수의 워드라인들 중 선택된 워드라인(Sel_WL)에 인가하고, 전압 생성 회로(210)에서 생성된 패스 전압(Vpass)을 다수의 워드라인들 중 비 선택된 워드 라인(Unsel_WL)에 인가한다.
페이지 버퍼 그룹(230)은 리드 전압(Vread)이 인가되는 동안 대응하는 비트 라인들(BLs)의 전위 레벨 또는 전류량을 센싱하여 선택된 페이지에 포함된 메모리 셀들에 프로그램된 데이터를 센싱하여 임시 저장한다. 임시 저장된 데이터는 컬럼 디코더(240) 및 입출력 회로(250)를 통해 메모리 컨트롤러(1200)로 출력된다.
리드 전압(Vread)을 일정 시간 동안 인가한 후, 전압 생성 회로(210)는 동작 신호(OP_CMD)에 응답하여 이퀄라이징 전압(Veq)을 생성한다. 로우 디코더(220)는 전압 생성 회로(210)에서 생성된 이퀄라이징 전압(Veq)을 선택된 워드라인(Sel_WL)에 인가한 후, 일정 시간 후 선택된 워드라인(Sel_WL) 및 비 선택된 워드라인(Unsel_WL)을 로우 레벨로 디스차지한다. 이퀄라이징 전압(Veq)은 패스 전압(Vpass)과 동일한 전위 레벨일 수 있으며, 이로 인하여 선택된 워드라인(Sel_WL) 및 비 선택된 워드라인(Unsel_WL)은 동일한 전위 레벨에서 디스차지 되어 동일한 디스차지 시간 및 동일한 레벨로 디스차지될 수 있다.
상술한 본원 발명의 실시 예에 따르면, 선택된 메모리 블록의 리드 동작 중 싱글 플레인 리드 동작 시 채널 초기화 구간을 상대적으로 짧게 설정하고, 멀티 플레인 리드 동작 시 채널 초기화 구간을 상대적으로 길게 설정하여 리드 동작을 수행함으로써, 채널 초기화 구간에서 선택된 메모리 블록의 채널 내의 핫홀들을 효과적으로 제거하여 리드 디스터브 현상을 개선할 수 있으며, 리드 동작 속도가 증가하는 문제점을 개선할 수 있다.
도 8은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 8을 참조하면, 메모리 시스템(Memory System; 1000)은 메모리 장치(Memory Device; 1100), 및 메모리 컨트롤러(Memory Controller; 1200)를 포함한다. 메모리 시스템(1000)은 버퍼 메모리(미도시)를 더 포함하여 구성될 수 있다. 메모리 장치(1100)는 복수의 반도체 메모리(Semiconductor Memory; 1110)들을 포함한다. 복수의 반도체 메모리(1110)들은 복수의 메모리 그룹들(GR1 내지 GRi)로 분할될 수 있다. 복수의 반도체 메모리(1110)들 각각은 일예로 메모리 칩(Chip)으로 구성될 수 있다.
도 8에서, 복수의 메모리 그룹들(GR1 내지 GRi)은 각각 제 1 내지 제 i 채널들(CH1~CHi)을 통해 메모리 컨트롤러(1200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리(1110)는 앞서 설명한 도 2의 메모리 장치(1100)와 같이 데이터가 저장되는 메모리 셀 어레이(100), 메모리 셀 어레이(100)에 데이터를 저장하기 위한 프로그램 동작(program operation), 저장된 데이터를 출력하기 위한 리드 동작(read operation) 및 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 수행하도록 구성된 주변 회로들(200) 및 메모리 컨트롤러(1200)의 제어에 따라 주변 회로들(200)을 제어하는 제어 로직(300)을 포함할 수 있다.
메모리 컨트롤러(1200)는 호스트(Host; 2000)와 메모리 장치(1100) 사이에 연결된다. 메모리 컨트롤러(1200)는 호스트(2000)로부터의 요청에 응답하여 메모리 장치(1100)를 액세스하도록 구성된다. 예를 들어 메모리 컨트롤러(1200)는 호스트(2000)로부터 수신되는 요청에 응답하여 메모리 장치(1100)의 리드, 프로그램, 소거, 그리고 리드 리클레임(read reclaim) 동작과 같은 배경(background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(1200)는 메모리 장치(1100) 및 호스트(2000) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(1200)는 메모리 장치(1100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
메모리 컨트롤러(1200)는 리드 모드 판단부(1210) 및 채널 초기화 구간 설정부(1220)를 포함하여 구성될 수 있다. 리드 모드 판단부(1210)는 호스트(2000)로부터 수신되는 리드 커맨드에 기초하여 리드 동작 모드를 판단한다. 예를 들어 리드 모드 판단부(1210)는 호스트(2000)로부터 수신되는 리드 커맨드가 수신될 경우, 수신된 리드 커맨드에 기초하여 메모리 장치(1100)가 노멀 리드 방식으로 리드 동작을 수행할지 또는 인터리브 리드 방식 또는 캐시 리드 방식으로 리드 동작을 수행할지 판단한다. 예를 들어 인터리브 리드 방식은 메모리 장치(1100)에 포함된 복수의 메모리 그룹들(GR1 내지 GRi) 각각의 리드 동작이 중첩되는 리드 방식이다. 예를 들어 메모리 그룹(GR1)에 포함된 하나의 반도체 메모리(1110)의 리드 동작과 메모리 그룹(GRi)에 포함된 하나의 반도체 메모리(1110)의 리드 동작은 동시에 수행되거나 일부 구간이 중첩되도록 수행될 수 있다. 캐시 리드 방식은 선택된 반도체 메모리(1110)의 리드 동작 시 메모리 셀 어레이에 저장된 데이터를 리드하여 페이지 버퍼 그룹에 저장하는 제1 동작과 페이지 버퍼 그룹에 저장된 데이터를 메모리 컨트롤러(1200)로 전송하는 동작이 동시에 수행되거나 일부 구간이 중첩되도록 수행될 수 있다.
채널 초기화 구간 설정부(1220)는 리드 모드 판단부(1210)에서 판단된 리드 동작 모드에 기초하여 선택된 반도체 메모리(1110)의 채널 초기화 구간의 시간을 설정한다. 예를 들어, 선택된 반도체 메모리(1110)의 리드 동작이 인터리브 리드 방식 또는 캐시 리드 방식으로 판단될 경우, 채널 초기화 구간 설정부(1220)는 선택된 반도체 메모리(1110)의 채널 초기화 구간의 시간을 도 7의 (a)와 같이 제1 시간(A)로 설정한다. 반면, 선택된 반도체 메모리(1110)의 리드 동작이 노멀 리드 동작으로 판단될 경우, 채널 초기화 구간 설정부(1220)는 선택된 반도체 메모리(1110)의 채널 초기화 구간의 시간을 도 7의 (b)와 같이 제2 시간(B)로 설정한다.
메모리 장치(1100)의 리드 동작 중 인터리브 리드 방식 또는 캐시 리드 방식은 노멀 리드 동작 방식에 비해 전류 소모량이 클 수 있다. 이에 따라, 인터리브 리드 방식 또는 캐시 리드 방식의 리드 동작 시 도 7의 (a)와 같이 채널 초기화 구간을 상대적으로 길게 설정함으로써, 리드 디스터브 현상을 개선할 수 있다. 반면, 노멀 리드 동작 방식의 리드 동작 시 도 7의 (b)와 같이 채널 초기화 구간을 상대적으로 짧게 설정함으로써, 동작 속도를 개선할 수 있다.
설정된 채널 초기화 구간에 대한 정보는 리드 동작 시 메모리 장치(1100)의 선택된 반도체 메모리(1110)으로 전송될 수 있으며, 반도체 메모리(1110)는 채널 초기화 구간에 대한 정보에 기초하여 설정된 시간 동안 리드 동작의 채널 초기화 동작을 수행할 수 있다.
메모리 컨트롤러(1200) 및 메모리 장치(1100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 메모리 컨트롤러(1200) 및 메모리 장치(1100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(1200) 및 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
메모리 컨트롤러(1200) 및 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(2000)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 메모리 장치(1100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 메모리 장치(1100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 9는 도 2에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 9를 참조하면, 메모리 시스템(Memory System; 30000)은 이동 전화기(cellular phone), 스마트폰(smart phone), 태블릿(tablet) PC, PDA(personal digital assistant) 또는 무선 통신 장치로 구현될 수 있다. 메모리 시스템(30000)은 메모리 장치(1100)와 상기 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함할 수 있다. 메모리 컨트롤러(1200)는 프로세서(Processor; 3100)의 제어에 따라 메모리 장치(1100)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 소거(erase) 동작 또는 리드(read) 동작을 제어할 수 있다.
메모리 장치(1100)에 프로그램된 데이터는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(Display; 3200)를 통하여 출력될 수 있다.
무선 송수신기(RADIO TRANSCEIVER; 3300)는 안테나(ANT)를 통하여 무선 신호를 주고받을 수 있다. 예컨대, 무선 송수신기(3300)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(3100)에서 처리(process)될 수 있는 신호로 변경할 수 있다. 따라서, 프로세서(3100)는 무선 송수신기(3300)로부터 출력된 신호를 처리(process)하고 처리(process)된 신호를 메모리 컨트롤러(1200) 또는 디스플레이(3200)로 전송할 수 있다. 메모리 컨트롤러(1200)는 프로세서(3100)에 의하여 처리(process)된 신호를 메모리 장치(1100)에 프로그램할 수 있다. 또한, 무선 송수신기(3300)는 프로세서(3100)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(Input Device; 3400)는 프로세서(3100)의 동작을 제어하기 위한 제어 신호 또는 프로세서(3100)에 의하여 처리(process)될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다. 프로세서(3100)는 메모리 컨트롤러(1200)로부터 출력된 데이터, 무선 송수신기(3300)로부터 출력된 데이터, 또는 입력 장치(3400)로부터 출력된 데이터가 디스플레이(3200)를 통하여 출력될 수 있도록 디스플레이(3200)의 동작을 제어할 수 있다.
실시 예에 따라, 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(3100)의 일부로서 구현될 수 있고 또한 프로세서(3100)와 별도의 칩으로 구현될 수 있다.
도 10은 도 2에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 10을 참조하면, 메모리 시스템(Memory System; 40000)은 PC(personal computer), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
메모리 시스템(40000)은 메모리 장치(Memory Device; 1100)와 상기 메모리 장치(1100)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(memory Controller; 1200)를 포함할 수 있다.
프로세서(Processor; 4100)는 입력 장치(Input Device; 4200)를 통하여 입력된 데이터에 따라 메모리 장치(1100)에 저장된 데이터를 디스플레이(Display; 4300)를 통하여 출력할 수 있다. 예컨대, 입력 장치(4200)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
프로세서(4100)는 메모리 시스템(40000)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(1200)의 동작을 제어할 수 있다. 실시 예에 따라 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(4100)의 일부로서 구현되거나, 프로세서(4100)와 별도의 칩으로 구현될 수 있다.
도 11은 도 2에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 11을 참조하면, 메모리 시스템(50000)은 이미지 처리 장치, 예컨대 디지털 카메라, 디지털 카메라가 부착된 이동 전화기, 디지털 카메라가 부착된 스마트 폰, 또는 디지털 카메라가 부착된 태블릿 PC로 구현될 수 있다.
메모리 시스템(50000)은 메모리 장치(Memory Device; 1100)와 상기 메모리 장치(1100)의 데이터 처리 동작, 예컨대 프로그램 동작, 소거 동작 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함한다.
메모리 시스템(50000)의 이미지 센서(Image Sensor; 5200)는 광학 이미지를 디지털 신호들로 변환할 수 있고, 변환된 디지털 신호들은 프로세서(Processor; 5100) 또는 메모리 컨트롤러(1200)로 전송될 수 있다. 프로세서(5100)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(Display; 5300)를 통하여 출력되거나 메모리 컨트롤러(1200)를 통하여 메모리 장치(1100)에 저장될 수 있다. 또한, 메모리 장치(1100)에 저장된 데이터는 프로세서(5100) 또는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(5300)를 통하여 출력될 수 있다.
실시 예에 따라 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(5100)의 일부로서 구현되거나 프로세서(5100)와 별개의 칩으로 구현될 수 있다.
도 12는 도 2에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 12를 참조하면, 메모리 시스템(Memory System; 70000)은 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(70000)은 메모리 장치(Memory Device; 1100), 메모리 컨트롤러(Memory Controller; 1200) 및 카드 인터페이스(Card Interface; 7100)를 포함할 수 있다.
메모리 컨트롤러(1200)는 메모리 장치(1100)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
카드 인터페이스(7100)는 호스트(HOST; 60000)의 프로토콜에 따라 호스트(60000)와 메모리 컨트롤러(1200) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시 예에 따라 카드 인터페이스(7100)는 USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스는 호스트(60000)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
메모리 시스템(70000)이 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(60000)의 호스트 인터페이스(6200)와 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서(Microprocessor; 6100)의 제어에 따라 카드 인터페이스(7100)와 메모리 컨트롤러(1200)를 통하여 메모리 장치(1100)와 데이터 통신을 수행할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
이상과 같이 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시 예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
1000 : 메모리 시스템
1100 : 메모리 장치
100 : 메모리 셀 어레이
110 : 메모리 블록
210 : 전압 생성 회로
220 : 로우 디코더
230 : 페이지 버퍼 그룹
240 : 컬럼 디코더
250 : 입출력 회로
260 : 패스/페일 판단부
270 : 소스라인 드라이버
300 : 제어 로직
310 : 동작 모드 판단 회로
320 : 채널 초기화 구간 설정 회로

Claims (16)

  1. 복수의 플레인들을 포함하는 메모리 셀 어레이;
    상기 복수의 플레인들 각각에 포함된 복수의 메모리 블록들 중 선택된 메모리 블록에 대하여 채널 초기화 동작을 포함한 리드 동작을 수행하기 위한 주변 회로; 및
    상기 채널 초기화 동작을 포함한 상기 리드 동작을 수행하도록 상기 주변 회로를 제어하기 위한 제어 로직을 포함하며,
    상기 제어 로직은 상기 리드 동작의 동작 모드에 기초하여 상기 채널 초기화 동작의 활성화 시간을 설정하는 메모리 장치.
  2. 제 1 항에 있어서,
    상기 리드 모드는 싱글 플레인 리드 동작과 멀티 플레인 리드 동작으로 구분되는 메모리 장치.
  3. 제 2 항에 있어서,
    상기 리드 동작이 상기 멀티 플레인 리드 동작일 경우 상기 제어 로직은 상기 채널 초기화 동작의 상기 활성화 시간을 제1 시간으로 설정하고,
    상기 리드 동작이 상기 싱글 플레인 리드 동작일 경우 상기 제어 로직은 상기 채널 초기화 동작의 상기 활성화 시간을 상기 제1 시간보다 짧은 제2 시간으로 설정하는 메모리 장치.
  4. 제 3 항에 있어서,
    상기 리드 동작이 상기 멀티 플레인 리드 동작일 경우, 상기 리드 동작 시 상기 복수의 플레인들 중 선택되는 플레인의 개수가 증가할수록 상기 제1 시간을 증가시켜 설정하는 메모리 장치.
  5. 제 1 항에 있어서,
    상기 제어 로직은 외부로부터 수신되는 리드 커맨드에 기초하여 상기 리드 모드를 판단하는 리드 모드 판단 회로; 및
    상기 리드 모드 판단 회로의 판단 결과에 기초하여 상기 채널 초기화 동작의 상기 활성화 시간을 설정하는 채널 초기화 구간 설정 회로를 포함하는 메모리 장치.
  6. 제 1 항에 있어서,
    상기 채널 초기화 동작은 상기 선택된 메모리 블록의 워드라인들 및 셀렉트 라인들에 턴온 전압을 인가하여 상기 선택된 메모리 블록의 채널과 소스 라인을 전기적으로 연결시키는 동작인 메모리 장치.
  7. 제 6 항에 있어서,
    상기 채널 초기화 동작 이 후, 상기 선택된 메모리 블록의 상기 워드라인들에 리드 전압 및 패스 전압이 인가되는 메모리 장치.
  8. 제 7 항에 있어서,
    상기 주변 회로는 상기 턴온 전압, 상기 리드 전압, 및 상기 패스 전압을 생성하기 위한 전압 생성 회로; 및
    상기 턴온 전압, 상기 리드 전압, 및 상기 패스 전압을 상기 선택된 메모리 블록의 상기 셀렉트 라인들 및 상기 워드라인들에 선택적으로 인가하기 위한 로우 디코더를 포함하는 메모리 장치.
  9. 외부로부터 수신되는 리드 커맨드에 기초하여 리드 동작의 리드 모드를 판단하는 단계;
    상기 판단된 리드 모드에 기초하여 채널 초기화 동작의 활성화 시간을 설정하는 단계;
    상기 설정된 활성화 시간 동안 선택된 메모리 블록의 상기 채널 초기화 동작을 수행하는 단계; 및
    상기 채널 초기화 동작을 수행한 후 상기 선택된 메모리 블록에 리드 전압을 인가하는 단계를 포함하는 메모리 장치의 동작 방법.
  10. 제 9 항에 있어서,
    상기 리드 모드를 판단하는 단계는 상기 리드 커맨드가 싱글 플레인 리드 동작에 대응하는지 또는 멀티 플레인 리드 동작에 대응하는지를 판단하는 메모리 장치의 동작 방법.
  11. 제 10 항에 있어서,
    상기 채널 초고화 동작의 상기 활성화 시간을 설정하는 단계는 상기 리드 커맨드가 상기 멀티 플레인 리드 동작에 대응할 경우 상기 활성화 시간을 제1 시간으로 설정하고,
    상기 리드 커맨드가 상기 싱글 플레인 리드 동작에 대응할 경우 상기 활성화 시간을 상기 제1 시간보다 긴 제2 시간으로 설정하는 메모리 장치의 동작 방법.
  12. 제 11 항에 있어서,
    상기 리드 커맨드가 상기 멀티 플레인에 대응할 경우, 상기 리드 동작 시 선택되는 플레인의 개수가 증가할수록 상기 제1 시간을 증가시켜 설정하는 메모리 장치의 동작 방법.
  13. 제 9 항에 있어서,
    상기 채널 초기화 동작 시 상기 선택된 메모리 블록의 워드라인들 및 셀렉트 라인들에 턴온 전압을 인가하여 상기 선택된 메모리 블록의 채널과 소스 라인을 전기적으로 연결시키는 메모리 장치의 동작 방법.
  14. 복수의 반도체 메모리를 포함하는 메모리 장치; 및
    호스트로부터 수신되는 리드 커맨드에 기초하여 상기 메모리 장치의 리드 동작을 제어하는 메모리 컨트롤러를 포함하며,
    상기 메모리 컨트롤러는 상기 리드 커맨드에 기초하여 상기 리드 동작이 인터리브 리드 동작 또는 캐시 리드 동작 또는 노멀 리드 동작인지를 판단하고, 판단 결과에 따라 상기 리드 동작의 채널 초기화 동작의 활성화 시간을 설정하는 메모리 시스템.
  15. 제 14 항에 있어서,
    상기 메모리 컨트롤러는 상기 리드 동작이 상기 인터리브 리드 동작 또는 상기 캐시 리드 동작으로 판단될 경우 상기 채널 초고화 동작의 상기 활성화 시간을 제1 시간으로 설정하고,
    상기 리드 동작이 상기 노멀 리드 동작으로 판단될 경우 상기 채널 초고화 동작의 상기 활성화 시간을 상기 제1 시간보다 짧은 제2 시간으로 설정하는 메모리 시스템.
  16. 제 14 항에 있어서,
    상기 메모리 장치에 포함된 상기 복수의 반도체 메모리들 중 상기 리드 동작 시 선택된 반도체 메모리는 상기 채널 초기화 동작 시 선택된 메모리 블록의 워드라인들 및 셀렉트 라인들에 턴온 전압을 인가하여 상기 선택된 메모리 블록의 채널과 소스 라인을 전기적으로 연결시키는 메모리 시스템.

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