CN112309469A - 存储器装置及其操作方法 - Google Patents

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Abstract

提供了一种存储器装置及其操作方法。存储器装置包括：存储器单元阵列，其包括多个串；电压发生电路，其被配置为在多个串当中的被选串的读取操作的沟道初始化操作期间，在预定时间段期间向多个串施加导通电压；以及控制逻辑，其被配置为设置向多个串施加导通电压的预定时间段，并且控制电压发生电路以在预定时间段期间向多个串施加导通电压，其中，控制逻辑将与被选串相对应的预定时间段设置为第一时间段，并将与多个串当中的未选串相对应的预定时间段设置为短于第一时间段。

Description

存储器装置及其操作方法
技术领域
本公开的各种实施方式总体上涉及一种电子装置，并且更具体地，涉及一种存储器装置及其操作方法。
背景技术
近来，关于计算环境的范例已经变为能够几乎随时随地使用计算机系统的无所不存的计算。因此，诸如移动电话、数码相机和膝上型计算机之类的便携式电子装置的使用已经迅速增加。上述便携式电子装置通常可以利用采用存储器装置的存储器系统，即数据储存装置。数据储存装置可以用作便携式电子装置的主存储器装置或辅存储器装置。
采用存储器装置的数据储存装置不包括机械驱动器，因此可以具有优异的稳定性和耐久性，并且具有极高的信息访问速度和低功耗。具有上述特点的存储器系统的示例是包括通用串行总线(USB)存储器装置的数据储存装置、具有各种接口的存储卡、固态驱动器(SSD)等。
存储器装置通常被分类为易失性存储器装置和非易失性存储器装置。
非易失性存储器装置可以具有相对低的写入速度和读取速度，但是可以在没有供电的情况下保留所存储的数据。因此，当需要存储无论是否供电都应保留的数据时，可以使用非易失性存储器装置。非易失性存储器装置的示例包括只读存储器(ROM)、掩码ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存、相变随机存取存储器(PRAM)、磁RAM(MRAM)、电阻RAM(RRAM)和铁电RAM(FRAM)。闪存可以分类为NOR型存储器和NAND型存储器。
发明内容
本公开的各种实施方式提供了一种在读取操作期间展现出改善的电特性的存储器装置以及操作该存储器装置的方法。
根据实施方式，存储器装置可以包括：存储器单元阵列，其包括多个串；电压发生电路，其被配置为在多个串当中的被选串的读取操作的沟道初始化操作期间的预定时间段期间向多个串施加导通电压；以及控制逻辑，其被配置为设置向多个串施加导通电压的预定时间段，并且控制电压发生电路在预定时间段期间向多个串施加导通电压，其中，控制逻辑将与被选串相对应的预定时间段设置为第一时间段，并将与多个串当中的未选串相对应的预定时间段设置为短于第一时间段。
根据实施方式，存储器装置可以包括：存储器单元阵列，其包括多个串；电压发生电路，其被配置为在多个串当中的被选串的读取操作的沟道初始化操作期间的预定时间段期间向多个串施加导通电压；以及控制逻辑，其被配置为设置向多个串施加导通电压的预定时间段，并且控制电压发生电路以在预定时间段期间向多个串施加导通电压，其中，控制逻辑将多个串当中的与被选串共享源极选择线的第一未选串的预定时间段设置为第一时间段，并将多个串当中的其余第二未选串的预定时间段设置为比第一时间段短的第二时间段。
根据实施方式，存储器装置可以包括：存储器单元阵列，其包括多个串；电压发生电路，其被配置为在多个串当中的被选串的读取操作的沟道初始化操作期间的预定时间段期间向多个串施加导通电压；以及控制逻辑，其被配置为设置向多个串施加导通电压的预定时间段，并且控制电压发生电路以在预定时间段期间向多个串施加导通电压，其中，控制逻辑将预定时间段设置为使得在第一时间段期间向多个串当中的未选串的源极选择晶体管施加导通电压，并且在比第一时间段长的时间段期间向未选串的漏极选择晶体管施加导通电压。
根据实施方式，一种操作存储器装置的方法可以包括：提供包括多个串的存储器单元阵列；将在沟道初始化操作期间向多个串施加导通电压的时间段设置为使得用于被选串的时间段和用于未选串的时间段彼此不同；以及在沟道初始化操作期间，向被选串和未选串施加导通电压。
附图说明
图1是例示根据本公开的实施方式的存储器装置的框图；
图2是例示三维结构的存储块的图；
图3是例示图2所示的存储块中的一个的详细电路图；
图4是例示图3所示的串的电路图；
图5是例示图1中所示的控制逻辑的示例的图；
图6是例示根据本公开的第一实施方式的操作存储器装置的方法的流程图；
图7是例示根据本公开的第一实施方式的操作存储器装置的方法的操作电压的波形图；
图8和图9是例示根据本公开的实施方式的操作存储器装置的方法的串的截面图；
图10是例示根据本公开的第二实施方式的操作存储器装置的方法的流程图；
图11是例示根据本公开的第二实施方式的操作存储器装置的方法的操作电压的波形图；
图12是例示根据本公开的第三实施方式的操作存储器装置的方法的流程图；
图13是例示根据本公开的第三实施方式的操作存储器装置的方法的操作电压的波形图；
图14是例示根据本公开的第四实施方式的操作存储器装置的方法的流程图；
图15是例示根据本公开的第四实施方式的操作存储器装置的方法的操作电压的波形图；
图16是例示包括图1所示的存储器装置的存储器系统的图；以及
图17至图20是例示包括图1所示的存储器装置的存储器系统的其它实施方式的图。
具体实施方式
在下文中，提供了根据本说明书中公开的构思的特定实施方式。然而，应注意，所公开的构思可以通过各种其它实施方式或其变型来实施，且所公开的构思不限于本说明书中描述的特定实施方式。
此外，根据所公开的构思，各种修改和变型可以应用于所描述的实施方式。还应注意，所描述的实施方式可以例示为简化图。然而，根据本公开的构思的实施方式不被解释为限于特定公开，并且可以包括不脱离本公开的精神和技术范围的所有变型、等同物或替代。
尽管可以使用诸如“第一”和“第二”之类的术语来描述各种组件，但是这样的组件不应被理解为受以上术语的限制。以上术语用于将一个组件与另一组件区分开，例如，在不脱离根据本公开的构思的范围的情况下，第一组件可以称为第二组件，并且类似地，第二组件可以称为第一组件。
将理解的是，当元件被称为“连接”或“联接”到另一元件时，其可以直接连接或联接至另一元件，或者也可以存在中间元件。相反，当元件被称为“直接连接”或“直接联接”至另一元件时，则不存在中间元件。此外，可以类似地解释描述组件之间关系的其它表述，诸如“～之间”、“直接～之间”或者“与～相邻”和“与～直接相邻”。
本申请中使用的术语仅用于描述特定实施方式，并非旨在限制本公开。除非上下文另外清楚地指出，否则本公开中的单数形式也旨在包括复数形式。在本说明书中，应理解，术语“包括”或“具有”表示存在说明书中所描述的特征、数量、步骤、操作、组件、部件或其组合，但是并不排除事先存在或添加一个或更多个其它特征、数量、步骤、操作、组件、部件或其组合的可能性。
只要没有不同的定义，本文所使用的所有术语(包括技术术语或科学术语)具有本公开所属领域的技术人员通常理解的含义。在通用字典中定义的术语应被解释为具有与在相关技术的上下文中所解释的含义相同的含义，并且除非在本说明书中另外清楚地定义，否则不应被解释为具有理想的或过于形式的含义。
在一些实施方式中，将不详细描述公知的工艺、装置结构和技术，以避免用公知的细节模糊本公开。这旨在通过省略不必要的描述来更清楚地揭露本公开的要旨。
在下文中，将参照附图详细描述本公开的实施方式，以使本领域技术人员能够容易地实现本公开的技术精神。
图1是例示根据本公开的实施方式的存储器装置100的框图。
参照图1，存储器装置100可以包括存储器单元阵列110、地址解码器120、读写电路130、控制逻辑140和电压发生电路150。地址解码器120、读写电路130、电压发生电路150可以被定义为外围电路160，该外围电路160被配置为对存储器单元阵列110执行诸如读取操作或写入操作之类的操作。
存储器单元阵列110可以包括多个存储块BLK1至BLKz。多个存储块BLK1至BLKz可以通过字线WL联接至地址解码器120。多个存储块BLK1至BLKz可以通过位线BL1至BLm联接至读写电路130。多个存储块BLK1至BLKz中的每个可以包括多个存储器单元。在实施方式中，多个存储器单元可以是非易失性存储器单元。多个存储器单元当中的联接至相同字线的存储器单元可以定义为一页。换句话说，存储器单元阵列110可以包括多个页。
存储器单元阵列110的多个存储块BLK1至BLKz中的每个可以包括多个串。多个串中的每个可以包括串联联接在位线和源极线之间的漏极选择晶体管、多个存储器单元和源极选择晶体管。另外，多个串中的每个可以包括在源极选择晶体管和存储器单元之间的传输晶体管以及在漏极选择晶体管和存储器单元之间的传输晶体管，并且还可以包括在存储器单元之间的管道栅晶体管。下面将详细描述存储器单元阵列110。
地址解码器120可以通过字线WL联接至存储器单元阵列110。地址解码器120可以被配置为响应于在控制逻辑140中产生的地址解码器控制信号AD_signals而操作。地址解码器120可以通过存储器装置100中的输入/输出缓冲器(未示出)接收地址ADDR。
在读取操作期间，地址解码器120可以对接收到的地址ADDR当中的行地址进行解码，并且根据经解码的行地址向存储器单元阵列110的多个存储器单元、漏极选择晶体管、源极选择晶体管和传输晶体管，施加在电压发生电路150中产生的、包括读取电压Vread、通过电压Vpass、多个漏极选择线电压VDSL0、VDSL1、VDSL2和VDSL3和多个源极选择线电压VSSL0和VSSL1的多个操作电压。
地址解码器120可以被配置为在读取操作期间对接收到的地址ADDR当中的列地址进行解码。地址解码器120可以向读写电路130传送经解码的列地址Yi。
在读取操作期间接收到的地址ADDR可以包括块地址、行地址和列地址。地址解码器120可以根据块地址和行地址选择一个存储块和一条字线。列地址可以由地址解码器120解码，并提供给读写电路130。
地址解码器120可以包括块解码器、行解码器、列解码器、地址缓冲器等。
读写电路130可以包括多个页缓冲器PB1至PBm。多个页缓冲器PB1至PBm可以通过位线BL1至BLm联接至存储器单元阵列110。多个页缓冲器PB1至PBm中的每个可以通过在读取操作的预充电操作期间将位线BL1至BLm预充电至设定电平并且通过在读取电压施加操作期间感测位线BL1至BLm的电位电平或电流量来执行读取操作。
读写电路130可以响应于从控制逻辑140接收到的页缓冲器控制信号PB_signals而操作。
根据实施方式，读写电路130可以包括页缓冲器(或页寄存器)和列选择电路。
控制逻辑140可以联接至地址解码器120、读写电路130以及电压发生电路150。控制逻辑140可以通过存储器装置100的输入/输出缓冲器(未示出)接收命令CMD。控制逻辑140可以被配置为响应于命令CMD而控制存储器装置100的整体操作。例如，控制逻辑140可以接收与读取操作相对应的命令CMD，并且响应于接收到的命令CMD而产生并输出控制地址解码器120的地址解码器控制信号AD_signals、控制读写电路130的页缓冲器控制信号PB_signals、以及控制电压发生电路150的电压发生电路控制信号VG_signals 1和VG_signals2。
根据本公开的实施方式的控制逻辑140可以将在读取操作的沟道初始化操作期间向被选串的源极选择晶体管和漏极选择晶体管施加导通电压的时间段调整为比向未选串的源极选择晶体管和漏极选择晶体管施加导通电压的时间段更长。因此，可以向被选串的漏极选择晶体管和源极选择晶体管施加导通电压达足够的时间以有效地去除残留在沟道中的热载流子，并且可以向未选串的漏极选择晶体管和源极选择晶体管短时间地施加导通电压以防止或减缓在跟随沟道初始化操作之后的读取电压施加操作期间的升压现象的恶化，因此，可以防止或减轻读取干扰现象。
另外，控制逻辑140可以将向与被选串共享源极线的未选串的漏极选择晶体管施加导通电压的时间段调整为比向其余未选串的漏极选择晶体管和源极选择晶体管施加导通电压的时间段长。在被选串中产生相对少的热载流子。因此，向与被选串共享源极线的未选串施加导通电压的时间段可以调整为比向其余未选串施加导通电压的时间短长，以进一步减缓读取干扰现象。
此外，控制逻辑140可以将向未选串的漏极选择线施加导通电压的时间段调整为比向未选串的源极选择线施加导通电压的时间段长。因此，当源极选择晶体管的尺寸和漏极选择晶体管的尺寸不同时，向源极选择晶体管施加导通电压的时间段和向漏极选择晶体管施加导通电压的时间段可以被调整为彼此不同。
电压发生电路150可以在读取操作期间响应于从控制逻辑140输出的电压发生电路控制信号VG_signals 1和VG_signals 2，产生并向地址解码器120输出读取电压Vread、通过电压Vpass、多个漏极选择线电压VDSL0、VDSL1、VDSL2和VDSL3以及多个源极选择线电压VSSL0和VSSL1。多个漏极选择线电压VDSL0、VDSL1、VDSL2和VDSL3以及多个源极选择线电压VSSL0和VSSL1可以是在沟道初始化操作期间施加的导通电压。
图2是例示三维结构的存储块的图。
参照图2，三维结构的存储块BLK1至BLKz可以被布置为在位线BL1至BLm延伸的方向Y上彼此间隔开。例如，第一存储块BLK1至第z存储块BLKz可以被布置为在第二方向Y上彼此间隔开，并且可以包括在第三方向Z上层叠的多个存储器单元。将参照图3和图4详细描述第一存储块BLK1至第z存储块BLKz中的一个的配置。
图3是例示图2所示的存储块中的一个的详细电路图。
图4是例示图3所示的串的电路图。
参照图3和图4，多个串ST中的每个可以联接在位线BL1至BLm与源极线SL之间。以下，将描述联接在第一位线BL1与源极线SL之间的串ST作为示例。
串ST可以包括串联联接在源极线SL和第一位线BL1之间的源极选择晶体管SST、存储器单元F1至Fn、以及漏极选择晶体管DST，其中n是正整数。包括在联接至不同位线BL1至BLm的不同串ST中的源极选择晶体管SST的栅极可以联接至第一源极选择线SSL0和第二源极选择线SSL1。例如，源极选择晶体管SST当中在第二方向Y上彼此相邻的源极选择晶体管可以联接至同一源极选择线。例如，当源极选择晶体管SST在第二方向Y上顺序地布置时，从第一源极选择晶体管SST开始在第一方向X上布置并且包括在不同串ST的源极选择晶体管SST的栅极和从第二源极选择晶体管SST开始在第一方向X上布置并且包括在不同串ST中的源极选择晶体管SST的栅极可以联接至第一源极选择线SSL0。另外，从第三源极选择晶体管SST开始在第一方向X上布置并且包括在不同串ST中的源极选择晶体管SST的栅极和从第四源极选择晶体管SST开始在第一方向X上布置并且包括在不同串ST中的源极选择晶体管SST的栅极可以联接至第二源极选择线SSL1。
存储器单元F1到Fn的栅极可以联接至字线WL1到WLn，漏极选择晶体管DST的栅极可以联接至第一漏极选择线DSL0、第二漏极选择线DSL1、第三漏极选择线DSL2和第四漏极选择线DSL3中的一个。
在漏极选择晶体管DST当中的在第一方向X上布置的晶体管的栅极可以共同联接至同一漏极选择线(例如，DSL0)，但是在漏极选择晶体管DST当中的在第二方向Y上布置的晶体管的栅极可以联接至不同的漏极选择线DSL1、DSL2和DSL3。例如，当漏极选择晶体管DST在第二方向Y上顺序布置时，从第一漏极选择晶体管DST开始在第一方向X上布置并且包括在不同串ST中的漏极选择晶体管DST的栅极可以联接至第一漏极选择线DSL0。从联接至第一漏极选择线DSL0的漏极选择晶体管DST开始在第二方向Y上布置的漏极选择晶体管DST可以顺序地联接至第二漏极选择线DSL1、第三漏极选择线DSL2、和第四漏极选择线DSL3。因此，在被选存储块中，可以选择联接至被选漏极选择线联接的串ST，并且可以不选择联接至其余未选漏极选择线的串ST。
联接至同一字线的存储器单元可以构成页PG。页可以是指物理页。例如，在联接至第一位线BL1至第m位线BLm的串ST当中在第一方向X上联接至同一字线的一组存储器单元可以被称为页PG。例如，在联接至第一字线WL1的第一存储器单元F1中在第一方向X上布置的存储器单元可以构成一个页PG。在共同联接至第一字线WL1的第一存储器单元F1当中在第二方向Y上布置的存储器单元可以定义不同的页。因此，当第一漏极选择线DSL0是被选漏极选择线并且第一字线WL1是被选字线时，联接至第一字线WL1的多个页PG当中联接至第一漏极选择线DSL0的页可以是被选页。共同地联接至第一字线WL1但是联接至未选的第二漏极选择线DSL1、第三漏极选择线DSL2、第四漏极选择线DSL3的页可以是未选页。
在图3和图4中，例示了在一个串ST中包括一个源极选择晶体管SST和一个漏极选择晶体管DST。然而，取决于存储器装置，在一个串ST中可以包括多个源极选择晶体管SST和多个漏极选择晶体管DST。另外，取决于存储器装置，可以在源极选择晶体管SST、存储器单元F1至Fn、和漏极选择晶体管DST之间进一步包括虚设单元。虚设单元不像正常存储器单元F1到Fn那样存储用户数据，但是可以用于改善每个串ST的电特性。然而，在本实施方式中，虚设单元不是重要的配置，因此将省略其详细描述。
图5是例示图1中所示的控制逻辑140的图。
参照图5，控制逻辑140可以包括只读存储器(ROM)141、电压发生控制电路142、地址解码器控制电路143和页缓冲器控制电路144。
ROM 141可以存储算法以执行存储器装置的一般操作，并响应于从外部装置(例如，联接至存储器装置的主机)输入的命令CMD，产生多个内部控制信号int_CS1、int_CS2、int_CS3和int_CS4。
电压发生控制电路142可以包括选择线电压控制电路142A和字线电压控制电路142B。选择线电压控制电路142A可以响应于内部控制信号int_CS1而产生第一电压发生电路控制信号VG_signals 1以控制图1所示的电压发生电路150来产生在存储器装置的读取操作期间施加到被选存储块的选择线电压VDSL0、VDSL1、VDSL2、VDSL3、VSSL0和VSSL1。字线电压控制电路142B可以响应于内部控制信号int_CS2而产生第二电压发生电路控制信号VG_signals2以控制图1所示的电压发生电路150来产生在存储器装置的读取操作期间施加到被选存储块的读取电压Vread和通过电压Vpass。
地址解码器控制电路143可以响应于内部控制信号int_CS3而输出地址解码器控制信号AD_signals以在存储器装置的一般操作期间控制图1所示的地址解码器120。
页缓冲器控制电路144可以响应于内部控制信号int_CS4而输出页缓冲器控制信号PB_signals以在存储器装置的一般操作期间控制图1所示的读写电路130。
图6是例示根据本公开的第一实施方式的操作存储器装置的方法的流程图。
图7是例示根据本公开的第一实施方式的操作存储器装置的方法的操作电压的波形图。
下面参照图1至7描述根据第一实施方式的操作存储器装置的方法。
存储器装置100可以从外部装置接收与读取操作相对应的命令CMD和与执行读取操作的存储器单元相对应的地址ADDR(S610)。
存储器装置100可以响应于接收到的命令CMD和地址ADDR，选择存储器单元阵列110中所包括的多个存储块BLK1至BLKz中的一个以及页和串，来执行被选存储块(例如，BLK1)的读取操作。
将描述与第一漏极选择线DSL0相对应的串ST是被选串而与其余的第二漏极选择线DSL1、第三漏极选择线DSL2和第四漏极选择线DSL3相对应的串ST是未选串的情况作为示例。
控制逻辑140可以在读取操作的沟道初始化操作t1期间设置向被选串的漏极选择晶体管DST和源极选择晶体管SST施加导通电压Vturn_on的时间段A和向未选串的漏极选择晶体管DST和源极选择晶体管SST施加导通电压Vturn_on的时间段B，并且控制逻辑140可以将时间段A设置为比时间段B长(S620)。导通电压Vturn_on可以大于使漏极选择晶体管DST和源极选择晶体管SST导通的电压，即，漏极选择晶体管DST和源极选择晶体管SST的阈值电压。
存储器装置100可以执行读取操作的沟道初始化操作t1(S630)。
例如，电压发生电路150可以根据从控制逻辑140输出的第一电压发生电路控制信号VG_signals 1的控制来产生导通电压Vturn_on，并输出导通电压Vturn_on作为多个漏极选择线电压VDSL0、VDSL1、VDSL2和VDSL3和多个源极选择线电压VSSL0和VSSL1。电压发生电路150可以根据第二电压发生电路控制信号VG_signals 2的控制，产生施加到字线WL1至WLn的操作电压作为导通电压Vturn_on，并输出导通电压Vturn_on。
地址解码器120可以响应于地址解码器控制信号AD_signals向被选存储块的漏极选择晶体管DST和源极选择晶体管SST施加包括多个漏极选择线电压VDSL0、VDSL1、VDSL2和VDSL3以及多个源极选择线电压VSSL0和VSSL1的多个操作电压。
例如，可以向与被选串相对应的第一漏极选择线DSL0和第一源极选择线SSL0施加导通电压Vturn_on达时间段A，并且可以向与未选串相对应的第二漏极选择线DSL1、第三漏极选择线DSL2和第四漏极选择线DSL3以及第二源极选择线SSL1施加导通电压Vturn_on达时间段B。换句话说，向被选串的漏极选择晶体管DST和源极选择晶体管SST施加导通电压Vturn_on的时间段可以比向未选串的漏极选择晶体管DST和源极选择晶体管SST施加导通电压Vturn_on的时间段长。
存储器装置100可以执行读取操作的读取电压施加操作t2(S640)。
例如，电压发生电路150和地址解码器120可以对施加到字线WL、第一漏极选择线DSL0、第二漏极选择线DSL1、第三漏极选择线DSL2和第四漏极选择线DSL3、以及第一源极选择线SSL0和第二源极选择线SSL1的操作电压进行放电，并且读写电路130的相应的多个页缓冲器PB1至PBm可以将相应位线BL1至BLm预充电至设定电平。
随后，电压发生电路150可以响应于第二电压发生电路控制信号VG_signals 2而产生要向被选存储块的字线WLl至WLn施加的读取电压Vread和通过电压Vpass。
地址解码器120可以响应于地址解码器控制信号AD_signals和地址ADDR，向未选字线未选WL施加通过电压Vpass，并且向被选字线被选WL施加读取电压Vread。可以向与被选串ST相对应的漏极选择晶体管DST和源极选择晶体管SST施加导通电压Vturn_on。
读写电路130可以响应于页缓冲器控制信号PB_signals通过感测位线BL1到BLm的电位电平或电流电平来执行读取操作。
图8和图9是例示根据本公开的实施方式的操作存储器装置的方法的串的截面图。
图8例示了在擦除操作期间未选存储块中所包括的多个串中的一个。参照图1、图2和图3所描述的多个存储块BLK1至BLKz可以共享源极线SL。因此，在多个存储块BLK1至BLKz当中的被选存储块的擦除操作期间，通过施加到源极线SL的擦除电压Verase，可能会在未选存储块中所包括的串的沟道中引入热空穴
Figure BDA0002404175020000111
图9例示了在读取操作的沟道初始化操作期间被选存储块中所包括的多个串中的一个。在沟道初始化操作期间，可以向被选存储块中所包括的串ST的漏极选择晶体管DST、多个存储器单元F1至Fn、和源极选择晶体管SST施加导通电压Vturn_on。因此，被选存储块的漏极选择晶体管DST、多个存储器单元F1至Fn、和源极选择晶体管SST可以导通，并且被选存储块中所包括的串ST的沟道Channel可以电联接到具有接地电压Vss的电平的源极线SL，以从沟道中去除热空穴
Figure BDA0002404175020000112
根据本公开的第一实施方式，在沟道初始化操作期间，向被选串的源极选择晶体管和漏极选择晶体管施加导通电压的时间段可以调整为比向未选串的源极选择晶体管和漏极选择晶体管施加导通电压的时间段长。因此，可以向被选串的漏极选择晶体管和源极选择晶体管施加导通电压足够长的时间，以有效地去除留在沟道中的热空穴
Figure BDA0002404175020000113
并且可以向未选串的漏极选择晶体管和源极选择晶体管短时间地施加导通电压，以防止在跟随沟道初始化操作之后的读取电压施加操作期间的升压现象的恶化，因此，可以改善读取干扰现象。
图10是例示根据本公开的第二实施方式的操作存储器装置的方法的流程图。
图11是例示根据本公开的第二实施方式的操作存储器装置的方法的操作电压的波形图。
以下参照图1至图5、图10和图11描述根据本公开的第二实施方式的操作存储器装置的方法。
存储器装置100可以从外部装置接收与读取操作相对应的命令CMD和与要执行读取操作的存储器单元相对应的地址ADDR(S1010)。
存储器装置100可以响应于接收到的命令CMD和地址ADDR，选择存储器单元阵列110中所包括的多个存储块BLK1至BLKz中的一个以及页和串，来执行被选择存储块(例如，BLK1)的读取操作。
将描述与第一漏极选择线DSL0相对应的串ST为被选串，而与其余的第二漏极选择线DSL1、第三漏极选择线DSL2和第四漏极选择线DSL3相对应的串ST为未选串的情况作为示例。
控制逻辑140可以在读取操作的沟道初始化操作t1期间，设置向被选串的漏极选择晶体管DST和源极选择晶体管SST施加导通电压Vturn_on的时间段A、向与被选串共享源极选择线SSL0的未选串的漏极选择晶体管DST施加导通电压Vturn_on的时间段C、以及向其余未选串的漏极选择晶体管DST和源极选择晶体管SST施加导通电压Vturn_on的时间段B(S1020)。时间段C可以设置为短于时间段A，并且时间段B可以设置为短于时间段C。导通电压Vturn_on可以大于使漏极选择晶体管DST和源极选择晶体管SST导通的电压，即，漏极选择晶体管DST和源极选择晶体管SST的阈值电压。
存储器装置100可以执行读取操作的沟道初始化操作t1(S1030)。
例如，电压发生电路150可以根据从控制逻辑140输出的第一电压发生电路控制信号VG_signals 1的控制来产生导通电压Vturn_on，并输出导通电压Vturn_on作为多个漏极选择线电压VDSL0、VDSL1、VDSL2和VDSL3和多个源极选择线电压VSSL0和VSSL1。电压发生电路150可以根据第二电压发生电路控制信号VG_signals 2的控制来产生向字线WL1至WLn施加的操作电压作为导通电压Vturn_on，并输出导通电压Vturn_on。
地址解码器120可以响应于地址解码器控制信号AD_signals，向被选存储块的漏极选择晶体管DST和源极选择晶体管SST施加包括多个漏极选择线电压VDSL0、VDSL1、VDSL2和VDSL3以及多个源极选择线电压VSSL0和VSSL1的多个操作电压。
例如，可以向与被选串相对应的第一漏极选择线DSL0和第一源极选择线SSL0施加导通电压Vturn_on达时间段A，可以向与未选串当中与被选串共享源极选择线SSL0的串的漏极选择线DSL1施加导通电压Vturn_on达时间段C，并且可以向其余未选串的漏极选择线DSL2和DSL3以及源极选择线SSL1施加导通电压Vturn_on达时间段B。
存储器装置100可以执行读取操作的读取电压施加操作t2(S1040)。
例如，电压发生电路150和地址解码器120可以对施加到字线WL、第一漏极选择线DSL0、第二漏极选择线DSL1、第三漏极选择线DSL2和第四漏极选择线DSL3以及第一源极选择线SSL0和第二源极选择线SSL1的操作电压进行放电，并且读写电路130的相应的多个页缓冲器PB1至PBm可以将相应位线BL1至BLm预充电到设定电平。
随后，电压发生电路150可以响应于第二电压发生电路控制信号VG_signals 2而产生要向被选存储块的字线WL1至WLn施加的读取电压Vread和通过电压Vpass。
地址解码器120可以响应于地址解码器控制信号AD_signals和地址ADDR，向未选字线未选WL施加通过电压Vpass，并向被选字线被选WL施加读取电压Vread。导通电压Vturn_on可以施加到与被选串ST相对应的漏极选择晶体管DST和源极选择晶体管SST。
读写电路130可以响应于页缓冲器控制信号PB_signals通过感测位线BL1至BLm的电位电平或电流电平来执行读取操作。
根据如上所述的本公开的第二实施方式，在沟道初始化操作期间，可以向被选存储块中所包括的串ST的漏极选择晶体管DST、多个存储器单元Fl至Fn、以及源极选择晶体管SST施加导通电压Vturn_on。因此，被选存储块的漏极选择晶体管DST、多个存储器单元F1至Fn和源极选择晶体管SST可以导通，并且被选存储块中所包括的串ST的沟道Channel可以电联接至具有接地电压Vss的电平的源极线SL，以从沟道中去除热空穴。另外，向未选串当中的与被选串共享源极线的串的漏极选择晶体管施加导通电压的时间段可以调整为比向其余未选串的源极选择晶体管和漏极选择晶体管施加导通电压的时间段长，使得可以进一步改善读取干扰现象。
图12是例示根据本公开的第三实施方式的操作存储器装置的方法的流程图。
图13是例示根据本公开的第三实施方式的操作存储器装置的方法的操作电压的波形图。
下面参照图1至图5、图12和图13描述根据本公开的第三实施方式的操作存储器装置的方法。
存储器装置100可以从外部装置接收与读取操作相对应的命令CMD和与要执行读取操作的存储器单元相对应的地址ADDR(S1210)。
存储器装置100可以响应于接收到的命令CMD和地址ADDR，选择存储器单元阵列110中包括的多个存储块BLK1至BLKz中的一个、以及页和串，来执行对被选存储块(例如，BLK1)的读取操作。
将描述与第一漏极选择线DSL0相对应的串ST为被选串，而与其余的第二漏极选择线DSL1、第三漏极选择线DSL2和第四漏极选择线DSL3相对应的串ST为未选串的情况作为示例。
控制逻辑140可以在读取操作的沟道初始化操作t1期间，设置向被选串的漏极选择晶体管DST和源极选择晶体管SST施加导通电压Vturn_on的时间段A、向未选串的漏极选择晶体管施加导通电压Vturn_on的时间段C、以及向未选串的源极选择晶体管施加导通电压Vturn_on的时间段B(S1220)。时间段C可以设置为短于时间段A，并且时间段B可以设置为短于时间段C。导通电压Vturn_on可以大于使漏极选择晶体管DST和源极选择晶体管SST导通的电压，即，漏极选择晶体管DST和源极选择晶体管SST的阈值电压。
存储器装置100可以执行读取操作的沟道初始化操作t1(S1230)。
例如，电压发生电路150可以根据从控制逻辑140输出的第一电压发生电路控制信号VG_signals 1的控制来产生导通电压Vturn_on，并输出导通电压Vturn_on作为多个漏极选择线电压VDSL0、VDSL1、VDSL2和VDSL3和多个源极选择线电压VSSL0和VSSL1。电压发生电路150可以根据第二电压发生电路控制信号VG_signals 2的控制来产生向字线WL1至WLn施加的操作电压作为导通电压Vturn_on，并输出导通电压Vturn_on。
地址解码器120可以响应于地址解码器控制信号AD_signals，向被选存储块的漏极选择晶体管DST和源极选择晶体管SST施加包括多个漏极选择线电压VDSL0、VDSL1、VDSL2和VDSL3以及多个源极选择线电压VSSL0和VSSL1的多个操作电压。
例如，可以向与被选串相对应的第一漏极选择线DSL0和第一源极选择线SSL0施加导通电压Vturn_on达时间段A，可以向未选串的漏极选择线DSL1、DSL2和DSL3施加导通电压Vturn_on达时间段C，以及可以向未选串的源极选择线SSL1施加导通电压Vturn_on达时间段B。
存储器装置100可以执行读取操作的读取电压施加操作t2(S1240)。
例如，电压发生电路150和地址解码器120可以对施加到字线WL、第一漏极选择线DSL0、第二漏极选择线DSL1、第三漏极选择线DSL2和第四漏极选择线DSL3以及第一源极选择线SSL0和第二源极选择线SSL1的操作电压进行放电，并且读写电路130的相应的多个页缓冲器PB1至PBm可以将相应位线BL1至BLm预充电到设定电平。
随后，电压发生电路150可以响应于第二电压发生电路控制信号VG_signals 2而产生要向被选存储块的字线WL1至WLn施加的读取电压Vread和通过电压Vpass。
地址解码器120可以响应于地址解码器控制信号AD_signals和地址ADDR，向未选字线未选WL施加通过电压Vpass，并向被选字线被选WL施加读取电压Vread。导通电压Vturn_on可以施加到与被选串ST相对应的漏极选择晶体管DST和源极选择晶体管SST。
读写电路130可以响应于页缓冲器控制信号PB_signals通过感测位线BL1至BLm的电位电平或电流电平来执行读取操作。
根据如上所述的本公开的第三实施方式，在沟道初始化操作期间，可以向被选存储块中所包括的串ST的漏极选择晶体管DST、多个存储器单元Fl至Fn、以及源极选择晶体管SST施加导通电压Vturn_on。因此，被选存储块的漏极选择晶体管DST、多个存储器单元F1至Fn和源极选择晶体管SST可以导通，并且被选存储块中所包括的串ST的沟道Channel可以电联接至具有接地电压Vss的电平的源极线SL，以从沟道中去除热空穴。另外，向未选串的漏极选择选择线DSL1、DSL2和DSL3施加导通电压的时间段C可以设置为比向未选串的源极选择线SSL1施加导通电压的时间段B长。因此，当源极选择晶体管SST的尺寸和漏极选择晶体管DST的尺寸不同时，向源极选择晶体管SST施加导通电压Vturn_on的时间段和向漏极选择晶体管DST施加导通电压Vturn_on的时间段可以调整为彼此不同。
如上所述的第一实施方式、第二实施方式和第三实施方式可以组合执行。例如，在读取操作期间，第一实施方式和第二实施方式可以组合，或者第一实施方式和第三实施方式可以组合以执行沟道初始化操作，第二实施方式和第三实施方式可以组合并执行，并且第一实施方式、第二实施方式、和第三实施方式可以组合并执行。
图14是例示根据本公开的第四实施方式的操作存储器装置的方法的流程图。
图15是例示根据本公开的第四实施方式的操作存储器装置的方法的操作电压的波形图。
以下参照图1至图5、图14和图15描述根据本公开的第四实施方式的操作存储器装置的方法。
存储器装置100可以从外部装置接收与读取操作相对应的命令CMD和与要执行读取操作的存储器单元相对应的地址ADDR(S1410)。
存储器装置100可以响应于接收到的命令CMD和地址ADDR，选择存储器单元阵列110中包括的多个存储块BLK1至BLKz中的一个、以及页和串，来执行对被选存储块(例如，BLK1)的读取操作。
将描述与第一漏极选择线DSL0相对应的串ST为被选串，而与其余的第二漏极选择线DSL1、第三漏极选择线DSL2和第四漏极选择线DSL3相对应的串ST为未选串的情况作为示例。
控制逻辑140可以在读取操作的沟道初始化操作t1期间，设置向被选串的漏极选择晶体管DST和源极选择晶体管SST施加导通电压Vturn_on的时间段A、向与被选串共享源极选择线SSL0的未选串的漏极选择晶体管DST施加导通电压Vturn_on的时间段B、向其余未选串的源极选择晶体管DST施加导通电压Vturn_on的时间段C以及向其余未选串的源极选择晶体管SST施加导通电压Vturn_on的时间段D(S1420)。时间段B可以设置为短于时间段A，时间段C可以设置为短于时间段B，并且时间段D可以设置为短于时间段C。导通电压Vturn_on可以大于使漏极选择晶体管DST和源极选择晶体管SST导通的电压，即，漏极选择晶体管DST和源极选择晶体管SST的阈值电压。
存储器装置100可以执行读取操作的沟道初始化操作t1(S1430)。
例如，电压发生电路150可以根据从控制逻辑140输出的第一电压发生电路控制信号VG_signals 1的控制来产生导通电压Vturn_on，并输出导通电压Vturn_on作为多个漏极选择线电压VDSL0、VDSL1、VDSL2和VDSL3和多个源极选择线电压VSSL0和VSSL1。电压发生电路150可以根据第二电压发生电路控制信号VG_signals 2的控制来产生向字线WL1至WLn施加的操作电压作为导通电压Vturn_on，并输出导通电压Vturn_on。
地址解码器120可以响应于地址解码器控制信号AD_signals，向被选存储块的漏极选择晶体管DST和源极选择晶体管SST施加包括多个漏极选择线电压VDSL0、VDSL1、VDSL2和VDSL3以及多个源极选择线电压VSSL0和VSSL1的多个操作电压。
例如，可以向与被选串相对应的第一漏极选择线DSL0和第一源极选择线SSL0施加导通电压Vturn_on达时间段A，可以向未选串当中的与被选串共享源级选择线SSL0的串的漏极选择线DSL1施加导通电压Vturn_on达时间段B，可以向其余未选串的漏极选择线DSL2和DSL3施加导通电压Vturn_on达时间段C，以及可以向其余未选串的源极选择线SSL1施加导通电压Vturn_on达时间段D。
存储器装置100可以在读取操作期间执行读取电压施加操作t2(S1440)。
例如，电压发生电路150和地址解码器120可以对施加到字线WL、第一漏极选择线DSL0、第二漏极选择线DSL1、第三漏极选择线DSL2和第四漏极选择线DSL3以及第一源极选择线SSL0和第二源极选择线SSL1的操作电压进行放电，并且读写电路130的相应的多个页缓冲器PB1至PBm可以将相应位线BL1至BLm预充电到设定电平。
随后，电压发生电路150可以响应于第二电压发生电路控制信号VG_signals 2而产生要向被选存储块的字线WL1至WLn施加的读取电压Vread和通过电压Vpass。
地址解码器120可以响应于地址解码器控制信号AD_signals和地址ADDR，向未选字线未选WL施加通过电压Vpass，并向被选字线被选WL施加读取电压Vread。导通电压Vturn_on可以施加到与被选串ST相对应的漏极选择晶体管DST和源极选择晶体管SST。
读写电路130可以响应于页缓冲器控制信号PB_signals通过感测位线BL1至BLm的电位电平或电流电平来执行读取操作。
根据如上所述的本公开的第四实施方式，在沟道初始化操作期间，可以向被选存储块中所包括的串ST的漏极选择晶体管DST、多个存储器单元Fl至Fn、以及源极选择晶体管SST施加导通电压Vturn_on。因此，被选存储块的漏极选择晶体管DST、多个存储器单元F1至Fn和源极选择晶体管SST可以导通，并且被选存储块中所包括的串ST的沟道Channel可以电联接至具有接地电压Vss的电平的源极线SL，以从沟道中去除热空穴。因此，可以向被选串的漏极选择晶体管和源极选择晶体管施加导通电压足够长的时间，以有效地去除留在沟道中的热空穴
Figure BDA0002404175020000171
并且可以向未选串的漏极选择晶体管和源极选择晶体管短时间地施加导通电压，以防止在跟随沟道初始化操作之后的读取电压施加操作期间的升压现象的恶化，因此，可以改善读取干扰现象。另外，向未选串当中的与被选串共享源极线的串的漏极选择晶体管施加导通电压的时间段可以调整为比向其余未选串的源极选择晶体管和漏极选择晶体管施加导通电压的时间段长，从而可以进一步改善读取干扰现象。另外，向未选串的漏极选择线施加导通电压的时间段可以设置为比向未选串的源极选择线施加导通电压的时间段长。因此，当源极选择晶体管的尺寸和漏极选择晶体管的尺寸不同时，向源极选择晶体管施加导通电压的时间段和向漏极选择晶体管施加导通电压的时间段可以调整为彼此不同。
图16是例示包括图1所示的存储器装置的存储器系统10000的图。
参照图16，存储器系统10000可以包括用于存储数据的存储器装置1100和响应于主机20000的控制来控制存储器装置1100的存储器控制器1200。
主机20000可以使用诸如外围组件互连-快速(PCI-E)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)或串行附接SCSI(SAS)之类的接口协议与存储器系统10000通信。另外，出于主机20000和存储器系统10000之间的数据通信目的而提供的接口协议可以不限于以上示例，并且可以是诸如通用串行总线(USB)、媒体卡(MMC)、增强型小磁盘接口(ESDI)和集成驱动电子设备(IDE)之类的接口协议之一。
存储器控制器1200可以控制存储器系统10000的总体操作，并且控制主机20000和存储器装置1100之间的数据交换。例如，存储器控制器1200可以响应于来自主机20000的请求而控制存储器装置1100以编程或读取数据。另外，存储器控制器1200可以存储关于存储器装置1100中所包括的主存储块和子存储块的信息，并根据针对编程操作加载的数据量而选择存储器装置1100以对主存储器或子存储块执行编程操作。根据实施方式，存储器装置1100可以包括双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功率双倍数据速率4(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功率DDR(LPDDR)、Rambus动态随机存取存储器(RDRAM)或闪存。可以以与图1所示的存储器装置100相同的方式来配置和操作存储器装置1100。存储器装置1100可以在存储器控制器1200的控制下执行编程操作、读取操作或擦除操作。
图17是例示存储器系统的另一实施方式的图。
参照图17，存储器系统30000可以被实施为蜂窝电话、智能电话、平板PC、个人数字助理(PDA)或无线通信装置。存储器系统30000可以包括存储器装置1100和控制存储器装置1100的操作的存储器控制器1200。存储器控制器1200可以响应于处理器3100的控制而控制存储器装置1100的数据存取操作，例如，编程操作、擦除操作或读取操作。
存储器控制器1200可以控制编程到存储器装置1100中的数据以通过显示器3200输出。存储器装置1100可以以与图1所示的存储器装置100相同的方式来配置和操作。
无线电收发器3300可以通过天线ANT交换无线电信号。例如，无线电收发器3300可以将通过天线ANT接收到的无线电信号改变为可以由处理器3100处理的信号。因此，处理器3100可以处理从无线电收发器3300输出的信号，并将经处理的信号传送至存储器控制器1200或显示器3200。存储器控制器1200可以将处理器3100处理后的信号编程到存储器装置1100中。另外，无线电收发器3300可以将从处理器3100输出的信号改变为无线电信号并通过天线ANT向外部装置输出无线电信号。可以通过输入装置3400输入用于控制处理器3100的操作的控制信号或要由处理器3100处理的数据，并且输入装置3400可以包括诸如触摸板和计算机鼠标之类的指点装置、小键盘或键盘。处理器3100可以控制显示器3200的操作，使得可以通过显示器3200输出从存储器控制器1200输出的数据、从无线电收发器3300输出的数据或从输入装置3400输出的数据。
根据实施方式，控制存储器装置1100的操作的存储器控制器1200可以形成处理器3100的一部分，或者形成为与处理器3100分离的芯片。
图18是例示存储器系统的另一实施方式的图。
参照图18，存储器系统40000可以被实施为个人计算机(PC)、平板PC、上网本、电子阅读器、个人数字助理(PDA)、便携式多媒体播放器(PMP)、MP3播放器或MP4播放器。
存储器系统40000可以包括存储器装置1100和控制存储器装置1100的数据处理操作的存储器控制器1200。可以以与图1所示的存储器装置100相同的方式来配置和操作存储器装置1100。
处理器4100可以根据通过输入装置4200输入的数据，通过显示器4300输出存储器装置1100中存储的数据。输入装置4200的示例可以包括诸如触摸板和计算机鼠标之类的指点装置、小键盘或键盘。
处理器4100可以控制存储器系统40000的总体操作并控制存储器控制器1200的操作。根据实施方式，控制存储器装置1100的操作的存储器控制器1200可以形成处理器4100的一部分，或者形成为与处理器4100分离的芯片。
图19是例示存储器系统的另一实施方式的图。
参照图19，存储器系统50000可以被实施为图像处理器，例如，数码相机、附有数码相机的蜂窝电话、附有数码相机的智能电话或附有数码相机的平板PC。
存储器系统50000可以包括存储器装置1100和控制存储器装置1100的数据处理操作(例如，编程操作、擦除操作或读取操作)的存储器控制器1200。可以以与图1所示的存储器装置100相同的方式来配置和操作存储器装置1100。
存储器系统50000的图像传感器5200可以将光学图像转换为数字信号，并且数字信号可以被传送给处理器5100或存储器控制器1200。响应于处理器5100的控制，数字信号可以通过显示器5300输出或者可以通过存储器控制器1200存储在存储器1100中。此外，可以根据处理器5100或存储器控制器1200的控制，通过显示器5300来输出存储器装置1100中所存储的数据。
根据实施方式，控制存储器装置1100的操作的存储器控制器1200可以形成处理器5100的一部分，或者形成为与处理器5100分离的芯片。
图20是例示存储器系统的另一实施方式的图。
参照图20，存储器系统70000可以包括存储卡或智能卡。存储器系统70000可以包括存储器装置1100、存储器控制器1200和卡接口7100。可以以与图1所示的存储器装置100相同的方式来配置和操作存储器装置1100。
存储器控制器1200可以控制存储器装置1100和卡接口7100之间的数据交换。根据实施方式，卡接口7100可以是但不限于安全数字(SD)卡接口或多媒体卡(MMC)接口。
卡接口7100可以根据主机60000的协议来对主机60000和存储器控制器1200之间的数据交换进行接口连接。根据实施方式，卡接口7100可以支持通用串行总线(USB)协议和芯片间(IC)-USB协议。卡接口可以是指能够支持主机60000使用的协议的硬件、安装在硬件中的软件、或信号传输方法。
当存储器系统70000连接至诸如PC、平板PC、数码相机、数字音频播放器，蜂窝电话、控制台视频游戏硬件或数字机顶盒之类的主机60000的主机接口6200时，主机接口6200可以响应于微处理器6100的控制，通过卡接口7100和存储器控制器1200执行与存储器装置1100的数据通信。
根据本公开，在存储器装置的读取操作期间，可以有效地去除留在被选串和未选串的沟道中的热空穴，并且可以改善读取干扰现象，从而可以改善存储器装置的电特性。
对于本领域技术人员而言将显而易见的是，在不脱离本公开的精神或范围的情况下，可以对本公开的上述实施方式进行各种变型。因此，本公开旨在覆盖所有这样的变型，只要该变型落入所附权利要求及其等同物的范围内即可。
如上所述，尽管用有限的实施方式和附图描述了本公开，但是本公开不限于以上提及的实施方式。对于本公开所属领域的技术人员来说，可以做出许多变型和修改，并且仍然与上述本公开一致。
在上述实施方式中，所有步骤可以被选择性地执行或跳过。另外，每个实施方式中的步骤可以不总是以规则的顺序执行。此外，本说明书和附图中公开的实施方式旨在帮助本领域普通技术人员更清楚地理解本公开，并非旨在限制本公开的范围。换句话说，本公开所属领域的普通技术人员将理解，基于本公开的技术范围，可以有各种变型。
已经参照附图描述了本公开的实施方式，并且在说明书中使用的特定术语或词语应根据本公开的精神来解释，而不限制其主题。应当理解，本文描述的教导的许多变型和修改仍将落入如所附权利要求及其等同物所限定的本公开的精神和范围内。
相关申请的交叉引用
本申请要求于2019年8月1日提交的韩国专利申请No.10-2019-0094046的优先权，其全部内容通过引用合并于此。

Claims (21)

1.一种存储器装置，该存储器装置包括：
存储器单元阵列，所述存储器单元阵列包括多个串；
电压发生电路，所述电压发生电路被配置为在所述多个串当中的被选串的读取操作的沟道初始化操作期间，向所述多个串施加导通电压达预定时间段；以及
控制逻辑，所述控制逻辑被配置为设置向所述多个串施加所述导通电压的所述预定时间段，并且控制所述电压发生电路以向所述多个串施加所述导通电压达所述预定时间段，
其中，所述控制逻辑将用于所述被选串的预定时间段设置为第一时间段，并将用于所述多个串当中的未选串的预定时间段设置为短于所述第一时间段。
2.根据权利要求1所述的存储器装置，其中，所述多个串中的至少两个串共享一条源极选择线，并且所述至少两个串联接至不同的漏极选择线。
3.根据权利要求2所述的存储器装置，
其中，所述多个串中的每个串包括串联联接在位线和源极线之间的漏极选择晶体管、多个存储器单元和源极选择晶体管，并且
其中，所述电压发生电路产生所述导通电压并且向联接至所述漏极选择晶体管的所述漏极选择线和联接至所述源极选择晶体管的所述源极选择线施加所述导通电压达所述预定时间段。
4.根据权利要求3所述的存储器装置，
其中，所述控制逻辑将向所述未选串当中的与所述被选串共享所述源极选择线的第一未选串的所述漏极选择晶体管施加所述导通电压的预定时间段设置为比所述第一时间段短的第二时间段，并且
其中，所述控制逻辑将所述未选串当中的第二未选串的所述漏极选择晶体管和所述源极选择晶体管施加所述导通电压的预定时间段设置为比所述第二时间段短的第三时间段。
5.根据权利要求3所述的存储器装置，
其中，所述控制逻辑将向所述未选串的所述漏极选择晶体管施加所述导通电压的预定时间段设置为比所述第一时间段短的第二时间段，并且
其中，向所述未选串的所述源极选择晶体管施加所述导通电压的预定时间段被设置为比所述第二时间段短的第三时间段。
6.根据权利要求1所述的存储器装置，其中，所述控制逻辑还被配置为：在所述沟道初始化操作之后，控制所述电压发生电路以执行用于向所述被选串的字线施加读取电压和通过电压的读取电压施加操作。
7.一种存储器装置，该存储器装置包括：
存储器单元阵列，所述存储器单元阵列包括多个串；
电压发生电路，所述电压发生电路被配置为在所述多个串当中的被选串的读取操作的沟道初始化操作期间，向所述多个串施加导通电压达预定时间段；以及
控制逻辑，所述控制逻辑被配置为设置向所述多个串施加所述导通电压的所述预定时间段，并且控制所述电压发生电路以向所述多个串施加所述导通电压达所述预定时间段，
其中，所述控制逻辑将用于所述多个串当中与所述被选串共享源极选择线的第一未选串的预定时间段设置为第一时间段，并将用于所述多个串当中的第二未选串的预定时间段设置为比所述第一时间段短的第二时间段。
8.根据权利要求7所述的存储器装置，其中，
其中，所述第一时间段是向所述第一未选串的漏极选择晶体管施加所述导通电压的时间段，并且
其中，所述第二时间段是向所述第二未选串的漏极选择晶体管施加所述导通电压的时间段。
9.根据权利要求8所述的存储器装置，其中，所述控制逻辑将向所述第二未选串的源极选择晶体管施加所述导通电压的预定时间段设置为所述第二时间段或者比所述第二时间段短的第三时间段。
10.根据权利要求7所述的存储器装置，其中，所述控制逻辑将用于所述被选串的预定时间段设置为比所述第一时间段长的第四时间段。
11.根据权利要求7所述的存储器装置，其中，所述控制逻辑还被配置为：在所述沟道初始化操作之后，控制所述电压发生电路以执行用于向所述被选串的字线施加读取电压和通过电压的读取电压施加操作。
12.一种存储器装置，该存储器装置包括：
存储器单元阵列，所述存储器单元阵列包括多个串；
电压发生电路，所述电压发生电路被配置为在所述多个串当中的被选串的读取操作的沟道初始化操作期间，向所述多个串施加导通电压达预定时间段；以及
控制逻辑，所述控制逻辑被配置为设置向所述多个串施加所述导通电压的所述预定时间段，并且控制所述电压发生电路以向所述多个串施加所述导通电压达所述预定时间段，
其中，所述控制逻辑将所述预定时间段设置为使得向所述多个串当中的未选串的源极选择晶体管施加所述导通电压达第一时间段，并且向所述未选串的漏极选择晶体管施加所述导通电压达比所述第一时间段长的时间段。
13.根据权利要求12所述的存储器装置，其中，所述多个串中的至少两个串共享一条源极选择线，并且所述至少两个串联接至不同的漏极选择线。
14.根据权利要求13所述的存储器装置，
其中，所述控制逻辑将向所述未选串当中的与所述被选串共享所述源极选择线的第一未选串的所述漏极选择晶体管施加所述导通电压的预定时间段设置为比所述第一时间段长的第二时间段，并且
其中，所述控制逻辑将向所述未选串当中的第二未选串的所述漏极选择晶体管施加所述导通电压的预定时间段设置为比所述第一时间段长且比所述第二时间段短的第三时间段。
15.根据权利要求12所述的存储器装置，其中，所述控制逻辑将用于所述被选串的预定时间段设置为比用于所述未选串的预定时间段长。
16.一种操作存储器装置的方法，该方法包括以下步骤：
提供包括多个串的存储器单元阵列；
设置在沟道初始化操作期间向所述多个串施加导通电压的时间段，使得用于被选串的所述时间段和用于未选串的所述时间段彼此不同；以及
在所述沟道初始化操作期间，向所述被选串和所述未选串施加导通电压。
17.根据权利要求16所述的方法，其中，用于所述被选串的时间段是第一时间段，而用于所述未选串的时间段短于所述第一时间段。
18.根据权利要求17所述的方法，其中，所述多个串中的至少两个串共享一条源极选择线，并且所述至少两个串联接至不同的漏极选择线。
19.根据权利要求18所述的方法，
其中，在所述沟道初始化操作期间，向所述未选串当中的与所述被选串共享所述源极选择线的第一未选串的漏极选择线施加所述导通电压达比所述第一时间段短的第二时间段，并且
其中，在所述沟道初始化操作期间，向所述未选串当中的第二未选串的漏极选择线和源极选择线施加所述导通电压达比所述第二时间段短的第三时间段。
20.根据权利要求17所述的方法，
其中，在所述沟道初始化操作期间，向所述未选串的漏极选择线施加所述导通电压达比所述第一时间段短的第二时间段，并且
其中，在所述沟道初始化操作期间，向所述未选串的源极选择线施加所述导通电压达比所述第二时间段短的第三时间段。
21.根据权利要求16所述的方法，该方法还包括以下步骤：在所述沟道初始化操作之后，执行用于向所述被选串的字线施加读取电压和通过电压的读取电压施加操作。
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