JP2021047963A - メモリシステム - Google Patents

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Abstract

【課題】リード電圧の調整に要する時間を抑制する。【解決手段】メモリシステムは、メモリチップと、メモリコントローラと、を備える。メモリチップは、第１プレーンと第２プレーンとを備える。複数のメモリセルのそれぞれは、複数のビットのデータに対応したしきい値電圧が設定される。メモリコントローラは、複数のメモリセルから複数のビットのうちの一のビットのデータ群を複数点の第１リード電圧を使用することでリードする第１リード処理を、第１プレーンと第２プレーンとに対して並列にかつ第１プレーンと第２プレーンとで複数点の第１リード電圧を異ならせてメモリチップに実行させる。そして、メモリコントローラは、第１プレーンの複数のメモリセルからリードされたデータ群と、第２プレーンの複数のメモリセルからリードされたデータ群と、に基づいて複数点の第１リード電圧を調整する。【選択図】図１７

Description

本実施形態は、メモリシステムに関する。
不揮発性のメモリセルを有するメモリシステムが知られている。そのようなメモリシステムにおいては、メモリセルのしきい値電圧とリード電圧との比較に基づいて、そのメモリセルに保持されているデータが判定される。
メモリセルのしきい値電圧は、種々の要因によって変化し得る。メモリシステムは、メモリセルのしきい値電圧が変化したとしてもそのメモリセルから正しいデータを得ることができるように、リード電圧を調整することが可能に構成されている。
米国特許出願公開第２０１７／０３０９３４０号明細書 米国特許出願公開第２０１６／０２８３１１１号明細書 特開２０１７−２２４３７０号公報 特開２０１８−１６３７２４号公報 米国特許第９０６９６５９号明細書
一つの実施形態は、リード電圧の調整に要する時間を抑制できるメモリシステムを提供することを目的とする。
一つの実施形態によれば、メモリチップと、メモリコントローラと、を備える。メモリチップは、第１プレーンと第２プレーンとを備える。第１プレーンおよび第２プレーンのそれぞれは、複数のメモリセルと、複数のメモリセルと接続されたワード線と、を備える。複数のメモリセルのそれぞれは、複数のビットのデータに対応したしきい値電圧が設定される。メモリコントローラは、複数のメモリセルから複数のビットのうちの一のビットのデータ群を複数点の第１リード電圧を使用することでリードする第１リード処理を、第１プレーンと第２プレーンとに対して並列にかつ第１プレーンと第２プレーンとで複数点の第１リード電圧を異ならせてメモリチップに実行させる。そして、メモリコントローラは、第１プレーンの複数のメモリセルからリードされたデータ群と、第２プレーンの複数のメモリセルからリードされたデータ群と、に基づいて複数点の第１リード電圧を調整する。
図１は、第１の実施形態にかかるメモリシステムの構成の一例を示す模式的な図である。 図２は、第１の実施形態にかかるメモリチップの構成の一例を示す図である。 図３は、第１の実施形態にかかる１つのブロックの回路構成の一例を示す図である。 図４は、第１の実施形態にかかるメモリセルアレイの断面の一例を示す図である。 図５は、第１の実施形態にかかるメモリシステムでのライト動作の結果、１つのメモリセル当たり４ビットのデータが格納されたメモリセルのしきい値電圧の分布を示す図である。 図６は、第１の実施形態にかかるセンスアンプモジュール中の要素および接続を示す図である。 図７は、第１の実施形態にかかる変化後の各しきい値分布の一例を示す図である。 図８は、第１の実施形態にかかるロワー推定処理において使用される各種リード電圧ＶＣＧＲを示す図である。 図９は、第１の実施形態にかかるロワー推定処理における５回のシフトリードによって得られるデータ値と、Ｃリード、Ｅリード、およびＨリードのセンス結果とを、区分毎に示す図である。 図１０は、第１の実施形態にかかるロワー推定処理において生成されるヒストグラムの一例を示す図である。 図１１は、第１の実施形態にかかるミドル推定処理において使用される各種リード電圧ＶＣＧＲを示す図である。 図１２は、第１の実施形態にかかるミドル推定処理における５回のシフトリードによって得られるデータ値と、Ｅリード、Ｈリード、およびＫリードのセンス結果とを、区分毎に示す図である。 図１３は、第１の実施形態にかかるアッパー推定処理において使用される各種リード電圧ＶＣＧＲを示す図である。 図１４は、第１の実施形態にかかるアッパー推定処理における５回のシフトリードによって得られるデータ値と、ＥリードおよびＫリードのセンス結果とを、区分毎に示す図である。 図１５は、第１の実施形態にかかるトップ推定処理において使用される各種リード電圧ＶＣＧＲを示す図である。 図１６は、第１の実施形態にかかるトップ推定処理における５回のシフトリードによって得られるデータ値と、Ｈリード、Ｋリード、およびＭリードのセンス結果とを、区分毎に示す図である。 図１７は、第１の実施形態にかかる推定処理の特徴の１つを説明するための模式的な図である。 図１８は、複数のプレーンに対するシングルステートリードをマルチプレーンリード動作によって実現するための第１の実施形態にかかるコマンドシーケンスの一例を示す図である。 図１９は、メモリチップからデータを取得するための第１の実施形態にかかるコマンドシーケンスの一例を示す図である。 図２０は、シフト量を設定するための第１の実施形態にかかるコマンドシーケンスの一例を示す図である。 図２１は、複数のプレーンに対するリード動作をマルチプレーンリード動作によって実現するための第１の実施形態にかかるコマンドシーケンスの一例を示す図である。 図２２は、第１の実施形態にかかるメモリシステムの動作の一例の概略を示すフローチャートである。 図２３は、第１の実施形態にかかるリード電圧の調整の動作、つまり図２２のＳ１０４の処理の一例を示すフローチャートである。 図２４は、第１の実施形態にかかる論理ブロックの構成の一例を説明するための模式的な図である。 図２５は、マルチプレーンリード動作を用いてリード電圧を調整する第１の実施形態にかかる処理の一例を示すフローチャートである。 図２６は、シングルプレーンリード動作を用いてリード電圧を調整する第１の実施形態にかかる処理の一例を示すフローチャートである。 図２７は、第２の実施形態にかかる、推定関数を用いてリード電圧の最適値を推定する方法の一例を説明するための模式的な図である。 図２８は、第２の実施形態にかかる推定関数の構成の別の一例を説明するための模式的な図である。 図２９は、マルチプレーンリード動作を用いてリード電圧を調整する第２の実施形態にかかる処理の一例を示すフローチャートである。 図３０は、シングルプレーンリード動作を用いてリード電圧を調整する第２の実施形態にかかる処理の一例を示すフローチャートである。 図３１は、マルチプレーンリード動作を用いてリード電圧を調整する第２の実施形態にかかる処理の別の一例を示すフローチャートである。
以下に添付図面を参照して、実施形態にかかるメモリシステムを詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
（第１の実施形態）
図１は、第１の実施形態にかかるメモリシステム１の構成の一例を示す模式的な図である。メモリシステム１は、メモリチップ１０、およびメモリコントローラ２０を備える。本図に示される例では、メモリシステム１は１つのメモリチップ１０を備える。メモリシステム１は、２以上のメモリチップ１０を備え得る。
メモリチップ１０は、データを不揮発に記憶するＮＡＮＤ型フラッシュメモリである。メモリチップ１０は、各々がデータを保持する領域であるメモリセルアレイを含み、且つ独立して制御されることが可能な複数のプレーンを備えている。図１の例では、メモリチップ１０は、複数のプレーンの一例として、２つのプレーンＰ０、Ｐ１を備えている。メモリチップ１０の詳細な構成については後述する。
メモリコントローラ２０は、外部の図示せぬホスト機器からの命令に応答して、メモリチップ１０に対してリード、ライト、およびイレース等を命令する。
図１に示されるメモリコントローラ２０は、ＣＰＵ（Central Processing Unit）２１、ＲＡＭ（Random Access Memory）２２、ＥＣＣ（Error Checking and Correcting）回路２３、ＮＡＮＤインターフェイス回路２４、バッファメモリ２５、およびホストインターフェイス回路２６を備えている。
ＣＰＵ２１は、ファームウェアプログラムに基づいてメモリコントローラ２０全体の動作を制御する。
ＲＡＭ２２は、例えばＤＲＡＭ（Dynamic Random Access Memory）やＳＲＡＭ（Static Random Access Memory）等の半導体メモリであり、ＣＰＵ２１の作業領域として使用される。ＲＡＭ２２は、メモリチップ１０を管理するためのファームウェアプログラムや、各種の管理テーブル等を保持する。
ＥＣＣ回路２３は、データのエラー訂正処理を行う。具体的には、ＥＣＣ回路２３は、データの書き込み時にライトデータに基づいてパリティを生成する。そしてＥＣＣ回路２３は、データの読み出し時にパリティからシンドロームを生成してエラーを検出し、検出したエラーを訂正する。
ＮＡＮＤインターフェイス回路２４は、メモリチップ１０と接続され、メモリチップ１０との通信を司る。例えばＮＡＮＤインターフェイス回路２４は、メモリチップ１０との間で入出力信号Ｉ／Ｏを送信および受信する。またＮＡＮＤインターフェイス回路２４は、メモリチップ１０に対する各種制御信号を送信し、メモリチップ１０からレディ／ビジー信号ＲＢを受信する。信号ＲＢは、メモリチップ１０がレディ状態であるか、ビジー状態であるかをメモリコントローラ２０に通知する信号である。レディ状態はメモリチップ１０がメモリコントローラ２０からコマンドを受付可能な状態であることを示し、ビジー状態はメモリチップ１０がコマンドを受付不可能な状態であることを示している。
バッファメモリ２５は、メモリコントローラ２０がメモリチップ１０およびホスト機器から受信したデータ等を一時的に保持する。
ホストインターフェイス回路２６は、図示せぬホストバスを介してホスト機器と接続され、ホスト機器との通信を司る。例えばホストインターフェイス回路２６は、ホスト機器から受信した命令およびデータをそれぞれ、ＣＰＵ２１およびバッファメモリ２５に転送する。
図１に示されるように、メモリチップ１０は、プレーンＰ０、プレーンＰ１、および周辺回路１４を備えている。プレーンＰ０は、メモリセルアレイ１１Ａ、センスアンプモジュール１２Ａ、およびロウデコーダ１３Ａを備えている。プレーンＰ１は、メモリセルアレイ１１Ｂ、センスアンプモジュール１２Ｂ、およびロウデコーダ１３Ｂを備えている。
なお、メモリセルアレイ１１Ａおよび１１Ｂを総称して、メモリセルアレイ１１と表記することがある。また、センスアンプモジュール１２Ａおよび１２Ｂを総称して、センスアンプモジュール１２と表記することがある。また、ロウデコーダ１３Ａおよび１３Ｂを総称して、ロウデコーダ１３と表記することがある。
メモリセルアレイ１１Ａおよび１１Ｂは、各々がビット線およびワード線に関連付けられた複数の不揮発性メモリセルを含む。メモリセルアレイ１１の詳細な構成については後述する。
センスアンプモジュール１２Ａおよび１２Ｂはそれぞれ、メモリセルアレイ１１Ａおよび１１Ｂに対応して設けられている。センスアンプモジュール１２は、メモリセルアレイ１１からデータを読み出し、読み出したデータをメモリコントローラ２０に出力する。またセンスアンプモジュール１２は、メモリコントローラ２０から受け取ったライトデータを、メモリセルアレイ１１に転送する。なお、センスアンプモジュール１２はデータラッチ（後述するデータラッチＸＤＬＣ）を備え、このデータラッチが周辺回路１４とのデータの受け渡しに使用される。
ロウデコーダ１３Ａおよび１３Ｂはそれぞれ、メモリセルアレイ１１Ａおよび１１Ｂに対応して設けられている。ロウデコーダ１３は、リード動作およびライト動作を行う対象のメモリセルに対応するワード線を選択する。そしてロウデコーダ１３は、選択したワード線とそれ以外の非選択のワード線にそれぞれ所望の電圧を印加する。
以上で説明されたプレーンは、独立してリード動作、ライト動作、およびイレース動作を実行することが可能な単位となる。具体的には、メモリチップ１０は、２つのプレーンのうち一方のプレーンに対してのみリード動作、ライト動作、又はイレース動作を実行することが可能であり、一方のプレーンに対してリード動作、ライト動作、又はイレース動作を実行している間に他方のプレーンに対するリード動作、ライト動作、又はイレース動作を実行することも可能である。つまりプレーンは、リード動作、ライト動作、およびイレース動作の対象となる最小単位であり、これらの動作はプレーン毎に行われてもよいし、複数のプレーンに対して並行して行われてもよい。尚、プレーンの構成は上記に限定されず、各々が少なくともメモリセルアレイ１１を備えていればよい。
次に、図２を用いてプレーンＰ０およびプレーンＰ１を制御する周辺回路１４の詳細な構成について説明する。図２はメモリチップ１０のブロック図であり、各プレーンを制御する周辺回路１４の構成と、メモリチップ１０およびメモリコントローラ２０間で送受信される信号の一例が示されている。
図２に示すように周辺回路１４は、ロジック制御回路３０、入出力回路３１、レジスタ３２、シーケンサモジュール３６、レディ／ビジー制御回路３７、電圧生成回路３８、およびＣＧドライバモジュール３９を含んでいる。
ロジック制御回路３０は、メモリコントローラ２０から各種制御信号を受信し、入出力回路３１およびシーケンサモジュール３６に転送する。この制御信号としては、例えばチップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ、およびライトプロテクト信号／ＷＰが使用される。信号／ＣＥは、メモリチップ１０をイネーブルにするための信号である。信号ＣＬＥは、アサートされている信号ＣＬＥと並行してメモリチップ１０に入力される信号がコマンドＣＭＤであることを入出力回路３１に通知する信号である。信号ＡＬＥは、アサートされている信号ＡＬＥと並行してメモリチップ１０に入力される信号がアドレス情報ＡＤＤであることを入出力回路３１に通知する信号である。信号／ＷＥおよび／ＲＥはそれぞれ、例えば入出力信号Ｉ／Ｏの入力および出力を入出力回路３１に指示する信号である。信号/ＷＰは、例えば電源のオンオフ時にメモリチップ１０を保護状態するための信号である。
入出力回路３１は、メモリコントローラ２０との間で例えば８ビット幅の入出力信号Ｉ／Ｏ（Ｉ／Ｏ１〜Ｉ／Ｏ８）を送信および受信する。入出力回路３１がメモリコントローラ２０に送信する入出力信号Ｉ／Ｏとしては、例えばリードデータＤＡＴが挙げられる。一方で、入出力回路３１がメモリコントローラ２０から受信する入出力信号Ｉ／Ｏとしては、例えばコマンドＣＭＤ、アドレス情報ＡＤＤ、およびライトデータＤＡＴが挙げられる。また入出力回路３１は、例えばメモリコントローラ２０から受信したライトデータＤＡＴをセンスアンプモジュール１２に転送し、センスアンプモジュール１２から転送されたリードデータＤＡＴをメモリコントローラ２０に送信する。
レジスタ３２は、パラメータレジスタ３３Ａおよび３３Ｂ、アドレスレジスタ３４、コマンドレジスタ３５を含む。パラメータレジスタ３３Ａおよび３３Ｂを総称して、パラメータレジスタ３３と表記することがある。
パラメータレジスタ３３Ａおよび３３Ｂは、パラメータＰＲＭを保持する。パラメータレジスタ３３Ａは、プレーンＰ０に対応し、パラメータレジスタ３３Ｂは、プレーンＰ１に対応する。パラメータレジスタ３３に格納されるパラメータの値は、後述するセットフィーチャコマンドシーケンスによって設定される。パラメータレジスタ３３は、入出力回路３１からパラメータデータＰＲＭを受け取り、このパラメータデータＰＲＭを保持する。そして、パラメータデータＰＲＭは、種々の動作に使用される。
アドレスレジスタ３４は、入出力回路３１からアドレス情報ＡＤＤを受け取り、このアドレス情報ＡＤＤを保持する。そしてアドレスレジスタ３４は、アドレス情報ＡＤＤに含まれたカラムアドレスＣＡ、ブロックアドレスＢＡ、およびページアドレスＰＡをそれぞれ、センスアンプモジュール１２、ロウデコーダ１３、およびＣＧドライバモジュール３９に転送する。
コマンドレジスタ３５は、入出力回路３１からコマンドＣＭＤを受け取り、このコマンドＣＭＤを保持する。そしてコマンドレジスタ３５に保持されたコマンドＣＭＤに基づいて、シーケンサモジュール３６が各種動作を実行する。
シーケンサモジュール３６は、メモリチップ１０全体の動作を制御する。具体的には、シーケンサモジュール３６は、コマンドレジスタ３５から転送されたコマンドＣＭＤに基づいてセンスアンプモジュール１２、ロウデコーダ１３、電圧生成回路３８、およびＣＧドライバモジュール３９等を制御し、リード動作等を実行する。
シーケンサモジュール３６は、プレーンＰ０およびＰ１に対してリード動作、ライト動作、およびイレース動作等の各種動作を実行することが可能である。
レディ／ビジー制御回路３７は、シーケンサモジュール３６の動作状態に基づいたレディ／ビジー信号ＲＢを生成し、これらの信号をメモリコントローラ２０に送信する。
電圧生成回路３８は、シーケンサモジュール３６の指示に基づいて所望の電圧を生成する。そして電圧生成回路３８は、生成した電圧をメモリセルアレイ１１、センスアンプモジュール１２、およびＣＧドライバモジュール３９に供給する。
ＣＧドライバモジュール３９は、受信したページアドレスＰＡに基づいて、電圧生成回路３８から供給された電圧をロウデコーダ１３Ａおよび１３Ｂに転送する。また、ＣＧドライバモジュール３９は、電圧生成回路３８から供給された電圧を調整してロウデコーダ１３Ａおよび１３Ｂに転送することができる。
電圧の調整の一例としては、リード動作の際に選択ワード線に対して印加される電圧（リード電圧）の調整が挙げられる。詳細は後述するが、メモリチップ１０は、リード電圧をシフトさせてリード動作を行うシフトリードを実行することが可能である。パラメータレジスタ３３には、リード電圧のデフォルト値からの差分が、パラメータデータＰＲＭとして設定され得る。当該差分を、シフト量と表記する。ＣＧドライバモジュール３９は、デフォルト値からパラメータレジスタ３３に格納されているシフト量だけシフトさせて得られる値の電圧を生成し、生成した電圧をロウデコーダ１３に供給することができる。
ここで、ＣＧドライバモジュール３９は、ロウデコーダ１３Ａに供給される電圧を、パラメータレジスタ３３Ａに格納されたパラメータに基づいて調整することができる。また、ＣＧドライバモジュール３９は、ロウデコーダ１３Ｂに供給される電圧を、パラメータレジスタ３３Ｂに格納されたパラメータに基づいて調整することができる。つまり、ＣＧドライバモジュール３９は、プレーン毎に異なるリード電圧を生成することができる。
このように、本実施形態に係るメモリチップ１０は、ロウデコーダ１３およびセンスアンプモジュール１２をそれぞれ有する複数のプレーンを有する。これによって、メモリチップ１０は、複数のプレーンに対して並列に各種動作を実行させることが可能である。また、メモリチップ１０は、複数のプレーンに並列にリード動作を実行させる際には、プレーン毎に異なるリード電圧を使用させることが可能である。
以降の説明では、複数のプレーンが並列にリード動作を実行することを、マルチプレーンリード動作と表記する。マルチプレーンリード動作において各プレーンで実行されるリード動作は、デフォルトのリード電圧を用いたリード動作であってもよいし、シフトされたリード電圧を用いたリード動作（即ちシフトリード）であってもよい。また、マルチプレーンリード動作において各プレーンで実行されるリード動作では、それぞれ異なるリード電圧が使用されてもよい。また、マルチプレーンリード動作において複数のプレーンで実行されるリード動作は、互いに同期したタイミングで開始されてもよいし、互いに非同期のタイミングで開始されてもよい。
また、マルチプレーンリード動作において各プレーンで実行されるリード動作は、シングルステートリードであってもよい。シングルステートリードについては後述する。
また、単一のプレーンが他のプレーンと重ならないタイミングでリード動作を実行することをシングルプレーンリード動作と表記する。
また、複数のプレーンが並列にライト動作を実行することを、マルチプレーンライト動作と表記する。
続いて、メモリセルアレイ１１の構成について説明する。メモリセルアレイ１１は、複数のブロックＢＬＫによって構成されている。図３は、第１の実施形態にかかる１つのブロックＢＬＫの回路構成の一例を示す図である。
ブロックＢＬＫは、例えば４個のストリングユニットＳＵを備えている。ストリングユニットＳＵの各々は、ｍ個のＮＡＮＤストリングＮＳを備えている。このＮＡＮＤストリングＮＳの個数は、ビット線ＢＬの本数に対応している。なお、ブロックＢＬＫが備えるストリングユニットＳＵの数はこれに限定されない。また、１つのＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴの数はこれに限定されない。
ストリングユニットＳＵ０〜ＳＵ３内の選択トランジスタＳＴ１のゲートはそれぞれ、セレクトゲート線ＳＧＤ０〜ＳＧＤ３に共通接続されている。同一ブロック内の選択トランジスタＳＴ２のゲートは、セレクトゲート線ＳＧＳに共通接続されている。同様に、同一ブロック内のメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートはそれぞれ、ワード線ＷＬ０〜ＷＬ７に共通接続されている。
また、メモリセルアレイ１１内において同一列にあるＮＡＮＤストリングＮＳの選択トランジスタＳＴ１のドレインは、ビット線ＢＬに共通接続されている。つまりビット線ＢＬは、複数のブロックＢＬＫ間で同一列にあるＮＡＮＤストリングＮＳを共通に接続している。さらに、複数の選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続されている。
メモリセルトランジスタＭＴは、制御ゲートおよび電荷蓄積層を備え、データを不揮発に保持する。またメモリセルトランジスタＭＴは、２ビット以上のデータを記憶することができる。
以上の構成において、１つのストリングユニットＳＵで共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴが保持する１ビットのデータの集合を「ページ」と呼ぶ。従って、例えばメモリセルトランジスタＭＴに複数ビットのデータが格納される場合、１本のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合には、複数ページ分のデータが格納される。リード動作およびライト動作は、ページ毎に行われ得る。またはリード動作およびライト動作は、ワード線毎に行われ得る。
図４は、第１の実施形態にかかるメモリセルアレイ１１の断面の一例を示す図である。本図に示されるように、メモリセルアレイ１１は、Ｐ型ウェル領域５０、配線層５１〜５６、複数の半導体ピラーＭＨ、および複数のコンタクトプラグＬＩを備えている。
Ｐ型ウェル領域５０は、半導体基板の表面内に形成されている。Ｐ型ウェル領域５０の上方には、配線層５１〜５３が順に積層されている。この配線層５１〜５３はそれぞれ、セレクトゲート線ＳＧＳ、ワード線ＷＬ、およびセレクトゲート線ＳＧＤとして機能する。つまり配線層５１〜５３の層数はそれぞれ、セレクトゲート線ＳＧＳ、ワード線ＷＬ、およびセレクトゲート線ＳＧＤの本数に対応している。
セレクトゲート線ＳＧＳおよびＳＧＤにそれぞれ対応する配線層５１および５３は、図４に示されるように複数設けられてもよい。また、配線層５１〜５３は、Ｘ方向とＹ方向に広がった板状に設けられている。
複数の半導体ピラーＭＨは、配線層５３の上面からＰ型ウェル領域５０の上面に達するように形成されている。つまり半導体ピラーＭＨは、Ｚ方向に沿って配線層５１〜５３を通過するように設けられている。これら半導体ピラーＭＨの側面には、ブロック絶縁膜５７、絶縁膜（電荷蓄積層）５８、およびトンネル酸化膜５９が順に形成されている。また半導体ピラーＭＨにおいて、トンネル酸化膜５９より内側には、導電性の材料を含む半導体材料６０が埋め込まれている。
配線層５３および半導体ピラーＭＨの上方には、ビット線ＢＬに対応する配線層５４が形成されている。ビット線ＢＬは、対応する半導体ピラーＭＨと接続されている。尚、ビット線ＢＬと対応する半導体ピラーＭＨとの間には、導電性の材料を含むコンタクトプラグを形成してもよい。
配線層５３および５４の間には、ソース線ＳＬおよびウェル線ＣＰＷＥＬＬにそれぞれ対応する配線層５５および５６が形成されている。ソース線ＳＬは、コンタクトプラグＬＩを介して、ウェル領域５０の表面内に形成されたｎ＋不純物拡散領域６１に接続されている。ウェル線ＣＰＷＥＬＬは、コンタクトプラグＬＩを介して、ウェル領域５０の表面内に形成されたｐ＋不純物拡散領域６２に接続されている。尚、コンタクトプラグＬＩは、Ｘ方向とＺ方向に広がった板状に設けられている。
以上の構成において、１つの半導体ピラーＭＨが、１つのＮＡＮＤストリングＮＳに対応している。具体的には、セレクトゲート線ＳＧＤおよびＳＧＳと、半導体ピラーＭＨとの交点がそれぞれ選択トランジスタＳＴ１およびＳＴ２に対応している。同様に、ワード線ＷＬと半導体ピラーＭＨとの交点がメモリセルトランジスタＭＴに対応している。
また、以上の構成はＸ方向に複数配列される。例えば、１つのストリングユニットＳＵは、Ｘ方向に配列する複数のＮＡＮＤストリングＮＳの集合によって構成される。同一のブロックＢＬＫ内に複数のストリングユニットＳＵを設ける場合、セレクトゲート線ＳＧＤに対応する配線層５３は、ストリングユニットＳＵ間で分離される。
なお、最下層の配線層５１およびトンネル酸化膜５９は、ｎ＋型不純物拡散領域６１の近傍まで設けられている。これにより、選択トランジスタＳＴ２がオン状態になると、ＮＡＮＤストリングＮＳおよびｎ＋型不純物拡散領域６１間に電流経路が形成される。
以降では、メモリセルトランジスタＭＴを、単に、メモリセル、と表記する。
前述したように、メモリセルは、２ビット以上のデータを記憶し得る。図５は、第１の実施形態のメモリシステム１でのライト動作の結果、１つのメモリセル当たり４ビットのデータが格納されたメモリセルのしきい値電圧の分布を示す。図５において、横軸は、しきい値電圧を示し、縦軸は、メモリセルの数、つまりビットカウントを示している。
各メモリセルのしきい値電圧は、保持されるデータに応じた値を有する。メモリセル当たり４ビットの記憶の場合、各メモリセルは、１６個のしきい値電圧のうちのいずれかを有し得る。１６個のしきい値電圧は、“１１１１”データ、“１１１０”データ、“１０１０”データ、“１０００”データ、“１００１”データ、“０００１”データ、“００００”データ、“００１０”データ、“０１１０”データ、“０１００”データ、“１１００”データ、“１１０１”データ、“０１０１”データ、“０１１１”データ、“００１１”データ、および“１０１１”データをそれぞれ保持している状態である。“１１１１”データ、“１１１０”データ、“１０１０”データ、“１０００”データ、“１００１”データ、“０００１”データ、“００００”データ、“００１０”データ、“０１１０”データ、“０１００”データ、“１１００”データ、“１１０１”データ、“０１０１”データ、“０１１１”データ、“００１１”データ、および“１０１１”データをそれぞれ保持している状態のメモリセルは、それぞれ、Ｅｒ、Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、Ｈ、Ｉ、Ｊ、Ｋ、Ｌ、Ｍ、Ｎ、およびＯステートにあると称される。Ｅｒステート、Ａステート、Ｂステート、Ｃステート、Ｄステート、Ｅステート、Ｆステート、Ｇステート、Ｈステート、Ｉステート、Ｊステート、Ｋステート、Ｌステート、Ｍステート、Ｎステート、およびＯステートにあるメモメモリセルは、この順でより高いしきい値電圧を有する。
ある同じ４ビットデータを保持する複数のメモリセルであっても、メモリセルの特性のばらつき等に起因して、互いに相違するしきい値電圧を有し得る。なお、図５および以降の図では、しきい値電圧の分布が連続的な曲線で示されているが、実際には、メモリセルの数は、離散的である。
リード対象のメモリセルによって保持されているデータの判別のために、当該メモリセルのステートが判断される。ステートの判断のために、リード電圧ＶＡ、ＶＢ、ＶＣ、ＶＤ、ＶＥ、ＶＦ、ＶＧ、ＶＨ、ＶＩ、ＶＪ、ＶＫ、ＶＬ、ＶＭ、ＶＮ、およびＶＯが用いられる。以下、リード電圧ＶＡ、ＶＢ、ＶＣ、ＶＤ、ＶＥ、ＶＦ、ＶＧ、ＶＨ、ＶＩ、ＶＪ、ＶＫ、ＶＬ、ＶＭ、ＶＮ、およびＶＯを含め、メモリセルのステートの判断のためにリード対象のメモリセルに印加される或る大きさの電圧は、リード電圧ＶＣＧＲと称される場合がある。つまり、メモリセルに格納されたデータを判定するために、複数点（ここでは１５点）のリード電圧が用意されている。
リード電圧ＶＡは、Ｅｒステート中のメモリセルの最も高いしきい値電圧より高く、書き込まれた直後のＡステート中のメモリセルの最も低いしきい値電圧より低い。
リード電圧ＶＢは、書き込まれた直後のＡステート中のメモリセルの最も高いしきい値電圧より高く、書き込まれた直後のＢステート中のメモリセルの最も低いしきい値電圧より低い。
リード電圧ＶＣは、書き込まれた直後のＢステート中のメモリセルの最も高いしきい値電圧より高く、書き込まれた直後のＣステート中のメモリセルの最も低いしきい値電圧より低い。
リード電圧ＶＤは、書き込まれた直後のＣステート中のメモリセルの最も高いしきい値電圧より高く、書き込まれた直後のＤステート中のメモリセルの最も低いしきい値電圧より低い。
リード電圧ＶＥは、書き込まれた直後のＤステート中のメモリセルの最も高いしきい値電圧より高く、書き込まれた直後のＥステート中のメモリセルの最も低いしきい値電圧より低い。
リード電圧ＶＦは、書き込まれた直後のＥステート中のメモリセルの最も高いしきい値電圧より高く、書き込まれた直後のＦステート中のメモリセルの最も低いしきい値電圧より低い。
リード電圧ＶＧは、書き込まれた直後のＦステート中のメモリセルの最も高いしきい値電圧より高く、書き込まれた直後のＧステート中のメモリセルの最も低いしきい値電圧より低い。
リード電圧ＶＨは、書き込まれた直後のＧステート中のメモリセルの最も高いしきい値電圧より高く、書き込まれた直後のＨステート中のメモリセルの最も低いしきい値電圧より低い。
リード電圧ＶＩは、書き込まれた直後のＨステート中のメモリセルの最も高いしきい値電圧より高く、書き込まれた直後のＩステート中のメモリセルの最も低いしきい値電圧より低い。
リード電圧ＶＪは、書き込まれた直後のＩステート中のメモリセルの最も高いしきい値電圧より高く、書き込まれた直後のＪステート中のメモリセルの最も低いしきい値電圧より低い。
リード電圧ＶＫは、書き込まれた直後のＪステート中のメモリセルの最も高いしきい値電圧より高く、書き込まれた直後のＫステート中のメモリセルの最も低いしきい値電圧より低い。
リード電圧ＶＬは、書き込まれた直後のＫステート中のメモリセルの最も高いしきい値電圧より高く、書き込まれた直後のＬステート中のメモリセルの最も低いしきい値電圧より低い。
リード電圧ＶＭは、書き込まれた直後のＬステート中のメモリセルの最も高いしきい値電圧より高く、書き込まれた直後のＭステート中のメモリセルの最も低いしきい値電圧より低い。
リード電圧ＶＮは、書き込まれた直後のＭステート中のメモリセルの最も高いしきい値電圧より高く、書き込まれた直後のＮステート中のメモリセルの最も低いしきい値電圧より低い。
リード電圧ＶＯは、書き込まれた直後のＮステート中のメモリセルの最も高いしきい値電圧より高く、書き込まれた直後のＯステート中のメモリセルの最も低いしきい値電圧より低い。
リード電圧ＶＸ（Ｘは、Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、Ｈ、Ｉ、Ｊ、Ｋ、Ｌ、Ｍ、Ｎ、またはＯ）を用いたリードを、Ｘリードと表記する。また、Ｘリードのように、単一のリード電圧を用いてメモリセルの状態をセンスする処理を、シングルステートリードと表記する。Ｘリードによって得られたリードデータを、リードデータＸＲと表記する。
リード対象のメモリセル（選択メモリセル）のしきい値電圧がどの範囲にあるかが、このメモリセルのステートの割り出しに用いられる。選択メモリセルのしきい値電圧の範囲の割り出しのために、選択メモリセルが、或るリード電圧ＶＣＧＲを超えているか否かが判断される。リード電圧ＶＣＧＲ以上のしきい値電圧を有するメモリセルは、制御ゲートにおいてリード電圧ＶＣＧＲを受け取ってもオフを維持する。一方、リード電圧ＶＣＧＲ未満のしきい値電圧を有するメモリセルは、制御ゲートにおいてリード電圧ＶＣＧＲを受け取っていると、オンしている。電圧ＶＲＥＡＤは、非リード対象のメモリセルのワード線ＷＬに印加され、いずれのステートにあるメモリセルのしきい値電圧より高い。
１つのメモリセルに保持される４ビットのデータ値のうち、最上位（１桁目）のビットをトップビット、２桁目のビットをアッパービット、３桁目のビットをミドルビット、４桁目のビットをロワービットと表記する。同一のワード線ＷＬに接続されたメモリセルのトップビットの集合を、トップページと表記する。同一のワード線ＷＬに接続されたメモリセルのアッパービットの集合を、アッパーページと表記する。同一のワード線ＷＬに接続されたメモリセルのミドルビットの集合を、ミドルページと表記する。同一のワード線ＷＬに接続されたメモリセルのロワービットの集合を、ロワーページと表記する。
各ページのデータは、１５点のリード電圧のうちの複数を用いることで割り出される。例が以下に示される。
ロワービットに関しては、当該ビットのデータを保持する選択メモリセルのしきい値電圧が、リード電圧ＶＡ未満の範囲、リード電圧ＶＤ以上かつリード電圧ＶＦ未満の範囲、またはリード電圧ＶＫ以上の範囲にあると判断されると、ロワービットのデータは“１”データであると判断される。一方、当該ビットのデータを保持する選択メモリセルのしきい値電圧が、リード電圧ＶＡ以上かつリード電圧ＶＤ未満の範囲、またはリード電圧ＶＦ以上かつリード電圧ＶＫ未満にあると判断されると、ロワービットのデータは“０”データであると判断される。選択メモリセルのステートの判断のために、“０”データと判断されるステートと“１”データと判断されるステートの間の境界のリード電圧ＶＣＧＲが使用される。ロワーページリードの場合、例えば、Ａリード、Ｄリード、Ｆリード、およびＫリードが使用される。そして、リードデータＡＲ、リードデータＤＲ、リードデータＦＲ、およびリードデータＫＲの論理演算によって、選択メモリセルがどのステートにあるかが判断されることができる。
他のページについても同様である。ミドルページデータは、例えば、Ｃリード、Ｇリード、Ｉリード、およびＭリードを用いて割り出される。アッパーページデータは、例えば、Ｂリード、Ｈリード、およびＮリードを用いて割り出される。トップページデータは、例えば、Ｅリード、Ｊリード、Ｌリード、およびＯリードを用いて割り出される。
以下、或るページに保持されているデータの割り出しに必要な複数のリードは、当該ページについて必要な境界リードと称される。例えばロワーページの割り出しには、境界リードとして、Ａリード、Ｄリード、Ｆリード、およびＫリードが実行される。
境界リードの結果に基づいてデータを割り出す処理は、センスアンプモジュール１２によって実行される。
図６は、第１の実施形態のセンスアンプモジュール１２中の要素および接続を示す。センスアンプモジュール１２は、ｍ個のセンスアンプ回路ＳＡＣ、複数のデータラッチＤＬ（ＤＬ０、ＤＬ１、ＤＬ２、…ＤＬｑ（ｑは自然数））、ｍ個の演算回路ＬＣ、１つのデータラッチＸＤＬＣを含む。ｉが０からｑの各々のケースについて、データラッチＤＬｉは、ｍ個のデータラッチ回路ＤＬｉＣを含む。データラッチＸＤＬＣは、ｍ個のデータラッチ回路ＸＤＬＣを含む。データラッチ回路ＤＬＣおよびＸＤＬＣは、データを一時的に保持する。
各ビット線ＢＬは、１つのセンスアンプ回路ＳＡＣ、（ｑ＋１）個のデータラッチ回路ＤＬ０Ｃ、ＤＬ１Ｃ、ＤＬ２Ｃ、…ＤＬｑＣ、１つの演算回路ＬＣ、１つのデータラッチ回路ＸＤＬＣと接続されている。
各センスアンプ回路ＳＡＣは、データのリードの間、当該センスアンプ回路ＳＡＣと接続された１つのビット線ＢＬを介して１つの選択メモリセルと電気的に接続される。そして、各センスアンプ回路ＳＡＣは、選択メモリセルのしきい値電圧に基づいて定まる大きさの電圧を、当該センスアンプ回路ＳＡＣ中のノード上でセンスし、センスの結果に基づいて、当該センスアンプ回路ＳＡＣと電気的に接続されたメモリセルが２つの状態のいずれに属するかを判断する。メモリセルの２つの状態は、“０”データまたは“１”データとして表現され、各センスアンプ回路ＳＡＣは、リードデータが“０”データであるかまたは“１”データであるかを、当該センスアンプ回路ＳＡＣと接続されたいずれかのデータラッチ回路ＤＬＣにおいて保持する。
演算回路ＬＣは、当該演算回路ＬＣと接続されたデータラッチ回路ＤＬＣおよびＸＤＬＣ中のデータに対して論理演算を行うことができる。論理演算は、否定（ＮＯＴ）演算、論理和（ＯＲ）演算、論理積（ＡＮＤ）演算、排他的論理和（ＸＯＲ）演算、否定排他的論理和（ＸＮＯＲ）演算を含む。
例えば、リード対象のページがロワーページの場合、４つの境界リード、即ちＡリード、Ｄリード、Ｆリード、およびＫリードが実行される。センスアンプ回路ＳＡＣは、４つの境界リードによって得られた４つのセンス結果（センス値）をそれぞれ異なるデータラッチ回路ＤＬＣに格納し得る。４つのセンス結果は、具体的には、リードデータＡＲ、リードデータＤＲ、リードデータＦＲ、およびリードデータＫＲである。演算回路ＬＣは、それぞれ異なるデータラッチ回路ＤＬＣに格納されたリードデータＡＲ、リードデータＤＲ、リードデータＦＲ、およびリードデータＫＲに基づいて種々の論理演算を行うことによって、ロワーページのデータを取得し、取得されたロワーページのデータをデータラッチＸＤＬＣに格納する。
各しきい値分布は、時間経過とともに、または、アクセス毎に、変化し得る。
図７は、変化後の各しきい値分布の例を示す図である。本図では、説明を簡単にするために、ＡステートとＢステートとのみ示している。Ａステートのしきい値分布の裾野とＢステートのしきい値分布の裾野とが重なり合っている。言い換えると、Ａステートの最大値がリード電圧ＶＢを超えており、かつ、Ｂステートの最小値がリード電圧ＶＢを下回っている。しきい値電圧がＡステートに属し、かつ、しきい値電圧がリード電圧ＶＢよりも大きい、メモリセルがリードされた場合、そのメモリセルのしきい値電圧はＢステートに属するとして認識される。即ち、“１１１０”としてプログラムされたデータが“１０１０”としてリードされる。しきい値電圧がＢステートに属し、かつ、しきい値電圧がリード電圧ＶＢよりも小さい、メモリセルがリードされた場合、そのメモリセルのしきい値電圧はＡステートに属するとして認識される。即ち、“１０１０”としてプログラムされたデータが“１１１０”としてリードされる。プログラム時から変化したデータは、ＥＣＣ回路２３によってエラーとして検出され、訂正が試みられる。
しかしながら、ＥＣＣ回路２３の訂正能力には上限が存在する。メモリコントローラ２０は、エラーとして検出されるビットの数（以降、エラー数）を出来るだけ少なくするために、境界リードに使用されるリード電圧をシフトさせることができる。メモリコントローラ２０は、エラー数を最小にするリード電圧の値を、境界リードで使用されるリード電圧毎に推定する。エラー数を最小にするリード電圧を推定する処理を、推定処理と表記する。また、エラー数を最小にするリード電圧を、最適リード電圧と表記する。
図７において、Ａステートのしきい値分布とＢステートのしきい値分布との交点における電圧Ｖｂ＿ｃｒｏｓｓがリード電圧として使用された場合、データ“１１１０”がデータ“１０１０”としてリードされるエラーの数と、データ“１０１０”がデータ“１１１０”としてリードされるエラーの数と、の合計の数が最小になる。即ち、電圧Ｖｂ＿ｃｒｏｓｓは、Ｂリードの最適リード電圧である。以降、Ｘリードの最適リード電圧をＶＸ’（但しＸは、Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、Ｈ、Ｉ、Ｊ、Ｋ、Ｌ、Ｍ、Ｎ、またはＯ）と表記する。
メモリコントローラ２０は、各最適リード電圧を推定し、各最適リード電圧の推定値を用いたリードをメモリチップ１０に指示することができる。なお、各最適リード電圧の推定値は、各最適リード電圧と必ずしも一致していなくてもよい。メモリチップ１０は、メモリコントローラ２０から設定された各最適リード電圧の推定値を用いてメモリセルアレイ１１に対するリード動作を行う。以降、特にことわりがない限り、最適リード電圧の推定値を、単に、最適リード電圧と表記する。また、境界リードで使用される各リード電圧をシフトさせて実行されるリード動作を、シフトリードと表記する。
なお、メモリコントローラ２０は、任意のタイミングで推定処理を実行することができる。また、メモリコントローラ２０は、任意のタイミングをトリガとして推定処理を開始することができる。本実施形態では一例として、メモリコントローラ２０は、ＥＣＣ回路２３がエラー訂正に失敗した場合に、推定処理を実行する。
次に、推定処理の概念について説明する。
図８、図９、および図１０を用いて、各リード電圧を推定する推定処理を説明する。図８、図９、および図１０では、一例として、ロワーページのリード動作で使用される各リード電圧、つまりリード電圧ＶＡ、ＶＤ、ＶＦ、およびＶＫの最適値を推定する処理を説明する。ロワーページのリード動作で使用される各リード電圧を推定する処理を、ロワー推定処理と表記する。
ロワー推定処理においては、各リード電圧を変更（シフト）させながら複数回のシフトリードが実行される。ロワー推定処理に含まれる各シフトリードは、ロワーページを対象とした通常のリード動作と同様であり、具体的には、Ａリード、Ｄリード、Ｆリード、およびＫリードを実行することによってロワービットのデータを判定する処理である。ただし、複数回のシフトリードの夫々においては、リード電圧ＶＡ、ＶＤ、ＶＦ、およびＶＫは、それぞれシフトせしめられる。
図８は、ロワー推定処理において使用される各種リード電圧ＶＣＧＲを示している。図８の例では、５回のシフトリードが実行される。５回のシフトリードのそれぞれを、１以上５以下の重複しない整数ｘを用いて、ＳＦＴｘと表記する。シフトリードＳＦＴｘにおいては、リード電圧ＶＡとしてＳｈｉｆｔ＿ａｘが、リード電圧ＶＤとしてＳｈｉｆｔ＿ｄｘが、リード電圧ＶＦとしてＳｈｉｆｔ＿ｆｘが、リード電圧ＶＫとしてＳｈｉｆｔ＿ｋｘが、使用される。
なお、第１の実施形態では、一例として、１回のシフトリードでは、リード電圧ＶＡ、ＶＤ、ＶＦ、およびＶＫのそれぞれは、リード電圧ＶＡ、ＶＤ、ＶＦ、およびＶＫの基準とされる値から同一の量だけシフトされることとする。以降、シフト量は、特にことわりが無い限り、基準とされる値からのシフト量を意味することとする。また、５回のシフトリードに適用されるシフト量の間隔は、等間隔であることとする。
ロワー推定処理においては、シフトリードの他に、マスクデータを取得するためのリードが実行される。シフトリードのリードデータは、複数のシングルステートリードのセンス結果を用いた演算によって生成される。マスクデータは、シフトリードのリードデータから、夫々のシングルステートリードのセンス結果を分離するために使用される。マスクデータを取得するためのリードを、マスクデータリード、と表記する。
マスクデータリードにおいては、選択ワード線ＷＬに特定の電圧が印加される。特定の電圧とは、互いに隣接する２つの推定対象の最適リード電圧の間の電圧である。例えば、互いに隣接する２つの推定対象の最適リード電圧から十分に遠い電圧が特定の電圧として採用される。換言すると、ロワービットを判定するための４つのリード電圧ＡＲ、ＤＲ、ＦＲ、およびＫＲのうちの任意の１つの第１のリード電圧と、当該第１のリード電圧の次に大きい第２のリード電圧と、の間に設定された電圧が、特定の電圧として採用される。
ロワーページリードでは、リード電圧ＶＡ、ＶＤ、ＶＦ、およびＶＫが使用される。よって、ロワー推定処理においては、一例では、マスクデータリードとして、Ｃリード、Ｅリード、およびＨリードが実行される。即ち、Ｃリードのセンス結果ＣＲ、Ｅリードのセンス結果ＥＲ、およびＨリードのセンス結果ＨＲが、マスクデータとして使用される。
ロワー推定処理においては、各メモリセルのしきい値電圧が存在し得る範囲は、５回のシフトリードで使用される各リード電圧と、Ｃリードで使用されるリード電圧ＶＣと、Ｅリードで使用されるリード電圧ＶＥと、Ｈリードとで使用されるリード電圧ＶＨと、によって、合計２４個の区分（図８の（１）〜（２４））に分けられる。
図９は、５回のシフトリード（ＳＦＴ１〜ＳＦＴ５）によって得られるデータ値と、Ｃリード、Ｅリード、およびＨリードのセンス結果とを、区分毎に示している。
あるメモリセルにかかるＣリードのセンス結果ＣＲが“１（メモリセルがオン状態）”であることは、そのメモリセルのしきい値電圧がＥｒステートとＡステートとの境界付近の区分（ここでは区分（１）〜（６））に含まれていることを示す。あるメモリセルにかかるＣリードのセンス結果ＣＲが“０（メモリセルがオフ状態）”であることは、そのメモリセルのしきい値電圧が区分（１）〜（６）に含まれていないことを示す。即ち、５回のシフトリードのリードデータに対してＣリードのセンス結果ＣＲを用いてマスクすることによって、区分（１）〜（６）にしきい値電圧が含まれるメモリセルと、区分（１）〜（６）にしきい値電圧が含まれていないメモリセルと、を分離することが可能である。
区分（１）〜（６）においては、シフトリードによるリードデータが“１”であるか否かは、Ａリードのセンス結果ＡＲのみに基づいて決定される。Ａリードのセンス結果ＡＲが“１（メモリセルがオン状態）”であれば、リードデータは“１”とされる。Ａリードのセンス結果ＡＲが“０（メモリセルがオフ状態）”であれば、リードデータは“０”とされる。
よって、一例では、各シフトリードによって得られたリードデータ（ＳＦＴ１〜ＳＦＴ５）のそれぞれに対し、Ｃリードのセンス結果ＣＲとの論理積（ＡＮＤ）演算を行うことで、ＳＦＴ１〜ＳＦＴ５のそれぞれによって得られたリードデータからＡリードのセンス結果ＡＲを取得することができる。
あるメモリセルにかかるＣリードのセンス結果ＣＲが“０（メモリセルがオフ状態）”であり、かつ、そのメモリセルにかかるＥリードのセンス結果ＥＲが“１（メモリセルがオン状態）”であることは、そのメモリセルのしきい値電圧がＣステートとＤステートとの境界付近の区分（ここでは区分（７）〜（１２））に含まれていることを示す。あるメモリセルにかかるＣリードのセンス結果ＣＲが“０（メモリセルがオフ状態）”ではないか、または、そのメモリセルにかかるＥリードのセンス結果ＥＲが“１（メモリセルがオン状態）”ではないことは、そのメモリセルのしきい値電圧が区分（７）〜（１２）に含まれていないことを示す。即ち、５回のシフトリードのリードデータに対して、Ｃリードのセンス結果ＣＲとＥリードのセンス結果ＥＲとの排他的論理和（ＣＲ＾ＥＲ）を用いてマスクすることによって、区分（７）〜（１２）にしきい値電圧が含まれるメモリセルと、区分（７）〜（１２）にしきい値電圧が含まれていないメモリセルと、を分離することが可能である。
区分（７）〜（１２）においては、シフトリードによるリードデータが“１”であるか否かは、Ｄリードのセンス結果ＤＲのみに基づいて決定される。Ｄリードのセンス結果ＤＲが“１（メモリセルがオン状態）”であれば、リードデータは“０”とされる。Ｄリードのセンス結果ＤＲが“０（メモリセルがオフ状態）”であれば、リードデータは“１”とされる。
よって、一例では、各シフトリードによって得られたリードデータ（ＳＦＴ１〜ＳＦＴ５）のそれぞれに対し、Ｃリードのセンス結果ＣＲとＥリードのセンス結果ＥＲとの排他的論理和（ＣＲ＾ＥＲ）との論理積（ＡＮＤ）演算を行い、論理積演算の結果を反転することによって、ＳＦＴ１〜ＳＦＴ５のそれぞれによって得られたリードデータからＤリードのセンス結果ＤＲを取得することができる。
あるメモリセルにかかるＥリードのセンス結果ＥＲが“０（メモリセルがオフ状態）”であり、かつ、そのメモリセルにかかるＨリードのセンス結果ＨＲが“１（メモリセルがオン状態）”であることは、そのメモリセルのしきい値電圧がＥステートとＦステートとの境界付近の区分（ここでは区分（１３）〜（１８））に含まれていることを示す。あるメモリセルにかかるＥリードのセンス結果ＥＲが“０（メモリセルがオフ状態）”ではないか、または、そのメモリセルにかかるＨリードのセンス結果ＨＲが“１（メモリセルがオン状態）”ではないことは、そのメモリセルのしきい値電圧が区分（１３）〜（１８）に含まれていないことを示す。即ち、５回のシフトリードのリードデータに対して、Ｅリードのセンス結果ＥＲとＨリードのセンス結果ＨＲとの排他的論理和（ＥＲ＾ＨＲ）を用いてマスクすることによって区分（１３）〜（１８）にしきい値電圧が含まれるメモリセルと、区分（１３）〜（１８）にしきい値電圧が含まれていないメモリセルと、を分離することが可能である。
区分（１３）〜（１８）においては、シフトリードによるリードデータが“１”であるか否かは、Ｆリードのセンス結果ＦＲのみに基づいて決定される。Ｆリードのセンス結果ＦＲが“１（メモリセルがオン状態）”であれば、リードデータは“１”とされる。Ｆリードのセンス結果ＦＲが“０（メモリセルがオフ状態）”であれば、リードデータは“０”とされる。
よって、一例では、シフトリードによって得られたリードデータ（ＳＦＴ１〜ＳＦＴ５）のそれぞれに対し、Ｅリードのセンス結果ＥＲとＨリードのセンス結果ＨＲとの排他的論理和（ＥＲ＾ＨＲ）との論理積（ＡＮＤ）演算を行うことによって、ＳＦＴ１〜ＳＦＴ５のそれぞれによって得られたリードデータからＦリードのセンス結果ＦＲを取得することができる。
あるメモリセルにかかるＨリードのセンス結果ＨＲが“０（メモリセルがオフ状態）”であることは、そのメモリセルのしきい値電圧がＪステートとＫステートとの境界付近の区分（ここでは区分（１９）〜（２４））に含まれていることを示す。あるメモリセルにかかるＨリードのセンス結果ＨＲが“１（メモリセルがオン状態）”であることは、そのメモリセルのしきい値電圧が区分（１９）〜（２４）に含まれていないことを示す。即ち、５回のシフトリードのリードデータに対して、Ｈリードのセンス結果ＨＲを用いてマスクすることによって、区分（１９）〜（２４）にしきい値電圧が含まれるメモリセルと、区分（１９）〜（２４）にしきい値電圧が含まれていないメモリセルと、を分離することが可能である。
区分（１９）〜（２４）においては、シフトリードによるリードデータが“１”であるか否かは、Ｋリードのセンス結果ＫＲのみに基づいて決定される。Ｋリードのセンス結果ＫＲが“１（メモリセルがオン状態）”であれば、リードデータは“０”とされる。Ｋリードのセンス結果ＦＲが“０（メモリセルがオフ状態）”であれば、リードデータは“１とされる。
よって、一例では、各シフトリードによって得られたリードデータ（ＳＦＴ１〜ＳＦＴ５）のそれぞれに対し、Ｈリードのセンス結果ＨＲの反転との論理積（ＡＮＤ）演算を行うことによって、ＳＦＴ１〜ＳＦＴ５のそれぞれによって得られたリードデータからＫリードのセンス結果ＫＲを取得することができる。
以降、マスクデータを用いることによってシフトリードのリードデータから分離された各センス結果ＸＲを、分離データＸＲと表記する。また、シフトリードにおいてリード電圧として使用される電圧を、シフトリード電圧と表記することがある。また、シフトリードＳＦＴｉによって得られる分離データとしてのセンス結果ＸＲを、センス結果ＸＲｉ、または分離データＸＲｉ、と表記することがある。
対象のワード線ＷＬに属する複数のメモリセルは、シフトリード毎の各分離データに基づいて夫々の区分に分類される。そして、各区分に分類されたメモリセルの数が区分毎にカウントされる。区分ごとのカウントは、具体的には、次のように実行される。即ち、ある区分の両側のシフトリード電圧を用いて実行された２回のシフトリードによって得られた２つの分離データ間で、値が異なるメモリセルがカウントされる。カウントによって得られる結果が、その区分に分類されたメモリセルの数に該当する。
例えば、Ｓｈｉｆｔ＿ａｉを用いたシフトリードによって得られた分離データとしてのセンス結果ＡＲｉと、Ｓｈｉｆｔ＿ａ（ｉ＋１）を用いたシフトリードによって得られた分離データとしてのセンス結果ＡＲ（ｉ＋１）と、のそれぞれに含まれる“１（メモリセルがオン状態）”の数がカウントされる。この処理は、Ｓｈｉｆｔ＿ａｉをリード電圧として用いた場合にオン状態となるメモリセルの数と、Ｓｈｉｆｔ＿ａ（ｉ＋１）をリード電圧として用いた場合にオン状態となるメモリセルの数と、をそれぞれカウントしていることに相当する。カウント後、センス結果ＡＲｉに含まれる“１”の数と、センス結果ＡＲ（ｉ＋１）に含まれる“１”の数と、の差分が演算され、演算された差分が、Ｓｈｉｆｔ＿ａｉとＳｈｉｆｔ＿ａ（ｉ＋１）との間の区分に分類されたメモリセルの数に該当する。なお、オフ状態のメモリセルの数がカウントされてもよい。
これによって、しきい値電圧の区分毎にメモリセルの数を度数として示すヒストグラムが完成する。
図１０は、ロワー推定処理において生成されるヒストグラムの一例を示す図である。上段のグラフは、しきい値分布を示すグラフであり、中段のグラフは、各シフトリード電圧が適用された場合にオン状態のメモリセルの数を示すグラフであり、下段のグラフは、ヒストグラムである。
図１０に示されるように、ロワー推定処理によれば、リード電圧ＶＡ、ＶＤ、ＶＦ、およびＶＫのそれぞれについてヒストグラムが生成される。当該ヒストグラムは、しきい値電圧の分布と対応する。よって、各ヒストグラムにおいて、度数が極小値となる区分から、最適リード電圧ＶＡ’、ＶＤ’、ＶＦ’、ＶＫ’が夫々個別に推定される。例えば、度数が極小値となる区分に隣接する２つの区分の度数の内分比によって、最適リード電圧の推定値が演算される。なお、最適リード電圧の演算方法はこれに限定されない。
ミドルページ、アッパーページ、およびトップページの各リード動作で使用されるリード電圧を推定する処理は、上記したロワー推定処理と類似した方法で実行される。ミドルページ、アッパーページ、およびトップページの各リード動作で使用されるリード電圧を推定する処理について簡略的に説明する。
ミドルページのリード動作で使用される各リード電圧を推定する処理を、ミドル推定処理と表記する。ミドル推定処理は下記のようにして実行される。
ミドル推定処理においては、ロワー推定処理と同様に、各リード電圧を変更（シフト）させながら複数回のシフトリードが実行される。ミドル推定処理に含まれる各シフトリードは、ミドルページを対象とした通常のリード動作と同様であり、具体的には、Ｃリード、Ｇリード、Ｉリード、およびＭリードを実行することによってミドルビットのデータを判定する処理である。ただし、複数回のシフトリードの夫々においては、リード電圧ＶＣ、ＶＧ、ＶＩ、およびＶＭは、それぞれシフトせしめられる。
図１１は、ミドル推定処理において使用される各種リード電圧ＶＣＧＲを示している。図１１の例では、５回のシフトリードが実行される。５回のシフトリードのそれぞれをＳＦＴｘ（ただしｘは１から５までの重複しない整数）と表記する。シフトリードＳＦＴｘにおいては、リード電圧ＶＣとしてＳｈｉｆｔ＿ｃｘが、リード電圧ＶＧとしてＳｈｉｆｔ＿ｇｘが、リード電圧ＶＩとしてＳｈｉｆｔ＿ｉｘが、リード電圧ＶＭとしてＳｈｉｆｔ＿ｍｘが、使用される。
ミドル推定処理においては、マスクデータリードとして、例えば、Ｅリード、Ｈリード、およびＫリードが実行される。即ち、Ｅリードのセンス結果ＥＲ、Ｈリードのセンス結果ＨＲ、およびＫリードのセンス結果ＫＲが、マスクデータとして使用される。
ミドル推定処理においては、各メモリセルのしきい値電圧が存在し得る範囲は、５回のシフトリードで使用される各リード電圧と、Ｅリードで使用されるリード電圧ＶＥと、Ｈリードで使用されるリード電圧ＶＨと、Ｋリードとで使用されるリード電圧ＶＫと、によって、合計２４個の区分（図１１の（２５）〜（４８））に分けられる。
図１２は、ミドル推定処理における５回のシフトリード（ＳＦＴ１〜ＳＦＴ５）によって得られるデータ値と、Ｅリード、Ｈリード、およびＫリードのセンス結果とを、区分毎に示している。本図を用いて、ミドル推定処理における分離データの取得方法を説明する。
あるメモリセルにかかるＥリードのセンス結果ＥＲが“１（メモリセルがオン状態）”であることは、そのメモリセルのしきい値電圧がＢステートとＣステートとの境界付近の区分（ここでは区分（２５）〜（３０））に含まれていることを示す。区分（２５）〜（３０）においては、シフトリードによるリードデータが“１”であるか否かは、Ｃリードのセンス結果ＣＲのみに基づいて決定される。Ｃリードのセンス結果ＣＲが“１（メモリセルがオン状態）”であれば、リードデータは“１”とされる。Ｃリードのセンス結果ＣＲが“０（メモリセルがオフ状態）”であれば、リードデータは“０”とされる。
よって、一例では、各シフトリードによって得られたリードデータ（ＳＦＴ１〜ＳＦＴ５）のそれぞれに対し、Ｅリードのセンス結果ＥＲとの論理積（ＡＮＤ）演算を行うことで、ＳＦＴ１〜ＳＦＴ５のそれぞれによって得られたリードデータからＣリードのセンス結果ＣＲを分離データとして取得することができる。
あるメモリセルにかかるＥリードのセンス結果ＥＲが“０（メモリセルがオフ状態）”であり、かつ、そのメモリセルにかかるＨリードのセンス結果ＨＲが“１（メモリセルがオン状態）”であることは、そのメモリセルのしきい値電圧がＦステートとＧステートとの境界付近の区分（ここでは区分（３１）〜（３６））に含まれていることを示す。区分（３１）〜（３６）においては、シフトリードによるリードデータが“１”であるか否かは、Ｇリードのセンス結果ＧＲのみに基づいて決定される。Ｇリードのセンス結果ＧＲが“１（メモリセルがオン状態）”であれば、リードデータは“０”とされる。Ｇリードのセンス結果ＧＲが“０（メモリセルがオフ状態）”であれば、リードデータは“１”とされる。
よって、一例では、各シフトリードによって得られたリードデータ（ＳＦＴ１〜ＳＦＴ５）のそれぞれに対し、Ｅリードのセンス結果ＥＲとＨリードのセンス結果ＨＲとの排他的論理和（ＥＲ＾ＨＲ）との論理積（ＡＮＤ）演算を行い、論理積演算の結果を反転することによって、ＳＦＴ１〜ＳＦＴ５のそれぞれによって得られたリードデータからＧリードのセンス結果ＧＲを分離データとして取得することができる。
あるメモリセルにかかるＨリードのセンス結果ＨＲが“０（メモリセルがオフ状態）”であり、かつ、そのメモリセルにかかるＫリードのセンス結果ＫＲが“１（メモリセルがオン状態）”であることは、そのメモリセルのしきい値電圧がＨステートとＩステートとの境界付近の区分（ここでは区分（３７）〜（４２））に含まれていることを示す。区分（３７）〜（４２）においては、シフトリードによるリードデータが“１”であるか否かは、Ｉリードのセンス結果ＩＲのみに基づいて決定される。Ｉリードのセンス結果ＩＲが“１（メモリセルがオン状態）”であれば、リードデータは“１”とされる。Ｉリードのセンス結果ＩＲが“０（メモリセルがオフ状態）”であれば、リードデータは“０”とされる。
よって、一例では、シフトリードによって得られたリードデータ（ＳＦＴ１〜ＳＦＴ５）のそれぞれに対し、Ｈリードのセンス結果ＨＲとＫリードのセンス結果ＫＲとの排他的論理和（ＨＲ＾ＫＲ）との論理積（ＡＮＤ）演算を行うことによって、ＳＦＴ１〜ＳＦＴ５のそれぞれによって得られたリードデータからＩリードのセンス結果ＩＲを分離データとして取得することができる。
あるメモリセルにかかるＫリードのセンス結果ＫＲが“０（メモリセルがオフ状態）”であることは、そのメモリセルのしきい値電圧がＬステートとＭステートとの境界付近の区分（ここでは区分（４３）〜（４８））に含まれていることを示す。区分（４３）〜（４８）においては、シフトリードによるリードデータが“１”であるか否かは、Ｍリードのセンス結果ＭＲのみに基づいて決定される。Ｍリードのセンス結果ＭＲが“１（メモリセルがオン状態）”であれば、リードデータは“０”とされる。Ｍリードのセンス結果ＭＲが“０（メモリセルがオフ状態）”であれば、リードデータは“１”とされる。
よって、一例では、各シフトリードによって得られたリードデータ（ＳＦＴ１〜ＳＦＴ５）のそれぞれに対し、Ｋリードのセンス結果ＫＲの反転との論理積（ＡＮＤ）演算を行うことによって、ＳＦＴ１〜ＳＦＴ５のそれぞれによって得られたリードデータからＭリードのセンス結果ＭＲを分離データとして取得することができる。
ミドル推定処理においても、ロワー推定処理の際と同様の手順で、分離データＣＲ、ＧＲ、ＩＲ、ＭＲのそれぞれについて“１（メモリセルがオン状態）”の数がカウントされ、カウント結果に基づいて、リード電圧ＶＣ、ＶＧ、ＶＩ、およびＶＭのそれぞれについてヒストグラムが生成される。そして、リード電圧ＶＣ、ＶＧ、ＶＩ、およびＶＭにかかるヒストグラムに基づいて、最適リード電圧ＶＣ’、ＶＧ’、ＶＩ’、ＶＭ’が夫々個別に推定される。
続いて、アッパーページのリード動作で使用される各リード電圧を推定する処理について説明する。アッパーページのリード動作で使用される各リード電圧を推定する処理を、アッパー推定処理と表記する。アッパー推定処理は下記のようにして実行される。
アッパー推定処理においては、ロワー推定処理やミドル推定処理と同様に、各リード電圧を変更（シフト）させながら複数回のシフトリードが実行される。アッパー推定処理に含まれる各シフトリードは、アッパーページを対象とした通常のリード動作と同様であり、具体的には、Ｂリード、Ｈリード、およびＮリードを実行することによってアッパービットのデータを判定する処理である。ただし、複数回のシフトリードの夫々においては、リード電圧ＶＢ、ＶＨ、およびＶＮは、それぞれシフトせしめられる。
図１３は、アッパー推定処理において使用される各種リード電圧ＶＣＧＲを示している。図１３の例では、５回のシフトリードが実行される。５回のシフトリードのそれぞれをＳＦＴｘ（ただしｘは１から５までの重複しない整数）と表記する。シフトリードＳＦＴｘにおいては、リード電圧ＶＢとしてＳｈｉｆｔ＿ｂｘが、リード電圧ＶＨとしてＳｈｉｆｔ＿ｈｘが、リード電圧ＶＮとしてＳｈｉｆｔ＿ｎｘが、使用される。
アッパー推定処理においては、マスクデータリードとして、例えば、ＥリードおよびＫリードが実行される。即ち、Ｅリードのセンス結果ＥＲ、およびＫリードのセンス結果ＫＲが、マスクデータとして使用される。
アッパー推定処理においては、各メモリセルのしきい値電圧が存在し得る範囲は、５回のシフトリードで使用される各リード電圧と、Ｅリードで使用されるリード電圧ＶＥと、Ｋリードとで使用されるリード電圧ＶＫと、によって、合計１８個の区分（図１３の（４９）〜（６６））に分けられる。
図１４は、アッパー推定処理における５回のシフトリード（ＳＦＴ１〜ＳＦＴ５）によって得られるデータ値と、ＥリードおよびＫリードのセンス結果とを、区分毎に示している。本図を用いて、アッパー推定処理における分離データの取得方法を説明する。
あるメモリセルにかかるＥリードのセンス結果ＥＲが“１（メモリセルがオン状態）”であることは、そのメモリセルのしきい値電圧がＡステートとＢステートとの境界付近の区分（ここでは区分（４９）〜（５４））に含まれていることを示す。区分（４９）〜（５４）においては、シフトリードによるリードデータが“１”であるか否かは、Ｂリードのセンス結果ＢＲのみに基づいて決定される。Ｂリードのセンス結果ＢＲが“１（メモリセルがオン状態）”であれば、リードデータは“１”とされる。Ｂリードのセンス結果ＢＲが“０（メモリセルがオフ状態）”であれば、リードデータは“０”とされる。
よって、一例では、各シフトリードによって得られたリードデータ（ＳＦＴ１〜ＳＦＴ５）のそれぞれに対し、Ｅリードのセンス結果ＥＲとの論理積（ＡＮＤ）演算を行うことで、ＳＦＴ１〜ＳＦＴ５のそれぞれによって得られたリードデータからＢリードのセンス結果ＢＲを分離データとして取得することができる。
あるメモリセルにかかるＥリードのセンス結果ＥＲが“０（メモリセルがオフ状態）”であり、かつ、そのメモリセルにかかるＫリードのセンス結果ＫＲが“１（メモリセルがオン状態）”であることは、そのメモリセルのしきい値電圧がＧステートとＨステートとの境界付近の区分（ここでは区分（５５）〜（６０））に含まれていることを示す。区分（５５）〜（６０）においては、シフトリードによるリードデータが“１”であるか否かは、Ｈリードのセンス結果ＨＲのみに基づいて決定される。Ｈリードのセンス結果ＨＲが“１（メモリセルがオン状態）”であれば、リードデータは“０”とされる。Ｈリードのセンス結果ＨＲが“０（メモリセルがオフ状態）”であれば、リードデータは“１”とされる。
よって、一例では、各シフトリードによって得られたリードデータ（ＳＦＴ１〜ＳＦＴ５）のそれぞれに対し、Ｅリードのセンス結果ＥＲとＫリードのセンス結果ＫＲとの排他的論理和（ＥＲ＾ＫＲ）との論理積（ＡＮＤ）演算を行い、論理積演算の結果を反転することによって、ＳＦＴ１〜ＳＦＴ５のそれぞれによって得られたリードデータからＨリードのセンス結果ＨＲを分離データとして取得することができる。
あるメモリセルにかかるＫリードのセンス結果ＫＲが“０（メモリセルがオフ状態）”であることは、そのメモリセルのしきい値電圧がＭステートとＮステートとの境界付近の区分（ここでは区分（６１）〜（６６））に含まれていることを示す。区分（６１）〜（６６）においては、シフトリードによるリードデータが“１”であるか否かは、Ｎリードのセンス結果ＮＲのみに基づいて決定される。Ｎリードのセンス結果ＭＲが“１（メモリセルがオン状態）”であれば、リードデータは“１”とされる。Ｎリードのセンス結果ＮＲが“０（メモリセルがオフ状態）”であれば、リードデータは“０”とされる。
よって、一例では、各シフトリードによって得られたリードデータ（ＳＦＴ１〜ＳＦＴ５）のそれぞれに対し、Ｋリードのセンス結果ＫＲの反転との論理積（ＡＮＤ）演算を行うことによって、ＳＦＴ１〜ＳＦＴ５のそれぞれによって得られたリードデータからＮリードのセンス結果ＮＲを分離データとして取得することができる。
アッパー推定処理においても、ロワー推定処理の際と同様の手順で、分離データＢＲ、ＨＲ、ＮＲのそれぞれについて“１（メモリセルがオン状態）”の数がカウントされ、カウント結果に基づいて、リード電圧ＶＢ、ＶＨ、およびＶＮのそれぞれについてヒストグラムが生成される。そして、リード電圧ＶＢ、ＶＨ、およびＶＮにかかるヒストグラムに基づいて、最適リード電圧ＶＢ’、ＶＨ’、ＶＮ’が夫々個別に推定される。
続いて、トップページのリード動作で使用される各リード電圧を推定する処理について説明する。トップページのリード動作で使用される各リード電圧を推定する処理を、トップ推定処理と表記する。トップ推定処理は下記のようにして実行される。
トップ推定処理においては、ロワー推定処理、ミドル推定処理、およびアッパー推定処理と同様に、各リード電圧を変更（シフト）させながら複数回のシフトリードが実行される。トップ推定処理に含まれる各シフトリードは、トップページを対象とした通常のリード動作と同様であり、具体的には、Ｅリード、Ｊリード、Ｌリード、およびＯリードを実行することによってトップビットのデータを判定する処理である。ただし、複数回のシフトリードの夫々においては、リード電圧ＶＥ、ＶＪ、ＶＬ、およびＶＯは、それぞれシフトせしめられる。
図１５は、トップ推定処理において使用される各種リード電圧ＶＣＧＲを示している。図１５の例では、５回のシフトリードが実行される。５回のシフトリードのそれぞれをＳＦＴｘ（ただしｘは１から５までの重複しない整数）と表記する。シフトリードＳＦＴｘにおいては、リード電圧ＶＥとしてＳｈｉｆｔ＿ｅｘが、リード電圧ＶＪとしてＳｈｉｆｔ＿ｊｘが、リード電圧ＶＬとしてＳｈｉｆｔ＿ｌｘが、リード電圧ＶＯとしてＳｈｉｆｔ＿ｏｘが、使用される。
トップ推定処理においては、マスクデータリードとして、例えば、Ｈリード、Ｋリード、およびＭリードが実行される。即ち、Ｈリードのセンス結果ＨＲ、Ｋリードのセンス結果ＫＲ、およびＭリードのセンス結果ＭＲが、マスクデータとして使用される。
トップ推定処理においては、各メモリセルのしきい値電圧が存在し得る範囲は、５回のシフトリードで使用される各リード電圧と、Ｈリードで使用されるリード電圧ＶＨ、Ｋリードで使用されるリード電圧ＶＫ、およびＭリードで使用されるリード電圧ＶＭと、によって、合計２４個の区分（図１５の（６７）〜（９０））に分けられる。
図１６は、トップ推定処理における５回のシフトリード（ＳＦＴ１〜ＳＦＴ５）によって得られるデータ値と、Ｈリード、Ｋリード、およびＭリードのセンス結果とを、区分毎に示している。本図を用いて、トップ推定処理における分離データの取得方法を説明する。
あるメモリセルにかかるＨリードのセンス結果ＨＲが“１（メモリセルがオン状態）”であることは、そのメモリセルのしきい値電圧がＤステートとＥステートとの境界付近の区分（ここでは区分（６７）〜（７２））に含まれていることを示す。区分（６７）〜（７２）においては、シフトリードによるリードデータが“１”であるか否かは、Ｅリードのセンス結果ＥＲのみに基づいて決定される。Ｅリードのセンス結果ＥＲが“１（メモリセルがオン状態）”であれば、リードデータは“１”とされる。Ｅリードのセンス結果ＥＲが“０（メモリセルがオフ状態）”であれば、リードデータは“０”とされる。
よって、一例では、各シフトリードによって得られたリードデータ（ＳＦＴ１〜ＳＦＴ５）のそれぞれに対し、Ｈリードのセンス結果ＨＲとの論理積（ＡＮＤ）演算を行うことで、ＳＦＴ１〜ＳＦＴ５のそれぞれによって得られたリードデータからＥリードのセンス結果ＥＲを分離データとして取得することができる。
あるメモリセルにかかるＨリードのセンス結果ＨＲが“０（メモリセルがオフ状態）”であり、かつ、そのメモリセルにかかるＫリードのセンス結果ＫＲが“１（メモリセルがオン状態）”であることは、そのメモリセルのしきい値電圧がＩステートとＪステートとの境界付近の区分（ここでは区分（７３）〜（７８））に含まれていることを示す。区分（７３）〜（７８）においては、シフトリードによるリードデータが“１”であるか否かは、Ｊリードのセンス結果ＪＲのみに基づいて決定される。Ｊリードのセンス結果ＪＲが“１（メモリセルがオン状態）”であれば、リードデータは“０”とされる。Ｊリードのセンス結果ＪＲが“０（メモリセルがオフ状態）”であれば、リードデータは“１”とされる。
よって、一例では、各シフトリードによって得られたリードデータ（ＳＦＴ１〜ＳＦＴ５）のそれぞれに対し、Ｈリードのセンス結果ＨＲとＫリードのセンス結果ＫＲとの排他的論理和（ＨＲ＾ＫＲ）との論理積（ＡＮＤ）演算を行い、論理積演算の結果を反転することによって、ＳＦＴ１〜ＳＦＴ５のそれぞれによって得られたリードデータからＪリードのセンス結果ＪＲを分離データとして取得することができる。
あるメモリセルにかかるＫリードのセンス結果ＫＲが“０（メモリセルがオフ状態）”であり、かつ、そのメモリセルにかかるＭリードのセンス結果ＭＲが“１（メモリセルがオン状態）”であることは、そのメモリセルのしきい値電圧がＫステートとＬステートとの境界付近の区分（ここでは区分（７９）〜（８４））に含まれていることを示す。区分（７９）〜（８４）においては、シフトリードによるリードデータが“１”であるか否かは、Ｌリードのセンス結果ＬＲのみに基づいて決定される。Ｌリードのセンス結果ＬＲが“１（メモリセルがオン状態）”であれば、リードデータは“１”とされる。Ｌリードのセンス結果ＬＲが“０（メモリセルがオフ状態）”であれば、リードデータは“０”とされる。
よって、一例では、シフトリードによって得られたリードデータ（ＳＦＴ１〜ＳＦＴ５）のそれぞれに対し、Ｋリードのセンス結果ＫＲとＭリードのセンス結果ＭＲとの排他的論理和（ＫＲ＾ＭＲ）との論理積（ＡＮＤ）演算を行うことによって、ＳＦＴ１〜ＳＦＴ５のそれぞれによって得られたリードデータからＬリードのセンス結果ＬＲを分離データとして取得することができる。
あるメモリセルにかかるＭリードのセンス結果ＭＲが“０（メモリセルがオフ状態）”であることは、そのメモリセルのしきい値電圧がＮステートとＯステートとの境界付近の区分（ここでは区分（８５）〜（９０））に含まれていることを示す。区分（８５）〜（９０）においては、シフトリードによるリードデータが“１”であるか否かは、Ｏリードのセンス結果ＯＲのみに基づいて決定される。Ｏリードのセンス結果ＯＲが“１（メモリセルがオン状態）”であれば、リードデータは“０”とされる。Ｏリードのセンス結果ＯＲが“０（メモリセルがオフ状態）”であれば、リードデータは“１”とされる。
よって、一例では、各シフトリードによって得られたリードデータ（ＳＦＴ１〜ＳＦＴ５）のそれぞれに対し、Ｍリードのセンス結果ＭＲの反転との論理積（ＡＮＤ）演算を行うことによって、ＳＦＴ１〜ＳＦＴ５のそれぞれによって得られたリードデータからＯリードのセンス結果ＯＲを分離データとして取得することができる。
トップ推定処理においても、ロワー推定処理の際と同様の手順で、分離データＥＲ、ＪＲ、ＬＲ、ＯＲのそれぞれについて“１（メモリセルがオン状態）”の数がカウントされ、カウント結果に基づいて、リード電圧ＶＥ、ＶＪ、ＶＬ、およびＶＯのそれぞれについてヒストグラムが生成される。そして、リード電圧ＶＥ、ＶＪ、ＶＬ、およびＶＯにかかるヒストグラムに基づいて、最適リード電圧ＶＥ’、ＶＪ’、ＶＬ’、ＶＯ’が夫々個別に推定される。
メモリコントローラ２０は、上記のようにして得られた最適リード電圧の推定値をリード電圧ＶＣＧＲとして用いたリード動作をメモリチップ１０に実行させることで、リードデータに含まれるエラー数を抑制することができる。
このように、推定処理においては、ヒストグラムを生成するために、複数回のシフトリードが実行される。上記の例では、４つのビンを有するヒストグラムを生成するために、５回のシフトリードが実行された。必要なシフトリードの回数は、必要とされるヒストグラムのビンの数に応じて増加する。しかしながら、必要なシフトリードの回数に応じて、推定処理に要する時間が増加する。
第１の実施形態では、推定処理において、プレーンＰ０とプレーンＰ１とが並列にシフトリードを実行するマルチプレーンリード動作が実行される。これによって、必要な回数のシフトリードの実行に要する時間が短縮される。なお、以降では、マルチプレーンリード動作を、ＭＰＲと略す場合がある。
図１７は、第１の実施形態の推定処理の特徴の１つを説明するための模式的な図である。本図に示されるように、ＳＦＴ１、ＳＦＴ２、およびＳＦＴ３は、プレーンＰ０に対して実行され、ＳＦＴ４、およびＳＦＴ５は、プレーンＰ１に対して実行される。そして、ＳＦＴ１およびＳＦＴ５は、１回目のマルチプレーンリード動作によって並列に実行される。ＳＦＴ２およびＳＦＴ４は、２回目のマルチプレーンリード動作によって並列に実行される。
これによって、ＳＦＴ１〜５の５回分のシフトリードによる分離データＸＲは、２回のマルチプレーンリード動作と、１回のシングルプレーンリード動作とによって取得される。マルチプレーンリード動作では、プレーンＰ０およびＰ１に対して並列にシフトリードが実行される。よって、ＳＦＴ１〜５の５回分のシフトリードをすべてシングルプレーンリード動作で実行する場合に比べて、ＳＦＴ１〜５の５回分のシフトリードに要する時間が短縮される。
マルチプレーンリード動作を利用した５回分のシフトリードからシフトリード毎に分離データＸＲが取得される。そして、分離データＸＲに含まれるデータ“１”の数がカウントされることによって、リード電圧に対するオン状態のメモリセルの数がカウントされる。そして、リード電圧に対するオン状態のメモリセルの数をカウントの結果に基づいてヒストグラム１００が作成される。
なお、プレーンＰ０に含まれるメモリセルのしきい値電圧の分布とプレーンＰ１に含まれるメモリセルのしきい値電圧の分布との間でオフセットが生じる場合がある。当該オフセットが生じている場合には、メモリコントローラ２０は、プレーンＰ０およびプレーンＰ１のうちの一方にかかるデータ“１”の数のカウント結果に当該オフセットに対応した量を加算または減算することで、当該オフセットを補償してもよい。
続いて、推定処理において使用される各種のコマンドシーケンスを説明する。
図１８は、複数のプレーンに対するシングルステートリードをマルチプレーンリード動作（ＭＰＲ）によって実現するためのコマンドシーケンスの一例を示す図である。このコマンドシーケンスを、シングルステートリード（ＭＰＲ）のコマンドシーケンスと表記する。
図１８に示されるように、シングルステートリード（ＭＰＲ）のコマンドシーケンスは、ｘｘｈ、ｙｙｈ、００ｈ、アドレス情報、および３２ｈ（または３０ｈ）からなるサブセットを２つ含む。２つのサブセットによって、２つのプレーンに対するシングルステートリードが指示される。
各サブセットの最初に送られるｘｘｈは、シングルステートリードを意味するプレフィックスコマンドである。ｘｘｈに後続するｙｙｈは、シングルステートリードで使用されるリード電圧を指定するコマンドである。ｙｙｈに後続する００ｈは、リードの対象を示すアドレス情報の送信を予告するコマンドである。００ｈに後続するアドレスは、リードの対象を示すアドレス情報である。
最初のサブセットの末尾に送られる３２ｈは、複数のプレーンに対する並列の動作を指示するコマンドであり、これまで送信されたコマンド及びアドレス情報が１つのプレーンに対応するものであることを示している。メモリチップ１０は、３２ｈを受信すると、レディ状態からビジー状態になり、続けてビジー状態からレディ状態になる。この動作は、メモリチップ１０がメモリコントローラ２０に対して続けてコマンドを受信可能であること示すものである。
２番目のサブセットの末尾に送られる３０ｈは、動作の開始を指示するものである。メモリチップ１０は、３０ｈを受信すると、最初のサブセットによって指示されたプレーンＰ０に対するシングルステートリードと、２番目のサブセットによって指示されたプレーンＰ１に対するシングルステートリードと、を同時に開始する。メモリチップ１０は、プレーンＰ０に対するシングルステートリードと、プレーンＰ１に対するシングルステートリードと、が終了するまで、ビジー状態を維持する。
図１９は、メモリチップ１０からデータを取得するためのコマンドシーケンスの一例を示す図である。このコマンドシーケンスを、データ出力のコマンドシーケンスと表記する。
データ出力のコマンドシーケンスの最初に送られる０５ｈは、データ出力を意味するプレフィックスコマンドである。０５ｈに後続するアドレスは、データラッチＸＤＬＣに格納されているリードデータのうちの、出力対象の部分の先頭位置を示すアドレス情報である。Ｅ０ｈは、データ出力の開始を指示するコマンドである。メモリチップ１０にＥ０ｈを送信した後、メモリコントローラ２０は、データラッチＸＤＬＣに格納されたリードデータの一部または全部を、リードイネーブル信号／ＲＥをトグルするなどによって取得することができる（Ｄａｔａ ｏｕｔ）。
メモリコントローラ２０は、それぞれ異なるプレーンから読み出された複数のリードデータを取得する場合には、データ出力のコマンドシーケンスを、プレーン毎に実行する。
シフトリードは、シフト量が設定された後に実行される。図２０は、シフト量を設定するためのコマンドシーケンスの一例を示す図である。このコマンドシーケンスは、パラメータレジスタ３３に値を設定するためのコマンドシーケンスであり、パラメータレジスタ３３に値を設定することは、セットフィーチャと称される。シフト量は、パラメータの１つとしてパラメータレジスタ３３に設定される。よって、シフト量の設定は、セットフィーチャの一種である。図２０のコマンドシーケンスを、セットフィーチャのコマンドシーケンスと表記する。
セットフィーチャのコマンドシーケンスの最初に送信されるＤ５ｈは、セットフィーチャを意味するプレフィックスコマンドである。Ｄ５ｈに後続するＡ１は、ＬＵＮアドレスである。Ａ１に後続するＡ２は、セットフィーチャで使用されるパラメータレジスタ３３のアドレス情報である。設定を変更するパラメータに応じた固有のレジスタアドレスが指定される必要がある。シフト量の設定の場合、シフト量が格納されるアドレスが、Ａ２として送られる。プレーンＰ０用のパラメータレジスタ３３ＡおよびプレーンＰ１用のパラメータレジスタ３３Ｂのうちの格納先は、Ａ２によって指定されることが可能である。Ａ２に後続するＰＲＭは、パラメータとして設定される値である。シフト量の設定の場合、Ａ２の後に、パラメータＰＲＭとして、シフト量が送られる。メモリチップ１０は、当該コマンドシーケンスを受信すると、Ａ２に後続するＰＲＭをパラメータレジスタ３３に格納する。メモリチップ１０は、パラメータレジスタ３３へのデータの格納が終了するまで、ビジー状態を維持する。
シフト量が設定された後のリード動作では、そのリード動作がマルチプレーンリード動作であるか否かにかかわらず、設定されたシフト量が使用される。即ち、シフトリードは、シフト量の設定の後に通常のリード動作を実行することで実現される。
図２１は、複数のプレーンに対するリード動作をマルチプレーンリード動作によって実現するためのコマンドシーケンスの一例を示す図である。本図に示されるコマンドシーケンスは、通常のリード動作をマルチプレーンリード動作によって実行するためのものであるが、第１の実施形態では、当該コマンドシーケンスはシフトリードにおいて用いられる。よって、本図に示されるコマンドシーケンスを、シフトリード（ＭＰＲ）のコマンドシーケンスと表記する。
図２１に示されるように、シフトリード（ＭＰＲ）のコマンドシーケンスは、ＰＣ（またはＰＣ’）、００ｈ、アドレス情報、および３２ｈ（または３０ｈ）からなるサブセットを２つ含む。２つのサブセットによって、２つのプレーンに対するリード動作が指示される。
各サブセットの最初に送られるＰＣ（またはＰＣ’）は、トップページ、アッパーページ、ミドルページ、およびロワーページのうちの一つを選択するコマンドであり、選択されたページに対するリードを指示するものである。ここでは、ロワーページが対象とされているので、ＰＣおよびＰＣ’のそれぞれとしてロワーページを示す値が送信される。ＰＣ（またはＰＣ’）に後続する００ｈは、リードの対象を示すアドレス情報の送信を予告するコマンドである。００ｈに後続するアドレスは、リードの対象を示すアドレス情報である。
最初のサブセットの末尾に送られる３２ｈは、マルチプレーン動作を指示するコマンドであり、これまで送信されたコマンド及びアドレス情報が１つのプレーンに対応するものであることを示している。メモリチップ１０は、３２ｈを受信すると、レディ状態からビジー状態になり、続けてビジー状態からレディ状態になる。この動作は、メモリチップ１０がメモリコントローラ２０に対して続けてコマンドを受信可能であること示すものである。
２番目のサブセットの末尾に送られる３０ｈは、動作の開始を指示するものである。メモリチップ１０は、３０ｈを受信すると、最初のサブセットによって指示されたプレーンＰ０に対するリード動作と、２番目のサブセットによって指示されたプレーンＰ１に対するリード動作と、を同時に開始する。メモリチップ１０は、プレーンＰ０に対するリード動作と、プレーンＰ１に対するリード動作と、が終了するまで、ビジー状態を維持する。
マルチプレーンリード動作によって各プレーンのデータラッチＸＤＬＣに格納されたリードデータは、データ出力のコマンドシーケンスによってメモリチップ１０からメモリコントローラ２０に取得される。データ出力のコマンドシーケンスは、プレーン毎に送信される。
続いて、図２２〜図２６を参照して、第１の実施形態にかかるメモリシステム１の動作を説明する。ここでは一例として、プレーンＰ０の或るロワーページからデータをリードする際の処理を説明する。プレーンＰ０をプレーンＰ１と読み替え、かつプレーンＰ１をプレーンＰ０と読み替えることによって、図２２〜図２６に示される動作は、プレーンＰ１からデータをリードする際の処理として理解することが可能である。また、読み出し対象のページがロワーページ以外である場合には、必要なマスクデータ、または、境界リードのためのリード電圧が異なる以外を除き、図２２〜図２６に示される動作と同様の動作が実行される。
なお、リード対象のロワーページが属するワード線を対象ワード線と表記する。また、対象ワード線が属するブロックを、対象ブロックと表記する。
図２２は、第１の実施形態にかかるメモリシステム１の動作の一例の概略を示すフローチャートである。まず、メモリコントローラ２０は、プレーンＰ０に含まれるリードの対象のロワーページからのリードをメモリチップ１０に実行させる（Ｓ１０１）。対象ワード線から読み出されたリードデータは、データラッチＸＤＬＣを介してメモリコントローラ２０に送られる。
メモリコントローラ２０は、リードデータを受け取ると、ＥＣＣ回路２３を制御して、リードデータに対して誤り訂正を試みる（Ｓ１０２）。そして、メモリコントローラ２０は、誤り訂正が成功したか否かを判定する（Ｓ１０３）。誤り訂正が成功するとは、リードデータに誤りが含まれていないか、またはリードデータに含まれていた誤りが訂正されて、誤りを含まないリードデータが得られることである。
誤り訂正が成功した場合（Ｓ１０３：Ｙｅｓ）、動作が終了する。誤り訂正が失敗した場合（Ｓ１０３：Ｎｏ）、メモリコントローラ２０は、リード電圧の調整を実行する（Ｓ１０４）。Ｓ１０４の処理の詳細については後述する。
Ｓ１０４に続いて、メモリコントローラ２０は、調整後のリード電圧を用いたシフトリードをメモリチップ１０に実行させる（Ｓ１０５）。つまり、対象ワード線に記憶されたロワーページのリードを、調整後のリード電圧を用いてリトライする。リードデータは、データラッチＸＤＬＣを介してメモリコントローラ２０に送られる。
メモリコントローラ２０は、リードデータを受け取ると、Ｓ１０２と同様の方法で誤り訂正を試みる（Ｓ１０６）。そして、メモリコントローラ２０は、誤り訂正が成功したか否かを判定する（Ｓ１０７）。誤り訂正が成功した場合（Ｓ１０７：Ｙｅｓ）、動作が終了する。誤り訂正が失敗した場合（Ｓ１０７：Ｎｏ）、メモリコントローラ２０は、他の任意の方法で誤り訂正を実行し（Ｓ１０８）、動作が終了する。
図２３は、第１の実施形態にかかるリード電圧の調整の動作、つまり図２２のＳ１０４の処理の一例を示すフローチャートである。
まず、メモリコントローラ２０は、プレーンＰ０の対象ブロックと対をなすプレーンＰ１のブロックを特定する（Ｓ２０１）。
例えば、所属するプレーンが異なる複数のブロックは、１つの論理ブロックとしてまとめて管理され得る。メモリコントローラ２０は、１つの論理ブロックを構成する複数のブロックに対して各種動作を一括に実行することができる。つまり、例えば、ライト動作やイレース動作が論理ブロック単位で実行され得る。
図２４は、論理ブロックの構成の一例を説明するための模式的な図である。本図の例では、Ｃｈｉｐ０〜Ｃｈｉｐ７までの７個のメモリチップ１０がメモリシステム１に具備されている。そして、各メモリチップ１０の２つのプレーンから同一番号のブロックが１個ずつ選択されて、選択されたブロックの集合によって、１つの論理ブロックが構成されている。本図の例では、１つの論理ブロックを構成する複数のブロックのブロック番号はそれぞれ等しいこととしているが、１つの論理ブロックを構成する複数のブロックのブロック番号は等しくなくてもよい。
１つの論理ブロックに対するライトの際には、当該論理ブロックを構成する複数のブロックのそれぞれから１つ選択されたページの集合に対してライトが実行される。複数のブロックのそれぞれからは、同一のページ番号で識別されるページが選択される。そして、各メモリチップ１０では、複数のプレーンのそれぞれに含まれる、当該論理ブロックのメンバーのブロックに対して、並列にライトが実行される。つまり、複数のプレーンに対し、マルチプレーン動作によってデータがライトされる。
複数の論理ブロックは、例えば、ファームウェアプログラムの作成時に生成される。複数の論理ブロックのそれぞれを構成する複数のブロックの情報は、管理情報に記録されて所定のメモリ（例えばＲＡＭ２２またはメモリチップ１０またはその両方）に格納されている。
プレーンＰ０の対象ブロックと対をなすプレーンＰ１のブロックとは、プレーンＰ１に含まれる複数のブロックのうちの、対象のブロックが属する論理ブロックのメンバーのブロックである。Ｓ２０１では、メモリコントローラ２０は、上記した管理情報を参照することによって、プレーンＰ０の対象ブロックと対をなすプレーンＰ１のブロックを特定する。プレーンＰ０の対象ブロックと対をなすプレーンＰ１のブロックを、対ブロックと表記する。
図２３に説明を戻す。
Ｓ２０１に続いて、メモリコントローラ２０は、対ブロックが故障ブロックであるか否かを判定する（Ｓ２０２）。故障ブロックは、回路の故障などにより使用が不可と判断されるブロックである。使用によって生じた故障ブロックは、故障ブロック情報に記録されて所定のメモリ（例えばＲＡＭ２２またはメモリチップ１０またはその両方）に格納されている。メモリコントローラ２０は、故障ブロック情報を参照することによって、対ブロックが故障ブロックであるか否かを判定する。
対ブロックが故障ブロックではない場合（Ｓ２０２：Ｎｏ）、メモリコントローラ２０は、対象ブロックに対するリードの回数と対ブロックに対するリードの回数との差が所定値を超えているか否かを判定する（Ｓ２０３）。
前述したように、例えば、ライト動作やイレース動作は、論理ブロック単位で実行され得る。よって、論理ブロック単位でリード動作が行われる限り、一つの論理ブロックに含まれる複数のブロックが受けるストレスの度合いは同程度となる。その結果、当該複数のブロックのそれぞれに含まれるメモリセルのしきい値電圧の分布の変化の傾向は類似する。
しかしながら、１つの論理ブロックに含まれる複数のブロックに対し、まったく異なるパターンでリード動作が行われた場合、当該複数のブロックのそれぞれに含まれるメモリセルのしきい値電圧の分布の変化の傾向は類似しない。
第１の実施形態では、対象ブロックと対ブロックとの間でしきい値電圧の変化の傾向が類似している場合に、マルチプレーンリード動作を用いた推定処理が実行される。Ｓ２０３は、対象ブロックと対ブロックとの間でしきい値電圧の変化の傾向が類似しているか否かの判定の一例である。
具体的には、対象ブロックに対するリードの回数と対ブロックに対するリードの回数との差が所定値を超えていない場合（Ｓ２０３：Ｎｏ）、対象ブロックと対ブロックとの間でしきい値電圧の変化の傾向が類似していると推定できるので、メモリコントローラ２０は、マルチプレーンリード動作を用いた推定処理によってリード電圧を調整する（Ｓ２０４）。
対象ブロックに対するリードの回数と対ブロックに対するリードの回数との差が所定値を超えている場合（Ｓ２０３：Ｙｅｓ）、対象ブロックと対ブロックとの間でしきい値電圧の変化の傾向が類似していないと推定できるので、メモリコントローラ２０は、マルチプレーンリード動作を用いない推定処理、つまりシングルプレーンリード動作を用いた推定処理、によってリード電圧を調整する（Ｓ２０５）。
Ｓ２０４またはＳ２０５の処理によって、リード電圧の調整の動作が終了する。
なお、対ブロックが故障ブロックである場合（Ｓ２０２：Ｙｅｓ）、メモリコントローラ２０は、Ｓ２０５の処理を実行する。
図２５は、マルチプレーンリード動作を用いてリード電圧を調整する第１の実施形態にかかる処理の一例を示すフローチャートである。本図に示される処理は、Ｓ２０４において実行されるものである。
まず、Ｓ３０１〜Ｓ３０３によって、マスクデータが取得される。ロワーページがリードの対象である場合には、リードデータＣＲ、リードデータＥＲ、およびリードデータＨＲがマスクデータとして取得される。各マスクデータを取得するためのシングルステートリードは、マルチプレーンリード動作によって実行される。
具体的には、まず、Ｓ３０１では、メモリコントローラ２０は、プレーンＰ０（正確には対象ブロック内の対象ワード線）とプレーンＰ１（正確には対ブロック内の、対象ワード線と同じタイミングでライトされ得るワード線）とのそれぞれに対してリードデータＣＲを取得するためのシングルステートリードを実行するマルチプレーンリード動作を、メモリチップ１０に指示する。そして、プレーンＰ０およびプレーンＰ１のそれぞれから読み出されたリードデータＣＲを取得する。
Ｓ３０１では、メモリコントローラ２０は、シングルステートリード（ＭＰＲ）のコマンドシーケンスのうちの最初のサブセットに含まれるアドレスによって、プレーンＰ０内の対象ワード線を指定する。そして、２番目のサブセットに含まれるアドレスによって、対象のワード線と対をなす、プレーンＰ１内のワード線を指定する。
シングルステートリード（ＭＰＲ）のコマンドシーケンスの送信後、メモリコントローラ２０は、データ出力のコマンドシーケンスを、プレーン毎に送信する。メモリコントローラ２０は、メモリチップ１０から取得したリードデータＣＲを、例えばＲＡＭ２２に格納する。
Ｓ３０２では、メモリコントローラ２０は、シングルステートリード（ＭＰＲ）をメモリチップ１０に送信することによって、メモリチップ１０に、プレーンＰ０とプレーンＰ１とのそれぞれからリードデータＥＲを読み出させる。そして、メモリコントローラ２０は、データ出力のコマンドシーケンスをプレーン毎にメモリチップ１０に送信することによって、プレーンＰ０およびプレーンＰ１のそれぞれから読み出されたリードデータＥＲを取得する。メモリコントローラ２０は、メモリチップ１０から取得したリードデータＥＲを、例えばＲＡＭ２２に格納する。
Ｓ３０３では、メモリコントローラ２０は、シングルステートリード（ＭＰＲ）をメモリチップ１０に送信することによって、メモリチップ１０に、プレーンＰ０とプレーンＰ１とのそれぞれからリードデータＨＲを読み出させる。そして、メモリコントローラ２０は、データ出力のコマンドシーケンスをプレーン毎にメモリチップ１０に送信することによって、プレーンＰ０およびプレーンＰ１のそれぞれから読み出されたリードデータＨＲを取得する。メモリコントローラ２０は、メモリチップ１０から取得したリードデータＨＲを、例えばＲＡＭ２２に格納する。
続いて、Ｓ３０５〜Ｓ３０９のループ処理が３回実行される。各ループ処理では、マルチプレーンリード動作によって、プレーンＰ０とプレーンＰ１とに対するシフトリードが並列に実行される。
つまり、図２５の例では、ＳＦＴ１〜ＳＦＴ６までの６回分のシフトリードが行われることとしている。一例では、ＳＦＴ１〜ＳＦＴ３の３回分のシフトリードは、プレーンＰ０に対して実行され、ＳＦＴ４〜ＳＦＴ６の６回分のシフトリードは、プレーンＰ１に対して実行される。より具体的には、例えば、１回目のループ処理では、プレーンＰ０に対するシフトリードＳＦＴ１と、プレーンＰ１に対するシフトリードＳＦＴ６と、がマルチプレーンリード動作によって実行される。そして、２回目のループ処理では、プレーンＰ０に対するシフトリードＳＦＴ２と、プレーンＰ１に対するシフトリードＳＦＴ５と、がマルチプレーンリード動作によって実行される。そして、３回目のループ処理では、プレーンＰ０に対するシフトリードＳＦＴ３と、プレーンＰ１に対するシフトリードＳＦＴ４と、がマルチプレーンリード動作によって実行される。これによって、ＳＦＴ１〜ＳＦＴ６までの６回分のシフトリードが行われる。
なお、マルチプレーンリード動作の実行回数は、ヒストグラム１００のビン数に応じて変更され得る。例えば、ヒストグラム１００のビン数をａとすると、（ａ＋１）回分のシフトリードが必要になる。（ａ＋１）が偶数であれば、（ａ＋１）を２で除算して得られる数だけマルチプレーンリード動作を実行することで、（ａ＋１）回分のシフトリードが実現する。（ａ＋１）が奇数であれば、（ａ＋１）を２で除算して得られる商の回数のマルチプレーンリード動作と、１回のシングルプレーンリード動作と、によって（ａ＋１）回分のシフトリードが実現する。
ループ処理が開始される前に、メモリコントローラ２０は、まず、ループ処理のカウンタであるｎをゼロにリセットする（Ｓ３０４）。そして、メモリコントローラ２０は、プレーンＰ０とプレーンＰ１とに対してそれぞれ個別にシフト量を設定する（Ｓ３０５、Ｓ３０６）。メモリコントローラ２０は、プレーン毎にセットフィーチャのコマンドシーケンスを送信することによって、各プレーンにかかるシフト量を設定する。メモリコントローラ２０は、ＳＦＴ１〜ＳＦＴ３から選択されたシフトリードで使用されるシフト量を設定する。Ｓ３０６では、メモリコントローラ２０は、ＳＦＴ４〜ＳＦＴ６から選択されたシフトリードで使用されるシフト量を設定する。
各プレーンにかかるシフト量の設定が完了すると、メモリコントローラ２０は、プレーンＰ０およびプレーンＰ１の両方に対してシフトリードを実行するマルチプレーンリード動作をメモリチップ１０に実行させる（Ｓ３０７）。Ｓ３０７では、メモリコントローラ２０は、シフトリード（ＭＰＲ）のコマンドシーケンスをメモリチップ１０に送信する。
Ｓ３０７の処理が完了すると、メモリコントローラ２０は、メモリチップ１０にプレーン毎にデータ出力のコマンドシーケンスを送信することによって、プレーンＰ０に対するシフトリードによって得られたリードデータと、プレーンＰ１に対するシフトリードによって得られたリードデータと、を取得する（Ｓ３０８、Ｓ３０９）。メモリコントローラ２０は、各プレーンから得られたリードデータを例えばＲＡＭ２２に格納する。
続いて、メモリコントローラ２０は、ｎが２を越えているか否かを判定する（Ｓ３１０）。この処理は、３回のループ処理が完了したか否かを判定する処理に該当する。ｎが２を越えていない場合（Ｓ３１０：Ｎｏ）、メモリコントローラ２０は、ｎを１だけインクリメントして（Ｓ３１１）、Ｓ３０５からＳ３０９までの処理を再び実行する。
ｎが２を越えている場合（Ｓ３１０：Ｙｅｓ）、即ち３回のループ処理が完了した場合、メモリコントローラ２０は、３回のマルチプレーンリード動作によって得られた６回分のシフトリードＳＦＴ１〜ＳＦＴ６のそれぞれによるリードデータを、分離データＸＲに分離する（Ｓ３１２）。
ここではロワーページを処理の対象としているので、Ｓ３１２では、各シフトリードによるリードデータは、分離データＡＲ、ＤＲ、ＦＲ、およびＫＲに分離される。なお、Ｓ３１２の処理では、Ｓ３０１〜Ｓ３０３によって得られたリードデータＣＲ、ＥＲ、およびＨＲのそれぞれがマスクデータとして使用されることによって、分離データＡＲ、ＤＲ、ＦＲ、およびＫＲが取得される。
続いて、メモリコントローラ２０は、分離データＡＲ、ＤＲ、ＦＲ、およびＫＲのそれぞれについて、オン状態のメモリセルを示す“１”の数をカウントする（Ｓ３１３）。そして、メモリコントローラ２０は、オン状態のメモリセルを示す“１”の数のカウントの結果に基づいて、リード電圧ＶＡ、ＤＡ、ＶＦ、およびＶＫのそれぞれについてヒストグラム１００を生成する（Ｓ３１４）。
そして、メモリコントローラ２０は、リード電圧ＶＡ、ＤＡ、ＶＦ、およびＶＫのそれぞれについて得られたヒストグラム１００に基づいて、リード電圧ＶＡ、ＤＡ、ＶＦ、およびＶＫの最適値ＶＡ’、ＤＡ’、ＶＦ’、およびＶＫ’を推定する（Ｓ３１５）。
続いて、メモリコントローラ２０は、プレーンＰ０に対するリード動作の際にリード電圧ＶＡ、ＤＡ、ＶＦ、およびＶＫとして最適値ＶＡ’、ＤＡ’、ＶＦ’、およびＶＫ’の推定値を使用できるように、シフト量を設定する（Ｓ３１６）。Ｓ３１６では、セットフィーチャコマンドを用いてシフト量の設定が実行される。これによって、対象ページに対し、調整後のリード電圧を用いたシフトリードを実行することが可能な状態となる。
Ｓ３１６によって、マルチプレーンリード動作を用いてリード電圧を調整する処理が終了する。
図２６は、シングルプレーンリード動作を用いてリード電圧を調整する第１の実施形態にかかる処理の一例を示すフローチャートである。本図に示される処理は、Ｓ２０５において実行されるものである。
まず、Ｓ４０１〜Ｓ４０３によって、マスクデータが取得される。ロワーページがリードの対象である場合には、リードデータＣＲ、リードデータＥＲ、およびリードデータＨＲがマスクデータとして使用される。各マスクデータを取得するためのシングルステートリードは、シングルプレーンリード動作によって実行される。
具体的には、まず、Ｓ４０１では、メモリコントローラ２０は、プレーンＰ０（正確には対象ワード線）からリードデータＣＲを取得するためのシングルステートリードを実行するシングルプレーンリード動作を、メモリチップ１０に指示する。そして、プレーンＰ０から読み出されたリードデータＣＲを取得する。
Ｓ４０２では、メモリコントローラ２０は、プレーンＰ０（正確には対象ワード線）からリードデータＥＲを取得するためのシングルステートリードを実行するシングルプレーンリード動作を、メモリチップ１０に指示する。そして、プレーンＰ０から読み出されたリードデータＥＲを取得する。
Ｓ４０３では、メモリコントローラ２０は、プレーンＰ０（正確には対象ワード線）からリードデータＨＲを取得するためのシングルステートリードを実行するシングルプレーンリード動作を、メモリチップ１０に指示する。そして、プレーンＰ０から読み出されたリードデータＨＲを取得する。
続いて、Ｓ４０５〜Ｓ４０７のループ処理が５回実行される。各ループ処理では、シングルプレーンリード動作によって、プレーンＰ０に対するシフトリードが実行される。
つまり、図２６の例では、ＳＦＴ１〜ＳＦＴ５までの５回分のシフトリードが行われることとしている。ＳＦＴ１〜ＳＦＴ５の５回分のシフトリードは、プレーンＰ０に対して実行される。
なお、シングルプレーンリード動作を用いた推定処理の場合においても、マルチプレーンリード動作を用いた推定処理の場合と同様に、ＳＦＴ１〜ＳＦＴ６の６回分のシフトリードが実行されてもよい。ＳＦＴ１〜ＳＦＴ６の６回分のシフトリードが実行される場合には、Ｓ４０５〜Ｓ４０７のループ処理が６回実行される。
Ｓ４０５〜Ｓ４０７のループ処理が開始される前に、メモリコントローラ２０は、まず、ループ処理のカウンタであるｎをゼロにリセットする（Ｓ４０４）。そして、メモリコントローラ２０は、プレーンＰ０にかかるシフト量を設定する（Ｓ４０５）。メモリコントローラ２０は、セットフィーチャのコマンドシーケンスを送信することによって、プレーンＰ０にかかるシフト量を設定する。メモリコントローラ２０は、ＳＦＴ１〜ＳＦＴ５から選択されたシフトリードで使用されるシフト量を設定する。
続いて、メモリコントローラ２０は、プレーンＰ０に対してシフトリードをメモリチップ１０に実行させる（Ｓ４０６）。Ｓ４０６では、シングルプレーンリード動作によってシフトリードが実行される。
続いて、メモリコントローラ２０は、メモリチップ１０にデータ出力のコマンドシーケンスを送信することによって、プレーンＰ０に対するシフトリードによって得られたリードデータを取得する（Ｓ４０７）。メモリコントローラ２０は、プレーンＰ０から得られたリードデータを例えばＲＡＭ２２に格納する。
続いて、メモリコントローラ２０は、ｎが４を越えているか否かを判定する（Ｓ４０８）。この処理は、５回のループ処理が完了したか否かを判定する処理に該当する。ｎが４を越えていない場合（Ｓ４０８：Ｎｏ）、メモリコントローラ２０は、ｎを１だけインクリメントして（Ｓ４０９）、Ｓ４０５からＳ４０７までの処理を再び実行する。
ｎが４を越えている場合（Ｓ４０８：Ｙｅｓ）、即ち５回のループ処理が完了した場合、メモリコントローラ２０は、５回のループ処理によって得られた５回分のシフトリードＳＦＴ１〜ＳＦＴ５のそれぞれによるリードデータを、分離データＸＲに分離する（Ｓ４１０）。
ここではロワーページを処理の対象としているので、Ｓ４１０では、各シフトリードによるリードデータは、分離データＡＲ、ＤＲ、ＦＲ、およびＫＲに分離される。なお、Ｓ４１０の処理では、Ｓ４０１〜Ｓ４０３によって得られたリードデータＣＲ、ＥＲ、およびＨＲのそれぞれがマスクデータとして使用されることによって、分離データＡＲ、ＤＲ、ＦＲ、およびＫＲが取得される。
続いて、Ｓ３１３〜Ｓ３１６と同様の処理が、Ｓ４１１〜Ｓ４１４によって実行されて、シングルプレーンリード動作を用いたリード電圧の調整の処理が終了する。
以上では、各メモリセルに４ビットのデータが格納される方式が採用された場合について説明した。第１の実施形態および以降の実施形態にかかる技術は、各メモリセルに格納されるデータのビット数が複数ビットである限り、任意のメモリシステムに適用され得る。
また、メモリチップ１０は、２つのプレーンＰ０、Ｐ１を備えることとして説明した。第１の実施形態および以降の実施形態にかかる技術は、３以上のプレーンを有するメモリチップ１０を具備するメモリシステムにも適用され得る。例えば、メモリチップ１０は、４つのプレーンを有し得る。また、メモリチップ１０は、１６個のプレーンを有し得る。
例えば、メモリコントローラ２０は、３以上のプレーンが並列にシフトリードを実行するマルチプレーンリード動作をメモリチップ１０に実行させることで、所望の回数分のシフトリードに要する時間を短縮することができる。メモリコントローラ２０は、メモリチップ１０が有する全てのプレーンを並列に動作させてもよいし、メモリチップ１０が有するプレーンのうちの一部の複数のプレーンを並列に動作させてもよい。
このように、第１の実施形態によれば、メモリチップ１０は、複数のプレーンの一例として、プレーンＰ０とプレーンＰ１とを備える。各プレーンが備えるメモリセルには、複数ビットのデータの一例として、４ビットのデータが格納され、これによって、一つのワード線は、４ページのデータが格納される。メモリコントローラ２０は、４ページのデータのうちの一のページをリード対象としたリードを複数点のリード電圧を用いることによって実行するシフトリードを、プレーンＰ０およびプレーンＰ１に対して並列にかつ複数点のリード電圧のシフト量をそれぞれ異ならせてメモリチップ１０に実行させる。そして、メモリコントローラ２０は、プレーンＰ０から取得されたリードデータと、プレーンＰ１から取得されたリードデータと、に基づいて複数点のリード電圧を調整する。
これによって、推定処理に必要な回数のシフトリードが、複数のプレーンに対して分担して実行されるとともに、各プレーンで並列にシフトリードが実行される。その結果、推定処理に必要な回数のシフトリードの実行に要する時間が、マルチプレーンリード動作が使用されない場合に比べて短縮される。つまり、リード電圧の調整に要する時間が抑制される。
また、第１の実施形態によれば、メモリコントローラ２０は、マスクデータを取得するためのシングルステートリード、つまりマスクデータリードを、プレーンＰ０とプレーンＰ１とに対して並列にメモリチップ１０に実行させる。そして、メモリコントローラ２０は、シフトリードによって得られた複数のデータと、シングルステートリードによって得られたマスクデータと、に基づいて複数点のリード電圧の調整を行う。
これによって、推定処理に必要なマスクデータの取得を、複数のプレーンで並列に実行することが可能である。
また、第１の実施形態によれば、既に述べたように、ヒストグラム１００のビン数に応じた回数のシフトリードが必要となる。例えばｎ回分のシフトリードが必要である場合には、メモリコントローラ２０は、ｍ回分のシフトリードをマルチプレーンリード動作によって複数のプレーンに分担させることができる。よって、メモリコントローラ２０は、ｎ（ただしｎ＜ｍ）回のマルチプレーンリード動作によって、ｍ回分のシフトリードのデータを取得することができる。
例えば、３個のビンを有するヒストグラム１００を得たい場合には、４回分のシフトリードが必要である。したがって、メモリチップ１０に具備されるプレーンの数が２つである場合には、２つのプレーンが並列にシフトリードを実行するマルチプレーンリード動作を２回実行すれば、４回分のシフトリードを実現することができる。メモリチップ１０に具備されるプレーンの数が４つである場合には、４つのプレーンが並列にシフトリードを実行するマルチプレーンリード動作を１回実行すれば、４回分のシフトリードを実現することができる。
また、第１の実施形態によれば、メモリコントローラ２０は、マスクデータを取得するためのシングルステートリードを、プレーンＰ０とプレーンＰ１とが並列に実行するマルチプレーンリード動作を、メモリチップ１０に実行させる。そして、メモリコントローラ２０は、シフトリードによって得られたｍ個のデータと、マスクデータと、に基づく論理演算を実行することによって、リード電圧毎の分離データを取得する。
これによって、リード電圧毎にシングルステートリードを実行しなくても、シフトリードによってリード電圧毎のリードデータＸＲを分離データとして取得することが可能である。
なお、第１の実施形態では、ＥＣＣ回路２３が誤り訂正に失敗したことを契機として推定処理と推定処理によって得られた最適リード電圧の推定値を用いたリード動作のリトライが実行された。推定処理の実行の契機はこれに限定されない。メモリコントローラ２０は、任意のタイミングで推定処理を実行し得る。
なお、第１の実施形態の変形例を説明する。
（変形例１）
第１の実施形態によれば、境界リードで使用されるリード電圧毎にヒストグラム１００が生成される。しきい値電圧の分布があまり変化していない場合には、あるリード電圧にかかるヒストグラム１００には、当該リード電圧の最適値に対応した一つの極小点が現れる。しかしながら、しきい値電圧の分布の変化が大きい場合、あるリード電圧にかかるヒストグラム１００には、当該リード電圧の最適値に対応した極小点のほかに、当該リード電圧に隣接する別のリード電圧の最適値に対応した極小点が現れ得る。そのような場合、１つのヒストグラム１００に現れた複数の極小点のうちから、所望のリード電圧の最適値に対応する極小点を特定する必要が生じる。
メモリコントローラ２０は、分離データに基づいて所望のリード電圧の最適値に対応する極小点を特定してもよい。一般に、ランダマイズと称される処理によって、１つのワード線を構成する複数のメモリセルのしきい値電圧がステートＥｒ〜Ｏまでの１６個のステートに均等に分散するように、データの書き込みが実行される。よって、リード電圧の最適値に近い電圧を用いて分離データを取得した場合、当該分離データに含まれるオン状態のメモリセルを示す“１”の数は、分離データのビット数の１６分のｙとなるはずである。ただし、ｙはリード電圧の最適値に対応した正の整数である。
例えば、リード電圧ＶＡの最適値の近傍の電圧が使用された場合、分離データに含まれる“１”の数は、およそ、分離データのビット数の１６分の１となる。
例えば、リード電圧ＶＢの最適値の近傍の電圧が使用された場合、分離データに含まれる“１”の数は、およそ、分離データのビット数の１６分の２となる。
例えば、リード電圧ＶＣの最適値の近傍の電圧が使用された場合、分離データに含まれる“１”の数は、およそ、分離データのビット数の１６分の３となる。
例えば、リード電圧ＶＤの最適値の近傍の電圧が使用された場合、分離データに含まれる“１”の数は、およそ、分離データのビット数の１６分の４となる。
例えば、リード電圧ＶＥの最適値の近傍の電圧が使用された場合、分離データに含まれる“１”の数は、およそ、分離データのビット数の１６分の５となる。
例えば、リード電圧ＶＦの最適値の近傍の電圧が使用された場合、分離データに含まれる“１”の数は、およそ、分離データのビット数の１６分の６となる。
例えば、リード電圧ＶＧの最適値の近傍の電圧が使用された場合、分離データに含まれる“１”の数は、およそ、分離データのビット数の１６分の７となる。
例えば、リード電圧ＶＨの最適値の近傍の電圧が使用された場合、分離データに含まれる“１”の数は、およそ、分離データのビット数の１６分の８となる。
例えば、リード電圧ＶＩの最適値の近傍の電圧が使用された場合、分離データに含まれる“１”の数は、およそ、分離データのビット数の１６分の９となる。
例えば、リード電圧ＶＪの最適値の近傍の電圧が使用された場合、分離データに含まれる“１”の数は、およそ、分離データのビット数の１６分の１０となる。
例えば、リード電圧ＶＫの最適値の近傍の電圧が使用された場合、分離データに含まれる“１”の数は、およそ、分離データのビット数の１６分の１１となる。
例えば、リード電圧ＶＬの最適値の近傍の電圧が使用された場合、分離データに含まれる“１”の数は、およそ、分離データのビット数の１６分の１２となる。
例えば、リード電圧ＶＭの最適値の近傍の電圧が使用された場合、分離データに含まれる“１”の数は、およそ、分離データのビット数の１６分の１３となる。
例えば、リード電圧ＶＮの最適値の近傍の電圧が使用された場合、分離データに含まれる“１”の数は、およそ、分離データのビット数の１６分の１４となる。
例えば、リード電圧ＶＯの最適値の近傍の電圧が使用された場合、分離データに含まれる“１”の数は、およそ、分離データのビット数の１６分の１５となる。
よって、例えば、ヒストグラム１００に、ある極小点が現れた場合、メモリコントローラ２０は、その極小点が現れた区間の境界の２つの電圧の何れかに対応する分離データに含まれる“１”の数のカウント値に基づいて、その極小点に対応するリード電圧を特定することが可能である。あるリード電圧にかかるヒストグラム１００に複数の極小点が現れた場合、メモリコントローラ２０は、分離データに基づき、複数の極小点のうちの所望のリード電圧の最適値に対応した極小点を特定するように構成されてもよい。
（変形例２）
上記した説明では、１回のシフトリードでは、複数のリード電圧が基準とされる値から同一の量だけにシフトされた。基準とされる値からのシフト量は複数のリード電圧間で同一でなくてもよい。また、メモリコントローラ２０は、どのリード電圧を正方向または負方向にどれだけシフトさせるかを、適宜計算してもよい。また、シフトリードの回数は、静的に設定されていてもよいし、メモリコントローラ２０によって動的に変更されてもよい。
例えば、メモリコントローラ２０は、Ｓｈｉｆｔ＿ｘ１、Ｓｈｉｆｔ＿ｘ２、Ｓｈｉｆｔ＿ｘ３、をそれぞれ用いた３回のシフトリードによって、分離データＸＲ１、ＸＲ２、ＸＲ３が得られた場合、ヒストグラム１００の２個の互いに隣接するビンの度数を確定させることができる。Ｓｈｉｆｔ＿ｘ１＜Ｓｈｉｆｔ＿ｘ２＜Ｓｈｉｆｔ＿ｘ３と仮定する。そして、Ｓｈｉｆｔ＿ｘ１とＳｈｉｆｔ＿ｘ２とによって区切られた区間のビンを、ビン１と表記する。Ｓｈｉｆｔ＿ｘ２とＳｈｉｆｔ＿ｘ３とによって区切られた区間のビンを、ビン２と表記する。ビンＢ１の度数をＤ１、ビンＢ２の度数をＤ２と表記する。
ヒストグラム１００を得る目的は、ヒストグラム１００の極小点を探索することである。よって、Ｄ１＞Ｄ２であれば、ビンＢ２が極小点であるか、Ｓｈｉｆｔ＿ｘ３よりも正側のビンに極小点が現れることが推測できる。そのような場合、メモリコントローラ２０は、Ｓｈｉｆｔ＿ｘ３よりも大きいＳｈｉｆｔ＿ｘ４を設定して、次のシフトリードを実行してもよい。メモリコントローラ２０は、極小点が確認できるまで、リード電圧ＸＶにかかるシフト量を正側に順次シフトさせながら１回分以上のシフトリードを実行することができる。メモリチップ１０が２つのプレーンを有する場合には、リード電圧ＸＶにかかるシフト量をＳｈｉｆｔ＿ｘ３よりも正側にシフトした２回分のシフトリードを、１回のマルチプレーンリード動作によって実現することができる。
Ｄ１＜Ｄ２であれば、ビンＢ１が極小点であるか、Ｓｈｉｆｔ＿ｘ１よりも負側のビンに極小点が現れることが推測できる。そのような場合、メモリコントローラ２０は、Ｓｈｉｆｔ＿ｘ１よりも小さいＳｈｉｆｔ＿ｘ４を設定して、次のシフトリードを実行してもよい。メモリコントローラ２０は、極小点が確認できるまで、リード電圧ＸＶにかかるシフト量を負側に順次シフトさせながら１回分以上のシフトリードを実行することができる。メモリチップ１０が２つのプレーンを有する場合には、リード電圧ＸＶにかかるシフト量をＳｈｉｆｔ＿ｘ１よりも負側にシフトした２回分のシフトリードを、１回のマルチプレーンリード動作によって実現することができる。
メモリコントローラ２０は、次のシフトリードのシフト量を度数に基づいて決定する処理を、リード電圧毎に個別に実施することができる。また、メモリコントローラ２０は、各リード電圧で極小点が確認できるまで、シフトリードを実行することができる。
なお、度数に基づいてシフト量を決定する技術の一例は、“メモリシステム”というタイトルの特開２０１８−１６３７２４号公報に記載されている。特開２０１８−１６３７２４号公報に記載の技術は、その全体が本願明細書において参照により援用されている。
（第２の実施形態）
次に、第２の実施形態にかかるメモリシステムについて説明する。第２の実施形態では、リード電圧の最適値を推定する処理が第１の実施形態とは異なる。第２の実施形態にかかるメモリシステムでは、リード電圧の最適値を推定する処理として推定関数を用いた方法が適用できる。
図２７は、第２の実施形態にかかる、推定関数を用いてリード電圧の最適値を推定する方法の一例を説明するための模式的な図である。
メモリコントローラ２０は、予め設定された複数点の参照リード電圧を用いてリードを実行することによって、しきい値電圧に対するメモリセルの数を示すヒストグラムを取得する。複数点の参照リード電圧は、しきい値電圧が取りうる範囲のうちから設定されている。
例えば、複数点の参照リード電圧としては、リード電圧ＶＡ、ＶＢ、ＶＣ、ＶＤ、ＶＥ、ＶＦ、ＶＧ、ＶＨ、ＶＩ、ＶＪ、ＶＫ、ＶＬ、ＶＭ、ＶＮ、およびＶＯのそれぞれのデフォルト値が使用可能である。複数点の参照リード電圧の設定方法はこれに限定されない。また、複数点の参照リード電圧の数は、任意に決定され得る。
複数点の参照リード電圧として１５点のリード電圧ＶＡ〜ＶＯのデフォルト値が使用された場合、第２の実施形態では、メモリコントローラ２０は、隣接する参照リード電圧によって区切られた１４個の区分と、リード電圧ＶＡよりも負側の区分と、リード電圧ＶＯよりも正側の区分と、をそれぞれビンとした１６個のビンを有するヒストグラム１００ａを取得することができる。
推定関数２００は、１６個の行（row）と１５個の列（column）とによって構成された行列である。推定関数２００の行の数は、ヒストグラム１００ａを構成するビンの数と等しい。推定関数２００の列の数は、推定される最適リード電圧の数と等しい。メモリコントローラ２０は、ヒストグラム１００ａの各ビンの値（度数）を要素として有するベクトルの右側から推定関数２００を乗算することによって、１５個の要素を有するベクトルを得る。当該１５個の要素は、リード電圧ＶＡ〜ＶＯの最適値の推定値に該当する。
つまり、図２７に示される推定関数２００は、ヒストグラムをリード電圧ＶＡ〜ＶＯの最適値にマップする回帰モデルとして作成された関数である。推定関数２００は、例えば、１以上のメモリチップ１０などから、ヒストグラムとリード電圧ＶＡ〜ＶＯの最適値との対が多数集められ、集められた多数の対を用いることで生成される。第２の実施形態では、推定関数２００を用いて推定されたリード電圧の最適値は、後のシフトリードにおいて実際のリード動作に使用されるという意味で、実リード電圧とも称される。
なお、推定関数２００は、必ずしも行列の構造を有するものでなくてもよい。図２８は、第２の実施形態にかかる推定関数２００の構成の別の一例を説明するための模式的な図である。本図に示されるように、推定関数２００は、ニューラルネットワークモデルの構造を有する。
図２８の例では、推定関数２００は、１つの隠れ層を有する多層パーセプトロン（Multi-Layer Perceptron : MLP）の構成を有するニューラルネットワークモデルである。推定関数２００としてのニューラルネットワークモデルは、全結合のMLP（fully connected MLP）であってもよいし、非全結合のMLP（sparsely connected MLP）であってもよい。隠れ層で使用される活性化関数は、例えばＲｅＬＵ（Rectified Linear Units）関数であり、出力層で使用される活性化関数は、例えば線形関数である。なお、推定関数２００が備える隠れ層の数は２以上であってもよい。また、隠れ層で使用される活性化関数は、ＲｅＬＵ関数に限定されない。
当該ニューラルネットワークの入力層にはヒストグラムが入力される。即ち、入力層は、ヒストグラムが入力されるノードとして、ヒストグラムが備えるビンの数に対応した数（即ち１６個）のノードを備える。ニューラルネットワークモデルの出力層は、リード電圧ＶＡ〜ＶＯの数に対応した数（即ち１５個）のノードを備える。隠れ層は、１以上のノードによって構成される。
隠れ層および出力層では、各ノードは、バイアスおよび前の層のノードからの各入力値に対して重みを乗じ、重みが乗じられた後の各値の総和に対して活性化関数を適用し、活性化関数の適用によって得られた値を出力する。
各重みは、トレーニングによって予め決定されている。つまり、推定関数２００としてのニューラルネットワークモデルは、ヒストグラムをリード電圧ＶＡ〜ＶＯの最適値にマップするように予めトレーニングされている。
このように、行列だけでなくニューラルネットワークモデルが推定関数２００として採用され得る。
１６個のビンを有するヒストグラム１００ａの取得は、複数点の参照リード電圧のそれぞれを用いたシングルステートリードを行うことによって得ることができる。つまり、１５点の参照リード電圧が使用される場合、１５回分のシングルステートリードによって得られるリードデータによって、ヒストグラム１００ａを生成することが可能である。
第２の実施形態では、１５回分のシングルステートリードが、プレーンＰ０とプレーンＰ１とに分けて実行される。そして、プレーンＰ０に対するシングルステートリードと、プレーンＰ１に対するシングルステートリードとは、マルチプレーンリード動作によって並列に実行される。これによって、１５回分のシングルステートリードに要する時間が、１５回分のシングルステートリードがシングルプレーンリード動作によって実行される場合に比べて、抑制される。
図２９は、マルチプレーンリード動作を用いてリード電圧を調整する第２の実施形態にかかる処理の一例を示すフローチャートである。本図に示される処理は、Ｓ２０４において実行されるものである。
第２の実施形態では、７回のマルチプレーンリード動作と、１回のシングルプレーンリード動作と、によって、１５回分のシングルステートリードが行われる。
例えば、まず、Ｓ５０１では、メモリコントローラ２０は、プレーンＰ０（正確には対象ブロック内の対象ワード線）からリードデータＡＲを取得するためのシングルステートリードと、プレーンＰ１（正確には対ブロック内の、対象ワード線と同じタイミングでライトされるワード線）からリードデータＯＲを取得するためのシングルステートリードと、を並列に実行するマルチプレーンリード動作を、メモリチップ１０に指示する。メモリコントローラ２０は、シングルステートリード（ＭＰＲ）のコマンドシーケンスをメモリチップ１０に送信することによって、当該マルチプレーンリード動作を指示する。そして、メモリコントローラ２０は、プレーンＰ０から読み出されたリードデータＡＲと、プレーンＰ１から読み出されたリードデータＯＲと、を取得する。各リードデータの取得には、データ出力のコマンドシーケンスが使用される。
続いて、Ｓ５０２では、メモリコントローラ２０は、プレーンＰ０からリードデータＢＲを取得するためのシングルステートリードと、プレーンＰ１からリードデータＮＲを取得するためのシングルステートリードと、を並列に実行するマルチプレーンリード動作を、メモリチップ１０に指示する。そして、メモリコントローラ２０は、プレーンＰ０から読み出されたリードデータＢＲと、プレーンＰ１から読み出されたリードデータＮＲと、を取得する。
続いて、Ｓ５０３では、メモリコントローラ２０は、プレーンＰ０からリードデータＣＲを取得するためのシングルステートリードと、プレーンＰ１からリードデータＭＲを取得するためのシングルステートリードと、を並列に実行するマルチプレーンリード動作を、メモリチップ１０に指示する。そして、メモリコントローラ２０は、プレーンＰ０から読み出されたリードデータＣＲと、プレーンＰ１から読み出されたリードデータＭＲと、を取得する。
続いて、Ｓ５０４では、メモリコントローラ２０は、プレーンＰ０からリードデータＤＲを取得するためのシングルステートリードと、プレーンＰ１からリードデータＬＲを取得するためのシングルステートリードと、を並列に実行するマルチプレーンリード動作を、メモリチップ１０に指示する。そして、メモリコントローラ２０は、プレーンＰ０から読み出されたリードデータＤＲと、プレーンＰ１から読み出されたリードデータＬＲと、を取得する。
続いて、Ｓ５０５では、メモリコントローラ２０は、プレーンＰ０からリードデータＥＲを取得するためのシングルステートリードと、プレーンＰ１からリードデータＫＲを取得するためのシングルステートリードと、を並列に実行するマルチプレーンリード動作を、メモリチップ１０に指示する。そして、メモリコントローラ２０は、プレーンＰ０から読み出されたリードデータＥＲと、プレーンＰ１から読み出されたリードデータＫＲと、を取得する。
続いて、Ｓ５０６では、メモリコントローラ２０は、プレーンＰ０からリードデータＦＲを取得するためのシングルステートリードと、プレーンＰ１からリードデータＪＲを取得するためのシングルステートリードと、を並列に実行するマルチプレーンリード動作を、メモリチップ１０に指示する。そして、メモリコントローラ２０は、プレーンＰ０から読み出されたリードデータＦＲと、プレーンＰ１から読み出されたリードデータＪＲと、を取得する。
続いて、Ｓ５０７では、メモリコントローラ２０は、プレーンＰ０からリードデータＧＲを取得するためのシングルステートリードと、プレーンＰ１からリードデータＩＲを取得するためのシングルステートリードと、を並列に実行するマルチプレーンリード動作を、メモリチップ１０に指示する。そして、メモリコントローラ２０は、プレーンＰ０から読み出されたリードデータＧＲと、プレーンＰ１から読み出されたリードデータＩＲと、を取得する。
続いて、Ｓ５０８では、メモリコントローラ２０は、プレーンＰ０からリードデータＨＲを取得するためのシングルステートリードを、メモリチップ１０に指示する。プレーンＰ０からリードデータＨＲを取得するためのシングルステートリードは、シングルプレーンリード動作によって実行される。メモリコントローラ２０は、プレーンＰ０から読み出されたリードデータＨＲを取得する。
なお、Ｓ５０１〜Ｓ５０８では、リード電圧ＶＡ〜ＶＯとして、それぞれデフォルト値が使用される。
続いて、メモリコントローラ２０は、Ｓ５０１〜Ｓ５０８によって得られたリードデータＡＲ〜ＯＲのそれぞれに対し、オン状態のメモリセルを示す“１”の数をカウントする（Ｓ５０９）。そして、メモリコントローラ２０は、オン状態のメモリセルを示す“１”の数のカウントの結果に基づいて、ヒストグラム１００ａを生成する（Ｓ５１０）。
そして、メモリコントローラ２０は、ヒストグラム１００ａと、推定関数２００と、に基づいてリード電圧ＡＲ〜ＯＲの最適値ＡＲ’〜ＯＲ’を推定する（Ｓ５１１）。推定関数２００は、１６個の行と１５個の列とによって構成される行列であってもよいし、１６個の入力ノードと１５個の出力ノードとを備えるニューラルネットワークモデルであってもよい。
そして、メモリコントローラ２０は、プレーンＰ０に対するリード動作の際にリード電圧ＶＡ、ＤＡ、ＶＦ、およびＶＫとして最適値ＶＡ’、ＤＡ’、ＶＦ’、およびＶＫ’の推定値を使用できるように、シフト量を設定する（Ｓ５１２）。これによって、対象ページに対し、調整後のリード電圧を用いたシフトリードを実行することが可能な状態となる。
Ｓ５１２によって、マルチプレーンリード動作を用いてリード電圧を調整する処理が終了する。
図３０は、シングルプレーンリード動作を用いてリード電圧を調整する第２の実施形態にかかる処理の一例を示すフローチャートである。本図に示される処理は、Ｓ２０５において実行されるものである。
第２の実施形態では、１５点の参照リード電圧としてリード電圧ＡＲ〜ＯＲのデフォルト値が使用される。このことを利用して、図３０の例では、プレーンＰ０（正確にはプレーンＰ０の対象ワード線の各ページ）に対し、ロワーページ、ミドルページ、アッパーページ、およびトップページのデータをリードする合計４回のシフトリードが実行される。そして、ロワーページ、ミドルページ、アッパーページ、およびトップページのそれぞれデータに基づいて、対象ワード線に接続された複数のメモリセルが、Ｅｒステート〜Ｏステートの合計１６個のステートに分類される。Ｅｒステート〜Ｏステートのそれぞれに分類されたメモリセルの数が、ヒストグラム１００ａの１６個のビンの度数とされる。
具体的には、Ｓ６０１では、メモリコントローラ２０は、プレーンＰ０（正確にはプレーンＰ０の対象ワード線の各ページ）に対し、ロワーページのデータをリードするシフトリードをメモリチップ１０に実行させる。そして、ロワーページから読み出されたリードデータを取得する。
Ｓ６０２では、メモリコントローラ２０は、プレーンＰ０に対し、ミドルページのデータをリードするシフトリードをメモリチップ１０に実行させる。そして、ミドルページから読み出されたリードデータを取得する。
Ｓ６０３では、メモリコントローラ２０は、プレーンＰ０に対し、アッパーページのデータをリードするシフトリードをメモリチップ１０に実行させる。そして、アッパーページから読み出されたリードデータを取得する。
Ｓ６０４では、メモリコントローラ２０は、プレーンＰ０に対し、トップページのデータをリードするシフトリードをメモリチップ１０に実行させる。そして、トップページから読み出されたリードデータを取得する。
なお、Ｓ６０１〜Ｓ６０４では、リード電圧ＶＡ〜ＶＯとして、それぞれデフォルト値が使用される。
Ｓ６０５では、メモリコントローラ２０は、Ｓ６０１〜Ｓ６０４によって読み出された４ページ分のデータに基づいて、各ステートに属するメモリセルの数をカウントする。
そして、メモリコントローラ２０は、ステート毎のカウント値を度数とするヒストグラム１００ａを生成する（Ｓ６０６）。
そして、Ｓ５１０〜Ｓ５１１と同様の処理が、Ｓ６０７〜Ｓ６０８において実行される。
このように、第２の実施形態によれば、メモリチップ１０は、複数のプレーンの一例として、プレーンＰ０とプレーンＰ１とを備える。各プレーンが備えるメモリセルには、複数ビットのデータの一例として、４ビットのデータが格納され、これによって、一つのワード線は、４ページのデータが格納される。メモリコントローラ２０は、複数点の参照リード電圧の一を用いたシングルステートリードを、プレーンＰ０とプレーンＰ１とに対して並列に実行するマルチプレーンリード動作をメモリチップ１０に実行させる。マルチプレーンリード動作では、プレーンＰ０とプレーンＰ１とで複数点の参照リード電圧のうちのそれぞれ異なる参照リード電圧を使用させる。そして、メモリコントローラ２０は、各プレーンから取得された、シングルステートリードによるリードデータに基づいて、４ビットのデータのデータをリードするための実リード電圧を取得する。
これによって、複数点の参照リード電圧のそれぞれを用いたシングルステートリードが、複数のプレーンに対して分担して実行されるとともに、各プレーンで並列にシングルステートリードが実行される。その結果、推定処理に必要な回数のシングルステートリードの実行に要する時間が、マルチプレーンリード動作が使用されない場合に比べて短縮される。つまり、リード電圧の調整に要する時間が抑制される。
また、第２の実施形態によれば、参照リード電圧毎のシングルステートリードが必要である。参照リード電圧の数がｍ個であれば、ｍ回分のシングルステートリードが必要である。メモリコントローラ２０は、ｍ回分のシングルステートリードを、マルチプレーンリード動作によって複数のプレーンに分担させることができる。よって、メモリコントローラ２０は、ｎ（ただしｎ＜ｍ）回のマルチプレーンリード動作によって、ｍ個の参照リード電圧のそれぞれにかかるリードデータＸＤを取得することができる。
また、第２の実施形態によれば、メモリコントローラ２０は、ｍ個の参照リード電圧のそれぞれにかかるリードデータＸＤに基づいてヒストグラム１００ａを生成し、ヒストグラム１００ａと推定関数２００とに基づいて実リード電圧を取得する。
なお、第２の実施形態においても、ＥＣＣ回路２３が誤り訂正に失敗したことを契機として推定処理と推定処理によって得られた最適リード電圧の推定値を用いたリード動作のリトライが実行された。推定処理の実行の契機はこれに限定されない。メモリコントローラ２０は、任意のタイミングで推定処理を実行し得る。
なお、以上の説明においては、推定関数２００は、１６個のビンを有するヒストグラム１００ａを１５点のリード電圧ＶＡ〜ＶＯの最適値にマッピングするように構成された。推定関数２００に入力される、ヒストグラム１００ａのビンの数は、任意に変更可能である。例えば、推定関数２００は、８個のビンを有するヒストグラム１００ａを１５点のリード電圧ＶＡ〜ＶＯの最適値にマッピングするように構成されたものであってもよい。また、推定関数２００は、３２個のビンを有するヒストグラム１００ａを１５点のリード電圧ＶＡ〜ＶＯの最適値にマッピングするように構成されたものであってもよい。ヒストグラム１００ａのビンの数を多くするほど、推定精度が向上し得る。
図３１は、マルチプレーンリード動作を用いてリード電圧を調整する第２の実施形態にかかる処理の別の一例を示すフローチャートである。本図に示される処理は、Ｓ２０４において実行されるものである。
図３１に示される例では、３２個のビンを有するヒストグラムを１５点のリード電圧ＶＡ〜ＶＯの最適値にマッピングするように構成された推定関数２００が使用される。そして、３２個のビンを有するヒストグラム１００ａは、プレーンＰ０に対する１５点のリード電圧ＶＡ〜ＶＯのデフォルト値が１５点の参照リード電圧として使用されることで得られる１６個のビンを有するヒストグラムと、プレーンＰ１に対する１５点のリード電圧ＶＡ〜ＶＯのデフォルト値が１５点の参照リード電圧として使用されることで得られる１６個のビンを有するヒストグラムと、の組み合わせとして構成される。
そして、プレーンＰ０およびプレーンＰ１に対する参照リード電圧を用いたシングルステートリードは、マルチプレーンリード動作によって並列に実行される。
具体的には、例えば、Ｓ７０１では、メモリコントローラ２０は、プレーンＰ０（正確には対象ブロック内の対象ワード線）およびプレーンＰ１（正確には対ブロック内の、対象ワード線と同じタイミングでライトされるワード線）からリードデータＡＲを取得するためのシングルステートリードと、を並列に実行するマルチプレーンリード動作を、メモリチップ１０に指示する。メモリコントローラ２０は、シングルステートリード（ＭＰＲ）のコマンドシーケンスをメモリチップ１０に送信することによって、当該マルチプレーンリード動作を指示する。そして、メモリコントローラ２０は、プレーンＰ０およびプレーンＰ１のそれぞれから読み出されたリードデータＡＲを取得する。各リードデータの取得には、データ出力のコマンドシーケンスが使用される。
Ｓ７０２〜Ｓ７１５のそれぞれにおいて、Ｓ７０１と同様の方法で、プレーンＰ０とプレーンＰ１とに対するシングルステートリードがマルチプレーンリード動作によって実行される。これによって、プレーンＰ０およびプレーンＰ１のそれぞれからリードデータＢＲ〜ＯＲが取得される。
続いて、メモリコントローラ２０は、Ｓ７０１〜Ｓ７１５によってプレーンＰ０およびプレーンＰ１のそれぞれから得られたリードデータＡＲ〜ＯＲに対し、オン状態のメモリセルを示す“１”の数をカウントする（Ｓ７１６）。
そして、メモリコントローラ２０は、オン状態のメモリセルを示す“１”の数のカウントの結果に基づいて、３２個のビンを有するヒストグラム１００ａを生成する（Ｓ７１７）。つまり、プレーンＰ０から得られたリードデータＡＲ〜ＯＲのそれぞれの“１”の数に基づいて生成された８個のビンを有するヒストグラムと、プレーンＰ１から得られたリードデータＡＲ〜ＯＲのそれぞれの“１”の数に基づいて生成された８個のビンを有するヒストグラムと、のセットが、３２個のビンを有するヒストグラム１００ａとされる。
そして、メモリコントローラ２０は、ヒストグラム１００ａと、推定関数２００と、に基づいてリード電圧ＡＲ〜ＯＲの最適値ＡＲ’〜ＯＲ’を推定する（Ｓ７１８）。推定関数２００は、３２個の行と１５個の列とによって構成される行列であってもよいし、３２個の入力ノードと１５個の出力ノードとを備えるニューラルネットワークモデルであってもよい。
そして、メモリコントローラ２０は、プレーンＰ０に対するリード動作の際にリード電圧ＶＡ、ＤＡ、ＶＦ、およびＶＫとして最適値ＶＡ’、ＤＡ’、ＶＦ’、およびＶＫ’の推定値を使用できるように、シフト量を設定する（Ｓ７１９）。これによって、対象ページに対し、調整後のリード電圧を用いたシフトリードを実行することが可能な状態となる。
Ｓ７１９によって、マルチプレーンリード動作を用いてリード電圧を調整する処理が終了する。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１ メモリシステム、１０ メモリチップ、１１，１１Ａ，１１Ｂ メモリセルアレイ、１２，１２Ａ，１２Ｂ センスアンプモジュール、１３，１３Ａ，１３Ｂ ロウデコーダ、１４ 周辺回路、２０ メモリコントローラ、２１ ＣＰＵ、２２ ＲＡＭ、２３ ＥＣＣ回路、２４ ＮＡＮＤインターフェイス回路、２５ バッファメモリ、２６ ホストインターフェイス回路、３０ ロジック制御回路、３１ 入出力回路、３２ レジスタ、３３，３３Ａ，３３Ｂ パラメータレジスタ、３４ アドレスレジスタ、３５ コマンドレジスタ、３６ シーケンサモジュール、３７ レディ／ビジー制御回路、３８ 電圧生成回路、３９ ドライバモジュール、１００，１００ａ ヒストグラム、２００ 推定関数。

Claims (12)

  1. 第１プレーンと第２プレーンとを備え、前記第１プレーンおよび前記第２プレーンのそれぞれは、複数のメモリセルと、前記複数のメモリセルと接続されたワード線と、を備え、前記複数のメモリセルのそれぞれは、複数のビットのデータに対応したしきい値電圧が設定される、メモリチップと、
    前記複数のメモリセルから前記複数のビットのうちの一のビットのデータ群を複数点の第１リード電圧を使用することでリードする第１リード処理を、前記第１プレーンと前記第２プレーンとに対して並列にかつ前記第１プレーンと前記第２プレーンとで前記複数点の第１リード電圧を異ならせて前記メモリチップに実行させ、
    前記第１プレーンの前記複数のメモリセルからリードされた前記データ群と、前記第２プレーンの前記複数のメモリセルからリードされた前記データ群と、に基づいて前記複数点の第１リード電圧を調整する、
    メモリコントローラと、
    を備える、メモリシステム。
  2. 前記メモリコントローラは、
    第２リード電圧と第３リード電圧との対毎に第２リード処理を前記第１プレーンと前記第２プレーンとに対して並列に前記メモリチップに実行させ、
    前記第２リード電圧は、前記複数点の第１リード電圧のうちの一であり、
    前記第３リード電圧は、前記複数点の第１リード電圧のうちの前記第２リード電圧の次に大きい前記第１リード電圧であり、
    前記第２リード処理は、前記第２リード電圧と前記第３リード電圧の間に設定された第４リード電圧を前記ワード線に印加するとともに前記複数のメモリセルのオンまたはオフをセンスする処理であり、
    前記第１プレーンの前記複数のメモリセルからリードされた前記データ群と、前記第２プレーンの前記複数のメモリセルからリードされた前記データ群と、前記第２リード処理によって取得されたセンス結果と、に基づいて前記複数点の第１リード電圧を調整する、
    請求項１に記載のメモリシステム。
  3. 前記メモリコントローラは、前記第１プレーンと前記第２プレーンとに対する並列の前記第１リード処理を、前記複数点の第１リード電圧を異ならせてｎ回、前記メモリチップに実行させることで、前記第１プレーンの前記複数のメモリセルからリードされた前記データ群と、前記第２プレーンの前記複数のメモリセルからリードされた前記データ群と、を含む、リードに使用された前記複数点の第１リード電圧がそれぞれ異なるｍ個の前記データ群を取得して、前記ｍ個の前記データ群に基づいて前記複数点の第１リード電圧を調整し、
    前記ｎは１以上の整数であり、
    前記ｍは前記ｎよりも大きい整数である、
    請求項１に記載のメモリシステム。
  4. 前記第１リード処理は、前記複数点の第１リード電圧を前記ワード線に印加するとともに前記ワード線に印加された前記第１リード電圧毎に前記複数のメモリセルのオンまたはオフをセンスして、前記第１リード電圧毎に取得されたセンス結果に基づいて前記データ群を取得する処理であり、
    前記メモリコントローラは、
    前記ｍ個の前記データ群のそれぞれから前記複数点の第１リード電圧毎の前記センス結果を演算し、
    演算によって取得された前記複数点の第１リード電圧毎の前記センス結果に基づいてしきい値電圧に対するメモリセルの数を示すヒストグラムを生成し、
    前記ヒストグラムに基づいて前記複数点の第１リード電圧を調整する、
    請求項３に記載のメモリシステム。
  5. 前記メモリコントローラは、
    第２リード電圧と第３リード電圧との対毎に第２リード処理を前記第１プレーンと前記第２プレーンとに対して並列に前記メモリチップに実行させ、
    前記第２リード電圧は、前記複数点の第１リード電圧のうちの一であり、
    前記第３リード電圧は、前記複数点の第１リード電圧のうちの前記第２リード電圧の次に大きい前記第１リード電圧であり、
    前記第２リード処理は、前記第２リード電圧と前記第３リード電圧の間に設定された第４リード電圧を前記ワード線に印加するとともに前記複数のメモリセルのオンまたはオフをセンスする処理であり、
    前記ｍ個の前記データ群と、前記第２リード処理によるセンス結果と、を用いた論理演算によって、前記複数点の第１リード電圧毎の前記センス結果を取得する、
    請求項４に記載のメモリシステム。
  6. 前記メモリコントローラは、前記第１プレーンに対する第３リード処理を前記メモリチップに実行させ、前記第３リード処理は、前記第１リード処理と同じ処理であり、
    前記第３リード処理によって前記第１プレーンの前記複数のメモリセルから取得された前記データ群に対して誤り訂正を実行し、
    前記誤り訂正の実行に失敗した場合、前記第１プレーンと前記第２プレーンとに対する並列の前記第１リード処理を前記メモリチップに実行させて、前記複数点の第１リード電圧を調整し、
    前記調整後の前記複数点の第１リード電圧を用いて前記第１プレーンに対する前記第３リード処理を前記メモリチップに実行させる、
    請求項１から５の何れか一項に記載のメモリシステム。
  7. 前記メモリコントローラは、
    前記第２プレーンの前記複数のメモリセルが故障していない場合に、記第１プレーンと前記第２プレーンとに対する並列の前記第１リード処理を前記メモリチップに実行させ、
    前記第２プレーンの前記複数のメモリセルが故障している場合に、前記第１プレーンと前記第２プレーンとに対する並列の前記第１リード処理を前記メモリチップに実行させない、
    請求項６に記載のメモリシステム。
  8. 第１プレーンと第２プレーンとを備え、前記第１プレーンおよび前記第２プレーンのそれぞれは、複数のメモリセルと、前記複数のメモリセルと接続されたワード線と、を備え、前記複数のメモリセルのそれぞれは、複数のビットのデータに対応したしきい値電圧が設定される、メモリチップと、
    複数点の参照リード電圧のうちの一を前記ワード線に印加するとともに前記複数のメモリセルのオンまたはオフをセンスする第１リード処理を、前記第１プレーンと前記第２プレーンとに対して並列にかつ前記第１プレーンと前記第２プレーンとで前記複数点の参照リード電圧のうちのそれぞれ異なる参照リード電圧を使用させて前記メモリチップに実行させ、
    前記第１リード処理によるセンス結果に基づいて前記複数のビットのデータをリードするための実リード電圧を取得する、
    メモリコントローラと、
    を備えるメモリシステム。
  9. 前記複数点の参照リード電圧は、ｍ点の参照リード電圧であり、
    前記メモリコントローラは、前記第１プレーンと前記第２プレーンとに対する並列の前記第１リード処理を、前記参照リード電圧を異ならせてｎ回、前記メモリチップに実行させることで、使用された前記参照リード電圧がそれぞれ異なるｍ個の前記センス結果を取得し、
    前記ｎは１以上の整数であり、
    前記ｍは前記ｎよりも大きい整数である、
    請求項８に記載のメモリシステム。
  10. 前記メモリコントローラは、
    前記ｍ個の前記センス結果に基づいてしきい値電圧に対するメモリセルの数を示すヒストグラムを生成し、
    前記ヒストグラムと推定関数とに基づいて前記実リード電圧を取得する、
    請求項９に記載のメモリシステム。
  11. 前記メモリコントローラは、
    前記第１プレーンに対する第２リード処理を前記メモリチップに実行させ、前記第２リード処理は、前記実リード電圧を使用することで前記複数のメモリセルからデータ群をリードする処理であり、
    前記第２リード処理によって前記第１プレーンの前記複数のメモリセルから取得された前記データ群に対して誤り訂正を実行し、
    前記誤り訂正の実行に失敗した場合、前記第１プレーンと前記第２プレーンとに対する並列の前記第１リード処理を前記メモリチップに実行させて、前記実リード電圧を取得し、
    取得された前記実リード電圧を用いて前記第１プレーンに対する前記第２リード処理を前記メモリチップに実行させる、
    請求項８から１０の何れか一項に記載のメモリシステム。
  12. 前記メモリコントローラは、
    前記第２プレーンの前記複数のメモリセルが故障していない場合に、記第１プレーンと前記第２プレーンとに対する並列の前記第１リード処理を前記メモリチップに実行させ、
    前記第２プレーンの前記複数のメモリセルが故障している場合に、前記第１プレーンと前記第２プレーンとに対する並列の前記第１リード処理を前記メモリチップに実行させない、
    請求項１１に記載のメモリシステム。
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