JP2021149995A - メモリシステム - Google Patents

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Abstract

【課題】リード電圧の推定の精度を向上させたメモリシステムを提供する。【解決手段】一つの実施形態によれば、メモリシステムは、不揮発性メモリと、メモリコントローラとを備える。前記不揮発性メモリは、複数のメモリセルを有する。前記メモリコントローラは、前記複数のメモリセルから複数の参照リード電圧を用いて読み出したデータに基づいて、しきい値電圧に対するメモリセル数を示すヒストグラムを生成し、前記ヒストグラムを、前記複数のメモリセルに格納されたデータを読み出すための複数の実リード電圧の推定値を出力するモデルに入力することで前記推定値を算出し、前記複数のメモリセルに対する複数の実リード電圧の観測値を算出し、前記推定値と前記観測値とに基づいて前記モデルのパラメータを更新する。【選択図】図８

Description

本実施形態は、メモリシステムに関する。
不揮発性のメモリセルを有するメモリシステムが知られている。そのようなメモリシステムにおいては、リード処理において、メモリセルのしきい値電圧とリード電圧との比較に基づいて、そのメモリセルに保持されているデータが判定される。
メモリセルのしきい値電圧は、種々の要因によって変化し得る。メモリシステムは、メモリセルのしきい値電圧が変化したとしてもそのメモリセルから正しいデータを得ることができるように、リード電圧を変更することが可能に構成されている。
米国特許第９０６９６５９号明細書
一つの実施形態は、リード電圧の推定の精度を向上させたメモリシステムを提供することを目的とする。
一つの実施形態によれば、メモリシステムは、不揮発性メモリと、メモリコントローラとを備える。前記不揮発性メモリは、複数のメモリセルを有する。前記メモリコントローラは、前記複数のメモリセルから複数の参照リード電圧を用いて読み出したデータに基づいて、しきい値電圧に対するメモリセル数を示すヒストグラムを生成し、前記ヒストグラムを、前記複数のメモリセルに格納されたデータを読み出すための複数の実リード電圧の推定値を出力するモデルに入力することで前記推定値を算出し、前記複数のメモリセルに対する複数の実リード電圧の観測値を算出し、前記推定値と前記観測値とに基づいて前記モデルのパラメータを更新する。
図１は、実施形態に係るメモリシステムの構成例を示す模式的な図である。 図２は、図１のメモリチップの構成の一例を示す模式的な図である。 図３は、図２のブロックの回路構成の一例を示す模式的な図である。 図４は、図３のブロックの一部領域の断面図である。 図５は、図３や図４のメモリセルのしきい値電圧の分布の一例を示す模式的な図である。 図６は、図１のメモリシステムにおいて実行される、推定器を用いて実リード電圧を推定する推定処理の概要を模式的に示す図である。 図７は、図１のメモリシステムの機能構成の一例を示す図である。 図８は、図１のメモリシステム１において実行される、学習器を用いて推定器のパラメータを更新する更新処理の概要を模式的に示す図である。 図９は、図１のメモリシステムにおいて実行される、リード処理の一例を示すフローチャートである。 図１０は、図９のリード処理における推定処理の一例を示すフローチャートである。 図１１は、図９のリード処理における更新処理の一例を示すフローチャートである。 図１２は、実施形態に係る推定器の構成の一例を示す模式的な図である。
以下に添付図面を参照して、実施形態に係るメモリシステムを詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
（第１の実施形態）
図１は、実施形態に係るメモリシステム１の構成の一例を示す模式的な図である。メモリシステム１は、ホスト（Host）２と接続可能に構成されている。ホスト２としては、例えばパーソナルコンピュータや携帯情報端末、サーバなどが適宜利用可能である。
メモリシステム１は、ホスト２からアクセス要求を受け付けることができる。アクセス要求は、リードコマンド及びライトコマンドを含む。
メモリシステム１は、不揮発性メモリとしてのＮＡＮＤ型のフラッシュメモリ（ＮＡＮＤメモリ１００）と、メモリコントローラ２００とを備える。ＮＡＮＤメモリ１００及びメモリコントローラ２００は、複数のチャネルを有するバス３００により電気的に接続される。
メモリコントローラ２００は、ホスト２及びＮＡＮＤメモリ１００の間のデータ転送を実行する。メモリコントローラ２００は、ホストインタフェース（Host I/F）２０１、ＲＡＭ（Random Access Memory）２０２、ＣＰＵ（Central Processing Unit）２０３、ＮＡＮＤＣ２０４及びＥＣＣ（Error Correction Circuit）２０５を備える。ホストインタフェース２０１、ＲＡＭ２０２、ＣＰＵ２０３、ＮＡＮＤＣ２０４及びＥＣＣ２０５は、例えばバス等を介して、互いに通信可能に接続される。
メモリコントローラ２００は、例えばＳｏＣ（System-On-a-Chip）として構成され得る。メモリコントローラ２００は、複数のチップによって構成されてもよい。メモリコントローラ２００は、ＣＰＵ２０３に代えて、ＦＰＧＡ（field-programmable gate array）やＡＳＩＣ（application specific integrated circuit）を備えていてもよい。メモリコントローラ２００は、並列処理可能な専用演算器又はＤＳＰ（Digital Signal Processor）をさらに備えていてもよい。すなわち、メモリコントローラ２００は、ソフトウェア、ハードウェア又はこれらの組み合わせによって構成され得る。
ＲＡＭ２０２は、バッファ、あるいはＣＰＵ２０３のワークエリアとして使用されるメモリである。ＲＡＭ２０２を構成するメモリの種類は、特定の種類に限定されない。例えば、ＲＡＭ２０２は、ＤＲＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ（Static Random Access Memory）又はこれらの組み合わせによって構成される。
ホストインタフェース２０１は、ホスト２との間の通信インタフェースの制御を実行する。ホストインタフェース２０１は、ＣＰＵ２０３による制御の下で、ホスト２とＲＡＭ２０２との間のデータ転送を実行する。ＮＡＮＤＣ２０４は、ＣＰＵ２０３による制御の下で、ＮＡＮＤメモリ１００とＲＡＭ２０２との間のデータ転送を実行したりする。
ＣＰＵ２０３は、ホストインタフェース２０１、ＲＡＭ２０２、ＮＡＮＤＣ２０４及びＥＣＣ２０５を制御する。ＣＰＵ２０３は、例えばＲＡＭ２０２にロードされたファームウェアプログラムを実行することによって、上記した各種構成要素の制御を実現する。
ＥＣＣ２０５は、ＮＡＮＤメモリ１００に送られるデータを符号化する。符号化は、誤り訂正符号による符号化である。ＥＣＣ２０５は、ＮＡＮＤメモリ１００から送られてきたデータに対し、復号を実行し、それによって当該データに含まれるビットエラーの検出と訂正とを実施する。
ＥＣＣ２０５が使用する符号化の方式は、特定の方式に限定されない。一例では、符号化の方式として、ＬＤＰＣ（Low Density Parity Check）が採用され得る。
ＮＡＮＤメモリ１００は、１以上のメモリチップ（Chip）１０１を含む。１以上のメモリチップ１０１の各々は、バス３００によりＮＡＮＤＣ２０４に電気的に接続される。ここでは、一例として、ＮＡＮＤメモリ１００は、４つのメモリチップ１０１を含む。
図２は、図１のメモリチップ１０１の構成の一例を示す模式的な図である。図示するようにメモリチップ１０１は、周辺回路１１０及びメモリセルアレイ１１１を備える。
メモリセルアレイ１１１は、各々が複数の不揮発性メモリセルトランジスタの集合である複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、ＢＬＫ２、…）を備える。複数のブロックＢＬＫの各々は、それぞれがワード線（ワードライン）及びビット線に関連付けられたメモリセルトランジスタの集合である複数のストリングユニットＳＵ（ＳＵ０、ＳＵ１、ＳＵ２、…）を備える。複数のストリングユニットＳＵの各々は、メモリセルトランジスタが直列接続された複数のＮＡＮＤストリング１１４を備える。なお、ストリングユニットＳＵ内のＮＡＮＤストリング１１４の数は任意である。
周辺回路１１０は、例えば、ロウデコーダ、カラムデコーダ、センスアンプ、ラッチ回路及び電圧発生回路を含む。周辺回路１１０は、メモリコントローラ２００からコマンドを受信すると、メモリセルアレイ１１１に対し、プログラム処理、リード処理及びイレース処理のうちの当該コマンドに対応した処理を実行する。
図３は、図２のブロックＢＬＫの回路構成の一例を示す模式的な図である。なお、各ブロックＢＬＫは、同一の構成を有している。ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０〜ＳＵ３を有する。各ストリングユニットＳＵは、複数のＮＡＮＤストリング１１４を含む。
複数のＮＡＮＤストリング１１４の各々は、例えば６４個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ６３）及び選択トランジスタＳＴ１、ＳＴ２を含んでいる。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを備え、データを不揮発に保持する。６４個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ６３）は、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。なお、メモリセルトランジスタＭＴは、電荷蓄積層に絶縁膜を用いたＭＯＮＯＳ型であってもよいし、電荷蓄積層に導電膜を用いたＦＧ型であってもよい。さらに、ＮＡＮＤストリング１１４内のメモリセルトランジスタＭＴの個数は６４個に限定されない。
ストリングユニットＳＵ０〜ＳＵ３の各々における選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に接続される。これに対してストリングユニットＳＵ０〜ＳＵ３の各々における選択トランジスタＳＴ２のゲートは、例えば選択ゲート線ＳＧＳに共通接続される。ストリングユニットＳＵ０〜ＳＵ３の各々における選択トランジスタＳＴ２のゲートは、ストリングユニットＳＵごとに異なる選択ゲート線ＳＧＳ０〜ＳＧＳ３に接続されてもよい。同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０〜ＭＴ６３の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ６３に共通接続される。以下、ワード線ＷＬをワードラインと記載する場合もある。
各ストリングユニットＳＵ内にある各ＮＡＮＤストリング１１４の選択トランジスタＳＴ１のドレインは、それぞれ異なるビット線ＢＬ（ＢＬ０〜ＢＬ（Ｌ−１）、ただしＬは２以上の自然数）に接続される。また、ビット線ＢＬは、複数のブロックＢＬＫ間で各ストリングユニットＳＵ内にある１つのＮＡＮＤストリング１１４を共通に接続する。さらに、各選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続されている。
つまり、ストリングユニットＳＵは、異なるビット線ＢＬに接続され、かつ、同一の選択ゲート線ＳＧＤに接続されたＮＡＮＤストリング１１４の集合である。また、ブロックＢＬＫは、ワード線ＷＬを共通にする複数のストリングユニットＳＵの集合である。メモリセルアレイ１１１は、ビット線ＢＬを共通にする複数のブロックＢＬＫの集合である。
周辺回路１１０によるプログラム処理及びリード処理は、１つのストリングユニットＳＵにおける１つのワード線ＷＬに接続されたメモリセルトランジスタＭＴに対して、一括して実行され得る。１つのストリングユニットＳＵにおける１つのワード線ＷＬに対してプログラム処理又はリード処理が実行され得る１ビットのデータの集まりを「ページ」と表記する。
周辺回路１１０によるイレース処理は、ブロックＢＬＫ単位で実行される。すなわち、１つのブロックＢＬＫに格納された全てのデータは、一括にイレースされる。
図４は、図３のブロックの一部領域の断面図である。本図に示すように、ｐ型のウェル領域（半導体基板）１０上に、複数のＮＡＮＤストリング１１４が形成されている。すなわち、ウェル領域１０上には、選択ゲート線ＳＧＳとして機能する例えば４層の配線層１１、ワード線ＷＬ０〜ＷＬ６３として機能する６４層の配線層１２及び選択ゲート線ＳＧＤとして機能する例えば４層の配線層１３が、順次積層されている。積層された配線層間には、絶縁膜が形成されている。
これらの配線層１３，１２，１１を貫通してウェル領域１０に達するピラー状の導電体１４が形成されている。導電体１４の側面には、ゲート絶縁膜１５、電荷蓄積層（絶縁膜または導電膜）１６及びブロック絶縁膜１７が順次形成され、これらによってメモリセルトランジスタＭＴ及び選択トランジスタＳＴ１，ＳＴ２が形成されている。導電体１４は、ＮＡＮＤストリング１１４の電流経路として機能し、各トランジスタのチャネルが形成される領域となる。導電体１４の上端は、ビット線ＢＬとして機能する金属配線層１８に接続される。
ウェル領域１０の表面領域内には、ｎ＋型不純物拡散層１９が形成されている。拡散層１９上にはコンタクトプラグ２０が形成され、コンタクトプラグ２０は、ソース線ＳＬとして機能する金属配線層２１に接続される。さらに、ウェル領域１０の表面領域内には、ｐ＋型不純物拡散層２２が形成されている。拡散層２２上にはコンタクトプラグ２３が形成され、コンタクトプラグ２３は、ウェル配線ＣＰＷＥＬＬとして機能する金属配線層２４に接続される。ウェル配線ＣＰＷＥＬＬは、ウェル領域１０を介して導電体１４に電位を印加するための配線である。
以上の構成が、半導体基板に平行な第２方向Ｄ２に複数配列されており、第２方向Ｄ２に並ぶ複数のＮＡＮＤストリング１１４の集合によってストリングユニットＳＵが形成される。
なお、図２〜図４に示された構成は一例である。メモリセルアレイ１１１の構成は、上記した構成に制限されない。例えば、メモリセルアレイ１１１は、ＮＡＮＤストリング１１４が２次元的に配列された構成を有していてもよい。
以降では、メモリセルトランジスタＭＴを、単に、メモリセルと表記する。
図５は、図３や図４のメモリセルのしきい値電圧の分布の一例を示す模式的な図である。図５に含まれる３つのグラフにおいて、縦軸は、メモリセルの数（ビットカウント）を示し、横軸は、しきい値電圧（Ｖｔｈ）を示す。すなわち、本図は、しきい値電圧に対するメモリセルの数の分布を示す。
なお、以降に説明される例では、特に断りがない限り、各メモリセルにデータを保持する方式として、ＴＬＣ（Triple Level Cell）と呼ばれる方式が適用されていることとしている。ＴＬＣの方式によれば、各メモリセルは、３ビットのデータを保持することができる。つまり、本実施形態では、メモリセルが８値のデータを保持可能な場合について説明するが、これに限らない。メモリセルが保持可能なデータは、２値以上のデータ（１ビット以上のデータ）であり得る。
図５に示すように、ＴＬＣの場合、しきい値電圧の取り得る範囲は、８つの範囲に区分される。この８つの区分を、しきい値電圧が低いほうから順に、“Ｅｒ”ステート、“Ａ”ステート、“Ｂ”ステート、“Ｃ”ステート、“Ｄ”ステート、“Ｅ”ステート、“Ｆ”ステート及び“Ｇ”ステートと呼ぶことにする。周辺回路１１０は、プログラム処理の際に、“Ｅｒ”ステート、“Ａ”ステート、“Ｂ”ステート、“Ｃ”ステート、“Ｄ”ステート、“Ｅ”ステート、“Ｆ”ステート及び“Ｇ”ステートのうちの何れかのステートに属するように、各メモリセルのしきい値電圧を制御する。
その結果、しきい値電圧に対するメモリセルの数をプロットした場合、メモリセルのしきい値電圧の分布は、図５の（Ａ）に示されるように、それぞれ異なるステートに属する８つのローブを形成する。
８つのステートは、それぞれ異なる３ビットのデータに対応する。一例では、“Ｅｒ”ステートは、“１１１”に対応する。また、“Ａ”ステートは、“１１０”に対応する。また、“Ｂ”ステートは、“１００”に対応する。また、“Ｃ”ステートは、“０００”に対応する。また、“Ｄ”ステートは、“０１０”に対応する。また、“Ｅ”ステートは、“０１１”に対応する。また、“Ｆ”ステートは、“００１”に対応する。また、“Ｇ”ステートは、“１０１”に対応する。このように、各メモリセルは、そのしきい値電圧が属するステートに対応したデータを保持することができる。なお、図５の（Ａ）に示す対応関係は、データコーディングの一例であり、これに限定されない。
なお、１つのメモリセルに保持される３ビットのデータの各桁は、位置に対応した名称で表記される。例えばＬＳＢ（Least Significant Bit）はロアービット、ＭＳＢ（Most Significant Bit）はアッパービット、ＬＳＢとＭＳＢとの間のビットはミドルビット、と称される。
しきい値電圧は、イレース処理によって“Ｅｒ”ステートまで低下せしめられる。また、しきい値電圧は、プログラム処理によって、“Ｅｒ”ステートに維持されるたり、“Ａ”ステート、“Ｂ”ステート、“Ｃ”ステート、“Ｄ”ステート、“Ｅ”ステート、“Ｆ”ステート及び“Ｇ”ステート、のうちの何れかのステートに至るまで上昇せしめられたりする。
具体的には、プログラム処理においては、周辺回路１１０は、カラムアドレスに対応したビット線ＢＬを選択する。周辺回路１１０は、選択されたビット線ＢＬの電位をゼロとする。周辺回路１１０は、ロウアドレスに対応したワード線ＷＬを選択し、選択されたワード線ＷＬに、プログラミングパルスを印加する。すると、選択されたビット線ＢＬおよび選択されたワード線ＷＬとの交点に位置するメモリセルの電荷蓄積層１６に電子が注入され、その結果、メモリセルのしきい値電圧が上昇する。周辺回路１１０は、所定のタイミングでデータのリードを行うことで、メモリセルのしきい値電圧がライトデータのデータに対応した目標のステートに到達したか否かを確認する（ベリファイリード）。周辺回路１１０は、メモリセルのしきい値電圧が目標のステートに到達するまで、プログラムパルスの印加を継続する。
以降、プログラム処理によってあるステートにしきい値電圧が設定されたメモリセルを、そのステートに属するメモリセル、と表記することがある。
隣接する２つのステートの境界には、データの判定のための電圧が設定される。この電圧を、後述する参照リード電圧Ｖｒ１〜Ｖｒ７（reference read voltage）と区別するために、実リード電圧Ｖａ〜Ｖｇ（actual read voltage）と表記する。
例えば、図５の（Ａ）に例示されるように、“Ｅｒ”ステートと“Ａ”ステートとの間に実リード電圧Ｖａが設定される。また、“Ａ”ステートと“Ｂ”ステートとの間に実リード電圧Ｖｂが設定される。また、“Ｂ”ステートと“Ｃ”ステートとの間に実リード電圧Ｖｃが設定される。また、“Ｃ”ステートと“Ｄ”ステートとの間に実リード電圧Ｖｄが設定される。また、“Ｄ”ステートと“Ｅ”ステートとの間に実リード電圧Ｖｅが設定される。また、“Ｅ”ステートと“Ｆ”ステートとの間に実リード電圧Ｖｆが設定される。また、“Ｆ”ステートと“Ｇ”ステートとの間に実リード電圧Ｖｇが設定される。つまり、８つのステートが設定されるＴＬＣモードでは、７点の実リード電圧が設定される。リード処理において、周辺回路１１０は、設定された複数点の実リード電圧を用いてメモリセルが属するステートを特定し、特定したステートをデータにデコードする。
具体的には、リード処理においては、周辺回路１１０は、ビット線ＢＬに電源電圧をプリチャージする。周辺回路１１０は、ロウアドレスに対応したワード線ＷＬを選択する。周辺回路１１０は、非選択のワード線ＷＬに属するメモリセルを導通状態にし、選択されたワード線ＷＬに、複数種類の実リード電圧を順次印加する。周辺回路１１０は、プリチャージにより蓄えられた電荷がどの実リード電圧が印加されたときにソース線ＳＬに流出したかを検知することによって、対象のメモリセルが属するステートに対応するデータを判定する。周辺回路１１０は、判定されたデータをラッチ回路に格納する。メモリコントローラ２００は、例えばリードイネーブル（ＲＥ）信号をトグルさせることによって、ラッチ回路内のデータをリードデータとして取得することができる。
ここで、メモリセルのしきい値電圧は、種々の要因によって変化し得る。メモリセルのしきい値電圧は、例えば、当該メモリセルへのアクセス、当該メモリセルへのプログラム完了時からの経過時間や温度履歴、当該メモリセルに隣接するメモリセルへのアクセス、当該メモリセルの疲弊状態などに応じて変化し得る。メモリセルの疲弊状態は、当該メモリセルに対するイレース処理／プログラム処理の実行回数、および当該メモリセルに対するイレース処理／プログラム処理の際の温度に影響される。メモリセルのしきい値電圧が変化するとき、リード処理時において、例えば図５の（Ｂ）に示すように、ステートごとの分布が互いに重なり合った状態になっている場合がある。
このように、リードされたデータは、しきい値電圧の変化によって、プログラムされた時点での値から変化している場合がある。しきい値電圧のローブの一部又は全部がステート間の境界にある実リード電圧を越えた場合、データの誤判定が発生する。すなわち、しきい値電圧のローブの一部又は全部がステート間の境界にある実リード電圧の設定値を越えた場合、プログラム処理時と異なった値が読み出される。読み出されたデータのうち、プログラム処理時と異なった値を、ビットエラーと表記する。
メモリコントローラ２００において、ＣＰＵ２０３などのプロセッサ及びＥＣＣ２０５のうちの少なくとも一方は、エラー訂正（復号）と、実リード電圧のシフトとによりビットエラーに対処することができる。以下、一例として、ＥＣＣ２０５によりエラー訂正（復号）が実行され、プロセッサ（ＣＰＵ２０３）により実リード電圧のシフトが実行される場合を例示する。
例えば、メモリコントローラ２００は、ＮＡＮＤメモリ１００から取得したデータに対してＥＣＣ２０５を用いたエラー訂正を実行する。エラー訂正に失敗した場合、メモリコントローラ２００は、実リード電圧Ｖａ〜Ｖｇの最適値を推定し、推定によって得られた実リード電圧Ｖａ〜Ｖｇの最適値の推定値を実リード電圧Ｖａ〜Ｖｇの新たな設定値として設定してリード処理をリトライする。以下、実リード電圧の最適値の推定値を実リード電圧の推定値と記載する。また、実リード電圧の最適値の観測値を実リード電圧の観測値と記載する。リトライされるリード処理を、リードリトライ処理と表記する。
ここで、エラー訂正が失敗するとは、変化後のデータから変化前のデータを復元できないことをいう。具体的には、エラー訂正が失敗するとは、リードデータに含まれるエラービットが訂正できないことをいう。エラー訂正が成功するとは、リードデータに含まれる全てのエラービットが訂正されたことをいう。
メモリコントローラ２００により設定される実リード電圧の設定値は、例えば図１に示すようにＲＡＭ２０２にロードされた管理情報２０７に含まれる。
管理情報２０７には、実リード電圧の設定値が、所定の単位領域ごとに記録される。単位領域は、例えばブロックＢＬＫである。つまり、１つのブロックＢＬＫに含まれる全てのメモリセルに対し、共通する実リード電圧の設定値が使用される。なお、単位領域はブロックＢＬＫに限定されない。例えば、単位領域はワード線やページなどであってもよい。
また、図１の例では、管理情報２０７はＲＡＭ２０２に格納されている。例えば、管理情報２０７は、メモリシステム１の電源断の前には、ＲＡＭ２０２からＮＡＮＤメモリ１００に退避される。メモリシステム１の起動後には、ＮＡＮＤメモリ１００からＲＡＭ２０２にロードされる。なお、管理情報２０７は、ＮＡＮＤメモリ１００に退避されなくてもよい。また、管理情報２０７が格納される位置はＲＡＭ２０２に限定されない。
なお、メモリコントローラ２００により設定された実リード電圧の設定値は、如何なる方法で周辺回路１１０に送信されてもよい。
一例として、実リード電圧の設定値は、メモリコントローラ２００からメモリチップ１０１に送信されるデータリード用のコマンドとともに送られる。この場合、メモリコントローラ２００は、実リード電圧の設定値を、データリード用のコマンドのコマンドシーケンスに含めてメモリチップ１０１に送信する。当該コマンドシーケンスを受信したメモリチップ１０１では、周辺回路１１０は、当該コマンドシーケンスに含まれる実リード電圧の設定値の電圧をリード対象のメモリセルにワード線を介して印加することで、リード対象のメモリセルのデータを読み出す。
別の一例では、実リード電圧の設定値は、データリード用のコマンドとは異なるコマンドによってメモリチップ１０１に送られる。周辺回路１１０は、各種パラメータを保持することができるフィーチャレジスタを有している。例えば、フィーチャレジスタは、パラメータの一種として、実リード電圧の設定値を保持できるように構成されている。周辺回路１１０は、メモリコントローラ２００からデータリード用のコマンドを受信した場合、フィーチャレジスタから実リード電圧の設定値を取得して、当該設定値の電圧を、リード対象のメモリセルにワード線を介して印加することで、リード対象のメモリセルのデータを読み出す。フィーチャレジスタは、セットフィーチャコマンドによって値を設定することができる。つまり、メモリコントローラ２００は、セットフィーチャコマンドによって実リード電圧の設定値をメモリチップ１０１に送信することができる。なお、実リード電圧の設定値は、セットフィーチャコマンドに限らず、他の任意のコマンドによって送信されてもよい。
なお、実リード電圧の設定値は、電圧値を示す数値情報としてメモリチップ１０１に送られてもよいし、予め決められた基準となる電圧値からの差分として表現された数値情報としてメモリチップ１０１に送られてもよい。
実リード電圧Ｖａ〜Ｖｇの最適値は、ビットエラーの発生率を出来るだけ小さくすることができる実リード電圧Ｖａ〜Ｖｇの値をいう。なお、実リード電圧Ｖａ〜Ｖｇの最適値は、ビットエラーの発生率を最小にするための値であればよく、メモリセルの分布が有する極小点のしきい値電圧に限らない。極小点の他の点のしきい値電圧の値が、実リード電圧Ｖａ〜Ｖｇの最適値として使用されても構わない。
図５の（Ｂ）は、図５の（Ａ）に示される分布が得られてからしばらくの間、メモリシステム１が使用された後に得られる、しきい値電圧の分布を示している。本図に示されるように、それぞれ異なるステートに対応する８つのローブは、図５の（Ａ）に示される８つのローブとは形状及び位置が異なっている。８つのローブの裾野が重なり合って、１つの連続した分布が形成されている。このような分布が得られた場合、当該分布が有する７つの極小点を実リード電圧Ｖａ〜Ｖｇとして設定すれば、ビットエラーの発生率を最小にすることが可能と考えられる。すなわち、図５の（Ｂ）の状態の分布における実リード電圧Ｖａ〜Ｖｇの最適値は、Ｖａ＿ｏｐｔ，Ｖｂ＿ｏｐｔ，Ｖｃ＿ｏｐｔ，Ｖｄ＿ｏｐｔ，Ｖｅ＿ｏｐｔ，Ｖｆ＿ｏｐｔ及びＶｇ＿ｏｐｔである。
本実施形態では、メモリコントローラ２００は、以下に説明するしきい値電圧の分布（ヒストグラム）と、推定関数（係数行列）とを用いることによって実リード電圧Ｖａ〜Ｖｇを推定する。ここで、推定関数（係数行列）は、ヒストグラムと実リード電圧Ｖａ〜Ｖｇとの関係を示すモデルである。
具体的には、メモリコントローラ２００は、予め決められた１点以上の参照リード電圧Ｖｒ１〜Ｖｒ７を用いてリードを実行することによって、しきい値電圧に対するメモリセルの数を示すヒストグラムを生成（取得）する。換言すれば、メモリコントローラ２００は、複数のメモリセルを複数の参照リード電圧を用いて読み出した結果に基づいて、しきい値電圧に対するメモリセル数を示すヒストグラムを生成する。一例として、メモリコントローラ２００は、複数のメモリセルの、例えば各ワードライン、各ページ又は各ブロックについてヒストグラムを生成する。メモリコントローラ２００は、生成されたヒストグラムをモデル（係数行列）に入力する。メモリコントローラ２００は、ヒストグラムの入力に応じたモデル（係数行列）の出力を実リード電圧Ｖａ〜Ｖｇの推定値として取得する。換言すれば、メモリコントローラ２００は、取得したヒストグラムと係数行列とを乗じた結果を、実リード電圧Ｖａ〜Ｖｇの推定値として取得する。また、メモリコントローラ２００は、実リード電圧Ｖａ〜Ｖｇの推定値を、データを判定するための実際のリード電圧、すなわち実リード電圧Ｖａ〜Ｖｇの設定値として用いて、リードを実行する。換言すれば、メモリコントローラ２００は、モデル（係数行列）から出力された実リード電圧Ｖａ〜Ｖｇの推定値に基づいて、複数のメモリセルに格納されたデータを読み出す。
図５の（Ｂ）の例では、７点の参照リード電圧Ｖｒ１，Ｖｒ２，Ｖｒ３，Ｖｒ４，Ｖｒ５，Ｖｒ６，Ｖｒ７が予め設定されている。
ワード線に参照リード電圧Ｖｒｉ（ただしｉは１から７までの整数）を印加した場合、当該ワード線に接続された複数のメモリセルのうち、しきい値電圧がＶｒｉより低いメモリセルは、オン状態となり、しきい値電圧がＶｒｉより高いメモリセルは、オフ状態となる。メモリセルがオン状態であるかオフ状態であるかは、周辺回路１１０が備えるセンスアンプによって判定される。
メモリコントローラ２００は、周辺回路１１０に、対象のワード線に参照リード電圧Ｖｒ１〜Ｖｒ７を順次印加させて、参照リード電圧ごとに各メモリセルがオン状態であるかオフ状態であるかを判定させる。メモリコントローラ２００は、参照リード電圧ごとに、対象のワード線に接続された複数のメモリセルのうちの、オン状態およびオフ状態のうちの予め決められた状態のメモリセルの数をカウントする。そして、メモリコントローラ２００は、参照リード電圧ごとに得られたカウント値に基づいて、７つの参照リード電圧Ｖｒ１〜Ｖｒ７によって区切られた８つの区間をビンとし、メモリセルの数を度数とするヒストグラムを生成する。
例えば、参照リード電圧Ｖｒｉが印加された場合のオン状態のメモリセルの数をＣｉと表記し、対象のワード線に接続されたメモリセルの数をＣｍｔと表記すると、ＶｒｊとＶｒ（ｊ＋１）とによって区切られた区間の度数は、Ｃ（ｊ＋１）−Ｃｊの演算によって得ることができる。ただし、ｊは１から６までの整数である。Ｖｒ１より小さい区間の度数は、Ｃ１とされる。Ｖｒ７より大きい区間の度数は、Ｃｍｔ−Ｃ７とされる。
図５の（Ｃ）は、上記の処理によって得られたヒストグラムを示す模式図である。
なお、参照リード電圧Ｖｒ１〜Ｖｒ７は、予め設定されている。参照リード電圧Ｖｒ１〜Ｖｒ７の設定方法は、特定の方法に限定されない。
例えば、７つの実リード電圧Ｖａ〜Ｖｇのそれぞれの初期値が予め決められており、メモリコントローラ２００は、各実リード電圧の初期値からの差分を用いて周辺回路１１０に各実リード電圧を設定する場合がある。そのような場合においては、７つの実リード電圧Ｖａ〜Ｖｇの初期値が７つの参照リード電圧Ｖｒ１〜Ｖｒ７として使用されてもよい。
また、図５の例では、参照リード電圧の数は、実リード電圧の数と等しい。参照リード電圧の数は、実リード電圧の数と異なっていてもよい。例えば、参照リード電圧の数が３つであり、メモリコントローラ２００は、当該３つの参照リード電圧を用いて４つのビンを有するヒストグラムを生成してもよい。
図６は、図１のメモリシステム１において実行される、推定器（係数行列）を用いて実リード電圧Ｖａ〜Ｖｇを推定する推定処理の概要を模式的に示す図である。係数行列は、例えば、ヒストグラムの各書き込みレベルに対応する度数を要素とするベクトルとの積により、実リード電圧の推定値を算出するモデルである。例えばメモリセルがＴＬＣであり、書き込みレベルが８個（Ｅｒ，Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ）となる場合、係数行列は、８個の書き込みレベルに対応する８個の度数を要素とするベクトルから、７個の実リード電圧を推定するための８×７の行列である。図６は、メモリコントローラ２００が、７個の参照リード電圧Ｖｒ１〜Ｖｒ７を用いて８個のビンを有するヒストグラムを生成した例を示す。メモリコントローラ２００の推定器は、図６に示すように、ヒストグラムの８個のビン（書き込みレベル）に対応する度数を要素とするベクトルと、８×７の係数行列との積により、７個の実リード電圧Ｖａ〜Ｖｇを推定する。
なお、参照リード電圧の個数は７個である必要はない。例えば８個以上の参照リード電圧を用いることにより、より高精度にヒストグラムを生成できる。また７個未満の参照リード電圧を用いることにより、処理をより高速化することができる。
なお、参照リード電圧及び係数行列は、ある誤り訂正符号の符号化方式が決定されれば、この符号化方式を適用したＮＡＮＤメモリ１００について例えばベンダー（メモリシステム１のベンダー、メモリコントローラ２００のベンダー又はＮＡＮＤメモリ１００のベンダーなど）が製品を出荷する前に算出、すなわちオフライン学習することができる。すなわち、メモリコントローラ２００は、例えば出荷前に算出されてＮＡＮＤメモリ１００などに記憶されたモデル情報２０６（係数行列）及び管理情報２０７（参照リード電圧）を、ＮＡＮＤメモリ１００から読み出して利用することができる。読み出されたモデル情報２０６及び管理情報２０７は、図１に示すように、ＲＡＭ２０２にロードされる。
しかしながら、製品の出荷前に係数行列（推定器）のパラメータが算出（学習）されている場合、すなわちオフライン学習の場合、製品の出荷時には想定しきれない状況や環境下にメモリシステム１がおかれた場合に推定器の推定精度が低下するおそれがある。そこで、本実施形態に係るメモリシステム１は、出荷後、すなわち実機環境下でも学習データを取得し、推定器のパラメータをオンライン学習により逐次更新する。
図７は、図１のメモリシステム１の機能構成の一例を示す図である。ＣＰＵ２０３は、例えばＲＡＭ２０２にロードされたファームウェアプログラムを実行することによって、推定器２１０及び学習器２２０としての機能を実現する。図８は、図１のメモリシステム１において実行される、学習器２２０を用いて推定器２１０のパラメータを更新する更新処理の概要を模式的に示す図である。
ここで、図１の例では、モデル情報２０６（係数行列２１１）はＲＡＭ２０２に格納されている。例えば、モデル情報２０６は、メモリシステム１の電源断の前には、ＲＡＭ２０２からＮＡＮＤメモリ１００に退避される。メモリシステム１の起動後には、ＮＡＮＤメモリ１００からＲＡＭ２０２にロードされる。なお、モデル情報２０６は、ＮＡＮＤメモリ１００に退避されなくてもよい。また、モデル情報２０６が格納される位置はＲＡＭ２０２に限定されず、メモリコントローラ２００の外部に設けられたメモリに格納されることでもよい。
図７に示す例において、係数行列Ｐｎ−１は、更新前の係数行列Ｐを表現する。また、ベクトルｈは、ヒストグラムの各書き込みレベル（Ｅｒ，Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ）に対応する度数を要素とするベクトルである。ベクトルｈｎは、パラメータ更新の際のリード処理において得られたベクトルｈである。また、ベクトルｖ＾は、後述するリード処理において、図６に示すように、ベクトルｈと係数行列Ｐとの積により得られる、７個の実リード電圧の推定値を要素とするベクトルである。ここで、ベクトルｈと、ベクトルｖ＾と、ベクトルｖｎ＾とは、それぞれ以下の式（１）、式（２）及び式（３）のように表現される。
Figure 2021149995
また、図７において、ベクトルｖｎは、具体的な観測値の算出方法は後述するが、例えばリード処理で実行される軟判定読み出し（観測）で読み出されたデータに基づいて算出される、７個の実リード電圧の観測値を要素とするベクトルである。したがって、後述のリード処理における係数行列の更新（図９：Ｓ１０９参照）は、ベクトルｖｎ＾と、ベクトルｖｎとを含む一組の学習データが得られた状態で実行される処理である。
メモリコントローラ２００は、このようにして一組の学習データが得られたとき、ベクトルｖｎ＾と、ベクトルｖｎとの誤差、すなわち図８に示すように、モデル（係数行列Ｐ）から出力された実リード電圧の推定値と実リード電圧の観測値との差分に基づいて、モデル（係数行列Ｐ）のパラメータ（各成分）を更新する。より詳細には、メモリコントローラ２００は、実リード電圧の推定値と実リード電圧の観測値との差分が小さくなるように、係数行列Ｐを更新する。ここで、ベクトルｖｎ＾と、ベクトルｖｎとの誤差を示すベクトルｅｎは、以下の式（４）のように表現される。
Figure 2021149995
一例として、本実施形態に係る学習器２２０は、以下の式（５）に示す更新式を用いた係数適応制御により、係数行列Ｐを更新する。ここで、学習率μは、更新処理における更新の程度（強度）を示すパラメータである。学習率μの値としては、適度に小さい値が用いられる。
Figure 2021149995
ここで、ベクトルｈｎの転置ベクトルと、誤差を示すベクトルｅｎとの積を行列Ｑとする。このとき、更新式の右側２項目は、学習率μと行列Ｑとの積である。行列Ｑは、二乗誤差の係数行列Ｐについての微分の符号を反転したものに相当する。ここで、二乗誤差と、二乗誤差の係数行列Ｐについての微分とは、それぞれ以下の式（６）及び式（７）のように表現される。
二乗誤差：
Figure 2021149995
 二乗誤差の係数行列Ｐについての微分：
Figure 2021149995
二乗誤差（ロス関数）の係数行列Ｐのある成分に関する微分の値が正であることは、その成分を大きくするとロス関数が大きくなることを示す。つまり、ある成分に関する微分の値が正であるとき、その成分を小さくすれば、ロス関数が小さくなる。一方で、ある成分に関する微分の値が負であることは、その成分を大きくするとロス関数が小さくなることを示す。このように、上述の更新式は、これらの各成分に関する微分の値の正負と、ロス関数の増減との関係に基づいて規定されている。したがって、上述の更新式を用いて係数行列Ｐを更新することで、ロス関数（二乗誤差）を小さくすることができる。
以下、本実施形態に係るメモリシステム１の動作の一例について、図面を参照しつつ、より詳細に説明する。
図９は、図１のメモリシステム１において実行される、リード処理の一例を示すフローチャートである。図９は、任意のタイミングで実行される、１つのブロックに関するリード処理の流れを例示する。
まず、メモリコントローラ２００は、例えばホスト２からのリードコマンドを受信（Ｓ１０１）したことを契機として、硬判定読み出しを実行する（Ｓ１０２）。硬判定読み出しでは、実リード電圧の設定値の電圧を用いてデータが読み出され、読み出されたデータに対し、例えばＥＣＣ２０５により、硬判定復号が実行される。なお、硬判定復号は、ＣＰＵ２０３などのプロセッサにより実行されてもよいし、プロセッサ及びＥＣＣ２０５により実行されてもよい。
メモリコントローラ２００は、Ｓ１０２の処理に続いて、硬判定読み出しにおいてＥＣＣ２０５による復号が成功したか否かを判定する（Ｓ１０３）。復号が成功したとき（Ｓ１０３：Ｙｅｓ）、メモリコントローラ２００は、ホスト２に読み出されたデータを転送（Ｓ１１１）し、当該１つのブロックに関するリード処理を終了する。
一方で、復号が失敗したとき（Ｓ１０３：Ｎｏ）、メモリコントローラ２００は、リードリトライ処理（Ｓ１０４〜Ｓ１０８）を開始する。
リードリトライ処理において、メモリコントローラ２００は、上述したように、ヒストグラムと係数行列とを用いることによって実リード電圧を推定する推定処理を実行する（Ｓ１０４）。推定処理については、後述する。ＣＰＵ２０３は、推定処理により得られた実リード電圧の推定値を管理情報２０７に実リード電圧の設定値として記録する。その後、メモリコントローラ２００は、管理情報２０７に記録された実リード電圧の設定値、すなわち推定処理で推定された実リード電圧を用いて、Ｓ１０２の処理と同様にして、硬判定読み出しを実行する（Ｓ１０５）。メモリコントローラ２００は、Ｓ１０３の処理と同様にして、復号が成功したか否かを判定する（Ｓ１０６）。復号が成功したとき（Ｓ１０６：Ｙｅｓ）、メモリコントローラ２００は、ホスト２に読み出されたデータを転送（Ｓ１１１）し、当該１つのブロックに関するリード処理を終了する。
一方で、復号が失敗したとき（Ｓ１０６：Ｎｏ）、メモリコントローラ２００は、軟判定読み出しを実行する（Ｓ１０７）。軟判定読み出しは、例えばＣＰＵ２０３などのプロセッサにより実行されるが、ＥＣＣ２０５により実行されてもよいし、プロセッサ及びＥＣＣ２０５により実行されてもよい。上述の硬判定読み出しでは、しきい値分布を分ける境界に対応する１つの実リード電圧を印加することにより、当該境界よりメモリセルのしきい値電圧が高いか否かを判定する。これに対し、軟判定読み出しでは、判定対象の１つの境界に対して複数の実リード電圧で読み出しを実施することにより、当該境界に対する実リード電圧の観測値を算出する。
なお、実リード電圧の観測値を算出する方法（リード方式）としては、種々の方法が使用可能である。具体的には、例えば、シフトテーブルを用いたリード方式(以下、シフトテーブルリードという)や、シフトリード、トラッキングリード（Vth Trackingともいう）などが利用可能である。
シフトテーブルリードとは、各ページ種別（例えば、ＬＯＷＥＲ／ＭＩＤＤＬＥ／ＵＰＰＥＲページ）に対して複数の実リード電圧セットが登録されたシフトテーブルを用意しておき、この複数の実リード電圧セットのそれぞれを順次使用してリード動作を実行することで、読み出しに成功する実リード電圧セットを特定するインデックスを特定するリード動作である。換言すれば、このリード動作は、複数の実リード電圧セットのそれぞれを順次、ＮＡＮＤメモリ１００の複数のメモリセルのしきい値電圧分布と比較して実リード電圧セットを特定するリード動作である。
シフトリードとは、予め設定された読み出し電圧からシフトさせた電圧値を用いて行う読み出し動作である。シフトリードは、例えば、各しきい値電圧の分布に対応した予め設定された読み出し電圧を含めた探索領域を設けて、この探索領域内において読み出し電圧を一定量ずつ変化させ、各読み出し電圧ごとにＮＡＮＤメモリ１００に対して読み出し動作を実行し、読み出しデータのうち誤りビット数の最も少ない読み出し電圧に基づいて実リード電圧の観測値を決定する。
トラッキングリードとは、例えば、実リード電圧を所定の刻み幅でシフトしながらリード動作を複数回実行することで、該当ページに含まれる複数のメモリセルにプログラムされたしきい値電圧の分布のヒストグラムを生成し、生成したヒストグラムの谷の位置を実リード電圧として特定するリード動作である。
なお、トラッキングリードとしては、メモリコントローラ２００側で行なうリード方式であっても、ＮＡＮＤメモリ１００内部で行なうリード方式（On-Chip Tracking Readともいう）であってもよい。
メモリコントローラ２００は、Ｓ１０７の処理に続いて、例えばＳ１０３及びＳ１０８の処理と同様にして、復号が成功したか否かを判定する（Ｓ１０８）。復号が失敗したとき（Ｓ１０８：Ｎｏ）、メモリコントローラ２００は、ホスト２へリード失敗を通知（Ｓ１１０）し、当該１つのブロックに関するリード処理を終了する。
一方で、復号が成功したとき（Ｓ１０８：Ｙｅｓ）、メモリコントローラ２００の学習器２２０は、後述するように、実リード電圧の観測値を用いて、推定器２１０のパラメータ、すなわち係数行列Ｐを更新する更新処理を実行する（Ｓ１０９）。更新処理については、後述する。更新処理の後、ＣＰＵ２０３は、モデル情報２０６を更新する。また、ＣＰＵ２０３は、軟判定読み出しにより得られた実リード電圧の観測値を管理情報２０７に実リード電圧の設定値として記録する。メモリコントローラ２００は、次にＮＡＮＤメモリ１００に対してデータのリードを行う際には、管理情報２０７に記録された実リード電圧の設定値、すなわち軟判定読み出しにより得られた実リード電圧の観測値を使用する。その後、メモリコントローラ２００は、ホスト２に読み出されたデータを転送（Ｓ１１１）し、当該１つのブロックに関するリード処理を終了する。
図１０は、図９のリード処理における推定処理（Ｓ１０４）の一例を示すフローチャートである。メモリコントローラ２００は、対象のワード線に対する参照リード電圧Ｖｒ１〜Ｖｒ７を用いた読み出しにより、参照リード電圧ごとに各メモリセルの状態を取得する（Ｓ２０１）。その後、メモリコントローラ２００（例えばＣＰＵ２０３）は、参照リード電圧ごとの各メモリセルの状態に基づいて、ヒストグラムを生成する（Ｓ２０２）。メモリコントローラ２００（例えばＣＰＵ２０３）は、生成されたヒストグラムを推定器２１０に入力（Ｓ２０３）し、入力されたヒストグラムに応じた推定器２１０の出力を取得（Ｓ２０４）する。メモリコントローラ２００は、取得された推定器２１０の出力、すなわち実リード電圧の推定値を実リード電圧の設定値に設定する。
図１１は、図９のリード処理における更新処理（Ｓ１０９）の一例を示すフローチャートである。メモリコントローラ２００（例えばＣＰＵ２０３）は、ヒストグラムと、実リード電圧の推定値とを取得（Ｓ３０１）するとともに、実リード電圧の観測値を取得（Ｓ３０２）する。ここで、取得とは、例えばＲＡＭ２０２に一時的に保持された値を読み出すことを含む。その後、メモリコントローラ２００は、上述の更新式に従い、実リード電圧の推定値と、実リード電圧の観測値との差分（ベクトルｅｎ）を計算（Ｓ３０３）するとともに、ヒストグラム（ベクトルｈ）と差分（ベクトルｅｎ）とを用いて、推定器２１０のパラメータ、すなわち係数行列２１１の成分を更新する（Ｓ３０４）。
なお、実施形態では、硬判定読み出しにおいて復号が失敗したときに実リード電圧の推定値が算出される場合を例示したが、これに限らない。実リード電圧の推定値の算出タイミングは、リード処理時に限られず、任意のタイミングで実行されてもよい。つまり、硬判定読み出しにおいては、リード処理とは別のタイミングで算出された推定値が使用されてもよい。
なお、実施形態では、軟判定読み出しにおいて実リード電圧の観測値が算出される場合を例示したが、これに限らない。実リード電圧の観測値の算出タイミングは、軟判定読み出し時に限られず、任意のタイミングで実行されてもよい。
なお、実施形態では、硬判定読み出しにおける復号に失敗した後の軟判定読み出しにおける復号に成功したときに更新処理を実行するメモリコントローラ２００を例示したが、これに限らない。例えば、メモリコントローラ２００は、硬判定読み出しにおける復号に成功したとき（Ｓ１０６：Ｙｅｓ）、更新処理（Ｓ１０９）を実行しても構わない。しかしながら、硬判定復号に成功するごとに更新処理を実行すると、更新処理の頻度が高くなる。硬判定復号に成功していることから、計算コストなどの観点から、更新処理の頻度は高くないことが好ましい。このため、一例として、メモリコントローラ２００は、硬判定読み出しにおける復号に成功したとき（Ｓ１０６：Ｙｅｓ）のうち、その硬判定読み出しにおける訂正ビット数が所定の閾値以上であるとき、更新処理（Ｓ１０９）を実行する。硬判定読み出しにおける訂正ビット数は、例えばＥＣＣ２０５から出力される。なお、硬判定読み出しにおける訂正ビット数が所定の閾値以上であるか否かは、エラー訂正（復号）の前後のデコーダの出力に基づいて判定されてもよい。ここで、所定の閾値は、例えば予め設定されて管理情報２０７などに記憶されているとする。所定の閾値としては、例えば硬判定復号により復号可能なビット数の８割などの値が適宜利用可能である。また、メモリコントローラ２００は、実リード電圧の観測値を算出するために追加で読み出しを行う。なお、実リード電圧の観測値は、上述したように、如何なる方法により算出されてもよい。
なお、実施形態に係るリード処理は、ホストリード時に限らず、バックグラウンド処理として実行されるパトロールリード（Patrol read）時に実行されてもよい。ここで、ホストリードは、上述のように、ホスト２からの要求（リードコマンド）に応じたリード動作を言う。一方で、パトロールリードは、メモリシステム１において自発的に、例えば予め設定された周期や時点で実施されるリード動作を言う。
このように、本実施形態に係るメモリコントローラ２００は、一組の学習データを用いて、ロス関数が小さくなるように推定器２１０の係数行列Ｐ（モデルのパラメータ）を更新する。一組の学習データは、実リード電圧の観測値と、ヒストグラムとを含む。ここで、実リード電圧の観測値は、書き込み値が判明している状態で得られた実リード電圧の最適値を言う。また、ヒストグラムは、リード処理において実リード電圧を推定する推定処理において使用される。より具体的には、本実施形態に係るメモリコントローラ２００は、ヒストグラムの入力に応じて推定器２１０から出力された実リード電圧の推定値と、実リード電圧の観測値との差分とに基づいて、推定器２１０のパラメータを更新する。
この構成によれば、実機環境下で学習データを取得し、推定器２１０のパラメータをオンライン学習により逐次更新することができる。このため、製品の出荷時には想定しきれない状況や環境下にメモリシステム１がおかれた場合であっても、あるいは、製造のバラつきなどに起因して個々のメモリシステム１の特性が異なっていても、その状況や環境、特性に応じてパラメータを調整することができる。したがって、実施形態に係る技術によれば、リード電圧の推定の精度を向上させたメモリシステム１を提供することができる。実施形態に係る技術によれば、学習データを実機環境下で取得できることから、製品出荷前などの学習データの準備期間を短縮することもできる。
（第２の実施形態）
別の一例として、本実施形態に係る学習器２２０は、以下の式（８）に示す更新式を用いた係数適応制御により、係数行列Ｐを更新する。ここで、正則化パラメータαは、更新処理における係数行列Ｐの極端な変化，すなわち各成分の更新に伴う振幅（振動）を抑制するためのパラメータである。正則化パラメータαの値としては、適度に小さい値が用いられる。ここで、正則化パラメータを含む正則化行列Ｉαは、以下の式（９）のように表現される。
Figure 2021149995
このように、本実施形態に係る学習器２２０は、係数行列Ｐを更新する際に、現在の係数に比例した値を減算することにより係数行列の正則化を行う。この構成によれば、各更新回において実リード電圧の観測値に引きずられ過ぎることなく、すなわち係数行列Ｐの各成分が極端に変化することを抑制できるため、推定結果を安定化させ、リード電圧の推定の精度をさらに向上させることができる。
なお、本実施形態は、１つ目のリードレベルに関して正則化する更新式を例示するが、これに限らない。正則化は、いずれのリードレベルを対象としてもよい。また、正則化は、複数のリードレベルを対象としてもよい。
（第３の実施形態）
別の一例として、本実施形態に係る学習器２２０は、以下の式（１０）に示す更新式を用いた係数適応制御により、係数行列Ｐを更新する。ここで、更新式における重み付け行列Ｋｎは、以下の式（９）のように表現される。
Figure 2021149995
ここで、式（１１）に示す重み付け行列Ｋｎの対角成分の各要素は、各リードレベル（書き込みレベル）に対応するビットエラー数に比例した値を有する。具体的には、１〜７行目の各対角成分は、それぞれ、Ａ〜Ｇの各リードレベルに対応する。一例として、ビットエラー数が大きいとき、重み付け行列Ｋｎの対角成分の各要素は、大きい値となる。一方で、推定結果が安定しているとき、すなわち推定器２１０から出力された実リード電圧の推定値と、実リード電圧の観測値との差分が小さいとき、重み付け行列Ｋｎの対角成分の各要素は、小さい値となる。
このように、本実施形態に係るメモリコントローラ２００（学習器２２０）は、複数のメモリセルに格納されたデータを読み出したときの各リードレベルに対応するビットエラー数に応じた重み付けを行うことにより、推定器２１０のモデル（係数行列２１１）のパラメータを更新する。この構成によれば、実際のビットエラー数に応じて推定器２１０のパラメータを調整することができるため、リード電圧の推定の精度をさらに向上させることができる。
なお、本実施形態は、各リードレベルに対応するビットエラー数に比例した値を対角成分の各要素として有する重み付け行列Ｋｎを例示したが、これに限らない。重み付け行列Ｋｎは、更新したいリードレベルの列だけ抜き出されて、すなわち他の列がマスクされた状態で係数行列Ｐの更新に用いられてもよい。この構成によれば、少ないデータで必要な要素だけ更新することができる。
なお、本実施形態に係る更新式において、学習率μは、重み付け行列Ｋｎと同様に、リードレベルごとに用意されていてもよい。このとき、係数行列Ｐの成分ごとに用意された複数の学習率μを成分とする行列は、重み付け行列Ｋｎとともに用いられてもよいし、重み付け行列Ｋｎに代えて用いられてもよい。
（第４の実施形態）
別の一例として、本実施形態に係る推定器２１０は、機械学習モデルを用いて実リード電圧を推定する。図１２は、実施形態に係る推定器２１０（ニューラルネットワーク２１２）の構成の一例を示す模式的な図である。ニューラルネットワーク２１２は、１つの隠れ層（中間層）を有する多層パーセプトロン（Multi-Layer Perceptron : MLP）の構成を有している。
なお、本実施形態に係る機械学習モデルは、複数の関数が合成され、パラメータ付きの合成関数であり、複数の調整可能な関数及びパラメータの組合せにより定義されるとする。本実施形態に係る機械学習モデルは、複数の調整可能な関数及びパラメータの組合せにより定義される如何なるパラメータ付きの合成関数であってもよいが、少なくとも多層のネットワークモデルであるとする。なお、本実施形態に係る機械学習モデルは、畳み込みニューラルネットワーク（ＣＮＮ）モデルとして構成されてもよいし、全結合のネットワークモデルであってもよい。以下、本実施形態に係る機械学習モデルを単にニューラルネットワークと記載する。
なお、本実施形態に係るメモリシステム１は、ＣＰＵ２０３に加えて、さらにＧＰＵ（Graphics Processing Unit）を備えていてもよい。つまり、ニューラルネットワークを用いた実リード電圧の推論や、ニューラルネットワークのパラメータの更新は、ＧＰＵを用いて実行されても構わない。
また、ニューラルネットワークは、ＣＰＵ２０３やＧＰＵに代えて、専用のハードウェア回路によって実現することも可能である。例えば、メモリシステム１は、並列処理可能な専用演算器又はＤＳＰを備える。例えば、レジスタ、乗算器及び加算器を備えるプロセッサユニットの群によってニューラルネットワークが構成されてもよい。各プロセッサユニットが、ニューラルネットワークの各ノードと同様の接続関係で相互に接続され、各プロセッサユニットのレジスタには、学習済みの重みが格納されることで、プロセッサユニットの群をニューラルネットワークとして機能させることが可能である。
図１２の例では、入力層に入力されるデータは、ヒストグラムの８値と、１つのＷＬ番号ｒとを含むベクトルｘである。入力データのベクトルｘは、以下の式（１２）のように表現される。ここで、入力データのベクトルｘは、上述の実施形態に係るベクトルｈに相当する。
Figure 2021149995
また、入力層は、ヒストグラムが入力されるノードとして、ヒストグラムが備えるビンの数に対応した数（図１２の例では８個）のノードを備える。また、入力層は、ＷＬ番号が入力されるノードとして、ヒストグラムに対応するワード線ＷＬの数に対応した数（ここでは１個）のノードを備える。ここで、入力層は、入力データをそのまま出力するとする。入力層ｚ（１）は、以下の式（１３）のように表現される。
Figure 2021149995
また、中間層は、１以上のノード（図１２の例では１５個）によって構成される。中間層では、各ノードは、バイアス及び前の層のノードからの各入力値に対して重みを乗じ、重みが乗じられた後の各値の総和に対して活性化関数を適用し、活性化関数の適用によって得られた値を出力する。各重みは、例えば製品を出荷する前のオフライン学習により予め決定されている。つまり、ニューラルネットワーク２１２は、ヒストグラム及びワード線ＷＬの番号を含む入力データ（ベクトルｘ）を実リード電圧Ｖａ〜Ｖｇにマップするように予め学習されている。中間層ｚ（２）は、９×１５の係数行列Ｗ（２）と、１５要素のバイアス項ベクトルｂ（２）とを用いて、以下の式（１４）及び式（１５）のように表現される。なお、活性化関数ｆ（・）は、例えばＲｅＬＵ（Rectified Linear Unit）関数を使用する。ここで、係数行列Ｗ（２）は、上述の実施形態に係る係数行列Ｐに相当する。
Figure 2021149995
また、出力層は、実リード電圧Ｖａ〜Ｖｇの数に対応した数（図１２の例では７個）のノードを備える。出力層ｚ（３）は、１５×７の係数行列Ｗ（３）と、７要素のバイアス項ベクトルｂ（３）とを用いて、以下の式（１６）及び式（１７）のように表現される。ここで、係数行列Ｗ（３）は、上述の実施形態に係る係数行列Ｐに相当する。なお、図１２の例では、出力層において活性化関数が使用されていないが、これに限らない。出力層において、何らかの活性化関数が使用されても構わない。
Figure 2021149995
また、出力層から出力されるデータは、７要素のベクトルｙであり、以下の式（１８）及び式（１９）のように表現される。ここで、出力データのベクトルｙは、実リード電圧の推定値であり、上述の実施形態に係るベクトルｖ＾に相当する。
Figure 2021149995
したがって、本実施形態に係る推定器２１０による推定処理（Ｓ１０４）は、以下の式（２０）の関係式により表現することができる。つまり、メモリコントローラ２００は、ヒストグラムと、ワード線ＷＬの番号との入力に応じて、実リード電圧の推定値を出力するようにパラメータが学習されたニューラルネットワーク２１２（推定器２１０）に、Ｓ２０２の処理で生成されたヒストグラムとともに対応するワード線ＷＬの番号（ベクトルｘ）を入力し、入力に応じたニューラルネットワーク２１２の出力（ベクトルｙ）を取得（Ｓ２０４）することにより、実リード電圧を推定する。
Figure 2021149995
なお、ヒストグラムの生成（Ｓ２０１，Ｓ２０２）に使用される参照リード電圧Ｖｒ１〜Ｖｒ７は、ニューラルネットワーク２１２の学習時に入力側の学習用データとして使用されるヒストグラムを得るために使用された参照リード電圧に等しい。また、この参照リード電圧を用いた読み出し（Ｓ２０１）が実行されたワード線ＷＬの番号は、管理情報２０７に記憶されている。
なお、上述したニューラルネットワーク２１２の構成は、上述の実施形態に係る係数行列２１１と同様に、モデル情報２０６に記録されている。モデル情報２０６は、例えば、複数のノードの定義と、ノード間の接続関係の定義と、バイアスとを含む。モデル情報２０６では、各ノードには、学習済みの重みが関連付けられている。また、モデル情報２０６では、一部の層の各ノードには、活性化関数が関連付けられている。
次に、本実施形態に係る更新処理（Ｓ１０９）について説明する。以下の説明では、任意の時間（取得時点）の任意のブロックに関する１つのワード線ＷＬについて、一組の学習データ（ｘｎ，ｄｎ）が得られた後の流れを主に説明する。ここで、ベクトルｘｎは、入力側の学習用データであり、任意の時間（取得時点）で任意のブロックに関する１つのワード線ＷＬからの読み出しにより得られたベクトルｘである。また、ベクトルｄｎは、出力側の学習データであり、入力側の学習データに対応するワード線ＷＬの実リード電圧の観測値である。ここで、ベクトルｄｎは、実リード電圧の観測値であり、上述の実施形態に係るベクトルｖに相当する。
メモリコントローラ２００は、確率的勾配降下法（Stochastic Gradient Decent：ＳＧＤ）を用いて、以下の式（２１）、式（２２）、式（２３）及び式（２４）に示す更新式を用いた係数適応制御により、ニューラルネットワーク２１２の各層のパラメータを更新する。以下に示す更新式において、係数εは、更新の程度を示す係数であり、上述の実施形態に係る学習率μに相当する。係数εの値としては、適度に小さい値が用いられる。
Figure 2021149995
この更新式は、上述の実施形態と同様に、ロス関数に関して、微分の値が正の成分が小さくなり、微分の値が負の成分が大きくなるように規定されている。つまり、各層のパラメータの更新は、各成分に関する微分の値の正負と、ロス関数の増減との関係に基づいて規定される。具体的には、メモリコントローラ２００は、ロス関数に対する各層の誤差逆伝播を利用して、ニューラルネットワーク２１２のパラメータの勾配計算を実行する。ここで、本実施形態に係る更新処理では、一組の学習データ（ｘｎ，ｄｎ）に対応するロス関数を以下の式（２５）のように設定する。なお、ロス関数の重み付け行列Ｋｎの対角成分は、上述の実施形態と同様に、各リードレベルに対応するビットエラー数である。
Figure 2021149995
１×７のデルタδｎ （３）と、１５×７の微分∂Ｗｎ （３）と、１×７の微分∂ｂｎ （３）とは、それぞれ以下の式（２６）、式（２７）及び式（２８）のように表現される。ここで、デルタδｎ （３）は、順伝播における入力側の学習データ（ベクトルｘｎ）の入力に応じたニューラルネットワーク２１２の出力であり、誤差逆伝播における出力層ｚ（３）の入力である。また、微分∂Ｗｎ （３）は、出力層ｚ（３）の係数についてのロス関数であり、順伝播における出力層ｚ（３）への入力、すなわち順伝播における中間層ｚ（２）の出力と、デルタδｎ （３）とを用いて算出される。また、微分∂ｂｎ （３）は、出力層ｚ（３）のバイアスｂｎ （３）についてのロス関数であり、デルタδｎ （３）である。
Figure 2021149995
また、１×１５のデルタδｎ （２）と、９×１５の微分∂Ｗｎ （２）と、１×１５の微分∂ｂｎ （２）とは、それぞれ以下の式（２９）、式（３０）及び式（３１）のように表現される。ここで、デルタδｎ （２）は、誤差逆伝播におけるデルタδｎ （３）に基づいて重み係数が更新された出力層ｚ（３）からのデルタδｎ （３）の入力に応じた出力であり、誤差逆伝播における中間層ｚ（２）の入力である。また、微分∂Ｗｎ （２）は、中間層ｚ（２）の係数についてのロス関数であり、順伝播における中間層ｚ（２）への入力、すなわち順伝播における入力層ｚ（１）の出力と、デルタδｎ （２）とを用いて算出される。また、微分∂ｂｎ （２）は、中間層ｚ（２）のバイアスｂｎ （２）についてのロス関数であり、デルタδｎ （２）である。
Figure 2021149995
つまり、上述の更新式における微分∂Ｗｎ （３）と、微分∂Ｗｎ （２）と、微分∂ｂｎ （３）と、微分∂ｂｎ （２）とは、それぞれ以下の式（３２）、式（３３）、式（３４）及び式（３５）のように表現される。
Figure 2021149995
このように、本実施形態に係るメモリコントローラ２００の推定器２１０は、ニューラルネットワーク２１２をモデル（推定関数）として使用して、実リード電圧を推定する。また、学習器２２０は、一組の学習データ（ｘｎ，ｄｎ）を用いて推定器２１０のパラメータを逐次更新する。具体的には、学習器２２０は、差分（ｙｎ−ｄｎ）に基づく誤差逆伝播法を用いて推定器２１０のニューラルネットワーク２１２（モデル）のパラメータを更新する。この構成によれば、上述の実施形態と同様の効果を得ることができる。また、入力データにワード線ＷＬ番号、すなわちメモリセルの位置情報が含まれるため、メモリセルの位置ごとの特性の違いを考慮した推論が可能となる。
（第５の実施形態）
なお、第４の実施形態では、任意の時間（取得時点）の任意のブロックに関する１つのワード線ＷＬについて、一組の学習データ（ｘｎ，ｄｎ）が得られた場合の流れを例示したが、これに限らない。学習器２２０による更新処理（Ｓ１０９）は、ミニバッチごとに実行されてもよい。
一例として、以下の式（３６）に示すＮ個の学習データに対応するロス関数が、第４の実施形態と同様に設定されているとする。Ｎ個の学習データ（複数組の学習データ）の各々は、任意のワード線ＷＬに関する、時間（取得時点）及びブロックのうちの少なくとも一方が互いに異なる。
Figure 2021149995
メモリコントローラ２００は、Ｎ個の学習データについて、第４の実施形態と同様にして、それぞれ微分を計算する。また、メモリコントローラ２００（学習器２２０）は、Ｎ通りの微分値の平均値を用いて、推定器２１０のパラメータを更新する。平均値は、逐次計算されてもよいし、ミニバッチごとに計算されてもよい。このとき、更新式は、以下の式（３７）及び式（３８）のように表現される。
Figure 2021149995
この構成によれば、各学習データのバラつきの影響を低減できるため、推定器２１０のパラメータの更新処理を安定化させることができる。
なお、本実施形態では、第４の実施形態との組合せを例示したが、これに限らない。第１〜第３の実施形態に係る更新処理において、複数組の学習データ（ｘｎ，ｄｎ）（ｎ＝１，２，・・・，Ｎ）のうちの任意の数の組の学習データが１回の更新処理に使用されても構わない。具体的には、学習器２２０は、上述と同様にして、複数組の学習データを用いて得られた更新量の平均値を用いて推定器２１０の係数行列２１１（モデル）のパラメータを更新する。この構成によれば、第１〜第３の実施形態に係る更新処理を安定化させることができる。
（第６の実施形態）
なお、第４の実施形態及び第５の実施形態に係る更新処理（Ｓ１０９）において、ニューラルネットワーク２１２のパラメータの更新の程度は、層ごとに互いに異なっていてもよいし、一部の層だけ他の複数の層と異なっていてもよい。したがって、係数εの値は、各層について調整することもできる。なお、係数εの値を調整する層は、更新回ごとに異なっていてもよいし、固定されていてもよい。この構成によれば、推定器２１０のパラメータの更新処理における収束性を向上させ、収束までに要する時間を低減することができる。
（第７の実施形態）
さらに、第４〜第６の実施形態に係る更新処理（Ｓ１０９）において、ニューラルネットワーク２１２のパラメータは、一部の層だけ更新されても構わない。換言すれば、学習器２２０は、ニューラルネットワーク２１２が有する複数の層のうちの少なくとも１つの層のパラメータを更新する。一例として、パラメータを更新しない層に関して、係数εの値を０（ゼロ）に設定する。なお、上述の実施形態では、入力データをそのまま出力する入力層ｚ（１）を例示しているため、この少なくとも１つの更新される層は、入力層ｚ（１）を含まない。換言すれば、更新される層は、ニューラルネットワーク２１２が有する複数の層のうちの少なくとも１つの重み係数が設定された層である。なお、パラメータを更新する層は、更新回ごとに異なっていてもよいし、固定されていてもよい。この構成によれば、推定器２１０のパラメータの更新処理における収束性を向上させ、収束までに要する時間を低減することができる。
（第８の実施形態）
なお、上述の各実施形態に係る更新処理（Ｓ１０９）において、更新前の推定器２１０のパラメータが保持されても構わない。具体的には、メモリコントローラ２００は、推定器２１０として、パラメータを更新しない推定器と、パラメータを更新する推定器とを実現することもできる。
一例として、メモリコントローラ２００は、パラメータを更新しない推定器を用いて、図９のＳ１０１〜Ｓ１０９の処理を実行する。そして、軟判定読み出し（Ｓ１０７）における復号が失敗したとき（Ｓ１０８：Ｎｏ）、メモリコントローラ２００は、パラメータを更新する推定器を用いて、図９のＳ１０１〜Ｓ１０９の処理を実行する。その後、軟判定読み出し（Ｓ１０７）における復号に成功したとき（Ｓ１０８：Ｙｅｓ）、メモリコントローラ２００は、パラメータを更新する推定器に関する更新処理（Ｓ１０９）を実行する。
なお、パラメータを更新しない推定器と、パラメータを更新する推定器とを用いる順序はこれに限らない。パラメータを更新する推定器を用いたＳ１０１〜Ｓ１０９の処理において軟判定読み出し（Ｓ１０７）における復号が失敗したとき（Ｓ１０８：Ｎｏ）、パラメータを更新しない推定器を用いたＳ１０１〜Ｓ１０９の処理が実行されてもよい。
この構成によれば、オフライン学習時の推定器２１０の性能を担保しつつ、オンライン学習により推定器２１０のパラメータを実機環境に合わせて逐次更新することができる。
（第９の実施形態）
なお、上述の各実施形態において、更新処理（Ｓ１０９）は、各チップの消去単位や書き込み単位を品質によって分類したクラスごとに実行されてもよい。つまり、本実施形態に係る推定器２１０は、品質によって分類されたクラスごとにパラメータが決定（学習）された複数の推定器を有する。
メモリコントローラ２００は、クラスごとに推定に用いる推定器２１０を選択し、推定処理（Ｓ１０４）を実行する。また、メモリコントローラ２００の学習器２２０は、クラスごとに各推定器２１０に関する更新処理（Ｓ１０９）を実行する。
ここで、品質は、メモリセルのしきい値電圧を変化させ得る種々の要因に関する。メモリセルのしきい値電圧は、例えば、当該メモリセルへのアクセス、当該メモリセルへのプログラム完了時からの経過時間や温度履歴、当該メモリセルに隣接するメモリセルへのアクセス、当該メモリセルの疲弊状態などに応じて変化し得る。つまり、品質とは、一例として、プログラム／イレースサイクルの実行回数である。これにより、プログラム／イレースサイクルの実行回数に起因するしきい値電圧の変化を考慮した推定が可能となる。また、品質とは、別の一例として、リードの実行回数である。これにより、リードディスターブを考慮した推定が可能となる。また、品質とは、別の一例として、プログラムが実行されてからの経過時間やリードレイテンシ、温度などのメモリシステム１の実使用の状況やストレス条件である。これにより、実機環境を考慮した推定が可能となる。なお、これらの品質を示す各種の情報は、例えば、ブロックＢＬＫなどの所定の単位領域ごとに管理情報２０７に記録されている。なお、単位領域はブロックＢＬＫに限定されない。単位領域はワード線ＷＬやページなどであってもよい。
なお、上述の各実施形態に係る技術は、任意に組み合わせ可能である。
一例として、第８の実施形態と第９の実施形態とを組み合わせる場合、第８の実施形態に係る推定器２１０のパラメータを更新する推定器は、品質により分類されたクラスごとの複数の推定器を有する。また、図９のＳ１０１〜Ｓ１０９の処理は、品質により分類されたクラスごとの複数の推定器のうちの少なくとも２つに関して実行されても構わない。
一例として、第４〜第８の実施形態のうちの少なくとも１つと、第９の実施形態とを組み合わせる場合、品質により分類されたクラスを特定するための情報が、ニューラルネットワーク２１２への入力データに含まれていても構わない。この場合、少なくとも１つのモデル（推定器２１０）のパラメータがモデル情報２０６として記憶される。
なお、上述の各実施形態に係る学習器２２０は、独立した学習装置として構成することもできる。つまり、学習器２２０としての機能は、例えばホスト２などのメモリコントローラ２００の外部のコンピュータにより実現されても構わない。また、学習器２２０としての機能は、メモリコントローラ２００の外部に設けられた専用のハードウェア回路によって実現することも可能である。
以上説明した少なくとも１つの実施形態によれば、リード電圧の推定の精度を向上させることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１ メモリシステム、２ ホスト、１００ ＮＡＮＤメモリ、１０１ メモリチップ、１１０ 周辺回路、１１１ メモリセルアレイ、２００ メモリコントローラ、２０２ ＲＡＭ、２０３ ＣＰＵ、２０５ ＥＣＣ、２０６ モデル情報、２０７ 管理情報、２１０ 推定器、２２０ 学習器。

Claims (13)

  1. 複数のメモリセルを有する不揮発性メモリと、
    前記複数のメモリセルから複数の参照リード電圧を用いて読み出したデータに基づいて、しきい値電圧に対するメモリセル数を示すヒストグラムを生成し、前記ヒストグラムを、前記複数のメモリセルに格納されたデータを読み出すための複数の実リード電圧の推定値を出力するモデルに入力することで前記推定値を算出し、
    前記複数のメモリセルに対する複数の実リード電圧の観測値を算出し、
    前記推定値と前記観測値とに基づいて前記モデルのパラメータを更新する
    メモリコントローラと
    を具備するメモリシステム。
  2. 前記メモリコントローラは、シフトリード又はトラッキングリードを使用して、前記複数の実リード電圧の観測値を算出する、請求項１に記載のメモリシステム。
  3. 前記メモリコントローラは、前記推定値を使用して前記複数のメモリセルからデータを読み出し、前記読み出したデータの復号に失敗した場合に、前記観測値を算出する、請求項１又は請求項２に記載のメモリシステム。
  4. 前記メモリコントローラは、前記複数のメモリセルに格納されたデータを読み出したときの復号結果を用いて、前記観測値を算出する、請求項１から請求項３のうちのいずれか１項に記載のメモリシステム。
  5. 前記メモリコントローラは、前記推定値と前記観測値との差分の二乗誤差に基づいて前記モデルのパラメータを更新する、請求項１から請求項４のうちのいずれか１項に記載のメモリシステム。
  6. 前記モデルは、前記ヒストグラムと前記観測値との関係を示す係数行列であり、
    前記メモリコントローラは、前記係数行列の正則化を行うことにより前記モデルのパラメータを更新する、
    請求項５に記載のメモリシステム。
  7. 前記モデルは、前記ヒストグラムの入力に応じて、前記推定値を出力するようにパラメータが学習されたニューラルネットワークであり、
    前記メモリコントローラは、前記推定値と前記観測値との差分に基づく誤差逆伝播法を用いて前記モデルのパラメータを更新する、
    請求項１から請求項４のうちのいずれか１項に記載のメモリシステム。
  8. 前記メモリコントローラは、前記複数のメモリセルに格納されたデータを読み出したときの各リード電圧に対応するビットエラー数に応じた重み付けを行うことにより前記モデルのパラメータを更新する、請求項１から請求項７のうちのいずれか１項に記載のメモリシステム。
  9. 前記メモリコントローラは、複数の学習データを用いて算出された、前記モデルのパラメータの複数の更新量の平均値を用いて前記モデルのパラメータを更新し、
    前記複数の学習データの各々は、共通のワードライン、かつ、取得時点及びブロックのうちの少なくとも一方が互いに異なる、前記推定値と前記観測値との組である、
    請求項１から請求項８のうちのいずれか１項に記載のメモリシステム。
  10. 前記メモリコントローラは、更新前の前記モデルのパラメータと、更新後の前記モデルのパラメータとのうちの少なくとも一方を保持する、請求項１から請求項９のうちのいずれか１項に記載のメモリシステム。
  11. 前記メモリコントローラは、前記複数のメモリセルを所定の単位領域ごとに分類したクラスごとに前記モデルのパラメータを保持する、請求項１から請求項１０のうちのいずれか１項に記載のメモリシステム。
  12. 前記メモリコントローラは、前記複数のメモリセルに格納されたデータの前記モデルから出力された前記推定値を用いた硬判定読み出しにおいて復号に失敗したとき、かつ、前記複数のメモリセルに格納されたデータの軟判定読み出しにおいて復号に成功したとき、前記軟判定読み出しにおける復号結果を用いて前記モデルのパラメータを更新する、請求項１から請求項１１のうちのいずれか１項に記載のメモリシステム。
  13. 前記メモリコントローラは、前記複数のメモリセルに格納されたデータの前記モデルから出力された前記推定値を用いた硬判定読み出しにおいて復号に成功したとき、かつ、訂正ビット数が所定の閾値以上であるとき、前記観測値を算出し、前記硬判定読み出しにおける復号結果と、算出された前記観測値とを用いて前記モデルのパラメータを更新する、請求項１から請求項１２のうちのいずれか１項に記載のメモリシステム。
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