JP2021047695A - メモリシステム - Google Patents

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Abstract

【課題】しきい値電圧の変化に対する読み出し電圧の追従性を向上させることができるメモリシステムを提供する。【解決手段】一つの実施形態によれば、メモリシステムは、複数のメモリセルと、メモリコントローラとを備える。前記メモリコントローラは、前記複数のメモリセルに対する読み出し電圧の設定値を複数のタイミングで更新する。前記メモリコントローラは、前記複数のタイミングのうちの所定のあるタイミングでは、前記読み出し電圧の最適値を観測し、前記最適値の観測結果に基づいて前記設定値を更新する第１の動作を実行する。前記メモリコントローラは、前記複数のタイミングのうちの前記所定のあるタイミングの１つ後のタイミングでは、前記最適値の観測を実行せずに、１つ前のタイミングで更新された前記設定値に基づいて前記設定値を更新する第２の動作を実行する。【選択図】図１

Description

本実施形態は、メモリシステムに関する。
従来、不揮発性のメモリセルを有するメモリシステムが知られている。ＮＡＮＤ型のフラッシュメモリでは、メモリセルに記憶する複数のデータ値をしきい値電圧の複数の領域にそれぞれ対応させ、メモリセルのしきい値電圧が、記憶されるデータ値に対応する領域となるように電荷が注入される。そして、読み出し時には、メモリセルのしきい値電圧が、どの領域に存在するかを判定することにより、メモリセルに記憶されたデータ値を得ることができる。
特開２０１８−１６３７０７号公報
一つの実施形態は、しきい値電圧の変化に対する読み出し電圧の追従性を向上させることができるメモリシステムを提供することを目的とする。
一つの実施形態によれば、メモリシステムは、複数のメモリセルと、メモリコントローラとを備える。前記メモリコントローラは、前記複数のメモリセルに対する読み出し電圧の設定値を複数のタイミングで更新する。前記メモリコントローラは、前記複数のタイミングのうちの所定のあるタイミングでは、前記読み出し電圧の最適値を観測し、前記最適値の観測結果に基づいて前記設定値を更新する第１の動作を実行する。前記メモリコントローラは、前記複数のタイミングのうちの前記所定のあるタイミングの１つ後のタイミングでは、前記最適値の観測を実行せずに、１つ前のタイミングで更新された前記設定値に基づいて前記設定値を更新する第２の動作を実行する。
図１は、第１の実施形態に係るメモリシステムの構成の一例を示す模式的な図である。 図２は、図１のメモリチップの構成の一例を示す模式的な図である。 図３は、図２のブロックの回路構成の一例を示す模式的な図である。 図４は、図３のブロックの一部領域の断面図である。 図５は、図３や図４のメモリセルのしきい値電圧の分布の一例を示す模式的な図である。 図６は、図３や図４のメモリセルのしきい値電圧の分布の別の一例を示す模式的な図である。 図７は、図１のメモリシステムにおける管理情報の更新処理の概要を説明するための図である。 図８は、図１のメモリシステムにおけるバックグラウンド処理の概要を説明するための図である。 図９は、図１のメモリシステムにおいて実行される、バックグラウンド処理の一例を示すフローチャートである。 図１０は、図１のメモリシステムにおいて実行される、ホストリード処理の一例を示すフローチャートである。 図１１は、図１のメモリシステムにおいて実行される、バックグラウンド処理の別の一例を示すフローチャートである。 図１２は、図１のメモリシステムにおいて実行される、バックグラウンド処理の別の一例を示すフローチャートである。 図１３は、図１のメモリシステムにおいて実行される、ホストリード処理の別の一例を示すフローチャートである。 図１４は、図１のメモリシステムにおけるバックグラウンド処理の別の一例の概要を説明するための図である。 図１５は、図１５は、図１のメモリシステムにおける経過時間の推定について説明するための図である。 図１６は、図１のメモリシステムにおける管理情報の更新処理の別の一例の概要を説明するための図である。 図１７は、図１６の管理情報の更新処理の概要を説明するための図である。 図１８は、図１６の管理情報の更新処理を用いた経過時間の推定について説明するための図である。
以下に添付図面を参照して、実施形態に係るメモリシステムを詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
（第１の実施形態）
図１は、実施形態に係るメモリシステム１の構成の一例を示す模式的な図である。メモリシステム１は、ホスト（Host）２と接続可能に構成されている。ホスト２は、例えばパーソナルコンピュータ、携帯情報端末、またはサーバなどが該当する。
メモリシステム１は、ホスト２からアクセス要求を受け付けることができる。アクセス要求は、リードコマンド及びライトコマンドを含む。
メモリシステム１は、ＮＡＮＤ型のフラッシュメモリ（ＮＡＮＤメモリ）１００と、ホスト２及びＮＡＮＤメモリ１００の間のデータ転送を実行するメモリコントローラ２００とを備える。ＮＡＮＤメモリ１００及びメモリコントローラ２００とは、複数のチャネルを有するバス３００により電気的に接続される。
メモリコントローラ２００は、ホストインタフェース（Host I/F）２０１と、ＲＡＭ（Random Access Memory）２０２と、ＣＰＵ（Central Processing Unit）２０３と、ＮＡＮＤＣ２０４と、ＥＣＣ（Error Correction Circuit）２０５とを備える。ホストインタフェース２０１と、ＲＡＭ２０２と、ＣＰＵ２０３と、ＮＡＮＤＣ２０４と、ＥＣＣ２０５とは、例えばバス等を介して、互いに通信可能に接続される。
メモリコントローラ２００は、例えばＳｏＣ（System-On-a-Chip）として構成され得る。メモリコントローラ２００は、複数のチップによって構成されてもよい。メモリコントローラ２００は、ＣＰＵ２０３に代えて、ＦＰＧＡ（field-programmable gate array）やＡＳＩＣ（application specific integrated circuit）を備えていてもよい。すなわち、メモリコントローラ２００は、ソフトウェア、ハードウェア又はこれらの組み合わせによって構成され得る。
ＲＡＭ２０２は、バッファ、あるいはＣＰＵ２０３のワークエリアとして使用されるメモリである。ＲＡＭ２０２を構成するメモリの種類は、特定の種類に限定されない。例えば、ＲＡＭ２０２は、ＤＲＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ（Static Random Access Memory）又はこれらの組み合わせによって構成される。
ホストインタフェース２０１は、ホスト２との間の通信インタフェースの制御を実行する。ホストインタフェース２０１は、ＣＰＵ２０３による制御の下で、ホスト２とＲＡＭ２０２との間のデータ転送を実行する。ＮＡＮＤＣ２０４は、ＣＰＵ２０３による制御の下で、ＮＡＮＤメモリ１００とＲＡＭ２０２との間のデータ転送を実行したりする。
ＣＰＵ２０３は、ホストインタフェース２０１、ＲＡＭ２０２、ＮＡＮＤＣ２０４及びＥＣＣ２０５を制御する。ＣＰＵ２０３は、例えばＲＡＭ２０２にロードされたファームウェアプログラムを実行することによって、上記した各種構成要素の制御を実現する。
ＥＣＣ２０５は、ＮＡＮＤメモリ１００に送られるデータを符号化する。符号化は、誤り訂正符号による符号化である。ＥＣＣ２０５は、ＮＡＮＤメモリ１００から送られてきたデータに対し、復号化を実行し、それによって当該データに含まれるビットエラーの検出と訂正とを実施する。
ＥＣＣ２０５が使用する符号化の方式は、特定の方式に限定されない。一例では、符号化の方式として、ＬＤＰＣ（Low Density Parity Check）が採用され得る。
ＮＡＮＤメモリ１００は、１以上のメモリチップ（Chip）１０１を含む。１以上のメモリチップ１０１の各々は、バス３００によりＮＡＮＤＣ２０４に電気的に接続される。ここでは、一例として、ＮＡＮＤメモリ１００は、４つのメモリチップ１０１を含む。
図２は、図１のメモリチップ１０１の構成の一例を示す模式的な図である。図示するようにメモリチップ１０１は、周辺回路１１０及びメモリセルアレイ１１１を備える。
メモリセルアレイ１１１は、各々が複数の不揮発性メモリセルトランジスタの集合である複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、ＢＬＫ２、…）を備える。複数のブロックＢＬＫの各々は、それぞれがワード線（ワードライン）及びビット線に関連付けられたメモリセルトランジスタの集合である複数のストリングユニットＳＵ（ＳＵ０、ＳＵ１、ＳＵ２、…）を備える。複数のストリングユニットＳＵの各々は、メモリセルトランジスタが直列接続された複数のＮＡＮＤストリング１１４を備える。なお、ストリングユニットＳＵ内のＮＡＮＤストリング１１４の数は任意である。
周辺回路１１０は、例えば、ロウデコーダ、カラムデコーダ、センスアンプ、ラッチ回路及び電圧発生回路を含む。周辺回路１１０は、メモリコントローラ２００からコマンドを受信すると、メモリセルアレイ１１１に対し、プログラム処理、リード処理及びイレース処理のうちの当該コマンドに対応した処理を実行する。
図３は、図２のブロックＢＬＫの回路構成の一例を示す模式的な図である。なお、各ブロックＢＬＫは、同一の構成を有している。ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０〜ＳＵ３を有する。各ストリングユニットＳＵは、複数のＮＡＮＤストリング１１４を含む。
複数のＮＡＮＤストリング１１４の各々は、例えば６４個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ６３）及び選択トランジスタＳＴ１、ＳＴ２を含んでいる。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを備え、データを不揮発に保持する。６４個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ６３）は、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。なお、メモリセルトランジスタＭＴは、電荷蓄積層に絶縁膜を用いたＭＯＮＯＳ型であってもよいし、電荷蓄積層に導電膜を用いたＦＧ型であってもよい。さらに、ＮＡＮＤストリング１１４内のメモリセルトランジスタＭＴの個数は６４個に限定されない。
ストリングユニットＳＵ０〜ＳＵ３の各々における選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に接続される。これに対してストリングユニットＳＵ０〜ＳＵ３の各々における選択トランジスタＳＴ２のゲートは、例えば選択ゲート線ＳＧＳに共通接続される。ストリングユニットＳＵ０〜ＳＵ３の各々における選択トランジスタＳＴ２のゲートは、ストリングユニットＳＵごとに異なる選択ゲート線ＳＧＳ０〜ＳＧＳ３に接続されてもよい。同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０〜ＭＴ６３の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ６３に共通接続される。以下、ワード線ＷＬをワードラインと記載する場合もある。
各ストリングユニットＳＵ内にある各ＮＡＮＤストリング１１４の選択トランジスタＳＴ１のドレインは、それぞれ異なるビット線ＢＬ（ＢＬ０〜ＢＬ（Ｌ−１）、ただしＬは２以上の自然数）に接続される。また、ビット線ＢＬは、複数のブロックＢＬＫ間で各ストリングユニットＳＵ内にある１つのＮＡＮＤストリング１１４を共通に接続する。さらに、各選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続されている。
つまり、ストリングユニットＳＵは、異なるビット線ＢＬに接続され、かつ、同一の選択ゲート線ＳＧＤに接続されたＮＡＮＤストリング１１４の集合である。また、ブロックＢＬＫは、ワード線ＷＬを共通にする複数のストリングユニットＳＵの集合である。メモリセルアレイ１１１は、ビット線ＢＬを共通にする複数のブロックＢＬＫの集合である。
周辺回路１１０によるプログラム処理及びリード処理は、１つのストリングユニットＳＵにおける１つのワード線ＷＬに接続されたメモリセルトランジスタＭＴに対して、一括して実行され得る。１つのストリングユニットＳＵにおける１つのワード線ＷＬに対してプログラム処理又はリード処理が実行され得る１ビットのデータの集まりを「ページ」と表記する。
周辺回路１１０によるイレース処理は、ブロックＢＬＫ単位で実行される。すなわち、１つのブロックＢＬＫに格納された全てのデータは、一括にイレースされる。
図４は、図３のブロックの一部領域の断面図である。本図に示すように、ｐ型のウェル領域（半導体基板）１０上に、複数のＮＡＮＤストリング１１４が形成されている。すなわち、ウェル領域１０上には、選択ゲート線ＳＧＳとして機能する例えば４層の配線層１１、ワード線ＷＬ０〜ＷＬ６３として機能する６４層の配線層１２及び選択ゲート線ＳＧＤとして機能する例えば４層の配線層１３が、順次積層されている。積層された配線層間には、絶縁膜が形成されている。
これらの配線層１３，１２，１１を貫通してウェル領域１０に達するピラー状の導電体１４が形成されている。導電体１４の側面には、ゲート絶縁膜１５、電荷蓄積層（絶縁膜または導電膜）１６及びブロック絶縁膜１７が順次形成され、これらによってメモリセルトランジスタＭＴ及び選択トランジスタＳＴ１，ＳＴ２が形成されている。導電体１４は、ＮＡＮＤストリング１１４の電流経路として機能し、各トランジスタのチャネルが形成される領域となる。導電体１４の上端は、ビット線ＢＬとして機能する金属配線層１８に接続される。
ウェル領域１０の表面領域内には、ｎ＋型不純物拡散層１９が形成されている。拡散層１９上にはコンタクトプラグ２０が形成され、コンタクトプラグ２０は、ソース線ＳＬとして機能する金属配線層２１に接続される。さらに、ウェル領域１０の表面領域内には、ｐ＋型不純物拡散層２２が形成されている。拡散層２２上にはコンタクトプラグ２３が形成され、コンタクトプラグ２３は、ウェル配線ＣＰＷＥＬＬとして機能する金属配線層２４に接続される。ウェル配線ＣＰＷＥＬＬは、ウェル領域１０を介して導電体１４に電位を印加するための配線である。
以上の構成が、半導体基板に平行な第２方向Ｄ２に複数配列されており、第２方向Ｄ２に並ぶ複数のＮＡＮＤストリング１１４の集合によってストリングユニットＳＵが形成される。
なお、図２〜４に示された構成は一例である。メモリセルアレイ１１１の構成は、上記した構成に制限されない。例えば、メモリセルアレイ１１１は、ＮＡＮＤストリング１１４が２次元的に配列された構成を有していてもよい。
以降では、メモリセルトランジスタＭＴを、単に、メモリセルと表記する。
図５は、図３や図４のメモリセルのしきい値電圧の分布の一例を示す模式的な図である。図２に示す分布において、縦軸は、メモリセルの数（メモリセル数）を示し、横軸は、しきい値電圧を示す。すなわち、本図は、しきい値電圧に対するメモリセルの分布を示している。
なお、以降に説明される例では、特に断りがない限り、各メモリセルにデータを保持する方式として、ＴＬＣ（Triple Level Cell）と呼ばれる方式が適用されていることとしている。ＴＬＣの方式によれば、各メモリセルは、３ビットのデータを保持することができる。つまり、本実施形態では、メモリセルが８値のデータを保持可能な場合について説明するが、保持可能なデータは８値に限定されない。本実施形態においては、メモリセルが２値以上のデータ（１ビット以上のデータ）を保持可能であればよい。
図５に示す例では、しきい値電圧の取り得る範囲は、８つの範囲に区分される。この８つの区分を、しきい値電圧が低いほうから順に、“Ｅｒ”ステート、“Ａ”ステート、“Ｂ”ステート、“Ｃ”ステート、“Ｄ”ステート、“Ｅ”ステート、“Ｆ”ステート、および“Ｇ”ステートと呼ぶことにする。各メモリセルのしきい値電圧は、周辺回路１１０によって、“Ｅｒ”ステート、“Ａ”ステート、“Ｂ”ステート、“Ｃ”ステート、“Ｄ”ステート、“Ｅ”ステート、“Ｆ”ステート、および“Ｇ”ステート、の何れかに属するように、制御される。その結果、しきい値電圧に対するメモリセルの数をプロットした場合、メモリセルは、理想的には、本図に示されるように、それぞれ異なるステートに属する互いに重ならない８つの分布を形成する。
８つのステートは、３ビットのデータに対応する。本図の例によれば、“Ｅｒ”ステートは“１１１”に対応し、“Ａ”ステートは“１１０”に対応し、“Ｂ”ステートは“１００”に対応し、“Ｃ”ステートは“０００”に対応し、“Ｄ”ステートは“０１０”に対応し、“Ｅ”ステートは“０１１”に対応し、“Ｆ”ステートは“００１”に対応し、“Ｇ”ステートは“１０１”に対応する。このように、各メモリセルは、そのしきい値電圧が属するステートに応じたデータを保持することができる。なお、図５に示す対応関係は、データコーディングの一例である。データコーディングは本図の例に限定されない。
なお、１つのメモリセルに保持される３ビットのデータのうち、ＬＳＢ（Least Significant Bit）をロアービット、ＭＳＢ（Most Significant Bit）をアッパービット、ＬＳＢとＭＳＢとの間のビットをミドルビットと表記する。
しきい値電圧は、イレース処理によって“Ｅｒ”ステートに低下せしめられる。また、しきい値電圧は、プログラム処理によって、“Ｅｒ”ステートに維持されたり、“Ａ”ステート、“Ｂ”ステート、“Ｃ”ステート、“Ｄ”ステート、“Ｅ”ステート、“Ｆ”ステート及び“Ｇ”ステートの何れかに至るまで上昇せしめられたりする。
以降、プログラム処理によってあるステートにしきい値電圧が設定されたメモリセルを、そのステートに属するメモリセル、と表記することがある。
隣接する２つのステート間には、読み出し電圧が設定される。例えば、図５に例示されるように、“Ｅｒ”ステートと“Ａ”ステートとの間に読み出し電圧Ｖｒａが設定され、“Ａ”ステートと“Ｂ”ステートとの間に読み出し電圧Ｖｒｂが設定され、“Ｂ”ステートと“Ｃ”ステートとの間に読み出し電圧Ｖｒｃが設定され、“Ｃ”ステートと“Ｄ”ステートとの間に読み出し電圧Ｖｒｄが設定され、“Ｄ”ステートと“Ｅ”ステートとの間に読み出し電圧Ｖｒｅが設定され、“Ｅ”ステートと“Ｆ”ステートとの間に読み出し電圧Ｖｒｆが設定され、“Ｆ”ステートと“Ｇ”ステートとの間に読み出し電圧Ｖｒｇが設定される。つまり、８つのステートが設定されるＴＬＣモードでは、７点の読み出し電圧が設定される。リード処理においては、周辺回路１１０は、複数点の読み出し電圧を用いてメモリセルが属するステートを特定し、特定したステートをデータにデコードする。
なお、読み出し電圧の値は、種々の量で表現され得る。また、読み出し電圧の値は、種々の表現で指示され得る。本実施形態では、一例として、読み出し電圧の種類（Ｖｒａ〜Ｖｒｇ）ごとに基準値が予め設定されており、読み出し電圧の値は、基準値からの差分であるシフト量で表現される。また、メモリチップ１０１内の所定の位置に基準値が読み出し電圧の種類ごとに記憶されている。メモリコントローラ２００は、読み出し電圧の種類ごとに基準値からのシフト量をメモリチップ１０１に指示する。
なお、読み出し電圧の表現方法及び指示の方法は、これに限定されない。例えば、読み出し電圧の値は差分ではなく電圧値で表現され、読み出し電圧は、メモリチップ１０１に対し、基準値に対する差分ではなく電圧値で指示されてもよい。
以上、図５を参照しつつ、メモリセルが、互いに重ならない８つの分布を形成する場合を説明した。しかしながら、メモリセルのしきい値電圧は、種々の要因によって変化し得る。メモリセルのしきい値電圧は、例えば、当該メモリセルへのアクセス、当該メモリセルへのプログラム完了時からの経過時間や温度履歴、当該メモリセルに隣接するメモリセルへのアクセス、当該メモリセルの疲弊状態などに応じて変化し得る。メモリセルの疲弊状態は、当該メモリセルに対するイレース処理／プログラム処理の実行回数、および当該メモリセルに対するイレース処理／プログラム処理の際の温度に影響される。メモリセルのしきい値電圧が変化するとき、リード処理時において、ステートごとの分布が互いに重なり合った状態になっている場合がある。
図６は、図３や図４のメモリセルのしきい値電圧の分布の別の一例を示す模式的な図である。図６に示す例では、説明の簡単のために、“Ａ”ステート及び“Ｂ”ステートのいずれかに属するメモリセルの分布を図示している。実線は、“Ａ”ステートおよび“Ｂ”ステートのいずれかに属するメモリセルの分布を示している。破線は、“Ａ”ステートに属するメモリセルの分布を示し、一点鎖線は、“Ｂ”ステートに属するメモリセルの分布を示している。本図の例では、“Ａ”ステートに属するメモリセルの分布の裾野と“Ｂ”ステートに属するメモリセルの分布の裾野とが重なり合っている。換言すれば、“Ａ”ステートに属するメモリセルのしきい値電圧の最大値が読み出し電圧Ｖｒｂを超えており、かつ、“Ｂ”ステートに属するメモリセルのしきい値電圧の最小値が読み出し電圧Ｖｒｂを下回っている。“Ａ”ステートに属し、かつ、しきい値電圧が読み出し電圧Ｖｒｂよりも大きいメモリセルがリードされた場合、そのメモリセルは“Ｂ”ステートに属するとして認識される。すなわち、“１１０”としてプログラムされたデータが“１００”としてリードされる。“Ｂ”ステートに属し、かつ、しきい値電圧が読み出し電圧Ｖｒｂよりも小さいメモリセルがリードされた場合、そのメモリセルは“Ａ”ステートに属するとして認識される。すなわち、“１００”としてプログラムされたデータが“１１０”としてリードされる。
このように、リードされたデータは、しきい値電圧の変化によって、プログラムされた時点での値から変化している場合がある。換言すれば、しきい値電圧のローブの一部又は全部がステート間の境界にある読み出し電圧を越えた場合、データの誤判定が発生する。すなわち、プログラム処理時と異なった値が読み出される。プログラム処理時と異なった値を、ビットエラーと表記する。ビットエラーの発生を抑制するためには、しきい値電圧の変化に追従した読み出し電圧の設定が要求される。
メモリコントローラ２００は、ビットエラーに対し、ＥＣＣ２０５によるエラー訂正と、読み出し電圧のシフトとで対処することができる。
例えば、メモリコントローラ２００は、ＮＡＮＤメモリ１００から取得したデータに対してＥＣＣ２０５を用いたエラー訂正を実行する。エラー訂正に失敗した場合、メモリコントローラ２００は、読み出し電圧Ｖｒａ〜Ｖｒｇの最適値を取得し、取得された読み出し電圧Ｖｒａ〜Ｖｒｇの最適値を新たな設定値として設定してリード処理をリトライする。リトライされるリード処理を、リードリトライ処理と表記する。
なお、エラー訂正が失敗するとは、変化後のデータから変化前のデータを復元できないことをいう。具体的には、エラー訂正が失敗するとは、リードデータに含まれるエラービットが訂正できないことをいう。エラー訂正が成功するとは、リードデータに含まれる全てのエラービットが訂正されたことをいう。
なお、読み出し電圧の最適値は、ビットエラーの発生率を出来るだけ小さくすることができる読み出し電圧の値をいう。以下、読み出し電圧の最適値を最適読み出し電圧と呼ぶ場合もある。例えば図６の場合、“Ａ”ステートと“Ｂ”ステートとの間においては、しきい値電圧がＶｂのとき、メモリセルの分布が極小となる。よって、Ｖｂを新たな読み出し電圧の設定値として使用することによって、“１１０”としてプログラムされたデータが“１００”としてリードされたり、“１００”としてプログラムされたデータが“１１０”としてリードされたりするビットエラーの発生を低減することができる。
なお、読み出し電圧の最適値は、ビットエラーの発生率を最小にするための値であればよく、メモリセルの分布が有する極小点のしきい値電圧に限らない。極小点の他の点のしきい値電圧の値が、読み出し電圧の最適値として使用されても構わない。
バックグラウンド処理として、メモリコントローラ２００が定期的にＮＡＮＤメモリ１００のパトロールリード（Patrol read）を実行し、パトロールリードにおいてしきい値電圧を観測して最適読み出し電圧を取得する。パトロールリードにおいて取得された最適読み出し電圧は、観測値として、管理情報に保持される。換言すれば、メモリコントローラ２００は、複数のメモリセルに対する読み出し電圧の設定値を複数のタイミングで更新する。ここで、パトロールリードは、ホスト２からの要求（リードコマンド）に応じたリード動作ではなく、メモリシステム１において自発的に、例えば予め設定された周期や時点で実施されるリード動作である。一方で、ホストリードは、ホスト２からのリードコマンドに応じて実施されるリード動作である。ホストリード時には、直近のパトロールリードにより観測された最適読み出し電圧（管理情報）が、リードコマンドにより指定されたデータの読み出しのための読み出し電圧として使用され得る。このことから、パトロールリードは、読み出し電圧の最適値を観測（管理情報を更新）する動作であるとも表現できる。
しかしながら、パトロールリードを実行するとき、その処理の該当ブロック及び／又はワードラインからデータが読み出される。つまり、パトロールリード時には、バス３００の有する複数のチャネルのうちの当該ブロック及び／又はワードラインを含むメモリチップ１０１に接続されたチャネルは、パトロールリードによりチャネルが占有（使用）されている状態にある。換言すれば、パトロールリードを実行するとき、ホスト２から見たチャネルのバンド幅が目減りする。このことから、ホストリード時にパトロールリードが実行されている場合には、パトロールリードによるチャネル占有率の増加がホストリードの性能を低下させる。このため、しきい値電圧の観測頻度を高くすることは困難である。
一方で、連続するパトロールリード間の時間間隔を長くすると、すなわちしきい値電圧の観測頻度を低くすると、パトロールリードによるチャネル占有率の増加を抑制できる一方、時間変化するしきい値電圧への読み出し電圧の追従性が低下する。しきい値電圧への読み出し電圧の追従性が低下すると、データの誤判定の発生及びリード処理のリトライ発生によりリードレイテンシが悪化する。
そこで、本実施形態に係るメモリシステム１は、バックグラウンド処理において、現時点での観測値を使用せずに管理情報を更新することにより、観測頻度を削減しつつ、しきい値電圧の変化に対する読み出し電圧の追従性を維持することができるように構成されている。換言すれば、本実施形態に係るメモリシステム１は、観測頻度を増加させずに、しきい値電圧の変化に対する読み出し電圧の追従性を向上させることができる。
＜管理情報の更新処理の概要＞
図７は、図１のメモリシステム１における管理情報の更新処理の概要を説明するための図である。図７に示すように、管理情報の更新処理は、現時点ｋでの観測値ｙｋを使用して管理情報を更新する処理と、観測値ｙｋを使用せずに管理情報を更新する処理とを含む。具体的には、時点ｋにおける観測値ｙｋがある場合には、前の時点ｋ−１での管理情報（μｋ−１，Ｓｋ−１）と、現時点ｋにおける観測値ｙｋとから、現時点ｋでの管理情報（μｋ，Ｓｋ）を推定する。一方で、時点ｋにおける観測値ｙｋがない場合には、前の時点ｋ−１での管理情報（μｋ−１，Ｓｋ−１）から、現時点ｋでの管理情報（μｋ，Ｓｋ）を予測する。推定／予測された現時点ｋでの管理情報（μｋ，Ｓｋ）により管理情報を更新する。
＜バックグラウンド処理の概要＞
図８は、図１のメモリシステム１におけるバックグラウンド処理の概要を説明するための図である。図８に示す例では、縦軸は、読み出し電圧の値の初期設定値（基準値）からのシフト量を示すシフト量［Ｖ］を示し、横軸は、書き込みからの経過時間［Ｈ］を示す。また、図８に示すシフト量の分布に関して、実線は、読み出し電圧の最適値を示し、破線は、本実施形態に係るメモリシステム１により予測／推定された読み出し電圧の値（予測値／推定値）を示し、プロットは、取得（観測）された読み出し電圧の最適値（観測値）を示す。ここで、図８に実線で示す読み出し電圧の最適値は、各時点において観測が実行された場合に各時点で取得される値であり、観測が行われていない場合には、メモリシステム１では未知の値である。
バックグラウンド処理において、図８の矢印Ａ１の時点では最適読み出し電圧の取得（観測）が行われるとする。また、矢印Ｂ１及び矢印Ｃ１の時点では、予測精度の監視により予測ズレが検出されたとする。予測ズレは、読み出し電圧の最適値と推定値／予測値との差が大きいことを示す。換言すれば、予測ズレが検出されたときは、読み出し電圧の予測精度が低いときである。同様に、予測ズレが検出されなかったときは、読み出し電圧の予測精度が高い又は許容できる程度のときであると表現することができる。つまり、予測精度の監視とは、読み出し電圧の予測値に基づいて予測精度を求め、求めた予測精度が低いか否か（劣化していないか否か）を判定することを意味する。最適読み出し電圧の取得（観測）と、予測ズレとについては、後述する。
矢印Ａ１の時点では、取得された観測値を用いて読み出し電圧が推定される。管理情報は、推定値により更新される。次の時点では、その時点での観測値は使用されず、推定値を用いて読み出し電圧が予測され、予測値により管理情報が更新される。その後、矢印Ｂ１の時点までの期間において、定期的に予測値を用いて管理情報が更新され続ける。
矢印Ｂ１及び矢印Ｃ１の時点では、予測精度の監視により予測ズレが検出されたため、最適読み出し電圧の取得（観測）が行われる。その後、再び予測ズレが検出される時点までの期間において、予測値を用いて定期的に管理情報が更新され続ける。なお、例えばホストリード処理によって観測値が得られて管理情報が更新された直後など、直近で管理情報が更新された時点からの経過時間によっては、予測値を用いた管理情報の更新が行われない場合もあり得る。
＜管理情報の更新処理について＞
以下、管理情報の更新処理について、より詳細に説明する。
本実施形態に係る管理情報の更新処理は、例えば、読み出し電圧の値の時間変化のモデルに基づいた、カルマンフィルタアルゴリズムによる状態推定方法により実現される。なお、読み出し電圧の値の時間変化のモデルは、以下に説明する状態空間モデルにより表現されるとする。換言すれば、本実施形態に係る管理情報の更新処理は、状態空間モデルに基づいた、カルマンフィルタアルゴリズムによる状態推定方法により実現される。
なお、以下に説明する状態空間モデルは、例えばＮＡＮＤメモリ１００内の所定の位置に予め格納されている。メモリシステム１の起動時には、ＣＰＵ２０３は、例えば図１に示すように、モデル情報２０６をＲＡＭ２０２にロードする。そして、ＣＰＵ２０３は、ＲＡＭ２０２にロードされたモデル情報２０６に基づいて、管理情報の推定及び／又は予測に係る処理を実現する。
また、ＣＰＵ２０３は、電源オフの前に例えばＮＡＮＤメモリ１００内の所定の位置に管理情報２０７を格納し、電源オンのとき（メモリシステム１の起動時）に例えば図１に示すように、ＲＡＭ２０２にロードする。なお、管理情報の推定及び／又は予測に係る処理において、管理情報２０７は、その処理の該当ブロック及び／又はワードラインの書き込み時に作成され、処理に応じて更新される。管理情報は、ブロック及び／又はワードラインごとに作成される。管理情報は、例えば所定の読み出し電圧ごとに推定及び／又は予測され、読み出し電圧ごとに更新される。所定の読み出し電圧としては、基準値又は推定及び／又は予測された読み出し電圧が使用可能である。なお、管理情報は、少なくとも１つの読み出し電圧に関して推定及び／又は予測された値が、他の読み出し電圧に関する管理情報の更新に使用される場合もあり得る。また、管理情報の更新には、少なくとも２つの読み出し電圧に関して推定及び／又は予測された値の平均値や中央値などの演算値が使用される場合もあり得る。なお、管理情報には、以下に説明する、読み出し電圧の推定値、読み出し電圧の予測値、読み出し電圧の時間変化量の値などが含まれる。また、該当ブロックの書き込みデータが消去されたり、無効化されたりする際には、保持されている管理情報は、消去されたり、無効化されたりする。
＜状態空間モデルについて＞
以下、離散的な時点ｋ（ｋ＝１，．．．，ｎ）において、読み出し電圧の観測値ｙｋを得る手段があるものとする。ここで、離散的な時点ｋ（ｋ＝１，．．．，ｎ）は、複数のメモリセルに対する読み出し電圧の設定値がメモリコントローラ２００により更新される複数のタイミングの一例である。また、直接観測することができない状態量として、時点ｋにおける真の読み出し電圧の値μ１，ｋと、その時間変化量μ２，ｋを考える。これらの変数の関係を、状態空間モデルで表す。状態空間モデルは、状態方程式及び観測方程式を含む。ここで、真の読み出し電圧の値μ１，ｋは、読み出し電圧の設定値の一例である。また、真の読み出し電圧の値μ１，ｋの時間変化量μ２，ｋは、読み出し電圧の設定値の変化量の一例である。
本実施形態では、時点ｋ−１からｋへの状態遷移、すなわち状態ベクトルμｋ−１から状態ベクトルμｋへの状態遷移を表す状態方程式は、式（１）で表現されるとする。
Figure 2021047695
ここで、ベクトルνｋ−１は、正規分布に従う過程誤差のベクトルであるとする。また、ベクトルνｋ−１の各成分（要素）の平均は、０であるとする。また、状態ベクトルμの真値の共分散行列Ｑは、以下の通りであるとする。
Figure 2021047695
なお、式（１）に示す状態方程式は、式（２）のように表現することができる。
Figure 2021047695
また、本実施形態では、時点ｋにおける観測方程式は、式（３）で表現されるとする。
Figure 2021047695
ここで、ｗｋは、正規分布に従う観測誤差であるとする。また、ｗｋの平均は、０であるとする。また、ｗｋの分散は、σ２ ｗであるとする。なお、式（３）に示す観測方程式は、式（４）のように表現することもできる。
Figure 2021047695
 ＜カルマンフィルタアルゴリズムについて＞
ここで、上述の状態方程式に基づいた、カルマンフィルタアルゴリズムによる状態推定方法について説明する。管理情報の更新処理では、以下の３つのステップに従い、状態ベクトルμ＾ｋ及び状態ベクトルμ＾ｋの共分散行列Ｓｋを更新する。なお、既知パラメータ、初期値、入力及び出力は、それぞれ以下に示す通りであるとする。ただし、σ０は、適度に大きな値であるとする。
既知パラメータ：
Figure 2021047695
 初期値：
Figure 2021047695
 入力：
Figure 2021047695
 出力：
Figure 2021047695
≪１．予測処理≫
まず、以下に示す関係式により、状態ベクトルμ＾ｋ及び状態ベクトルμ＾ｋの共分散行列Ｓｋの中間値を求める予測処理を行う。予測処理は、以下の関係式に示されるように、時点ｋ−１（１つ前の時点）の管理情報に基づいて、時点ｋ（現時点）での管理情報を予測する一期先予測を行う処理である。なお、以下に示す関係式において、共分散行列Ｓｋの（１，１）成分は、予測値の分散に相当する値であり、現時点ｋでの予測値の信頼性を示す値である。つまり、予測値の分散は、１つ前のタイミングで更新された設定値に関する分散である。ここで、時点ｋ（現時点）は、第１のタイミングの一例である。また、時点ｋ−１（１つ前の時点）は、第２のタイミングの一例である。予測処理は、第３の動作の一例である。
Figure 2021047695
予測処理の後に、管理情報の更新処理を行う。以下に説明するように、観測値ｙｋが得られている場合（例えば図８の矢印Ａ１，Ｂ１，Ｃ１の時点）の更新処理と、観測値ｙｋが得られていない場合（例えば図８の矢印Ａ１〜Ｂ１の期間、矢印Ｂ１〜Ｃ１の期間及び矢印Ｃ１〜の期間）の更新処理とは異なる。
≪２．観測値ｙｋが得られている場合の更新処理≫
ここでは、現時点ｋでの観測値ｙｋが得られている場合について説明する。ここで、観測値ｙｋが得られている場合の現時点ｋは、複数のタイミングのうちの所定のあるタイミングの一例である。また、観測値ｙｋが得られている場合の更新処理は、第１の動作の一例である。まず、予測処理で得られた状態ベクトルの中間値を用いて、予測誤差νを求める。次いで、カルマンゲインベクトルｇを求める。
Figure 2021047695
その後、得られた予測誤差ν及びカルマンゲインベクトルｇを用いて、状態推定値（状態ベクトルμ＾ｋ）及び状態推定値の共分散行列Ｓｋを更新する。
Figure 2021047695
≪３．観測値ｙｋが得られていない場合の更新処理≫
ここでは、現時点ｋでの観測値ｙｋが得られていない場合について説明する。ここで、観測値ｙｋが得られていない場合の現時点ｋは、複数のタイミングのうちの所定のあるタイミングの１つ後のタイミングの一例である。また、観測値ｙｋが得られていない場合の更新処理は、第２の動作の一例である。この場合には、予測処理で一期先予測により得られた予測値（中間値）をそのまま用いて、状態推定値（状態ベクトルμ＾ｋ）及び状態推定値の共分散行列Ｓｋを更新する。
Figure 2021047695
このように、本実施形態に係るメモリシステム１は、時点ｋの観測値ｙｋがある場合に、値を推定する手法の１つであるカルマンフィルタアルゴリズムを用いた推定を含む更新処理により管理情報を更新する。一方で、メモリシステム１は、時点ｋの観測値ｙｋがない場合には、予測処理の一期先予測により得られた予測値を用いた更新処理により管理情報を更新する。
なお、最適読み出し電圧（しきい値電圧）の観測手法（リード方式）としては、種々の方法が使用可能である。具体的には、例えば、シフトテーブルを用いたリード方式(以下、シフトテーブルリードという)や、トラッキングリード（Vth Trackingともいう）などが利用可能である。
シフトテーブルリードとは、各ページ種別（例えば、ＬＯＷＥＲ／ＭＩＤＤＬＥ／ＵＰＰＥＲページ）に対して複数の読み出し電圧セットが登録されたシフトテーブルを用意しておき、この複数の読み出し電圧セットのそれぞれを順次使用してリード動作を実行することで、読出しに成功する最適読み出し電圧セットを特定するインデックスを特定するリード動作である。換言すれば、このリード動作は、複数の読み出し電圧セットのそれぞれを順次、ＮＡＮＤメモリ１００の複数のメモリセルのしきい値電圧分布と比較して最適読み出し電圧セットを特定するリード動作である。
トラッキングリードとは、例えば、読み出し電圧を所定の刻み幅でシフトしながらリード動作を複数回実行することで、該当ページに含まれる複数のメモリセルにプログラムされたしきい値電圧の分布のヒストグラム（以下、単にしきい値電圧分布という）を生成し、生成したしきい値電圧分布に基づいて、読出しに成功する電圧レベルまで読み出し電圧をシフトさせるためのシフト量を特定するリード動作である。
なお、トラッキングリードとしては、メモリコントローラ２００側で行なうリード方式であっても、ＮＡＮＤメモリ１００内部で行なうリード方式（On-Chip Tracking Readともいう）であってもよい。
また、トラッキングリードにおいて、ヒストグラムと読み出し電圧の最適値との関係を示すモデル（行列）を予め用意しておくことにより、ヒストグラムの区間を粗く設定して読み出し電圧の最適値を特定することも可能である。ここで、以下、単にしきい値電圧分布という場合には、区間が粗く設定されたしきい値電圧分布のヒストグラムも含まれ得る。
以下、本実施形態に係るメモリシステム１の動作の一例について、図面を参照しつつ、より詳細に説明する。
図９は、図１のメモリシステム１において実行される、バックグラウンド処理の一例を示すフローチャートである。メモリコントローラ２００は、メモリシステム１において有効な物理ブロックすべてについて、予め決められた時間内に完了するように、定期的に図９の流れを実行する。
まず、メモリコントローラ２００は、バックグラウンド処理の実施対象の物理アドレス一覧を決定する（Ｓ１０１）。
Ｓ１０１に続いて、メモリコントローラ２００は、バックグラウンド処理を実行する物理アドレスを決定する（Ｓ１０２）。Ｓ１０２に続いて、メモリコントローラ２００は、該当物理アドレスに対応する過去の管理情報（状態ベクトル及び共分散行列）から、現在の管理情報（状態ベクトル及び共分散行列）を予測する（Ｓ１０３）。
Ｓ１０３に続いて、メモリコントローラ２００は、該当物理アドレスに対応する一時点前の状態ベクトルに基づいて、予測値の分散が許容範囲内であるか否かを判定する。換言すれば、メモリコントローラ２００は、予測値の分散に相当する値である共分散行列のＳｋの（１，１）成分の値が許容範囲内（例えば所定の閾値以下）であるか否かを判定する。許容範囲の大きさ（所定の閾値）は、例えば予め設定されてメモリコントローラ２００内の記憶領域に記憶されているとする。なお、予測値の分散が許容範囲内であるか否かの判定は、予測の信頼性に関する判定であり、予測ズレが検出されたか否かの判定の一例である。
予測値の分散が許容範囲内であると判定されたとき（Ｓ１０４：Ｙｅｓ）、メモリコントローラ２００は、予測値を含む更新された状態ベクトルを該当物理アドレスの管理情報として記憶する（Ｓ１０５）。一方で、予測値の分散が許容範囲内であると判定されなかった（例えば所定の閾値より大きい）とき（Ｓ１０４：Ｎｏ）、メモリコントローラ２００は、読み出し電圧を観測して読み出し電圧の最適値を取得する（Ｓ１０６）。Ｓ１０６に続いて、メモリコントローラ２００は、過去の管理情報と、取得した読み出し電圧値とを用いて管理情報を更新し（Ｓ１０７）、該当物理アドレスに対応する読み出し電圧の推定値と、更新された状態ベクトルとを該当物理アドレスの管理情報として記憶する（Ｓ１０８）。これらのことから、Ｓ１０４の判定は、観測値の取得の要否の判定であり、予測処理（第３の動作）の後に、観測値の取得（観測）を伴う更新処理（第１の動作）と、観測値の取得（観測）を伴わない更新処理（第２の動作）とのいずれを実行するかの判定であると表現できる。
Ｓ１０５又はＳ１０８に続いて、メモリコントローラ２００は、バックグラウンド処理の実施対象の物理アドレスのうち、処理が未実施のアドレスがあるか否かを判定する（Ｓ１０９）。メモリコントローラ２００は、処理が未実施のアドレスがあると判定された場合（Ｓ１０９：Ｙｅｓ）はＳ１０２〜Ｓ１０９の流れを繰り返し、判定されなかった場合（Ｓ１０９：Ｎｏ）は、今回のバックグラウンド処理を終了する。
このようにして更新される管理情報は、ホストリードにおいて使用される。図１０は、図１のメモリシステムにおいて実行される、ホストリード処理の一例を示すフローチャートである。
メモリコントローラ２００は、ホスト２からリードコマンドを受信（Ｓ２０１）した後、対応するＮＡＮＤメモリ１００の物理アドレスを特定する（Ｓ２０２）。Ｓ２０２に続いて、メモリコントローラ２００は、該当物理アドレスに対応する状態ベクトルの成分（要素）の一部、すなわち読み出し電圧の予測値を、該当アドレスの読み出し電圧に設定し（Ｓ２０３）、該当アドレスからデータを読み出す（Ｓ２０４）。Ｓ２０４に続いて、メモリコントローラ２００は、ＥＣＣ２０５を使用してエラー訂正を実施し（Ｓ２０５）、エラー訂正が成功したか否かを判定する（Ｓ２０６）。
エラー訂正が成功したと判定されたとき（Ｓ２０６：Ｙｅｓ）、メモリコントローラ２００は、ホスト２に読み出されたデータを転送し（Ｓ２０７）、今回のホストリード処理を終了する。一方で、エラー訂正が成功したと判定されなかったとき（Ｓ２０６：Ｎｏ）、メモリコントローラ２００は、リードリトライ処理を実行する（Ｓ２０８〜Ｓ２１２）。
リードリトライ処理において、メモリコントローラ２００は、上述のバックグラウンド処理と同様にして、最適読み出し電圧を観測して読み出し電圧の最適値を取得する（Ｓ２０８）。また、メモリコントローラ２００は、過去の管理情報と、取得した読み出し電圧値とを用いて管理情報を更新し、該当物理アドレスに対応する読み出し電圧の推定値と、更新された状態ベクトル及び共分散行列とを管理情報として記憶する（Ｓ２０９）。Ｓ２０９に続いて、メモリコントローラ２００は、更新された状態ベクトルの成分の一部、すなわち、更新された読み出し電圧の推定値を該当アドレスに対応する読み出し電圧に設定し（Ｓ２１０）、設定された読み出し電圧を用いて該当アドレスからデータを読み出す（Ｓ２１１）。Ｓ２１１に続いて、メモリコントローラ２００は、ＥＣＣ２０５を使用してエラー訂正を実施し（Ｓ２１２）、エラー訂正が成功したか否かを判定する（Ｓ２１３）。
リードリトライ処理において、エラー訂正が成功したと判定されたとき（Ｓ２１３：Ｙｅｓ）、メモリコントローラ２００は、ホスト２に読み出されたデータを転送し（Ｓ２０７）、今回のホストリード処理を終了する。一方で、エラー訂正が成功したと判定されなかったとき（Ｓ２１３：Ｎｏ）、メモリコントローラ２００は、ホスト２へリード失敗を通知する（Ｓ２１４）。
なお、リードリトライ処理のＳ２１１のように、読み出し電圧の最適値が取得（観測）された後に実施される読み出しでは、取得（観測）された読み出し電圧の値が使用されてもよい。例えば、取得（観測）された最適値に基づいて更新処理を実行する（Ｓ２０９）とともに、取得（観測）された最適値を設定値として一時的に設定してデータを読み出し（Ｓ２１１）、その後、更新された推定値を設定値に設定（Ｓ２１０）してもよい。この場合、一時的な設定値による読み出し（Ｓ２１１）の後に、更新処理（Ｓ２０９，Ｓ２１０）が実行されてもよい。また、例えば、リードリトライ処理では、Ｓ２０９，Ｓ２１０を実行せずに、リードリトライ処理において設定される読み出し電圧としてＳ２０８において取得（観測）された読み出し電圧の値が使用されてもよい。この場合、例えばリードリトライ処理のエラー訂正に失敗したとき（Ｓ２１３：Ｎｏ）にＳ２０９，Ｓ２１０が実行されてもよいし、次のバックグラウンド処理において観測値を用いた更新処理が実行されるように該当物理アドレスに対応する管理情報にマークが入れられてもよい。管理情報に入れられるマークについては、後述する。
なお、リードリトライ処理において、エラー訂正が成功したと判定されなかったとき（Ｓ２１３：Ｎｏ）、メモリコントローラ２００は、他のＥＣＣ成功率を向上させる処理を実行してもよい。
なお、管理情報が更新された時点の書き込みからの経過時間などは、例えばＣＰＵ２０３のクロックに基づいて、メモリコントローラ２００により計測される。
このように、本実施形態に係るバックグラウンド処理は、予測値の分散が許容範囲内であると判定されなかった場合に、最適読み出し電圧の取得（観測）を実行するように構成されている。この構成によれば、読み出しを伴う処理を少なくすることができる。換言すれば、パトロールリードの頻度を削減しつつ、しきい値電圧の時間変動への追従性を維持することができる。また、本実施形態に係るホストリード処理は、リードリトライ処理において、上述のバックグラウンド処理と同様にして、管理情報を更新する。この構成によれば、ホストリード時に取得（観測）した最適読み出し電圧を用いて管理情報が更新されるため、バックグラウンド処理における読み出しを伴う処理をさらに少なくすることができる。つまり、本実施形態に係るメモリシステム１は、観測頻度を削減しつつ、しきい値電圧の変化に対する読み出し電圧の追従性を維持することができる。換言すれば、本実施形態に係るメモリシステム１は、観測頻度を増加させずに、しきい値電圧の変化に対する読み出し電圧の追従性を向上させることができる。
また、本実施形態に係るメモリシステム１における管理情報の更新処理では、１時点前の管理情報だけ保持していれば、その時点の管理情報を推定及び／又は予測することができる。
（第２の実施形態）
第１の実施形態では、管理情報の更新処理にカルマンフィルタアルゴリズムを用いる場合、すなわち共分散行列Ｓｋを更新する場合を例として説明したが、これに限らない。本実施形態に係るメモリシステム１は、ＲＬＳ（Recursive Least Square）アルゴリズムを用いて逆相関行列Ｐｋを更新する管理情報の更新処理を行う。
＜ＲＬＳアルゴリズムについて＞
ＲＬＳアルゴリズムは、下記のコスト関数を最小化する状態ベクトルμ＾ｋを逐次的に求めるアルゴリズムである。
Figure 2021047695
ただし、ベクトルμｉ（ｉ＝１，２，．．．，ｋ）には、次のような関係式があるとする。
Figure 2021047695
ＲＬＳアルゴリズムは、以下に示すように、上述のカルマンフィルタアルゴリズムに似せた形で記述することができる。管理情報の更新処理では、以下の３つのステップに従い、状態ベクトルμ＾ｋ及び状態ベクトルμ＾ｋの逆相関行列Ｐｋを更新する。なお、既知パラメータ、初期値、入力及び出力は、それぞれ、以下に示す通りであるとする。ただし、λは、忘却係数であり、δは、正の微小量であるとする。
既知パラメータ：
Figure 2021047695
 初期値：
Figure 2021047695
 入力：
Figure 2021047695
 出力：
Figure 2021047695
≪１．予測処理≫
まず、以下に示す関係式により、状態ベクトルμ＾ｋ及び状態ベクトルμ＾ｋの逆相関行列Ｐｋの中間値を求める予測処理を行う。予測処理は、以下の関係式に示されるように、時点ｋ−１（１つ前の時点）の管理情報に基づいて、時点ｋ（現時点）での管理情報を予測する一期先予測を行う処理である。なお、以下に示す関係式において逆相関行列Ｐｋの（１，１）成分は、現時点ｋでの予測値の信頼性を示す値である。なお、逆相関行列Ｐｋにスケール合わせの定数を乗じた行列は、共分散行列Ｓｋに相当する。したがって、逆相関行列Ｐｋの（１，１）成分は、読み出し電圧の予測値の分散と表現されてもよい。例えば、図９のＳ１０４では、予測値の信頼性が許容範囲内（例えば所定の閾値以下）であるか否かが判定される。換言すれば、メモリシステム１においてメモリコントローラ２００は、予測値の分散、すなわち逆相関行列Ｐｋの（１，１）成分の値が所定の閾値より大きい場合に予測精度が低いと判定する。ここで、所定の閾値としては、例えば第１の実施形態に係る閾値をスケール合わせの定数で除した値が利用可能である。その後、予測値の信頼性が許容範囲内ではない（例えば所定の閾値より大きい）とき、観測値ｙｋが取得（観測）される。なお、メモリコントローラ２００は、読み出し電圧の設定値を更新する複数のタイミングの各々において、予測値の分散の値、すなわち逆相関行列Ｐｋの（１，１）成分の値を保持する。
Figure 2021047695
予測処理の後に、管理情報の更新処理を行う。以下に説明するように、観測値ｙｋが得られている場合（例えば図８の矢印Ａ１，Ｂ１，Ｃ１の時点）の更新処理と、観測値ｙｋが得られていない場合（例えば図８の矢印Ａ１〜Ｂ１の期間、矢印Ｂ１〜Ｃ１の期間及び矢印Ｃ１〜の期間）の更新処理とは異なる。
≪２．観測値ｙｋが得られている場合の更新処理≫
ここでは、現時点ｋでの観測値ｙｋが得られている場合について説明する。まず、予測処理で得られた状態ベクトルの中間値を用いて、予測誤差νを求める。次いで、ゲインベクトルｇを求める。
Figure 2021047695
その後、得られた予測誤差ν及びゲインベクトルｇを用いて、状態推定値（状態ベクトルμ＾ｋ）及び状態推定値の逆相関行列Ｐｋを更新する。
Figure 2021047695
≪３．観測値ｙｋが得られていない場合の更新処理≫
ここでは、現時点ｋでの観測値ｙｋが得られていない場合について説明する。この場合には、予測処理で一期先予測により得られた予測値（中間値）をそのまま用いて、状態推定値（状態ベクトルμ＾ｋ）及び状態推定値の逆相関行列Ｐｋを更新する。
Figure 2021047695
このようにして管理情報の更新処理が行われても、第１の実施形態と同様の効果が得られる。さらに、ＲＬＳアルゴリズムを用いる状態推定方法は、上述のカルマンアルゴリズムを用いる状態推定方法と比較して、処理中に保持する情報量が少ないため、計算コストを低減できるという効果がある。
（第３の実施形態）
第１の実施形態では予測値の信頼性を示す共分散行列Ｓｋの（１，１）成分（予測値の分散）に基づいて予測ズレを検出するバックグラウンド処理を例として説明し、第２の実施形態では予測値の信頼性を示す逆相関行列Ｐｋの（１，１）成分（予測値の分散）に基づいて予測ズレを検出するバックグラウンド処理を例として説明したが、これに限らない。予測ズレは、さらに他の手法により検出されてもよい。本実施形態に係るバックグランド処理では、現在の管理情報を予測した後に予測された管理情報に基づいてデータの読み出しを行う。予測ズレは、読み出されたデータに関するエラー訂正が成功したか否かに応じて判定される。
図１１は、図１のメモリシステム１において実行される、バックグラウンド処理の別の一例を示すフローチャートである。
メモリコントローラ２００は、それぞれ第１の実施形態に係るバックグラウンド処理（図９のＳ１０１〜Ｓ１０３）と同様にして、処理対象の物理アドレス一覧を決定し（Ｓ３０１）、処理を実行するアドレスを決定し（Ｓ３０２）、該当物理アドレスに対応する過去の管理情報（状態ベクトル及び共分散行列）を用いて、現在の時点における状態ベクトル及び共分散行列を予測（Ｓ３０３）する。
メモリコントローラ２００は、第１の実施形態に係るホストリード処理（図１０のＳ２０３〜Ｓ２０６）と同様にして、予測された状態ベクトルの成分（要素）の一部、すなわち読み出し電圧の予測値を、該当アドレスの読み出し電圧に設定し（Ｓ３０４）、該当アドレスからデータを読み出し（Ｓ３０５）、ＥＣＣ２０５を使用してエラー訂正を実施し（Ｓ３０６）、エラー訂正が成功したか否かを判定する（Ｓ３０７）。
エラー訂正が成功したと判定されたとき（Ｓ３０７：Ｙｅｓ）、メモリコントローラ２００は、第１の実施形態に係るバックグラウンド処理（図９のＳ１０５）と同様にして、予測値を含む更新された状態ベクトルを該当物理アドレスの管理情報として記憶する（Ｓ３０８）。一方で、エラー訂正が成功したと判定されなかったとき（Ｓ３０７：Ｎｏ）、メモリコントローラ２００は、第１の実施形態に係るバックグラウンド処理（図９のＳ１０６〜Ｓ１０８）とそれぞれ同様にして、取得（観測）した読み出し電圧値を用いて更新された管理情報を記憶する（Ｓ３０９〜Ｓ３１１）。
Ｓ３０８又はＳ３１１に続いて、メモリコントローラ２００は、第１の実施形態に係るバックグラウンド処理（図９のＳ１０９）と同様にして、処理が未実施のアドレスがあるか否かを判定する（Ｓ３１２）。メモリコントローラ２００は、バックグラウンド処理の実施対象の物理アドレスのうち、処理が未実施のアドレスがあると判定された場合（Ｓ３１２：Ｙｅｓ）はＳ３０２〜Ｓ３１２の流れを繰り返し、判定されなかった場合（Ｓ３１２：Ｎｏ）は、今回のバックグラウンド処理を終了する。
このように、本実施形態に係るバックグラウンド処理は、エラー訂正が成功したか否かに基づいて予測ズレを検出する。この構成であれば、第１の実施形態と比較してデータ読み出しに伴う負荷は増加するものの、しきい値電圧の時間変動への追従性や予測／推定精度を向上させることができる。
（第４の実施形態）
第１の実施形態では、予測ズレが検出されたときに最適読み出し電圧を取得（観測）するバックグラウンド処理を例として説明したが、これに限らない。本実施形態に係るバックグランド処理では、予測ズレが生じているか否かに関わらず、最適読み出し電圧を取得（観測）し、上述のアルゴリズムを用いた推定により管理情報を更新する。
図１２は、図１のメモリシステム１において実行される、バックグラウンド処理の別の一例を示すフローチャートである。
メモリコントローラ２００は、第１の実施形態に係るバックグラウンド処理（図９のＳ１０１〜Ｓ１０２）と同様にして、処理対象の物理アドレス一覧を決定し（Ｓ４０１）、処理を実行するアドレスを決定する（Ｓ４０２）。
メモリコントローラ２００は、それぞれ第１の実施形態に係るバックグラウンド処理（図９のＳ１０６〜Ｓ１０８）と同様にして、最適読み出し電圧を観察して読み出し電圧の最適値を取得し（Ｓ４０３）、過去の管理情報と、取得された読み出し電圧とを用いて管理情報を更新し（Ｓ４０４）、更新された管理情報を該当物理アドレスの管理情報として記憶する（Ｓ４０５）。その後、メモリコントローラ２００は、第１の実施形態に係るバックグラウンド処理（図９のＳ１０９）と同様にして、バックグラウンド処理の実施対象の物理アドレスのうち、処理が未実施のアドレスがあるか否かを判定する（Ｓ４０６）。本判定において、処理が未実施のアドレスがあると判定された場合（Ｓ４０６：Ｙｅｓ）はＳ４０２〜Ｓ４０６の流れを繰り返し、判定されなかった場合（Ｓ４０６：Ｎｏ）は今回のバックグラウンド処理を終了する。
このように、本実施形態に係るバックグラウンド処理は、予測ズレが生じているか否かに関わらず、最適読み出し電圧を取得（観測）する。この構成であれば、第１の実施形態と比較してパトロールリードの頻度は増加するものの、しきい値電圧の時間変動への追従性や予測／推定精度を向上させることができる。
（第５の実施形態）
第５の実施形態に係るホストリード処理は、エラー訂正が成功した場合に、次回のバックグラウンド処理における観測値取得の要否をさらに判定する。
図１３は、図１のメモリシステム１において実行される、ホストリード処理の別の一例を示すフローチャートである。
Ｓ５０１〜Ｓ５０６は、それぞれ第１の実施形態に係るホストリード処理（図１０のＳ２０１〜Ｓ２０６）と同様である。
エラー訂正が成功したと判定されたとき（Ｓ５０６：Ｙｅｓ）、メモリコントローラ２００は、管理情報の更新処理による予測が十分に正確であるか否かを判定する（Ｓ５０７）。本判定は、例えば、ＢＥＲ（Bit Error Rate）が所定の閾値より大きいか否かに基づいて行われる。ＢＥＲに関する所定の閾値は適宜設定されればよいが、例えばエラー訂正により１％まで訂正可能であるとすると、その８０％（０．８％）等がＢＥＲに関する所定の閾値として使用されればよい。また、本判定は、ビットエラーの非対称性に基づいて行われてもよい。ビットエラーの非対称性に基づく判定は、例えば、“０”としてプログラムされたデータが“１”としてリードされた数及び／又は割合、“１”としてプログラムされたデータが“０”としてリードされた数及び／又は割合、これらの数の割合などの値が所定の閾値より大きいか否かに基づいて行われてもよい。また、ビットエラーの非対称性に基づく判定は、例えば、“０”としてリードされたデータが“１”にエラー訂正された数及び／又は割合、“１”としてリードされたデータが“０”にエラー訂正された数及び／又は割合、これらの数の割合などの値が所定の閾値より大きいか否かに基づいて行われてもよい。また、本判定は、ＢＥＲ及びビットエラーの非対称性の両方に基づいて行われてもよい。なお、判定に使用される各種の閾値は、例えば予め設定されてメモリコントローラ２００内の記憶領域に記憶されているとする。
予測が十分に正確であると判定されたとき（Ｓ５０７：Ｙｅｓ）、メモリコントローラ２００は、第１の実施形態に係るホストリード処理（図１０のＳ２０７）と同様にして、ホスト２に読み出されたデータを転送し（Ｓ５０８）、今回のホストリード処理を終了する。一方で、予測が十分に正確であると判定されなかったとき（Ｓ５０７：Ｎｏ）、メモリコントローラ２００は、次回バックグラウンド処理時に最適読み出し電圧の取得（観測）実行が行われるよう、該当物理アドレスに対応する管理情報にマークを入れる。つまり、Ｓ５０７の判定は、次回のバックグラウンド処理における観測値取得の要否の判定であると表現できる。管理情報に入れられたマークは、バックグラウンド処理における管理情報の予測時（図９のＳ１０３）に参照される。換言すれば、次回のバックグラウンド処理において、メモリコントローラ２００は、過去の管理情報に基づいて現在の管理情報を予測する際にホストリード時のマークがあるか否かを確認する（図９のＳ１０３）。管理情報にマークを入れる方法としては、例えば、共分散行列に非常に大きな値（許容範囲を超える大きさの予測値の分散の値）を記憶しておく方法が使用可能である。この場合、次回のバックグラウンド処理において、予測値の分散の値が許容範囲を超えると判定され（図９のＳ１０４：Ｎｏ）、最適読み出し電圧が取得（観測）される（図９のＳ１０６）。
なお、管理情報にマークを入れるタイミングは、例えば、ホスト２に読み出されたデータを転送（Ｓ５０８）した後であってもよい。
一方で、エラー訂正が成功したと判定されなかったとき（Ｓ５０６：Ｎｏ）、メモリコントローラ２００は、第１の実施形態に係るホストリード処理（図１０のＳ２０８〜Ｓ２１４）と同様にして、リードリトライ処理などを実行する（Ｓ５１０〜Ｓ５１６）。
このように、本実施形態に係るホストリード処理は、エラー訂正が成功した場合に、次回のバックグラウンド処理における観測値取得の要否をさらに判定する。この構成によれば、エラー訂正が成功した場合であっても、予測が不十分である場合には次回のバックグラウンド処理において観測値を取得することができる。このため、第１の実施形態と比較してしきい値電圧の時間変動への追従性や予測／推定精度を向上させることができる。
なお、バックグラウンド処理において本実施形態に係るホストリード処理と同様にして観測値取得の要否が判定されてもよい。
（第６の実施形態）
ＮＡＮＤメモリ１００など、メモリにデータが書き込まれた直後は、そのしきい値電圧の変化（例えば低下）が大きい。このため、本実施形態に係るバックグラウンド処理では、データの書き込み直後の期間と、その後の期間との間で、互いに異なる管理情報の更新処理を実行する。
図１４は、図１のメモリシステムにおけるバックグラウンド処理の別の一例の概要を説明するための図である。図１４に示す例では、縦軸は、読み出し電圧の値の初期設定値からのシフト量を示すシフト量［Ｖ］を示し、横軸は、書き込みからの経過時間［Ｈ］を示す。また、図１４に示すシフト量の分布に関して、実線は、読み出し電圧の最適値を示し、破線は、本実施形態に係るメモリシステム１により予測／推定された読み出し電圧の値（予測値／推定値）を示し、プロットは、取得（観測）された読み出し電圧の最適値（観測値）を示す。ここで、図１４に実線で示す読み出し電圧の最適値は、各時点において観測が実行された場合に各時点で取得される値であり、観測が行われていない場合には、メモリシステム１では未知の値である。
図１４の矢印Ａ２の期間は、メモリセルへのデータの書き込み直後の期間であるとする。また、矢印Ｂ２の期間は、メモリセルへのデータの書き込みから所定の時間が経過した後の期間であるとする。また、矢印Ｃ２の時点では、予測ズレが検出されたとする。
矢印Ａ２の期間では、しきい値電圧の大きな変化に追従するために、一定時間間隔で最適読み出し電圧が取得（観測）され、観測値を用いて算出された推定値により管理情報が更新される。つまり、矢印Ａ２の期間では、例えば第３の実施形態に係るバックグラウンド処理と同様のバックグラウンド処理が実行される。
一方で、矢印Ｂ２の期間では、推定値に基づいて管理情報の予測及び更新が行われた後、矢印Ｃ２の時点で予測ズレが検出されるまで、予測値に基づいて管理情報が更新され続ける。予測ズレが検出されたときには観測値が取得され、観測値に基づいて管理情報の推定及び更新が行われる。つまり、矢印Ｂ２の期間では、例えば第１の実施形態に係るバックグラウンド処理と同様のバックグラウンド処理が実行される。
なお、矢印Ａ２の期間と、矢印Ｂ２の期間とは、書き込みからの所定の経過時間で切り替えられてもよいし、観測値及び／又は観測値の変化量と、所定の閾値との比較結果に基づいて、観測値の変化が小さくなったと判定されたときに切り替えられてもよい。なお、所定の経過時間や所定の閾値は、例えば予め設定されて、メモリコントローラ２００の記憶領域などに記憶されていればよい。
このように、本実施形態に係るバックグラウンド処理は、データの書き込み直後の期間と、その後の期間との間で、互いに異なる管理情報の更新処理を実行する。この構成によれば、第１の実施形態と比較してしきい値電圧の時間変動への追従性や予測／推定精度を向上させることができる。
（第７の実施形態）
メモリシステム１において、何らかの原因により電源の供給が絶たれる場合がある。メモリシステムへ１への電源の供給が断たれている期間では、バックグラウンド処理が実行されないため、管理情報が更新されない。一方で、管理情報の更新が行われているか否かに関わらず、しきい値電圧は変化し得る。このため、電源の供給が再開されたときに、管理情報がしきい値電圧の変化に追従できていない可能性がある。そこで、本実施形態に係るメモリシステム１では、電源の供給が再開されたとき、管理情報の更新処理を繰り返すように構成される。
メモリコントローラ２００は、電源の供給が再開されたとき、現時点での最適読み出し電圧を取得（観測）し、また、電源の供給が絶たれる前に更新された最新の管理情報に基づいて、読み出し電圧を予測し、観測値と予測値とを比較する。予測値が観測値に一致したとき、メモリコントローラ２００は、通常のバックグラウンド処理を再開する。ここで、予測値が観測値に一致するとは、予測値と観測値との差が所定の範囲内にある場合を含む。一方で、予測値が観測値に一致しなかったとき、メモリコントローラ２００は、予測値が観測値に一致するまで、管理情報を更新し続ける。
なお、観測値と予測値との比較は、上述の実施形態に係る予測ズレの検出と同様にして実行されてもよい。つまり、メモリコントローラ２００は、電源の供給が再開されたとき、予測ズレが検出されなくなるまで管理情報の更新処理を繰り返すように構成されていてもよい。
ここで、電源の供給が絶たれていた期間は、メモリシステム１では未知の情報であるが、本実施形態に係るメモリコントローラ２００によれば、電源の供給が再開されたとき、電源の供給が断たれていた期間を推定することができる。図１５は、図１のメモリシステムにおける経過時間の推定について説明するための図である。図１５に示す例では、縦軸は、読み出し電圧の値の初期設定値からのシフト量を示すシフト量［Ｖ］を示し、横軸は、書き込みからの経過時間［Ｈ］を示す。また、図１５に示すシフト量の分布に関して、実線は、読み出し電圧の最適値を示し、破線は、本実施形態に係るメモリシステム１により予測／推定された読み出し電圧の値（予測値／推定値）を示し、プロットは、取得（観測）された読み出し電圧の最適値（観測値）を示す。ここで、図１５に実線で示す読み出し電圧の最適値は、各時点において観測が実行された場合に各時点で取得される値であり、観測が行われていない場合には、メモリシステム１では未知の値である。図１５に示す例では、矢印で示す期間において電源の供給が絶たれており、実際の経過時間はＴであるとする。メモリコントローラ２００は、予測値が観測値に一致したとき、管理情報を更新した回数（予測回数）と、バックグラウンド処理において規定される管理情報の更新間隔とに基づいて、電源の供給が絶たれてからの経過時間Ｔ´を推定する。
このように、本実施形態に係るメモリシステム１は、電源の供給が再開されたとき、管理情報の更新処理を繰り返す。この構成によれば、電源の供給が絶たれた場合であっても、しきい値電圧の時間変動への追従性や予測／推定精度を維持することができる。また、電源の供給が断たれていた期間を推定することができる。
（第８の実施形態）
第７の実施形態において、電源の供給が絶たれた場合の処理の一例について説明したが、電源の供給が絶たれる直前に更新された管理情報の予測値（推定値）によっては、予測を繰り返すごとに予測値と観測値との差が拡大するおそれがある。そこで、本実施形態に係るバックグラウンド処理では、電源の供給が再開されたとき、観測値の取得を伴う管理情報の更新（推定）処理を実行する。換言すれば、本実施形態に係るメモリシステム１は、電源の供給が再開されたとき、予測ズレが検出された場合と同様に動作する。この構成によれば、第７の実施形態と比較して、電源の供給が絶たれた場合における、しきい値電圧の時間変動への追従性や予測／推定精度を向上させることができる。また、電源の供給が断たれていた期間の推定精度を向上させることができる。
（第９の実施形態）
第１の実施形態では、管理情報の更新処理において、式（１）及び式（２）により表される状態方程式を用いる場合を例として説明したが、これに限らない。管理情報の更新処理において、最適読み出し電圧（しきい値電圧）の時間変化量の減衰がさらに考慮されてもよい。
図１６は、図１のメモリシステムにおける管理情報の更新処理の別の一例の概要を説明するための図である。本実施形態では、図１６に示すように、時点ｋにおける真の読み出し電圧の時間変化量μ２，ｋの係数として、パラメータαが導入される。
ここで、パラメータαは０＜α≦１を満たす値であるとする。なお、上述の実施形態において、α＝１の場合については説明した。このため、以下、パラメータαが０＜α＜１を満たす値である場合を例として説明する。α＜１を満たすパラメータαは、時間の経過とともに傾きの絶対値が減衰していく傾向を表す。なお、パラメータαの値は、０＜α≦１を満たす範囲で適宜設定されればよい。一例として、パラメータαの値は、管理情報を破棄するまでの間は固定である。また、別の一例として、パラメータαの値は、メモリセルの疲弊の状態やメモリセルの品質に応じて変化される。
このとき、第１の実施形態に係る状態方程式（式（１）及び式（２））は、それぞれ以下に示す式（５）及び式（６）に拡張されて表現されるとする。
Figure 2021047695
図１７は、図１６の管理情報の更新処理の概要を説明するための図である。図１７に示す例では、縦軸は、読み出し電圧の値の初期設定値からのシフト量を示すシフト量［Ｖ］を示し、横軸は、書き込みからの経過時間［Ｈ］を示す。また、図１７に示すシフト量の分布に関して、実線は、読み出し電圧の最適値を示し、破線は、本実施形態に係るメモリシステム１により予測／推定された読み出し電圧の値（予測値／推定値）を示し、プロットは、取得（観測）された読み出し電圧の最適値（観測値）を示す。ここで、図１７に実線で示す読み出し電圧の最適値は、各時点において観測が実行された場合に各時点で取得される値であり、観測が行われていない場合には、メモリシステム１では未知の値である。図１７に示す例では、パラメータαの値として０．８が設定されている。図１７の矢印Ａ３の時点では、最適読み出し電圧の取得（観測）が行われるとする。メモリコントローラ２００は、バックグラウンド処理において、Ａ３の時点で観測値を用いて管理情報を推定し、推定された管理情報を記憶する。その後、予測ズレが検出されるまで、管理情報の予測（更新）を継続する。
このように、本実施形態に係る管理情報の更新処理では、パラメータαが導入された状態方程式が使用される。この構成によれば、最適読み出し電圧（しきい値電圧）の時間変化量の減衰が考慮されるため、第１の実施形態と比較してしきい値電圧の時間変動への追従性や予測／推定精度を向上させることができる。また、この構成によれば、図１７に示すように、観測値の取得頻度を低減させることができる。
ここで、本実施形態に係るメモリシステム１における電源の供給が再開されたときの経過時間の推定について説明する。図１８は、図１のメモリシステムにおける経過時間の推定の別の一例について説明するための図である。図１８に示す例では、縦軸は、読み出し電圧の値の初期設定値からのシフト量を示すシフト量［Ｖ］を示し、横軸は、書き込みからの経過時間［Ｈ］を示す。また、図１８に示すシフト量の分布に関して、実線は、読み出し電圧の最適値を示し、破線は、本実施形態に係るメモリシステム１により予測／推定された読み出し電圧の値（予測値／推定値）を示し、プロットは、取得（観測）された読み出し電圧の最適値（観測値）を示す。ここで、図１８に実線で示す読み出し電圧の最適値は、各時点において観測が実行された場合に各時点で取得される値であり、観測が行われていない場合には、メモリシステム１では未知の値である。本実施形態に係る管理情報の更新処理によれば、図１８に示すように、経過時間の推定精度を向上させることができる。また、本実施形態に係る管理情報の更新処理によれば、第１の実施形態と比較してしきい値電圧の時間変動への追従性や予測精度が高いため、例えば第７の実施形態に係る管理情報の更新処理と比較して経過時間の推定精度を向上させ、例えば第８の実施形態に係る管理情報の更新処理と比較して観測値の取得頻度を低減させることができる。
なお、上述の各実施形態に係る技術は、任意に組み合わせ可能である。
以上説明した少なくとも１つの実施形態によれば、現時点での観測値を使用せずに管理情報が更新されるため、観測頻度を削減しつつ、しきい値電圧の変化に対する読み出し電圧の追従性を維持することができる。換言すれば、以上説明した少なくとも１つの実施形態によれば、観測頻度を増加させずに、しきい値電圧の変化に対する読み出し電圧の追従性を向上させることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１ メモリシステム、２ ホスト、１００ ＮＡＮＤメモリ、１０１ メモリチップ、１１０ 周辺回路、１１１ メモリセルアレイ、２００ メモリコントローラ、２０２ ＲＡＭ、２０３ ＣＰＵ、２０５ ＥＣＣ、２０６ モデル情報、２０７ 管理情報。

Claims (19)

  1. 複数のメモリセルと、
    前記複数のメモリセルに対する読み出し電圧の設定値を複数のタイミングで更新するメモリコントローラと
    を具備し、
    前記メモリコントローラは、
    前記複数のタイミングのうちの所定のあるタイミングでは、前記読み出し電圧の最適値を観測し、前記最適値の観測結果に基づいて前記設定値を更新する第１の動作を実行し、
    前記複数のタイミングのうちの前記所定のあるタイミングの１つ後のタイミングでは、前記最適値の観測を実行せずに、１つ前のタイミングで更新された前記設定値に基づいて前記設定値を更新する第２の動作を実行する、
    メモリシステム。
  2. 前記メモリコントローラは、前記複数のタイミングのそれぞれで、前記第１の動作及び前記第２の動作のうちのいずれかを実行する、請求項１に記載のメモリシステム。
  3. 前記メモリコントローラは、前記複数のタイミングのうちの第１のタイミングにおいて、前記複数のタイミングのうちの前記第１のタイミングの１つ前のタイミングである第２のタイミングで更新された前記設定値に基づいて前記第１のタイミングにおける前記設定値の予測値を演算し、前記予測値に基づいて予測精度を求める第３の動作を実行し、
    前記予測精度が低いとき、前記予測値及び前記最適値の観測結果に基づいて前記第１の動作を実行し、
    前記予測精度が高いとき、前記予測値に基づいて前記第２の動作を実行する、
    請求項１又は２に記載のメモリシステム。
  4. 前記メモリコントローラは、前記第３の動作において、前記求められた予測値を用いて前記複数のメモリセルに対するリード及びエラー訂正を実行し、前記エラー訂正が失敗した場合に前記予測精度が低いと判定する、請求項３に記載のメモリシステム。
  5. 前記メモリコントローラは、前記エラー訂正が成功し、訂正された誤りの数が所定の閾値より大きい場合に前記予測精度が低いと判定する、請求項４に記載のメモリシステム。
  6. 前記メモリコントローラは、前記エラー訂正が成功し、前記リードしたデータのうち０から１に訂正された数と１から０に訂正された数との間の偏りが所定の閾値より大きい場合に前記予測精度が低いと判定する、請求項４又は５に記載のメモリシステム。
  7. 前記メモリコントローラは、前記予測値の分散が所定の閾値より大きい場合に前記予測精度が低いと判定する、請求項３から６のうちのいずれか１項に記載のメモリシステム。
  8. 前記メモリコントローラは、前記メモリシステムへの電源の供給が再開されたとき、前記第１の動作を実行する、請求項１から７のうちのいずれか１項に記載のメモリシステム。
  9. 前記メモリコントローラは、前記メモリシステムへの電源の供給が再開されたとき、前記最適値を取得し、更新された前記設定値が前記最適値に応じた所定の範囲内の値になるまで、前記第２の動作を繰り返す、請求項１から８のうちのいずれか１項に記載のメモリシステム。
  10. 前記メモリコントローラは、前記メモリシステムへの電源の供給が再開された後の前記設定値の更新回数に基づいて、前記メモリシステムへの電源の供給が絶たれてからの経過時間を推定する、請求項９に記載のメモリシステム。
  11. 前記メモリコントローラは、前記複数のタイミングのうちの前記メモリセルへのデータ書き込みから所定の時間が経過するまでの間のタイミングでは、前記第１の動作を実行する、請求項１から１０のうちのいずれか１項に記載のメモリシステム。
  12. 前記メモリコントローラは、前記複数のタイミングの各々のタイミングの前記第１の動作において、前記設定値の変化量の値をさらに更新する、請求項１から１１のうちのいずれか１項に記載のメモリシステム。
  13. 前記変化量の値は、更新されるごとに減少する、請求項１２に記載のメモリシステム。
  14. 前記メモリコントローラは、前記複数のタイミングの各々において、少なくとも１つの前記設定値及び前記設定値の変化量の値を保持する、請求項１から１３のうちのいずれか１項に記載のメモリシステム。
  15. 前記メモリコントローラは、前記複数のタイミングの各々において、前記設定値の予測値の分散の値を保持する、請求項１４に記載のメモリシステム。
  16. 前記複数のタイミングの各々において、前記少なくとも１つの前記設定値及び前記設定値の変化量の値は、前記複数のメモリセルが含まれるブロック及び／又はワードラインごとに保持される、請求項１４又は１５に記載のメモリシステム。
  17. 前記複数のメモリセルの各々は、２のｎ乗個のしきい値領域（ｎは自然数）に応じて前記ｎビットのデータを記憶可能であり、前記メモリコントローラは、前記複数のしきい値領域のうちの隣接するしきい値領域間の複数の読み出し電圧ごとに前記設定値を持つ、請求項１から１６のうちのいずれか１項に記載のメモリシステム。
  18. 前記複数のタイミングは、所定の間隔を有する、請求項１から１７のうちのいずれか１項に記載のメモリシステム。
  19. 前記メモリコントローラは、前記複数のタイミングの各々において、前記メモリセルへのデータ書き込みからの経過時間を計測する、請求項１から１８のうちのいずれか１項に記載のメモリシステム。
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