JP2021044034A - メモリシステム - Google Patents

Abstract

【課題】利便性が高いメモリシステムを提供すること。【解決手段】メモリコントローラは、第１の参照リード電圧を用いて複数のメモリセルに対してリードする第１の参照リード処理と、第１の参照リード処理の結果に基づいてしきい値電圧に対するメモリセルの数を示す第１のヒストグラムを取得する第１の取得処理と、第１のヒストグラムと第１の推定関数とに基づいて実リード電圧を推定する第１の推定処理と、第１の推定処理によって取得された実リード電圧を用いてデータをリードする第１の実リード処理と、を実行する。メモリコントローラは、第１の実リード処理によってデータを取得できない場合、第１の推定関数と異なる第２の推定関数を用いて実リード電圧を推定する第２の推定処理および第２の推定処理によって取得された実リード電圧を用いてデータをリードする第２の実リード処理を実行する。【選択図】図８

Description

本実施形態は、メモリシステムに関する。

不揮発性のメモリセルを有するメモリシステムが知られている。そのようなメモリシステムにおいては、リード処理においては、メモリセルのしきい値電圧とリード電圧との比較に基づいて、そのメモリセルに保持されているデータが判定される。

メモリセルのしきい値電圧は、種々の要因によって変化し得る。メモリシステムは、メモリセルのしきい値電圧が変化したとしてもそのメモリセルから正しいデータを得ることができるように、リード電圧を変更することが可能に構成されている。

米国特許第９０６９６５９号明細書

一つの実施形態は、利便性が高いメモリシステムを提供することを目的とする。

一つの実施形態によれば、メモリシステムは、複数のメモリセルと、コントローラと、を備える。前記複数のメモリセルは、データが格納される。前記コントローラは、第１の参照リード処理と、第１の取得処理と、第１の推定処理と、第１の実リード処理と、を実行する。前記第１の参照リード処理は、１点以上の第１の参照リード電圧を用いて前記複数のメモリセルに対してリードする処理である。前記第１の取得処理は、前記第１の参照リード処理の結果に基づいてしきい値電圧に対するメモリセルの数を示す第１のヒストグラムを取得する処理である。前記第１の推定処理は、前記第１のヒストグラムと第１の推定関数とに基づいて１点以上の実リード電圧を推定する処理である。前記第１の実リード処理は、前記第１の推定処理によって取得された前記１点以上の実リード電圧を用いて前記データをリードする処理である。前記第１の実リード処理によって前記データを取得できない場合、前記メモリコントローラは、第２の推定処理および第２の実リード処理を実行する。前記第２の推定処理は、前記第１の推定関数と異なる第２の推定関数を用いて前記１点以上の実リード電圧を推定する処理である。前記第２の実リード処理は、前記第２の推定処理によって取得された前記１点以上の実リード電圧を用いて前記データをリードする処理である。

図１は、第１の実施形態のメモリシステムの構成例を示す模式的な図である。 図２は、第１の実施形態のメモリチップの構成例を示す模式的な図である。 図３は、第１の実施形態のブロックＢＬＫの回路構成を示す模式的な図である。 図４は、第１の実施形態のブロックＢＬＫの一部領域の断面図である。 図５は、第１の実施形態のメモリセルのしきい値電圧の分布の例を示す模式的な図である。 図６は、第１の実施形態の推定関数の構成の一例を説明ための模式的な図である。 図７は、第１の実施形態の複数の推定関数のそれぞれが設定される複数のストレス条件の一例を説明するための模式的な図である。 図８は、第１の実施形態のメモリシステムの動作の一例を説明するためのフローチャートである。 図９は、第２の実施形態のメモリシステムの動作の一例を説明するためのフローチャートである。 図１０は、第３の実施形態のメモリシステムの動作の一例を説明するためのフローチャートである。 図１１は、第４の実施形態のメモリシステムの動作の一例を説明するためのフローチャートである。 図１２は、第５の実施形態のメモリシステムの動作の一例を説明するためのフローチャートである。 図１３は、第６の実施形態のメモリシステムの動作の一例を説明するためのフローチャートである。 図１４は、第７の実施形態のメモリシステムの動作の一例を説明するためのフローチャートである。 図１５は、第８の実施形態の第１の推定関数および第２の推定関数の構成の一例を説明するための模式的な図である。 図１６は、第９の実施形態のメモリコントローラによって記録される管理情報の構成の一例を示す図である。

以下に添付図面を参照して、実施形態にかかるメモリシステムを詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。

（第１の実施形態）
図１は、第１の実施形態のメモリシステムの構成例を示す模式的な図である。メモリシステム１は、ホスト（Host）２と接続可能に構成されている。ホスト２は、例えばパーソナルコンピュータ、携帯情報端末、またはサーバなどが該当する。

メモリシステム１は、ホスト２からアクセス要求（リード要求およびライト要求）を受け付けることができる。

メモリシステム１は、ＮＡＮＤ型のフラッシュメモリ（ＮＡＮＤメモリ）１００と、ホスト２とＮＡＮＤメモリ１００との間のデータ転送を実行するメモリコントローラ２００と、を備えている。

メモリコントローラ２００は、ホストインタフェース（Host I/F）２０１と、ＲＡＭ（Random Access Memory）２０２と、ＣＰＵ（Central Processing Unit）２０３と、ＮＡＮＤＣ２０４と、ＥＣＣ（Error Correction Circuit）２０５と、を備える。

メモリコントローラ２００は、例えばＳｏＣ（System-On-a-Chip）として構成され得る。メモリコントローラ２００は、複数のチップによって構成されてもよい。例えば、ＲＡＭ２０２は、メモリコントローラ２００とは異なるチップとして構成されてもよい。また、メモリコントローラ２００は、ＣＰＵ２０３に代えて、ＦＰＧＡ（field-programmable gate array）やＡＳＩＣ（application specific integrated circuit）を備えていてもよい。即ち、メモリコントローラ２００は、ソフトウェア、ハードウェア、またはこれらの組み合わせによって構成され得る。

ＲＡＭ２０２は、バッファ、あるいはＣＰＵ２０３のワークエリアとして使用されるメモリである。ＲＡＭ２０２を構成するメモリの種類は、特定の種類に限定されない。例えば、ＲＡＭ２０２は、ＤＲＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ（Static Random Access Memory）、またはこれらの組み合わせによって構成される。

ホストインタフェース２０１は、ホスト２との間の通信インタフェースの制御を実行する。ホストインタフェース２０１は、ＣＰＵ２０３による制御の下で、ホスト２とＲＡＭ２０２との間のデータ転送を実行する。ＮＡＮＤＣ２０４は、ＣＰＵ２０３による制御の下で、ＮＡＮＤメモリ１００とＲＡＭ２０２との間のデータ転送を実行したりする。

ＣＰＵ２０３は、ホストインタフェース２０１、ＲＡＭ２０２、ＮＡＮＤＣ２０４、およびＥＣＣ２０５を制御する。ＣＰＵ２０３は、ファームウェアプログラムを実行することによって、上記した各種構成要素の制御を実現する。

ＥＣＣ２０５は、ＮＡＮＤメモリ１００に送られるデータを符号化する。符号化は、誤り訂正符号による符号化である。ＥＣＣ２０５は、ＮＡＮＤメモリ１００から送られてきたデータに対し、復号化を実行し、それによって当該データに含まれるビットエラーの検出と訂正とを実施する。

ＥＣＣ２０５が使用する符号化の方式は、特定の方式に限定されない。一例では、符号化の方式として、ＬＤＰＣ（Low Density Parity Check）が採用され得る。

ＮＡＮＤメモリ１００は、１以上のメモリチップ（Chip）１０１を含む。ここでは一例として、ＮＡＮＤメモリ１００は４つのメモリチップ１０１を含む。

図２は、第１の実施形態のメモリチップ１０１の構成例を示す模式的な図である。図示するようにメモリチップ１０１は、周辺回路１１０およびメモリセルアレイ１１１を備える。

メモリセルアレイ１１１は、各々が複数の不揮発性メモリセルトランジスタの集合である複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、…）を備える。ブロックＢＬＫの各々は、それぞれがワード線およびビット線に関連付けられたメモリセルトランジスタの集合である複数のストリングユニットＳＵ（ＳＵ０、ＳＵ１、…）を備える。ストリングユニットＳＵの各々は、メモリセルトランジスタが直列接続された複数のＮＡＮＤストリング１１４を備える。なお、ストリングユニットＳＵ内のＮＡＮＤストリング１１４の数は任意である。

周辺回路１１０は、例えば、ロウデコーダ、カラムデコーダ、センスアンプ、ラッチ回路、および電圧発生回路を含む。周辺回路１１０は、メモリコントローラ２００からコマンドを受信すると、メモリセルアレイ１１１に対し、プログラム処理、リード処理、およびイレース処理のうちの当該コマンドに対応した処理を実行する。

図３は、第１の実施形態のブロックＢＬＫの回路構成を示す模式的な図である。なお、各ブロックＢＬＫは、同一の構成を有している。ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０〜ＳＵ３を有する。各ストリングユニットＳＵは、複数のＮＡＮＤストリング１１４を含む。

ＮＡＮＤストリング１１４の各々は、例えば６４個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ６３）および選択トランジスタＳＴ１、ＳＴ２を含んでいる。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを備え、データを不揮発に保持する。そして６４個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ６３）は、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。なお、メモリセルトランジスタＭＴは、電荷蓄積層に絶縁膜を用いたＭＯＮＯＳ型であってもよいし、電荷蓄積層に導電膜を用いたＦＧ型であってもよい。さらに、ＮＡＮＤストリング１１４内のメモリセルトランジスタＭＴの個数は６４個に限定されない。

ストリングユニットＳＵ０〜ＳＵ３の各々における選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に接続される。これに対してストリングユニットＳＵ０〜ＳＵ３の各々における選択トランジスタＳＴ２のゲートは、例えば選択ゲート線ＳＧＳに共通接続される。ストリングユニットＳＵ０〜ＳＵ３の各々における選択トランジスタＳＴ２のゲートは、ストリングユニットＳＵ毎に異なる選択ゲート線ＳＧＳ０〜ＳＧＳ３に接続されてもよい。同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０〜ＭＴ６３の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ６３に共通接続される。

ストリングユニットＳＵ内にある各ＮＡＮＤストリング１１４の選択トランジスタＳＴ１のドレインは、それぞれ異なるビット線ＢＬ（ＢＬ０〜ＢＬ（Ｌ−１）、但しＬは２以上の自然数）に接続される。また、ビット線ＢＬは、複数のブロックＢＬＫ間で各ストリングユニットＳＵ内にある１つのＮＡＮＤストリング１１４を共通に接続する。更に、各選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続されている。

つまりストリングユニットＳＵは、異なるビット線ＢＬに接続され、且つ同一の選択ゲート線ＳＧＤに接続されたＮＡＮＤストリング１１４の集合である。またブロックＢＬＫは、ワード線ＷＬを共通にする複数のストリングユニットＳＵの集合である。そしてメモリセルアレイ１１１は、ビット線ＢＬを共通にする複数のブロックＢＬＫの集合である。

周辺回路１１０によるプログラム処理およびリード処理は、１つのストリングユニットＳＵにおける１つのワード線ＷＬに接続されたメモリセルトランジスタＭＴに対して、一括して実行され得る。１つのストリングユニットＳＵにおける１つのワード線ＷＬに対してプログラム処理またはリード処理が実行され得る１ビットのデータの集まりは、「ページ」と称され得る。

周辺回路１１０によるイレース処理は、ブロックＢＬＫ単位で実行される。即ち、１つのブロックＢＬＫに格納された全てのデータは、一括にイレースされる。

図４は、第１の実施形態のブロックＢＬＫの一部領域の断面図である。本図に示されるように、ｐ型のウェル領域（半導体基板）１０上に、複数のＮＡＮＤストリング１１４が形成されている。すなわち、ウェル領域１０上には、選択ゲート線ＳＧＳとして機能する例えば４層の配線層１１、ワード線ＷＬ０〜ＷＬ６３として機能する６４層の配線層１２、および選択ゲート線ＳＧＤとして機能する例えば４層の配線層１３が、順次積層されている。積層された配線層間には、図示せぬ絶縁膜が形成されている。

そして、これらの配線層１３、１２、１１を貫通してウェル領域１０に達するピラー状の導電体１４が形成されている。導電体１４の側面には、ゲート絶縁膜１５、電荷蓄積層（絶縁膜または導電膜）１６、およびブロック絶縁膜１７が順次形成され、これらによってメモリセルトランジスタＭＴ、並びに選択トランジスタＳＴ１およびＳＴ２が形成されている。導電体１４は、ＮＡＮＤストリング１１４の電流経路として機能し、各トランジスタのチャネルが形成される領域となる。そして導電体１４の上端は、ビット線ＢＬとして機能する金属配線層１８に接続される。

ウェル領域１０の表面領域内には、ｎ＋型不純物拡散層１９が形成されている。拡散層１９上にはコンタクトプラグ２０が形成され、コンタクトプラグ２０は、ソース線ＳＬとして機能する金属配線層２１に接続される。更に、ウェル領域１０の表面領域内には、ｐ＋型不純物拡散層２２が形成されている。拡散層２２上にはコンタクトプラグ２３が形成され、コンタクトプラグ２３は、ウェル配線ＣＰＷＥＬＬとして機能する金属配線層２４に接続される。ウェル配線ＣＰＷＥＬＬは、ウェル領域１０を介して導電体１４に電位を印加するための配線である。

以上の構成が、半導体基板に平行な第２方向Ｄ２に複数配列されており、第２方向Ｄ２に並ぶ複数のＮＡＮＤストリング１１４の集合によってストリングユニットＳＵが形成される。

なお、図２〜４に示された構成は一例である。メモリセルアレイ１１１の構成は、上記した構成に制限されない。例えば、メモリセルアレイ１１１は、ＮＡＮＤストリング１１４が２次元的に配列された構成を有していてもよい。

以降では、メモリセルトランジスタＭＴを、単に、メモリセルと表記する。

図５は、第１の実施形態のメモリセルのしきい値電圧の分布の例を示す模式的な図である。図５に含まれる３つのグラフにおいて、縦軸は、メモリセルの数（ビットカウント）を示しており、横軸は、しきい値電圧（Ｖｔｈ）を示している。なお、ここでは一例として、各メモリセルにデータを保持する方式として、ＴＬＣ（Ｔｒｉｐｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）と呼ばれる方式が適用されていることとしている。ＴＬＣの方式によれば、各メモリセルは、３ビットのデータを保持することができる。

ＴＬＣの場合、しきい値電圧の取り得る範囲は、８つの範囲に区分される。この８つの区分を、しきい値電圧が低いほうから順に、“Ｅｒ”ステート、“Ａ”ステート、“Ｂ”ステート、“Ｃ”ステート、“Ｄ”ステート、“Ｅ”ステート、“Ｆ”ステート、および“Ｇ”ステートと呼ぶことにする。各メモリセルのしきい値電圧は、プログラム処理の際に、周辺回路１１０によって、“Ｅｒ”ステート、“Ａ”ステート、“Ｂ”ステート、“Ｃ”ステート、“Ｄ”ステート、“Ｅ”ステート、“Ｆ”ステート、および“Ｇ”ステート、の何れかに属するように、制御される。

その結果、しきい値電圧に対するメモリセルの数をプロットした場合、メモリセルのしきい値電圧の分布は、図５の（Ａ）に示されるように、それぞれ異なるステートに属する８つのローブを形成する。

８つのステートは、それぞれ異なる３ビットのデータに対応する。一例では、“Ｅｒ”ステートは“１１１”に対応し、“Ａ”ステートは“１１０”に対応し、“Ｂ”ステートは“１００”に対応し、“Ｃ”ステートは“０００”に対応し、“Ｄ”ステートは“０１０”に対応し、“Ｅ”ステートは“０１１”に対応し、“Ｆ”ステートは“００１”に対応し、“Ｇ”ステートは“１０１”に対応する。このように、各メモリセルは、そのしきい値電圧が属するステートに対応したデータを保持することができる。

しきい値電圧は、イレース処理によって“Ｅｒ”ステートまで低下せしめられる。また、しきい値電圧は、プログラム処理によって、“Ｅｒ”ステートに維持されるか、または“Ａ”ステート、“Ｂ”ステート、“Ｃ”ステート、“Ｄ”ステート、“Ｅ”ステート、“Ｆ”ステート、および“Ｇ”ステート、の何れかに至るまで、上昇せしめられる。

隣接する２つのステートの境界には、データの判定のための電圧が設定される。この電圧を、後述する参照リード電圧（reference read voltage）と区別するために、実リード電圧（actual read voltage）、と表記する。また、実リード電圧を用いた、データの判定のためのリード処理を、実リード処理と表記する。

例えば、図５の（Ａ）に例示されるように、“Ｅｒ”ステートと“Ａ”ステートとの間に実リード電圧Ｖａが設定され、“Ａ”ステートと“Ｂ”ステートとの間に実リード電圧Ｖｂが設定され、“Ｂ”ステートと“Ｃ”ステートとの間に実リード電圧Ｖｃが設定され、“Ｃ”ステートと“Ｄ”ステートとの間に実リード電圧Ｖｄが設定され、“Ｄ”ステートと“Ｅ”ステートとの間に実リード電圧Ｖｅが設定され、“Ｅ”ステートと“Ｆ”ステートとの間に実リード電圧Ｖｆが設定され、“Ｆ”ステートと“Ｇ”ステートとの間に実リード電圧Ｖｇが設定される。つまり、８つのステートが設定されるＴＬＣモードでは、７点の実リード電圧が設定される。リード処理においては、周辺回路１１０は、複数点の実リード電圧を用いてメモリセルが属するステートを特定し、特定したステートをデータにデコードする。

ここで、メモリセルのしきい値電圧は、種々の要因によって変化し得る。しきい値電圧のローブの一部または全部がステート間の境界にある実リード電圧を越えた場合、データの誤判定が発生する。即ち、プログラム処理時と異なった値が読み出される。プログラム処理時と異なった値を、ビットエラーと表記する。

メモリコントローラ２００は、ビットエラーに対し、ＥＣＣ２０５によるエラー訂正と、実リード電圧のシフトと、で対処することができる。

例えば、メモリコントローラ２００は、ＮＡＮＤメモリ１００から取得したデータに対してＥＣＣ２０５を用いたエラー訂正を実行する。エラー訂正が失敗した場合、メモリコントローラ２００は、実リード電圧Ｖａ〜Ｖｇの最適値を推定し、推定によって得られた実リード電圧Ｖａ〜Ｖｇの最適値を実リード電圧Ｖａ〜Ｖｇの新たな設定値として設定してリード処理をリトライする。

実リード電圧Ｖａ〜Ｖｇの最適値は、ビットエラーの発生率を出来るだけ小さくすることができる実リード電圧Ｖａ〜Ｖｇの値をいう。

図５の（Ｂ）は、図５の（Ａ）に示される分布が得られてからしばらくの間、メモリシステム１が使用された後に得られる、しきい値電圧の分布を示している。本図に示されるように、それぞれ異なるステートに対応する８つのローブは、図５の（Ａ）に示される８つのローブとは形状および位置が異なっている。８つのローブの裾野が重なり合って、１つの連続した分布が形成されている。このような分布が得られた場合、当該分布が有する７つの極小点を実リード電圧Ｖａ〜Ｖｇとして設定すれば、ビットエラーの発生率を最小にすることが可能と考えられる。即ち、Ｖａ＿ｏｐｔ，Ｖｂ＿ｏｐｔ，Ｖｃ＿ｏｐｔ，Ｖｄ＿ｏｐｔ，Ｖｅ＿ｏｐｔ，Ｖｆ＿ｏｐｔ，Ｖｇ＿ｏｐｔが、図５の（Ｂ）の状態の分布における実リード電圧Ｖａ〜Ｖｇの最適値に該当する。

なお、実リード電圧Ｖａ〜Ｖｇの最適値は、必ずしも当該分布が有する極小点、例えばビットエラーの発生率を最小にするための値、でなくてもよい。

第１の実施形態および以降に説明する実施形態では、メモリコントローラ２００は、予め決められた１点以上の参照リード電圧を用いてリードを実行することによって、しきい値電圧に対するメモリセルの数を示すヒストグラムを取得する。そして、メモリコントローラ２００は、取得されたヒストグラムと推定関数とに基づいて実リード電圧Ｖａ〜Ｖｇの最適値を推定する。推定関数は、種々のヒストグラムと実リード電圧Ｖａ〜Ｖｇの最適値との対応を示す関数である。メモリコントローラ２００は、推定によって得られた実リード電圧Ｖａ〜Ｖｇの推定値を用いてリードを実行する。

図５の（Ｂ）の例では、７点の参照リード電圧Ｖｒ１，Ｖｒ２，Ｖｒ３，Ｖｒ４，Ｖｒ５，Ｖｒ６，Ｖｒ７が予め設定されている。

ワード線に参照リード電圧Ｖｒｉ（ただしｉは１から７までの整数）を印加した場合、当該ワード線に接続されたメモリセルの群のうち、しきい値電圧がＶｒｉより低いメモリセルは、オン状態となり、しきい値電圧がＶｒｉより高いメモリセルは、オフ状態となる。メモリセルがオン状態であるかオフ状態であるかは、周辺回路１１０が備えるセンスアンプによって判定される。

メモリコントローラ２００は、周辺回路１１０に、対象のワード線に参照リード電圧Ｖｒ１，Ｖｒ２，Ｖｒ３，Ｖｒ４，Ｖｒ５，Ｖｒ６，Ｖｒ７を順次印加させて、参照リード電圧毎に各メモリセルがオン状態であるかオフ状態であるかを判定させる。この処理は、例えば、メモリコントローラ２００が、対象のワード線を備えるメモリチップ１０１に、Ｖｒ１〜Ｖｒ７の間でそれぞれ異なる参照リード電圧を指定した７セットのリードコマンドを送信することで実現できる。つまり、リード電圧を変えながら７回のリード処理が実行される。メモリコントローラ２００は、メモリチップ１０１から、各メモリセルがオン状態であるかオフ状態であるかを示す参照リードの結果を参照リード電圧毎に取得する。そして、メモリコントローラ２００は、対象のワード線に接続された複数のメモリセルのうちの、オン状態およびオフ状態のうちの予め決められた状態のメモリセルの数をカウントする。そして、メモリコントローラ２００は、参照リード電圧毎に得られたカウント値に基づいて、参照リード電圧Ｖｒ１，Ｖｒ２，Ｖｒ３，Ｖｒ４，Ｖｒ５，Ｖｒ６，Ｖｒ７によって区切られた８つの区間をビンとし、メモリセルの数を度数とするヒストグラムを生成する。

例えば、参照リード電圧Ｖｒｉが印加された場合のオン状態のメモリセルの数をＣｉと表記し、対象のワード線に接続されたメモリセルの数をＣｍｔと表記すると、ＶｒｊとＶｒ（ｊ＋１）とによって区切られた区間の度数は、Ｃ（ｊ＋１）−Ｃｊの演算によって得ることができる。ただし、ｊは１から６までの整数である。Ｖｒ１より小さい区間の度数は、Ｃ１とされる。Ｖｒ７より大きい区間の度数は、Ｃｍｔ−Ｃ７とされる。

図５の（Ｃ）は、上記の処理によって得られたヒストグラムを示す模式的な図である。

なお、参照リード電圧Ｖｒ１〜Ｖｒ７は、予め設定されている。参照リード電圧Ｖｒ１〜Ｖｒ７の設定方法は、特定の方法に限定されない。

例えば、７つの実リード電圧Ｖａ〜Ｖｇのそれぞれの初期値が予め決められており、メモリコントローラ２００は、各実リード電圧の初期値からの差分を用いて周辺回路１１０に各実リード電圧を設定する場合がある。そのような場合においては、７点の実リード電圧Ｖａ〜Ｖｇの初期値が７点の参照リード電圧Ｖｒ１〜Ｖｒ７として使用されてもよい。

なお、図５の例では、参照リード電圧の数は、実リード電圧の数と等しい。参照リード電圧の数は、実リード電圧の数と異なっていてもよい。例えば、参照リード電圧の数が３点であり、メモリコントローラ２００は、当該３点の参照リード電圧を用いて４つのビンを有するヒストグラムを生成し、当該ヒストグラムに基づいて７つの実リード電圧Ｖａ〜Ｖｇを取得してもよい。

本明細書では、ヒストグラムを生成するために実行される、１点以上の参照リード電圧（例えば参照リード電圧Ｖｒ１〜Ｖｒ７）を用いた１回以上のリード処理のセットを、参照リード処理と表記する。

図６は、第１の実施形態の推定関数の構成の一例を説明ための模式的な図である。本図の例では、推定関数３００は、８つの行（row）と７つの列（column）とによって構成された行列である。推定関数３００の行の数は、参照リード処理によって得られるヒストグラム（ヒストグラム４００）を構成するビンの数と等しい。推定関数３００の列の数は、推定される実リード電圧の数と等しい。メモリコントローラ２００は、ヒストグラム４００の各ビンの値（度数）を要素として有するベクトルの右側から推定関数３００を乗算することによって、７点の要素を有するベクトルを演算する。当該ベクトルを構成する７点の要素は、実リード電圧Ｖａ〜Ｖｇの最適値の推定値に該当する。

推定関数３００は、下記のようにして生成される。

例えば、メモリチップ１０１の１以上のサンプル品などから、ヒストグラムと、７点の実リード電圧Ｖａ〜Ｖｇの最適値のセットと、の対が、メモリチップ１０１のストレス条件を種々に変更しながら、多数、取得される。例えば、メモリチップ１０１の１以上のサンプル品が試験装置に接続され、試験装置は、メモリシステム１の実際の使用を模擬した試験を実施する。つまり、試験装置は、各サンプル品に対して実際の使用で想定される種々のコマンドを種々のパターンで送信する。

試験では、アクセスのパターンなどを異ならせることで、各サンプル品は、プログラム／イレースサイクル（Ｐ／Ｅサイクル）の実行回数やリード処理の実行回数などストレス条件の点で異なる状態にされる。なお、プログラム／イレースサイクルは、プログラム処理とイレース処理との対である。試験装置は、各状態においてヒストグラムを取得する。

つまり、試験装置は、周辺回路１１０に、対象のワード線に参照リード電圧Ｖｒ１，Ｖｒ２，Ｖｒ３，Ｖｒ４，Ｖｒ５，Ｖｒ６，Ｖｒ７を順次印加させて、参照リード電圧毎に各メモリセルがオン状態であるかオフ状態であるかを判定させる。試験装置は、参照リード電圧毎に、対象のワード線に接続された複数のメモリセルのうちの、オン状態およびオフ状態のうちの予め決められた状態のメモリセルの数をカウントする。そして、試験装置は、参照リード電圧毎に得られたカウント値に基づいて、参照リード電圧Ｖｒ１，Ｖｒ２，Ｖｒ３，Ｖｒ４，Ｖｒ５，Ｖｒ６，Ｖｒ７によって区切られた８つの区間をビンとし、メモリセルの数を度数とするヒストグラムを生成する。

試験装置は、サンプル品からヒストグラムを取得する際に、実リード電圧の最適値を取得する。実リード電圧の最適値の取得方法は、特定の方法に限定されない。実リード電圧の最適値は、例えば、ディストリビューションリードを実行することによって得ることができる。ディストリビューションリードとは、ワード線に印加される電圧を所定の刻み幅ごとにシフトさせながら当該ワード線に接続された、オン状態のメモリセルの数またはオフ状態のメモリセルの数を観測することによって、例えば図５の（Ｂ）に示されるようなメモリセルのしきい値電圧の分布を測定する動作をいう。試験装置は、ディストリビューションリードによって得られたメモリセルのしきい値電圧の分布から、７つの極小点を特定し、特定された７つの極小点を実リード電圧の最適値として取得する。なお、実リード電圧の最適値の取得方法はこれに限定されない。

試験装置は、ヒストグラムと、ヒストグラムを取得した際に取得した実リード電圧の最適値のセットと、を出力する。

上記のようにしてヒストグラムと実リード電圧の最適値のセットとの対が集められ、集められた多数の対を用いることで、ヒストグラムと実リード電圧の最適値のセットとを対応付ける推定関数３００が生成される。つまり、推定関数３００は、ヒストグラムを説明変数とし、実リード電圧の最適値のセットを目的変数とする回帰モデルである。

ところで、しきい値電圧を変化させるストレスとしては、多くの種類があり、かつ各ストレスの度合いにも幅がある。ストレスの種類およびストレスの度合いを、ストレス条件と表記している。広範囲のストレス条件下での実リード電圧の最適値の推定を、１つの推定関数で実現しようとすると、実リード電圧の最適値の推定の精度が劣化する。

実リード電圧の最適値の推定の精度の劣化を抑制するために、第１の実施形態によれば、それぞれ異なるストレス条件下で使用されることが想定された複数の推定関数が設けられている。

図７は、第１の実施形態の複数の推定関数のそれぞれが設定される複数のストレス条件の一例を説明するための模式的な図である。

プログラム／イレースサイクルの実行や、リード処理の実行は、メモリセルを疲弊させる。メモリセルの疲弊が進行するに従って、しきい値電圧が変動し易くなる。よって、図７では、ストレスの種類の例として、プログラム／イレースサイクルの実行回数と、リード処理の実行回数との２種類を挙げている。本図におけるリード処理は、典型的には実リード処理である。しかしながら、本図におけるリード処理は、参照リード処理を含んでもよい。

図７によれば、一例として、範囲３１１と、範囲３１１よりも強いストレス条件を示す範囲３１２とが規定されている。そして、範囲３１１をカバーするストレス条件において実リード電圧の最適値を推定するための推定関数３００（第１の推定関数３０１）と、範囲３１２をカバーするストレス条件において実リード電圧の最適値を推定するための推定関数３００（第２の推定関数３０２）と、が設けられている。

例えば、第１の推定関数３０１は、範囲３１１に含まれるストレス条件下で得られた、ヒストグラムと、実リード電圧の最適値のセットと、の対に基づいて生成されている。よって、第１の推定関数３０１によれば、メモリセルが範囲３１１に含まれるストレス条件下にある場合に、ヒストグラムから実リード電圧の最適値を精度よく推定することができる。

また、例えば、第２の推定関数３０２は、範囲３１２に含まれるストレス条件下で得られた、ヒストグラムと、実リード電圧の最適値のセットと、の対に基づいて生成されている。よって、第２の推定関数３０２によれば、メモリセルが範囲３１２に含まれるストレス条件下にある場合に、ヒストグラムから実リード電圧の最適値を精度よく推定することができる。

第１の推定関数３０１および第２の推定関数３０２は、次のようにして使用される。即ち、メモリコントローラ２００は、まず、ヒストグラムを取得し、当該ヒストグラムと第１の推定関数３０１とを用いた推定を行う。そして、メモリコントローラ２００は、第１の推定関数３０１を用いた推定によって得られた実リード電圧を用いて実リード処理を行う。

第１の推定関数３０１を用いた推定によって得られた実リード電圧を用いた実リード処理によって、データが取得できなかった場合、つまり、当該実リード処理によって読み出されたデータのエラー訂正が失敗した場合、対象のメモリセルが受けているストレス条件は、範囲３１１から逸脱している可能性がある。そこで、メモリコントローラ２００は、第２の推定関数３０２を用いた推定を行う。そして、メモリコントローラ２００は、第２の推定関数３０２を用いた推定によって得られた実リード電圧を用いて実リード処理を再び実行する。対象のメモリセルが受けているストレス条件が範囲３１２に含まれていれば、第２の推定関数３０２を用いた推定によって得られた実リード電圧を用いた実リード処理によって正しいデータを得ることができる可能性が高い。

このように、メモリセルが受けているストレス条件が範囲３１１を逸脱した場合であっても、データを正しく読み出すことが可能となる。また、カバーするストレス条件の範囲が異なる複数の推定関数３００が用いられることから、１つの推定関数のみが使用される場合に比べて、実リード電圧の最適値の推定の精度の悪化を抑制することが可能である。

さらに、第１の実施形態では、第１の推定関数３０１と、第２の推定関数３０２とは、共通のヒストグラムが入力可能に構成されている。例えば、第１の推定関数３０１と、第２の推定関数３０２とは、同一の数の行を備えている。メモリコントローラ２００は、いちどヒストグラムを取得すれば、そのヒストグラムを、第１の推定関数３０１による推定と、第２の推定関数３０２による推定と、の何れにも供することができる。これによって、参照リード処理を実行する回数を低減することが可能とされる。

なお、第１の推定関数３０１および第２の推定関数３０２は、例えば、メモリシステム１の出荷前などに不揮発性メモリ（例えばＮＡＮＤメモリ１００）に格納される。そして、メモリシステム１が起動された際に、ＲＡＭ２０２にロードされる。そして、メモリコントローラ２００は、ＲＡＭ２０２にロードされた第１の推定関数３０１および第２の推定関数３０２を使用することができる。

なお、第１の実施形態では、第１の推定関数３０１と第２の推定関数３０２とは、図６の推定関数３００と同様の構成を有するものとして説明する。つまり、第１の実施形態では、第１の推定関数３０１と第２の推定関数３０２とは、８個の行と７個の列からなる行列であって、８個のビンを有するヒストグラムから７個の実リード電圧Ｖａ〜Ｖｇの最適値を推定することが可能に構成されていることとする。

続いて、第１の実施形態のメモリシステム１の動作を説明する。

図８は、第１の実施形態のメモリシステム１の動作の一例を説明するためのフローチャートである。

メモリシステム１がホスト２からリード要求を受信すると（Ｓ１０１）、メモリコントローラ２００は、リード要求によって要求されたデータをＮＡＮＤメモリ１００から取得するための実リード処理を実行する（Ｓ１０２）。Ｓ１０２の実リード処理で使用される実リード電圧の値は、何らかの方法で予め設定されている。例えば、実リード電圧の初期値が使用される。または、同一の位置（ワードラインまたはブロックなど）に対して最後に実リード処理が実行された際に使用された値と同じ値が、実リード電圧として使用される。

メモリコントローラ２００は、実リード処理によってＮＡＮＤメモリ１００から取得されたデータに対し、ＥＣＣ２０５によって、エラー訂正を実行する（Ｓ１０３）。エラー訂正が成功した場合（Ｓ１０３：pass）、メモリコントローラ２００は、上記データをホスト２に送信して（Ｓ１０４）、動作を終了する。

エラー訂正が失敗した場合（Ｓ１０３：fail）、メモリコントローラ２００は、参照リード電圧Ｖｒ１〜Ｖｒ７を用いた参照リード処理を実行する（Ｓ１０５）。具体的には、メモリコントローラ２００は、Ｖｒ１〜Ｖｒ７のうちのそれぞれ異なる値をリード電圧として指定して、合計７回のリード処理をメモリチップ１０１に実行させる。そして、メモリコントローラ２００は、７回のリード処理によって得られた７個のデータを、例えばＲＡＭ２０２に格納する。これら７個のデータを、参照リード処理の結果、と表記する。

続いて、メモリコントローラ２００（例えばＣＰＵ２０３）は、参照リード処理の結果に基づいて８個のビンを有するヒストグラムを生成する（Ｓ１０６）。

そして、メモリコントローラ２００（例えばＣＰＵ２０３）は、第１の推定関数３０１を用いて実リード電圧Ｖａ〜Ｖｇを取得する（Ｓ１０７）。第１の推定関数３０１は、例えば図６の推定関数３００と同様に、８つの行と７つの列とを有する行列として構成されている。ＣＰＵ２０３は、Ｓ１０６の処理によって得られたヒストグラムの各ビンの度数を要素とするベクトルに、第１の推定関数３０１を乗算することによって、実リード電圧Ｖａ〜Ｖｇのそれぞれの最適値の推定値を要素とするベクトルを得ることができる。

続いて、メモリコントローラ２００は、Ｓ１０７の処理によって得られた実リード電圧Ｖａ〜Ｖｇを用いて実リード処理を再び実行する（Ｓ１０８）。そして、Ｓ１０８の処理によってＮＡＮＤメモリ１００から取得されたデータに対し、Ｓ１０３の処理と同様に、エラー訂正が実行される（Ｓ１０９）。

エラー訂正が成功した場合（Ｓ１０９：pass）、メモリコントローラ２００は、Ｓ１０４の処理を実行する。エラー訂正が失敗した場合（Ｓ１０９：fail）、メモリコントローラ２００（例えばＣＰＵ２０３）は、第２の推定関数３０２を用いて実リード電圧Ｖａ〜Ｖｇを取得する（Ｓ１１０）。第２の推定関数３０２は、第１の推定関数３０１と同様の構成を備えている。ただし、第２の推定関数３０２は、第１の推定関数３０１と異なるストレス条件の範囲から得られたヒストグラムと実リード電圧の最適値のセットとの対に基づいて生成されている。Ｓ１１０の処理では、ＣＰＵ２０３は、Ｓ１０６の処理によって得られたヒストグラムの各ビンの度数を要素とするベクトルに、第２の推定関数３０２を乗算することによって、実リード電圧Ｖａ〜Ｖｇのそれぞれの最適値の推定値を要素とするベクトルを得ることができる。

続いて、メモリコントローラ２００は、Ｓ１１０の処理によって得られた実リード電圧Ｖａ〜Ｖｇを用いて実リード処理を再び実行する（Ｓ１１１）。そして、Ｓ１１１の処理によってＮＡＮＤメモリ１００から取得されたデータに対し、Ｓ１０３の処理と同様に、エラー訂正が実行される（Ｓ１１２）。

エラー訂正が成功した場合（Ｓ１１２：pass）、メモリコントローラ２００は、Ｓ１０４の処理を実行する。エラー訂正が失敗した場合（Ｓ１１２：fail）、メモリコントローラ２００は、所定の処理を実行して（Ｓ１１３）、動作を終了する。

所定の処理は、任意に設定され得る。例えば、所定の処理は、ホスト２にエラー訂正が不可能である旨を通知する処理であってもよい。

または、所定の処理は、Ｓ１０３、Ｓ１０９、またはＳ１１２と異なる方式でエラー訂正を行うことであってもよい。例えば、ＬＤＰＣは、硬判定および軟判定をサポートする。硬判定は、軟判定よりも誤り訂正の強度が低いが、高速に誤り訂正を実行することができる。軟判定は、硬判定よりも誤り訂正の強度が高いが、誤り訂正に要する時間が大きい。例えば、ＥＣＣ２０５の符号化方式としてＬＤＰＣが採用される場合、ＥＣＣ２０５は、Ｓ１０３、Ｓ１０９、およびＳ１１２においては、硬判定を実行する。そして、Ｓ１１２の処理において誤り訂正に失敗した場合、つまり硬判定の誤り訂正が失敗した場合、メモリコントローラ２００は、所定の処理として軟判定を実行してもよい。

なお、以上では、メモリコントローラ２００は、２つの推定関数３０１、３０２を使用することができるとして説明した。第１の実施形態および以降の実施形態では、メモリコントローラ２００は、３以上の推定関数を使用可能に構成されてもよい。第１の実施形態では、例えば、Ｓ１１２の誤り訂正が失敗した場合、メモリコントローラ２００は、第１の推定関数３０１および第２の推定関数３０２の何れとも異なる別の推定関数を用いた推定を行ってもよい。

また、以上では、各メモリセルにデータを保持する方式として、ＴＬＣが適用されている例について説明した。各推定関数３０１、３０２の列の数を変更することで、第１の実施形態および以降の実施形態は、各メモリセルに２ビット以上のデータを保持する任意の方式が適用されたメモリシステムに適用され得る。

例えば、各メモリセルにデータを保持する方式として、ＱＬＣ（Ｑｕａｄ Ｌｅｖｅｌ Ｃｅｌｌ）と呼ばれる、各メモリセルに４ビットのデータを保持する方式がある。ＱＬＣによれば、１６個のステートのそれぞれを特定するために、１５点の実リード電圧が使用される。よって、例えば、各推定関数３０１、３０２は、１５個の列が具備されることで、１５点の実リード電圧を推定できるように構成される。なお、参照リード電圧の数は、実リード電圧の数（つまり１５点）と等しくてもよいし、等しくなくてもよい。

また、以上では、実リード電圧の推定のための一連の処理（例えばＳ１０５〜Ｓ１１３の処理）は、ホスト２からのリード要求を処理する際に実行された。実リード電圧の推定の契機は、ホスト２からのリード要求を処理することに限定されない。

例えば、メモリコントローラ２００は、ガベージコレクション、ウェアレベリング、またはリフレッシュなどを実行することができる。これらの処理は、ＮＡＮＤメモリ１００に対するリード処理（実リード処理）を含む。メモリコントローラ２００は、ガベージコレクション、ウェアレベリング、またはリフレッシュなどに含まれる実リード処理を実行して、当該実リード処理によって得られたデータのエラー訂正が失敗したことを契機として、実リード電圧の推定のための一連の処理（例えばＳ１０５〜Ｓ１１３の処理）を実行することが可能に構成されてもよい。

あるいは、メモリコントローラ２００は、例えばホスト２からのアクセス要求が途絶えたタイミングなどにＳ１０５〜Ｓ１１３の処理を自発的に実行することで、データを正しく読むことが可能な実リード電圧を取得して記憶し、ホスト２からのリード要求を受信した場合に、当該記憶した実リード電圧を用いて実リード処理を実行することが可能に構成されてもよい。

また、以上では、第１の推定関数３０１は、範囲３１１のストレス条件をカバーし、第２の推定関数３０２は、範囲３１２のストレス条件をカバーする、として説明した。各推定関数３０１、３０２がカバーする範囲はこれに限定されない。第１の推定関数３０１がカバーする範囲と第２の推定関数３０２がカバーする範囲とが一部で重複していてもよい。

このように、第１の実施形態によれば、メモリコントローラ２００は、１点以上の参照リード電圧を用いて参照リード処理を実行し（例えばＳ１０５）、当該参照リード処理の結果に基づいてしきい値電圧に対するメモリセルの数を示すヒストグラムを取得し（例えばＳ１０６）、当該ヒストグラムと第１の推定関数３０１とに基づいて１点以上の実リード電圧を推定し（Ｓ１０７）、当該１点以上の実リード電圧を用いて実リード処理を実行する（Ｓ１０８）。当該実リード処理によってデータを取得できない場合（Ｓ１０９：fail）、メモリコントローラ２００は、第１の推定関数３０１と異なる第２の推定関数３０２を用いて１点以上の実リード電圧を推定し（Ｓ１１０）、当該１点以上の実リード電圧を用いて実リード処理を実行する（Ｓ１１１）。

よって、広範囲のストレス条件下で、実リード電圧の最適値を高い精度で推定することが可能である。つまり、利便性が向上する。

また、第１の実施形態では、第１の推定関数３０１を用いた推定と、第２の推定関数３０２を用いた推定と、の両方で、同一のヒストグラムが使用される。

よって、いちどヒストグラムを取得すれば、もう一度ヒストグラムを取得する必要なく第２の推定関数３０２を用いた推定を行うことが可能であるので、リード要求の処理に要するトータルの時間を抑制することが可能である。

（第２の実施形態）
第１の実施形態では、第１の推定関数３０１と第２の推定関数３０２とは同一の構成を有する。つまり、第１の推定関数３０１と第２の推定関数３０２とは、８個のビンを有するヒストグラムから７点の実リード電圧Ｖａ〜Ｖｇを取得できるように、８個の行と７個の列とを備えた行列として構成されている。第１の推定関数３０１と第２の推定関数３０２とは、必ずしも互いに同じ構成を備えていなくてもよい。第２の実施形態では、第１の推定関数３０１と異なる構成を有する第２の推定関数３０２を用いた場合の１つの例について説明する。

第１の推定関数３０１は、第１の実施形態と同様に、８個のビンを有するヒストグラムから７点の実リード電圧Ｖａ〜Ｖｇを取得できるように構成されている。つまり、第１の推定関数３０１は、８個の行と７個の列とを備えた行列である。

これに対し、第２の推定関数３０２は、８個のビンを有するヒストグラムから７点の実リード電圧Ｖａ〜Ｖｇの一部を取得できるように構成されている。

各メモリセルが２ビット以上のデータを保持することができる方式では、複数点の実リード電圧のうちの最小の実リード電圧と最大の実リード電圧は、それら以外の実リード電圧に比べてより大きく変動する傾向がある。よって、複数点の実リード電圧のうちの最小の実リード電圧と最大の実リード電圧のみをより精度よく推定できれば、データを正しく読み出すことができる確率が向上する。

第２の実施形態では、第２の推定関数３０２は、７点の実リード電圧Ｖａ〜Ｖｇのうちの最小値であるＶａの最適値の推定値と、７点の実リード電圧Ｖａ〜Ｖｇのうちの最大値であるＶｇの最適値の推定値とを取得できるように構成される。つまり、例えば、第２の推定関数３０２は、８個の行と２個の列とを備えた行列である。

第２の推定関数３０２は、例えば、第１の推定関数３０１と異なる範囲のストレス条件をカバーするように構成されている。例えば、第２の推定関数３０２は、範囲３１２に含まれるストレス条件下で得られた、ヒストグラムと、実リード電圧の最適値のセットと、の対に基づいて生成されている。

メモリコントローラ２００は、第２の推定関数３０２を用いて実リード電圧ＶａおよびＶｇを推定すると、第１の推定関数３０１を用いることで得られた実リード電圧Ｖａ〜ＶｇのうちのＶｂ〜Ｖｆと、第２の推定関数３０２を用いることで得られた実リード電圧ＶａおよびＶｇと、を用いて実リード処理を実行する。以降、第２の推定関数３０２を用いることで得られた実リード電圧Ｖａ、Ｖｇの最適値の推定値を、Ｖａ’、Ｖｇ’と表記する。

図９は、第２の実施形態のメモリシステム１の動作の一例を説明するためのフローチャートである。なお、第１の実施形態と同じ処理には、第１の実施形態と同じステップ番号を付して、詳細な説明を省略する。

まず、第１の実施形態と同様に、Ｓ１０１〜Ｓ１０９の処理が実行される。そして、Ｓ１０９のエラー訂正が失敗した場合（Ｓ１０９：fail）、メモリコントローラ２００（例えばＣＰＵ２０３）は、第２の推定関数３０２を用いて実リード電圧Ｖａ’、Ｖｇ’を取得する（Ｓ２０１）。

そして、メモリコントローラ２００は、Ｓ１０７の処理によって得られた実リード電圧Ｖａ〜ＶｇのうちのＶｂ〜Ｖｆと、Ｓ２０１の処理によって得られた実リード電圧Ｖａ’、Ｖｇ’と、を用いて実リード処理を再び実行する（Ｓ２０２）。そして、Ｓ２０２の処理によってＮＡＮＤメモリ１００から取得されたデータに対し、エラー訂正が実行される（Ｓ１１２）。

エラー訂正が成功した場合（Ｓ１１２：pass）、メモリコントローラ２００は、Ｓ１０４の処理を実行する。エラー訂正が失敗した場合（Ｓ１１２：fail）、メモリコントローラ２００は、Ｓ１１３の処理を実行して、動作を終了する。

このように、メモリコントローラ２００は、第２の推定関数３０２を用いた推定では、一部の実リード電圧のみを推定するように構成されてもよい。

なお、以上の説明では、第２の推定関数３０２は、７点の実リード電圧Ｖａ〜Ｖｇのうちの最小値であるＶａと最大値であるＶｇとを取得できるように構成されるとされた。第２の推定関数３０２によって取得できる実リード電圧の最適値の推定値は以上述べた例に限定されない。第２の推定関数３０２は、１または３以上の実リード電圧の最適値の推定値が取得できるように構成されてもよい。また、第２の推定関数３０２は、複数点の実リード電圧のうちの最大値および最小値と異なる任意の実リード電圧の最適値の推定値を得ることが可能に構成されてもよい。

（第３の実施形態）
メモリセルが受けたストレスの度合いが大きい場合、参照リード処理によって得られるヒストグラムに、メモリセルが大きなストレスを受けたことを示す特徴が表れる場合がある。例えば、メモリセルが大きなストレスを受けて、しきい値電圧が変動しやすくなっている場合、全ステートのしきい値電圧の分布が一方向（正方向あるいは負方向の何れか）に一律に大きく変化することで度数の分布が同方向に大きく偏ったヒストグラムが得られることがある。

度数の分布が一方向に大きく偏ったヒストグラムが得られるような、メモリセルが大きなストレスを受けたことが推定されるような状況においては、第１の推定関数３０１よりも、より厳しいストレス条件での使用を想定して生成された第２の推定関数３０２を用いたほうが、エラー訂正が成功する確率が高くなると考えられる。

第３の実施形態によれば、メモリコントローラ２００は、第１の推定関数３０１による推定と、第１の推定関数３０１による推定結果を用いた実リード処理と、を、ヒストグラムに基づいてスキップできるように構成されている。

図１０は、第３の実施形態のメモリシステム１の動作の一例を説明するためのフローチャートである。なお、第１の実施形態と同じ処理には、第１の実施形態と同じステップ番号を付して、詳細な説明を省略する。

まず、第１の実施形態と同様に、Ｓ１０１〜Ｓ１０６の処理が実行される。Ｓ１０６の処理によってヒストグラムが得られると、メモリコントローラ２００（例えばＣＰＵ２０３）は、第１の推定関数３０１を用いた推定をスキップするか否かを、ヒストグラムに基づいて判定する（Ｓ３０１）。Ｓ３０１の判定の方法は、特定の方法に限定されない。

一例では、ＣＰＵ２０３は、ヒストグラムの全ビンの度数の積和演算を行う。積和演算によって得られる値は、しきい値電圧の分布の一方向への偏りの度合いを示す。よって、ＣＰＵ２０３は、積和演算によって得られる値をＳ３０１の判定の指標として使用する。

例えば、しきい値電圧の分布が正方向または負方向に著しく偏っていることによって、上記指標が所定の上限値を超えるか、または所定の下限値を下回る場合がある。そのような場合、メモリセルが大きなストレスを受けたことが推定されるため、第１の推定関数３０１によって得られる実リード電圧を用いた実リード処理を行ったとしても、エラー訂正が成功する確率が低いと考えられる。よって、ＣＰＵ２０３は、第１の推定関数３０１を用いた推定をスキップする、と判定する。

逆に、上記指標が所定の上限値と所定の下限値との間に収まっている場合には、メモリセルが受けたストレスは大きくはないと推定されるため、ＣＰＵ２０３は、第１の推定関数３０１を用いた推定をスキップしない、と判定する。

なお、以上に挙げた判定方法は一例である。ＣＰＵ２０３は、任意の方法でＳ３０１の判定を実行することができる。

第１の推定関数３０１を用いた推定をスキップすると判定された場合（Ｓ３０１：Ｙｅｓ）、第１の推定関数を用いて実リード電圧Ｖａ〜Ｖｇを取得する処理（Ｓ１０７）、Ｓ１０７の処理によって得られた実リード電圧Ｖａ〜Ｖｇを用いた実リード処理（Ｓ１０８）、および当該実リード処理によって得られたデータに対するエラー訂正の処理（Ｓ１０９）、がスキップされて、第２の推定関数３０２を用いて実リード電圧Ｖａ〜Ｖｇを取得する処理が実行される（Ｓ１１０）。その後、Ｓ１１１〜Ｓ１１３の処理が実行される。

第１の推定関数３０１を用いた推定をスキップしないと判定された場合（Ｓ３０１：Ｎｏ）、Ｓ１０７〜Ｓ１１３の処理が実行される。

このように、メモリコントローラ２００は、第１の推定関数３０１を用いた実リード電圧を推定する処理（例えばＳ１０７）および当該実リード電圧を用いた実リード処理（例えばＳ１０８）をスキップして第２の推定関数３０２を用いた推定（例えばＳ１１０）を実行するか否かを、ヒストグラムに基づいて判定することができる。

よって、第１の推定関数３０１よりも第２の推定関数３０２を用いたほうがエラー訂正が成功する確率が高くなると推定されるような状況では、第１の推定関数３０１に関する各種処理（Ｓ１０７〜Ｓ１０９）をスキップすることが可能となる。これによって、リード要求の処理に要するトータルの時間を抑制することが可能である。

なお、メモリコントローラ２００は、３以上の推定関数を使用できるように構成されている場合には、３以上の推定関数のうちの任意の推定関数に関する処理の直前までの処理をヒストグラムに基づいてスキップできるように構成されてもよい。

（第４の実施形態）
第３の実施形態で述べたように、ヒストグラムには、ストレス条件にかかる特徴が表れ得る。よって、複数の推定関数のうちから推定に使用する推定関数をヒストグラムに基づいて選択することが考えられる。

第４の実施形態によれば、メモリコントローラ２００は、複数の推定関数のうちから推定に使用する推定関数をヒストグラムに基づいて選択するように構成されている。

図１１は、第４の実施形態のメモリシステム１の動作の一例を説明するためのフローチャートである。なお、第１の実施形態と同じ処理には、第１の実施形態と同じステップ番号を付して、詳細な説明を省略する。

まず、第１の実施形態と同様に、Ｓ１０１〜Ｓ１０６の処理が実行される。Ｓ１０６の処理によってヒストグラムが得られると、メモリコントローラ２００（例えばＣＰＵ２０３）は、第１の推定関数３０１と第２の推定関数３０２とのうち、第１の推定関数３０１を選択するか否かを、Ｓ１０６の処理によって得られたヒストグラムに基づいて判定する（Ｓ４０１）。Ｓ４０１の判定の方法は、特定の方法に限定されない。

一例では、メモリコントローラ２００は、８個の定数（ｍ１、ｍ２、ｍ３、ｍ４、ｍ５、ｍ６、ｍ７、ｍ８）と、Ｓ１０６の処理によって得られたヒストグラムの全ビンの度数（ｈ１、ｈ２、ｈ３、ｈ４、ｈ５、ｈ６、ｈ７、ｈ８）と、の積和演算を実行する。そして、メモリコントローラ２００は、積和演算によって得られた値としきい値との比較に基づいて、第１の推定関数３０１と第２の推定関数３０２とのうち、第１の推定関数３０１を選択するか否かを決定する。

具体的には、例えば、メモリコントローラ２００は、下記の式（１）に示される関係が成立しているか否かに基づいてＳ４０１の判定を実行する。ただし、ｂは上記したしきい値である。
ｍ１＊ｈ１＋ｍ２＊ｈ２＋ｍ３＊ｈ３＋ｍ４＊ｈ４＋ｍ５＊ｈ５＋ｍ６＊ｈ６＋ｍ７＊ｈ７＋ｍ８＊ｈ８＞ｂ ・・・（１）

式（１）が成立していない場合には、第１の推定関数３０１を選択すると判定される。式（１）が成立していない場合には、第１の推定関数３０１を選択しないと判定される。なお、式（１）の成立／非成立と、第１の推定関数３０１の選択／非選択との関係は、上記とは逆であってもよい。

別の例では、第３の実施形態のＳ３０１の処理と同様に、ＣＰＵ２０３は、ヒストグラムの全ビンの度数の積和演算を行い、当該積和演算によって得られた値を指標として用いることで、第１の推定関数３０１を選択するか否かを判定してもよい。例えば、当該指標が所定の上限値と所定の下限値との間に収まっている場合には、ＣＰＵ２０３は、第１の推定関数３０１を選択すると判定する。逆に、当該指標が所定の上限値を超えるか、または所定の下限値を下回る場合、ＣＰＵ２０３は、第１の推定関数３０１を選択しないと判定する。なお、この判定方法は一例である。

第１の推定関数３０１を選択すると判定された場合（Ｓ４０１：Ｙｅｓ）、メモリコントローラ２００（例えばＣＰＵ２０３）は、第１の推定関数３０１を用いて実リード電圧Ｖａ〜Ｖｇを取得して（Ｓ１０７）、当該実リード電圧Ｖａ〜Ｖｇを用いた実リード処理を実行する（Ｓ１０８）。そして、Ｓ１０８の処理によってＮＡＮＤメモリ１００から取得されたデータに対し、エラー訂正が実行される（Ｓ４０２）。

エラー訂正が成功した場合（Ｓ４０２：pass）、メモリコントローラ２００は、Ｓ１０４の処理を実行する。エラー訂正が失敗した場合（Ｓ４０２：fail）、メモリコントローラ２００（例えばＣＰＵ２０３）は、所定の処理を実行し（Ｓ１１３）、動作を終了する。

第１の推定関数３０１を選択しないと判定された場合（Ｓ４０１：Ｎｏ）、メモリコントローラ２００（例えばＣＰＵ２０３）は、第２の推定関数３０２を用いて実リード電圧Ｖａ〜Ｖｇを取得して（Ｓ１１０）、当該実リード電圧Ｖａ〜Ｖｇを用いて実リード処理を実行する（Ｓ１１１）。そして、Ｓ１１１の処理によってＮＡＮＤメモリ１００から取得されたデータに対し、Ｓ１０３の処理と同様に、エラー訂正が実行される（Ｓ１１２）。

エラー訂正が成功した場合（Ｓ１１２：pass）、メモリコントローラ２００は、Ｓ１０４の処理を実行する。エラー訂正が失敗した場合（Ｓ１１２：fail）、メモリコントローラ２００は、所定の処理を実行して（Ｓ１１３）、動作を終了する。

なお、以上では、メモリコントローラ２００は、２つの推定関数３０１、３０２のうちから使用する推定関数を選択する、として説明した。メモリコントローラ２００は、３以上の推定関数から使用する推定関数を選択するように構成されてもよい。

このように、メモリコントローラ２００は、複数の推定関数のうちから１つの推定関数を、ヒストグラムに基づいて選択し（例えばＳ４０１）、選択した推定関数を用いて実リード電圧を取得する。

よって、第３の実施形態と同様に、リード要求の処理に要するトータルの時間を抑制することが可能となる。

（第５の実施形態）
第４の実施形態では、複数の推定関数のうちから１つが選択されると、当該１つの選択された推定関数を用いた推定のみ実行された。第５の実施形態では、メモリコントローラ２００は、複数の推定関数から最初の推定で使用する推定関数を選択し、当該選択された推定関数を用いた推定を行ってもエラー訂正が失敗した場合には、別の推定関数を用いた推定を実行するように構成されている。

図１２は、第５の実施形態のメモリシステム１の動作の一例を説明するためのフローチャートである。なお、第１の実施形態と同じ処理には、第１の実施形態と同じステップ番号を付して、詳細な説明を省略する。

まず、第１の実施形態と同様に、Ｓ１０１〜Ｓ１０６の処理が実行される。Ｓ１０６の処理によってヒストグラムが得られると、メモリコントローラ２００（例えばＣＰＵ２０３）は、第１の推定関数３０１と第２の推定関数３０２とのうち、第１の推定関数３０１を選択するか否かを、Ｓ１０６の処理によって得られたヒストグラムに基づいて判定する（Ｓ５０１）。Ｓ５０１の判定の方法は、特定の方法に限定されない。Ｓ５０１の判定の方法は、第４の実施形態のＳ４０１の判定の方法と同様であってもよい。

第１の推定関数３０１を選択すると判定された場合（Ｓ５０１：Ｙｅｓ）、Ｓ１０７〜Ｓ１１３の処理が実行される。つまり、メモリコントローラ２００（例えばＣＰＵ２０３）は、第１の推定関数３０１を用いた実リード電圧Ｖａ〜Ｖｇの取得（Ｓ１０７）と、当該実リード電圧Ｖａ〜Ｖｇを用いた実リード処理（Ｓ１０８）とを実行する。そして、メモリコントローラ２００は、得られたデータに対するエラー訂正（Ｓ１０９）の結果に応じて、第２の推定関数３０２を用いた実リード電圧Ｖａ〜Ｖｇの取得（Ｓ１１０）を行うことができる。

第１の推定関数３０１を選択しないと判定された場合（Ｓ５０１：Ｎｏ）、メモリコントローラ２００（例えばＣＰＵ２０３）は、第２の推定関数３０２を用いて実リード電圧Ｖａ〜Ｖｇを取得して（Ｓ５０２）、当該実リード電圧Ｖａ〜Ｖｇを用いて実リード処理を実行する（Ｓ５０３）。そして、Ｓ５０３の処理によってＮＡＮＤメモリ１００から取得されたデータに対し、Ｓ１０３の処理と同様に、エラー訂正が実行される（Ｓ５０４）。

エラー訂正が成功した場合（Ｓ５０４：pass）、メモリコントローラ２００は、Ｓ１０４の処理を実行する。エラー訂正が失敗した場合（Ｓ５０４：fail）、メモリコントローラ２００（例えばＣＰＵ２０３）は、第１の推定関数３０１を用いて実リード電圧Ｖａ〜Ｖｇを取得して（Ｓ５０５）、当該実リード電圧Ｖａ〜Ｖｇを用いた実リード処理を実行する（Ｓ５０６）。そして、Ｓ５０６の処理によってＮＡＮＤメモリ１００から取得されたデータに対し、Ｓ１０３の処理と同様に、エラー訂正が実行される（Ｓ５０７）。

エラー訂正が成功した場合（Ｓ５０７：pass）、メモリコントローラ２００は、Ｓ１０４の処理を実行する。エラー訂正が失敗した場合（Ｓ５０７：fail）、メモリコントローラ２００（例えばＣＰＵ２０３）は、所定の処理を実行し（Ｓ１１３）、動作を終了する。

このように、メモリコントローラ２００は、最初に選択された推定関数を使用してもエラー訂正が失敗した場合には、別の推定関数を使用できるように構成されてもよい。

（第６の実施形態）
第３の実施形態では、後続するいくつかの処理をスキップするか否かが、ヒストグラムに基づいて判定された。後続するいくつかの処理をスキップするか否かの判定は、ヒストグラムを用いた判定だけに限定されない。

第６の実施形態のメモリコントローラ２００は、一例として、推定によって得られた実リード電圧に基づいて後続する処理をスキップすることができるように構成されている。

図１３は、第６の実施形態のメモリシステム１の動作の一例を説明するためのフローチャートである。なお、第１の実施形態と同じ処理には、第１の実施形態と同じステップ番号を付して、詳細な説明を省略する。

まず、第１の実施形態と同様に、Ｓ１０１〜Ｓ１０７の処理が実行される。第１の推定関数３０１を用いた実リード電圧Ｖａ〜Ｖｇの取得が実行されると（Ｓ１０７）、メモリコントローラ２００（例えばＣＰＵ２０３）は、当該実リード電圧Ｖａ〜Ｖｇを用いた実リード処理をスキップするか否かを判定する（Ｓ６０１）。Ｓ６０１の判定の方法は、特定の方法に限定されない。

一例では、ＣＰＵ２０３は、実リード電圧Ｖａ〜Ｖｇの全てが所定の範囲に収まっているか否かを判定する。所定の範囲は、例えば、周辺回路１１０がリード電圧を設定可能な範囲である。第１の推定関数３０１によって得られた実リード電圧Ｖａ〜Ｖｇの何れか（例えばＶａまたはＶｇ）が、周辺回路１１０がリード電圧を設定可能な範囲を逸脱している場合、それらの実リード電圧Ｖａ〜Ｖｇを用いた実リード処理を実行することができない。その場合には、ＣＰＵ２０３は、実リード処理をスキップする、と判定する。実リード電圧Ｖａ〜Ｖｇの全てが所定の範囲に収まっている場合には、ＣＰＵ２０３は、実リード処理をスキップしない、と判定する。なお、実リード処理をスキップするか否かの判定の方法はこの方法に限定されない。

実リード処理をスキップすると判定された場合（Ｓ６０１：Ｙｅｓ）、Ｓ１０７の処理によって得られた実リード電圧Ｖａ〜Ｖｇを用いた実リード処理（Ｓ１０８）、および当該実リード処理によって得られたデータに対するエラー訂正の処理（Ｓ１０９）、がスキップされて、第２の推定関数３０２を用いて実リード電圧Ｖａ〜Ｖｇを取得する処理が実行される（Ｓ１１０）。その後、Ｓ１１１〜Ｓ１１３の処理が実行される。

実リード処理をスキップしないと判定された場合（Ｓ６０１：Ｎｏ）、Ｓ１０８〜Ｓ１１３の処理が実行される。

このように、メモリコントローラ２００は、実リード処理をスキップして別の推定関数を用いた推定を実行するか否かを、推定によって得られた１点以上の実リード電圧に基づいて判定してもよい。

これによって、第３の実施形態と同様に、リード要求の処理に要するトータルの時間を抑制することが可能となる。

（第７の実施形態）
推定の元となるヒストグラムのビンの数が多くすれば、より高精度な推定が可能である。しかしながら、多くのビンを有するヒストグラムを生成するためには、参照リード処理において、ビンの数に応じた回数のリード処理が必要となる。つまり、参照リード処理に、より多くの時間が必要となる。

第７の実施形態では、メモリコントローラ２００は、初回の推定では、少ない数のビンを有する第１のヒストグラムを使用し、２回目の推定では、初回の推定よりも多い数のビンを有する第２のヒストグラムを使用するように構成されている。これによって、初回の推定の際には、参照リード処理に要する時間を短縮され、２回目の推定の際には、より精度が高い推定が実行される。

図１４は、第７の実施形態のメモリシステム１の動作の一例を説明するためのフローチャートである。なお、第１の実施形態と同じ処理には、第１の実施形態と同じステップ番号を付して、詳細な説明を省略する。

まず、第１の実施形態と同様に、Ｓ１０１〜Ｓ１０４の処理が実行される。Ｓ１０４の誤り訂正が失敗した場合（Ｓ１０３：fail）、メモリコントローラ２００は、参照リード電圧Ｖｒ２、Ｖｒ４、Ｖｒ６を用いた参照リード処理を実行する（Ｓ７０１）。具体的には、メモリコントローラ２００は、Ｖｒ２、Ｖｒ４、Ｖｒ６のうちのそれぞれ異なる値をリード電圧として指定して、合計３回のリード処理を実行する。そして、メモリコントローラ２００は、３回のリード処理によって得られた３個のデータを、例えばＲＡＭ２０２に格納する。この３個のデータを、１回目の参照リード処理の結果、と表記する。

続いて、メモリコントローラ２００（例えばＣＰＵ２０３）は、１回目の参照リード処理の結果に基づいて４個のビンを有するヒストグラムを生成する（Ｓ７０２）。そして、メモリコントローラ２００（例えばＣＰＵ２０３）は、第１の推定関数３０１を用いて実リード電圧Ｖａ〜Ｖｇを取得する（Ｓ７０３）。

第７の実施形態では、第１の推定関数３０１が乗算されるヒストグラムのビンの数は、４である。そして、第１の推定関数３０１によって推定される実リード電圧の数は、第１の実施形態と同様に、７つである。よって、第７の実施形態の第１の推定関数３０１は、４つの行と７つの列とを有する行列として構成されている。ＣＰＵ２０３は、Ｓ７０２の処理によって得られたヒストグラムの各ビンの度数を要素とするベクトルに、上記の第１の推定関数３０１を乗算することによって、実リード電圧Ｖａ〜Ｖｇのそれぞれを要素とするベクトルを得ることができる。

続いて、メモリコントローラ２００は、Ｓ７０３の処理によって得られた実リード電圧Ｖａ〜Ｖｇを用いて実リード処理を再び実行する（Ｓ１０８）。そして、Ｓ１０８の処理によってＮＡＮＤメモリ１００から取得されたデータに対し、Ｓ１０３の処理と同様に、エラー訂正が実行される（Ｓ１０９）。

エラー訂正が成功した場合（Ｓ１０９：pass）、メモリコントローラ２００は、Ｓ１０４の処理を実行する。エラー訂正が失敗した場合（Ｓ１０９：fail）、メモリコントローラ２００は、参照リード電圧Ｖｒ１〜Ｖｒ７のうちの１回目の参照リード処理で使用されていない電圧Ｖｒ１、Ｖｒ３、Ｖｒ５、Ｖｒ７を用いた参照リード処理を実行する（Ｓ７０４）。具体的には、メモリコントローラ２００は、Ｖｒ１、Ｖｒ３、Ｖｒ５、Ｖｒ７のうちのそれぞれ異なる値をリード電圧として指定して、合計４回のリード処理を実行する。そして、メモリコントローラ２００は、４回のリード処理によって得られた４個のデータを、例えばＲＡＭ２０２に格納する。この４個のデータを、２回目の参照リード処理の結果、と表記する。

１回目の参照リード処理の結果と、２回目の参照リード処理の結果とを得ることで、第１の実施形態の参照リード処理を行った場合と同等の７個のデータが得られる。つまり、当該７個のデータは、Ｖｒ１〜Ｖｒ７のうちのそれぞれ異なる値をリード電圧として使用して得られたデータの群である。メモリコントローラ２００（例えばＣＰＵ２０３）は、１回目の参照リード処理の結果と、２回目の参照リード処理の結果と、に基づいて、８個のビンを有するヒストグラムを生成する（Ｓ７０５）。

そして、メモリコントローラ２００（例えばＣＰＵ２０３）は、第２の推定関数３０２を用いて実リード電圧Ｖａ〜Ｖｇを取得する（Ｓ７０６）。

第７の実施形態では、第２の推定関数３０２が乗算されるヒストグラムのビンの数は、８である。そして、第２の推定関数３０２によって推定される実リード電圧の数は、７つである。よって、第７の実施形態の第２の推定関数３０２は、８つの行と７つの列とを有する行列として構成されている。なお、第７の実施形態の第２の推定関数３０２は、第１の実施形態の第２の推定関数３０２と同じであってもよい。ＣＰＵ２０３は、Ｓ７０５の処理によって得られたヒストグラムの各ビンの度数を要素とするベクトルに、上記の第１の推定関数３０１を乗算することによって、実リード電圧Ｖａ〜Ｖｇのそれぞれを要素とするベクトルを得ることができる。

続いて、メモリコントローラ２００（例えばＣＰＵ２０３）は、Ｓ７０６の処理によって得られた実リード電圧Ｖａ〜Ｖｇを用いて実リード処理を実行する（Ｓ１１１）。そして、Ｓ１１１の処理によってＮＡＮＤメモリ１００から取得されたデータに対し、Ｓ１０３の処理と同様に、エラー訂正が実行される（Ｓ１１２）。

エラー訂正が成功した場合（Ｓ１１２：pass）、メモリコントローラ２００は、Ｓ１０４の処理を実行する。エラー訂正が失敗した場合（Ｓ１１２：fail）、メモリコントローラ２００は、所定の処理を実行して（Ｓ１１３）、動作を終了する。

このように、メモリコントローラ２００は、初回の推定では、少ない数のビンを有する第１のヒストグラムを使用し、２回目の推定では、初回の推定よりも多い数のビンを有する第２のヒストグラムを使用するように構成されている。そして、メモリコントローラ２００は、２回目の推定の際には、初回の推定の際の参照リード処理の結果（第１の参照リード処理の結果）と、追加で実行された参照リード処理の結果（第２の参照リード処理の結果）とに基づいてヒストグラムを取得する。

これによって、初回の推定の際には、参照リード処理に要する時間を短縮され、２回目の推定の際には、より精度が高い推定が実行される。

なお、メモリコントローラ２００は、３以上の推定関数を順次、用いるように構成されている場合には、ｉ回目の推定の際に第１のヒストグラムを使用し、（ｉ＋１）回目の推定の際に第２のヒストグラムを使用するように構成されてもよい。ただしｉは２以上の整数である。

（第８の実施形態）
第１〜第７の実施形態では、第１の推定関数３０１および第２の推定関数３０２は、行列の構成を有するとして説明した。第１の推定関数３０１および第２の推定関数３０２の一方または両方は、行列の構成を有していなくてもよい。

図１５は、第８の実施形態の第１の推定関数３０１および第２の推定関数３０２の構成の一例を説明するための模式的な図である。本図に示されるように、第８の実施形態では、第１の推定関数３０１および第２の推定関数３０２は、ともにニューラルネットワークモデル５００である。

図１５の例では、ニューラルネットワークモデル５００は、１つの隠れ層を有する多層パーセプトロン（Multi-Layer Perceptron : MLP）の構成を有している。ニューラルネットワークモデル５００は、全結合のMLP（fully connected MLP）であってもよいし、非全結合のMLP（sparsely connected MLP）であってもよい。隠れ層で使用される活性化関数は、例えばＲｅＬＵ（Rectified Linear Units）関数であり、出力層で使用される活性化関数は、例えば線形関数である。

ニューラルネットワークモデル５００の入力層にはヒストグラムが入力される。即ち、入力層は、ヒストグラムが入力されるノードとして、ヒストグラムが備えるビンの数に対応した数（即ち８個）のノードを備える。ニューラルネットワークモデル５００の出力層は、実リード電圧Ｖａ〜Ｖｇの数に対応した数（即ち７個）のノードを備える。隠れ層は、１以上のノードによって構成される。図１５の例では、隠れ層は１５個のノードを備える。

隠れ層および出力層では、各ノードは、バイアスおよび前の層のノードからの各入力値に対して重みを乗じ、重みが乗じられた後の各値の総和に対して活性化関数を適用し、活性化関数の適用によって得られた値を出力する。

各重みは、トレーニングによって予め決定されている。つまり、ニューラルネットワークモデル５００は、ヒストグラムを実リード電圧Ｖａ〜Ｖｇの最適値にマップするように予めトレーニングされている。例えば、第１の推定関数３０１は、範囲３１１に含まれるストレス条件下で得られた、ヒストグラムと、実リード電圧の最適値のセットと、の対を学習データとして用いてトレーニングされている。また、第２の推定関数３０２は、範囲３１２に含まれるストレス条件下で得られた、ヒストグラムと、実リード電圧の最適値のセットと、の対を学習データとして用いてトレーニングされている。なお、学習データの例はこれに限定されない。

このように、第１の推定関数３０１および第２の推定関数３０２のそれぞれは、行列ではなく、ニューラルネットワークモデルであってもよい。なお、第１の推定関数３０１および第２の推定関数３０２のうちの一方が行列であり、他方がニューラルネットワークモデルであってもよい。

また、入力層に入力されるデータは、ヒストグラムだけに限定されない。温度情報やストレス条件など、種々のデータが入力され得る。

（第９の実施形態）
第３〜第６の実施形態では、処理のスキップの判定または推定関数の選択の基準として、ヒストグラムまたは推定によって得られた実リード電圧が使用された。処理のスキップの判定または推定関数の選択の基準はこれらに限定されない。

例えば、メモリコントローラ２００は、メモリシステム１を正常に動作させるために各種の管理情報を記録している。メモリコントローラ２００は、管理情報に基づいて処理のスキップの判定または推定関数の選択を行ってもよい。

図１６は、第９の実施形態のメモリコントローラ２００によって記録される管理情報の構成の一例を示す図である。本図に示されるように、管理情報６００は、プログラム／イレースサイクルの実行回数、リード処理の実行回数、プログラムされてからの経過時間、または温度を含む。プログラム／イレースサイクルの実行回数、リード処理の実行回数、プログラムされてからの経過時間は、所定の記憶領域（例えばページやブロック）毎に記録される。温度は、例えばメモリシステム１に具備される不図示の温度センサによって取得される。

管理情報６００は、例えばＲＡＭ２０２に保持されており、メモリコントローラ２００は、ＲＡＭ２０２上の管理情報６００を任意のタイミングで更新することができる。また、メモリコントローラ２００は、電源断などに備えて、適時、ＲＡＭ２０２上の管理情報６００をＮＡＮＤメモリ１００などの不揮発性メモリに退避することができる。メモリコントローラ２００は、管理情報６００に記録されたこれらの情報に基づいて処理のスキップの判定または推定関数の選択を行ってもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１ メモリシステム、２ ホスト、１００ ＮＡＮＤメモリ、１０１ メモリチップ、１１０ 周辺回路、１１１ メモリセルアレイ、２００ メモリコントローラ、２０１ ホストインタフェース、２０２ ＲＡＭ、２０３ ＣＰＵ、２０４ ＮＡＮＤＣ、２０５ ＥＣＣ、３００ 推定関数、３０１ 第１の推定関数、３０２ 第２の推定関数、４００ ヒストグラム、５００ ニューラルネットワークモデル、６００ 管理情報。

Claims (11)

1. データが格納される複数のメモリセルと、
   １点以上の第１の参照リード電圧を用いて前記複数のメモリセルに対してリードする第１の参照リード処理を実行し、
   前記第１の参照リード処理の結果に基づいてしきい値電圧に対するメモリセルの数を示す第１のヒストグラムを取得する第１の取得処理を実行し、
   前記第１のヒストグラムと第１の推定関数とに基づいて１点以上の実リード電圧を推定する第１の推定処理を実行し、
   前記第１の推定処理によって取得された前記１点以上の実リード電圧を用いて前記データをリードする第１の実リード処理を実行し、
   前記第１の実リード処理によって前記データを取得できない場合、第２の推定処理および第２の実リード処理を実行し、
   前記第２の推定処理は、前記第１の推定関数と異なる第２の推定関数を用いて前記１点以上の実リード電圧を推定する処理であり、
   前記第２の実リード処理は、前記第２の推定処理によって取得された前記１点以上の実リード電圧を用いて前記データをリードする処理である、
   メモリコントローラと、
   を備えるメモリシステム。
2. 前記メモリコントローラは、前記第２の推定処理において、前記第１のヒストグラムと前記第２の推定関数とに基づいて前記１点以上の実リード電圧の少なくとも一つを推定する、
   請求項１に記載のメモリシステム。
3. 前記メモリコントローラは、前記第１の推定処理および前記第１の実リード処理をスキップして前記第２の推定処理を実行するか否かを、前記第１のヒストグラムに基づいて判定する、
   請求項１に記載のメモリシステム。
4. 前記メモリコントローラは、前記第１の実リード処理をスキップして前記第２の推定処理を実行するか否かを、前記第１の推定処理によって取得された前記１点以上の実リード電圧に基づいて判定する、
   請求項１に記載のメモリシステム。
5. 前記メモリコントローラは、
   前記第１の実リード処理によって前記データを取得できない場合、第２の参照リード処理および第２の取得処理をさらに実行し、
   前記第２の参照リード処理は、前記１点以上の第１の参照リード電圧と異なる１点以上の第２の参照リード電圧を用いて前記複数のメモリセルに対してリードする処理であり、
   前記第２の取得処理は、前記第１の参照リード処理の前記結果と前記第２の参照リード処理の結果とに基づいて前記第１のヒストグラムよりも備えるビンの数が多い第２のヒストグラムを取得する処理であり、
   前記第２の推定処理において、前記第２のヒストグラムと前記第２の推定関数とに基づいて前記１点以上の実リード電圧を推定する、
   請求項１に記載のメモリシステム。
6. 前記メモリシステムはホストに接続され、
   前記メモリコントローラは、
   前記ホストからのリードコマンドに応じて前記データをリードする第３の実リード処理を実行し、
   前記第３の実リード処理によって前記データを取得できない場合、前記第１の参照リード処理を実行する、
   請求項１に記載のメモリシステム。
7. データが格納された複数のメモリセルと、
   １点以上の参照リード電圧を用いて前記複数のメモリセルに対するリードを行うことによってしきい値電圧に対するメモリセルの数を示すヒストグラムを取得する取得処理と、
   複数の推定関数のうちの一を選択する選択処理と、
   前記ヒストグラムと前記選択処理によって選択された推定関数である第１の推定関数とに基づいて１点以上の実リード電圧を推定する第１の推定処理を実行し、
   前記第１の推定処理によって取得された前記１点以上の実リード電圧を用いて前記データをリードする第１の実リード処理を実行する、
   メモリコントローラと、
   を備えるメモリシステム。
8. 前記メモリコントローラは、
   前記第１の実リード処理によって前記データを取得できない場合、第２の推定処理および第２の実リード処理を実行し、
   前記第２の推定処理は、前記複数の推定関数のうちの前記第１の推定関数と異なる第２の推定関数を用いて前記１点以上の実リード電圧を推定する処理であり、
   前記第２の実リード処理は、前記第２の推定処理によって取得された前記１点以上の実リード電圧を用いて前記データをリードする処理である、
   請求項７に記載のメモリシステム。
9. 前記メモリコントローラは、前記選択処理において、前記ヒストグラムに基づいて前記複数の推定関数のうちの前記一を選択する、
   請求項７に記載のメモリシステム。
10. 前記メモリコントローラは、前記選択処理において、前記複数のメモリセルに対するプログラム／イレースサイクルの実行回数、前記複数のメモリセルに対する前記データのリード処理の実行回数、前記複数のメモリセルに対して前記データがプログラムされてからの経過時間、および温度、のうちの少なくとも一つに基づいて前記複数の推定関数のうちの前記一を選択する、
    請求項７に記載のメモリシステム。
11. 前記メモリシステムはホストに接続され、
    前記メモリコントローラは、
    前記ホストからのリードコマンドに応じて前記データをリードする第３の実リード処理を実行し、
    前記第３の実リード処理によって前記データを取得できない場合、前記取得処理を実行する、
    請求項７に記載のメモリシステム。

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