CN117608501B - 电压调整方法、存储器存储装置及存储器控制电路单元 - Google Patents

电压调整方法、存储器存储装置及存储器控制电路单元 Download PDF

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Abstract

本发明提供一种电压调整方法、存储器存储装置及存储器控制电路单元。所述方法包括：基于第一读取电压读取第一实体单元，以获得第一计数值，其中第一计数值反映第一实体单元中临界电压小于第一读取电压的多个存储单元的总数；根据第一计数值与第一预设值之间的差值获得第二计数值；将第二计数值带入目标公式，以获得电压调整参数；根据电压调整参数将第一读取电压调整为第二读取电压；以及基于第二读取电压读取第一实体单元。由此，可提高数据读取效率。

Description

电压调整方法、存储器存储装置及存储器控制电路单元
技术领域
本发明涉及一种存储器控制技术，尤其涉及一种电压调整方法、存储器存储装置及存储器控制电路单元。
背景技术
移动电话与笔记本计算机等可携式电子装置在这几年来的成长十分迅速，使得消费者对存储媒体的需求也急速增加。由于可复写式非易失性存储器模块(rewritable non-volatile memory module)(例如，快闪存储器)具有数据非易失性、省电、体积小，以及无机械结构等特性，所以非常适合内建于上述所举例的各种可携式电子装置中。
传统上，当从可复写式非易失性存储器模块中的某一个实体页面读取的数据存在太多错误时，这些错误可能无法在后续的解码操作中被完全更正。此时，常见的作法是通过查询大量的数据表格来调整读取电压，并使用调整后的读取电压来重新从此实体页面读取数据并对其解码，以尝试减少所读取的数据中的错误并提高解码成功率。然而，实务上由于可选用的数据表格的数量太多，故往往需要经过多次尝试后才能将读取电压调整到合适的电压位置，从而降低数据读取效率。
发明内容
本发明提供一种电压调整方法、存储器存储装置及存储器控制电路单元，可提高数据读取效率。
本发明的范例实施例提供一种电压调整方法，其用于可复写式非易失性存储器模块，所述可复写式非易失性存储器模块包括多个实体单元，所述电压调整方法包括：基于第一读取电压读取所述多个实体单元中的第一实体单元，以获得第一计数值，其中所述第一计数值反映所述第一实体单元中临界电压小于所述第一读取电压的多个存储单元的总数；根据所述第一计数值与第一预设值之间的差值获得第二计数值；将所述第二计数值带入目标公式，以获得电压调整参数；根据所述电压调整参数将所述第一读取电压调整为第二读取电压；以及基于所述第二读取电压读取所述第一实体单元。
本发明的范例实施例另提供一种存储器存储装置，其包括连接接口单元、可复写式非易失性存储器模块及存储器控制电路单元。所述连接接口单元用以连接至主机系统。所述可复写式非易失性存储器模块包括多个实体单元。所述存储器控制电路单元连接至所述连接接口单元与所述可复写式非易失性存储器模块。所述存储器控制电路单元用以：基于第一读取电压读取所述多个实体单元中的第一实体单元，以获得第一计数值，其中所述第一计数值反映所述第一实体单元中临界电压小于所述第一读取电压的多个存储单元的总数；根据所述第一计数值与第一预设值之间的差值获得第二计数值；将所述第二计数值带入目标公式，以获得电压调整参数；根据所述电压调整参数将所述第一读取电压调整为第二读取电压；以及基于所述第二读取电压读取所述第一实体单元。
本发明的范例实施例另提供一种存储器控制电路单元，其用于控制可复写式非易失性存储器模块。所述可复写式非易失性存储器模块包括多个实体单元。所述存储器控制电路单元包括主机接口、存储器接口及存储器管理电路。所述主机接口用以连接至主机系统。所述存储器接口用以连接至所述可复写式非易失性存储器模块。所述存储器管理电路连接至所述主机接口与所述存储器接口。所述存储器管理电路用以：基于第一读取电压读取所述多个实体单元中的第一实体单元，以获得第一计数值，其中所述第一计数值反映所述第一实体单元中临界电压小于所述第一读取电压的多个存储单元的总数；根据所述第一计数值与第一预设值之间的差值获得第二计数值；将所述第二计数值带入目标公式，以获得电压调整参数；根据所述电压调整参数将所述第一读取电压调整为第二读取电压；以及基于所述第二读取电压读取所述第一实体单元。
基于上述，在基于第一读取电压读取第一实体单元后，第一计数值可被获得。其中，此第一计数值可反映第一实体单元中临界电压小于第一读取电压的多个存储单元的总数。根据第一计数值与第一预设值之间的差值，第二计数值可被获得。在将第二计数值带入目标公式后，一个电压调整参数可被获得，进而可根据此电压调整参数将第一读取电压调整为第二读取电压。尔后，可基于此第二读取电压来重新读取第一实体单元，以尝试提高所读取的数据的正确性，进而提高数据读取效率。
附图说明
图1是根据本发明的范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图；
图2是根据本发明的范例实施例所示出的主机系统、存储器存储装置及I/O装置的示意图；
图3是根据本发明的范例实施例所示出的主机系统与存储器存储装置的示意图；
图4是根据本发明的范例实施例所示出的存储器存储装置的示意图；
图5是根据本发明的范例实施例所示出的存储器控制电路单元的示意图；
图6是根据本发明的范例实施例所示出的管理可复写式非易失性存储器模块的示意图；
图7是根据本发明的范例实施例所示出的存储单元的临界电压分布的示意图；
图8是根据本发明的范例实施例所示出的存储单元的临界电压分布的示意图；
图9是根据本发明的范例实施例所示出的使用多段曲线来匹配第二计数值与电压调整参数之间的对应关系的示意图；
图10是根据本发明的范例实施例所示出的电压调整方法的流程图。
具体实施方式
现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在附图和描述中用来表示相同或相似部分。
图1是根据本发明的范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图。图2是根据本发明的范例实施例所示出的主机系统、存储器存储装置及I/O装置的示意图。
请参照图1与图2，主机系统11可包括处理器111、随机存取存储器(random accessmemory, RAM)112、只读存储器(read only memory, ROM)113及数据传输接口114。处理器111、随机存取存储器112、只读存储器113及数据传输接口114可连接至系统总线(systembus)110。
主机系统11可通过数据传输接口114与存储器存储装置10连接。例如，主机系统11可通过数据传输接口114将数据存储至存储器存储装置10或从存储器存储装置10中读取数据。此外，主机系统11可通过系统总线110与I/O装置12连接。例如，主机系统11可通过系统总线110将输出信号传送至I/O装置12或从I/O装置12接收输入信号。
在一范例实施例中，处理器111、随机存取存储器112、只读存储器113及数据传输接口114可设置在主机系统11的主机板20上。数据传输接口114的数目可以是一或多个。通过数据传输接口114，主机板20可以通过有线或无线方式连接至存储器存储装置10。
在一范例实施例中，存储器存储装置10可例如是U盘201、存储卡202、固态硬盘(Solid State Drive, SSD)203或无线存储器存储装置204。无线存储器存储装置204可例如是近场通信(Near Field Communication, NFC)存储器存储装置、无线传真(WiFi)存储器存储装置、蓝牙(Bluetooth)存储器存储装置或低功耗蓝牙存储器存储装置(例如，iBeacon)等以各式无线通信技术为基础的存储器存储装置。此外，主机板20也可以通过系统总线110连接至全球定位系统(Global PositioningSystem, GPS)模块205、网络接口卡206、无线传输装置207、键盘208、屏幕209、喇叭210等各式I/O装置。例如，在一范例实施例中，主机板20可通过无线传输装置207存取无线存储器存储装置204。
在一范例实施例中，主机系统11为计算机系统。在一范例实施例中，主机系统11可为可实质地与存储器存储装置配合以存储数据的任意系统。在一范例实施例中，存储器存储装置10与主机系统11可分别包括图3的存储器存储装置30与主机系统31。
图3是根据本发明的范例实施例所示出的主机系统与存储器存储装置的示意图。请参照图3，存储器存储装置30可与主机系统31搭配使用以存储数据。例如，主机系统31可以是数码相机、摄像机、通信装置、音频播放器、视频播放器或平板计算机等系统。例如，存储器存储装置30可为主机系统31所使用的安全数字(Secure Digital, SD)卡32、小型快闪(Compact Flash, CF)卡33或嵌入式存储装置34等各式非易失性存储器存储装置。嵌入式存储装置34包括嵌入式多媒体卡(embedded Multi Media Card, eMMC)341和/或嵌入式多芯片封装(embedded Multi ChipPackage, eMCP)存储装置342等各类型将存储器模块直接连接于主机系统的基板上的嵌入式存储装置。
图4是根据本发明的范例实施例所示出的存储器存储装置的示意图。请参照图4，存储器存储装置10包括连接接口单元41、存储器控制电路单元42及可复写式非易失性存储器模块43。
连接接口单元41用以连接至主机系统11。存储器存储装置10可通过连接接口单元41与主机系统11通信。例如，连接接口单元41可相容于快速外设部件互连(PeripheralComponent Interconnect Express, PCI Express)标准、串行高级技术附件(SerialAdvanced TechnologyAttachment, SATA)标准、并行高级技术附件(Parallel AdvancedTechnology Attachment, PATA)标准、电气和电子工程师协会(Institute of Electricaland Electronic Engineers, IEEE)1394标准、通用串行总线(Universal Serial Bus,USB)标准、SD接口标准、超高速一代(Ultra High Speed-I,UHS-I)接口标准、超高速二代(Ultra High Speed-II, UHS-II)接口标准、存储棒(Memory Stick, MS)接口标准、MCP接口标准、MMC接口标准、eMMC接口标准、通用快闪存储器(Universal Flash Storage, UFS)接口标准、eMCP接口标准、CF接口标准、整合式驱动电子接口(Integrated DeviceElectronics, IDE)标准或其他适合的标准。
存储器控制电路单元42连接至连接接口单元41与可复写式非易失性存储器模块43。存储器控制电路单元42用以控制可复写式非易失性存储器模块43。例如，存储器控制电路单元42可根据主机系统11的指令指示可复写式非易失性存储器模块43执行数据的写入、读取与抹除等运作。例如，存储器控制电路单元42可包括快闪存储器控制器。
可复写式非易失性存储器模块43用以存储主机系统11所写入的数据。可复写式非易失性存储器模块43可包括单阶存储单元(Single Level Cell, SLC)NAND型快闪存储器模块(即，一个存储单元中可存储1个比特的快闪存储器模块)、二阶存储单元(Multi LevelCell, MLC)NAND型快闪存储器模块(即，一个存储单元中可存储2个比特的快闪存储器模块)、三阶存储单元(Triple Level Cell, TLC)NAND型快闪存储器模块(即，一个存储单元中可存储3个比特的快闪存储器模块)、四阶存储单元(Quad Level Cell,QLC)NAND型快闪存储器模块(即，一个存储单元中可存储4个比特的快闪存储器模块)、其他快闪存储器模块或其他具有相同特性的存储器模块。
图5是根据本发明的范例实施例所示出的存储器控制电路单元的示意图。请参照图5，存储器控制电路单元42包括存储器管理电路51、主机接口52及存储器接口53。
存储器管理电路51用以控制存储器控制电路单元42的整体运作。例如，存储器管理电路51可包括中央处理单元(Central Processing Unit, CPU)、或是其他可编程的一般用途或特殊用途的微处理器、数字信号处理器(Digital Signal Processor, DSP)、可编程控制器、专用集成电路(Application SpecificIntegrated Circuits, ASIC)、可编程逻辑器件(Programmable Logic Device, PLD)或其他类似装置或这些装置的组合。
主机接口52连接至存储器管理电路51。存储器管理电路51可通过主机接口52与主机系统11通信。例如，主机接口52可相容于PCI Express标准、SATA标准、PATA标准、IEEE1394标准、USB标准、SD标准、UHS-I标准、UHS-II标准、MS标准、MMC标准、eMMC标准、UFS标准、CF标准、IDE标准或其他适合的数据传输标准。
存储器接口53连接至存储器管理电路51。存储器管理电路51可通过存储器接口53存取可复写式非易失性存储器模块43。例如，存储器管理电路51可通过存储器接口53下达操作指令至可复写式非易失性存储器模块43，以指示可复写式非易失性存储器模块43执行数据的读取、写入或抹除等各式操作行为。
在一范例实施例中，存储器控制电路单元42还包括错误检查与校正电路54、缓冲存储器55及电源管理电路56。
错误检查与校正电路54是连接至存储器管理电路51并且用以执行错误检查与校正操作以确保数据的正确性。例如，当存储器管理电路51从主机系统11接收到写入指令时，错误检查与校正电路54会为对应此写入指令的数据产生对应的错误更正码(errorcorrecting code, ECC)和/或错误检查码(error detecting code，EDC)，并且存储器管理电路51会将对应此写入指令的数据与对应的错误更正码和/或错误检查码写入至可复写式非易失性存储器模块43中。之后，当存储器管理电路51从可复写式非易失性存储器模块43中读取数据时会同时读取此数据对应的错误更正码和/或错误检查码，并且错误检查与校正电路54会依据此错误更正码和/或错误检查码对所读取的数据执行错误检查与校正操作。
缓冲存储器55是连接至存储器管理电路51并且用以暂存数据。电源管理电路56是连接至存储器管理电路51并且用以控制存储器存储装置10的电源。
图6是根据本发明的范例实施例所示出的管理可复写式非易失性存储器模块的示意图。请参照图6，存储器管理电路51可将可复写式非易失性存储器模块43中的实体单元610(0)~610(B)逻辑地分组至存储区601与闲置(spare)区602。
在一范例实施例中，一个实体单元是指一个实体地址或一个实体程序化单元。实体程序化单元是执行程序化操作以写入数据的基本单位。例如，一个实体程序化单元可包括一或多个实体页或实体扇。在一范例实施例中，一个实体单元亦可以是由多个连续或不连续的实体地址组成。在一范例实施例中，一个实体单元亦可以是指一个虚拟区块(VB)。一个虚拟区块可包括多个实体地址或多个实体程序化单元。在一范例实施例中，一个虚拟区块可包括一或多个实体抹除单元。实体抹除单元是执行抹除操作以抹除数据的基本单位。例如，一个实体抹除单元可包括一或多个实体区块。
在一范例实施例中，存储区601中的实体单元610(0)~610(A)用以存储用户数据(例如来自图1的主机系统11的用户数据)。例如，存储区601中的实体单元610(0)~610(A)可存储有效(valid)数据与无效(invalid)数据。闲置区602中的实体单元610(A+1)~610(B)未存储数据(例如有效数据)。例如，若某一个实体单元未存储有效数据，则此实体单元可被关联(或加入)至闲置区602。此外，闲置区602中的实体单元(或未存储有效数据的实体单元)可被抹除。在写入新数据时，一或多个实体单元可被从闲置区602中提取以存储此新数据。在一范例实施例中，闲置区602亦称为闲置池(free pool)。
在一范例实施例中，存储器管理电路51可配置逻辑单元612(0)~612(C)以映射存储区601中的实体单元610(0)~610(A)。在一范例实施例中，每一个逻辑单元对应一个逻辑地址。例如，一个逻辑地址可包括一或多个逻辑区块地址(Logical Block Address, LBA)或其他的逻辑管理单元。在一范例实施例中，一个逻辑单元也可对应一个逻辑程序化单元或者由多个连续或不连续的逻辑地址组成。
在一范例实施例中，存储器管理电路51可将描述逻辑单元与实体单元之间的映射关系的管理数据(亦称为逻辑至实体映射信息)记录于至少一逻辑至实体映射表。当主机系统11欲从存储器存储装置10读取数据或写入数据至存储器存储装置10时，存储器管理电路51可根据此逻辑至实体映射表中的信息来存取可复写式非易失性存储器模块43。
图7是根据本发明的范例实施例所示出的存储单元的临界电压分布的示意图。请参照图7，在一范例实施例中，在对可复写式非易失性存储器模块43中的某一个实体单元(亦称为第一实体单元)进行程序化操作后，第一实体单元中的多个存储单元的临界电压分布可包括状态710与720。状态710与状态720分别对应于不同的比特。例如，状态710对应于比特“1”，且状态720对应于比特“0”。亦即，属于状态710的存储单元可视为存储比特“1”，而属于状态720的存储单元可视为存储比特“0”。然而，在另一范例实施例中，第一实体单元中的多个存储单元的临界电压分布还可包括更多状态，和/或每一个状态所对应的比特(或比特组合)可根据实务需求进行设定或调整，本发明不加以限制。
在一范例实施例中，当欲从第一实体单元读取数据时，读取电压RV(1)可被施予至第一实体单元，且可复写式非易失性存储器模块43可将读取结果回传给存储器管理电路51。例如，在将读取电压RV(1)施予至第一实体单元后，若第一实体单元中的某一个存储单元的临界电压小于读取电压RV(1)，则可复写式非易失性存储器模块43可将比特“1”作为对应于此存储单元的读取结果回传给存储器管理电路51。或者，若第一实体单元中的某一个存储单元的临界电压大于读取电压RV(1)，则可复写式非易失性存储器模块43可将比特“0”作为对应于此存储单元的读取结果回传给存储器管理电路51。
然而，在第一实体单元中的至少部分存储单元的临界电压分布发生严重的电压偏移后(如图7所示)，若持续使用未经校正的读取电压RV(1)来读取第一实体单元，则使用读取电压RV(1)从第一实体单元读取的数据会包含大量的错误(即错误比特)，从而导致错误检查与校正电路54无法成功解码此数据(即无法成功更正此数据中的所有错误)。
以图7为例，假设第一实体单元中的某一个存储单元原先是用来存储比特“0”。但是，在发生电压偏移后，此存储单元的临界电压向左偏移至小于读取电压RV(1)。在此情况下，若持续使用未经校正的读取电压RV(1)来读取此存储单元，则存储器管理电路51会从此存储单元读到错误的比特“1”(正确应该读到比特“0”)。依此类推，随着第一实体单元中的存储单元发生电压偏移的情况越严重，从第一实体单元中读取到的错误比特的数量也会对应增加，从而增加解码难度。
在一范例实施例中，在发生针对从第一实体单元读取的某一笔数据的解码失败(即数据中的所有错误无法被完全更正)后，存储器管理电路51可启动针对第一实体单元的重读操作。在此重读操作中，存储器管理电路51可调整下一次针对第一实体单元进行数据读取所使用的读取电压，以尝试减少下一次从第一实体单元读取的数据中的错误比特的数量。
在一范例实施例中，在读取电压的调整操作中，存储器管理电路51可基于第一读取电压读取第一实体单元，以获得一个计数值(亦称为第一计数值)。此第一计数值可反映第一实体单元中临界电压小于第一读取电压的多个存储单元的总数。以图7为例，假设第一读取电压为读取电压RV(1)，则第一计数值可反映第一实体单元中临界电压小于读取电压RV(1)的多个存储单元的总数。例如，假设第一计数值为“6000”，表示当前第一实体单元中临界电压小于读取电压RV(1)的多个存储单元的总数为“6000”。
在一范例实施例中，存储器管理电路51可根据第一计数值与一个预设值(亦称为第一预设值)之间的差值获得另一个计数值(亦称为第二计数值)。亦即，第二计数值可反映第一计数值与第一预设值之间的差值。例如，假设第一计数值与第一预设值之间的差值为“2000”，则第二计数值可为“2000”，且本发明不限于此。
在一范例实施例中，第一预设值可正相关于第一实体单元所存储的所有比特的总数。亦即，第一实体单元所存储的所有比特的总数越多，则第一预设值可越大。在一范例实施例中，第一预设值可为第一实体单元所存储的所有比特的总数的1/2。例如，假设第一实体单元所存储的所有比特的总数为“8000”，则第一预设值可为“4000”(即8000/2=4000)。此外，假设第一计数值为“6000”，则第二计数值可为“2000”(即6000-4000=2000)。
在一范例实施例中，在获得第二计数值后，存储器管理电路51可将第二计数值带入以下公式(亦称为目标公式)，以获得电压调整参数。
在目标公式中，ΔR代表电压调整参数，ΔCNT1代表第二计数值，且a与b为常数。须注意的是，a与b可根据实务需求进行设定，本发明不限制a与b的实际数值。此外，目标公式本身亦可根据实务需求调整，本发明不加以限制。
在一范例实施例中，存储器管理电路51可根据电压调整参数(例如ΔR)将第一读取电压调整为另一读取电压(亦称为第二读取电压)。尔后，第二读取电压可用于针对第一实体单元的重读操作中。例如，在获得第二读取电压后，存储器管理电路51可基于第二读取电压读取第一实体单元，以尝试在重读操作中减少下一次从第一实体单元读取的数据中的错误比特的数量。
在一范例实施例中，存储器管理电路51可判断第二计数值是否大于零。响应于第二计数值大于零，存储器管理电路51可将第一读取电压减去电压调整参数，以获得第二读取电压。以图7为例，在第二计数值大于零的情况下(表示第一读取电压右偏)，存储器管理电路51可将读取电压RV(1)(即第一读取电压)减去ΔR(即电压调整参数)，以获得读取电压RV(2)(即第二读取电压)(即RV(2)=RV(1)-ΔR)。或者，响应于第二计数值小于零(表示第一读取电压左偏)，则存储器管理电路51可将第一读取电压加上电压调整参数，以获得第二读取电压。
图8是根据本发明的范例实施例所示出的存储单元的临界电压分布的示意图。请参照图8，在一范例实施例中，在第二计数值小于零的情况下，存储器管理电路51可将读取电压RV(1)’(即第一读取电压)加上ΔR(即电压调整参数)，以获得读取电压RV(2)’(即第二读取电压)(即RV(2)’=RV(1)’+ΔR)。
在一范例实施例中，存储器管理电路51可使用不同的参数组来设定目标公式中的a与b。例如，根据不同的第二计数值(例如ΔCNT1)，存储器管理电路51可从多个候选参数组中选择不同的参数组来对目标公式中的a与b进行设定。由此，可使得通过目标公式获得的ΔR(即电压调整参数)更加准确。
在一范例实施例中，存储器管理电路51可判断第二计数值(例如ΔCNT1)是否大于另一预设值(亦称为第二预设值)。响应于第二计数值大于第二预设值，存储器管理电路51可使用第一组参数来设定目标公式中的a与b。例如，在一范例实施例中，存储器管理电路51可使用第一组参数将目标公式中的a与b分别设定为“62”与“46”。此外，响应于第二计数值不大于第二预设值，存储器管理电路51可使用第二组参数来设定目标公式中的a与b。第一组参数不同于第二组参数。例如，在一范例实施例中，存储器管理电路51可使用第二组参数将目标公式中的a与b分别设定为“24”与“17”。
在一范例实施例中，第二预设值同样可正相关于第一实体单元所存储的所有比特的总数，但第二预设值不同于第一预设值。例如，第二预设值可小于第一预设值。在一范例实施例中，第二预设值可为第一实体单元所存储的所有比特的总数的1/K。例如，K可为8或其他大于1的整数，视实务需求而定。
图9是根据本发明的范例实施例所示出的使用多段曲线来匹配第二计数值与电压调整参数之间的对应关系的示意图。请参照图9，假设曲线90反映不同的第二计数值(即ΔCNT1)与电压调整参数(即ΔR)之间实际或最佳的对应关系。
在一范例实施例中，在第二计数值的某一数值区间(亦称为第一数值区间)，存储器管理电路51可使用曲线91来模拟曲线90的一部分。此外，在第二计数值的另一数值区间(亦称为第二数值区间)，存储器管理电路51可使用曲线92来模拟曲线90的另一部分。第一数值区间与第二数值区间彼此不重叠。
在一范例实施例中，假设临界值THR为第二预设值。在第二计数值小于临界值THR(即位于第二计数值的第一数值区间)的情况下，存储器管理电路51可使用曲线91来匹配曲线90。例如，若使用前述第一组参数来设定目标公式中的a与b(例如a=“24”且b=“17”)，则在第二计数值小于临界值THR的情况下，曲线91可用以更为准确地匹配目标公式的输入(即ΔCNT1)与输出(即ΔR)之间实际或最佳的对应关系。
在一范例实施例中，在第二计数值大于临界值THR(即位于第二计数值的第二数值区间)的情况下，存储器管理电路51可使用曲线92来匹配曲线90。例如，若使用前述第二组参数来设定目标公式中的a与b(例如a=“62”且b=“46”)，则在第二计数值大于临界值THR的情况下，曲线92可用以更为准确地匹配目标公式的输入(即ΔCNT1)与输出(即ΔR)之间实际或最佳的对应关系。须注意的是，在另一范例实施例中，更多或更少的曲线亦可用来匹配曲线90，本发明不加以限制。
图10是根据本发明的范例实施例所示出的电压调整方法的流程图。请参照图10，在步骤S1001中，基于第一读取电压读取第一实体单元，以获得第一计数值，其中第一计数值反映第一实体单元中临界电压小于第一读取电压的多个存储单元的总数。在步骤S1002中，根据第一计数值与第一预设值之间的差值获得第二计数值。在步骤S1003中，将第二计数值带入目标公式，以获得电压调整参数。在步骤S1004中，根据电压调整参数将第一读取电压调整为第二读取电压。在步骤S1005中，基于第二读取电压读取第一实体单元。
然而，图10中各步骤已详细说明如上，在此便不再赘述。值得注意的是，图10中各步骤可以实作为多个程序码或是电路，本发明不加以限制。此外，图10的方法可以搭配以上范例实施例使用，也可以单独使用，本发明不加以限制。
综上所述，本发明所提出的电压调整方法、存储器存储装置及存储器控制电路单元，可通过特殊设计的方式来评估读取电压的偏移量，进而使用相对应的电压调整参数来调整读取电压，以提高往后的数据读取效率。此外，通过分段式的曲线来匹配目标公式的输入与输出之间实际或最佳的对应关系，亦可有效提高对电压调整参数的计算精准度。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (15)

1.一种电压调整方法，其特征在于，用于可复写式非易失性存储器模块，所述可复写式非易失性存储器模块包括多个实体单元，所述电压调整方法包括：
基于第一读取电压读取所述多个实体单元中的第一实体单元，以获得第一计数值，其中所述第一计数值反映所述第一实体单元中临界电压小于所述第一读取电压的多个存储单元的总数；
根据所述第一计数值与第一预设值之间的差值获得第二计数值；
将所述第二计数值带入以下公式，以获得电压调整参数，
其中ΔR代表所述电压调整参数，ΔCNT1代表所述第二计数值，且a与b为常数；
根据所述电压调整参数将所述第一读取电压调整为第二读取电压；
基于所述第二读取电压读取所述第一实体单元；
判断所述第二计数值是否大于第二预设值；
响应于所述第二计数值大于所述第二预设值，使用第一组参数来设定所述公式中的a与b；以及
响应于所述第二计数值不大于所述第二预设值，使用第二组参数来设定所述公式中的a与b，其中所述第一组参数不同于所述第二组参数。
2.根据权利要求1所述的电压调整方法，其中所述第一预设值正相关于所述第一实体单元所存储的所有比特的总数。
3.根据权利要求2所述的电压调整方法，其中所述第一预设值为所述所有比特的所述总数的1/2。
4.根据权利要求1所述的电压调整方法，其中根据所述电压调整参数将所述第一读取电压调整为所述第二读取电压的步骤包括：
响应于所述第二计数值大于零，将所述第一读取电压减去所述电压调整参数，以获得所述第二读取电压；以及
响应于所述第二计数值小于零，将所述第一读取电压加上所述电压调整参数，以获得所述第二读取电压。
5.根据权利要求1所述的电压调整方法，其中所述第二读取电压用于针对所述第一实体单元的重读操作中。
6.一种存储器存储装置，其特征在于，包括：
连接接口单元，用以连接至主机系统；
可复写式非易失性存储器模块，其包括多个实体单元；以及
存储器控制电路单元，连接至所述连接接口单元与所述可复写式非易失性存储器模块，
其中所述存储器控制电路单元用以：
基于第一读取电压读取所述多个实体单元中的第一实体单元，以获得第一计数值，其中所述第一计数值反映所述第一实体单元中临界电压小于所述第一读取电压的多个存储单元的总数；
根据所述第一计数值与第一预设值之间的差值获得第二计数值；
将所述第二计数值带入以下公式，以获得电压调整参数，
其中ΔR代表所述电压调整参数，ΔCNT1代表所述第二计数值，且a与b为常数；
根据所述电压调整参数将所述第一读取电压调整为第二读取电压；以及
基于所述第二读取电压读取所述第一实体单元；
判断所述第二计数值是否大于第二预设值；
响应于所述第二计数值大于所述第二预设值，使用第一组参数来设定所述公式中的a与b；以及
响应于所述第二计数值不大于所述第二预设值，使用第二组参数来设定所述公式中的a与b，其中所述第一组参数不同于所述第二组参数。
7.根据权利要求6所述的存储器存储装置，其中所述第一预设值正相关于所述第一实体单元所存储的所有比特的总数。
8.根据权利要求7所述的存储器存储装置，其中所述第一预设值为所述所有比特的所述总数的1/2。
9.根据权利要求6所述的存储器存储装置，其中所述存储器控制电路单元根据所述电压调整参数将所述第一读取电压调整为所述第二读取电压的操作包括：
响应于所述第二计数值大于零，将所述第一读取电压减去所述电压调整参数，以获得所述第二读取电压；以及
响应于所述第二计数值小于零，将所述第一读取电压加上所述电压调整参数，以获得所述第二读取电压。
10.根据权利要求6所述的存储器存储装置，其中所述第二读取电压用于针对所述第一实体单元的重读操作中。
11.一种存储器控制电路单元，其特征在于，用于控制可复写式非易失性存储器模块，所述可复写式非易失性存储器模块包括多个实体单元，所述存储器控制电路单元包括：
主机接口，用以连接至主机系统；
存储器接口，用以连接至所述可复写式非易失性存储器模块；以及
存储器管理电路，连接至所述主机接口与所述存储器接口，
其中所述存储器管理电路用以：
基于第一读取电压读取所述多个实体单元中的第一实体单元，以获得第一计数值，其中所述第一计数值反映所述第一实体单元中临界电压小于所述第一读取电压的多个存储单元的总数；
根据所述第一计数值与第一预设值之间的差值获得第二计数值；
将所述第二计数值带入以下公式，以获得电压调整参数，
其中ΔR代表所述电压调整参数，ΔCNT1代表所述第二计数值，且a与b为常数；
根据所述电压调整参数将所述第一读取电压调整为第二读取电压；以及
基于所述第二读取电压读取所述第一实体单元；
判断所述第二计数值是否大于第二预设值；
响应于所述第二计数值大于所述第二预设值，使用第一组参数来设定所述公式中的a与b；以及
响应于所述第二计数值不大于所述第二预设值，使用第二组参数来设定所述公式中的a与b，其中所述第一组参数不同于所述第二组参数。
12.根据权利要求11所述的存储器控制电路单元，其中所述第一预设值正相关于所述第一实体单元所存储的所有比特的总数。
13.根据权利要求12所述的存储器控制电路单元，其中所述第一预设值为所述所有比特的所述总数的1/2。
14.根据权利要求11所述的存储器控制电路单元，其中所述存储器管理电路根据所述电压调整参数将所述第一读取电压调整为所述第二读取电压的操作包括：
响应于所述第二计数值大于零，将所述第一读取电压减去所述电压调整参数，以获得所述第二读取电压；以及
响应于所述第二计数值小于零，将所述第一读取电压加上所述电压调整参数，以获得所述第二读取电压。
15.根据权利要求11所述的存储器控制电路单元，其中所述第二读取电压用于针对所述第一实体单元的重读操作中。
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