CN101740122A - 非易失性半导体存储设备 - Google Patents

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Abstract

一种非易失性半导体存储设备，包括：多个存储单元，用于基于非易失性地存储的电荷来存储数据；写单元，用于通过将电荷注入到所述存储单元中或者从所述存储单元中提取电荷，写入和擦除所述存储单元上的数据；比较器，用于将由将要被读出的被选存储单元所产生的电压与阈值相比较；读单元，用于基于所述比较器的比较结果来输出读出的数据；以及阈值更新单元，用于根据所述被选存储单元产生的电压来更新所述比较器的阈值。

Description

非易失性半导体存储设备
技术领域
这里讨论的实施例的一个方面涉及一种非易失性半导体存储设备。
背景技术
利用非易失性存储器的存储器设备(诸如USB存储器、存储卡以及固态驱动器等)正在被广泛地使用。由于这些存储器设备存储用户数据，所以对存储器设备就提出一种要求：提供长时间存储数据的可靠性。
将要存储于存储器设备中的用户数据(诸如图像、音乐和视频等)有增加的趋势。因而，要求存储器设备具有大容量。用于制造非易失性存储器的过程已经被大大地缩短了。
作为与本发明有关的传统技术，存在例如在如下专利文件中公开的这些技术。因此，日本特开专利公布No.2004-014043讨论了一种技术：非易失性半导体以低于正常写入电压的电压对存储单元晶体管(cell transistor)执行数据写入，从而以模拟方式改变存储单元晶体管的阈值。日本专利No.2509297讨论了一种技术：非易失性存储器设备检测由于存储器存储单元的浮置栅极中的电荷损失而产生的数据错误，并且通过将两个不同的读出电压(sense voltage)施加到存储器存储单元和对输出进行比较来校正该数据错误。日本特开专利公布No.2006-004534讨论了一种技术：铁电存储设备通过利用虚置存储单元(dummy cell)来生成参考电势。
发明内容
因此，本发明一个方面的目的在于在半导体存储设备中调整用于从存储单元(cell)中读出数据的阈值。
一种非易失性半导体存储设备，包括：多个存储单元，用于基于非易失性地存储的电荷来存储数据；写单元，用于通过将电荷注入到所述存储单元中或者从所述存储单元中提取电荷，写入和擦除所述存储单元上的数据；比较器，用于将由将要被读出的被选存储单元所产生的电压与阈值相比较；读单元，用于基于所述比较器的比较结果来输出读出的数据；以及阈值更新单元，用于根据所述被选存储单元产生的电压来更新所述比较器的阈值。
通过尤其是在权利要求中指出的元件和组合，将实现和获得本发明的目的和优点。
应当理解，本发明的前述概括描述和下述具体描述这两者都仅是示例性的和说明性的，而不是用于限制本发明，本发明的范围由所附的权利要求来定义。
附图说明
图1是半导体存储设备的示意图；
图2是示出利用半导体存储设备的信息处理设备的硬件配置的示意图；
图3是示出闪存的配置的方框图；
图4是示出NAND控制器的配置的方框图；
图5是示出形成NAND闪存阵列的多个存储单元的电路图；
图6是示出读出放大器/比较器电路的电路图；
图7是示出存储于NAND闪存阵列中的数据配置的示意图；
图8是示出随着重写操作次数的增加，一个存储单元的变化特性的示意图；
图9是示出随着重写操作次数的增加，该存储单元的变化特性的示意图；
图10是示出用于调整阈值的方法的整个流程的流程图；
图11是示出表示读出放大器的值的说明图；
图12是用于测量阈值上限的方法的说明图；
图13是用于测量阈值下限的方法的说明图；
图14是示出根据第二实施例的一个存储单元的变化特性的示意图；
图15是用于调整阈值的方法的说明图；
图16是用于存储用户数据和管理数据的区域的说明图；以及
图17是示出表示读出放大器的值的说明图。
具体实施方式
如前所述，非易失性存储器的存储器存储单元的写状态和擦除状态的电压电平与重写操作的次数成比例地变化。非易失性存储器具有以下特性：写状态的电压电平和擦除状态的电压电平之间的差值变小了。当缩短了用于制造非易失性存储器的过程时，这种特性变得更加引人注目。
然而，区分存储器存储单元的写状态和擦除状态的阈值是一个固定值，该固定值基于标准存储单元而被指定。
因此，当变化随着重写操作次数的增加而增加时，就可能会不能准确地区分写状态和擦除状态。这种问题会导致非易失性存储器使用寿命的终结。
将来制造过程的进步将导致用于区分写状态和擦除状态的阈值的写状态和擦除状态的电压电平的裕度(margin)减小。这一现象会导致如下问题：减小非易失性存储器的使用寿命和可靠性。
下面参照附图描述本发明的实施例。
图1是示出根据本实施例的半导体存储设备的示意图。图2是示出利用该半导体存储设备的信息处理设备的硬件配置的示意图。
如图1所示，根据第一实施例的半导体存储设备10A是所谓的固态驱动器(SSD)，该固态驱动器安装于信息处理设备1中，作为辅助存储设备。半导体存储设备10B是USB存储器，该USB存储器与信息处理设备1的USB接口相连。半导体存储设备10C是存储卡，该存储卡插入到信息处理设备1的读卡器/写卡器中，以被读出或者写入。
根据本实施例的半导体存储设备是诸如NAND闪存或NOR闪存等的非易失性存储器。然而，根据本实施例的半导体存储设备不限于此。根据本实施例的半导体存储设备可以是一种通过将存储单元电流与阈值相比较从而读出数据的存储器。在如下描述中，为了方便，将根据本实施例的半导体存储设备称为闪存模块10。
图2所示的信息处理设备1包括存储器14和CPU 13。存储器14是主存储设备，CPU 13是中央处理器。另外，信息处理设备1包括芯片组(北桥)11和BIOS 19。芯片组11与CPU 13、存储器14等进行高速信息通信，并且控制CPU 13、存储器14等。BIOS 19存储一组程序，该组程序控制与外围设备有关的基本输入输出。
而且，信息处理设备1还包括：芯片组(南桥)12、读卡器/写卡器17、USB/PCI接口18、LAN接口16以及闪存模块10。芯片组12以比与CPU 13和存储器14相对较低的速度与外围设备进行信息通信，并且控制这些外围设备。读卡器/写卡器17进行从存储卡读出和向存储卡写入的操作。USB/PCI接口18提供与USB兼容设备或PCI总线兼容设备的连接。LAN接口16提供与网关(network board)的连接，以允许与外部进行通信。闪存模块10包括作为非易失性存储器的NAND闪存30和控制该闪存的NAND控制器20。信息处理设备1不限于个人计算机。信息处理设备1可以是需要存储设备的任何设备，诸如移动电话或PDA等。
接着，下面描述根据本实施例的闪存。图3是示出根据本实施例的闪存的配置的方框图。
闪存30包括：NAND闪存阵列301、X解码器302、Y解码器303、读出放大器/比较器电路(sense amplifier/comparator circuit)304、地址寄存器/计数器305、命令寄存器306、输入/输出缓冲器307、以及控制逻辑308。
NAND闪存阵列301包括二维排列的多个存储单元。每一行的存储单元的栅极经由字线WL相连。每一列的存储单元的源极和漏极经由位线BL相连。
X解码器302选择二维排列并且形成NAND闪存阵列301的存储单元的行方向。Y解码器303选择二维排列并且形成NAND闪存阵列301的存储单元的列方向。
读出放大器/比较器电路304将由NAND闪存阵列301的每一个存储单元所保持的电压与阈值相比较，并且输出比较结果作为数字信息。
地址寄存器/计数器305指定访问NAND闪存阵列301的地址。命令寄存器306维持接收到的命令。输入/输出缓冲器307是存储区域，用于暂时存储用作主机的信息处理设备1的数据以及用于在一地址处输入和输出的数据。控制逻辑308是控制闪存30的控制器。
命令寄存器306和控制逻辑308从主机接收命令锁存使能信号、地址锁存使能信号、芯片使能信号、读使能信号、写使能信号、以及写保护信号，作为用于输入和输出的控制信号。这些信号的组合被视为命令。控制逻辑308输出准备/忙碌信号(ready/busy signal)和错误信号(error signal)。
接着，描述NAND控制器。图4是示出NAND控制器的配置的方框图。
NAND控制器20包括：主机接口单元(unit)201、控制寄存器202、缓冲器203、ECC单元204、NAND接口单元205、微处理器206、ROM 207以及RAM 208。
主机接口单元201向主机发送命令和从主机接收命令。控制寄存器202是用于保持各种参数的区域。
NAND接口单元205向NAND闪存30发送命令和从NAND闪存30接收命令。缓冲器203是用于暂时保持通过NAND接口单元205从NAND闪存中读出的命令以及通过主机接口单元从主机接收的命令的区域。
当写入数据时，ECC单元204生成ECC。当读出数据时，ECC单元204基于ECC检测数据错误并且改正该数据。
微处理器206控制整个NAND控制器20。ROM 207存储用于由微处理器206执行的处理的固件。RAM 208是微处理器206所使用的存储器。
微处理器206依照从ROM 207中读出的固件进行操作，以处理经由命令寄存器306接收到的命令。通过处理所述命令，微处理器206可用作写单元、擦除单元、读单元以及阈值更新单元。
基于接收到的命令，用作写单元的微处理器206发送访问地址寄存器/计数器305的NAND闪存30的地址。
同样地，基于接收到的命令，用作擦除单元的微处理器206发送访问地址寄存器/计数器305的NAND闪存30的地址。
基于接收到的命令，用作读单元的微处理器206发送访问地址寄存器/计数器305的NAND闪存30的地址。
用作阈值更新单元的微处理器206改变NAND闪存30的读出放大器/比较器电路304的阈值，并且从存储单元中读出数据。然后，用作阈值更新单元的微处理器206计算能够没有读出错误地被读出的阈值的上限和下限，并且确定位于所述上限和下限之间的新阈值。阈值更新单元在NAND闪存30中写入使用所确定阈值的读出放大器的标识码。
因此，当从NAND闪存30读出数据时，用作读单元的微处理器206就参考由阈值更新单元所确定的标识码，并且使用对应的信息SE-0至SE-2以被选择为能够选择性地操作读出放大器。
接着，描述形成NAND闪存阵列的多个存储单元和读出放大器/比较器电路304。图5是示出形成NAND闪存阵列的多个存储单元的电路图。图6是示出读出放大器/比较器电路的电路图。
如图5所示，在NAND闪存阵列301中，通过由Y解码器303所选择的位线BL和由X解码器302所选择的字线WL，将电压施加到存储单元的栅极和源极之间。将电子存储于被施加电压的存储单元的浮置栅极中。通过这种做法，进行数据写入。
当在NAND闪存阵列301中，通过由Y解码器303所选择的位线BL和由X解码器302所选择的字线WL，将电压施加到存储单元的栅极和漏极之间时，就会从浮置栅极除去电子。通过这种做法，进行数据擦除。
另外，在NAND闪存阵列301中，通过由Y解码器303所选择的位线BL和由X解码器302所选择的字线WL，电流(存储单元电流)在存储单元的源极和漏极之间流动。当电子存储于浮置栅极中时，位线BL的电阻就会增大。因此，存储单元电流不会流过并且该存储单元处于“0”状态。当电压没有存储于浮置栅极中时，位线BL的电阻不变。因此，存储单元电流流过并且该存储单元处于“1”状态。通过这种做法，进行数据读出。
由于位线和字线以多个存储单元为单位连接，所以NAND闪存阵列301以存储单元组为单位进行写、读和擦除数据。每一个存储单元组由共享一条线的多个存储单元组成。
如图6所示，与NAND闪存阵列301相连的读出放大器/比较器电路304包括多个读出放大器SA0至SA7、参考存储单元RC0至RC7、以及一比较器CC。每一个读出放大器SA0至SA7将由存储单元所保持的电压与阈值相比较。
由存储单元在浮置栅极中保持的电压与在源极和漏极之间流动的存储单元电流成比例。在本实施例中，预定参考电流在与各自的读出放大器SA0至SA7相连接的参考存储单元RC0至RC7中流动。当与参考电流相同的存储单元电流流动时，由存储单元所保持的电压被当作阈值。
读出放大器SA0至SA7将在存储单元中流动的存储单元电流与参考电流相比较，并且输出电压与阈值比较的结果，其中所述电压是通过将电荷注入到存储单元中或者从存储单元中提取电荷而在位线BL上产生的。用于通过读出放大器SA0至SA7进行比较的参考电流或者阈值是不同的。控制逻辑(阈值更新单元)选择性地操作读出放大器SA0至SA7中的任何一个，以调整阈值，如稍后所述。
比较器电路CC将读出放大器SA0至SA7的输出(比较结果)转换成数字数据。当通过将电荷注入到存储单元中或者从存储单元中提取电荷在位线BL上产生的电压高于阈值时，比较器电路CC就输出“0”。当通过将电荷注入到存储单元中或者从存储单元中提取电荷在位线BL上产生的电压低于阈值时，比较器电路CC就输出“1”。
接着，描述存储于NAND闪存阵列中的数据的配置。图7是示出存储于NAND闪存阵列中的数据配置的示意图。
如图7所示，从NAND闪存30中读出或者向NAND闪存30写入的数据以扇区为单位存储于数据域(data field)中。备用区(spare)，作为与各个扇区相对应的属性信息，存储于备用域(spare field)中。扇区A至D和与扇区A至D相对应的备用区A′至D′组成区块(block)。数据以区块为单位被擦除。在与各自扇区相对应的每一个备用区中，写入LSN(逻辑扇区号)、DV(数据有效性)、BBI(坏区块信息)、ECC(数据域的纠错代码)、ECCS(备用域的纠错代码)、以及标识码SE-0至SE-2。LSN是表示对应的扇区号的数据。DV是用于有效性检验的数据。BBI表示由于存储单元恶化而不能写入数据的有缺陷的区块。ECC是扇区的纠错代码。ECCS是备用区的纠错代码。标识码SE-0至SE-2表示由阈值更新单元所选择的读出放大器。
接着，参照图8至图13描述借助阈值更新单元调整阈值的方法。
图8是示出随着NAND闪存阵列301的重写操作次数的增加，存储单元的变化特性的曲线图。在图8的曲线图中，横坐标表示通过将电荷注入到存储单元中或者从存储单元中提取电荷在位线BL上产生的电压，纵坐标表示重写操作的次数。实线PL表示处于写状态中的存储单元的变化特性。实线EL表示处于擦除状态中的存储单元的变化特性。由于在存储单元之间存在变化，所以两条较高和较低的实线PL表示变化的范围，两条较高和较低的实线EL也表示变化的范围。虚线SH0至SH7分别表示用于通过读出放大器SA0至SA7进行比较的阈值SH0至SH7。即，读出放大器SAn使用阈值SHn进行比较，其中n是介于0和7之间的自然数。
如图8所示，在写状态中通过将电荷注入到存储单元中在位线BL上产生的电压电平和在擦除状态中通过从存储单元中提取电荷在位线BL上产生的电压电平，与NAND闪存阵列301的重写操作次数成比例地改变。另外，NAND闪存阵列301具有如下一种特性：在写状态中由存储单元保持的电压电平和在擦除状态中由存储单元保持的电压电平之间的差值变小了。
例如，如图9所示，当阈值固定在SH3时，在擦除状态通过从存储单元中提取电荷在位线BL上产生的电压在重写操作次数超过12N的点附近超过了阈值。因此，可能无法准确读出数据，从而导致闪存模块10使用寿命的终结。
因此，根据本实施例的闪存模块10在预定的时刻调整阈值。
图10是示出阈值调整方法的整个流程的流程图。阈值更新单元使写单元将数据写入到存储单元中。然后，阈值更新单元在使读出放大器/比较器电路304改变阈值的同时，使读单元从处于写状态的存储单元中读出数据，从而计算不会引起错误的阈值界限pSH(S1)。
另外，阈值更新单元使擦除单元擦除存储于存储单元中的数据。阈值更新单元在使读出放大器/比较器电路304改变阈值的同时，使读单元读出处于写状态的存储单元的阈值，从而计算不会引起错误的阈值界限eSH(S2)。
接着，阈值更新单元计算处于写状态中的存储单元的阈值界限pSH和处于擦除状态中的存储单元的阈值界限eSH之间的中间值tSH(S3)。例如，利用与每一个阈值SHn有关的值n，根据如下公式1计算中间值tSH。
tSH＝(pSH+eSH)/2        (公式1)
在本实施例中，因为与每一个阈值SHn有关的值n由自然数来表示，所以将在S3中计算的中间值tSH四舍五入(round up)并且确定为新的阈值(S4)。
然后，阈值更新单元选择使用在S4中确定的阈值的读出放大器用于比较。阈值更新单元将表示所选择的读出放大器的值写入图7所示的备用域SE-0至SE-2，以更新用于比较的阈值(S5)。
在本实施例中，如图11所示，当选择读出放大器SA0时，写入备用域SE-0至SE-2的值表示0、0、0。当选择读出放大器SA1时，写入备用域SE-0至SE-2的值表示0、0、1。当选择读出放大器SA2时，写入备用域SE-0至SE-2的值表示0、1、0。
例如，当NAND闪存阵列301的重写操作次数是0N(0次)并且应用图10所示的方法时，根据图8所示的变化特性，写状态中的存储单元的阈值上限为SH5，擦除状态中的存储单元的阈值下限为SH0。因此，tSA＝(5+0)/2＝2.5，并且确定了阈值SH3。选择使用阈值SH3的读出放大器SA3，并且将值0、1、1写入到备用域SE-0至SE-2。
当NAND闪存阵列301的重写操作次数是8N并且应用图10所示的方法时，根据图8所示的变化特性，写状态中的存储单元的阈值上限为SH6，擦除状态中的存储单元的阈值下限为SH1。因此，tSA＝(6+1)/2＝3.5，并且确定了阈值SH4。选择使用阈值SH4的读出放大器SA4，并且将备用域SE-0至SE-2更新为1、0、0。同样地，当重写操作次数是12万次时，确定阈值RC5。微处理器206读出备用域中被更新的标识码SE-0至SE-2，并且选择性地使读出放大器操作。因而，即使重写操作次数超过12N，也会将阈值更新为SH5。因此，在擦除状态中由存储单元保持的电压没有超过阈值。
当重写操作次数达到预定次数后，可以进行如图10所示的阈值调整。另外，还可以在任意时刻进行阈值调整。例如，可以对每一次重写操作，或者依据供能(energization)(依据NAND控制器20的启动)，或者当通过ECC代码检测到读出错误时，或者当进行格式化时等等，来进行阈值调整。
图12是用于测量图10所示的S1中的阈值上限的方法的详细说明图。
阈值更新单元首先将阈值设置成最大值SH7(S21)并且使读单元读出存储单元(S22)。
阈值更新单元确定读出结果是否是错误(S23)。当读出结果不是错误(S23、否)并且阈值没有达到SH0(S24、否)时，阈值更新单元将阈值减小一级(one step)(S25)并且过程返回到S22的读出。
阈值更新单元减小阈值并且重复读出，阈值达到了界限。然后，当读出结果是错误(S23、是)时，阈值更新单元确定阈值是否是SH7(S26)。当阈值是SH7时并且读出结果是错误时，则由于存储单元故障等原因，阈值超过了界限。因此，阈值更新单元就通知微处理器206该读出错误(S27)。
另一方面，当阈值不是SH7时，阈值更新单元确定阈值是更高一级的阈值(S28)。例如，当在阈值最大为SH1的情况下没有发生错误并且在阈值为SH0的情况下发生读出错误时，阈值更新单元就确定阈值是比SH0高一级的SH1。
当即使在阈值为SH0的情况下也没有发生读出错误时，阈值更新单元确定阈值是SH0(S24)。
图13是图10所示的S2中用于测量阈值下限的方法的详细说明图。
阈值更新单元首先将阈值设置成最小值RC0(S31)并且使读单元读出存储单元(S32)。
阈值更新单元确定读出结果是否是错误(S33)。当读出结果不是错误(S33、否)并且阈值没有达到SH7(S34、否)时，阈值更新单元将阈值增大一级(S35)并且过程返回到S32的读出。
阈值更新单元增大阈值并且重复读出，阈值达到了界限。然后，当读出结果是错误(S33、是)时，阈值更新单元确定阈值是否是SH0(S36)。当阈值是SH0时并且读出结果是错误时，则由于存储单元故障等原因，阈值超过了界限。因此，阈值更新单元就通知微处理器206该读出错误(S37)。
另一方面，当S36中阈值不是SH0时，阈值更新单元就确定阈值是更低一级的阈值(S38)。例如，当在阈值最大为SH6的情况下没有发生错误并且在阈值为SH7的情况下发生读出错误时，阈值更新单元确定阈值是比SH7低一级的SH6。
当即使在阈值为SH7的情况下也没有发生读出错误时，阈值更新单元确定阈值是SH7(S34)。
如上所述，根据本实施例，依照存储单元的变化特性将阈值调整到介于上限pSH和下限eSH之间的中间值。因此，可以增加闪存10的使用寿命，并且可以增加用于存储单元电压与阈值间比较的裕度。因而，可以提高可靠性。
在存储单元的变化特性中，随着重写操作次数的增加，由存储单元所保持的电压会变得更高。在图10的S4中通过将阈值四舍五入到比中间值更高的一个值，还可以进一步增加闪存10的使用寿命。而且，在本实施例中，在图10的S3中计算出来的中间值是上限和下限总和的一半。本实施例并不局限于此。可以将中间值设置成上限和下限总和的任何比率，诸如1/1.5或2/3。
第一实施例描述了一个存储单元中存储1位数据的情况。第二实施例是一个存储单元中存储多个值的数据的实例。
图14是示出根据第二实施例的存储单元的变化特性的示意图。图15是用于调整阈值的方法的说明图。图16是用于存储用户数据和管理数据的区域的说明图。其它配置与第一实施例相同，因此不再描述。
在本实施例中，一个存储单元存储2位数据。即，以四个电平00、01、10和11写入浮置栅极的电荷状态。因而，将一个存储单元的存储单元电流与三个阈值相比较，将其确定为所述电平中的任一个，并读出数据。
在图14的曲线图中，纵坐标表示通过将电荷注入到存储单元的浮置栅极中或者从存储单元的浮置栅极中提取电荷在位线BL上产生的电压，横坐标表示重写操作的次数。实线00L表示写入数据00的存储单元的变化特性。实线01L表示写入数据01的存储单元的变化特性。实线10L表示写入数据10的存储单元的变化特性。
实线11L表示存储数据11的存储单元的变化特性，也就是，处于擦除状态的存储单元的变化特性。由于在存储单元之间存在变化，所以两个较高和较低的实线00L至11L表示变化的范围。虚线SH0至SH7分别表示通过读出放大器SA0至SA7用于进行比较的阈值SH0至SH7。即，读出放大器SAn使用阈值SHn进行比较。
如图15所示，根据第二实施例的阈值调整单元使写单元将要写入到存储单元中的值00、01、10之中、也就是将除了擦除状态之外的值之中的指定值DA写入到存储单元中(S40)。在本实施例中，首先写入最大值00。
接着，阈值调整单元顺序地选择读出放大器SA0至SA7。阈值调整单元在改变阈值的同时，使用读单元读出写入DA的存储单元的数据。然后，阈值调整单元计算不会引起错误的阈值上限pSH(S41)。
另外，阈值更新单元将电压电平比S40中写入的值低一级的值(也就是，DA+1)写入到存储单元中。阈值更新单元使读单元读出处于擦除状态中的存储单元的阈值，同时使读出放大器/比较器电路304改变该阈值。然后，阈值更新单元计算不会引起错误的阈值下限eSH(S42)。例如，当S40中写入的值是00时，写入值01。
接着，阈值更新单元计算介于阈值上限pSH和阈值下限eSH之间的中间值tSH(S43)。例如，利用与每一个阈值SHn有关的值n，根据如下公式1计算中间值tSH。
tSH＝(pSH+eSH)/2       (公式1)
在第二实施例中，因为与每一个阈值SHn有关的值n由自然数来表示，所以将在S43中计算的中间值tSH四舍五入并且确定为新的阈值(S44)。例如，当pSH是6并且eSH是6时，tSH＝6，并将阈值确定成SH6。
然后，阈值更新单元选择使用在S43中确定的阈值的读出放大器用于比较。阈值更新单元将表示所选择的读出放大器的值写入图16所示的备用域中，以更新用于比较的阈值(S45)。例如，如图17所示，当将SH5确定为阈值(该阈值确定值是00还是01)时，与利用SH5的读出放大器SA5相对应的值10被写入到SE-1和SE-2。
在图17中，SE-0和SE-1是表示确定写入到存储单元中的值是00还是01的读出放大器的值。SE-2和SE-3是表示确定写入到存储单元中的值是01还是10的读出放大器的值。SE-4和SE-5是表示确定写入到存储单元中的值是10还是11的读出放大器的值。例如，当操作SA6、SA3、SA0时，SE-0至SE-5是1、0、1、0、0、0。
然后，选择挨着(next to)S40中写入的值DA的值(S46)。重复S40至S46直到值DA变成最后的值为止(S47)。即，在S40中将值00写入。之后，当过程返回到S40时，写入值01。然后，在S40中将值01写入。当过程返回到S40时，写入值10。当在S40中将值10写入时，在S42中存储单元的数据被擦除单元擦除，也就是，存储单元处于存储值11(比值10高一级)的状态。
在S46中，将DA向上计数(count up)。当DA是11时，结束过程。
如上所述，根据第二实施例，即使在一个存储单元中存储多个值的数据，也可以调整阈值，并且可以增加闪存模块10的使用寿命。
根据第一实施例的电路配置(诸如读出放大器/比较气电路304等)与根据第二实施例的电路配置相同。因而，通过借助固件的转换控制操作(诸如数据写入和数据读出)，可以转换在一个存储单元中写入1位数据和在一个存储单元中写入多个值的数据。
例如，表示MLC的标记或表示SLC的标记存储于NAND控制器20的ROM 207中，微处理器206参考该标记。当标记表示SLC时，进行第一实施例的控制。当标记表示MLC时，进行第二实施例的控制。
可以为每一个扇区转换MLC和SLC。例如，在第二实施例中值SE-0和SE-1没有变成1。当使用SLC时，将值1写入第6个字节和第7个字节。微处理器206参考备用域的第6个字节和第7个字节。当第6个字节和第7个字节中的值是1时，进行第一实施例的控制。当第6个字节和第7个字节中的值是除了值1之外的其它值时，进行第二实施例的控制。
因此，可以将同一闪存模块10转换成提供高可靠性的SLC和能够增加容量的MLC，并且使用该闪存模块10。
本发明不限于前述所示的实例并且在不脱离本发明主旨的范围内可以对本发明进行各种改进。
例如，通过设置于闪存模块10中的微处理器206，可以进行如图10和图15所示的阈值调整方法。本发明不限于此。通过信息处理设备1的CPU也可以进行如图10和图15所示的阈值调整方法。
另外，本发明还可以是如下附加配置。可以将这些元件进行最大可能程度的组合。
此处叙述的全部实例和条件性语言都是作为教导目的，用于帮助读者理解由发明人所贡献的实施例和概念，从而深化本领域，并且是用于解释而不是用于限制这些明确叙述的实例和条件，说明书中的这些实例的组织也不涉及对本实施例的优势和劣势的展示。尽管已经详细地描述了本发明的实施例，但是应当理解，在不脱离本发明的精神和范围的情况下，可对本发明进行各种变化、替换和更改。

Claims (15)

1.一种非易失性半导体存储设备，包括：
多个存储单元，用于基于非易失性地存储的电荷来存储数据；
写单元，用于通过将电荷注入到所述存储单元中或者从所述存储单元中提取电荷，来写入和擦除所述存储单元上的数据；
比较器，用于将由要被读出的被选存储单元所产生的电压与阈值相比较；
读单元，用于基于所述比较器的比较结果来输出读出的数据；以及
阈值更新单元，用于根据所述被选存储单元产生的电压来更新所述比较器的阈值。
2.根据权利要求1所述的非易失性半导体存储设备，进一步包括包含多个比较器的阈值；
其中，所述阈值更新单元选择性地使用所述多个比较器，并且通过改变所述比较器来改变用于比较的阈值。
3.根据权利要求1所述的非易失性半导体存储设备，其中，所述存储单元写入两个值，所述两个值为所述存储单元上的写状态和擦除状态，并且所述阈值更新单元计算在没有任何读出错误地向所述存储单元上写入数据的状态下所述阈值的上限，计算在没有任何读出错误地向所述存储单元上写入数据的状态下所述阈值的下限，并且确定介于所述上限和所述下限之间的阈值。
4.根据权利要求2所述的非易失性半导体存储设备，其中，所述存储单元写入两个值，所述两个值为所述存储单元上的写状态和擦除状态，并且所述阈值更新单元计算在没有任何读出错误地向所述存储单元上写入数据的状态下所述阈值的上限，计算在没有任何读出错误地向所述存储单元上写入数据的状态下所述阈值的下限，并且确定介于所述上限和所述下限之间的中间值上方的最接近的阈值。
5.根据权利要求1所述的非易失性半导体存储设备，其中，所述存储单元存储多个值，并且所述阈值更新单元计算在没有任何读出错误地向所述存储单元上写入指定值的状态下所述阈值的上限，计算在没有任何读出错误地向所述存储单元上写入所述指定值的状态下所述阈值的下限，并且确定介于所述上限和所述下限之间的与所述指定值相对应的阈值。
6.一种控制器，包括：
写单元，用于通过将电荷注入到存储单元中或者从存储单元中提取电荷，来写入和擦除多个存储单元上的数据，所述存储单元基于非易失性地存储的电荷来存储数据；
读单元，用于基于比较器的比较结果来输出读出的数据，所述比较器将由要被读出的被选存储单元所产生的电压与阈值相比较；以及
阈值更新单元，用于基于要被读出的数据与所述阈值的读出错误结果来确定所述阈值，所述阈值被更新，并且所述阈值更新单元用于更新所述比较器使用的阈值。
7.根据权利要求6所述的控制器，其中，所述阈值选择性地使用包括不同阈值的多个比较器，并且所述阈值更新单元通过改变所述比较器来改变用于比较的阈值。
8.根据权利要求6所述的控制器，其中，所述存储单元写入两个值，所述两个值为所述存储单元上的写状态和擦除状态，并且所述阈值更新单元计算在没有任何读出错误地向所述存储单元上写入数据的状态下所述阈值的上限，计算在没有任何读出错误地向所述存储单元上写入数据的状态下所述阈值的下限，并且确定介于所述上限和所述下限之间的阈值。
9.根据权利要求7所述的控制器，其中，所述存储单元写入两个值，所述两个值为所述存储单元上的写状态和擦除状态，并且所述阈值更新单元计算在没有任何读出错误地向所述存储单元上写入数据的状态下所述阈值的上限，计算在没有任何读出错误地向所述存储单元上写入数据的状态下所述阈值的下限，并且确定介于所述上限和所述下限之间的中间值上方的最接近的阈值。
10.根据权利要求6所述的控制器，其中，所述存储单元存储多个值，并且所述阈值更新单元计算在没有任何读出错误地向所述存储单元上写入指定值的状态下所述阈值的上限，计算在没有任何读出错误地向所述存储单元上写入所述指定值的状态下所述阈值的下限，并且确定介于所述上限和所述下限之间的与所述指定值相对应的阈值。
11.一种通过使用控制器执行的阈值调整方法，包括如下步骤：
通过将电荷注入到存储单元中或者从存储单元中提取电荷，在多个存储单元上写入和擦除数据，所述存储单元基于非易失性地存储的电荷来存储数据；
基于比较器的比较结果输出读出的数据，所述比较器将由要被读出的被选存储单元所产生的电压与阈值相比较；以及
基于要被读出的数据与所述阈值的读出错误结果来确定所述阈值，所述阈值被更新，并且更新所述比较器使用的阈值。
12.根据权利要求11所述的方法，进一步包括如下步骤：
选择性地使用所述多个比较器；以及
通过改变所述比较器来改变用于比较的阈值。
13.根据权利要求11所述的方法，进一步包括如下步骤：
向所述存储单元上写入两个值，所述两个值为所述存储单元上的写状态和擦除状态；
计算在没有任何读出错误地向所述存储单元上写入数据的状态下所述阈值的上限；
计算在没有任何读出错误地向所述存储单元上写入数据的状态下所述阈值的下限；以及
确定介于所述上限和所述下限之间的阈值。
14.根据权利要求12所述的方法，进一步包括如下步骤：
向所述存储单元上写入两个值，所述两个值为所述存储单元上的写状态和擦除状态；
计算在没有任何读出错误地向所述存储单元上写入数据的状态下所述阈值的上限；
计算在没有任何读出错误地向所述存储单元上写入数据的状态下所述阈值的下限；以及
确定介于所述上限和所述下限之间的阈值。
15.根据权利要求12所述的方法，进一步包括如下步骤：
在所述存储单元上存储多个值；
计算在没有任何读出错误地向所述存储单元上写入指定值的状态下所述阈值的上限；
计算在没有任何读出错误地向所述存储单元上写入所述指定值的状态下所述阈值的下限；以及
确定介于所述上限和所述下限之间的与所述指定值相对应的阈值。
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