JP2006134536A - 不揮発性半導体記憶装置およびその読み出し方法 - Google Patents

Abstract

【課題】 製造工程での特性ばらつきや使用時の特性変動があっても、高い精度でデータを読み出せる不揮発性半導体記憶装置を提供する。
【解決手段】 リファレンスセル２０２として、メモリセルと同じ構造を有する第１および第２のセル５０、５２を設ける。第１のセル５０のメモリセル電流ＩＲＥＦ１は、消去後のメモリセル電流の最小値に設定され、第２のセル５２のメモリセル電流ＩＲＥＦ２は、書き込み後のメモリセル電流の最大値に設定される。読み出し回路２０６は、メモリセル電流Ｉｃｅｌｌと電流（ＩＲＥＦ１＋ＩＲＥＦ２）／２とを比較し、比較結果を出力する。第１および第２のセル５０、５２に代えて、消去ベリファイおよび書き込みベリファイ時に使用される電流源を使用してもよい。
【選択図】 図８

Description

本発明は、不揮発性半導体記憶装置に関し、より特定的には、不揮発性半導体記憶装置の読み出し方法、リファレンスセルの状態設定方法、および、不揮発性半導体記憶装置の読み出し回路に関する。

不揮発性半導体記憶装置は、電源切断後もデータを保持できるという特性を有するので、情報システムや通信システムなどに広く利用されている。フラッシュＥＥＰＲＯＭは、不揮発性半導体記憶装置の一種であり、チップ全体あるいは所定のブロック単位でのみデータを消去できるように構成されている。フラッシュＥＥＰＲＯＭはメモリセルサイズが小さく低コストであるという特徴を有するので、その需要は急速に拡大している。

２値フラッシュＥＥＰＲＯＭは、メモリセルトランジスタのしきい値を制御することにより、１つのメモリセルで１ビットのデータを記憶する。より詳細には、メモリセルトランジスタのしきい値は、データ「０」が記憶されている場合のメモリセル電流と、データ「１」が記憶されている場合のメモリセル電流とを区別できるように、異なる状態に制御される。また、データ「０」が記憶されている場合のメモリセル電流とデータ「１」が記憶されている場合のメモリセル電流との中間の電流値が、読み出し用リファレンスとして予め設定され、読み出し時のメモリセル電流と予め設定された読み出し用リファレンスとを比較することにより、読み出されたデータが「０」か「１」かが判定される。

図２８は、２値フラッシュＥＥＰＲＯＭにおけるメモリセル電流の分布を示す図である。２値フラッシュＥＥＰＲＯＭでは、各メモリセルは２つの状態（以下、第１状態および第２状態という）のうちのいずれかに設定され、第１状態に設定された場合のメモリセル電流と第２状態に設定された場合のメモリセル電流とは、それぞれ、所定値を中心として２つの範囲に分布する。読み出し用リファレンスＩＲは、２つのメモリセル電流の分布が重ならない範囲（図２８では範囲ＩＷ；以下、読み出しウインドウという）内のどこかに、例えば、読み出しウインドウの中央に設定される。読み出し時にはメモリセル電流と読み出し用リファレンスＩＲとが比較され、前者のほうが小さい場合には読み出されたデータは「１」と判定され、それ以外の場合には読み出されたデータは「０」と判定される。

上記の方法で読み出しを行う場合、読み出し用リファレンスは、読み出しウインドウの中央に精度良く設定することが望ましい。ところが、読み出し用リファレンスは、第１状態に設定された場合のメモリセル電流とも、第２状態に設定された場合のメモリセル電流とも異なるので、読み出し用リファレンスを何らかの方法で発生させる必要がある。読み出し用リファレンスを発生させるには、基準電圧発生回路で発生した電圧に基づく方法や、通常のメモリセルとはサイズあるいは構造が異なるトランジスタを用いる方法や、通常のメモリセルと同じトランジスタを用いて構成されたメモリセルに対して、通常のメモリセルとは異なる書き込みを行う方法などが用いられる。しかしながら、これらいずれの方法を用いても、読み出し用リファレンスＩＲを所望の値に高い精度で設定することは困難である。そこで、読み出しウインドウの幅を広げるために、例えば、書き込みメモリセルのしきい値を高く設定するなどの対策が採られている。

以上に述べた従来の読み出し用リファレンスを用いた読み出し方法では、メモリセルの製造工程における特性ばらつき、メモリセルと読み出し用リファレンス発生回路との間の特性差（電圧特性や温度特性の差）、メモリセルの特性の経年変化（書き換え回数や累積動作時間に依存した特性変動）などを考慮して、各状態に設定された場合のメモリセル電流と読み出し用リファレンスとの間に十分なマージンを設定する必要がある。このため低電圧動作を実現するためには、読み出し時にメモリセルのコントロールゲートに電源電圧よりも高い電圧を与える昇圧回路が必要となる。しかしながら、昇圧回路を設けると動作電流が増大する。

特許文献１には、本願発明者による、上記課題を解決する１つの方法が開示されている。この方法では、図２９に示すように、第１状態に設定された場合のメモリセル電流の平均値が第１の読み出し用リファレンスＲＥＦ１として、第２状態に設定された場合のメモリセル電流の平均値が第２の読み出し用リファレンスＲＥＦ２として使用される。読み出し時には、メモリセル電流と第１の読み出し用リファレンスＲＥＦ１との一致度、および、メモリセル電流と第２の読み出し用リファレンスＲＥＦ２との一致度が算出され、いずれの一致度が高いかにより、読み出されたデータが「０」か「１」かが判定される。

このように各状態に設定された場合のメモリセル電流の平均値を読み出し用リファレンスとして使用することにより、メモリセルの製造工程における特性ばらつきや実動作環境における特性変動がある場合でも、読み出し用リファレンスはメモリセルの特性に追随し変化する。したがって、データを高い精度で読み出すことができるとともに、読み出し用リファレンスの設定マージンおよび特性変動マージンを小さくすることができる。

また、特許文献１には、メモリセルに対する書き換えを行うときに、読み出し用リファレンスを発生させるメモリセルに対しても書き換えを行う半導体記憶装置が開示されている。この半導体記憶装置では、書き換えによってメモリセルの特性が変動すると、これに連動して読み出し用リファレンスも変動する。したがって、メモリセルの製造工程における特性ばらつきや、通常のメモリセルと読み出し用リファレンスを発生させるメモリセルとの間の特性差や、メモリセルの特性の経年変化などがある場合でも、データを安定的に読み出すことができる。
特開２００１−６７８８７号公報

フラッシュＥＥＰＲＯＭに含まれるメモリセルの状態は、消去および書き込みによって変化する。フラッシュＥＥＰＲＯＭに含まれるメモリセルの消去特性および書き込み特性には、メモリセルの製造工程におけるばらつきやメモリセルアレイ内での電源電圧のばらつきなどに起因して、ばらつきが生じる。また、メモリセルトランジスタの相互コンダクタンスもばらつくので、メモリセルトランジスタのしきい値が同じでも、メモリセル電流にはばらつきが生じる。

フラッシュＥＥＰＲＯＭに対する消去処理は、メモリセルアレイ全体、あるいは、メモリセルアレイ全体を複数に分割したブロックを消去単位として実行される。この際、消去単位内のすべてのメモリセルが消去ベリファイをパスするまで、消去単位内のすべてのメモリセルに対して均等に消去処理が行われる。したがって、消去単位内のメモリセルの消去特性にばらつきがあれば、消去後のメモリセルトランジスタのしきい値にもばらつきが生じる。

これに対して、フラッシュＥＥＰＲＯＭに対する書き込み処理は、ページまたはワードと呼ばれる数ビット〜数Ｋビットの単位で実行される。この際、メモリセルごとに書き込みベリファイが行われ、メモリセルへの書き込みはビット単位で制御される。このため、消去後のメモリセル電流は、書き込み後のメモリセル電流よりも広い範囲に分布する（図３０を参照）。したがって、書き込み後のメモリセル電流の平均値を第１の読み出し用リファレンスＲＥＦ１とし、消去後のメモリセル電流の平均値を第２の読み出し用リファレンスＲＥＦ２とした場合、両者の平均値（ＲＥＦ１＋ＲＥＦ２）／２は、読み出しウインドウの中央に位置しない。よって、各状態に設定された場合のメモリセル電流の平均値を読み出し用リファレンスとして使用することは、必ずしも最適な読み出し条件を与えることにはならない。

それ故に、本発明は、従来の不揮発性半導体記憶装置に比べて、読み出し用リファレンスをより高い精度で設定し、データをより高い精度で読み出すことができる不揮発性半導体記憶装置を提供することを目的とする。

第１の発明は、複数のメモリセルを備えた不揮発性半導体記憶装置において、少なくとも２つの状態のうちのいずれかに設定されたメモリセルからデータを読み出す方法であって、読み出し対象のメモリセルの読み出し電流を第１の電流として求めるステップと、メモリセルの消去ベリファイ時に使用される第１のベリファイ用リファレンス電流とメモリセルの書き込みベリファイ時に使用される第２のベリファイ用リファレンス電流とに基づく第２の電流を求めるステップと、第１の電流と第２の電流との間に所定の大小関係が成立するか否かにより、読み出し対象のメモリセルに記憶されているデータを求めるステップとを備える。

この場合、第２の電流を求めるステップは、第２の電流として、第１のベリファイ用リファレンス電流と第２のベリファイ用リファレンス電流とを合わせた電流を求め、データを求めるステップは、第１の電流と第２の電流の半分とを（あるいは、第１の電流の２倍と第２の電流とを）比較してもよい。

第２の発明は、複数のメモリセルを備えた不揮発性半導体記憶装置の読み出し回路であって、メモリセルの消去ベリファイ時に使用される第１のベリファイ用リファレンス電流を発生させる第１の電流発生回路と、メモリセルの書き込みベリファイ時に使用される第２のベリファイ用リファレンス電流を発生させる第２の電流発生回路と、読み出し対象のメモリセルに読み出し電流を第１の電流として供給する第１の電流供給回路と、第１のベリファイ用リファレンス電流と第２のベリファイ用リファレンス電流とに基づく第２の電流を供給する第２の電流供給回路と、第１の電流と第２の電流との間に所定の大小関係が成立するか否かにより、読み出し対象のメモリセルに記憶されているデータを求める比較部とを備える。

この場合、第２の電流供給回路は、第２の電流として、第１のベリファイ用リファレンス電流と第２のベリファイ用リファレンス電流とを合わせた電流を供給し、比較部は、第１の電流に応じた第３の電流を供給する第３の電流供給回路と、第２の電流に応じた第４の電流を供給する第４の電流供給回路と、第３の電流と第４の電流とを比較する比較回路とを備えていてもよい。より好ましくは、第３の電流は第１の電流と同量で、第４の電流は第２の電流の半分であってもよく、あるいは、第３の電流は第１の電流の２倍で、第４の電流は第２の電流と同量であってもよい。

第３の発明は、複数のメモリセルと複数のリファレンスセルとを備えた不揮発性半導体記憶装置において、少なくとも２つの状態のうちのいずれかに設定されたメモリセルからデータを読み出す方法であって、第１のリファレンスセルは、読み出し電流が第１の状態に設定されたメモリセルの読み出し電流の最大値または最小値に一致するように設定され、かつ、第２のリファレンスセルは、読み出し電流が第２の状態に設定されたメモリセルの読み出し電流の最大値または最小値に一致するように設定されており、読み出し対象のメモリセルの読み出し電流を第１の電流として求めるステップと、第１のリファレンスセルの読み出し電流と第２のリファレンスセルの読み出し電流とに基づく第２の電流を求めるステップと、第１の電流と第２の電流との間に所定の大小関係が成立するか否かにより、読み出し対象のメモリセルに記憶されているデータを求めるステップとを備える。

この場合、第２の電流を求めるステップは、第２の電流として、第１のリファレンスセルの読み出し電流と第２のリファレンスセルの読み出し電流とを合わせた電流を求め、データを求めるステップは、第１の電流と第２の電流の半分とを（あるいは、第１の電流の２倍と第２の電流とを）比較してもよい。

第４の発明は、複数のメモリセルと複数のリファレンスセルとを備えた不揮発性半導体記憶装置において、少なくとも３つの状態のうちのいずれかに設定されたメモリセルからデータを読み出す方法であって、第１のリファレンスセルは、読み出し電流が第１の状態に設定されたメモリセルの読み出し電流の最大値または最小値に一致するように設定され、第２のリファレンスセルは、読み出し電流が第２の状態に設定されたメモリセルの読み出し電流の最大値または最小値に一致するように設定され、かつ、残余のリファレンスセルは、読み出し電流が所定値に一致するように設定されており、読み出し対象のメモリセルの読み出し電流を第１の電流として求めるステップと、第１のリファレンスセルの読み出し電流と第２のリファレンスセルの読み出し電流とに基づく第２の電流を求めるステップと、第１のリファレンスセル以外の２つのリファレンスセルの読み出し電流に基づく第３の電流を求めるステップと、第１の電流と第２の電流との間に所定の大小関係が成立するか否かにより、第１の比較結果を求めるステップと、第１の電流と第３の電流との間に所定の大小関係が成立するか否かにより、第２の比較結果を求めるステップと、第１の比較結果と第２の比較結果とに基づき、読み出し対象のメモリセルに記憶されているデータを求めるステップとを備える。

この場合、不揮発性半導体記憶装置は、少なくとも４つのリファレンスセルを備え、第３のリファレンスセルは、読み出し電流が第２の状態に設定されたメモリセルの読み出し電流の最大値または最小値（あるいは代表値）に一致するように設定され、かつ、第４のリファレンスセルは、読み出し電流が第３の状態に設定されたメモリセルの読み出し電流の最大値または最小値（あるいは代表値）に一致するように設定されており、第２の電流を求めるステップは、第２の電流として、第１のリファレンスセルの読み出し電流と第２のリファレンスセルの読み出し電流とを合わせた電流を求め、第３の電流を求めるステップは、第３の電流として、第３のリファレンスセルの読み出し電流と第４のリファレンスセルの読み出し電流とを合わせた電流を求めてもよい。

あるいは、不揮発性半導体記憶装置は、少なくとも３つのリファレンスセルを備え、第３のリファレンスセルは、読み出し電流が第３の状態に設定されたメモリセルの読み出し電流の最大値または最小値に一致するように設定されており、第２の電流を求めるステップは、第２の電流として、第１のリファレンスセルの読み出し電流と第２のリファレンスセルの読み出し電流とを合わせた電流を求め、第３の電流を求めるステップは、第３の電流として、第２のリファレンスセルの読み出し電流と第３のリファレンスセルの読み出し電流とを合わせた電流を求めてもよい。

あるいは、第１の比較結果を求めるステップは、第１の電流と第２の電流の半分とを比較し、第２の比較結果を求めるステップは、第１の電流と第３の電流の半分とを比較してもよく、あるいは、第１の比較結果を求めるステップは、第１の電流の２倍と第２の電流とを比較し、第２の比較結果を求めるステップは、第１の電流の２倍と第３の電流とを比較してもよい。

第５の発明は、複数のメモリセルと複数のリファレンスセルとを備えた不揮発性半導体記憶装置において、リファレンスセルの状態を設定する方法であって、リファレンスセルから一のリファレンスセルを選択するステップと、メモリセルの全部または一部を所定の状態に設定するステップと、所定の状態に設定されたメモリセルの読み出し電流と選択されたリファレンスセルの読み出し電流との間に所定の大小関係が成立するか否かを判定し、当該判定結果が所定の条件を満たすまで、選択されたリファレンスセルの状態を変更するステップとを備える。

この場合、上記の方法は、初期状態においてリファレンスセルを消去状態に設定するステップをさらに備え、リファレンスセルの状態を変更するステップは、判定結果が所定の条件を満たすまで、選択されたリファレンスセルに対して書き込み処理を行ってもよい。

あるいは、リファレンスセルの状態を変更するステップは、所定の状態に設定されたメモリセルの読み出し電流のすべて（あるいは、半数）が、選択されたリファレンスセルの読み出し電流よりも大あるいは小となるまで、選択されたリファレンスセルの状態を変更してもよい。

あるいは、不揮発性半導体記憶装置は、複数のワード線と複数のビット線との交点に配置された複数のメモリセルと、メモリセルと同一の構造を有し、ワード線に接続された複数のリファレンスセルとを備え、メモリセルを所定の状態に設定するステップは、選択されたリファレンスセルと同一のワード線に接続されたメモリセルの全部または一部を所定の状態に設定してもよい。

第６の発明は、複数のメモリセルを備えた不揮発性半導体記憶装置の読み出し回路であって、読み出し電流が第１の状態に設定されたメモリセルの読み出し電流の最大値または最小値に一致するように設定された第１のリファレンスセルと、読み出し電流が第２の状態に設定されたメモリセルの読み出し電流の最大値または最小値に一致するように設定された第２のリファレンスセルと、読み出し対象のメモリセルに読み出し電流を第１の電流として供給する第１の電流供給回路と、第１のリファレンスセルの読み出し電流と第２のリファレンスセルの読み出し電流とに基づく第２の電流を供給する第２の電流供給回路と、第１の電流と第２の電流との間に所定の大小関係が成立するか否かにより、読み出し対象のメモリセルに記憶されているデータを求める比較部とを備える。

この場合、第２の電流供給回路は、第２の電流として、第１のリファレンスセルの読み出し電流と第２のリファレンスセルの読み出し電流とを合わせた電流を供給し、比較部は、第１の電流に応じた第３の電流を供給する第３の電流供給回路と、第２の電流に応じた第４の電流を供給する第４の電流供給回路と、第３の電流と第４の電流とを比較する比較回路とを備えてもよい。より好ましくは、第３の電流は第１の電流と同量で、第４の電流は第２の電流の半分であってもよく、あるいは、第３の電流は第１の電流の２倍で、第４の電流は第２の電流と同量であってもよい。

第７の発明は、複数のメモリセルを備えた不揮発性半導体記憶装置であって、複数のワード線と複数のビット線との交点に配置された複数のメモリセルと、メモリセルと同一の構造を有し、ワード線に接続された複数のリファレンスセルとを備え、リファレンスセルの状態は、メモリセルの状態が設定された後に、同一のワード線に接続されたメモリセルに対する読み出し結果に基づき設定される。

この場合、不揮発性半導体記憶装置は、ビット線とは独立して動作する複数のリファレンスセル用ビット線をさらに備え、リファレンスセルは、ＭＯＳトランジスタで構成され、リファレンスセルのゲートはワード線に接続され、リファレンスセルのドレインはリファレンスセル用ビット線に接続されていてもよい。

第８の発明は、複数のメモリセルと複数のリファレンスセルとを備えた不揮発性半導体記憶装置において、メモリセルからデータを読み出す方法であって、メモリセルは、ブロック単位で、少なくとも４つの状態のうちのいずれかに設定される第１タイプと、少なくとも２つの状態のうちのいずれかに設定される第２タイプとに分類され、メモリセルの各ブロックには、少なくとも４つのリファレンスセルが対応づけられており、第１タイプのメモリセルについての第１ないし第４のリファレンスセルは、それぞれ、読み出し電流が前記４つの状態のうちの１つの状態に設定されたメモリセルの読み出し電流の最大値または最小値に一致するように設定され、第２タイプのメモリセルについての第１および第３のリファレンスセルは、読み出し電流が前記２つの状態のうち一方の状態に設定されたメモリセルの読み出し電流の最大値または最小値に一致するように設定され、かつ、第２タイプのメモリセルについての第２および第４のリファレンスセルは、読み出し電流が前記２つの状態のうち他方の状態に設定されたメモリセルの読み出し電流の最大値または最小値に一致するように設定されており、読み出し対象のメモリセルの読み出し電流を第１の電流として求めるステップと、第１のリファレンスセルの読み出し電流と第２のリファレンスセルの読み出し電流とに基づく第２の電流を求めるステップと、第２のリファレンスセルの読み出し電流と第３のリファレンスセルの読み出し電流とに基づく第３の電流を求めるステップと、第３のリファレンスセルの読み出し電流と第４のリファレンスセルの読み出し電流とに基づく第４の電流を求めるステップと、第１の電流と第２ないし第４の電流との間に所定の大小関係が成立するか否かにより、読み出し対象のメモリセルに記憶されているデータを求めるステップとを備える。

以上の発明によれば、読み出し用リファレンスを高い精度で設定し、データを高い精度で読み出すことができる。具体的には、読み出し用リファレンスを好適な値に設定することにより、厳しい条件下でも誤読み出しが起こらず、データを安定的に読み出すことができる。また、読み出し電流と読み出し用リファレンスとの間の差が大きくなるので、高速読み出しや低電圧読み出しも可能となる。さらに、製造工程における検査条件を緩和できるので、不揮発性半導体記憶装置の歩留まりを高め、コストを削減することができる。

第１および第２の発明によれば、消去ベリファイおよび書き込みベリファイ時に使用されるリファレンス電流を用いることにより、出荷検査時に読み出し用リファレンスを設定する処理を行うことなく、読み出し用リファレンスを高い精度で設定し、データを高い精度で読み出すことができる。また、第３〜第６の発明によれば、メモリセル電流に基づきリファレンスセルの状態を設定することにより、製造工程におけるばらつきや動作時の特性変動がある場合でも、読み出し用リファレンスを高い精度で設定し、データを高い精度で読み出すことができる。特に、第４の発明によれば、多値の不揮発性半導体記憶装置につき同様の効果が得られる。また、第７の発明によれば、読み出し用リファレンスの設定を小さな単位で行い、読み出し用リファレンスの設定精度をさらに高めることができる。また、第８の発明によれば、読み出し用リファレンスの設定方法を切り替えるだけで、不揮発性半導体記憶装置の一部を２値以上のメモリとして使用し、残りを４値以上のメモリとして使用することができる。

以下、図面を参照して、本発明の第１〜第５の実施形態を説明する。なお、以下では、同一の構成要素については、同一の参照符号を付して説明を省略する。

（第１の実施形態）
図１は、本発明の第１の実施形態に係るフラッシュＥＥＰＲＯＭの構成を示す図である。図２は、図１に示すフラッシュＥＥＰＲＯＭに含まれるメモリセルアレイの詳細を示す図である。本実施形態を含め、以下に示すフラッシュＥＥＰＲＯＭでは、データ入出力ビット幅は８ビットであるとする。

図１に示すフラッシュＥＥＰＲＯＭ１００は、データを記憶するためのメモリセルアレイ１０２を備えている。メモリセルアレイ１０２内では、ワード線ＷＬ（０）〜ＷＬ（ｎ）とビット線ＢＬ（０）〜ＢＬ（ｍ）の交点のそれぞれに、２重ゲート構造のメモリセルトランジスタＭ（０、０）〜Ｍ（ｎ、ｍ）が配置されている（図２を参照）。同じ行に配置されたメモリセルのコントロールゲートは、対応するワード線ＷＬ（０）〜ＷＬ（ｎ）にそれぞれ共通に接続される。同じ列に配置されたメモリセルのドレインは、対応するビット線ＢＬ（０）〜ＢＬ（ｍ）にそれぞれ共通に接続される。また、同じ列に配置された２つ１組のメモリセルの対向するソースは、共通ソース拡散で形成され、対応するソース線ＳＬ（０）〜ＳＬ（ｊ）にそれぞれ共通に接続される。各メモリセルトランジスタは、１つのメモリセルを構成する。

ローデコーダ１０４、消去回路１０８およびソーススイッチ１２２は、フラッシュＥＥＰＲＯＭ１００の動作モードに応じて、ワード線ＷＬ（０）〜ＷＬ（ｎ）およびソース線ＳＬ（０）〜ＳＬ（ｊ）に対して必要な電圧を供給する。ローデコーダ１０４には、アドレス入力端子Ａｉｎ（ｉ：０）経由で入力されるアドレス入力信号のうち、ローアドレスＲＡが供給される。ローデコーダ１０４がローアドレスＲＡをデコードすると、指定された１本のワード線が活性状態となる。

ビット線ＢＬ（０）〜ＢＬ（ｍ）は、それぞれカラムスイッチ１１０に接続される。カラムデコーダ１０６には、アドレス入力端子Ａｉｎ（ｉ：０）経由で入力されるアドレス入力信号のうち、カラムアドレスＣＡが供給される。カラムデコーダ１０６は、カラムアドレスＣＡをデコードし、デコード結果を選択信号としてカラムスイッチ１１０に出力する。カラムスイッチ１１０は、カラムデコーダ１０６から出力された選択信号に基づき、ビット線ＢＬ（０）〜ＢＬ（ｍ）のうちの８本とデータバスＤＢ（７：０）とを接続する。これにより、指定された８本のビット線が、データバスＤＢ（７：０）に接続される。

データバスＤＢ（７：０）には、書き込み回路１１８と読み出し回路１１２とが接続される（図１を参照）。なお、図１では図面を簡略化するために、書き込み回路１１８と読み出し回路１１２とは１つずつしか記載されていないが、実際には、これらの回路は、データバスＤＢ（７：０）の各ビットに対応してそれぞれ８つずつ設けられる。

書き込み時には、データ入力端子Ｄｉ（７：０）および入力バッファ１２０経由で入力されたデータを書き込むために、選択された８本のビット線にデータバスＤＢ（７：０）を介して書き込み電位が与えられる。より詳細には、選択された８本のビット線のうち、書き込みを行うメモリセルに接続されたビット線には＋５Ｖ程度の電圧が与えられ、書き込みを行わないメモリセルに接続されたビット線には接地電圧が与えられる。これにより、メモリセルアレイ１０２内の選択された８つのメモリセルに、外部から与えられたデータを書き込むことができる。

読み出し回路１１２は、（１）読み出し時において、選択されたメモリセルからデータを読み出すとき、（２）書き込み時において、書き込みベリファイを行うためにデータを読み出すとき、および、（３）消去時において、消去ベリファイを行うためにデータを読み出すときに動作する。データを読み出すときには、メモリセルアレイ１０２内の選択された８つのメモリセルから、８本のビット線、データバスＤＢ（７：０）、出力バッファ１１４およびデータ出力端子Ｄｏ（７：０）を介して、８ビットのデータが読み出される。この際、読み出し回路１１２は、メモリセルアレイ１０２内の選択された８本のビット線に対して、例えば＋１Ｖ程度の電圧を与える。

フラッシュＥＥＰＲＯＭ１００は、上記以外にも、制御回路１２４と電圧発生回路１２６とを備えている。制御回路１２４は、外部から与えられた制御信号ＮＣＥ、ＮＯＥ、ＮＷＥおよびＮＥに基づき、フラッシュＥＥＰＲＯＭ１００内の各回路を制御するための内部制御信号を発生させる。電圧発生回路１２６は、電源電圧ＶＣＣに基づき、各動作モードで必要な内部電圧を発生させる。

図３は、１ビット分の読み出し回路１１２の詳細を示す図である。読み出し回路１１２は、読み出しバイアス回路１０、Ｐｃｈトランジスタ１２、１４、２０、２４、２６、Ｎｃｈトランジスタ１６、１８、セル電流入力端子２８、リファレンス電流入力端子３０、および、セル電流出力端子３２を備えている。

セル電流入力端子２８には、カラムスイッチ１１０を介して、メモリセルアレイ１０２内のメモリセルが接続される。読み出しバイアス回路１０は、読み出し時に、選択されたビット線に＋１Ｖ程度の電圧（以下、読み出しバイアスという）を与える。選択されたメモリセルに読み出しバイアスを与えると、選択されたメモリセルに接続されたビット線に、選択されたメモリセルに記憶されているデータに応じたメモリセル電流が流れる。このメモリセル電流は、Ｐｃｈトランジスタ１２から供給される。

Ｐｃｈトランジスタ１２、１４は、同一サイズのトランジスタで構成され、第１のカレントミラー回路を形成する。また、Ｎｃｈトランジスタ１６、１８は、同一サイズのトランジスタで構成され、第２のカレントミラー回路を形成する。さらに、Ｐｃｈトランジスタ２０、２２、２４は、同一サイズのトランジスタで構成され、Ｐｃｈトランジスタ２２は直接、Ｐｃｈトランジスタ２４はスイッチ２６を介して、Ｐｃｈトランジスタ２２に接続されている。スイッチ２６が開放状態にある場合には、Ｐｃｈトランジスタ２０とＰｃｈトランジスタ２２とが、第３のカレントミラー回路を形成する。スイッチ２６が導通状態にある場合には、Ｐｃｈトランジスタ２０とＰｃｈトランジスタ２２、２４とが、第４のカレントミラー回路を形成する。Ｐｃｈトランジスタ１４とＮｃｈトランジスタ１６とは直列に接続されており、Ｎｃｈトランジスタ１８とＰｃｈトランジスタ２０とは直列に接続されている。

Ｐｃｈトランジスタ１２から供給されるメモリセル電流をＩｃｅｌｌとすると、第１のカレントミラー回路の作用により、Ｐｃｈトランジスタ１４から供給される電流は、メモリセル電流Ｉｃｅｌｌと同量になる。また、Ｐｃｈトランジスタ２０から供給される電流をＩｒｅｆとすると、第２のカレントミラー回路の作用により、Ｎｃｈトランジスタ１６に流れる電流は、電流Ｉｒｅｆと同量になる。

リファレンス電流入力端子３０には、スイッチ３８を介して電流源３４が接続され、スイッチ４０を介して電流源３６が接続されている。電流源３４には、書き込みベリファイ時に使用される書き込みベリファイ用リファレンス電流ＩＰＶが流れる。電流源３６には、消去ベリファイ時に使用される消去ベリファイ用リファレンス電流ＩＥＶが流れる。

書き込みベリファイ時には、スイッチ２６、４０は開放状態に、スイッチ３８は導通状態に設定される。このとき、Ｐｃｈトランジスタ２２からは書き込みベリファイ用リファレンス電流ＩＰＶが供給され、第２および第３のカレントミラー回路の作用により、Ｐｃｈトランジスタ２０およびＮｃｈトランジスタ１６、１８を流れる電流Ｉｒｅｆは、書き込みベリファイ用リファレンス電流ＩＰＶと同量になる。このため、Ｐｃｈトランジスタ１４およびＮｃｈトランジスタ１６によって、メモリセル電流Ｉｃｅｌｌと同量の電流と書き込みベリファイ用リファレンス電流ＩＰＶと同量の電流Ｉｒｅｆとが比較される。この結果、セル電流出力端子３２からは、メモリセル電流Ｉｃｅｌｌのほうが多い場合は論理値「Ｈ」が、それ以外の場合は論理値「Ｌ」が出力される。

消去ベリファイ時には、スイッチ２６、３８は開放状態に、スイッチ４０は導通状態に設定される。このとき、Ｐｃｈトランジスタ２２からは消去ベリファイ用リファレンス電流ＩＥＶが供給され、第２および第３のカレントミラー回路の作用により、Ｐｃｈトランジスタ２０およびＮｃｈトランジスタ１６、１８を流れる電流Ｉｒｅｆは、消去ベリファイ用リファレンス電流ＩＥＶと同量になる。このため、Ｐｃｈトランジスタ１４およびＮｃｈトランジスタ１６によって、メモリセル電流Ｉｃｅｌｌと同量の電流と消去ベリファイ用リファレンス電流ＩＥＶと同量の電流Ｉｒｅｆとが比較される。

読み出し時には、スイッチ２６、３８、４０はすべて導通状態に設定される。このとき、Ｐｃｈトランジスタ２２、２４からは、書き込みベリファイ用リファレンス電流ＩＰＶと消去ベリファイ用リファレンス電流ＩＥＶとを合わせた電流（ＩＰＶ＋ＩＥＶ）が供給される。このうちＰｃｈトランジスタ２２から供給される電流は、合計電流の半分、すなわち（ＩＰＶ＋ＩＥＶ）／２になる。また、第２および第４のカレントミラー回路の作用により、Ｐｃｈトランジスタ２０およびＮｃｈトランジスタ１６、１８を流れる電流Ｉｒｅｆは、合計電流の半分（ＩＰＶ＋ＩＥＶ）／２と同量になる。このため、Ｐｃｈトランジスタ１４およびＮｃｈトランジスタ１６によって、メモリセル電流Ｉｃｅｌｌと同量の電流と合計電流の半分（ＩＰＶ＋ＩＥＶ）／２と同量の電流Ｉｒｅｆとが比較される。

以上に示すように、消去後のメモリセル電流の最小値は、消去ベリファイ用リファレンス電流ＩＥＶに一致し、書き込み後のメモリセル電流の最大値は、書き込みベリファイ用リファレンス電流ＩＰＶに一致する。また、読み出し時には、メモリセル電流は、消去後のメモリセル電流の最小値と書き込み後のメモリセル電流の最大値の平均値（ＩＥＶ＋ＩＰＶ）／２と比較される（図４を参照）。

したがって、フラッシュＥＥＰＲＯＭ１００によれば、読み出し用リファレンスを読み出しウインドウの中央に高い精度で設定し、データを高い精度で読み出すことができる。

なお、本実施形態に係るフラッシュＥＥＰＲＯＭは、読み出し回路１１２に代えて、図５に示す読み出し回路１１３を備えていてもよい。図５に示す読み出し回路１１３は、Ｐｃｈトランジスタ２５がスイッチ２７を介してＰｃｈトランジスタ１４に接続されている点で、Ｐｃｈトランジスタ２４がスイッチ２６を介してＰｃｈトランジスタ２２に接続されている読み出し回路１１２（図３）と相違する。

図５において、Ｐｃｈトランジスタ２５は、Ｐｃｈトランジスタ１２、１４と同一サイズのトランジスタで構成されている。スイッチ２７が開放状態にある場合には、Ｐｃｈトランジスタ１２とＰｃｈトランジスタ１４とが、第１のカレントミラー回路を形成する。スイッチ２７が導通状態にある場合には、Ｐｃｈトランジスタ１２とＰｃｈトランジスタ１４、２５とが、第２のカレントミラー回路を形成する。また、Ｎｃｈトランジスタ１６、１８が第３のカレントミラー回路を形成し、Ｐｃｈトランジスタ２０、２２が第４のカレントミラー回路を形成する。

書き込みベリファイ時には、スイッチ２７、４０は開放状態に、スイッチ３８は導通状態に設定され、消去ベリファイ時には、スイッチ２７、３８は開放状態に、スイッチ４０は導通状態に設定される。したがって、読み出し回路１１２を読み出し回路１１３に置換しても、書き込みベリファイおよび消去ベリファイ時におけるフラッシュＥＥＰＲＯＭ１００の動作は同じである。

読み出し時には、スイッチ２７、３８、４０はすべて導通状態に設定される。このとき、Ｐｃｈトランジスタ２２からは、書き込みベリファイ用リファレンス電流ＩＰＶと消去ベリファイ用リファレンス電流ＩＥＶとを合わせた電流（ＩＰＶ＋ＩＥＶ）が供給される。第３および第４のカレントミラー回路の作用により、Ｐｃｈトランジスタ２０およびＮｃｈトランジスタ１６、１８を流れる電流Ｉｒｅｆは、合計電流（ＩＰＶ＋ＩＥＶ）と同量になる。また、スイッチ２７が導通状態にあるので、Ｐｃｈトランジスタ２５からは、Ｐｃｈトランジスタ１２から供給される電流（メモリセル電流Ｉｃｅｌｌと同量）と同量の電流が供給される。したがって、Ｐｃｈトランジスタ１４、２５とＮｃｈトランジスタ１６とによって、２倍のメモリセル電流（２×Ｉｃｅｌｌ）と同量の電流と合計電流（ＩＰＶ＋ＩＥＶ）と同量の電流Ｉｒｅｆとが比較される。

以上に示すように、消去後のメモリセル電流の最小値は、消去ベリファイ用リファレンス電流ＩＥＶに一致し、書き込み後のメモリセル電流の最大値は、書き込みベリファイ用リファレンス電流ＩＰＶに一致する（図６（ａ）を参照）。また、読み出し時には、メモリセル電流の２倍と、消去後のメモリセル電流の最小値と書き込み後のメモリセル電流の最大値の合計とが比較される（図６（ｂ）を参照）。

したがって、読み出し回路１１２を読み出し回路１１３に置換した場合でも、読み出し用リファレンスを読み出しウインドウの中央に高い精度で設定し、データを高い精度で読み出すことができる。

（第２の実施形態）
第２の実施形態では、読み出し用リファレンスをさらに高い精度で設定できるフラッシュＥＥＰＲＯＭについて説明する。第１の実施形態では、２つの電流源を用いて読み出し用リファレンスを設定する方法を説明した。一般に、第１の実施形態で使用される電流源は、メモリセルトランジスタで使用される２重ゲート構造トランジスタではなく、それ以外の構造を有するトランジスタやダイオードや抵抗などを用いて構成される。その理由は、仮に２重ゲート構造トランジスタを用いて電流源を構成した場合、電流源を流れる電流を所定値に設定するためには電流源を構成するトランジスタに書き込みを行う必要があるが、書き込みが正しく行われたか否かを判定するためには、それ以前に正しく設定された読み出し用リファレンスが必要になる、という矛盾が生じるからである。

そこで、書き込みベリファイ用リファレンス電流ＩＰＶおよび消去ベリファイ用リファレンス電流ＩＥＶは、基準電圧発生回路の出力電圧に基づき、ＭＯＳトランジスタやダイオードや抵抗などを用いて作成され、読み出し電流はこれら２つの電流に基づく電流と比較される。ところが、メモリセルトランジスタとＭＯＳトランジスタやダイオードや抵抗などとの間では電圧特性や温度特性が異なるので、書き込み特性と消去特性との差に起因して、読み出し用リファレンスの精度が低下することがある。また、メモリセルトランジスタとＭＯＳトランジスタやダイオードや抵抗などとの間では、製造工程における特性ばらつきの原因となるパターン形成寸法、膜厚、不純物濃度なども異なる。この製造ばらつきにより、読み出し用リファレンスの精度が低下することがある。第２の実施形態に係るフラッシュＥＥＰＲＯＭによれば、このような読み出し用リファレンスの精度低下を防止することができる。

図７は、本発明の第２の実施形態に係るフラッシュＥＥＰＲＯＭの構成を示す図である。図７に示すフラッシュＥＥＰＲＯＭ２００は、第１の実施形態に係るフラッシュＥＥＰＲＯＭ１００（図１）において、読み出し回路１１２を読み出し回路２０６に置換し、リファレンスセル２０２およびリファレンススイッチ２０４を追加したものである。

図８は、リファレンスセル２０２、リファレンススイッチ２０４および読み出し回路２０６の詳細を示す図である。図８に示すように、読み出し回路２０６は、リファレンス電流入力端子４６、４８およびリファレンススイッチ２０４を介して、リファレンスセル２０２に接続されている。リファレンスセル２０２には、第１のセル５０、および、第２のセル５２が含まれる。第１および第２のセル５０、５２は、いずれも、メモリセルアレイ１０２内のメモリセルと同様の２重ゲート構造トランジスタで構成される。また、読み出し回路２０６では、Ｐｃｈトランジスタ１２、１４が第１のカレントミラー回路を形成し、Ｎｃｈトランジスタ１６、１８が第２のカレントミラー回路を形成する。さらに、Ｐｃｈトランジスタ２０とＰｃｈトランジスタ２２、２４とが、第３のカレントミラー回路を形成する。

フラッシュＥＥＰＲＯＭ２００では、消去後のメモリセル電流と書き込み後のメモリセル電流は、図９に示すように分布する。フラッシュＥＥＰＲＯＭ２００では、図１０に示す処理により、第１のセル５０は、メモリセル電流が消去後のメモリセル電流の最小値に一致するように設定され、第２のセル５２は、メモリセル電流が書き込み後のメモリセル電流の最大値に一致するように設定される。以下、第１のセル５０のメモリセル電流をＩＲＥＦ１といい、第２のセル５２のメモリセル電流をＩＲＥＦ２という。

図１０は、フラッシュＥＥＰＲＯＭ２００におけるリファレンスセルの状態設定処理を示すフローチャートである。この処理では、まず、リファレンスセル２０２に対する消去、すなわち、第１および第２のセル５０、５２に対する消去が行われる（ステップＳ１０１）。なお、ステップＳ１０１では、第１および第２のセル５０、５２を通常の消去時以上に深く（すなわち、メモリセル電流が通常の消去時以上になるように）消去すればよく、消去の程度に高い精度は必要とされない。

次に、メモリセルに対する消去が行われる（ステップＳ１０２）。消去後のメモリセル電流は、図９の右側に示すように分布する。次に、第１のセル５０に対する書き込みが行われ（ステップＳ１０３）、電流ＩＲＥＦ１を読み出し用リファレンスとして、消去後のメモリセルについて読み出しベリファイが行われる（ステップＳ１０４）。ステップＳ１０４では、メモリセル電流が電流ＩＲＥＦ１よりも少ないメモリセルが存在する場合には、読み出しベリファイに失敗したと判定される。読み出しベリファイに失敗した場合（ステップＳ１０４のＮＧ）、ステップＳ１０３において第１のセル５０に対する書き込みが再び行われる。ステップＳ１０３、Ｓ１０４は、メモリセル電流が電流ＩＲＥＦ１よりも少ないメモリセルが存在しなくなるまで、繰り返し実行される。したがって、ステップＳ１０４で成功と判定された時点では（ステップＳ１０４のＰａｓｓ）、電流ＩＲＥＦ１は消去後のメモリセル電流の最小値に一致する。

次に、メモリセルに対する書き込みが行われる（ステップＳ１０５）。書き込み後のメモリセル電流は、図９の左側に示すように分布する。次に、第２のセル５２に対する書き込みが行われ（ステップＳ１０６）、電流ＩＲＥＦ２を読み出し用リファレンスとして、書き込み後のメモリセルについて読み出しベリファイが行われる（ステップＳ１０７）。ステップＳ１０７では、メモリセル電流が電流ＩＲＥＦ２よりも多いメモリセルが存在しない場合には、読み出しベリファイに失敗したと判定される。読み出しベリファイに失敗した場合（ステップＳ１０７のＮＧ）、ステップＳ１０６において第２のセル５２に対する書き込みが再び行われる。ステップＳ１０６、Ｓ１０７は、メモリセル電流が電流ＩＲＥＦ２よりも多いメモリセルが現れるまで、繰り返し実行される。したがって、ステップＳ１０７で成功と判定された時点では（ステップＳ１０７のＰａｓｓ）、電流ＩＲＥＦ２は書き込み後のメモリセル電流の最大値に一致する。

なお、ステップＳ１０２およびＳ１０５では、メモリセルアレイ１０２内のすべてのメモリセルに対して消去および書き込みを行うこととしてもよく、あるいは、メモリセルアレイ１０２内の一部のメモリセルに対して消去および書き込みを行うこととしてもよい。また、図１０に示す処理は、典型的にはフラッシュＥＥＰＲＯＭの出荷検査時に行われるが、これ以外にも、フラッシュＥＥＰＲＯＭの書き込み前に行われることとしてもよい。

図１０に示す処理により、第１のセル５０のメモリセル電流ＩＲＥＦ１は、消去後のメモリセル電流の最小値に一致し、第２のセル５２のメモリセル電流ＩＲＥＦ２は、書き込み後のメモリセル電流の最大値に一致する。また、読み出し時には、電流ＩＲＥＦ１、ＩＲＥＦ２を読み出し用リファレンスとして、以下の処理が行われる。

図８に示すように、第１および第２のセル５０、５２のコントロールゲートは、共通の信号線に接続されている。これらのコントロールゲートには、メモリセルアレイ１０２内の選択されたメモリセルと同一のゲート電圧が印加される。バイアス回路４２、４４は、それぞれ、第１および第２のセル５０、５２に対して、メモリセルアレイ１０２内の選択されたメモリセルと同一の読み出しバイアスを与える。具体的には、バイアス回路４２、４４は、それぞれ、第１および第２のセル５０、５２に対して、＋１Ｖ程度の電圧を与える。

第１および第２のセル５０、５２に読み出しバイアスを与えると、Ｐｃｈトランジスタ２２、２４から、第１のセル５０のメモリセル電流ＩＲＥＦ１と第２のセル５２のメモリセル電流ＩＲＥＦ２とを合わせた電流（ＩＲＥＦ１＋ＩＲＥＦ２）が供給され、このうちＰｃｈトランジスタ２２から供給される電流は、合計電流の半分、すなわち（ＩＲＥＦ１＋ＩＲＥＦ２）／２になる。したがって、読み出し回路１１２（図３）と同様に、Ｐｃｈトランジスタ１４およびＮｃｈトランジスタ１６によって、メモリセル電流Ｉｃｅｌｌと同量の電流と合計電流の半分（ＩＲＥＦ１＋ＩＲＥＦ２）／２と同量の電流Ｉｒｅｆとが比較される。その結果、セル電流出力端子３２からは、メモリセル電流Ｉｃｅｌｌのほうが多い場合は論理値「Ｈ」が、それ以外の場合は論理値「Ｌ」が出力される。

以上に示すように、第１のセル５０のメモリセル電流ＩＲＥＦ１は、消去後のメモリセル電流の最小値に一致し、第２のセル５２のメモリセル電流ＩＲＥＦ２は、書き込み後のメモリセル電流の最大値に一致する。また、読み出し時には、メモリセル電流は、消去後のメモリセル電流の最小値と書き込み後のメモリセル電流の最大値の平均値（ＩＲＥＦ１＋ＩＲＥＦ２）／２と比較される（図９を参照）。

したがって、フラッシュＥＥＰＲＯＭ２００によれば、読み出し用リファレンスを読み出しウインドウの中央に高い精度で設定し、データを高い精度で読み出すことができる。

また、読み出し用リファレンスは、消去後のメモリセル電流と書き込み後のメモリセル電流とに基づき設定されるので、第１の実施形態に係るフラッシュＥＥＰＲＯＭよりも、読み出し用リファレンスをさらに高い精度で設定し、データ読み出しの精度をさらに高めることができる。

さらに、リファレンスセルには通常のメモリセルと同一構造のトランジスタが使用されるので、メモリセル電流の電圧特性や温度特性は、通常のメモリセルとリファレンスセルとで同じになる。このため、製造工程におけるばらつき（例えば、パターン形成寸法や各種膜圧の変動）が通常のメモリセルとリファレンスセルとで同じになるので、データ読み出しの精度を極めて高くすることができる。

（第３の実施形態）
第３の実施形態では、リファレンスセルをメモリセルアレイと並べて配置したフラッシュＥＥＰＲＯＭについて説明する。第２の実施形態では、メモリセルと同一構造のトランジスタによって構成されたリファレンスセルを備えたフラッシュＥＥＰＲＯＭについて説明した。このフラッシュＥＥＰＲＯＭには、リファレンスセルに対する消去および書き込み用電源を供給する回路が必要となる。ところが、リファレンスセル専用に電源供給回路を設けると、回路の面積が増大する。また、読み出し用リファレンスの精度をさらに高めるためには、小さなブロック単位で読み出し用リファレンスを設定することが好ましい。第３の実施形態に係るフラッシュＥＥＰＲＯＭによれば、このような課題を解決することができる。

図１１は、本発明の第３の実施形態に係るフラッシュＥＥＰＲＯＭの構成を示す図である。図１１に示すフラッシュＥＥＰＲＯＭ３００は、第２の実施形態に係るフラッシュＥＥＰＲＯＭ２００（図７）において、リファレンスセルおよびリファレンススイッチの構成を変更したものである。図１２は、フラッシュＥＥＰＲＯＭ３００に含まれるメモリセルアレイおよびリファレンスセルの詳細を示す図である。

図１１に示すように、リファレンスセル３０２は、メモリセルアレイ１０２と並べて配置されている。より詳細には、メモリセルアレイ１０２のビット線ＢＬ（０）〜ＢＬ（ｍ）とは独立して動作するリファレンスビット線ＲＢＬ（０）、ＲＢＬ（１）が設けられ、ワード線ＷＬ（０）〜ＷＬ（ｎ）とリファレンスビット線ＲＢＬ（０）、ＲＢＬ（１）との交点のそれぞれに、２重ゲート構造のリファレンスセルトランジスタＲＭ（０、０）〜ＲＭ（ｎ、１）が配置されている（図１２を参照）。同じ列に配置されたメモリセルトランジスタのドレインは、対応するリファレンスビット線ＲＢＬ（０）、ＲＢＬ（１）にそれぞれ共通に接続される。リファレンスビット線ＲＢＬ（０）、ＲＢＬ（１）は、リファレンススイッチ３０４を介して読み出し回路２０６に接続されている。

リファレンスセル３０２内の各リファレンスセルは、第２の実施形態で説明したリファレンスセルの状態設定処理（図１０）により、メモリセル電流が所定値に一致するように設定される。より詳細には、リファレンスビット線ＲＢＬ（０）に接続されたリファレンスセルは、メモリセル電流が同じ行に配置されたメモリセルについての消去後のメモリセル電流の最小値に一致するように設定され、リファレンスビット線ＲＢＬ（１）に接続されたリファレンスセルは、メモリセル電流が同じ行に配置されたメモリセルについての書き込み後のメモリセル電流の最大値に一致するように設定される。なお、各リファレンスセルのメモリセル電流を設定する際には、同じ行に配置されたすべてのメモリセルのメモリセル電流を参照してもよく、あるいは、同じ行に配置された一部のメモリセルのメモリセル電流を参照してもよい。

読み出し時に、あるワード線ＷＬ（ｉ）を活性化すると、ワード線ＷＬ（ｉ）に接続され、かつ、カラムアドレスＣＡによって指定された８つのメモリセルと、ワード線ＷＬ（ｉ）に接続された２つのリファレンスセルとが選択状態になる。選択された８つのメモリセルに接続されたビット線には、各メモリセルに記憶されているデータに応じたメモリセル電流が流れる。また、リファレンスビット線ＲＢＬ（０）には、ワード線ＷＬ（ｉ）に接続されたメモリセルについての消去後のメモリセル電流の最小値と同量のメモリセル電流が流れ、リファレンスビット線ＲＢＬ（１）には、ワード線ＷＬ（ｉ）に接続されたメモリセルについての書き込み後のメモリセル電流の最大値と同量のメモリセル電流が流れる。

図１３は、リファレンスセル３０２、リファレンススイッチ３０４および読み出し回路２０６の詳細を示す図である。図１３に示すように、読み出し回路２０６は、リファレンス電流入力端子４６、４８およびリファレンススイッチ３０４を介して、リファレンスセル３０２に接続されている。より詳細には、読み出し回路２０６は、リファレンスセル３０２内のうち、ワード線によって選択された２つのリファレンスセルに接続される。読み出し回路２０６は、第２の実施形態と同様に動作する。

以上に示すように、リファレンスビット線ＲＢＬ（０）を流れる電流ＩＲＥＦ１は、ある行に配置されたメモリセルについての消去後のメモリセル電流の最小値に一致し、リファレンスビット線ＲＢＬ（１）を流れる電流ＩＲＥＦ２は、ある行に配置されたメモリセルについての書き込み後のメモリセル電流の最大値に一致する。また、読み出し時には、メモリセル電流は、読み出し対象とされたメモリセルと同じ行に配置されたメモリセルについての消去後のメモリセル電流の最小値と書き込み後のメモリセル電流の最大値との平均値（ＩＲＥＦ１＋ＩＲＥＦ２）／２と比較される。このように、フラッシュＥＥＰＲＯＭ３００では、メモリセルアレイのワード線ごとにリファレンスセルが配置され、読み出し用リファレンスは同じワード線に接続されたメモリセルを単位として設定される。

したがって、フラッシュＥＥＰＲＯＭ３００によれば、回路の面積を大幅に増加させることなく、読み出し用リファレンスを小さな単位で設定し、読み出し用リファレンスの設定精度をさらに高めることができる。

（第４の実施形態）
第４の実施形態では、多値フラッシュＥＥＰＲＯＭの一例として、４値フラッシュＥＥＰＲＯＭについて説明する。４値フラッシュＥＥＰＲＯＭでは、各メモリセルは、４つの状態のうちいずれかに設定される。以下、データ「１１」を記憶した状態を消去状態、データ「１０」を記憶した状態を第１の書き込み状態、データ「０１」を記憶した状態を第２の書き込み状態、データ「００」を記憶した状態を第３の書き込み状態という。

図１４は、本発明の第４の実施形態に係るフラッシュＥＥＰＲＯＭの構成を示す図である。図１４に示すフラッシュＥＥＰＲＯＭ４００は、第２の実施形態に係るフラッシュＥＥＰＲＯＭ２００（図７）において、リファレンスセル２０２、リファレンススイッチ２０４および読み出し回路２０６をリファレンスセル４０２および多値読み出し部４０６に置換したものである。リファレンスセル４０２には、メモリセルアレイ１０２内のメモリセルと同様の２重ゲート構造トランジスタで構成された第１〜第６のセル（図示せず）が含まれる。以下、第１〜第６のセルのメモリセル電流をＩＲＥＦ１〜ＩＲＥＦ６という。

図１５は、フラッシュＥＥＰＲＯＭ４００におけるメモリセル電流分布を示す図である。フラッシュＥＥＰＲＯＭ４００では、消去状態および第１〜第３の書き込み状態に対応して、メモリセル電流は、所定値を中心として４つの範囲に分布する。２値フラッシュＥＥＰＲＯＭと同様の理由により、消去状態に設定された場合のメモリセル電流は、第１〜第３の書き込み状態に設定された場合のメモリセル電流よりも広い範囲に分布する。

フラッシュＥＥＰＲＯＭ４００において４値のデータを正しく読み出すためには、４つのメモリセル電流の分布の間に存在する３つの読み出しウインドウ内のどこかに、それぞれ、読み出し用リファレンスを設定する必要がある。メモリセルが取り得る状態数が増えると各読み出しウインドウの幅は狭くなるので、多値フラッシュＥＥＰＲＯＭでは、２値フラッシュＥＥＰＲＯＭよりも読み出し用リファレンスの設定に高い精度が要求される。

フラッシュＥＥＰＲＯＭ４００では、後述するリファレンスセルの状態設定処理（図１８）により、第１〜第６のセルは、図１５に示すように、メモリセル電流が各状態に設定された場合のメモリセル電流の最大値または最小値に一致するように設定される。具体的には、電流ＩＲＥＦ１は、消去状態に設定された場合のメモリセル電流の最小値に設定される。電流ＩＲＥＦ２は、第１の書き込み状態に設定された場合のメモリセル電流の最大値に設定される。電流ＩＲＥＦ３は、第１の書き込み状態に設定された場合のメモリセル電流の最小値に設定される。電流ＩＲＥＦ４は、第２の書き込み状態に設定された場合のメモリセル電流の最大値に設定される。電流ＩＲＥＦ５は、第２の書き込み状態に設定された場合のメモリセル電流の最小値に設定される。電流ＩＲＥＦ６は、第３の書き込み状態に設定された場合のメモリセル電流の最大値に設定される。

図１６は、多値読み出し部４０６の詳細を示す図である。図１６に示すように、多値読み出し部４０６は、電流分配回路５４、読み出し回路５６〜５８、および、エンコーダ５９を備えている。電流分配回路５４は、メモリセル電流Ｉｃｅｌｌと同量の電流を３つの端子ＩＣ１〜ＩＣ３に流す働きを有する。読み出し回路５６〜５８は、図８に示す読み出し回路２０６と同じ回路である。読み出し回路５６は、第１および第２のセルと電流分配回路５４の端子ＩＣ１とに接続される。読み出し回路５７、５８も、これと同様である。

図１７は、電流分配回路５４の詳細を示す図である。電流分配回路５４の端子ＩＣ０は、カラムスイッチ１１０を介して、メモリセルアレイ１０２内の選択されたビット線に接続される。バイアス回路６０は、読み出し時に、選択されたビット線に＋１Ｖ程度の電圧を与える。メモリセルアレイ１０２内の選択されたメモリセルに読み出しバイアスを与えると、選択されたメモリセルに記憶されているデータに応じたメモリセル電流が流れる。このメモリセル電流は、Ｐｃｈトランジスタ６２から供給される。

Ｐｃｈトランジスタ６２、６４は、同一サイズのトランジスタで構成され、第１のカレントミラー回路を形成する。Ｐｃｈトランジスタ６４は、Ｐｃｈトランジスタ６２から供給される電流（メモリセル電流）と同量の電流をＮｃｈトランジスタ６６に供給する。Ｎｃｈトランジスタ６６、６８、７０、７２は、同一サイズのトランジスタで構成される。Ｎｃｈトランジスタ６６とＮｃｈトランジスタ６８、７０、７２とは、第２のカレントミラー回路を形成する。Ｎｃｈトランジスタ６８、７０、７２は、それぞれ別個に、Ｎｃｈトランジスタ６６に流れる電流と同量の電流（すなわち、メモリセル電流と同量の電流）を端子ＩＣ１〜ＩＣ３から引き込む。

電流分配回路５４の作用により、読み出し回路５６〜５８の各セル電流入力端子ＩＣＥＬには、メモリセル電流と同量の電流が流れる。読み出し回路５６は、メモリセル電流と同量の電流と電流（ＩＲＥＦ１＋ＩＲＥＦ２）／２とを比較する。読み出し回路５７は、メモリセル電流と同量の電流と電流（ＩＲＥＦ３＋ＩＲＥＦ４）／２とを比較する。読み出し回路５８は、メモリセル電流と同量の電流と電流（ＩＲＥＦ５＋ＩＲＥＦ６）／２とを比較する。

エンコーダ５９は、読み出し回路５６〜５８における比較結果をエンコードする。より詳細には、エンコーダ５９は、読み出し回路５６〜５８における比較結果ｄ１〜ｄ３に基づき、以下に示すエンコード結果Ｄ１、Ｄ０を出力する。
｛ｄ１、ｄ２、ｄ３｝＝｛Ｈ、Ｈ、Ｈ｝のとき：｛Ｄ１、Ｄ０｝＝｛１、１｝
｛ｄ１、ｄ２、ｄ３｝＝｛Ｌ、Ｈ、Ｈ｝のとき：｛Ｄ１、Ｄ０｝＝｛１、０｝
｛ｄ１、ｄ２、ｄ３｝＝｛Ｌ、Ｌ、Ｈ｝のとき：｛Ｄ１、Ｄ０｝＝｛０、１｝
｛ｄ１、ｄ２、ｄ３｝＝｛Ｌ、Ｌ、Ｌ｝のとき：｛Ｄ１、Ｄ０｝＝｛０、０｝

図１８は、フラッシュＥＥＰＲＯＭ４００におけるリファレンスセルの状態設定処理を示すフローチャートである。この処理では、まず、リファレンスセル４０２に対する消去、すなわち、第１〜第６のセルに対する消去が行われる（ステップＳ２０１）。なお、消去の程度に高い精度は必要とされない点は、第２の実施形態と同じである。次に、メモリセルに対する消去が行われる（ステップＳ２０２）。消去後のメモリセル電流は、図１５の右端に示すように分布する。

次に、第１のセルに対する書き込みが行われ（ステップＳ２０３）、電流ＩＲＥＦ１を読み出し用リファレンスとして、消去後のメモリセルについて読み出しベリファイが行われる（ステップＳ２０４）。ステップＳ２０４では、メモリセル電流が電流ＩＲＥＦ１よりも少ないメモリセルが存在する場合には、読み出しベリファイに失敗したと判定される。読み出しベリファイに失敗した場合（ステップＳ２０４のＮＧ）、ステップＳ２０３において第１のセルに対する書き込みが再び行われる。ステップＳ２０３、Ｓ２０４は、メモリセル電流が電流ＩＲＥＦ１よりも少ないメモリセルが存在しなくなるまで、繰り返し実行される。したがって、ステップＳ２０４で成功と判定された時点では（ステップＳ２０４のＰａｓｓ）、電流ＩＲＥＦ１は消去後のメモリセル電流の最小値に一致する。

次に、メモリセルに対する書き込みが行われる（ステップＳ２０５）。ステップＳ２０５では、メモリセルを第１の書き込み状態（データ「１０」を記憶した状態）に設定する書き込みが行われる。書き込み後のメモリセル電流は、図１５の右から２番目に示すように分布する。

次に、第２のセルに対する書き込みが行われ（ステップＳ２０６）、電流ＩＲＥＦ２を読み出し用リファレンスとして、書き込み後のメモリセルについて読み出しベリファイが行われる（ステップＳ２０７）。ステップＳ２０７では、メモリセル電流が電流ＩＲＥＦ２よりも多いメモリセルが存在しない場合には、読み出しベリファイに失敗したと判定される。読み出しベリファイに失敗した場合（ステップＳ２０７のＮＧ）、ステップＳ２０６において第２のセルに対する書き込みが再び行われる。ステップＳ２０６、Ｓ２０７は、メモリセル電流が電流ＩＲＥＦ２よりも多いメモリセルが現れるまで、繰り返し実行される。したがって、ステップＳ２０７で成功と判定された時点では（ステップＳ２０７のＰａｓｓ）、電流ＩＲＥＦ２は第１の書き込み状態に設定された場合のメモリセル電流の最大値に一致する。

次に、ステップＳ２０８〜Ｓ２１２では、第３および第４のセルを対象として、ステップＳ２０３〜Ｓ２０７と同じ処理が行われる。ただし、ステップＳ２１０では、メモリセルを第２の書き込み状態（データ「０１」を記憶した状態）に設定する書き込みが行われる。これにより、ステップＳ２１２で成功と判定された時点では（ステップＳ２１２のＰａｓｓ）、電流ＩＲＥＦ３は第１の書き込み状態に設定された場合のメモリセル電流の最小値に一致し、電流ＩＲＥＦ４は第２の書き込み状態に設定された場合のメモリセル電流の最大値に一致する。

次に、ステップＳ２１３〜Ｓ２１７では、第５および第６のセルを対象として、ステップＳ２０３〜Ｓ２０７と同じ処理が行われる。ただし、ステップＳ２１５では、メモリセルを第３の書き込み状態（データ「００」を記憶した状態）に設定する書き込みが行われる。これにより、ステップＳ２１７で成功と判定された時点では（ステップＳ２１７のＰａｓｓ）、電流ＩＲＥＦ５は第２の書き込み状態に設定された場合のメモリセル電流の最小値に一致し、電流ＩＲＥＦ６は第３の書き込み状態に設定された場合のメモリセル電流の最大値に一致する。

以上に示すように、図１８に示す処理により、第１〜第６のセルのメモリセル電流ＩＲＥＦ１〜ＩＲＥＦ６は、各状態に設定された場合のメモリセル電流の最大値または最小値に一致する（図１５を参照）。また、読み出し時には、メモリセル電流は、３つの電流（ＩＲＥＦ１＋ＩＲＥＦ２）／２、（ＩＲＥＦ３＋ＩＲＥＦ４）／２および（ＩＲＥＦ５＋ＩＲＥＦ６）／２と比較され、３つの比較結果に基づき読み出したデータが求められる。

したがって、読み出しウインドウの幅が狭く、高い精度で読み出し用リファレンスを設定することが必要な多値フラッシュＥＥＰＲＯＭについて、読み出し用リファレンスを各読み出し用ウインドウの中央に高い精度で設定し、データを高い精度で読み出すことができる。

なお、フラッシュＥＥＰＲＯＭ４００については、各種の変形例を構成することができる。まず、第１変形例として、第１〜第５のセルのメモリセル電流ＩＲＥＦ１〜ＩＲＥＦ５を、図１９に示すように設定する方法が考えられる。図１９に示す設定方法では、電流ＩＲＥＦ１は、消去後のメモリセル電流の最小値に設定され、電流ＩＲＥＦ２は、第１の書き込み状態に設定された場合のメモリセル電流の最大値に設定される。電流ＩＲＥＦ３〜ＩＲＥＦ５は、それぞれ、第１〜第３の書き込み状態に設定された場合のメモリセル電流の中央値に設定される。

このように読み出し用リファレンスを設定するためには、図１８に示す処理を、（１）ステップＳ２１２の次にステップＳ２１５に進む、（２）ステップＳ２１６、Ｓ２１７では第５のセルについて処理を行う、（３）ステップＳ２０９、Ｓ２１２、Ｓ２１７では、ベリファイ対象のメモリセルの半数についてベリファイに成功したときに成功と判定する、ように変更すればよい。

第１変形例に係るフラッシュＥＥＰＲＯＭでは、多値読み出し部４０６に代えて、図２０に示す多値読み出し部４０７が使用される。多値読み出し部４０７は、電流分配回路５４、７４、読み出し回路５６〜５８、および、エンコーダ５９を備えている。電流分配回路７４は、図２１に示すように、電流分配回路５４（図１６）からＮｃｈトランジスタ７２および端子ＩＣ３を除去したものである。電流分配回路７４は、電流分配回路５４と同様の原理により、電流ＩＲＥＦ４と同量の電流を２つの端子ＩＣ１、ＩＣ２に流す働きを有する。読み出し回路５６は、メモリセル電流と同量の電流と電流（ＩＲＥＦ１＋ＩＲＥＦ２）／２とを比較する。読み出し回路５７は、メモリセル電流と同量の電流と電流（ＩＲＥＦ３＋ＩＲＥＦ４）／２とを比較する。読み出し回路５８は、メモリセル電流と同量の電流と電流（ＩＲＥＦ４＋ＩＲＥＦ５）／２とを比較する。

図１９に示すように、消去された場合と第１の書き込み状態に設定された場合とで、メモリセル電流の分布形状は異なるが、第１の書き込み状態に設定された場合と第２の書き込み状態に設定された場合とでは、メモリセル電流の分布形状は同じである。したがって、電流（ＩＲＥＦ３＋ＩＲＥＦ４）／２は、読み出しウインドウＩＷ２（第１の書き込み状態に設定された場合と第２の書き込み状態に設定された場合との間にあるウインドウ）の中央に位置する。同様に、電流（ＩＲＥＦ４＋ＩＲＥＦ５）／２は、読み出しウインドウＩＷ３（第２の書き込み状態に設定された場合と第３の書き込み状態に設定された場合との間にあるウインドウ）の中央に位置する。

したがって、第１変形例に係るフラッシュＥＥＰＲＯＭによれば、リファレンスセルの個数を５つに削減しても、読み出し用リファレンスを各読み出し用ウインドウの中央に高い精度で設定し、データを高い精度で読み出すことができる。

なお、第１変形例に係るフラッシュＥＥＰＲＯＭでは、電流ＩＲＥＦ３〜ＩＲＥＦ５を、それぞれ、第１〜第３の書き込み状態に設定された場合のメモリセル電流の平均値や最頻値に設定してもよい。

次に、第２変形例として、第１〜第４のセルのメモリセル電流ＩＲＥＦ１〜ＩＲＥＦ４を、図２２に示すように設定する方法が考えられる。図２２に示す設定方法では、電流ＩＲＥＦ１は、消去後のメモリセル電流の最小値に設定される。電流ＩＲＥＦ２は、第１の書き込み状態に設定された場合のメモリセル電流の最大値に設定される。電流ＩＲＥＦ３は、第２の書き込み状態に設定された場合のメモリセル電流の最小値に設定される。電流ＩＲＥＦ４は、第３の書き込み状態に設定された場合のメモリセル電流の最大値に設定される。

このようにリファレンスセルの状態を設定するためには、図１８に示す処理を、（１）ステップＳ２０７の次にステップＳ２１０に進む、（２）ステップＳ２１０の次にステップＳ２１３に進む、（３）ステップＳ２１３、Ｓ２１４では第３のセルについて処理を行う、（ｄ）ステップＳ２１６、Ｓ２１７では第４のセルについて処理を行う、ように変更すればよい。

第２変形例に係るフラッシュＥＥＰＲＯＭでは、多値読み出し部４０６に代えて、図２３に示す多値読み出し部４０８が使用される。多値読み出し部４０８は、電流分配回路５４、７６、７８、読み出し回路５６〜５８、および、エンコーダ５９を備えている。電流分配回路７６、７８は、電流分配回路７４と同じ回路である。読み出し回路５６は、メモリセル電流と同量の電流と電流（ＩＲＥＦ１＋ＩＲＥＦ２）／２とを比較する。読み出し回路５７は、メモリセル電流と同量の電流と電流（ＩＲＥＦ２＋ＩＲＥＦ３）／２とを比較する。読み出し回路５８は、メモリセル電流と同量の電流と電流（ＩＲＥＦ３＋ＩＲＥＦ４）／２とを比較する。

第１変形例と同様の理由により、電流（ＩＲＥＦ２＋ＩＲＥＦ３）／２は、読み出しウインドウＩＷ２の中央に位置し、電流（ＩＲＥＦ３＋ＩＲＥＦ４）／２は、読み出しウインドウＩＷ３の中央に位置する。このことは、各書き込み状態に設定された場合のメモリセル電流が正規分布しない場合でも、成立する（図２２を参照）。

したがって、第２変形例に係るフラッシュＥＥＰＲＯＭによれば、リファレンスセルの個数を４つに削減しても、読み出し用リファレンスを各読み出し用ウインドウの中央に高い精度で設定し、データを高い精度で読み出すことができる。上記のようなリファレンスセルの状態設定は、各書き込み状態に設定された場合のメモリセル電流が正規分布しないフラッシュＥＥＰＲＯＭにおいて、特に有効である。

さらに、第３変形例として、１つの読み出し部を用いて電流の比較を逐次的に行うフラッシュＥＥＰＲＯＭを考えることができる。例えば、リファレンスセル４０２内に４つのセルを備えるフラッシュＥＥＰＲＯＭでは、多値読み出し部４０８に代えて、多値読み出し部４０９を使用してもよい。多値読み出し部４０９は、スイッチ８０、８２、読み出し回路８４、ラッチ８６、ＮＡＮＤゲート８８、９０、および、インバータ９２を備えている。スイッチ８０は電流ＩＲＥＦ２、ＩＲＥＦ４のいずれかを出力し、スイッチ８２は電流ＩＲＥＦ１、ＩＲＥＦ３のいずれかを出力する。読み出し回路８４は図８に示す読み出し回路２０６と同じ回路であり、切り替え信号Ｅ／Ｏは比較段階を切り替えるための信号である。

第１段階では切り替え信号Ｅ／Ｏは「Ｌ」とされ、スイッチ８０は電流ＩＲＥＦ２を出力し、スイッチ８２は電流ＩＲＥＦ３を出力する。このとき、読み出し回路８４は、メモリセル電流と電流（ＩＲＥＦ２＋ＩＲＥＦ３）／２とを比較する。第１段階の比較結果は、ラッチ８６にラッチされる。第２段階では切り替え信号Ｅ／Ｏは「Ｈ」とされ、第１段階の比較結果が「Ｈ」である場合、スイッチ８０は電流ＩＲＥＦ２を出力し続ける一方で、スイッチ８２は出力を電流ＩＲＥＦ３から電流ＩＲＥＦ１に切り替える。したがって、読み出し回路８４は、メモリセル電流と電流（ＩＲＥＦ１＋ＩＲＥＦ２）／２とを比較する。これに対して、第１回目の比較結果が「Ｌ」である場合、スイッチ８２は電流ＩＲＥＦ３を出力し続ける一方で、スイッチ８０は出力を電流ＩＲＥＦ２から電流ＩＲＥＦ４に切り替える。したがって、読み出し回路８４は、メモリセル電流と電流（ＩＲＥＦ３＋ＩＲＥＦ４）／２とを比較する。多値読み出し部４０９は、上記の動作により求めた第１および第２段階の比較結果を、エンコード結果Ｄ１、Ｄ０として出力する。

このように、多値読み出し部４０９は、メモリセル電流について２段階の比較を行い、その結果をエンコード結果Ｄ１、Ｄ０として出力する。したがって、多値読み出し部４０８を多値読み出し部４０９に置換しても、フラッシュＥＥＰＲＯＭは同じ動作を行う。

リファレンスセルを備えたフラッシュＥＥＰＲＯＭを出荷する前には、リファレンスセルの状態を設定する必要がある。したがって、第１〜第３変形例のようにリファレンスセルの個数を削減することにより、出荷検査に要する時間を短縮することができる。

（第５の実施形態）
第５の実施形態では、フラッシュＥＥＰＲＯＭの一部を２値メモリとして、残りを４値メモリとして使用する方法について説明する。本発明の第５の実施形態に係るフラッシュＥＥＰＲＯＭは、第４の実施形態に係るフラッシュＥＥＰＲＯＭ（図１４）において、リファレンスセル４０２をリファレンスセル５０２（図２５）に置換したものである。

本実施形態に係るフラッシュＥＥＰＲＯＭでは、メモリセルアレイ１０２内のメモリセルは複数のブロック（以下、ｓ個のブロックとする）に分割される。各ブロックは、２値メモリまたは４値メモリとして使用される。以下、４値メモリとして使用されるブロックを４値メモリブロックといい、２値メモリとして使用されるブロックを２値メモリブロックという。リファレンスセル５０２には、ｓ個のブロックのそれぞれについて、４つのリファレンスセルが含まれる。４つのリファレンスセルは、各ブロックに含まれるメモリセルに対して読み出しを行うときに使用される。

４値メモリブロックでは、メモリセル電流は所定値を中心として４つの範囲に分布し、第１〜第４のセルのメモリセル電流ＩＲＥＦ１〜ＩＲＥＦ４は、第４の実施形態の第２変形例と同様の処理により、図２６（ａ）に示すように設定される。これに対して、２値メモリブロックでは、メモリセル電流は所定値を中心として２つの範囲に分布し、第１〜第４のセルのメモリセル電流ＩＲＥＦ１〜ＩＲＥＦ４は、後述する処理（図２７）により、図２６（ｂ）に示すように設定される。より詳細には、メモリセル電流ＩＲＥＦ１、ＩＲＥＦ３は、いずれも消去後のメモリセル電流の最小値に設定され、メモリセル電流ＩＲＥＦ２、ＩＲＥＦ４は、いずれも書き込み後のメモリセル電流の最大値に設定される。

図２７は、本実施形態に係るフラッシュＥＥＰＲＯＭにおける、２値メモリブロックに関するリファレンスセルの状態設定方法を示すフローチャートである。図２７に示す処理は、第１の実施形態に係るリファレンスセルの状態設定処理（図１０）を、ステップＳ３０３で第１および第３のセルに対する書き込みを行い、ステップＳ３０６で第２および第４のセルに対する書き込みを行うように変形したものである。第１の実施形態の説明を参照すれば、図２７に示す処理により、読み出し用リファレンスを図２６（ｂ）に示すように設定できることは明らかである。

本実施形態に係るフラッシュＥＥＰＲＯＭでは、４値メモリブロック内のメモリセルに対する読み出しも、２値メモリブロック内のメモリセルに対する読み出しも、多値読み出し部４０８（図２３）を用いて行われる。上述したように、多値読み出し部４０８では、読み出し回路５６は、メモリセル電流と同量の電流と電流（ＩＲＥＦ１＋ＩＲＥＦ２）／２とを比較し、読み出し回路５７は、メモリセル電流と同量の電流と電流（ＩＲＥＦ２＋ＩＲＥＦ３）／２とを比較し、読み出し回路５８は、メモリセル電流と同量の電流と電流（ＩＲＥＦ３＋ＩＲＥＦ４）／２とを比較する。多値読み出し部４０８を用いれば４値のデータを正しく読み出せることは、上述したとおりである。

２値メモリブロック内のメモリセルに対する読み出し時には、電流ＩＲＥＦ１は電流ＩＲＥＦ３に一致し、電流ＩＲＥＦ２は電流ＩＲＥＦ４に一致する。したがって、読み出し回路５６〜５８は、いずれも、メモリセル電流と同量の電流と電流（ＩＲＥＦ１＋ＩＲＥＦ２）／２とを比較し、同じ比較結果を出力する。このため、エンコーダ５９から出力されるエンコード結果Ｄ１、Ｄ０は、両方とも０か、両方とも１かのいずれかになる。したがって、２値メモリブロック内のメモリセルに対する読み出し時には、多値読み出し部４０８を用いれば２値のデータを正しく読み出すことができる。

以上に示すように、本実施形態に係るフラッシュＥＥＰＲＯＭによれば、特別な回路を追加することなく、２値メモリブロックと４値メモリブロックとで読み出し用リファレンスセルの設定方法を切り替えるだけで、フラッシュＥＥＰＲＯＭの一部を２値メモリとして使用し、残りを４値メモリとして使用することができる。

ここまで本発明の第１〜第５の実施形態を説明してきたが、これまでに説明した以外にも、本発明の特徴を備えた各種の半導体記憶装置を考えることができる。まず、第２〜第５の実施形態に係るフラッシュＥＥＰＲＯＭでは、第１の実施形態と同様に、メモリセル電流の半分と２つのリファレンスセルのメモリセル電流の合計とを比較する読み出し回路に代えて、メモリセル電流の２倍と２つのリファレンスセルのメモリセル電流の合計とを比較する比較する読み出し回路を使用してもよい。

また、第２〜第５の実施形態に係るフラッシュＥＥＰＲＯＭにおいて、リファレンスセルの状態設定を行うときには、リファレンスセルのメモリセル電流を、各状態に設定されたメモリセルの最大値、最小値あるいは代表値（中央値、平均値、最頻値）に完全に一致させる必要はなく、両者の間に多少の誤差があることは許容される。

また、第１〜第５の実施形態では、例として、フラッシュＥＥＰＲＯＭについて説明したが、同様の原理で、フラッシュＥＥＰＲＯＭ以外の不揮発性半導体記憶装置を構成することもできる。

本発明の不揮発性半導体記憶装置の読み出し方法、リファレンスセルの状態設定方法、および、不揮発性半導体記憶装置の読み出し回路は、読み出し用リファレンスを高い精度で設定し、データを高い精度で読み出すことができるという効果を奏するので、フラッシュＥＥＰＲＯＭなどの不揮発性半導体記憶装置に利用することができる。特に、低電圧で動作する不揮発性半導体記憶装置や、多値の不揮発性半導体記憶装置として、好適に利用することができる。

本発明の第１の実施形態に係るフラッシュＥＥＰＲＯＭの構成を示す図 図１に示すフラッシュＥＥＰＲＯＭのメモリセルアレイの詳細を示す図 図１に示すフラッシュＥＥＰＲＯＭの読み出し回路の詳細を示す図 図１に示すフラッシュＥＥＰＲＯＭにおけるメモリセル電流の分布と読み出し用リファレンスとを示す図 本発明の第１の実施形態の変形例に係るフラッシュＥＥＰＲＯＭの読み出し回路の詳細を示す図 本発明の第１の実施形態の変形例に係るフラッシュＥＥＰＲＯＭにおけるメモリセル電流の分布と読み出し用リファレンスとを示す図 本発明の第２の実施形態に係るフラッシュＥＥＰＲＯＭの構成を示す図 図７に示すフラッシュＥＥＰＲＯＭの読み出し回路の詳細を示す図 図７に示すフラッシュＥＥＰＲＯＭにおけるメモリセル電流の分布と読み出し用リファレンスとを示す図 図７に示すフラッシュＥＥＰＲＯＭにおけるリファレンスセルの状態設定処理を示すフローチャート 本発明の第３の実施形態に係るフラッシュＥＥＰＲＯＭの構成を示す図 図１１に示すフラッシュＥＥＰＲＯＭにおけるメモリセルアレイおよびリファレンスセルの詳細を示す図 図１１に示すフラッシュＥＥＰＲＯＭの読み出し回路の詳細を示す図 本発明の第４の実施形態に係るフラッシュＥＥＰＲＯＭの構成を示す図 図１４に示すフラッシュＥＥＰＲＯＭにおけるメモリセル電流の分布と読み出し用リファレンスとを示す図 図１４に示すフラッシュＥＥＰＲＯＭの多値読み出し部の詳細を示す図 図１５に示す多値読み出し部に含まれる電流分配回路の詳細を示す図 図１４に示すフラッシュＥＥＰＲＯＭのリファレンスセルの状態設定処理を示すフローチャート 本発明の第４の実施形態の第１変形例に係るフラッシュＥＥＰＲＯＭにおけるメモリセル電流の分布と読み出し用リファレンスとを示す図 本発明の第４の実施形態の第１変形例に係るフラッシュＥＥＰＲＯＭの多値読み出し部の詳細を示す図 図２０に示す多値読み出し部に含まれる電流分配回路の詳細を示す図 本発明の第４の実施形態の第２変形例に係るフラッシュＥＥＰＲＯＭにおけるメモリセル電流の分布と読み出し用リファレンスとを示す図 本発明の第４の実施形態の第２変形例に係るフラッシュＥＥＰＲＯＭの多値読み出し部の詳細を示す図 本発明の第４の実施形態の第３変形例に係るフラッシュＥＥＰＲＯＭの多値読み出し部の詳細を示す図 本発明の第５の実施形態に係るフラッシュＥＥＰＲＯＭのリファレンスセルを示す図 本発明の第５の実施形態に係るフラッシュＥＥＰＲＯＭにおけるメモリセル電流の分布と読み出し用リファレンスとを示す図 本発明の第５の実施形態に係るフラッシュＥＥＰＲＯＭのリファレンスセルの状態設定方法を示すフローチャート 従来のフラッシュＥＥＰＲＯＭにおけるメモリセル電流の分布と読み出し用リファレンス（第１例）とを示す図 従来のフラッシュＥＥＰＲＯＭにおけるメモリセル電流の分布と読み出し用リファレンス（第２例）とを示す図 フラッシュＥＥＰＲＯＭにおけるメモリセル電流の分布を示す図

符号の説明

１００、２００、３００、４００…フラッシュＥＥＰＲＯＭ
１０２…メモリセルアレイ
１０４…ローデコーダ
１０６…カラムデコーダ
１０８…消去回路
１１０…カラムスイッチ
１１２、２０６…読み出し回路
１１４…出力バッファ
１１６…アドレスバッファ
１１８…書き込み回路
１２０…入力バッファ
１２２…ソーススイッチ
１２４…制御回路
１２６…電圧発生回路
２０２、３０２、４０２…リファレンスセル
２０４、３０４…リファレンススイッチ
４０６…多値読み出し部

Claims (28)

1. 複数のメモリセルを備えた不揮発性半導体記憶装置において、少なくとも２つの状態のうちのいずれかに設定されたメモリセルからデータを読み出す方法であって、
   読み出し対象のメモリセルの読み出し電流を第１の電流として求めるステップと、
   メモリセルの消去ベリファイ時に使用される第１のベリファイ用リファレンス電流とメモリセルの書き込みベリファイ時に使用される第２のベリファイ用リファレンス電流とに基づく第２の電流を求めるステップと、
   前記第１の電流と前記第２の電流との間に所定の大小関係が成立するか否かにより、前記読み出し対象のメモリセルに記憶されているデータを求めるステップとを備えた、不揮発性半導体記憶装置の読み出し方法。
2. 前記第２の電流を求めるステップは、前記第２の電流として、前記第１のベリファイ用リファレンス電流と前記第２のベリファイ用リファレンス電流とを合わせた電流を求め、
   前記データを求めるステップは、前記第１の電流と前記第２の電流の半分とを比較することを特徴とする、請求項１に記載の不揮発性半導体記憶装置の読み出し方法。
3. 前記第２の電流を求めるステップは、前記第２の電流として、前記第１のベリファイ用リファレンス電流と前記第２のベリファイ用リファレンス電流とを合わせた電流を求め、
   前記データを求めるステップは、前記第１の電流の２倍と前記第２の電流とを比較することを特徴とする、請求項１に記載の不揮発性半導体記憶装置の読み出し方法。
4. 複数のメモリセルを備えた不揮発性半導体記憶装置の読み出し回路であって、
   メモリセルの消去ベリファイ時に使用される第１のベリファイ用リファレンス電流を発生させる第１の電流発生回路と、
   メモリセルの書き込みベリファイ時に使用される第２のベリファイ用リファレンス電流を発生させる第２の電流発生回路と、
   読み出し対象のメモリセルに読み出し電流を第１の電流として供給する第１の電流供給回路と、
   前記第１のベリファイ用リファレンス電流と前記第２のベリファイ用リファレンス電流とに基づく第２の電流を供給する第２の電流供給回路と、
   前記第１の電流と前記第２の電流との間に所定の大小関係が成立するか否かにより、前記読み出し対象のメモリセルに記憶されているデータを求める比較部とを備えた、不揮発性半導体記憶装置の読み出し回路。
5. 前記第２の電流供給回路は、前記第２の電流として、前記第１のベリファイ用リファレンス電流と前記第２のベリファイ用リファレンス電流とを合わせた電流を供給し、
   前記比較部は、
   前記第１の電流に応じた第３の電流を供給する第３の電流供給回路と、
   前記第２の電流に応じた第４の電流を供給する第４の電流供給回路と、
   前記第３の電流と前記第４の電流とを比較する比較回路とを備えた、請求項４に記載の不揮発性半導体記憶装置の読み出し回路。
6. 前記第３の電流は前記第１の電流と同量で、前記第４の電流は前記第２の電流の半分であることを特徴とする、請求項５に記載の不揮発性半導体記憶装置の読み出し回路。
7. 前記第３の電流は前記第１の電流の２倍で、前記第４の電流は前記第２の電流と同量であることを特徴とする、請求項５に記載の不揮発性半導体記憶装置の読み出し回路。
8. 複数のメモリセルと複数のリファレンスセルとを備えた不揮発性半導体記憶装置において、少なくとも２つの状態のうちのいずれかに設定されたメモリセルからデータを読み出す方法であって、
   第１のリファレンスセルは、読み出し電流が第１の状態に設定されたメモリセルの読み出し電流の最大値または最小値に一致するように設定され、かつ、
   第２のリファレンスセルは、読み出し電流が第２の状態に設定されたメモリセルの読み出し電流の最大値または最小値に一致するように設定されており、
   読み出し対象のメモリセルの読み出し電流を第１の電流として求めるステップと、
   前記第１のリファレンスセルの読み出し電流と前記第２のリファレンスセルの読み出し電流とに基づく第２の電流を求めるステップと、
   前記第１の電流と前記第２の電流との間に所定の大小関係が成立するか否かにより、前記読み出し対象のメモリセルに記憶されているデータを求めるステップとを備えた、不揮発性半導体記憶装置の読み出し方法。
9. 前記第２の電流を求めるステップは、前記第２の電流として、前記第１のリファレンスセルの読み出し電流と前記第２のリファレンスセルの読み出し電流とを合わせた電流を求め、
   前記データを求めるステップは、前記第１の電流と前記第２の電流の半分とを比較することを特徴とする、請求項８に記載の不揮発性半導体記憶装置の読み出し方法。
10. 前記第２の電流を求めるステップは、前記第２の電流として、前記第１のリファレンスセルの読み出し電流と前記第２のリファレンスセルの読み出し電流とを合わせた電流を求め、
    前記データを求めるステップは、前記第１の電流の２倍と前記第２の電流とを比較することを特徴とする、請求項８に記載の不揮発性半導体記憶装置の読み出し方法。
11. 複数のメモリセルと複数のリファレンスセルとを備えた不揮発性半導体記憶装置において、少なくとも３つの状態のうちのいずれかに設定されたメモリセルからデータを読み出す方法であって、
    第１のリファレンスセルは、読み出し電流が第１の状態に設定されたメモリセルの読み出し電流の最大値または最小値に一致するように設定され、
    第２のリファレンスセルは、読み出し電流が第２の状態に設定されたメモリセルの読み出し電流の最大値または最小値に一致するように設定され、かつ、
    残余のリファレンスセルは、読み出し電流が所定値に一致するように設定されており、
    読み出し対象のメモリセルの読み出し電流を第１の電流として求めるステップと、
    前記第１のリファレンスセルの読み出し電流と前記第２のリファレンスセルの読み出し電流とに基づく第２の電流を求めるステップと、
    前記第１のリファレンスセル以外の２つのリファレンスセルの読み出し電流に基づく第３の電流を求めるステップと、
    前記第１の電流と前記第２の電流との間に所定の大小関係が成立するか否かにより、第１の比較結果を求めるステップと、
    前記第１の電流と前記第３の電流との間に所定の大小関係が成立するか否かにより、第２の比較結果を求めるステップと、
    前記第１の比較結果と前記第２の比較結果とに基づき、前記読み出し対象のメモリセルに記憶されているデータを求めるステップとを備えた、不揮発性半導体記憶装置の読み出し方法。
12. 前記不揮発性半導体記憶装置は、少なくとも４つのリファレンスセルを備え、
    第３のリファレンスセルは、読み出し電流が第２の状態に設定されたメモリセルの読み出し電流の最大値または最小値に一致するように設定され、かつ、
    第４のリファレンスセルは、読み出し電流が第３の状態に設定されたメモリセルの読み出し電流の最大値または最小値に一致するように設定されており、
    前記第２の電流を求めるステップは、前記第２の電流として、前記第１のリファレンスセルの読み出し電流と前記第２のリファレンスセルの読み出し電流とを合わせた電流を求め、
    前記第３の電流を求めるステップは、前記第３の電流として、前記第３のリファレンスセルの読み出し電流と前記第４のリファレンスセルの読み出し電流とを合わせた電流を求めることを特徴とする、請求項１１に記載の不揮発性半導体記憶装置の読み出し方法。
13. 前記不揮発性半導体記憶装置は、少なくとも４つのリファレンスセルを備え、
    第３のリファレンスセルは、読み出し電流が第２の状態に設定されたメモリセルの読み出し電流の代表値に一致するように設定され、かつ、
    第４のリファレンスセルは、読み出し電流が第３の状態に設定されたメモリセルの読み出し電流の代表値に一致するように設定されており、
    前記第２の電流を求めるステップは、前記第２の電流として、前記第１のリファレンスセルの読み出し電流と前記第２のリファレンスセルの読み出し電流とを合わせた電流を求め、
    前記第３の電流を求めるステップは、前記第３の電流として、前記第３のリファレンスセルの読み出し電流と前記第４のリファレンスセルの読み出し電流とを合わせた電流を求めることを特徴とする、請求項１１に記載の不揮発性半導体記憶装置の読み出し方法。
14. 前記不揮発性半導体記憶装置は、少なくとも３つのリファレンスセルを備え、
    第３のリファレンスセルは、読み出し電流が第３の状態に設定されたメモリセルの読み出し電流の最大値または最小値に一致するように設定されており、
    前記第２の電流を求めるステップは、前記第２の電流として、前記第１のリファレンスセルの読み出し電流と前記第２のリファレンスセルの読み出し電流とを合わせた電流を求め、
    前記第３の電流を求めるステップは、前記第３の電流として、前記第２のリファレンスセルの読み出し電流と前記第３のリファレンスセルの読み出し電流とを合わせた電流を求めることを特徴とする、請求項１１に記載の不揮発性半導体記憶装置の読み出し方法。
15. 前記第１の比較結果を求めるステップは、前記第１の電流と前記第２の電流の半分とを比較し、
    前記第２の比較結果を求めるステップは、前記第１の電流と前記第３の電流の半分とを比較することを特徴とする、請求項１１に記載の不揮発性半導体記憶装置の読み出し方法。
16. 前記第１の比較結果を求めるステップは、前記第１の電流の２倍と前記第２の電流とを比較し、
    前記第２の比較結果を求めるステップは、前記第１の電流の２倍と前記第３の電流とを比較することを特徴とする、請求項１１に記載の不揮発性半導体記憶装置の読み出し方法。
17. 複数のメモリセルと複数のリファレンスセルとを備えた不揮発性半導体記憶装置において、リファレンスセルの状態を設定する方法であって、
    前記リファレンスセルから一のリファレンスセルを選択するステップと、
    前記メモリセルの全部または一部を所定の状態に設定するステップと、
    前記所定の状態に設定されたメモリセルの読み出し電流と選択されたリファレンスセルの読み出し電流との間に所定の大小関係が成立するか否かを判定し、当該判定結果が所定の条件を満たすまで、選択されたリファレンスセルの状態を変更するステップとを備えた、不揮発性半導体記憶装置のリファレンスセルの状態設定方法。
18. 初期状態において前記リファレンスセルを消去状態に設定するステップをさらに備え、
    前記リファレンスセルの状態を変更するステップは、前記判定結果が前記所定の条件を満たすまで、選択されたリファレンスセルに対して書き込み処理を行うことを特徴とする、請求項１７に記載の不揮発性半導体記憶装置のリファレンスセルの状態設定方法。
19. 前記リファレンスセルの状態を変更するステップは、前記所定の状態に設定されたメモリセルの読み出し電流のすべてが、選択されたリファレンスセルの読み出し電流よりも大あるいは小となるまで、選択されたリファレンスセルの状態を変更することを特徴とする、請求項１７に記載の不揮発性半導体記憶装置のリファレンスセルの状態設定方法。
20. 前記リファレンスセルの状態を変更するステップは、前記所定の状態に設定されたメモリセルの読み出し電流の半数が、選択されたリファレンスセルの読み出し電流よりも大あるいは小となるまで、選択されたリファレンスセルの状態を変更することを特徴とする、請求項１７に記載の不揮発性半導体記憶装置のリファレンスセルの状態設定方法。
21. 前記不揮発性半導体記憶装置は、複数のワード線と複数のビット線との交点に配置された複数のメモリセルと、前記メモリセルと同一の構造を有し、前記ワード線に接続された複数のリファレンスセルとを備え、
    前記メモリセルを所定の状態に設定するステップは、選択されたリファレンスセルと同一のワード線に接続されたメモリセルの全部または一部を前記所定の状態に設定することを特徴とする、請求項１７に記載の不揮発性半導体記憶装置のリファレンスセルの状態設定方法。
22. 複数のメモリセルを備えた不揮発性半導体記憶装置の読み出し回路であって、
    読み出し電流が第１の状態に設定されたメモリセルの読み出し電流の最大値または最小値に一致するように設定された第１のリファレンスセルと、
    読み出し電流が第２の状態に設定されたメモリセルの読み出し電流の最大値または最小値に一致するように設定された第２のリファレンスセルと、
    読み出し対象のメモリセルに読み出し電流を第１の電流として供給する第１の電流供給回路と、
    前記第１のリファレンスセルの読み出し電流と前記第２のリファレンスセルの読み出し電流とに基づく第２の電流を供給する第２の電流供給回路と、
    前記第１の電流と前記第２の電流との間に所定の大小関係が成立するか否かにより、前記読み出し対象のメモリセルに記憶されているデータを求める比較部とを備えた、不揮発性半導体記憶装置の読み出し回路。
23. 前記第２の電流供給回路は、前記第２の電流として、前記第１のリファレンスセルの読み出し電流と前記第２のリファレンスセルの読み出し電流とを合わせた電流を供給し、
    前記比較部は、
    前記第１の電流に応じた第３の電流を供給する第３の電流供給回路と、
    前記第２の電流に応じた第４の電流を供給する第４の電流供給回路と、
    前記第３の電流と前記第４の電流とを比較する比較回路とを備えた、請求項２２に記載の不揮発性半導体記憶装置の読み出し回路。
24. 前記第３の電流は前記第１の電流と同量で、前記第４の電流は前記第２の電流の半分であることを特徴とする、請求項２３に記載の不揮発性半導体記憶装置の読み出し回路。
25. 前記第３の電流は前記第１の電流の２倍で、前記第４の電流は前記第２の電流と同量であることを特徴とする、請求項２３に記載の不揮発性半導体記憶装置の読み出し回路。
26. 複数のメモリセルを備えた不揮発性半導体記憶装置であって、
    複数のワード線と複数のビット線との交点に配置された複数のメモリセルと、
    前記メモリセルと同一の構造を有し、前記ワード線に接続された複数のリファレンスセルとを備え、
    前記リファレンスセルの状態は、前記メモリセルの状態が設定された後に、同一のワード線に接続されたメモリセルに対する読み出し結果に基づき設定されることを特徴とする、不揮発性半導体記憶装置。
27. 前記ビット線とは独立して動作する複数のリファレンスセル用ビット線をさらに備え、
    前記リファレンスセルは、ＭＯＳトランジスタで構成され、
    前記リファレンスセルのゲートは前記ワード線に接続され、前記リファレンスセルのドレインは前記リファレンスセル用ビット線に接続されていることを特徴とする、請求項２６に記載の不揮発性半導体記憶装置。
28. 複数のメモリセルと複数のリファレンスセルとを備えた不揮発性半導体記憶装置において、メモリセルからデータを読み出す方法であって、
    メモリセルは、ブロック単位で、少なくとも４つの状態のうちのいずれかに設定される第１タイプと、少なくとも２つの状態のうちのいずれかに設定される第２タイプとに分類され、
    メモリセルの各ブロックには、少なくとも４つのリファレンスセルが対応づけられており、
    第１タイプのメモリセルについての第１ないし第４のリファレンスセルは、それぞれ、読み出し電流が前記４つの状態のうちの１つの状態に設定されたメモリセルの読み出し電流の最大値または最小値に一致するように設定され、
    第２タイプのメモリセルについての第１および第３のリファレンスセルは、読み出し電流が前記２つの状態のうち一方の状態に設定されたメモリセルの読み出し電流の最大値または最小値に一致するように設定され、かつ、
    第２タイプのメモリセルについての第２および第４のリファレンスセルは、読み出し電流が前記２つの状態のうち他方の状態に設定されたメモリセルの読み出し電流の最大値または最小値に一致するように設定されており、
    読み出し対象のメモリセルの読み出し電流を第１の電流として求めるステップと、
    前記第１のリファレンスセルの読み出し電流と前記第２のリファレンスセルの読み出し電流とに基づく第２の電流を求めるステップと、
    前記第２のリファレンスセルの読み出し電流と前記第３のリファレンスセルの読み出し電流とに基づく第３の電流を求めるステップと、
    前記第３のリファレンスセルの読み出し電流と前記第４のリファレンスセルの読み出し電流とに基づく第４の電流を求めるステップと、
    前記第１の電流と前記第２ないし第４の電流との間に所定の大小関係が成立するか否かにより、前記読み出し対象のメモリセルに記憶されているデータを求めるステップとを備えた、不揮発性半導体記憶装置の読み出し方法。

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