JP2016170846A - 半導体集積回路装置及びそれを用いた電子機器 - Google Patents

Abstract

【課題】メモリーセルに記憶されているデータを読み出す際に比較の対象となる判定電流を、少ないリファレンスセルを用いて適切に設定できるようにする。【解決手段】半導体集積回路装置は、フローティングゲートに蓄積される電荷に応じてデータを記憶するトランジスターを含むメモリーセルと、第１の閾値電圧を有するトランジスターを含む第１のリファレンスセルと、第１の閾値電圧よりも大きい第２の閾値電圧を有するトランジスターを含む第２のリファレンスセルと、第１のリファレンスセルに流れる電流と第２のリファレンスセルに流れる電流とに基づいて判定電流を生成し、メモリーセルに流れる電流を判定電流と比較することにより、メモリーセルに記憶されているデータを読み出すデータ読み出し回路とを含む。【選択図】図３

Description

本発明は、フラッシュメモリーやＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）等の電気的に書き換え可能な不揮発性メモリーを内蔵した半導体集積回路装置に関する。さらに、本発明は、そのような半導体集積回路装置を用いた電子機器等に関する。

近年においては、フラッシュメモリーやＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）等の電気的に書き換え可能な不揮発性メモリーが広く普及している。そのような不揮発性メモリーを内蔵した半導体集積回路装置において、ベリファイ回路が搭載されていない場合には、出荷検査時にＬＳＩテスター等を用いてメモリーセルに流れる電流を測定しながらプログラム（データの書き込み）を行うことによって、参照用メモリーセル（リファレンスセル）の閾値電圧の合わせ込みが行われていた。従って、閾値電圧を設定するために電源のセットアップ等に時間を要し、検査コストも増加していた。一方、ベリファイ回路が搭載されている場合には、リファレンスセルの閾値電圧を設定するための基準セルや、プログラム動作と判定動作とを切り換える制御回路等の複雑な回路が必要だった。

関連する技術として、特許文献１には、アレイセルの電気的特性における変動に追随する基準を備えた基準化方式が開示されている。このプログラム可能な基準は、１つ又はそれ以上の基準セルを含み、各基準セルは、その閾値を設定するために制御された環境の中でプログラムされたフローティングゲートを有する。アレイセルの状態を読み出すために、アレイセル及び基準セルのゲートに同一の電圧が与えられる。加えて、アレイセル及び基準セルの出力は、同じバイアス条件下に維持される。データ読み出し中、基準セルのドレインは、基準セルの閾値に対するアレイセルの閾値を決定するためにアレイセルのドレイン出力と比較される出力を提供する。

また、特許文献２には、試験時間の増加を抑えるために閾値設定を自動化した上で、さらに、リファレンスセルの閾値を所望の値に精度良く設定する不揮発性半導体記憶装置が開示されている。この半導体記憶装置は、電気的に書き換え可能なメモリーセルの配列と、メモリーセルに保持されたデータを読み出すときに比較の基準となる閾値を有するリファレンスセルと、リファレンスセルに閾値を設定する設定回路と、リファレンスセルに閾値として設定された値の判定基準となる異なる基準値をそれぞれ有する複数の基準セルとを備え、設定回路は、リファレンスセルへの閾値の書き込み回路と、リファレンスセルに書き込まれた閾値が複数の基準セルのいずれかの基準値に達したか否かを判定する判定部と、それぞれの基準値に従って、リファレンスセルに閾値を再度設定するときの書き込み信号を制御する制御回路とを備える。

特開平７−１９２４７８号公報（段落０００９−００１０、図４） 特開２００７−１６４９３４号公報（段落００１１−００１２）

特許文献１においては、１つの判定レベルに対して１つの基準セルが用いられ、基本的に、アレイセルの出力を複数の基準セルの出力と比較することによって閾値の比較が行われる。また、特許文献２においては、リファレンスセルに閾値を設定するために、複数の基準セルが用いられる。そのように複数の基準セルを用いる場合には、デコード回路も必要となり、追加回路が多くなってしまう。

そこで、上記の点に鑑み、本発明の第１の目的は、メモリーセルに記憶されているデータを読み出す際に比較の対象となる判定電流を、少ないリファレンスセルを用いて適切に設定できるようにすることである。また、本発明の第２の目的は、回路規模をあまり大きくすることなく、リファレンスセル等の閾値電圧を精度良く確認又は設定することができる半導体集積回路装置を提供することである。さらに、本発明の第３の目的は、そのような半導体集積回路装置を用いた電子機器等を提供することである。

以上の課題の少なくとも一部を解決するため、本発明の１つの観点に係る半導体集積回路装置は、フローティングゲートに蓄積される電荷に応じてデータを記憶するトランジスターを含むメモリーセルと、第１の閾値電圧を有するトランジスターを含む第１のリファレンスセルと、第１の閾値電圧よりも大きい第２の閾値電圧を有するトランジスターを含む第２のリファレンスセルと、第１のリファレンスセルに流れる電流と第２のリファレンスセルに流れる電流とに基づいて判定電流を生成し、メモリーセルに流れる電流を判定電流と比較することにより、メモリーセルに記憶されているデータを読み出すデータ読み出し回路とを備える。

本発明の１つの観点によれば、メモリーセルに記憶されているデータを読み出す際に比較の対象となる判定電流を、第１のリファレンスセルに流れる電流と第２のリファレンスセルに流れる電流とに基づいて適切に設定することができる。また、読み出しモードと、メモリーセルのベリファイモードとにおいて、判定電流を変更することも可能になる。

ここで、半導体集積回路装置が、第１のリファレンスセルの閾値電圧に基づいて第２のリファレンスセルの閾値電圧を設定するベリファイ回路をさらに備えるようにしても良い。リファレンスセルのベリファイモードにおいて、ベリファイの対象となるのは第２のリファレンスセルのみであるので、リファレンスセルを選択するためのデコード回路が不要になり、回路規模をあまり大きくすることなく、リファレンスセルの閾値電圧を精度良く設定することができる。

その場合に、データ読み出し回路が、リファレンスセルのベリファイモードにおいて、第２のリファレンスセルに流れる電流に比例する電流を第１のリファレンスセルに流れる電流に比例する電流と比較し、ベリファイ回路が、第２のリファレンスセルに流れる電流に比例する電流が第１のリファレンスセルに流れる電流に比例する電流よりも大きい場合に、第２のリファレンスセルの閾値電圧を上昇させるようにしても良い。それにより、第１のリファレンスセルに流れる電流と第２のリファレンスセルに流れる電流との比に従って、第２のリファレンスセルの閾値電圧を精度良く設定することができる。

以上において、データ読み出し回路が、読み出しモードにおいて、メモリーセルに流れる電流を判定電流と比較し、リファレンスセルのベリファイモードにおいて、第２のリファレンスセルに流れる電流に比例する電流を第１のリファレンスセルに流れる電流に比例する電流と比較して、比較結果を表す判定信号を出力するセンスアンプを含むようにしても良い。それにより、読み出しモードとリファレンスセルのベリファイモードとにおいて同じセンスアンプを共用できるので、回路規模をあまり大きくすることなく、リファレンスセルの閾値電圧を精度良く確認することができる。

その場合に、データ読み出し回路が、第１のリファレンスセルに流れる電流に比例する電流を供給する第１のカレントミラー回路と、第２のリファレンスセルに流れる電流に比例する電流を供給する第２のカレントミラー回路と、リファレンスセルのベリファイモードを設定する信号に従って、第２のカレントミラー回路から供給される電流の供給先を選択するセレクター回路と、リファレンスセルのベリファイモードにおいて、第２のカレントミラー回路から供給される電流に比例する電流を供給する第３のカレントミラー回路とをさらに含み、センスアンプが、読み出しモードにおいて、メモリーセルに流れる電流を、第１のカレントミラー回路から供給される電流と第２のカレントミラー回路から供給される電流との和である判定電流と比較し、リファレンスセルのベリファイモードにおいて、第３のカレントミラー回路から供給される電流を第１のカレントミラー回路から供給される電流と比較するようにしても良い。

それにより、センスアンプは、読み出しモードにおいて、メモリーセルに流れる電流を第１のリファレンスセルに流れる電流と第２のリファレンスセルに流れる電流とに基づいて生成される判定電流と比較し、リファレンスセルのベリファイモードにおいて、第２のリファレンスセルに流れる電流に比例する電流を第１のリファレンスセルに流れる電流に比例する電流と比較することができる。

本発明の１つの観点に係る電子機器は、上記いずれかの半導体集積回路装置を備える。それにより、半導体集積回路装置に内蔵された不揮発性メモリーに記憶されているデータを読み出す際に比較の対象となる判定電流を、２つのリファレンスセルに流れる電流に基づいて適切に設定することができる電子機器を提供することができる。

本発明の一実施形態における不揮発性メモリーの構成例を示すブロック図。 図１に示すメモリーセルアレイ及びその周辺の構成例を示す回路図。 図１に示すデータ読み出し回路及びその周辺の構成例を示す回路図。 データ読み出し回路の読み出しモードにおける判定レベルの設定例を示す図。 図１に示すベリファイ回路の構成例を示す回路図。 図５に示すベリファイ回路の動作例を示すタイミングチャート。 本発明の一実施形態に係る電子機器の構成例を示すブロック図。

以下、本発明の実施形態について、図面を参照しながら詳細に説明する。なお、同一の構成要素には同一の参照符号を付して、重複する説明を省略する。
＜不揮発性メモリー＞
図１は、本発明の一実施形態に係る半導体集積回路装置に内蔵された不揮発性メモリーの構成例を示すブロック図である。本発明の一実施形態に係る半導体集積回路装置は、フラッシュメモリーやＥＥＰＲＯＭ等の電気的に書き換え可能な不揮発性メモリーのみを内蔵しても良いし、不揮発性メモリーに加えて、所定の機能を有する回路ブロック又はＣＰＵ（中央演算装置）等の機能回路を内蔵しても良い。以下においては、不揮発性メモリーの一例として、フラッシュメモリーについて説明する。

図１に示すように、この不揮発性メモリーは、メモリーセルアレイ１０と、電源回路２０と、ワード線昇圧回路３０と、ワード線駆動回路４０と、ソース線駆動回路５０と、スイッチ回路６０と、メモリー制御回路７０とを含んでいる。メモリー制御回路７０は、メモリーセルアレイ１０に含まれている複数のメモリーセルに消去動作、書き込み動作、又は、読み出し動作を行わせるように、電源回路２０〜スイッチ回路６０を制御する。

メモリーセルアレイ１０の複数のメモリーセルは、ｍ行ｎ列のマトリックス状に配置されている（ｍ及びｎは、２以上の整数）。例えば、メモリーセルアレイ１０は、２０４８行のメモリーセルを含んでいる。また、１行のメモリーセルは、１０２４個のメモリーセルを含み、１２８個の８ビットデータを記憶することができる。

また、メモリーセルアレイ１０は、複数のワード線ＷＬ０、ＷＬ１、・・・、ＷＬｍと、複数のソース線ＳＬ０、ＳＬ１、・・・、ＳＬｍと、複数のビット線ＢＬ０、ＢＬ１、・・・、ＢＬｎとを含んでいる。それらのワード線の各々は、それぞれの行に配置された複数のメモリーセルに接続されている。また、それらのビット線の各々は、それぞれの列に配置された複数のメモリーセルに接続されている。

電源回路２０には、例えば、基準電源電位ＶＳＳと、データ消去及びデータ書き込み用の高電源電位ＶＰＰと、ロジック回路用のロジック電源電位ＶＤＤとが、外部から供給される。あるいは、電源回路２０は、外部から供給される複数の電源電位の内の１つの電源電位を昇圧又は降圧することにより、他の電源電位を生成しても良い。

基準電源電位ＶＳＳは、他の電位に対して相対的な基準となる基準電位であり、以下においては、基準電源電位ＶＳＳが接地電位（０Ｖ）である場合について説明する。高電源電位ＶＰＰは、基準電源電位ＶＳＳよりも高い所定の電位であり、例えば、５Ｖ〜１０Ｖ程度である。ロジック電源電位ＶＤＤは、基準電源電位ＶＳＳよりも高く高電源電位ＶＰＰよりも低い電位であり、例えば、１．２Ｖ〜１．８Ｖ程度である。ロジック電源電位ＶＤＤは、半導体集積回路装置において不揮発性メモリーと共に使用される機能回路の電源電位と共用されても良い。

電源回路２０は、ロジック電源電位ＶＤＤをメモリー制御回路７０に供給すると共に、メモリー制御回路７０の制御の下で、高電源電位ＶＰＰ及びロジック電源電位ＶＤＤを、必要に応じて不揮発性メモリーの各部に供給する。図１においては、電源回路２０からワード線昇圧回路３０に供給される電源電位がワード線電源電位ＶＷＬとして示されており、電源回路２０からソース線駆動回路５０に供給される電源電位がソース線電源電位ＶＳＬとして示されている。

例えば、メモリーセルを消去状態にする消去モードにおいて、電源回路２０は、高電源電位ＶＰＰをワード線昇圧回路３０及びソース線駆動回路５０に供給する。ワード線昇圧回路３０は、高電源電位ＶＰＰをワード線駆動回路４０に供給する。

メモリーセルにデータを書き込む書き込みモードにおいて、電源回路２０は、高電源電位ＶＰＰをワード線昇圧回路３０及びソース線駆動回路５０に供給する。ワード線昇圧回路３０は、高電源電位ＶＰＰをワード線駆動回路４０に供給する。

メモリーセルからデータを読み出す読み出しモードにおいて、電源回路２０は、ロジック電源電位ＶＤＤをワード線昇圧回路３０及びソース線駆動回路５０に供給する。ワード線昇圧回路３０は、ロジック電源電位ＶＤＤを上昇させてワード線昇圧電位ＶＵＰ（例えば、２．８Ｖ）を生成し、ワード線昇圧電位ＶＵＰをワード線駆動回路４０に供給する。

メモリーセルのベリファイモードにおいて、電源回路２０は、ロジック電源電位ＶＤＤをワード線昇圧回路３０及びソース線駆動回路５０に供給する。ワード線昇圧回路３０は、ロジック電源電位ＶＤＤをワード線駆動回路４０に供給する。

リファレンスセルのベリファイモードにおいて、電源回路２０は、高電源電位ＶＰＰ及びロジック電源電位ＶＤＤをワード線昇圧回路３０に供給すると共に、高電源電位ＶＰＰをソース線駆動回路５０に供給する。ワード線昇圧回路３０は、高電源電位ＶＰＰ及びロジック電源電位ＶＤＤをワード線駆動回路４０に供給する。

ワード線駆動回路４０は、複数のワード線ＷＬ０、ＷＬ１、・・・、ＷＬｍに接続されており、メモリー制御回路７０によって選択されるメモリーセルに接続されたワード線を駆動する。ソース線駆動回路５０は、複数のソース線ＳＬ１、ＳＬ２、・・・、ＳＬｍに接続されており、メモリー制御回路７０によって選択されるメモリーセルに接続されたソース線を駆動する。

スイッチ回路６０は、例えば、複数のビット線ＢＬ０、ＢＬ１、・・・、ＢＬｎの経路にそれぞれ接続された複数のトランジスターを含み、それらのトランジスターは、メモリー制御回路７０の制御の下でオン又はオフする。メモリー制御回路７０は、スイッチ回路６０を介して、複数のビット線ＢＬ０、ＢＬ１、・・・、ＢＬｎに接続されたメモリーセルに接続可能となっている。

メモリー制御回路７０は、例えば、組み合わせ回路及び順序回路を含む論理回路や、アナログ回路等で構成され、リファレンスセルＲＣ１及びＲＣ２と、データ読み出し回路７１と、ベリファイ回路７２とを含んでいる。メモリー制御回路７０には、チップセレクト信号ＣＳ、モードセレクト信号ＭＳ、動作クロック信号ＣＫ、及び、アドレス信号ＡＤが供給される。

メモリー制御回路７０は、チップセレクト信号ＣＳによって不揮発性メモリーが選択されたときに、モードセレクト信号ＭＳに従って、不揮発性メモリーを、消去モード、書き込みモード、読み出しモード、メモリーセルのベリファイモード、又は、リファレンスセルのベリファイモードに設定する。

書き込みモード、読み出しモード、及び、メモリーセルのベリファイモードにおいて、メモリー制御回路７０は、動作クロック信号ＣＫに同期して、アドレス信号ＡＤによって指定されたメモリーセルにアクセスするように不揮発性メモリーの各部を制御する。

書き込みモードにおいて、メモリー制御回路７０は、書き込みデータを入力し、アドレス信号ＡＤによって指定されたメモリーセルにデータを書き込むように不揮発性メモリーの各部を制御する。また、読み出しモード及びメモリーセルのベリファイモードにおいて、メモリー制御回路７０は、アドレス信号ＡＤによって指定されたメモリーセルからデータを読み出すように不揮発性メモリーの各部を制御し、読み出しデータを出力する。

例えば、読み出しモードにおいて、メモリー制御回路７０は、アドレス信号ＡＤによって指定されたメモリーセルに接続されたスイッチ回路６０のトランジスターをオンさせて、そのメモリーセルに流れる読み出し電流に基づいてデータを読み出す。その際に、データ読み出し回路７１は、リファレンスセルＲＣ１に流れる電流とリファレンスセルＲＣ２に流れる電流とに基づいて判定電流を生成し、アドレス信号ＡＤによって指定されたメモリーセルに流れる読み出し電流を判定電流と比較することにより、指定されたメモリーセルに記憶されているデータが「０」であるか「１」であるかを判定する。

＜メモリーセルアレイ＞
図２は、図１に示すメモリーセルアレイ及びその周辺の構成例を示す回路図である。各々のメモリーセルＭＣは、コントロールゲート、フローティングゲート、ソース、及び、ドレインを有するＮチャネルＭＯＳトランジスターを含んでいる。メモリーセルＭＣのトランジスターは、フローティングゲートに蓄積される電荷に応じて１ビットのデータを記憶する。

ワード線ＷＬ０〜ＷＬｍの各々は、それぞれの行に配置された複数のメモリーセルＭＣのトランジスターのコントロールゲートに接続されている。ソース線ＳＬ０〜ＳＬｍの各々は、それぞれの行に配置された複数のメモリーセルＭＣのトランジスターのソースに接続されている。また、ビット線ＢＬ０〜ＢＬｎの各々は、それぞれの列に配置された複数のメモリーセルＭＣのトランジスターのドレインに接続されている。

ワード線駆動回路４０（図１）は、ワード線ＷＬ０〜ＷＬｍに接続されたメモリーセルＭＣのトランジスターのコントロールゲートを駆動する複数のワード線ドライバー４１と、複数のＮチャネルＭＯＳトランジスター４２と、ワード線ドライバー４１の高電位側電源電位を供給するインバーター４３とを含んでいる。各々のワード線ドライバー４１は、例えば、レベルシフター、バッファー回路、又は、インバーター等で構成される。各々のワード線ドライバー４１には、インバーター４３からワード線電源電位ＶＷＬ又はワード線昇圧電位ＶＵＰが供給される。

複数のワード線ドライバー４１の入力端子には、メモリーセルアレイを構成する複数のメモリーセルの内から１行又は複数行のメモリーセルを選択する際にハイレベルに活性化されるハイアクティブの行選択信号ＳＷ０〜ＳＷｍが、メモリー制御回路７０から入力される。ワード線ドライバー４１は、行選択信号がアクティブであるときに、ワード線電源電位ＶＷＬ又はワード線昇圧電位ＶＵＰをワード線に出力し、行選択信号がノンアクティブであるときに、基準電源電位ＶＳＳをワード線に出力する。

ソース線駆動回路５０（図１）は、ソース線ＳＬ０〜ＳＬｍに接続されたメモリーセルＭＣのトランジスターのソースを駆動するために、ソース線ドライバー５１と、複数のトランスミッションゲートＴＧと、複数のインバーター５２とを含んでいる。ソース線ドライバー５１は、例えば、レベルシフター、バッファー回路、又は、インバーター等で構成される。複数のトランスミッションゲートＴＧは、ソース線ドライバー５１の出力端子とソース線ＳＬ０〜ＳＬｍとの間に接続されている。

ソース線ドライバー５１には、電源回路２０（図１）からソース線電源電位ＶＳＬが供給される。ソース線ドライバー５１の入力端子には、ソース線に高電源電位を印加する際にハイレベルに活性化されるハイアクティブのソース線駆動信号ＳＳＬが、メモリー制御回路７０から入力される。ソース線ドライバー５１は、ソース線駆動信号ＳＳＬがアクティブであるときに、ソース線電源電位ＶＳＬを出力し、ソース線駆動信号ＳＳＬがノンアクティブであるときに、基準電源電位ＶＳＳを出力する。

各々のトランスミッションゲートＴＧは、ＮチャネルＭＯＳトランジスターと、ＰチャネルＭＯＳトランジスターとで構成され、ソース線ドライバー５１の出力端子とソース線との間の接続を開閉するスイッチ回路として機能する。トランスミッションゲートＴＧにおいて、ＮチャネルＭＯＳトランジスターのゲートは、ワード線ドライバー４１の出力端子に接続され、ＰチャネルＭＯＳトランジスターのゲートは、インバーター５２の出力端子に接続されている。

インバーター５２には、ワード線駆動回路４０（図１）からワード線電源電位ＶＷＬ又はワード線昇圧電位ＶＵＰが供給される。インバーター５２の入力端子には、行選択信号ＳＷ０〜ＳＷｍが入力される。インバーター５２は、行選択信号ＳＷ０〜ＳＷｍを反転して、反転された信号をトランスミッションゲートＴＧのＰチャネルＭＯＳトランジスターのゲートに印加する。

スイッチ回路６０は、ビット線ＢＬ０〜ＢＬｎに接続されたメモリーセルＭＣのトランジスターのドレインとメモリー制御回路７０との間に接続されたＮチャネルＭＯＳトランジスターＱ０〜Ｑｎを含んでいる。トランジスターＱ０〜Ｑｎのゲートには、メモリーセルアレイを構成する複数のメモリーセルの内から１列又は複数列のメモリーセルを選択する際にハイレベルに活性化されるハイアクティブの列選択信号ＳＢ０〜ＳＢｎが、メモリー制御回路７０から印加される。

書き込みモードにおいて、メモリー制御回路７０は、アドレス信号によって指定されるメモリーセルＭＣに接続されたワード線及びビット線を選択するために、対応する行選択信号及び列選択信号をアクティブにし、それ以外の行選択信号及び列選択信号をノンアクティブにすると共に、ソース線駆動信号ＳＳＬをアクティブにする。以下においては、一例として、ワード線ＷＬ０及びビット線ＢＬ０が選択される場合について説明する。

インバーター４３、ソース線ドライバー５１、及び、インバーター５２には、高電源電位ＶＰＰが供給される。ノンアクティブの消去モード信号ＥＲが入力されるインバーター４３によって、ワード線ドライバー４１の高電位側電源端子に高電源電位ＶＰＰが供給される。アクティブの行選択信号ＳＷ０が入力されるワード線ドライバー４１は、高電源電位ＶＰＰをワード線ＷＬ０に出力する。また、アクティブのソース線駆動信号ＳＳＬが入力されるソース線ドライバー５１は、高電源電位ＶＰＰを出力する。

アクティブの行選択信号ＳＷ０が入力されるインバーター５２は、高電源電位ＶＰＰを反転して、基準電源電位ＶＳＳをトランスミッションゲートＴＧのＰチャネルＭＯＳトランジスターのゲートに印加する。それにより、トランスミッションゲートＴＧがオンして、ソース線ドライバー５１から出力される高電源電位ＶＰＰがソース線ＳＬ０に印加される。

また、アクティブの列選択信号ＳＢ０が入力されるスイッチ回路６０のトランジスターＱ０がオンして、メモリー制御回路７０が、基準電源電位ＶＳＳをビット線ＢＬ０に印加する。このように、メモリー制御回路７０は、アドレス信号によって指定されるメモリーセルＭＣのトランジスターのコントロールゲート及びソースに高電源電位ＶＰＰを印加するようにワード線駆動回路４０（図１）及びソース線駆動回路５０（図１）を制御すると共に、ドレインに基準電源電位ＶＳＳを印加する。

その結果、アドレス信号によって指定されるメモリーセルＭＣのトランジスターのソースからドレインに向けて電流が流れる。その電流によって発生したホットキャリア（本実施形態においては、電子）がフローティングゲートに注入されることにより、フローティングゲートに負の電荷が蓄積されるので、トランジスターの閾値電圧が上昇する。

一方、ノンアクティブの行選択信号ＳＷ１〜ＳＷｍが入力されるワード線ドライバー４１は、基準電源電位ＶＳＳをワード線ＷＬ１〜ＷＬｍに出力する。ノンアクティブの行選択信号ＳＷ１〜ＳＷｍが入力されるインバーター５２は、基準電源電位ＶＳＳを反転して、高電源電位ＶＰＰをトランスミッションゲートＴＧのＰチャネルＭＯＳトランジスターのゲートに印加する。従って、ワード線ＷＬ１〜ＷＬｍに接続されたトランスミッションゲートＴＧがオフする。また、ノンアクティブの列選択信号ＳＢ１〜ＳＢｎが入力されるスイッチ回路６０のトランジスターＱ１〜Ｑｎがオフする。その結果、アドレス信号によって指定されていないメモリーセルＭＣのトランジスターのソース・ドレイン間には電流が流れないので、トランジスターの閾値電圧は変化しない。

消去モードにおいて、メモリー制御回路７０は、アドレス信号によって指定されるメモリーセルＭＣに接続されたワード線を選択するために、対応する行選択信号をアクティブにし、それ以外の行選択信号をノンアクティブにすると共に、列選択信号ＳＢ０〜ＳＢｎをノンアクティブにし、ソース線駆動信号ＳＳＬをアクティブにする。以下においては、一例として、ワード線ＷＬ０が選択される場合について説明する。

インバーター４３、ソース線ドライバー５１、及び、インバーター５２には、高電源電位ＶＰＰが供給される。アクティブの消去モード信号ＥＲが入力されるインバーター４３によって、ワード線ドライバー４１の高電位側電源端子に基準電源電位ＶＳＳが印加される。アクティブの行選択信号ＳＷ０が入力されるワード線ドライバー４１は活性化しないが、アクティブの消去モード信号ＥＲがゲートに印加されるＮチャネルＭＯＳトランジスター４２によって、基準電源電位ＶＳＳがワード線ＷＬ０に印加される。また、アクティブのソース線駆動信号ＳＳＬが入力されるソース線ドライバー５１は、高電源電位ＶＰＰを出力する。

アクティブの行選択信号ＳＷ０が入力されるインバーター５２は、高電源電位ＶＰＰを反転して、基準電源電位ＶＳＳをトランスミッションゲートＴＧのＰチャネルＭＯＳトランジスターのゲートに印加する。それにより、トランスミッションゲートＴＧのＰチャネルＭＯＳトランジスターがオンして、ソース線ドライバー５１から出力される高電源電位ＶＰＰがソース線ＳＬ０に印加される。

また、ノンアクティブの列選択信号ＳＢ０〜ＳＢｎが入力されるスイッチ回路６０のトランジスターＱ０〜Ｑｎがオフする。このように、メモリー制御回路７０は、スイッチ回路６０のトランジスターＱ０〜ＱｎをオフさせてメモリーセルＭＣのトランジスターのドレインをオープン状態（ハイ・インピーダンス状態）とし、コントロールゲートに基準電源電位ＶＳＳを印加するようにワード線駆動回路４０（図１）を制御すると共に、ソースに高電源電位ＶＰＰを印加するようにソース線駆動回路５０（図１）を制御する。その結果、メモリーセルＭＣのトランジスターのフローティングゲートに負の電荷が蓄積されている場合に、フローティングゲートに蓄積されている負の電荷がソースに放出されて、トランジスターの閾値電圧が低下する。

一方、ノンアクティブの行選択信号ＳＷ１〜ＳＷｍが入力されるインバーター５２は、基準電源電位ＶＳＳを反転して、高電源電位ＶＰＰをトランスミッションゲートＴＧのＰチャネルＭＯＳトランジスターのゲートに印加する。従って、ワード線ＷＬ１〜ＷＬｍに接続されたトランスミッションゲートＴＧがオフする。その結果、アドレス信号によって指定されていないメモリーセルＭＣのトランジスターのフローティングゲートに蓄積されている負の電荷が放出されないので、トランジスターの閾値電圧は変化しない。

読み出しモードにおいて、メモリー制御回路７０は、アドレス信号によって指定されるメモリーセルに接続されたワード線及びビット線を選択するために、対応する行選択信号及び列選択信号をアクティブにし、それ以外の行選択信号及び列選択信号をノンアクティブにすると共に、ソース線駆動信号ＳＳＬをノンアクティブにする。以下においては、一例として、ワード線ＷＬ０及びビット線ＢＬ０が選択される場合について説明する。

インバーター４３及びインバーター５２には、ワード線昇圧電位ＶＵＰが供給され、ソース線ドライバー５１には、ロジック電源電位ＶＤＤが供給される。ノンアクティブの消去モード信号ＥＲが入力されるインバーター４３によって、ワード線ドライバー４１の高電位側電源端子にワード線昇圧電位ＶＵＰが供給される。アクティブの行選択信号ＳＷ０が入力されるワード線ドライバー４１は、ワード線昇圧電位ＶＵＰをワード線ＷＬ０に出力する。また、ノンアクティブのソース線駆動信号ＳＳＬが入力されるソース線ドライバー５１は、基準電源電位ＶＳＳを出力する。

ワード線ドライバー４１から出力されるワード線昇圧電位ＶＵＰは、ワード線ＷＬ０に接続されたトランスミッションゲートＴＧのＮチャネルＭＯＳトランジスターのゲートにも印加される。それにより、トランスミッションゲートＴＧのＮチャネルＭＯＳトランジスターがオンして、ソース線ドライバー５１から出力される基準電源電位ＶＳＳがソース線ＳＬ０に印加される。

また、アクティブの列選択信号ＳＢ０が入力されるスイッチ回路６０のトランジスターＱ０がオンして、メモリー制御回路７０が、ロジック電源電位ＶＤＤをビット線ＢＬ０に印加する。このように、メモリー制御回路７０は、アドレス信号によって指定されるメモリーセルＭＣのトランジスターのコントロールゲートにワード線昇圧電位ＶＵＰを印加するようにワード線駆動回路４０（図１）を制御すると共に、ソースに基準電源電位ＶＳＳを印加するようにソース線駆動回路５０（図１）を制御し、スイッチ回路６０のトランジスターＱ０をオンさせてドレインにロジック電源電位ＶＤＤを印加する。

その結果、アドレス信号によって指定されるメモリーセルＭＣにおいて、メモリーセルＭＣのトランジスターのドレインからソースに向けてドレイン電流が流れる。ドレイン電流の大きさは、フローティングゲートに蓄積されている負の電荷の量によって異なるので、メモリー制御回路７０は、ドレイン電流の大きさに基づいてメモリーセルＭＣからデータを読み出すことができる。なお、メモリーセルのベリファイモードにおいては、ワード線昇圧電位ＶＵＰの替りにロジック電源電位ＶＤＤが、インバーター４３及びインバーター５２に供給される。

＜データ読み出し回路＞
図３は、図１に示すデータ読み出し回路及びその周辺の構成例を示す回路図である。リファレンスセルＲＣ１及びＲＣ２の各々は、コントロールゲート、フローティングゲート、ソース、及び、ドレインを有するＮチャネルＭＯＳトランジスターを含んでいる。

リファレンスセルＲＣ１のトランジスターは、第１の閾値電圧を有しており、リファレンスセルＲＣ２のトランジスターは、第１の閾値電圧よりも大きい第２の閾値電圧を有している。即ち、リファレンスセルＲＣ１は消去状態であり、リファレンスセルＲＣ２は、書き込み状態である。

アドレス信号によって指定されるメモリーセルＭＣのトランジスターのコントロールゲートには、ワード線駆動回路４０（図１）によって第１の駆動電位ＷＬが印加される。例えば、第１の駆動電位ＷＬは、読み出しモードにおいてワード線昇圧電位ＶＵＰであり、メモリーセルのベリファイモードにおいてロジック電源電位ＶＤＤであり、リファレンスセルのベリファイモードにおいて基準電源電位ＶＳＳである。

また、リファレンスセルＲＣ１及びＲＣ２のトランジスターのコントロールゲートには、メモリー制御回路７０（図１）によって第２の駆動電位ＲＷＬが印加される。例えば、第２の駆動電位ＲＷＬは、読み出しモードにおいてワード線昇圧電位ＶＵＰであり、メモリーセルのベリファイモード及びリファレンスセルのベリファイモードにおいてロジック電源電位ＶＤＤである。メモリーセルＭＣ、及び、リファレンスセルＲＣ１及びＲＣ２のトランジスターのソースには、基準電源電位ＶＳＳが供給される。

読み出しモード及びメモリーセルのベリファイモードにおいて、データ読み出し回路７１は、リファレンスセルＲＣ１に流れる電流とリファレンスセルＲＣ２に流れる電流とに基づいて判定電流を生成し、メモリーセルＭＣに流れる電流を判定電流と比較することにより、メモリーセルＭＣに記憶されているデータを読み出す。

また、リファレンスセルのベリファイモードにおいて、データ読み出し回路７１は、リファレンスセルＲＣ２に流れる電流に比例する電流をリファレンスセルＲＣ１に流れる電流に比例する電流と比較して、ベリファイ回路７２（図１）が、リファレンスセルＲＣ２の閾値電圧が適切であるか否かを確認する。リファレンスセルＲＣ２の閾値電圧が適切でなければ、ベリファイ回路７２は、リファレンスセルＲＣ２の閾値電圧を修正することができる。

例えば、図３に示すように、データ読み出し回路７１は、ＰチャネルＭＯＳトランジスターＱＰ１〜ＱＰ１０と、ＮチャネルＭＯＳトランジスターＱＮ１〜ＱＮ５と、インバーターＩＮ１と、センスアンプ７１ａとを含んでいる。センスアンプ７１ａは、ＰチャネルＭＯＳトランジスターＱＰ１１〜ＱＰ１４と、ＮチャネルＭＯＳトランジスターＱＮ６〜ＱＮ８と、インバーターＩＮ２及びＩＮ３とを含んでおり、入力端子ＩＮと、出力端子ＯＵＴとを有している。

トランジスターＱＰ１〜ＱＰ３のソースには、ロジック電源電位ＶＤＤが供給され、ゲートは、トランジスターＱＰ１のドレイン、及び、リファレンスセルＲＣ１のトランジスターのドレインに接続されている。ここで、トランジスターＱＰ１〜ＱＰ３は、リファレンスセルＲＣ１に流れる電流に比例する電流（図３においては、４種類の電流）を供給する第１のカレントミラー回路を構成している。

トランジスターＱＰ２のドレインは、トランジスターＱＰ４を介してセンスアンプ７１ａの入力端子ＩＮに接続されている。トランジスターＱＰ３のドレインは、トランジスターＱＰ５を介してセンスアンプ７１ａの入力端子ＩＮに接続されている。トランジスターＱＰ４のゲートには、電流設定信号Ｅ０が印加され、トランジスターＱＰ５のゲートには、電流設定信号Ｅ１が印加される。ここで、トランジスターＱＰ４及びＱＰ５は、電流設定信号Ｅ０及びＥ１に従って、第１のカレントミラー回路から供給される電流の大きさを選択する第１のセレクター回路を構成している。

メモリー制御回路７０（図１）は、読み出しモード、メモリーセルのベリファイモード、及び、リファレンスセルのベリファイモードに応じて、電流設定信号Ｅ０及びＥ１をローレベル（例えば、基準電源電位ＶＳＳ）又はハイレベル（例えば、ロジック電源電位ＶＤＤ）に設定する。

電流設定信号Ｅ０がローレベルに活性化されると、トランジスターＱＰ４がオンして、トランジスターＱＰ２のドレインから供給される電流をセンスアンプ７１ａの入力端子ＩＮに供給する。また、電流設定信号Ｅ１がローレベルに活性化されると、トランジスターＱＰ５がオンして、トランジスターＱＰ３のドレインから供給される電流をセンスアンプ７１ａの入力端子ＩＮに供給する。

トランジスターＱＰ６〜ＱＰ８のソースには、ロジック電源電位ＶＤＤが供給され、ゲートは、トランジスターＱＰ６のドレイン、及び、リファレンスセルＲＣ２のトランジスターのドレインに接続されている。ここで、トランジスターＱＰ６〜ＱＰ８は、リファレンスセルＲＣ２に流れる電流に比例する電流（リファレンスセルＲＣ２に流れる電流と略等しい電流でも良い）を供給する第２のカレントミラー回路を構成している。

トランジスターＱＰ７のドレインは、トランジスターＱＰ９を介してセンスアンプ７１ａの入力端子ＩＮに接続されている。トランジスターＱＰ８のドレインは、トランジスターＱＰ１０を介してトランジスターＱＮ１のドレインに接続されている。トランジスターＱＰ９のゲートには、リファレンスセルのベリファイモードを設定するベリファイ信号ＶＦＹが印加され、トランジスターＱＰ１０のゲートには、インバーターＩＮ１によって反転されたベリファイ信号ＶＦＹが印加される。ここで、トランジスターＱＰ９及びＱＰ１０、及び、インバーターＩＮ１は、ベリファイ信号ＶＦＹに従って、第２のカレントミラー回路から供給される電流の供給先を選択する第２のセレクター回路を構成している。

メモリー制御回路７０（図１）は、読み出しモード及びメモリーセルのベリファイモードにおいて、ベリファイ信号ＶＦＹをローレベルに設定し、リファレンスセルのベリファイモードにおいて、ベリファイ信号ＶＦＹをハイレベルに設定する。

従って、読み出しモード及びメモリーセルのベリファイモードにおいては、トランジスターＱＰ９がオンして、トランジスターＱＰ７のドレインから供給される電流が、センスアンプ７１ａの入力端子ＩＮに供給される。一方、リファレンスセルのベリファイモードにおいては、トランジスターＱＰ１０がオンして、トランジスターＱＰ８のドレインから供給される電流が、トランジスターＱＮ１のドレインに供給される。

トランジスターＱＮ１及びＱＮ２のゲートには、ベリファイ信号ＶＦＹが印加される。トランジスターＱＮ３のドレインは、トランジスターＱＮ１及びＱＰ１０を介してトランジスターＱＰ８のドレインに接続されている。トランジスターＱＮ４のドレインは、トランジスターＱＮ２を介してトランジスターＱＰ１２のドレインに接続されている。

トランジスターＱＮ３及びＱＮ４のゲートは、トランジスターＱＮ１のソース、及び、トランジスターＱＮ３のドレインに接続されており、ソースには、基準電源電位ＶＳＳが供給される。ここで、トランジスターＱＮ３及びＱＮ４は、リファレンスセルのベリファイモードにおいて、第２のカレントミラー回路から供給される電流に比例する電流を供給する第３のカレントミラー回路を構成している。

読み出しモード及びメモリーセルのベリファイモードにおいては、トランジスターＱＮ１及びＱＮ２がオフするので、第３のカレントミラー回路は動作しない。データ読み出し回路７１は、第１のカレントミラー回路から供給される電流と第２のカレントミラー回路から供給される電流とを足し合わせることによって判定電流を生成し、判定電流をセンスアンプ７１ａの入力端子ＩＮに供給する。

また、リファレンスセルのベリファイモードにおいては、トランジスターＱＮ１及びＱＮ２がオンするので、第３のカレントミラー回路が動作する。データ読み出し回路７１は、第１のカレントミラー回路から供給される電流をセンスアンプ７１ａの入力端子ＩＮに供給すると共に、第３のカレントミラー回路から供給される電流を、オフしているメモリーセルＭＣのトランジスターの替りにセンスアンプ７１ａに供給する。

センスアンプ７１ａの入力端子ＩＮには、トランジスターＱＮ５のドレイン及びゲートが接続されており、トランジスターＱＮ５のソースには、基準電源電位ＶＳＳが供給される。従って、センスアンプ７１ａの入力端子ＩＮに供給される電流は、トランジスターＱＮ５に流れる。

＜センスアンプ＞
センスアンプ７１ａにおいて、トランジスターＱＮ６のゲートが、入力端子ＩＮに接続されており、ソースには、基準電源電位ＶＳＳが供給される。トランジスターＱＮ５及びトランジスターＱＮ６は、カレントミラー回路を構成しており、第１のカレントミラー回路及び第２のカレントミラー回路で生成された判定電流が、トランジスターＱＮ６に流れる。

トランジスターＱＰ１１及びＱＰ１２のソースには、ロジック電源電位ＶＤＤが供給され、ゲートは、トランジスターＱＰ１１のドレイン、及び、トランジスターＱＮ６のドレインに接続されている。ここで、トランジスターＱＰ１１及びＱＰ１２は、同一のサイズを有しており、トランジスターＱＮ６に流れる電流と略等しい電流を供給するカレントミラー回路を構成している。トランジスターＱＰ１２のドレインは、メモリーセルＭＣのトランジスターのドレイン、及び、トランジスターＱＮ２のドレインに接続されている。

読み出しモード及びメモリーセルのベリファイモードにおいては、メモリーセルＭＣのトランジスターに、第１の駆動電位ＷＬに従って電流が流れ、トランジスターＱＮ６に、リファレンスセルＲＣ１に流れる電流とリファレンスセルＲＣ２に流れる電流とに基づいて生成される判定電流が流れる。また、トランジスターＱＰ１１及びＱＰ１２にも、判定電流が流れる。

従って、メモリーセルＭＣに流れる電流が判定電流よりも大きければ、トランジスターＱＰ１２のドレイン電位がトランジスターＱＰ１１のドレイン電位よりも低くなる。一方、メモリーセルＭＣに流れる電流が判定電流よりも小さければ、トランジスターＱＰ１２のドレイン電位がトランジスターＱＰ１１のドレイン電位よりも高くなる。

リファレンスセルのベリファイモードにおいては、トランジスターＱＮ２に、リファレンスセルＲＣ２に流れる電流に比例した電流が流れ、トランジスターＱＮ６に、リファレンスセルＲＣ１に流れる電流に比例した電流が流れる。また、トランジスターＱＰ１１及びＱＰ１２にも、リファレンスセルＲＣ１に流れる電流に比例した電流が流れる。

従って、リファレンスセルＲＣ２に流れる電流に比例した電流がリファレンスセルＲＣ１に流れる電流に比例した電流よりも大きければ、トランジスターＱＰ１２のドレイン電位がトランジスターＱＰ１１のドレイン電位よりも低くなる。一方、リファレンスセルＲＣ２に流れる電流に比例した電流がリファレンスセルＲＣ１に流れる電流に比例した電流よりも小さければ、トランジスターＱＰ１２のドレイン電位がトランジスターＱＰ１１のドレイン電位よりも高くなる。

トランジスターＱＰ１３及びＱＰ１４のソースには、ロジック電源電位ＶＤＤが供給されており、ゲートは、トランジスターＱＰ１１のドレイン、及び、トランジスターＱＰ１２のドレインにそれぞれ接続されている。従って、トランジスターＱＰ１３及びＱＰ１４は、トランジスターＱＰ１１及びＱＰ１２のドレイン電位に従って、それぞれの電流を流す。

トランジスターＱＮ７のドレインは、トランジスターＱＰ１３のドレインに接続されており、トランジスターＱＮ８のドレインは、トランジスターＱＰ１４のドレインに接続されている。トランジスターＱＮ７及びＱＮ８のゲートは、トランジスターＱＰ１３のドレイン、及び、トランジスターＱＮ７のドレインに接続されており、ソースには、基準電源電位ＶＳＳが供給される。ここで、トランジスターＱＮ７及びＱＮ８は、同一のサイズを有しており、トランジスターＱＰ１３に流れる電流と略等しい電流を供給するカレントミラー回路を構成している。

トランジスターＱＮ８のドレインは、インバーターＩＮ２の入力端子に接続されている。インバーターＩＮ２の出力端子は、インバーターＩＮ３の入力端子に接続されており、インバーターＩＮ３の出力端子は、センスアンプの出力端子ＯＵＴに接続されている。従って、トランジスターＱＰ１２のドレイン電位がトランジスターＱＰ１１のドレイン電位よりも低くければ、出力端子ＯＵＴからハイレベルの判定信号Ｙが出力される。一方、トランジスターＱＰ１２のドレイン電位がトランジスターＱＰ１１のドレイン電位よりも高ければ、出力端子ＯＵＴからローレベルの判定信号Ｙが出力される。

このように、センスアンプ７１ａは、読み出しモード及びメモリーセルのベリファイモードにおいて、メモリーセルＭＣに流れる電流を、第１のカレントミラー回路から供給される電流と第２のカレントミラー回路から供給される電流との和である判定電流と比較して、比較結果を表す判定信号Ｙを出力する。また、センスアンプ７１ａは、リファレンスセルのベリファイモードにおいて、第３のカレントミラー回路から供給される電流を第１のカレントミラー回路から供給される電流と比較して、比較結果を表す判定信号Ｙを出力する。

それにより、センスアンプ７１ａは、読み出しモードにおいて、メモリーセルＭＣに流れる電流をリファレンスセルＲＣ１に流れる電流とリファレンスセルＲＣ２に流れる電流とに基づいて生成される判定電流と比較し、メモリーセルＭＣに流れる電流が判定電流よりも大きい場合に、ハイレベルの判定信号Ｙを出力する。

また、センスアンプ７１ａは、リファレンスセルのベリファイモードにおいて、リファレンスセルＲＣ２に流れる電流に比例する電流をリファレンスセルＲＣ１に流れる電流に比例する電流と比較し、リファレンスセルＲＣ２に流れる電流がリファレンスセルＲＣ１に流れる電流よりも大きい場合に、ハイレベルの判定信号Ｙを出力する。

このように、読み出しモードとリファレンスセルのベリファイモードとにおいて同じセンスアンプ７１ａを共用できるので、回路規模をあまり大きくすることなく、リファレンスセルの閾値電圧を精度良く確認することができる。

＜判定レベルの設定例＞
図４は、図３に示すデータ読み出し回路の読み出しモードにおける判定レベルの設定例を示す図である。図４において、横軸は、リファレンスセルＲＣ１又はＲＣ２のコントロールゲートに印加される駆動電位を表しており、縦軸は、リファレンスセルＲＣ１又はＲＣ２に流れる電流Ｉcellを表している。実線（ａ）は、イレーズ（消去）状態のリファレンスセルＲＣ１に流れる電流を表しており、実線（ｂ）は、プログラム（書き込み）状態のリファレンスセルＲＣ２に流れる電流を表している。

例えば、図３に示す電流設定信号Ｅ０及びＥ１によって、第１のカレントミラー回路から供給される電流をリファレンスセルＲＣ１に流れる電流の約１／３倍に設定することにより、破線（ｃ）で表される判定レベルが得られる。さらに、第２のカレントミラー回路から供給される電流をリファレンスセルＲＣ２に流れる電流の約１倍に設定して、第１のカレントミラー回路から供給される電流と第２のカレントミラー回路から供給される電流とを足し合わせることにより、破線（ｄ）で表される判定レベルが得られる。

破線（ｄ）で表される判定レベルは、読み出しモードにおいてメモリーセルに記憶されているデータを読み出す際に比較の対象となる判定電流に相当する。このように、リファレンスセルＲＣ１に流れる電流とリファレンスセルＲＣ２に流れる電流とに基づいて判定レベルを設定することにより、メモリーセルＭＣからデータを読み出す際の温度や電源電圧の影響を低下させることができる。

また、メモリーセルのベリファイモードにおいては、イレーズ状態のメモリーセルＭＣをベリファイするイレーズベリファイと、プログラム状態のメモリーセルＭＣをベリファイするプログラムベリファイとにおいて、異なる判定レベルを用いても良い。それにより、読み出しモードにおけるよりも判定レベルを厳しく設定して、メモリーセルＭＣに記憶されるデータの信頼性を高めることができる。

例えば、イレーズベリファイにおいては、第１のカレントミラー回路から供給される電流をリファレンスセルＲＣ１に流れる電流の約１／２倍に設定し、第２のカレントミラー回路から供給される電流をリファレンスセルＲＣ２に流れる電流の約１倍に設定して、第１のカレントミラー回路から供給される電流と第２のカレントミラー回路から供給される電流とを足し合わせることにより、判定電流を生成しても良い。

一方、プログラムベリファイにおいては、第１のカレントミラー回路から供給される電流をリファレンスセルＲＣ１に流れる電流の約１／１０倍に設定し、第２のカレントミラー回路から供給される電流をリファレンスセルＲＣ２に流れる電流の約１倍に設定して、第１のカレントミラー回路から供給される電流と第２のカレントミラー回路から供給される電流とを足し合わせることにより、判定電流を生成しても良い。

このように、本実施形態によれば、メモリーセルＭＣに記憶されているデータを読み出す際に比較の対象となる判定電流を、リファレンスセルＲＣ１に流れる電流とリファレンスセルＲＣ２に流れる電流とに基づいて適切に設定することができる。また、読み出しモードと、メモリーセルのベリファイモードとにおいて、判定電流を変更することも可能になる。

しかしながら、リファレンスセルＲＣ２の閾値電圧のばらつきにより、メモリーセルＭＣに記憶されているデータを読み出す際にエラーが発生するおそれがある。そこで、リファレンスセルＲＣ２の閾値電圧を確認又は修正するために、リファレンスセルのベリファイモードが設けられている。

＜ベリファイ回路＞
図５は、図１に示すベリファイ回路の構成例を示す回路図である。また、図６は、図５に示すベリファイ回路の動作例を示すタイミングチャートである。ベリファイ回路７２は、図３に示すリファレンスセルＲＣ１の閾値電圧に基づいて、リファレンスセルＲＣ２の閾値電圧を設定する。リファレンスセルのベリファイモードにおいて、ベリファイの対象となるのはリファレンスセルＲＣ２のみであるので、リファレンスセルを選択するためのデコード回路が不要になり、回路規模をあまり大きくすることなく、リファレンスセルの閾値電圧を精度良く設定することができる。

例えば、リファレンスセルのベリファイモードにおいて、データ読み出し回路７１が、リファレンスセルＲＣ２に流れる電流に比例する電流をリファレンスセルＲＣ１に流れる電流に比例する電流と比較する。ベリファイ回路７２は、リファレンスセルＲＣ２に流れる電流に比例する電流がリファレンスセルＲＣ１に流れる電流に比例する電流よりも大きい場合に、リファレンスセルＲＣ２の閾値電圧を上昇させる。それにより、リファレンスセルＲＣ１に流れる電流とリファレンスセルＲＣ２に流れる電流との比に従って、リファレンスセルＲＣ２の閾値電圧を精度良く設定することができる。

図５に示すように、ベリファイ回路７２は、インバーターＩＮ４及びＩＮ５と、ＮＡＮＤ回路８１と、フリップフロップ８２及び８３と、ＡＮＤ回路８４〜８６と、ＯＲ回路８７とを含んでいる。インバーターＩＮ４は、判定信号Ｙを反転して、反転された判定信号を出力する。インバーターＩＮ５は、負論理のチップイネーブル信号ＸＣＥを反転して、正論理のチップイネーブル信号を出力する。

ＮＡＮＤ回路８１は、チップイネーブル信号ＸＣＥがローレベル（Ｌ）で、ベリファイ信号ＶＦＹがハイレベル（Ｈ）である場合に、クロック信号ＣＫを反転して、反転されたクロック信号を出力する。なお、クロック信号ＣＫは、ＬＳＩテスター等から半導体集積回路装置に供給されても良い。

フリップフロップ８２及び８３は、ベリファイ信号ＶＦＹがローレベルに非活性化されているときにリセットされ、ベリファイ信号ＶＦＹがハイレベルに活性化されると、リセットが解除される。フリップフロップ８２は、クロック信号ＣＫの立下りに同期してクロック信号ＣＫを分周し、分周クロック信号ＣＫ２を出力する。フリップフロップ８３は、分周クロック信号ＣＫ２の立ち上がりに同期して、反転された判定信号Ｙをラッチする。従って、フリップフロップ８３の反転データ出力端子Ｘからは、分周クロック信号ＣＫ２の立ち上がりに同期してラッチされた判定信号Ｙが出力される。

ＡＮＤ回路８４は、分周クロック信号ＣＫ２及びフリップフロップ８３の反転データ出力端子Ｘから出力される判定信号Ｙがハイレベルである場合に、ハイレベルの出力信号を出力し、それ以外の場合に、ローレベルの出力信号を出力する。

プログラムモード信号ＰＲＧは、書き込みモードにおいてハイレベルに活性化されるので、リファレンスセルのベリファイモードにおいてはローレベルに非活性化されている。片側反転入力のＡＮＤ回路８５は、プログラムモード信号ＰＲＧがハイレベルであり、ベリファイ信号ＶＦＹがローレベルである場合に、ハイレベルの出力信号を出力する。リファレンスセルのベリファイモードにおいては、ベリファイ信号ＶＦＹがハイレベルであるので、ＡＮＤ回路８５は、ローレベルの出力信号を出力する。

ＡＮＤ回路８６は、ベリファイ信号ＶＦＹがハイレベルであり、ＡＮＤ回路８４の出力信号がハイレベルである場合に、ハイレベルの出力信号を出力し、それ以外の場合に、ローレベルの出力信号を出力する。また、ＯＲ回路８７は、ＡＮＤ回路８５又は８６の出力信号がハイレベルである場合に、内部プログラムモード信号ＩＮＴＰＲＧをハイレベルに活性化し、それ以外の場合に、内部プログラムモード信号ＩＮＴＰＲＧをローレベルに非活性化する。従って、リファレンスセルのベリファイモードにおいて、内部プログラムモード信号ＩＮＴＰＲＧは、判定信号Ｙがハイレベルである場合に分周クロック信号ＣＫ２と同じであり、判定信号Ｙがローレベルになった後にローレベルになる。

リファレンスセルのベリファイモードにおいては、内部プログラムモード信号ＩＮＴＰＲＧがローレベルである間に、メモリー制御回路７０（図１）が、図３に示すセンスアンプ７１ａを動作させる。センスアンプ７１ａは、リファレンスセルＲＣ２に流れる電流に比例する電流（リファレンスセルＲＣ２に流れる電流と略等しい電流でも良い）をリファレンスセルＲＣ１に流れる電流に比例する電流と比較して、比較結果を表す判定信号Ｙを出力する。

その際に、例えば、図４の破線（ｃ）で表される判定レベルが用いられる。判定レベルは、図３に示す第１のカレントミラー回路の電流設定信号Ｅ０及び電流設定信号Ｅ１により、ミラー比を変えることで調整が可能である。また、図４に示すように、判定レベルは、ロジック電源電位ＶＤＤに依存して変化するので、ＬＳＩテスター等を用いてロジック電源電位ＶＤＤを調整することによって、より細かな判定レベルの調整が可能となる。

判定信号Ｙがハイレベルであれば、内部プログラムモード信号ＩＮＴＰＲＧがハイレベルである間に、クロック信号Ｃに同期して、リファレンスセルＲＣ２のプログラムが行われる。即ち、リファレンスセルＲＣ２のトランジスターのコントロールゲート及びソースに高電源電位ＶＰＰが印加され、ドレインに基準電源電位ＶＳＳが印加されて、リファレンスセルＲＣ２が書き込みモードに設定される。その結果、リファレンスセルＲＣ２の閾値電圧が上昇する。

次に、内部プログラムモード信号ＩＮＴＰＲＧがローレベルとなっている間に、センスアンプ７１ａが、再び、リファレンスセルＲＣ２に流れる電流に比例する電流をリファレンスセルＲＣ１に流れる電流に比例する電流と比較して、比較結果を表す判定信号Ｙを出力する。

判定信号Ｙがハイレベルであれば、リファレンスセルＲＣ２のプログラムが繰り返されて、リファレンスセルＲＣ２の閾値電圧がさらに上昇する。その際に、ＬＳＩテスターから半導体集積回路装置にデータ書き込み用の高電源電位ＶＰＰを供給して、リファレンスセルＲＣ２のプログラム回数に応じて高電源電位ＶＰＰを上昇させても良い。また、ＬＳＩテスターから半導体集積回路装置にクロック信号ＣＫを供給して、リファレンスセルＲＣ２のプログラム回数に応じてクロック信号ＣＫの周期を増加させても良い。

リファレンスセルＲＣ２の閾値電圧が上昇して、リファレンスセルＲＣ１に流れる電流が減少し、判定信号Ｙがローレベルになると、分周クロック信号ＣＫ２がハイレベルになっても、内部プログラムモード信号ＩＮＴＰＲＧがローレベルを維持する。そのような場合に、メモリー制御回路７０（図１）は、リファレンスセルのベリファイモードを終了させる。

＜電子機器＞
次に、本発明の一実施形態に係る電子機器について、図７を参照しながら説明する。
図７は、本発明の一実施形態に係る電子機器の構成例を示すブロック図である。電子機器１００は、本発明の一実施形態に係る半導体集積回路装置１１０と、ＣＰＵ１２０と、操作部１３０と、ＲＯＭ（リードオンリー・メモリー）１４０と、ＲＡＭ（ランダムアクセス・メモリー）１５０と、通信部１６０と、表示部１７０と、音声出力部１８０とを含んでも良い。なお、図７に示す構成要素の一部を省略又は変更しても良いし、あるいは、図７に示す構成要素に他の構成要素を付加しても良い。

半導体集積回路装置１１０は、不揮発性メモリーを含んでおり、ＣＰＵ１２０からのコマンドに応じて各種の処理を行う。例えば、半導体集積回路装置１１０は、不揮発性メモリーに記憶されているパラメーターに基づいて、入力されたデータを補正したり、データのフォーマットを変換したりする。

ＣＰＵ１２０は、ＲＯＭ１４０等に記憶されているプログラムに従って、半導体集積回路装置１１０から供給されるデータ等を用いて各種の演算処理や制御処理を行う。例えば、ＣＰＵ１２０は、操作部１３０から供給される操作信号に応じて各種のデータ処理を行ったり、外部との間でデータ通信を行うために通信部１６０を制御したり、表示部１７０に各種の画像を表示させるための画像信号を生成したり、音声出力部１８０に各種の音声を出力させるための音声信号を生成したりする。

操作部１３０は、例えば、操作キーやボタンスイッチ等を含む入力装置であり、ユーザーによる操作に応じた操作信号をＣＰＵ１２０に出力する。ＲＯＭ１４０は、ＣＰＵ１２０が各種の演算処理や制御処理を行うためのプログラムやデータ等を記憶している。また、ＲＡＭ１５０は、ＣＰＵ１２０の作業領域として用いられ、ＲＯＭ１４０から読み出されたプログラムやデータ、操作部１３０を用いて入力されたデータ、又は、ＣＰＵ１２０がプログラムに従って実行した演算結果等を一時的に記憶する。

通信部１６０は、例えば、アナログ回路及びデジタル回路で構成され、ＣＰＵ１２０と外部装置との間のデータ通信を行う。表示部１７０は、例えば、ＬＣＤ（液晶表示装置）等を含み、ＣＰＵ１２０から供給される表示信号に基づいて各種の情報を表示する。また、音声出力部１８０は、例えば、スピーカー等を含み、ＣＰＵ１２０から供給される音声信号に基づいて音声を出力する。

電子機器１００としては、例えば、スマートカード、電卓、電子辞書、電子ゲーム機器、携帯電話機等の移動端末、デジタルスチルカメラ、デジタルムービー、テレビ、テレビ電話、防犯用テレビモニター、ヘッドマウント・ディスプレイ、パーソナルコンピューター、プリンター、ネットワーク機器、カーナビゲーション装置、測定機器、及び、医療機器（例えば、電子体温計、血圧計、血糖計、心電図計測装置、超音波診断装置、及び、電子内視鏡）等が該当する。

本実施形態によれば、半導体集積回路装置１１０に内蔵された不揮発性メモリーに記憶されているデータを読み出す際に比較の対象となる判定電流を、２つのリファレンスセルに流れる電流に基づいて適切に設定することができる電子機器を提供することができる。例えば、半導体集積回路装置１１０の不揮発性メモリーにプログラムを記憶させることによりＲＯＭ１４０を省略したり、半導体集積回路装置１１０の不揮発性メモリーにデータを記憶させることによりＲＡＭ１５０を省略したりすることができる。

以上の実施形態においては、リファレンスセルの閾値電圧を設定する場合について説明したが、メモリーセルのコントロールゲート電圧を昇圧する際に用いられるレベル検出用メモリーセルの閾値電圧を設定する場合にも、本発明を適用することができる。このように、本発明は、以上説明した実施形態に限定されるものではなく、当該技術分野において通常の知識を有する者によって、本発明の技術的思想内で多くの変形が可能である。

１０…メモリーセルアレイ、２０…電源回路、３０…ワード線昇圧回路、４０…ワード線駆動回路、４１…ワード線ドライバー、４２…ＮチャネルＭＯＳトランジスター、４３…インバーター、５０…ソース線駆動回路、５１…ソース線ドライバー、５２…インバーター、６０…スイッチ回路、７０…メモリー制御回路、７１…データ読み出し回路、７１ａ…センスアンプ、７２…ベリファイ回路、８１…ＮＡＮＤ回路、８２、８３…フリップフロップ、８４〜８６…ＡＮＤ回路、８７…ＯＲ回路、１００…電子機器、１１０…半導体集積回路装置、１２０…ＣＰＵ、１３０…操作部、１４０…ＲＯＭ、１５０…ＲＡＭ、１６０…通信部、１７０…表示部、１８０…音声出力部、ＷＬ０〜ＷＬｍ…ワード線、ＳＬ０〜ＳＬｍ…ソース線、ＢＬ０〜ＢＬｎ…ビット線、ＴＧ…トランスミッションゲート、ＭＣ…メモリーセル、Ｑ０〜Ｑｎ…ＮチャネルＭＯＳトランジスター、ＱＰ１〜ＱＰ１４…ＰチャネルＭＯＳトランジスター、ＲＣ１、ＲＣ２…リファレンスセル、ＱＮ１〜ＱＮ８…ＮチャネルＭＯＳトランジスター、ＩＮ１〜ＩＮ５…インバーター

Claims (6)

1. フローティングゲートに蓄積される電荷に応じてデータを記憶するトランジスターを含むメモリーセルと、
   第１の閾値電圧を有するトランジスターを含む第１のリファレンスセルと、
   第１の閾値電圧よりも大きい第２の閾値電圧を有するトランジスターを含む第２のリファレンスセルと、
   前記第１のリファレンスセルに流れる電流と前記第２のリファレンスセルに流れる電流とに基づいて判定電流を生成し、前記メモリーセルに流れる電流を判定電流と比較することにより、前記メモリーセルに記憶されているデータを読み出すデータ読み出し回路と、
   を備える半導体集積回路装置。
2. 前記第１のリファレンスセルの閾値電圧に基づいて前記第２のリファレンスセルの閾値電圧を設定するベリファイ回路をさらに備える、請求項１記載の半導体集積回路装置。
3. 前記データ読み出し回路が、リファレンスセルのベリファイモードにおいて、前記第２のリファレンスセルに流れる電流に比例する電流を前記第１のリファレンスセルに流れる電流に比例する電流と比較し、
   前記ベリファイ回路が、前記第２のリファレンスセルに流れる電流に比例する電流が前記第１のリファレンスセルに流れる電流に比例する電流よりも大きい場合に、前記第２のリファレンスセルの閾値電圧を上昇させる、
   請求項２記載の半導体集積回路装置。
4. 前記データ読み出し回路が、読み出しモードにおいて、前記メモリーセルに流れる電流を判定電流と比較し、リファレンスセルのベリファイモードにおいて、前記第２のリファレンスセルに流れる電流に比例する電流を前記第１のリファレンスセルに流れる電流に比例する電流と比較して、比較結果を表す判定信号を出力するセンスアンプを含む、請求項１〜３のいずれか１項記載の半導体集積回路装置。
5. 前記データ読み出し回路が、
   前記第１のリファレンスセルに流れる電流に比例する電流を供給する第１のカレントミラー回路と、
   前記第２のリファレンスセルに流れる電流に比例する電流を供給する第２のカレントミラー回路と、
   リファレンスセルのベリファイモードを設定する信号に従って、前記第２のカレントミラー回路から供給される電流の供給先を選択するセレクター回路と、
   リファレンスセルのベリファイモードにおいて、前記第２のカレントミラー回路から供給される電流に比例する電流を供給する第３のカレントミラー回路と、
   をさらに含み、前記センスアンプが、読み出しモードにおいて、前記メモリーセルに流れる電流を、前記第１のカレントミラー回路から供給される電流と前記第２のカレントミラー回路から供給される電流との和である判定電流と比較し、リファレンスセルのベリファイモードにおいて、前記第３のカレントミラー回路から供給される電流を前記第１のカレントミラー回路から供給される電流と比較する、
   請求項４記載の半導体集積回路装置。
6. 請求項１〜５のいずれか１項記載の半導体集積回路装置を備える電子機器。

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