JP2017152069A - ワード線駆動電圧生成回路、記憶装置、集積回路装置、及び、電子機器 - Google Patents

Abstract

【課題】ワード線駆動電圧生成回路において、電源電圧が高い場合における過昇圧を防止しながら、電源電圧が低い場合における昇圧の遅延を抑制する。【解決手段】この回路は、第１のノードと第２のノードとの間に供給される電源電圧に基づいて、ワード線ドライバーに第３のノードを介して供給される昇圧電圧を生成するために、第１のノードに接続されたソース、及び、第３のノードに接続されたドレインを有する第１のＰチャネルトランジスターと、第３のノードに接続された一端を有するキャパシターと、第１のノードに接続された定電流源と、第１のＰチャネルトランジスターが非導通状態のときに、定電流源からキャパシターの他端に電荷を供給する第２のＰチャネルトランジスターと、第１のＰチャネルトランジスターが導通状態のときに、キャパシターの他端を第２のノードに接続するＮチャネルトランジスターとを備える。【選択図】図２

Description

本発明は、電源電圧を昇圧してワード線ドライバーに供給するワード線駆動電圧生成回路に関する。さらに、本発明は、そのようなワード線駆動電圧生成回路を用いた記憶装置、集積回路装置、及び、電子機器等に関する。

近年においては、不揮発メモリーやＲＡＭ（Random Access Memory）等の記憶装置にも、低電圧動作や低消費電力化が求められている。低電圧動作を行う記憶装置においては、メモリーセルに記憶されているデータを読み出すときに、メモリーセルに接続されたワード線を駆動するワード線ドライバーに供給される電源電圧をブートストラップ回路によって上昇させて、十分な読み出し電流を確保することが行われている。そのような読み出し電流に基づいてデータを判定することによって、確実にデータを読み出すことができる。

関連する技術として、特許文献１の図３には、メモリーセルの特性変動やばらつき等に追従してワードラインに供給する昇圧電圧を調整するワードライン昇圧回路１４０が示されている。ワードライン昇圧回路１４０の昇圧制御回路２１０（図４）は、昇圧回路２００によって生成される昇圧電圧に基づいてメモリーセルの読み出し電流に対応したレベル検出用電流を生成するレベル検出用電流生成回路２１２と、レベル検出用電流に基づいて昇圧回路２００の昇圧動作の停止制御を行う昇圧停止制御回路２１４とを備えている。

第２の電源ラインＳＰＬ２の電圧が高くなり、メモリーセルＤＣ１〜ＤＣ４にレベル検出用電流が流れ始めると、ノードＸＤＴ０の電位が下がり、ノードＸＤＴ０の電位が所定の電位より下がると、その状態が保持される。このとき、昇圧停止制御回路２１４の最終段のインバーター回路を構成するＰ型のＭＯＳトランジスターがオフとなり、ノードＣＰ０の電圧上昇が停止し、第２の電源ラインＳＰＬ２の昇圧が停止する。

特開２０１２−１７４３１５号公報（要約書、段落００６９〜００７５、図３、図４）

ところで、近年においては、マイコン（マイクロコンピューター）に対して、異なる電源電圧が供給される複数のモードにおいて適切な動作が要求されている。例えば、時計用のマイコンの場合には、ＭＣＵ（マイクロコントローラー）に供給される電源電圧が、低速モードにおいては１．０Ｖであり、高速モードにおいては１．８Ｖに切り換えられる。

特許文献１には、複数のロジック電源電圧ＶＤＤに対応する記載があるものの、ロジック電源電圧ＶＤＤが高い場合には昇圧が行われないことしか記載されていない（段落００９７）。異なる電源電圧が供給される複数のモードにおいて動作するマイコンに特許文献１のワードライン昇圧回路を適用すると、以下のような課題が生じるおそれがある。

高い電源電圧（例えば、１．８Ｖ）が供給されるモードにおいて過昇圧を防ぐためには、特許文献１の図３における第１の昇圧キャパシターＢＣ１のノードＮＤ１（ＣＰ０）にロジック電源電圧ＶＤＤを供給するＰ型のＭＯＳトランジスター（図４）の駆動能力を低く設定することが考えられる。しかしながら、その場合には、低い電源電圧（例えば、１．０Ｖ）が供給されるモードにおいて、昇圧が遅くなるので、メモリーセルからデータを読み出す速度が遅くなってしまう。

一方、低い電源電圧（例えば、１．０Ｖ）が供給されるモードにおいてデータ読み出し速度を維持するためには、ノードＮＤ１（ＣＰ０）にロジック電源電圧ＶＤＤを供給するＰ型のＭＯＳトランジスターの駆動能力を高く設定することが考えられる。しかしながら、その場合には、高い電源電圧（例えば、１．８Ｖ）が供給されるモードにおいて、過昇圧が生じて、消費電力が増加したり、記憶装置が破壊されたり、又は、メモリーセルからデータを読み出す際に誤りが生じてしまう。

そこで、上記の点に鑑み、本発明の第１の目的は、電源電圧を昇圧してワード線ドライバーに供給するワード線駆動電圧生成回路において、電源電圧が高い場合における過昇圧を防止しながら、電源電圧が低い場合における昇圧の遅延によるデータ読み出し速度の低下を抑制することである。本発明の第２の目的は、そのようなワード線駆動電圧生成回路を用いた記憶装置、集積回路装置、及び、電子機器等を提供することである。

以上の課題の少なくとも一部を解決するため、本発明の第１の観点に係るワード線駆動電圧生成回路は、第１のノードと第２のノードとの間に供給される電源電圧に基づいて、複数のメモリーセルに接続されたワード線を駆動するワード線ドライバーに第３のノードを介して供給される昇圧電圧を生成するワード線駆動電圧生成回路であって、第１のノードに接続されたソース、及び、第３のノードに接続されたドレインを有する第１のＰチャネルトランジスターと、第３のノードに接続された一端を有するキャパシターと、第１のノードに接続された定電流源と、第１のＰチャネルトランジスターが非導通状態のときに、定電流源からキャパシターの他端に電荷を供給する第２のＰチャネルトランジスターと、第１のＰチャネルトランジスターが導通状態のときに、キャパシターの他端を第２のノードに接続するＮチャネルトランジスターとを備える。

本発明の第１の観点によれば、第２のＰチャネルトランジスターが、第１のノードに接続された定電流源から、第３のノードに接続された一端を有するキャパシターの他端に電荷を供給するので、電源電圧が高い場合における過昇圧を防止しながら、電源電圧が低い場合における昇圧の遅延によるデータ読み出し速度の低下を抑制することができる。

ここで、定電流源が、第１のノードと第４のノードとの間に接続され、ゲートがドレインに接続された少なくとも１つのトランジスターと、第４のノードと第２のノードとの間に接続された抵抗と、第１のノードに接続されたソース、第４のノードに接続されたゲート、及び、第２のＰチャネルトランジスターのソースに接続されたドレインを有し、第２のＰチャネルトランジスターに電流を供給する第３のＰチャネルトランジスターとを含むようにしても良い。第３のＰチャネルトランジスターのゲート・ソース間電圧は、電源電圧によらずに略一定に保たれるので、電源電圧が異なっても昇圧速度を一定に近付けることができる。

また、ワード線駆動電圧生成回路は、昇圧電圧に基づいて、複数のメモリーセルの読み出し電流に対応したレベル検出用電流を生成するレベル検出用電流生成回路と、読み出しモードにおいて、昇圧開始信号が非活性化されているときに、第１のＰチャネルトランジスター及びＮチャネルトランジスターを導通状態に制御すると共に、第２のＰチャネルトランジスターを非導通状態に制御し、昇圧開始信号が活性化されると、第１のＰチャネルトランジスター及びＮチャネルトランジスターを非導通状態に制御すると共に、第２のＰチャネルトランジスターを導通状態に制御し、その後、レベル検出用電流に基づいて第２のＰチャネルトランジスターを非導通状態に制御する昇圧制御回路とをさらに備えるようにしても良い。それにより、昇圧制御回路は、昇圧開始信号及びレベル検出用電流に基づいて、ワード線駆動電圧生成回路における昇圧動作を制御することができる。

その場合に、ワード線駆動電圧生成回路は、読み出しモードが開始したときに活性化される昇圧開始信号を遅延させて昇圧制御回路に供給する遅延回路をさらに備えるようにしても良い。読み出しモードが開始すると、選択されたワード線にワード線電源電位が供給されるが、ワード線の電位がワード線電源電位に達する前に昇圧動作が開始すると、昇圧電源電位が所定の値に達しないおそれがある。そこで、昇圧開始信号を遅延させて昇圧制御回路に供給することにより、ワード線駆動電圧生成回路における昇圧動作の開始タイミングを適正化することができる。

上記の遅延回路は、直列に接続されて昇圧開始信号を伝送する複数段のインバーターと、第１のノードと複数段のインバーターに含まれている第１群のＰチャネルトランジスターのソースとの間に接続されて、第１群のＰチャネルトランジスターにそれぞれ電流を供給する第２群のＰチャネルトランジスターと、複数段のインバーターに含まれている第１群のＮチャネルトランジスターのソースと第２のノードとの間に接続されて、第１群のＮチャネルトランジスターにそれぞれ電流を供給する第２群のＮチャネルトランジスターとを含むようにしても良い。第２群のＰチャネルトランジスター及び第２群のＮチャネルトランジスターのゲート・ソース間電圧を電源電圧によらずに略一定に保つことにより、電源電圧が異なっても遅延時間を一定に近付けることができる。

本発明の第２の観点に係る記憶装置は、複数のメモリーセルと、複数のメモリーセルに接続されたワード線と、ワード線を駆動するワード線ドライバーと、ワード線ドライバーに供給される昇圧電圧を生成する上記いずれかのワード線駆動電圧生成回路とを備える。

本発明の第３の観点に係る記憶装置は、複数のメモリーセル、複数のメモリーセルに接続された複数のワード線、複数のソース線、及び、複数のビット線を含むメモリーセルアレイと、複数のワード線ドライバーを含むワード線駆動回路と、ワード線ドライバーに供給される昇圧電圧を生成する上記いずれかのワード線駆動電圧生成回路と、複数のソース線を駆動するソース線駆動回路と、複数のビット線に接続されたスイッチ回路と、メモリー制御回路とを備える。

本発明の第２又は第３の観点によれば、電源電圧が高い場合における過昇圧を防止しながら、電源電圧が低い場合における昇圧の遅延によるデータ読み出し速度の低下を抑制することができるワード線駆動電圧生成回路を用いて、広い電源電圧範囲に対応可能で信頼性が高い記憶装置を提供することが可能になる。

本発明の第４の観点に係る集積回路装置は、本発明の第２又は第３の観点に係る記憶装置と、記憶装置に記憶されているデータを読み出す中央演算装置とを備える。さらに、本発明の第５の観点に係る電子機器は、本発明の第２又は第３の観点に係る記憶装置を備える。

本発明の第４の観点に係る集積回路装置又は本発明の第５の観点に係る電子機器においては、広い電源電圧範囲に対応可能で信頼性が高い記憶装置が搭載される。それにより、広い電源電圧範囲に対応可能で信頼性が高い集積回路装置又は電子機器を提供することが可能になる。

本発明の各実施形態に係る記憶装置の構成例を示すブロック図。 第１の実施形態に係るワード線駆動電圧生成回路等の構成例を示す回路図。 図２における昇圧制御回路等の構成例を示す回路図。 図２における定電流源の構成例を示す回路図。 第１の実施形態に係るワード線駆動電圧生成回路の昇圧特性を示す波形図。 第２の実施形態に係るワード線駆動電圧生成回路の構成例を示す回路図。 本発明の一実施形態に係る集積回路装置の構成例を示すブロック図。 本発明の一実施形態に係る電子機器の構成例を示すブロック図。

以下、本発明の実施形態について、図面を参照しながら詳細に説明する。なお、同一の構成要素には同一の参照符号を付して、重複する説明を省略する。
本発明は、フラッシュメモリー等の不揮発メモリーや、ＤＲＡＭ（Dynamic Random Access Memory）等のＲＡＭを含む各種の記憶装置に適用可能であるが、以下においては、一例として、本発明をフラッシュメモリーに適用した実施形態について説明する。

＜記憶装置の全体構成＞
図１は、本発明の各実施形態に係る記憶装置の構成例を示すブロック図である。図１に示すように、この記憶装置は、メモリーセルアレイ１０と、電源回路２０と、ワード線駆動電圧生成回路３０と、ワード線駆動回路４０と、ソース線駆動回路５０と、スイッチ回路６０と、メモリー制御回路７０とを含んでいる。

メモリーセルアレイ１０は、行方向（図中の横方向）及び列方向（図中の縦方向）にマトリックス状に配置されたＭ行Ｎ列のメモリーセルを含んでいる（Ｍ及びＮは、２以上の整数）。例えば、メモリーセルアレイ１０は、２０４８行のメモリーセルを含んでいる。また、１行のメモリーセルは、１０２４個のメモリーセルを含み、１２８個の８ビットデータを記憶することができる。

また、メモリーセルアレイ１０は、複数のワード線ＷＬ０、ＷＬ１、・・・、ＷＬｍ、・・・と、複数のソース線ＳＬ０、ＳＬ１、・・・、ＳＬｍ、・・・と、複数のビット線ＢＬ０、ＢＬ１、・・・、ＢＬｎ、・・・とを含んでいる。各々のワード線及びソース線は、それぞれの行に配置された複数のメモリーセルに接続されている。また、各々のビット線は、それぞれの列に配置された複数のメモリーセルに接続されている。

電源回路２０には、ロジック回路用のロジック電源電位ＶＤＤと、データ消去及びデータ書き込み用の高電源電位ＶＰＰと、電位の基準となる基準電源電位ＶＳＳ（以下においては、接地電位０Ｖとする）とが、外部から供給される。ロジック電源電位ＶＤＤは、集積回路装置において記憶装置と共に使用されるＣＰＵ等の電源電位と共用されても良い。一般的に、ロジック電源電位ＶＤＤが１．０Ｖ〜１．８Ｖ程度であるのに対し、高電源電位ＶＰＰは５Ｖ〜１０Ｖ程度である。

電源回路２０は、ロジック電源電位ＶＤＤをワード線駆動電圧生成回路３０及びメモリー制御回路７０に供給すると共に、メモリー制御回路７０の制御の下で、ロジック電源電位ＶＤＤ又は高電源電位ＶＰＰを、必要に応じて記憶装置の各部に供給する。図１においては、電源回路２０からワード線駆動電圧生成回路３０に供給される電源電位がワード線電源電位ＶＷＬとして示されており、電源回路２０からソース線駆動回路５０に供給される電源電位がソース線電源電位ＶＳＬとして示されている。例えば、読み出しモードにおいて、電源回路２０は、ワード線電源電位ＶＷＬとしてロジック電源電位ＶＤＤをワード線駆動電圧生成回路３０に供給する。

ワード線駆動電圧生成回路３０は、読み出しモードにおいて、電源回路２０から供給されるワード線電源電位ＶＷＬをワード線駆動回路４０に供給する。また、ワード線駆動電圧生成回路３０は、メモリー制御回路７０から供給される昇圧開始信号ＳＵＰが活性化されると、ワード線電源電位ＶＷＬを上昇させて昇圧電位ＶＵＰ（例えば、１．５Ｖ〜２．０Ｖ程度）を生成し、昇圧電位ＶＵＰをワード線駆動回路４０に供給する。

ワード線駆動回路４０は、複数のワード線ＷＬ０、ＷＬ１、・・・、ＷＬｍ、・・・に接続されており、メモリー制御回路７０によって選択されるメモリーセルに接続されたワード線を駆動する。ソース線駆動回路５０は、複数のソース線ＳＬ０、ＳＬ１、・・・、ＳＬｍ、・・・に接続されており、メモリー制御回路７０によって選択されるメモリーセルに接続されたソース線を駆動する。

スイッチ回路６０は、例えば、複数のビット線ＢＬ０、ＢＬ１、・・・、ＢＬｎ、・・・の経路にそれぞれ接続された複数のトランジスターを含み、それらのトランジスターは、メモリー制御回路７０の制御の下でオン又はオフする。メモリー制御回路７０は、スイッチ回路６０を介して、複数のビット線ＢＬ０、ＢＬ１、・・・、ＢＬｎ、・・・に接続されたメモリーセルに接続可能となっている。

メモリー制御回路７０は、例えば、組み合わせ回路又は順序回路を含む論理回路や、アナログ回路等で構成され、リファレンスセル７０ａを含んでいる。メモリー制御回路７０には、チップセレクト信号ＣＳ、モードセレクト信号ＭＳ、クロック信号ＣＫ、及び、アドレス信号ＡＤが供給される。

チップセレクト信号ＣＳによって記憶装置が選択されたときに、メモリー制御回路７０は、モードセレクト信号ＭＳに従って、消去モード、書き込みモード、又は、読み出しモード等に記憶装置を設定し、メモリーセルアレイ１０に含まれているメモリーセルに消去動作、書き込み動作、又は、読み出し動作等を行わせるように電源回路２０〜スイッチ回路６０を制御する。

書き込みモードにおいて、メモリー制御回路７０は、クロック信号ＣＫに同期して書き込みデータを入力し、アドレス信号ＡＤによって指定されたメモリーセルにデータを書き込むように記憶装置の各部を制御する。

読み出しモードにおいて、メモリー制御回路７０は、アドレス信号ＡＤによって指定されたメモリーセルからデータを読み出すように記憶装置の各部を制御すると共に、昇圧開始信号ＳＵＰを活性化させる。その後、メモリー制御回路７０は、アドレス信号ＡＤによって指定されたメモリーセルにビット線を介して接続されたスイッチ回路６０のトランジスターをオンさせて、そのメモリーセルに流れる読み出し電流に基づいてデータを読み出し、クロック信号ＣＫに同期して読み出しデータを出力する。

その際に、メモリー制御回路７０は、リファレンスセル７０ａに流れる電流に基づいて判定電流を生成し、アドレス信号ＡＤによって指定されたメモリーセルに流れる読み出し電流を判定電流と比較することにより、そのメモリーセルに記憶されているデータが「０」であるか「１」であるかを判定する。

例えば、メモリー制御回路７０において、プリチャージ信号がハイレベルに活性化されると、データの読み出しに先立ってビット線やセンスアンプ出力線等の信号線のプリチャージが行われる。プリチャージ後にセンスアンプ信号がハイレベルに活性化されると、センスアンプが動作を開始して読み出し信号を増幅する。センスアンプが増幅する読み出し信号のレベル差が大きいほど、確実にデータを判定することができる。

そこで、本実施形態においては、読み出しモードが開始したときにメモリー制御回路７０が昇圧開始信号ＳＵＰを活性化し、ワード線駆動電圧生成回路３０が、電源回路２０から供給される電源電圧を昇圧してワード線駆動回路４０に供給することによって、読み出し信号の振幅を大きくする。

＜第１の実施形態＞
図２は、本発明の第１の実施形態に係るワード線駆動電圧生成回路及びメモリーセル等の構成例を示す回路図である。図２に示すように、各々のメモリーセルＭＣは、コントロールゲート、フローティングゲート、ソース、及び、ドレインを有するＮチャネルＭＯＳトランジスターを含んでいる。メモリーセルＭＣのトランジスターは、フローティングゲートに蓄積される電荷に応じて１ビットのデータを記憶する。

各々のワード線ＷＬｍは、それぞれの行に配置された複数のメモリーセルＭＣのトランジスターのコントロールゲートに接続されている。各々のソース線ＳＬｍは、それぞれの行に配置された複数のメモリーセルＭＣのトランジスターのソースに接続されている。各々のビット線ＢＬｎは、それぞれの列に配置された複数のメモリーセルＭＣのトランジスターのドレインに接続されている。

図２に示す例においては、１行のメモリーセル１１について、ワード線ＷＬｍの他に、メインワード線ＭＷＬｍが設けられている。メインワード線ＭＷＬｍには、メモリーセルアレイを構成する複数行のメモリーセルの内から１行のメモリーセル１１を選択するためのローアクティブの行選択信号が、メモリー制御回路７０（図１）から供給される。

ワード線駆動回路４０は、１行のメモリーセル１１に接続されたワード線ＷＬｍを駆動するワード線ドライバー４１を含んでいる。ワード線ドライバー４１は、ＰチャネルＭＯＳトランジスターＱＰ４１と、ＮチャネルＭＯＳトランジスターＱＮ４１とを含み、行選択信号を反転して出力するインバーターとして機能する。

トランジスターＱＰ４１のゲート及びトランジスターＱＮ４１のゲートは、メインワード線ＭＷＬｍに接続されており、トランジスターＱＰ４１のドレイン及びトランジスターＱＮ４１のドレインは、ワード線ＷＬｍに接続されている。トランジスターＱＰ４１のソースには、ワード線駆動電圧生成回路３０からワード線電源電位ＶＷＬ又は昇圧電位ＶＵＰが供給され、トランジスターＱＮ４１のソースは、基準電源電位ＶＳＳの配線に接続されている。

ソース線駆動回路５０は、１行のメモリーセル１１に接続されたソース線ＳＬｍを駆動するソース線ドライバー５１を含んでいる。ソース線ドライバー５１は、ＰチャネルＭＯＳトランジスター及びＮチャネルＭＯＳトランジスターで構成されるトランスミッションゲートＴＧを含み、ソース線ＳＬｍと所定の電位の配線との間の接続を開閉するスイッチ回路として機能する。

トランスミッションゲートＴＧにおいて、ＰチャネルＭＯＳトランジスターのゲートは、メインワード線ＭＷＬｍに接続されており、ＮチャネルＭＯＳトランジスターのゲートは、ワード線ＷＬｍに接続されている。また、読み出しモードにおいては、ソース線駆動回路５０が、所定の電位として基準電源電位ＶＳＳを供給する。

読み出しモードにおいて、選択されていないメインワード線ＭＷＬｍにハイレベルの行選択信号が供給されることにより、メインワード線ＭＷＬｍに接続されたワード線ドライバー４１において、トランジスターＱＰ４１がオフ状態となり、トランジスターＱＮ４１がオン状態となる。従って、ワード線ドライバー４１は、ワード線ＷＬｍに基準電源電位ＶＳＳを供給する。また、トランスミッションゲートＴＧは、オフ状態となる。

一方、選択されたメインワード線ＭＷＬｍにローレベルの行選択信号が供給されることにより、メインワード線ＭＷＬｍに接続されたワード線ドライバー４１において、トランジスターＱＰ４１がオン状態となり、トランジスターＱＮ４１がオフ状態となる。従って、ワード線ドライバー４１は、ワード線ＷＬｍにワード線電源電位ＶＷＬ又は昇圧電位ＶＵＰを供給する。また、トランスミッションゲートＴＧがオン状態となって、ソース線ＳＬｍに基準電源電位ＶＳＳを供給する。

ワード線ＷＬｍの電位がハイレベルになると、ビット線ＢＬｎが選択されたときに、ワード線ＷＬｍ及びビット線ＢＬｎに接続されたメモリーセルＭＣが、ビット線ＢＬｎに読み出し電流を流す。メモリー制御回路７０（図１）は、この読み出し電流に基づいて、メモリーセルＭＣに保持されているデータが「１」であるか「０」であるかを判定し、読み出されたデータを出力する。

ワード線駆動電圧生成回路３０は、昇圧開始信号ＳＵＰが活性化されると、ノードＮ１とノードＮ２との間に供給される電源電圧（ＶＷＬ−ＶＳＳ）に基づいて、ワード線ドライバー４１にノードＮ３を介して供給される昇圧電圧（ＶＵＰ−ＶＳＳ）を生成する。図２に示す例においては、トランジスターＱＰ４１がオンのとき、ワード線ドライバー４１のトランジスターＱＰ４１のソースとトランジスターＱＮ４１のソースとの間に、昇圧電圧（ＶＵＰ−ＶＳＳ）が供給される。なお、読み出しモードにおいて、ワード線電源電位ＶＷＬは、ロジック電源電位ＶＤＤと等しくなっている。

図２に示すように、ワード線駆動電圧生成回路３０は、昇圧制御回路３１と、レベル検出用電流生成回路３２と、定電流源３３と、ＰチャネルＭＯＳトランジスターＱＰ３１及びＱＰ３２と、ＮチャネルＭＯＳトランジスターＱＮ３２と、キャパシターＣ１とを含んでいる。なお、本願において、「定電流源」とは、負荷が変動しても同じ電流を流し続けようとする回路のことをいい、インピーダンスが高い回路ということもできる。

昇圧制御回路３１は、昇圧開始信号ＳＵＰ、及び、レベル検出用電流生成回路３２によって生成されるレベル検出用電流に基づいて、制御信号ＣＮＴ１、ＣＮＴ２、ＣＮＴ３を生成する。トランジスターＱＰ３１は、ノードＮ１に接続されたソースと、ノードＮ３に接続されたドレインとを有している。トランジスターＱＰ３１のゲートには、昇圧制御回路３１から出力される制御信号ＣＮＴ１が印加される。

キャパシターＣ１は、ノードＮ３に接続された端子Ａと、トランジスターＱＰ３２のドレイン及びトランジスターＱＮ３２のドレインに接続された端子Ｂとを有している。例えば、キャパシターＣ１は、ＰチャネルＭＯＳトランジスターによって構成され、ゲートが、第１の電極（端子Ａ）に相当し、ソース、ドレイン、及び、バックゲートが、第２の電極（端子Ｂ）に相当する。

定電流源３３は、ノードＮ１とトランジスターＱＰ３２との間に接続されて、トランジスターＱＰ３２に電流を供給する。トランジスターＱＰ３２は、定電流源３３に接続されたソースと、キャパシターＣ１の端子Ｂに接続されたドレインとを有している。トランジスターＱＰ３２のゲートには、昇圧制御回路３１から出力される制御信号ＣＮＴ２が印加される。

トランジスターＱＮ３２は、キャパシターＣ１の端子Ｂに接続されたドレインと、ノードＮ２に接続されたソースとを有している。トランジスターＱＮ３２のゲートには、昇圧制御回路３１から出力される制御信号ＣＮＴ３が印加される。

読み出しモードにおいて、昇圧開始信号ＳＵＰが非活性化されているときには、昇圧制御回路３１がローレベルの制御信号ＣＮＴ１を出力するので、トランジスターＱＰ３１が導通状態（オン状態）となって、ノードＮ１からノードＮ３にワード線電源電位ＶＷＬを供給する。それにより、ワード線ドライバー４１は、ワード線ＷＬｍにワード線電源電位ＶＷＬを供給する。

また、昇圧開始信号ＳＵＰが非活性化されているときには、昇圧制御回路３１がハイレベルの制御信号ＣＮＴ２及びＣＮＴ３を出力するので、トランジスターＱＰ３２が非導通状態（オフ状態）となり、トランジスターＱＮ３２が導通状態（オン状態）となって、キャパシターＣ１の端子ＢをノードＮ２に接続する。

次に、昇圧開始信号ＳＵＰが活性化されると、昇圧制御回路３１が制御信号ＣＮＴ１をハイレベルに変化させるので、トランジスターＱＰ３１がオフ状態となる。また、昇圧制御回路３１が制御信号ＣＮＴ２及びＣＮＴ３をローレベルに変化させるので、トランジスターＱＰ３２がオン状態となり、トランジスターＱＮ３２がオフ状態となって、定電流源３３からキャパシターＣ１の端子Ｂに正の電荷を供給する。

キャパシターＣ１に充電される電荷量に応じてキャパシターＣ１の端子Ｂの電位が上昇し、キャパシターＣ１の端子ＡからノードＮ３に正の電荷が放出されて、ノードＮ３の電位がワード線電源電位ＶＷＬから昇圧電位ＶＵＰに上昇する。それにより、ワード線ドライバー４１は、ワード線ＷＬｍに昇圧電位ＶＵＰを供給する。

昇圧制御回路３１が制御信号ＣＮＴ２をハイレベルに変化させると、トランジスターＱＰ３２がオフ状態となって、昇圧動作が停止する。また、ワード線ＷＬｍ及びビット線ＢＬｎに接続されたメモリーセルＭＣの読み出し電流に基づいて、メモリーセルＭＣからデータが読み出される。

図３は、図２における昇圧制御回路及びレベル検出用電流生成回路の構成例を示す回路図である。図３に示すように、昇圧制御回路３１は、インバーター８０〜８４と、ＮＯＲ回路８５と、インバーター８６と、ＮＡＮＤ回路８７と、ＰチャネルＭＯＳトランジスターＱＰ３３と、ＮチャネルＭＯＳトランジスターＱＮ３３とを含んでいる。

インバーター８０及び８１は、ハイアクティブの昇圧開始信号ＳＵＰをバッファーして制御信号ＣＮＴ１として出力する。インバーター８２は、制御信号ＣＮＴ１を反転して制御信号ＣＮＴ３として出力する。一方、制御信号ＣＮＴ２は、昇圧開始信号ＳＵＰ及びレベル検出用電流に基づいて生成される。

レベル検出用電流生成回路３２は、インバーター８８及び８９と、参照用のダミーのメモリーセルＤＣ１〜ＤＣ４とを含んでいる。インバーター８８及び８９に含まれているＰチャネルＭＯＳトランジスターのソースは、ノードＮ３に電気的に接続されている。従って、インバーター８８及び８９は、昇圧開始信号ＳＵＰのハイレベルの電位をノードＮ３の電位にシフトする。

メモリーセルＤＣ１〜ＤＣ４の各々は、図１に示すメモリーセルアレイ１０を構成するメモリーセルのトランジスターと同一構造を有するＮチャネルＭＯＳトランジスターで構成される。メモリーセルＤＣ１〜ＤＣ４の各々は、検出ノードＮＤに接続されたドレインと、インバーター８９の出力端子に接続されたゲートと、基準電源電位ＶＳＳの配線に接続されたソースとを有している。メモリーセルＤＣ１〜ＤＣ４の各々において、ゲートに印加されるノードＮ３の電位に基づいて、ドレイン・ソース間にレベル検出用電流が流れる。

図３においては、メモリーセルＤＣ１〜ＤＣ４が並列に接続されているが、ダミーのメモリーセルは、１つのメモリーセルで構成されても良いし、複数のメモリーセルが並列接続以外の方法で接続されても良い。ダミーのメモリーセルがイレーズ状態又はプログラム状態に設定可能な場合には、閾値電圧が高いプログラム状態に設定されていることが望ましい。それにより、メモリーセルアレイ１０においてプログラム状態のメモリーセルがオンしない程度の昇圧状態であるか否かを検知することができる。

昇圧制御回路３１において、インバーター８３は、昇圧開始信号ＳＵＰを反転して出力し、インバーター８４は、インバーター８３の出力信号を反転して出力する。トランジスターＱＰ３３は、ロジック電源電位ＶＤＤが供給されるソースと、インバーター８４の出力信号が印加されるゲートと、検出ノードＮＤに接続されたドレインとを有している。

ＮＯＲ回路８５は、インバーター８３の出力信号と検出ノードＮＤにおける信号との論理和を求め、論理和を表す信号を反転して出力する。インバーター８６は、ＮＯＲ回路８５の出力信号を反転して出力する。ＮＡＮＤ回路８７は、制御信号ＣＮＴ１とインバーター８６の出力信号との論理積を求め、論理積を表す信号を反転して制御信号ＣＮＴ２として出力する。

読み出しモードにおいて、昇圧開始信号ＳＵＰがローレベルに非活性化されているときには、制御信号ＣＮＴ１がローレベルになり、制御信号ＣＮＴ２及びＣＮＴ３がハイレベルになる。従って、昇圧制御回路３１は、トランジスターＱＰ３１及びＱＮ３２をオン状態に制御すると共に、トランジスターＱＰ３２をオフ状態に制御する。また、インバーター８４の出力信号がローレベルになるので、トランジスターＱＰ３３がオン状態となって検出ノードＮＤに正の電荷を充電するので、検出ノードＮＤにおける信号がハイレベルになる。

昇圧開始信号ＳＵＰがハイレベルに活性化されると、制御信号ＣＮＴ１がハイレベルになり、制御信号ＣＮＴ２及びＣＮＴ３がローレベルになる。従って、昇圧制御回路３１は、トランジスターＱＰ３１及びＱＮ３２をオフ状態に制御すると共に、トランジスターＱＰ３２をオン状態に制御する。それにより、トランジスターＱＰ３２が定電流源３３からキャパシターＣ１の端子Ｂに正の電荷を供給するので、ノードＮ３とノードＮ２との間の電圧が昇圧される。

レベル検出用電流生成回路３２は、昇圧電圧に基づいて、図１に示すメモリーセルアレイ１０に含まれている複数のメモリーセルの読み出し電流に対応したレベル検出用電流を生成する。例えば、レベル検出用電流は、メモリーセルアレイ１０に含まれている閾値電圧が高いプログラム状態のメモリーセルがオンしない程度の昇圧電圧がワード線に供給されているか否かを表している。

昇圧開始信号ＳＵＰがローレベルからハイレベルに活性化されたときには、メモリーセルＤＣ１〜ＤＣ４に十分な昇圧電圧が印加されていないので、検出ノードＮＤの電位が所定の電位以上となっている。昇圧動作が開始された後、昇圧電圧がメモリーセルＤＣ１〜ＤＣ４の閾値電圧よりも高くなったときに、メモリーセルＤＣ１〜ＤＣ４にレベル検出用電流が流れ始めて、検出ノードＮＤの電位が所定の電位よりも低下する。それにより、ＮＯＲ回路８５の出力信号がハイレベルとなるので、トランジスターＱＮ３３がオン状態となって、その状態が保持される。

そのとき、インバーター８６の出力信号がローレベルとなり、ＮＡＮＤ回路８７が、制御信号ＣＮＴ２をハイレベルに変化させる。それにより、トランジスターＱＰ３２がオフ状態となるので、キャパシターＣ１の端子Ｂの電位上昇が停止して、昇圧動作が停止する。このようにして、昇圧制御回路３１は、レベル検出用電流生成回路３２によって生成されるレベル検出用電流に基づいて、トランジスターＱＰ３２をオフ状態に制御する。上記の構成により、昇圧制御回路３１は、昇圧開始信号ＳＵＰ及びレベル検出用電流に基づいて、ワード線駆動電圧生成回路３０における昇圧動作を制御することができる。

図４は、図２における定電流源の構成例を示す回路図である。図４に示すように、定電流源３３は、ノードＮ１とノードＮ４との間に接続され、ゲートがドレインに接続された少なくとも１つのＰチャネル又はＮチャネルＭＯＳトランジスターと、ノードＮ４とノードＮ２との間に接続された抵抗Ｒ３１とを含んでいる。図４には、一例として、ノードＮ１とノードＮ４との間に直列に接続された２つのＰチャネルＭＯＳトランジスターＱＰ３４及びＱＰ３５が示されている。トランジスターＱＰ３４及びＱＰ３５の各々は、ダイオードと等価であり、ワード線電源電位ＶＷＬを略一定の電圧（閾値電圧）だけ降下させてノードＮ４に供給する。

また、定電流源３３は、ノードＮ１に接続されたソースと、ノードＮ４に接続されたゲートと、トランジスターＱＰ３２のソースに接続されたドレインとを有し、トランジスターＱＰ３２に電流を供給するトランジスターＱＰ３６を含んでいる。トランジスターＱＰ３６のゲート・ソース間電圧は、電源電圧（ＶＷＬ−ＶＳＳ）によらずに略一定に保たれるので、電源電圧が異なっても昇圧速度を一定に近付けることができる。

ここで、ノードＮ１とノードＮ４との間に接続されたトランジスターの閾値電圧の合計値は、記憶装置に供給される電源電圧（ＶＤＤ−ＶＳＳ）の仕様下限値近くに設定されることが望ましい。例えば、記憶装置に供給される電源電圧の仕様下限値が１．０Ｖである場合に、ノードＮ４の電位がＶＤＤ−１．０Ｖとなるように定電流源３３を構成すると、電源電圧が仕様下限値となったときにトランジスターＱＰ３６のゲート電位がＶＳＳと等しくなる。それにより、記憶装置に供給される電源電圧が仕様下限値になっても、電源電圧が高い場合におけるのと略同等の昇圧速度を維持することができる。なお、トランジスターＱＰ３４及びＱＰ３５の替りに抵抗を用いて、分圧回路を構成しても良い。

図５は、第１の実施形態に係るワード線駆動電圧生成回路の昇圧特性を比較例と比較して示す波形図である。図５において、実線は、本実施形態の昇圧特性を示しており、破線は、比較例の昇圧特性を示しており、一点鎖線は、昇圧開始信号の波形を示している。比較例においては、図２における定電流源３３が設けられておらず、トランジスターＱＰ３２のソースがノードＮ１に直接接続されている。

図５（Ａ）は、電源電圧が１．８Ｖの場合における昇圧特性を示している。比較例によれば、１．８Ｖの電源電圧が約２．２Ｖまで昇圧されて過昇圧となる。図３に示す昇圧制御回路３１は、レベル検出用電流に基づいてトランジスターＱＰ３２をオフ状態に制御するが、回路動作の遅延により、過昇圧を回避することはできない。その結果、消費電力が増加したり、記憶装置が破壊されたり、又は、メモリーセルからデータを読み出す際に誤りが発生してしまう。一方、本実施形態によれば、１．８Ｖの電源電圧が約２．０Ｖまで昇圧されて、過昇圧を防止することができる。なお、比較例においてトランジスターＱＰ３２の駆動能力を低下させた場合にも、本実施形態におけるのと同様の昇圧特性が得られる。

図５（Ｂ）は、電源電圧が１．０Ｖの場合における昇圧特性を示している。比較例によれば、１．０Ｖの電源電圧が約１．６Ｖ〜１．７Ｖまで昇圧される。ただし、比較例においてトランジスターＱＰ３２の駆動能力を低下させた場合には、二点鎖線で示すように昇圧が遅くなってしまうので、データ読み出し速度が低下する。一方、本実施形態によれば、昇圧の遅延によるデータ読み出し速度の低下を抑制することができる。

このように、本実施形態によれば、トランジスターＱＰ３２が、ノードＮ１に接続された定電流源３３から、ノードＮ３に接続された一端を有するキャパシターＣ１の他端に電荷を供給するので、電源電圧が高い場合における過昇圧を防止しながら、電源電圧が低い場合における昇圧の遅延によるデータ読み出し速度の低下を抑制することができる。それにより、消費電力の増加、記憶装置の破壊、又は、データの読み出し誤りが抑制される。

＜第２の実施形態＞
図６は、本発明の第２の実施形態に係るワード線駆動電圧生成回路の一部の構成例を示す回路図である。第２の実施形態においては、図２に示す第１の実施形態に係るワード線駆動電圧生成回路３０に対し、第２の定電流源３４及び遅延回路３５が追加されている。その他の点に関しては、第２の実施形態は、第１の実施形態と同様でも良い。

図６に示すように、第２の定電流源３４は、正確には定電流源の一部を構成し、ノードＮ１とノードＮ５との間に接続された抵抗Ｒ３２と、ノードＮ５とノードＮ２との間に接続され、ゲートがドレインに接続された少なくとも１つのＮチャネル又はＰチャネルＭＯＳトランジスターとを含んでいる。図６には、一例として、ノードＮ５とノードＮ２との間に直列に接続された２つのＮチャネルＭＯＳトランジスターＱＮ３４及びＱＮ３５が示されている。トランジスターＱＮ３４及びＱＮ３５の各々は、ダイオードと等価であり、基準電源電位ＶＳＳを略一定の電圧（閾値電圧）だけ上昇させてノードＮ５に供給する。

遅延回路３５は、直列に接続されて昇圧開始信号ＳＵＰを伝送する複数段（偶数段）のインバーターを含んでいる。図６には、一例として、直列に接続された４段のインバーターが示されている。それらのインバーターは、第１群のＰチャネルＭＯＳトランジスターＱＰ８１〜ＱＰ８４と、第１群のＮチャネルＭＯＳトランジスターＱＮ８１〜ＱＮ８４とを含んでいる。

また、遅延回路３５は、ノードＮ１とトランジスターＱＰ８１〜ＱＰ８４のソースとの間に接続されて、トランジスターＱＰ８１〜ＱＰ８４にそれぞれ電流を供給する第２群のＰチャネルＭＯＳトランジスターＱＰ９１〜ＱＰ９４を含んでいる。さらに、遅延回路３５は、トランジスターＱＮ８１〜ＱＮ８４のソースとノードＮ２との間に接続されて、トランジスターＱＮ８１〜ＱＮ８４にそれぞれ電流を供給する第２群のＮチャネルＭＯＳトランジスターＱＮ９１〜ＱＮ９４を含んでいる。

トランジスターＱＰ９１〜ＱＰ９４のゲートは、ノードＮ４に接続されており、第１の定電流源３３からゲート電位が印加される。また、トランジスターＱＮ９１〜ＱＮ９４のゲートは、ノードＮ５に接続されており、第２の定電流源３４からゲート電位が印加される。トランジスターＱＰ９１〜ＱＰ９４及びＱＮ９１〜ＱＮ９４のゲート・ソース間電圧を電源電圧（ＶＷＬ−ＶＳＳ）によらずに略一定に保つことにより、電源電圧が異なっても遅延時間を一定に近付けることができる。

遅延回路３５は、読み出しモードが開始したときにメモリー制御回路７０（図１）によって活性化される昇圧開始信号ＳＵＰを遅延させて、昇圧制御回路３１（図２）に供給する。読み出しモードが開始すると、選択されたワード線ＷＬｍにワード線電源電位ＶＷＬが供給されるが、ワード線ＷＬｍの電位がワード線電源電位ＶＷＬに達する前に昇圧動作が開始すると、昇圧電源電位ＶＵＰが所定の値に達しないおそれがある。そこで、昇圧開始信号ＳＵＰを遅延させて昇圧制御回路３１に供給することにより、ワード線駆動電圧生成回路３０における昇圧動作の開始タイミングを適正化することができる。

第２の定電流源３４において、ノードＮ５とノードＮ２との間に接続されたトランジスターの閾値電圧の合計値は、記憶装置に供給される電源電圧（ＶＤＤ−ＶＳＳ）の仕様下限値近くに設定されることが望ましい。例えば、記憶装置に供給される電源電圧の仕様下限値が１．０Ｖである場合に、ノードＮ５の電位がＶＳＳ＋１．０Ｖとなるように第２の定電流源３４を構成すると、電源電圧が仕様下限値となったときにトランジスターＱＮ９１〜ＱＮ９４のゲート電位がＶＤＤと等しくなる。それにより、記憶装置に供給される電源電圧が仕様下限値になっても、電源電圧が高い場合におけるのと略同等の遅延時間を維持することができる。なお、トランジスターＱＮ３４及びＱＮ３５の替りに抵抗を用いて、分圧回路を構成しても良い。

本発明の各実施形態によれば、電源電圧が高い場合における過昇圧を防止しながら、電源電圧が低い場合における昇圧の遅延によるデータ読み出し速度の低下を抑制することができるワード線駆動電圧生成回路３０を用いて、広い電源電圧範囲に対応可能で信頼性が高い記憶装置を提供することが可能になる。

＜集積回路装置＞
次に、本発明の一実施形態に係る集積回路装置について説明する。
図７は、本発明の一実施形態に係る集積回路装置の構成例を示すブロック図である。本実施形態に係る集積回路装置は、本発明のいずれかの実施形態に係る記憶装置１１０と、記憶装置１１０に記憶されているデータを読み出すＣＰＵ（中央演算装置）１２０とを含んでいる。以下においては、集積回路装置の一例として、マイクロコンピューターについて説明する。

図７に示すように、マイクロコンピューター１００は、記憶装置１１０及びＣＰＵ１２０に加えて、ＲＯＭ（リードオンリー・メモリー）１３０と、ＲＡＭ（ランダムアクセス・メモリー）１４０と、Ｉ／Ｏ回路１５０と、電源回路１６０と、タイマー回路１７０とを含んでいる。記憶装置１１０〜タイマー回路１７０は、内部バス１８０を介して互いに接続されている。

記憶装置１１０は、例えば、不揮発メモリーであり、各種のデータ等を記憶する。ＣＰＵ１２０は、プログラムに従って、記憶装置１１０に記憶されているデータを読み出し、読み出されたデータを用いて各種の信号処理や制御処理を実行する。ＲＯＭ１３０は、ＣＰＵ１２０が動作するために用いられるプログラム等を記憶している。ＲＡＭ１４０は、ＣＰＵ１２０の作業領域として用いられ、ＲＯＭ１３０又は記憶装置１１０から読み出されたプログラムやデータ、又は、ＣＰＵ１２０がプログラムに従って実行した演算結果等を一時的に記憶する。

Ｉ／Ｏ回路１５０は、例えば、デジタル回路及びアナログ回路で構成され、マイクロコンピューター１００に接続される外部機器との間でＩ／Ｏアクセス動作を行う。電源回路１６０は、例えば、アナログ回路で構成され、マイクロコンピューター１００の各部に供給される電源電圧を生成する。タイマー回路１７０は、例えば、デジタル回路で構成され、計時動作を行うと共に、必要に応じてＣＰＵ１２０に対する割り込み動作を行う。

本実施形態に係る集積回路装置においては、広い電源電圧範囲に対応可能で信頼性が高い記憶装置１１０が搭載される。それにより、広い電源電圧範囲に対応可能で信頼性が高い集積回路装置を提供することが可能になる。

＜電子機器＞
次に、本発明の一実施形態に係る電子機器について説明する。
図８は、本発明の一実施形態に係る電子機器の構成例を示すブロック図である。図８に示すように、電子機器２００は、本発明のいずれかの実施形態に係る記憶装置１１０と、制御部２２０と、操作部２３０と、格納部２４０と、通信部２５０と、表示部２６０と、音声出力部２７０とを含んでいる。なお、図８に示す構成要素の一部を省略又は変更しても良いし、あるいは、図８に示す構成要素に他の構成要素を付加しても良い。

記憶装置１１０は、例えば、不揮発メモリーであり、各種のデータ等を記憶する。制御部２２０は、例えば、ＣＰＵを含み、プログラムに従って、記憶装置１１０に記憶されているデータを読み出し、読み出されたデータを用いて各種の信号処理や制御処理を実行する。例えば、制御部２２０は、操作部２３０から供給される操作信号に応じて各種の信号処理を行ったり、外部との間でデータ通信を行うために通信部２５０を制御する。あるいは、制御部２２０は、表示部２６０に各種の画像を表示させるための画像信号を生成したり、音声出力部２７０に各種の音声を発生させるための音声信号を生成する。

操作部２３０は、例えば、操作キーやボタンスイッチ等を含む入力装置であり、ユーザーによる操作に応じた操作信号を制御部２２０に出力する。格納部２４０は、例えば、ハードディスク又は各種のメモリー等で構成され、制御部２２０が動作するために用いられるプログラム等を格納している。

通信部２５０は、例えば、アナログ回路及びデジタル回路で構成され、制御部２２０と外部装置との間のデータ通信を行う。表示部２６０は、例えば、ＬＣＤ（液晶表示装置）等を含み、制御部２２０から供給される画像信号に基づいて各種の情報を表示する。また、音声出力部２７０は、例えば、スピーカー等を含み、制御部２２０から供給される音声信号に基づいて音声を発生する。

電子機器２００としては、例えば、腕時計や置時計等の時計、タイマー、携帯電話機等の移動端末、デジタルスチルカメラ、デジタルムービー、テレビ、テレビ電話、防犯用テレビモニター、ヘッドマウント・ディスプレイ、パーソナルコンピューター、プリンター、ネットワーク機器、複合機、車載装置（ナビゲーション装置等）、電卓、電子辞書、電子ゲーム機器、ロボット、測定機器、及び、医療機器（例えば、電子体温計、血圧計、血糖計、心電図計測装置、超音波診断装置、及び、電子内視鏡）等が該当する。

本実施形態に係る電子機器においては、広い電源電圧範囲に対応可能で信頼性が高い記憶装置１１０が搭載される。それにより、広い電源電圧範囲に対応可能で信頼性が高い電子機器を提供することが可能になる。

以上においては、本発明をフラッシュメモリーに適用した実施形態について説明したが、本発明は、以上説明した実施形態に限定されるものではなく、当該技術分野において通常の知識を有する者によって、本発明の技術的思想内で多くの変形が可能である。

１０…メモリーセルアレイ、１１…１行のメモリーセル、２０…電源回路、３０…ワード線駆動電圧生成回路、３１…昇圧制御回路、３２…レベル検出用電流生成回路、３３、３４…定電流源、３５…遅延回路、４０…ワード線駆動回路、４１…ワード線ドライバー、５０…ソース線駆動回路、５１…ソース線ドライバー、６０…スイッチ回路、７０…メモリー制御回路、７０ａ…リファレンスセル、８０〜８４、８６、８８、８９…インバーター、８５…ＮＯＲ回路、８７…ＮＡＮＤ回路、１００…マイクロコンピューター、１１０…記憶装置、１２０…ＣＰＵ、１３０…ＲＯＭ、１４０…ＲＡＭ、１５０…Ｉ／Ｏ回路、１６０…電源回路、１７０…タイマー回路、１８０…内部バス、２００…電子機器、２２０…制御部、２３０…操作部、２４０…格納部、２５０…通信部、２６０…表示部、２７０…音声出力部、ＷＬ０、ＷＬ１、ＷＬｍ…ワード線、ＳＬ０、ＳＬ１、ＳＬｍ…ソース線、ＢＬ０、ＢＬ１、ＢＬｎ、ＢＬ（ｎ＋１）…ビット線、ＭＷＬ（ｍ−１）、ＭＷＬｍ…メインワード線、ＭＣ…メモリーセル、ＤＣ１〜ＤＣ４…ダミーのメモリーセル、ＴＧ…トランスミッションゲート、ＱＰ３１〜ＱＰ９４…ＰチャネルＭＯＳトランジスター、ＱＮ３２〜ＱＮ９４…ＮチャネルＭＯＳトランジスター、Ｃ１…キャパシター、Ｒ３１、Ｒ３２…抵抗

Claims (9)

1. 第１のノードと第２のノードとの間に供給される電源電圧に基づいて、複数のメモリーセルに接続されたワード線を駆動するワード線ドライバーに第３のノードを介して供給される昇圧電圧を生成するワード線駆動電圧生成回路であって、
   前記第１のノードに接続されたソース、及び、前記第３のノードに接続されたドレインを有する第１のＰチャネルトランジスターと、
   前記第３のノードに接続された一端を有するキャパシターと、
   前記第１のノードに接続された定電流源と、
   前記第１のＰチャネルトランジスターが非導通状態のときに、前記定電流源から前記キャパシターの他端に電荷を供給する第２のＰチャネルトランジスターと、
   前記第１のＰチャネルトランジスターが導通状態のときに、前記キャパシターの前記他端を前記第２のノードに接続するＮチャネルトランジスターと、
   を備えるワード線駆動電圧生成回路。
2. 前記定電流源が、
   前記第１のノードと第４のノードとの間に接続され、ゲートがドレインに接続された少なくとも１つのトランジスターと、
   前記第４のノードと前記第２のノードとの間に接続された抵抗と、
   前記第１のノードに接続されたソース、前記第４のノードに接続されたゲート、及び、前記第２のＰチャネルトランジスターのソースに接続されたドレインを有し、前記第２のＰチャネルトランジスターに電流を供給する第３のＰチャネルトランジスターと、
   を含む、請求項１記載のワード線駆動電圧生成回路。
3. 前記昇圧電圧に基づいて、前記複数のメモリーセルの読み出し電流に対応したレベル検出用電流を生成するレベル検出用電流生成回路と、
   読み出しモードにおいて、昇圧開始信号が非活性化されているときに、前記第１のＰチャネルトランジスター及び前記Ｎチャネルトランジスターを導通状態に制御すると共に、前記第２のＰチャネルトランジスターを非導通状態に制御し、前記昇圧開始信号が活性化されると、前記第１のＰチャネルトランジスター及び前記Ｎチャネルトランジスターを非導通状態に制御すると共に、前記第２のＰチャネルトランジスターを導通状態に制御し、その後、前記レベル検出用電流に基づいて前記第２のＰチャネルトランジスターを非導通状態に制御する昇圧制御回路と、
   をさらに備える、請求項１又は２記載のワード線駆動電圧生成回路。
4. 読み出しモードが開始したときに活性化される昇圧開始信号を遅延させて前記昇圧制御回路に供給する遅延回路をさらに備える、請求項３記載のワード線駆動電圧生成回路。
5. 前記遅延回路が、
   直列に接続されて前記昇圧開始信号を伝送する複数段のインバーターと、
   前記第１のノードと前記複数段のインバーターに含まれている第１群のＰチャネルトランジスターのソースとの間に接続されて、前記第１群のＰチャネルトランジスターにそれぞれ電流を供給する第２群のＰチャネルトランジスターと、
   前記複数段のインバーターに含まれている第１群のＮチャネルトランジスターのソースと前記第２のノードとの間に接続されて、前記第１群のＮチャネルトランジスターにそれぞれ電流を供給する第２群のＮチャネルトランジスターと、
   を含む、請求項４記載のワード線駆動電圧生成回路。
6. 前記複数のメモリーセルと、
   前記複数のメモリーセルに接続された前記ワード線と、
   前記ワード線を駆動する前記ワード線ドライバーと、
   前記ワード線ドライバーに供給される昇圧電圧を生成する請求項１〜５のいずれか１項記載のワード線駆動電圧生成回路と、
   を備える記憶装置。
7. 前記複数のメモリーセル、前記複数のメモリーセルに接続された複数の前記ワード線、複数のソース線、及び、複数のビット線を含むメモリーセルアレイと、
   複数の前記ワード線ドライバーを含むワード線駆動回路と、
   前記ワード線ドライバーに供給される昇圧電圧を生成する請求項１〜５のいずれか１項記載のワード線駆動電圧生成回路と、
   前記複数のソース線を駆動するソース線駆動回路と、
   前記複数のビット線に接続されたスイッチ回路と、
   メモリー制御回路と、
   を備える記憶装置。
8. 請求項６又は７記載の記憶装置と、
   前記記憶装置に記憶されているデータを読み出す中央演算装置と、
   を備える集積回路装置。
9. 請求項６又は７記載の記憶装置を備える電子機器。

Images