JP2022187309A - 半導体集積回路装置および電子機器 - Google Patents

Abstract

【課題】回路の構成を簡素化することができ、また、消費電力を抑えることができる半導体集積回路装置を提供すること。【解決手段】複数のメモリーセルと同じ層構造のリファレンスセルと、駆動電位が印加されたリファレンスセルに流れる電流に基づいて判定電流を生成し、読み出し対象メモリーセルに流れる電流を判定電流と比較することにより、記憶されているデータを読み出すデータ読み出し回路と、ベリファイモードにおいて、データ読み出し回路に供給される高電位側の電源電位よりも高い前記駆動電位を生成する駆動電位生成回路と、駆動電位に基づいて、読み出し対象メモリーセルの読み出し電流に対応したレベル検出用電流を生成するレベル検出用電流生成回路と、レベル検出用電流に基づいて駆動電位生成回路の昇圧動作の停止制御を行う昇圧停止制御回路と、を含み、駆動電位生成回路はブートストラップ回路である、半導体集積回路装置。【選択図】図４

Description

本発明は、半導体集積回路装置および電子機器に関する。

従来、電気的な書き込みが可能な不揮発性メモリーとしてＥＥＰＲＯＭ（Electrically
Erasable Programmable Read Only Memory）等が知られている。特許文献１に記載の不揮発性メモリーは、定電圧回路でワード線電圧を生成する際、基準電圧にメモリーセル電流の温度依存性と逆の温度依存性を持たせることで、温度によるワード線の駆動能力の調整を行い、読み出しマージンの低下を抑制している。

特開２００３－２１７２８７号公報

しかしながら、特許文献１に記載の不揮発性メモリーは、ワード線の駆動能力の調整のため、内部にレギュレーター及びタイミング発生回路を有しているため、回路構成が複雑となり、消費電力が大きくなるおそれがあった。

本発明に係る半導体集積回路装置の一態様は、
電気的にデータの書き込み及び消去が可能な不揮発性の複数のメモリーセルと、
前記複数のメモリーセルが有する各々のトランジスターと同じ層構造のリファレンスセルと、
駆動電位が印加された前記リファレンスセルに流れる電流に基づいて判定電流を生成し、前記複数のメモリーセルのうち、前記駆動電位が印加された読み出し対象メモリーセルに流れる電流を前記判定電流と比較することにより、前記読み出し対象メモリーセルに記憶されているデータを読み出すデータ読み出し回路と、
前記複数のメモリーセルのベリファイモードにおいて、前記データ読み出し回路に供給される高電位側の電源電位よりも高い前記駆動電位を生成する駆動電位生成回路と、
前記駆動電位に基づいて、前記読み出し対象メモリーセルの読み出し電流に対応したレベル検出用電流を生成するレベル検出用電流生成回路と、
前記レベル検出用電流に基づいて前記駆動電位生成回路の昇圧動作の停止制御を行う昇圧停止制御回路と、を含み、
前記レベル検出用電流生成回路と前記駆動電位生成回路は、前記駆動電位に基づき動作し、
前記駆動電位生成回路はブートストラップ回路である。

本発明に係る電子機器の一態様は、
前記半導体集積回路装置の一態様を備える。

不揮発性メモリーの概略構成を示すブロック図。 図１のメモリーセルアレイ、ワード線駆動回路及びソース線駆動回路の構成例を示す回路図。 メモリーセルの概略構造を示す図。 図１のワード線昇圧回路、データ読み出し回路及びリファレンス電流生成回路の構成例を示す図。 セル電流及び参照電流を示す図。 比較例のワード線昇圧回路、データ読み出し回路及びリファレンス電流生成回路の構成例を示す図。 比較例のセル電流及び参照電流を示す図。 第２実施形態のワード線昇圧回路、データ読み出し回路及びリファレンス電流生成回路の構成例を示す図。 第３実施形態のワード線昇圧回路、データ読み出し回路及びリファレンス電流生成回路の構成例を示す図。 電子機器の概略構成を示す図。

以下、本発明の好適な実施形態について図面を用いて説明する。用いる図面は説明の便宜上のものである。なお、以下に説明する実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。

１．第１実施形態
１－１．不揮発性メモリー
後述する図１０に示すように、本実施形態の半導体集積回路装置１は、不揮発性メモリー２を備える。半導体集積回路装置１は、フラッシュメモリーやＥＥＰＲＯＭ等の電気的に書き換え可能な不揮発性メモリー２のみを内蔵しても良いし、不揮発性メモリー２に加えて、所定の機能を有する回路ブロック又はＣＰＵ等の機能回路を内蔵しても良い。ＥＥＰＲＯＭはElectrically Erasable Programmable Read Only Memoryの略であり、ＣＰＵはCentral Processing Unitの略である。以下においては、不揮発性メモリー２の一例として、フラッシュメモリーについて説明する。

図１は、不揮発性メモリー２の概略構成を示すブロック図である。図１に示すように、不揮発性メモリー２は、メモリーセルアレイ１０，電源回路２０，ワード線昇圧回路３０，ワード線駆動回路４０，ソース線駆動回路５０，スイッチ回路６０，メモリー制御回路７０を含んでいる。メモリー制御回路７０は、メモリーセルアレイ１０に含まれている複数のメモリーセルＭＣに消去動作，書き込み動作，又は、読み出し動作を行わせるように、電源回路２０，ワード線昇圧回路３０，ワード線駆動回路４０，ソース線駆動回路５０，スイッチ回路６０を制御する。

メモリーセルアレイ１０の複数のメモリーセルＭＣは、ｍ行ｎ列のマトリックス状に配置されている。ｍ及びｎは、それぞれ２以上の整数である。例えば、メモリーセルアレイ１０は、２０４８行１０２４列のマトリックス状に配置された２０４８×１０２４個のメモリーセルを含み、１行に配置された１０２４個のメモリーセルＭＣにより、１２８個の８ビットデータが記憶される。

また、メモリーセルアレイ１０は、複数のワード線ＷＬ０，ＷＬ１，・・・ＷＬｍ，複数のソース線ＳＬ０，ＳＬ１，・・・ＳＬｍ，及び複数のビット線ＢＬ０，ＢＬ１，・・・ＢＬｎを含んでいる。それらのワード線の各々は、それぞれの行に配置された複数のメモリーセルＭＣに接続されている。また、それらのソース線の各々は、それぞれの行に配置された複数のメモリーセルＭＣに接続されている。また、それらのビット線の各々は、それぞれの列に配置された複数のメモリーセルＭＣに接続されている。

電源回路２０には、例えば、基準電源電位ＶＳＳと、データ消去及びデータ書き込み用
の高電源電位ＶＰＰと、ロジック回路用のロジック電源電位ＶＤＤとが、外部から供給される。あるいは、電源回路２０は、外部から供給される複数の電源電位の内の１つの電源電位を昇圧又は降圧することにより、他の電源電位を生成してもよい。

基準電源電位ＶＳＳは、他の電位に対して相対的な基準となる基準電位であり、以下においては、基準電源電位ＶＳＳが接地電位である場合について説明する。高電源電位ＶＰＰは、基準電源電位ＶＳＳよりも高い所定の電位であり、例えば、５Ｖ～１０Ｖ程度である。ロジック電源電位ＶＤＤは、基準電源電位ＶＳＳよりも高く高電源電位ＶＰＰよりも低い電位であり、例えば、１．２Ｖ～１．８Ｖ程度である。

電源回路２０は、ロジック電源電位ＶＤＤをメモリー制御回路７０に供給すると共に、メモリー制御回路７０に制御され、必要に応じて、高電源電位ＶＰＰ及びロジック電源電位ＶＤＤを不揮発性メモリー２の各部に供給する。図１においては、電源回路２０からワード線昇圧回路３０に供給される電源電位がワード線電源電位ＶＷＬとして示されており、電源回路２０からソース線駆動回路５０に供給される電源電位がソース線電源電位ＶＳＬとして示されている。

例えば、メモリーセルを消去状態にする消去モードにおいて、電源回路２０は、ワード線電源電位ＶＷＬ及びソース線電源電位ＶＳＬとして高電源電位ＶＰＰをワード線昇圧回路３０及びソース線駆動回路５０に供給する。ワード線昇圧回路３０は、ワード線電源電位ＩＮＴ＿ＶＷＬとして高電源電位ＶＰＰをワード線駆動回路４０に供給する。

メモリーセルにデータを書き込む書き込みモードにおいて、電源回路２０は、ワード線電源電位ＶＷＬ及びソース線電源電位ＶＳＬとして高電源電位ＶＰＰをワード線昇圧回路３０及びソース線駆動回路５０に供給する。ワード線昇圧回路３０は、ワード線電源電位ＩＮＴ＿ＶＷＬとして高電源電位ＶＰＰをワード線駆動回路４０に供給する。

メモリーセルからデータを読み出す読み出しモードにおいて、電源回路２０は、ワード線電源電位ＶＷＬ及びソース線電源電位ＶＳＬとしてロジック電源電位ＶＤＤをワード線昇圧回路３０及びソース線駆動回路５０に供給する。ワード線昇圧回路３０は、データ読み出し回路７１に供給される高電位側の電源電位であるロジック電源電位ＶＤＤよりも高い駆動電位Ｖ１を生成し、ワード線電源電位ＩＮＴ＿ＶＷＬとして駆動電位Ｖ１をワード線駆動回路４０に供給する。

メモリーセルのベリファイモードにおいて、電源回路２０は、ロジック電源電位ＶＤＤをワード線昇圧回路３０及びソース線駆動回路５０に供給する。ワード線昇圧回路３０は、データ読み出し回路７１に供給される高電位側の電源電位であるロジック電源電位ＶＤＤよりも高い駆動電位Ｖ１を生成し、ワード線電源電位ＩＮＴ＿ＶＷＬとして駆動電位Ｖ１をワード線駆動回路４０に供給する。

ワード線駆動回路４０は、メモリー制御回路７０によって選択されるメモリーセルに接続された複数のワード線ＷＬ０，ＷＬ１，・・・，ＷＬｍを駆動する。ソース線駆動回路５０は、メモリー制御回路７０によって選択されるメモリーセルに接続された複数のソース線ＳＬ１，ＳＬ２，・・・，ＳＬｍを駆動する。

スイッチ回路６０は、例えば、複数のビット線ＢＬ０，ＢＬ１，・・・，ＢＬｎの経路にそれぞれ接続された複数のトランジスターを含み、それらのトランジスターは、メモリー制御回路７０の制御の下でオン又はオフする。メモリー制御回路７０は、スイッチ回路６０を介して、複数のビット線ＢＬ０，ＢＬ１，・・・，ＢＬｎに接続されたメモリーセルに接続可能となっている。

メモリー制御回路７０は、例えば、組み合わせ回路及び順序回路を含む論理回路や、アナログ回路等で構成され、リファレンスセルＲＣ１，データ読み出し回路７１，リファレンス電流生成回路７２，及びベリファイ回路７３を含んでいる。メモリー制御回路７０には、チップセレクト信号ＣＳ，モードセレクト信号ＭＳ，動作クロック信号ＣＫ，及びアドレス信号ＡＤＲが供給される。

メモリー制御回路７０は、チップセレクト信号ＣＳによって不揮発性メモリー２が選択されたときに、モードセレクト信号ＭＳに従って、不揮発性メモリー２を、消去モード、書き込みモード、読み出しモード、又は、メモリーセルのベリファイモードに設定する。

書き込みモード、読み出しモード、及び、メモリーセルのベリファイモードにおいて、メモリー制御回路７０は、動作クロック信号ＣＫに同期して、アドレス信号ＡＤＲによって指定されたメモリーセルにアクセスするように不揮発性メモリー２の各部を制御する。

書き込みモードにおいて、メモリー制御回路７０は、書き込みデータを入力し、アドレス信号ＡＤＲによって指定されたメモリーセルにデータを書き込むように不揮発性メモリー２の各部を制御する。また、読み出しモード及びメモリーセルのベリファイモードにおいて、メモリー制御回路７０は、アドレス信号ＡＤＲによって指定されたメモリーセルからデータを読み出すように不揮発性メモリー２の各部を制御し、読み出しデータを出力する。

例えば、読み出しモード及びメモリーセルのベリファイモードにおいて、メモリー制御回路７０は、アドレス信号ＡＤＲによって指定されたメモリーセルに接続されたスイッチ回路６０のトランジスターをオンさせて、そのメモリーセルに流れる読み出し電流Ｉ１に基づいてデータを読み出す。

その際に、データ読み出し回路７１は、リファレンスセルＲＣ１に流れる電流に基づいて判定電流Ｉ０を生成する。また、データ読み出し回路７１は、アドレス信号ＡＤＲによって指定されたメモリーセルに流れる電流を判定電流Ｉ０と比較することにより、指定されたメモリーセルに記憶されているデータが「０」であるか「１」であるかを判定する。

１－２．メモリーセルアレイ
図２は、図１のメモリーセルアレイ１０、ワード線駆動回路４０及びソース線駆動回路５０の構成例を示す回路図である。また、図３は、メモリーセルアレイ１０の１つのメモリーセルの概略構造を示す図である。図２及び図３を参照してメモリーセルアレイ１０の概略構成について説明する。

図２に示すように、メモリーセルアレイ１０は複数のメモリーセルＭＣを備える。また、図３に示すように、メモリーセルＭＣは、コントロールゲート４１２ａ，フローティングゲート４１２ｃ，酸化絶縁膜４１２ｂ，４１２ｄ，ソース４１１，及びドレイン４１３を有するＮチャネルＭＯＳトランジスターを含んでいる。メモリーセルＭＣのトランジスターは、フローティングゲート４１２ｃに蓄積される電荷に応じて１ビットのデータを記憶する。

また、図３に示すように、メモリーセルＭＣは、ソース４１１，ゲート４１２，及びドレイン４１３と電気的に接続された電極４０１，４０２，及び４０３を備えている。電極４０１，４０２，及び４０３に、基準電源電位ＶＳＳ、駆動電位Ｖ１、ロジック電源電位ＶＤＤ、高電源電位ＶＰＰ等の電位が供給され、メモリーセルＭＣのトランジスターは、書き込みモード、消去モード等の各モードを実行する。つまり、メモリーセルアレイ１０
の複数のメモリーセルＭＣは、電気的にデータの書き込み及び消去が可能である。

リファレンスセルＲＣ１のゲートは、コントロールゲート４１２ａ，フローティングゲート４１２ｃ，酸化絶縁膜４１２ｂ，４１２ｄを有してもよい。つまり、リファレンスセルＲＣ１は、メモリーセルアレイ１０の複数のメモリーセルＭＣが有する各々のトランジスターと同じ層構造を有しても良い。

図２に戻り、ワード線ＷＬ０，ＷＬ１，・・・の各々は、それぞれの行に配置された複数のメモリーセルＭＣのトランジスターのコントロールゲート４１２ａに接続されている。ソース線ＳＬ０，ＳＬ１，・・・の各々は、それぞれの行に配置された複数のメモリーセルＭＣのトランジスターのソース４１１に接続されている。また、ビット線ＢＬ０，ＢＬ１，・・・の各々は、それぞれの列に配置された複数のメモリーセルＭＣのトランジスターのドレイン４１３に接続されている。

ワード線駆動回路４０は、ワード線ＷＬ０，ＷＬ１，・・・に接続されたメモリーセルＭＣのトランジスターのコントロールゲート４１２ａを駆動する複数のワード線ドライバー４１，複数のトランジスター４２，及びワード線ドライバー４１の高電位側電源を供給するインバーター４３を含んでいる。各々のワード線ドライバー４１は、例えば、レベルシフター，バッファー回路，又はインバーター等で構成される。各々のワード線ドライバー４１には、インバーター４３からワード線電源電位ＩＮＴ＿ＶＷＬが供給される。

複数のワード線ドライバー４１の入力端子には、メモリーセルアレイ１０を構成する複数のメモリーセルＭＣの内から１行又は複数行のメモリーセルＭＣを選択する際にハイレベルに活性化されるハイアクティブの行選択信号ＳＷ０，ＳＷ１，・・・が、メモリー制御回路７０から入力される。ワード線ドライバー４１は、行選択信号がアクティブであるときに、ワード線電源電位ＩＮＴ＿ＶＷＬをワード線に出力し、行選択信号がノンアクティブであるときに、基準電源電位ＶＳＳをワード線に出力する。

ソース線駆動回路５０は、ソース線ＳＬ０，ＳＬ１，・・・に接続されたメモリーセルＭＣのトランジスターのソース４１１を駆動するために、ソース線ドライバー５１，複数のトランスミッションゲートＴＧ，及び複数のインバーター５２を含んでいる。ソース線ドライバー５１は、例えば、レベルシフター，バッファー回路，又はインバーター等で構成される。複数のトランスミッションゲートＴＧは、ソース線ドライバー５１の出力端子とソース線ＳＬ０，ＳＬ１，・・・との間に接続されている。

ソース線ドライバー５１には、電源回路２０からソース線電源電位ＶＳＬが供給される。ソース線ドライバー５１の入力端子には、ソース線に高電源電位を印加する際にハイレベルに活性化されるハイアクティブのソース線駆動信号ＳＳＬが、メモリー制御回路７０から入力される。ソース線ドライバー５１は、ソース線駆動信号ＳＳＬがアクティブであるときに、ソース線電源電位ＶＳＬを出力し、ソース線駆動信号ＳＳＬがノンアクティブであるときに、基準電源電位ＶＳＳを出力する。

各々のトランスミッションゲートＴＧは、ＮチャネルＭＯＳトランジスターと、ＰチャネルＭＯＳトランジスターとで構成され、ソース線ドライバー５１の出力端子とソース線との間の接続を開閉するスイッチ回路として機能する。トランスミッションゲートＴＧにおいて、ＮチャネルＭＯＳトランジスターのゲートは、ワード線ドライバー４１の出力端子に接続され、ＰチャネルＭＯＳトランジスターのゲートは、インバーター５２の出力端子に接続されている。

インバーター５２には、ワード線昇圧回路３０からワード線電源電位ＩＮＴ＿ＶＷＬが
供給される。インバーター５２の入力端子には、行選択信号ＳＷ０～ＳＷｍが入力される。インバーター５２は、行選択信号ＳＷ０～ＳＷｍを反転して、反転された信号をトランスミッションゲートＴＧのＰチャネルＭＯＳトランジスターのゲートに印加する。

スイッチ回路６０は、ビット線ＢＬ０，ＢＬ１，・・・に接続されたメモリーセルＭＣのトランジスターのドレイン４１３とメモリー制御回路７０との間に接続されたＮチャネルＭＯＳトランジスターＱ０，Ｑ１・・・を含んでいる。ＮチャネルＭＯＳトランジスターＱ０，Ｑ１・・・のゲートには、メモリーセルアレイ１０を構成する複数のメモリーセルの内から１列又は複数列のメモリーセルを選択する際にハイレベルに活性化されるハイアクティブの列選択信号ＳＢ０，ＳＢ１・・・が、メモリー制御回路７０から印加される。

書き込みモードにおいて、メモリー制御回路７０は、アドレス信号ＡＤＲによって指定されるメモリーセルＭＣに接続されたワード線及びビット線を選択するために、対応する行選択信号及び列選択信号をアクティブにし、それ以外の行選択信号及び列選択信号をノンアクティブにすると共に、ソース線駆動信号ＳＳＬをアクティブにする。以下においては、一例として、ワード線ＷＬ０及びビット線ＢＬ０が選択される場合について説明する。

インバーター４３及びインバーター５２には、ワード線電源電位ＩＮＴ＿ＶＷＬとして高電源電位ＶＰＰが供給され、ソース線ドライバー５１には、ソース線電源電位ＶＳＬとして高電源電位ＶＰＰが供給される。ノンアクティブの消去モード信号ＥＲが入力されるインバーター４３によって、ワード線ドライバー４１の高電位側電源端子に高電源電位ＶＰＰが供給される。アクティブの行選択信号ＳＷ０が入力されるワード線ドライバー４１は、高電源電位ＶＰＰをワード線ＷＬ０に出力する。また、アクティブのソース線駆動信号ＳＳＬが入力されるソース線ドライバー５１は、高電源電位ＶＰＰを出力する。

アクティブの行選択信号ＳＷ０が入力されるインバーター５２は、高電源電位ＶＰＰを反転して、基準電源電位ＶＳＳをトランスミッションゲートＴＧのＰチャネルＭＯＳトランジスターのゲートに印加する。それにより、トランスミッションゲートＴＧがオンして、ソース線ドライバー５１から出力される高電源電位ＶＰＰがソース線ＳＬ０に印加される。

また、アクティブの列選択信号ＳＢ０が入力されるスイッチ回路６０のＮチャネルＭＯＳトランジスターＱ０がオンして、メモリー制御回路７０が、基準電源電位ＶＳＳをビット線ＢＬ０に印加する。このように、メモリー制御回路７０は、アドレス信号ＡＤＲによって指定されるメモリーセルＭＣのトランジスターのコントロールゲート４１２ａ及びソース４１１に高電源電位ＶＰＰを印加するようにワード線駆動回路４０及びソース線駆動回路５０を制御すると共に、ドレインに基準電源電位ＶＳＳを印加する。

その結果、アドレス信号ＡＤＲによって指定されるメモリーセルＭＣのトランジスターのソース４１１からドレイン４１３に向けて電流が流れる。その電流によって発生したホットキャリアがフローティングゲート４１２ｃに注入されることにより、フローティングゲート４１２ｃに負の電荷が蓄積されるので、メモリーセルＭＣのトランジスターの閾値電圧が上昇する。本実施形態においては、ホットキャリアは電子である。

一方、ノンアクティブの行選択信号ＳＷ１～ＳＷｍが入力されるワード線ドライバー４１は、基準電源電位ＶＳＳをワード線ＷＬ１～ＷＬｍに出力する。ノンアクティブの行選択信号ＳＷ１～ＳＷｍが入力されるインバーター５２は、基準電源電位ＶＳＳを反転して、高電源電位ＶＰＰをトランスミッションゲートＴＧのＰチャネルＭＯＳトランジスター
のゲートに印加する。従って、ワード線ＷＬ１～ＷＬｍに接続されたトランスミッションゲートＴＧがオフする。また、ノンアクティブの列選択信号ＳＢ１～ＳＢｎが入力されるスイッチ回路６０のＮチャネルＭＯＳトランジスターＱ１～Ｑｎがオフする。その結果、アドレス信号ＡＤＲによって指定されていないメモリーセルＭＣのトランジスターのソースとドレインとの間には電流が流れないので、トランジスターの閾値電圧は変化しない。

消去モードにおいて、メモリー制御回路７０は、アドレス信号ＡＤＲによって指定されるメモリーセルＭＣに接続されたワード線を選択するために、対応する行選択信号をアクティブにし、それ以外の行選択信号をノンアクティブにすると共に、列選択信号ＳＢ０～ＳＢｎをノンアクティブにし、ソース線駆動信号ＳＳＬをアクティブにする。以下においては、一例として、ワード線ＷＬ０が選択される場合について説明する。

インバーター４３及びインバーター５２には、ワード線電源電位ＩＮＴ＿ＶＷＬとして高電源電位ＶＰＰが供給され、ソース線ドライバー５１には、ソース線電源電位ＶＳＬとして高電源電位ＶＰＰが供給される。アクティブの消去モード信号ＥＲが入力されるインバーター４３によって、ワード線ドライバー４１の高電位側電源端子に基準電源電位ＶＳＳが印加される。アクティブの行選択信号ＳＷ０が入力されるワード線ドライバー４１は活性化しないが、アクティブの消去モード信号ＥＲがゲートに印加されるトランジスター４２によって、基準電源電位ＶＳＳがワード線ＷＬ０に印加される。また、アクティブのソース線駆動信号ＳＳＬが入力されるソース線ドライバー５１は、高電源電位ＶＰＰを出力する。

アクティブの行選択信号ＳＷ０が入力されるインバーター５２は、高電源電位ＶＰＰを反転して、基準電源電位ＶＳＳをトランスミッションゲートＴＧのＰチャネルＭＯＳトランジスターのゲートに印加する。それにより、トランスミッションゲートＴＧのＰチャネルＭＯＳトランジスターがオンして、ソース線ドライバー５１から出力される高電源電位ＶＰＰがソース線ＳＬ０に印加される。

また、ノンアクティブの列選択信号ＳＢ０～ＳＢｎが入力されるスイッチ回路６０のＮチャネルＭＯＳトランジスターＱ０～Ｑｎがオフする。このように、メモリー制御回路７０は、スイッチ回路６０のＮチャネルＭＯＳトランジスターＱ０～ＱｎをオフさせてメモリーセルＭＣのトランジスターのドレイン４１３をオープン状態とし、コントロールゲート４１２ａに基準電源電位ＶＳＳを印加するようにワード線駆動回路４０を制御すると共に、ソースに高電源電位ＶＰＰを印加するようにソース線駆動回路５０を制御する。その結果、メモリーセルＭＣのトランジスターのフローティングゲート４１２ｃに負の電荷が蓄積されている場合に、フローティングゲート４１２ｃに蓄積されている負の電荷がソース４１１に放出されて、トランジスターの閾値電圧が低下する。

一方、ノンアクティブの行選択信号ＳＷ１～ＳＷｍが入力されるインバーター５２は、基準電源電位ＶＳＳを反転して、高電源電位ＶＰＰをトランスミッションゲートＴＧのＰチャネルＭＯＳトランジスターのゲートに印加する。従って、ワード線ＷＬ１～ＷＬｍに接続されたトランスミッションゲートＴＧがオフする。その結果、アドレス信号ＡＤＲによって指定されていないメモリーセルＭＣのトランジスターのフローティングゲート４１２ｃに蓄積されている負の電荷が放出されないので、トランジスターの閾値電圧は変化しない。

読み出しモード及びメモリーセルのベリファイモードにおいて、メモリー制御回路７０は、アドレス信号ＡＤＲによって指定されるメモリーセルＭＣに接続されたワード線及びビット線を選択するために、対応する行選択信号及び列選択信号をアクティブにし、それ以外の行選択信号及び列選択信号をノンアクティブにすると共に、ソース線駆動信号ＳＳ
Ｌをノンアクティブにする。以下においては、一例として、ワード線ＷＬ０及びビット線ＢＬ０が選択される場合について説明する。

インバーター４３及びインバーター５２には、ワード線電源電位ＩＮＴ＿ＶＷＬとして駆動電位Ｖ１が供給され、ソース線ドライバー５１には、ソース線電源電位ＶＳＬとしてロジック電源電位ＶＤＤが供給される。ノンアクティブの消去モード信号ＥＲが入力されるインバーター４３によって、ワード線ドライバー４１の高電位側電源端子に駆動電位Ｖ１が供給される。アクティブの行選択信号ＳＷ０が入力されるワード線ドライバー４１は、駆動電位Ｖ１をワード線ＷＬ０に出力する。また、ノンアクティブのソース線駆動信号ＳＳＬが入力されるソース線ドライバー５１は、基準電源電位ＶＳＳを出力する。

ワード線ドライバー４１から出力される駆動電位Ｖ１は、ワード線ＷＬ０に接続されたトランスミッションゲートＴＧのＮチャネルＭＯＳトランジスターのゲートにも印加される。それにより、トランスミッションゲートＴＧのＮチャネルＭＯＳトランジスターがオンして、ソース線ドライバー５１から出力される基準電源電位ＶＳＳがソース線ＳＬ０に印加される。

また、アクティブの列選択信号ＳＢ０が入力されるスイッチ回路６０のＮチャネルＭＯＳトランジスターＱ０がオンして、メモリー制御回路７０が、ロジック電源電位ＶＤＤをビット線ＢＬ０に印加する。このように、メモリー制御回路７０は、アドレス信号ＡＤＲによって指定されるメモリーセルＭＣのトランジスターのコントロールゲート４１２ａに駆動電位Ｖ１を印加するようにワード線駆動回路４０を制御すると共に、ソースに基準電源電位ＶＳＳを印加するようにソース線駆動回路５０を制御し、スイッチ回路６０のＮチャネルＭＯＳトランジスターＱ０をオンさせてドレインにロジック電源電位ＶＤＤを印加する。

その結果、アドレス信号ＡＤＲによって指定されるメモリーセルＭＣにおいて、メモリーセルＭＣのトランジスターのドレイン４１３からソース４１１に向けてドレイン電流が流れる。ドレイン電流の大きさは、フローティングゲート４１２ｃに蓄積されている負の電荷の量によって異なるので、メモリー制御回路７０は、ドレイン電流の大きさに基づいてメモリーセルＭＣからデータを読み出すことができる。

１－３．データの読み出し
図４は、図１のワード線昇圧回路３０、データ読み出し回路７１及びリファレンス電流生成回路７２の構成例を示す図である。図４に示すように、本実施形態では、ワード線昇圧回路３０は、駆動電位生成回路３１，昇圧停止制御回路３２及びレベル検出用電流生成回路３３を含む。

データ読み出し回路７１は、駆動電位Ｖ１が印加されたリファレンスセルＲＣ１に流れる電流に基づいて判定電流Ｉ０を生成し、複数のメモリーセルＭＣのうち、駆動電位Ｖ１が印加された読み出し対象メモリーセルＭＣ１に流れる読み出し電流Ｉ１を判定電流Ｉ０と比較することにより、読み出し対象メモリーセルＭＣ１に記憶されているデータを読み出す。

駆動電位生成回路３１は、複数のメモリーセルＭＣのベリファイモードにおいて、データ読み出し回路７１に供給される高電位側の電源電位であるロジック電源電位ＶＤＤよりも高い前記駆動電位Ｖ１を生成する。駆動電位生成回路３１は、いわゆる、ブートストラップ回路である。

ベリファイモードにおいて、読み出し信号ＲＤはローレベルからハイレベルとなる。駆
動電位生成回路３１のトランジスターＱＰ３０はオフとなるため、駆動電位生成回路３１からレベル検出用電流生成回路３３，データ読み出し回路７１及びリファレンス電流生成回路７２へ供給される駆動電位Ｖ１は、ワード線電源電位ＩＮＴ＿ＶＷＬである。

リファレンス電流生成回路７２は、駆動電位生成回路３１から駆動電位Ｖ１が供給され、リファレンスセルＲＣ１及びトランジスターＱＮ２がオンする。

リファレンス電流生成回路７２のインバーター１０１は、読み出し信号ＲＤを反転し、ローレベルを出力する。このため、トランジスターＱＰ１はオンする。また、読み出し信号ＲＤはハイレベルであるため、トランジスターＱＮ１及びＱＮ５はオンする。トランジスターＱＮ１，ＱＮ２，及びリファレンスセルＲＣ１がオンのため、トランジスターＱＰ２，ＱＰ７～ＱＰ１０は、ゲートにローレベルの信号が入力され、オンする。

リファレンス電流Ｉ２は、リファレンス電流生成回路７２のトランジスターＱＰ３～ＱＰ６のゲートに入力されるミラー比調整信号ＸＳＡ０～ＸＳＡ３のすくなくとも１つがローレベルのときに生成される。つまり、トランジスターＱＰ３～ＱＰ６のすくなくとも１つがオンすることにより、リファレンス電流Ｉ２が生成される。例えば、トランジスターＱＰ４がオンのとき、ロジック電源電位ＶＤＤからトランジスターＱＰ４，ＱＰ８，ＱＮ３，及びＱＮ５を介してリファレンス電流Ｉ２が流れる。

また、リファレンス電流Ｉ２は、調整可能である。ミラー比調整信号ＸＳＡ０～ＸＳＡ３を、それぞれ、ハイレベル又はローレベルに設定することで、トランジスターＱＰ３～ＱＰ６のうち、オンするトランジスターの数を調整することができる。このため、リファレンス電流生成回路７２のトランジスターＱＮ５を流れるリファレンス電流Ｉ２は調整可能である。

例えば、リファレンス電流生成回路７２のトランジスターＱＰ３～ＱＰ６の電流能力が等しい場合は、オンするトランジスターの数に比例して４通りのミラー比の調整が可能となる。また、リファレンス電流生成回路７２のトランジスターＱＰ３～ＱＰ６の電流能力がそれぞれ異なる場合は、１５通りのミラー比の調整が可能となるため、リファレンス電流生成回路７２は、リファレンス電流Ｉ２を１５種類生成することができる。

データ読み出し回路７１では、読み出し信号ＲＤがハイレベルであるため、トランジスターＱＮ６，ＱＰ１１，及びＱＰ１２はオンする。トランジスターＱＮ４は、リファレンス電流Ｉ２が生成されるとき、リファレンス電流生成回路７２のトランジスターＱＮ３とともにオンする。トランジスターＱＮ４，ＱＮ６がオンするため、トランジスターＱＰ１３，ＱＰ１４は、ゲートにローレベルの信号が入力され、オンする。

データ読み出し回路７１に供給されるアドレス信号ＡＤＲは、読み出し対象メモリーセルＭＣ１が読み出し対象であるため、ハイレベルの信号が入力され、トランジスターＱＮ７はオンする。また、データ読み出し回路７１は、駆動電位生成回路３１から駆動電位Ｖ１が供給され、読み出し対象メモリーセルＭＣ１及びトランジスターＱＮ８がオンするため、読み出し対象メモリーセルＭＣ１に読み出し電流Ｉ１が流れる。

リファレンス電流生成回路７２のトランジスターＱＮ５を流れるリファレンス電流Ｉ２は、データ読み出し回路７１のトランジスターＱＮ６にミラーされ、判定電流Ｉ０が生成される。データ読み出し回路７１は、いわゆる、センスアンプであり、判定電流Ｉ０と読み出し電流Ｉ１との差分を増幅し、インバーター１０２を介して読み出し信号ＯＵＴを出力する。

上述したように、リファレンス電流Ｉ２は、ミラー比調整信号ＸＳＡ０～ＸＳＡ３に応じて調整が可能であるため、リファレンス電流Ｉ２をミラーすることにより生成される判定電流Ｉ０も同様に、調整可能である。読み出し対象メモリーセルＭＣ１に流れる読み出し電流Ｉ１に応じて、判定電流Ｉ０を調整することで、読み出し対象メモリーセルＭＣ１に記憶されているデータを高精度で読み出すことができる。

１－４．昇圧停止制御
レベル検出用電流生成回路３３は、駆動電位Ｖ１に基づいて、読み出し対象メモリーセルＭＣ１の読み出し電流Ｉ１に対応したレベル検出用電流Ｉ３を生成する。

昇圧停止制御回路３２は、レベル検出用電流Ｉ３に基づいて駆動電位生成回路３１の昇圧動作の停止制御を行う。

駆動電位生成回路３１のトランジスターＱＰ３１及びＱＮ３１は、ＣＭＯＳインバーターを構成し、データ読み出し回路７１に供給される高電位側の電源電位であるロジック電源電位ＶＤＤが供給される。このＣＭＯＳインバーターは、後段のカップリング容量Ｃ０を駆動するカップリング容量駆動回路として機能する。読み出し信号ＲＤがローレベルのとき、駆動電位生成回路３１のトランジスターＱＰ３１はオフし、ＱＮ３１はオンする。カップリング容量Ｃ０は、基準電源電位ＶＳＳが供給され、充電される。

また、読み出し信号ＲＤがローレベルのとき、トランジスターＱＰ３０はオンとなるため、駆動電位生成回路３１が、レベル検出用電流生成回路３３，データ読み出し回路７１及びリファレンス電流生成回路７２へ供給する駆動電位Ｖ１は、ワード線電源電位ＶＷＬとなる。

読み出し信号ＲＤがローレベルからハイレベルに切り替わると、トランジスターＱＰ３０はオフとなり、読み出し対象メモリーセルＭＣ１に供給される駆動電位Ｖ１は、ワード線電源電位ＩＮＴ＿ＶＷＬとなる。トランジスターＱＰ３１がオンし、トランジスターＱＮ３１がオフするため、カップリング容量Ｃ０にはロジック電源電位ＶＤＤが供給される。カップリング容量Ｃ０に充電された電荷のため、ワード線電源電位ＩＮＴ＿ＶＷＬは上昇を開始する。つまり、駆動電位生成回路３１は、昇圧動作を開始する。

カップリング容量Ｃ０を駆動するカップリング容量駆動回路に含まれるトランジスターＱＰ３１及びＱＮ３１から構成されるＣＭＯＳインバーターへ供給される電圧は、ロジック電源電位ＶＤＤである。このロジック電源電位ＶＤＤは、読み出し対象メモリーセルＭＣ１のワード線電圧であるワード線電源電位ＩＮＴ＿ＶＷＬよりも低い。また、ＣＭＯＳインバーターを構成するトランジスターＱＰ３１及びＱＮ３１は、ワード線電源電位ＶＷＬが供給されるトランジスターＱＰ３０よりも、低耐圧のトランジスターである。

低電圧域で行われる読み出しモードにおいて、ＣＭＯＳインバーターを構成するトランジスターＱＰ３１及びＱＮ３１の駆動時間が短くなり、駆動電位生成回路３１は、駆動電位Ｖ１を短時間で十分に昇圧することができる。また、トランジスターＱＰ３１及びＱＮ３１を低耐圧のトランジスターにすることにより、ＣＭＯＳインバーターでの消費電力を抑えることができる。また、トランジスターＱＰ３１及びＱＮ３１を低耐圧のトランジスターにすることにより、ＣＭＯＳインバーターを小型化することができ、駆動電位生成回路３１を小さくすることができる。

レベル検出用電流生成回路３３では、ワード線電源電位ＩＮＴ＿ＶＷＬが上昇を開始し、所定の電圧を超えると、トランジスターＱＰ２１，ＱＰ２２が活性化する。つまり、ＱＰ２１及びＱＮ２１，ＱＰ２２及びＱＮ２２で構成される２段のＣＭＯＳインバーターが
活性化される。この２段のＣＭＯＳインバーターは、ハイレベルの読み出し信号ＲＤが入力されるため、出力信号はハイレベルとなる。このハイレベルの出力信号は、後段の電圧検出トランジスターＡのゲートとドレインに入力される。なお、電圧検出トランジスターＡのゲートとドレインは、電気的に接続される。

レベル検出用電流生成回路３３の電圧検出トランジスターＡは、ゲートとドレインにハイレベルの信号が入力され、オンする。このため、電圧検出トランジスターＢのゲートにハイレベルの信号が入力される。これにより、電圧検出トランジスターＢはオンする。

一方、昇圧停止制御回路３２のインバーター２０３は、ハイレベルの読み出し信号ＲＤを反転するため、インバーター２０４及びレベル検出用電流生成回路３３のトランジスターＱＮ２３のゲートにはローレベルの信号が入力される。このため、トランジスターＱＮ２３はオフし、インバーター２０４の出力信号はハイレベルとなる。インバーター２０４の出力信号は、昇圧停止制御回路３２のトランジスターＱＰ２４及びレベル検出用電流生成回路３３のトランジスターＱＮ２４のゲートに入力されるため、トランジスターＱＰ２４はオフとなり、トランジスターＱＮ２４はオンとなる。

電圧検出トランジスターＢ及びトランジスターＱＮ２４に、レベル検出用電流Ｉ３が流れ、ノードＤＥＴの電位はハイレベルからローレベルとなる。

すなわち、読み出し信号ＲＤが、ハイレベルからローレベルに切り替わり、駆動電位Ｖ１が所定の電位まで上昇したら、レベル検出用電流生成回路３３は、レベル検出用電流Ｉ３を生成する。その結果、ノードＤＥＴの電位はローレベルになる。

また、昇圧停止制御回路３２のインバーター２０３のローレベルの出力信号は、ＮＯＲ２０５に入力される。ノードＤＥＴの電位はローレベルのため、ＮＯＲ２０５の２つの入力信号はともにローレベルとなる。このため、ＮＯＲ２０５の出力信号はハイレベルとなる。このため、昇圧停止制御回路３２のトランジスターＱＮ２５はオンし、インバーター２０６の出力信号はローレベルとなる。このローレベルの出力信号は、駆動電位生成回路３１のＮＡＮＤ３０１に入力される。

また、ハイレベルの読み出し信号ＲＤは、昇圧停止制御回路３２のインバーター２０１，２０２により２度反転され、ハイレベルの信号が出力される。このため、駆動電位生成回路３１のＮＡＮＤ３０１及びインバーター３０２にはハイレベルの信号が入力される。

駆動電位生成回路３１のＮＡＮＤ３０１は、インバーター２０２のハイレベルの出力信号及びインバーター２０６のローレベルの出力信号が入力されるため、ＮＡＮＤ３０１の出力信号は、ハイレベルとなる。このため、トランジスターＱＰ３１はオフとなる。このため、カップリング容量Ｃ０へのロジック電源電位ＶＤＤの供給が停止し、駆動電位生成回路３１の昇圧動作が停止する。

また、駆動電位生成回路３１のインバーター３０２は、インバーター２０２のハイレベルの出力信号が入力されるため、インバーター３０２の出力信号はローレベルとなる。このため、トランジスターＱＮ３１はオフとなる。

読み出し信号ＲＤがローレベルからハイレベルに切り替わり、駆動電位生成回路３１は、駆動電位Ｖ１の昇圧動作を開始する。駆動電位Ｖ１が所定の昇圧停止レベルまで昇圧されたら、レベル検出用電流生成回路３３のトランジスターＱＰ２１及びＱＰ２２が活性化する。これにより、電圧検出トランジスターＡ及びＢがオンし、レベル検出用電流生成回路３３は、レベル検出用電流Ｉ３を生成する。このレベル検出用電流Ｉ３に基づいて、ノ
ードＤＥＴの電位はハイレベルからローレベルに切り替わり、昇圧停止制御回路３２は、駆動電位生成回路３１の昇圧動作の停止制御を行う。

本実施形態では、電圧検出トランジスターＡ及びＢの閾値を調整することにより、駆動電位Ｖ１の昇圧停止レベルを調整することが可能である。また、昇圧レベルを調整し、駆動電位Ｖ１を所望の電位以上に昇圧させないことで、駆動電位生成回路３１の消費電力を抑えることができる。

また、電圧検出トランジスターＡ及びＢは、閾値付近で動作するため、高温で駆動能力が増加し、低温で駆動能力が減少する温度特性をもたせることができる。このため、温度変化による読み出しマージンの低下を抑制することができる。また、ワード線昇圧回路３０の昇圧動作は、ブートストラップ回路による一時的な昇圧のため、例えば、レギュレーターのような外部電源又は外部装置が不要であり、構成を簡素化することができる。

１－５．セル電流及び参照電流
図５は、本実施形態のプログラム及びイレース時におけるセル電流及び参照電流を示す図である。プログラムは書き込みモード、イレースは消去モードを表し、セル電流は、書き込みモード及び消去モードにおける読み出し対象メモリーセルＭＣ１に流れる読み出し電流Ｉ１を表す。また、参照電流は、本実施形態の判定電流Ｉ０を表す。

本実施形態では、トランジスターＱＰ３～ＱＰ６の電流能力が、それぞれ異なる場合を例示する。この場合、上述したように、リファレンス電流生成回路７２は、１５種類のリファレンス電流Ｉ２を生成可能であるため、データ読み出し回路７１は、１５種類の判定電流Ｉ０を生成可能である。図５は、１５種類の判定電流Ｉ０のうち２種類の判定電流Ｉ０を破線で例示している。

プログラムのときは、約－４０℃から約１３０℃にわたって、セル電流と参照電流の温度特性は負となっている。また、セル電流に対して参照電流は約３μＡ低い値を維持しており、温度変化によるセル電流と参照電流のマージンの変動は小さい。

同様に、イレースのときは、約－４０℃から約１３０℃にわたって、セル電流と参照電流の温度特性は負となっている。セル電流に対して参照電流は約３μＡ高い値を維持しており、温度変化によるセル電流と参照電流のマージンの変動は小さい。

上述のように、ミラー比調整信号ＸＳＡ０～ＸＳＡ３を調整することにより、リファレンス電流生成回路７２は、例えば、１５種類のリファレンス電流Ｉ２を生成することができる。このため、データ読み出し回路７１は、判定電流Ｉ０を１５種類生成することができる。これにより、セル電流に合わせて参照電流を細かく調整することができるため、高精度でベリファイを実施することができる。また、本実施形態では、プログラム、イレースいずれの場合も、温度変化によるセル電流と参照電流のマージンの変動を小さくすることができる。

１－６．比較例
図６は、比較例のワード線昇圧回路３０、データ読み出し回路７１及びリファレンス電流生成回路７２の構成例を示す図であり、図７は、比較例のプログラム及びイレース時におけるセル電流及び参照電流を示す図である。図６に示すように、比較例では、本実施形態と比べ、トランジスターＱＰ５，ＱＰ６及びＱＰ９，ＱＰ１０が省略され、トランジスターＱＰ３及びＱＰ４の電流能力が等しい場合を例示している。また、トランジスターＱＰ３及びＱＰ４は、ミラー比調整信号ＸＳＡ０及びＸＳＡ１により制御される。この場合、リファレンス電流生成回路７２は、２種類のリファレンス電流Ｉ２を生成可能であるた
め、データ読み出し回路７１は、２種類の判定電流Ｉ０を生成可能である。図７は、２種類の判定電流Ｉ０を破線で例示している。

イレースのときは、約－４０℃から約１３０℃にわたって、セル電流と参照電流の温度特性は負となっている。また、セル電流と参照電流のマージンは、約－４０℃の場合は約１０μＡであり、約１３０℃の場合は約５μＡである。温度の上昇に伴い、マージンが小さくなっている。

比較例のイレースの場合は、本実施形態の場合よりも、セル電流と参照電流のマージンが大きいため、ベリファイの精度が下がるという問題が考えられる。また、仮に、本実施形態のように、約－４０℃において、セル電流と参照電流のマージンを約３μＡと設定しても、約１３０℃では、参照電流がセル電流よりも大きくなってしまいベリファイを正しく実施することができない可能性がある。

一方、プログラムのときは、約－４０℃から約１３０℃にわたって、セル電流と参照電流の温度特性は負となっている。また、セル電流と参照電流のマージンは、約－４０℃の場合は約４μＡであり、約１３０℃の場合は約２μＡである。温度の上昇に伴い、マージンが小さくなっている。

比較例のプログラムの場合は、本実施形態の場合と異なり、セル電流が参照電流よりも大きいため、プログラムのベリファイを正しく実施することができない可能性がある。もし、比較例のプログラムの参照電流を用いてベリファイを実施した場合、イレースのセル電流とプログラムのセル電流はともにプログラムの参照電流よりも大きいため、イレースのセル電流とプログラムのセル電流との区別ができず、正しくベリファイを実施することができない可能性がある。

比較例では、データ読み出し回路７１が生成可能な判定電流Ｉ０は、２種類である。この場合、生成される２種類の判定電流Ｉ０は、例えば、図７に示される、イレース参照電流及びプログラム参照電流である。比較例では、生成可能な判定電流Ｉ０は２種類であるため、イレース参照電流及びプログラム参照電流をイレース電流及びプログラム電流に合わせて調整するためには、トランジスターＱＰ３及びＱＰ４の電流能力を調整する必要がある。例えば、トランジスターＱＰ３及びＱＰ４の電流能力を変更する場合、製造ばらつきを考慮した設計変更、プロセス変更等が必要となり、セル電流に合わせてトランジスターＱＰ３及びＱP４の電流能力を調整することは現実的ではない。つまり、セル電流に合わせて参照電流を調整することが現実的ではないため、ワード線昇圧によって上昇した参照電流をベリファイに最適な電流値に調整することができない。

２．第２実施形態
第２実施形態における、ワード線昇圧回路３０、データ読み出し回路７１及びリファレンス電流生成回路７２の構成例について説明する。第２実施形態を説明するにあたり、第１実施形態と同様の構成については、同じ符号を付し、その説明を省略、若しくは簡略化する。図８は、第２実施形態のワード線昇圧回路３０、データ読み出し回路７１及びリファレンス電流生成回路７２の構成例の概略構成を示す図である。

レベル検出用電流生成回路３３は、ｐ型トランジスターの電圧検出トランジスターＣ及びｎ型トランジスターの電圧検出トランジスターＢを備える。電圧検出トランジスターＣのソースは、前段のトランジスターＱＰ２２及びＱＮ２２で構成されるＣＭＯＳインバーターの出力と、電気的に接続され、駆動電位Ｖ１が供給される。

電圧検出トランジスターＢのゲートは、電圧検出トランジスターＣのゲート及びドレイ
ンと電気的に接続される。また、電圧検出トランジスターＢのドレインに高電位側の電源電位であるロジック電源電位ＶＤＤが供給され、電圧検出トランジスターＢのソースには接地電位である基準電源電位ＶＳＳが供給され、電圧検出トランジスターＢのソースとドレインとの間に電流が流れる。

読み出し信号ＲＤがローレベルからハイレベルに切り替わり、駆動電位生成回路３１は、駆動電位Ｖ１の昇圧動作を開始する。駆動電位Ｖ１が所定の昇圧停止レベルまで昇圧されたら、レベル検出用電流生成回路３３のトランジスターＱＰ２１及びＱＰ２２が活性化する。これにより、電圧検出トランジスターＣ及びＢがオンし、レベル検出用電流生成回路３３は、レベル検出用電流Ｉ３を生成する。このレベル検出用電流Ｉ３に基づいて、ノードＤＥＴの電位はハイレベルからローレベルに切り替わり、昇圧停止制御回路３２は、駆動電位生成回路３１の昇圧動作の停止制御を行う。

第２実施形態では、電圧検出トランジスターＣ及びＢの閾値を調整することにより、駆動電位Ｖ１の昇圧停止レベルを調整することが可能である。また、昇圧レベルを調整し、駆動電位Ｖ１を所望の電位以上に昇圧させないことで、駆動電位生成回路３１の消費電力を抑えることができる。

また、第２実施形態では、電圧検出トランジスターＣの極性と電圧検出トランジスターＢの極性が異なっているため、互いに相補するかたちで、プロセス変動による閾値への影響を低減できる。すなわち、昇圧停止制御回路３２は、電圧検出トランジスターＢ及びＣの閾値を調整することにより、高精度で駆動電位生成回路３１の昇圧動作を停止制御することができる。

３．第３実施形態
第３実施形態における、ワード線昇圧回路３０、データ読み出し回路７１及びリファレンス電流生成回路７２の構成例について説明する。第３実施形態を説明するにあたり、第１実施形態と同様の構成については、同じ符号を付し、その説明を省略、若しくは簡略化する。図９は、第３実施形態のワード線昇圧回路３０、データ読み出し回路７１及びリファレンス電流生成回路７２の構成例の概略構成を示す図である。

第３実施形態のレベル検出用電流生成回路３３は、第１実施形態の電圧検出トランジスターＡ及びＢが省略され、かわりに、１又は複数の電圧検出トランジスターＤ１・・・Ｄｎを備える。１又は複数の電圧検出トランジスターＤ１・・・Ｄｎは、コントロールゲート４１２ａ，フローティングゲート４１２ｃ，酸化絶縁膜４１２ｂ，４１２ｄを有している。つまり１又は複数の電圧検出トランジスターＤ１・・・Ｄｎは、メモリーセルアレイ１０の複数のメモリーセルＭＣと同じ層構造を持つ。なお、ｎは、２以上の整数である。

読み出し信号ＲＤがローレベルからハイレベルに切り替わり、駆動電位生成回路３１は、駆動電位Ｖ１の昇圧動作を開始する。駆動電位Ｖ１が所定の昇圧停止レベルまで昇圧されたら、レベル検出用電流生成回路３３のトランジスターＱＰ２１及びＱＰ２２が活性化する。これにより、コントロールゲート４１２ａに駆動電位Ｖ１が供給される１又は複数の電圧検出トランジスターＤ１・・・Ｄｎがオンし、レベル検出用電流生成回路３３は、レベル検出用電流Ｉ３を生成する。このレベル検出用電流Ｉ３に基づいて、ノードＤＥＴの電位はハイレベルからローレベルに切り替わり、昇圧停止制御回路３２は、駆動電位生成回路３１の昇圧動作の停止制御を行う。

レベル検出用電流生成回路３３により生成されるレベル検出用電流Ｉ３は、１又は複数の電圧検出トランジスターＤ１・・・Ｄｎのゲートに駆動電位Ｖ１が供給され、駆動電位Ｖ１に基づいてソースとドレインの間に流れる電流に基づいて生成される。

１又は複数の電圧検出トランジスターＤ１・・・Ｄｎは、メモリーセルアレイ１０の複数のメモリーセルＭＣと同じ層構造を有するため、読み出し対象メモリーセルＭＣ１と同様の動作をする。具体的には、１又は複数の電圧検出トランジスターＤ１・・・Ｄｎは、読み出し対象メモリーセルＭＣ１と同様に、コントロールゲート４１２ａ及びフローティングゲート４１２ｃを有し、コントロールゲート４１２ａに駆動電位Ｖ１が印加される。

１又は複数の電圧検出トランジスターＤ１・・・Ｄｎは、読み出し対象メモリーセルＭＣ１と同じ層構造を有し、コントロールゲート４１２ａに同じ駆動電位Ｖ１が印加されるため、１又は複数の電圧検出トランジスターＤ１・・・Ｄｎは、読み出し対象メモリーセルＭＣ１と同様の動作をする。

第３実施形態では、読み出し対象メモリーセルＭＣ１と同じ層構造を有するトランジスターを電圧検出トランジスターとして用いることにより、高精度で昇圧停止レベルを調整することができる。また、電圧検出トランジスターＤ１・・・Ｄｎを複数設けることにより、それぞれの電圧検出トランジスターＤｉの製造ばらつきの影響を抑えることができ、レベル検出用電流生成回路３３は、高精度で駆動電位生成回路３１の昇圧動作を停止制御することができる。なお、ｉは、２以上ｎ以下の整数である。

４．電子機器
本実施形態に係る電子機器５００について、図１０を参照しながら説明する。図１０は、本実施形態の電子機器５００の概略構成を示す機能ブロック図である。

電子機器５００は、半導体集積回路装置１，ＣＰＵ５１０，操作部５２０，ＲＯＭ（Read Only Memory）５３０，ＲＡＭ（Random Access Memory）５４０，通信部５５０，表示部５６０，音声出力部５７０と、を含んでも良い。なお、電子機器５００は、これらの要素の一部を省略又は変更し、あるいは他の要素を追加した構成としてもよい。

半導体集積回路装置１は、不揮発性メモリー２を含んでおり、ＣＰＵ５１０からのコマンドに応じて各種の処理を行う。例えば、半導体集積回路装置１は、不揮発性メモリー２に記憶されているパラメーターに基づいて、入力されたデータを補正したり、データのフォーマットを変換したりする。

ＣＰＵ５１０は、ＲＯＭ５３０等に記憶されているプログラムに従って、半導体集積回路装置１から供給されるデータ等を用いて各種の演算処理や制御処理を行う。例えば、ＣＰＵ５１０は、操作部５２０から供給される操作信号に応じて各種のデータ処理を行ったり、外部との間でデータ通信を行うために通信部５５０を制御したり、表示部５６０に各種の画像を表示させるための画像信号を生成したり、音声出力部５７０に各種の音声を出力させるための音声信号を生成したりする。

操作部５２０は、例えば、操作キーやボタンスイッチ等を含む入力装置であり、ユーザーによる操作に応じた操作信号をＣＰＵ５１０に出力する。ＲＯＭ５３０は、ＣＰＵ５１０が各種の演算処理や制御処理を行うためのプログラムやデータ等を記憶している。また、ＲＡＭ５４０は、ＣＰＵ５１０の作業領域として用いられ、ＲＯＭ５３０から読み出されたプログラムやデータ、操作部５２０を用いて入力されたデータ、又は、ＣＰＵ５１０がプログラムに従って実行した演算結果等を一時的に記憶する。

通信部５５０は、例えば、アナログ回路及びデジタル回路で構成され、ＣＰＵ５１０と外部装置との間のデータ通信を行う。表示部５６０は、例えば、ＬＣＤ（Liquid Crystal
Display）等を含み、ＣＰＵ５１０から供給される表示信号に基づいて各種の情報を表示
する。また、音声出力部５７０は、例えば、スピーカー等を含み、ＣＰＵ５１０から供給される音声信号に基づいて音声を出力する。

電子機器５００としては、例えば、スマートカード、電卓、電子辞書、電子ゲーム機器、携帯電話機等の移動端末、デジタルスチルカメラ、デジタルムービー、テレビ、テレビ電話、防犯用テレビモニター、ヘッドマウントディスプレイ、パーソナルコンピューター、プリンター、ネットワーク機器、カーナビゲーション装置、測定機器、及び、医療機器（例えば、電子体温計、血圧計、血糖計、心電図計測装置、超音波診断装置、及び、電子内視鏡）等が該当する。

本実施形態によれば、半導体集積回路装置１に内蔵された不揮発性メモリー２において、複数のメモリーセルＭＣに記憶されているデータを正確に読み出すことができる電子機器５００を提供することができる。また、消費電力を抑えることができる電子機器５００を提供することができる。例えば、半導体集積回路装置１の不揮発性メモリー２にプログラムを記憶させることによりＲＯＭ５３０を省略したり、半導体集積回路装置１の不揮発性メモリー２にデータを記憶させることによりＲＡＭ５４０を省略したりすることが可能である。

５．作用効果
以上、実施形態及び変形例について説明したが、本発明はこれらの実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様で実施することが可能である。例えば、上記の実施形態を適宜組み合わせることも可能である。

本発明は、実施形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施形態で説明した構成に公知技術を付加した構成を含む。

上述した実施形態及び変形例から以下の内容が導き出される。

半導体集積回路装置の一態様は、
電気的にデータの書き込み及び消去が可能な不揮発性の複数のメモリーセルと、
前記複数のメモリーセルが有する各々のトランジスターと同じ層構造のリファレンスセルと、
駆動電位が印加された前記リファレンスセルに流れる電流に基づいて判定電流を生成し、前記複数のメモリーセルのうち、前記駆動電位が印加された読み出し対象メモリーセルに流れる電流を前記判定電流と比較することにより、前記読み出し対象メモリーセルに記憶されているデータを読み出すデータ読み出し回路と、
前記複数のメモリーセルのベリファイモードにおいて、前記データ読み出し回路に供給される高電位側の電源電位よりも高い前記駆動電位を生成する駆動電位生成回路と、
前記駆動電位に基づいて、前記読み出し対象メモリーセルの読み出し電流に対応したレベル検出用電流を生成するレベル検出用電流生成回路と、
前記レベル検出用電流に基づいて前記駆動電位生成回路の昇圧動作の停止制御を行う昇圧停止制御回路と、を含み、
前記レベル検出用電流生成回路と前記駆動電位生成回路は、前記駆動電位に基づき動作し、
前記駆動電位生成回路はブートストラップ回路である。

この半導体集積回路装置によれば、駆動電位は、ブートストラップ回路によって昇圧され、専用レギュレーターを必要としないため、半導体集積回路装置の構成を簡素化することができる。昇圧停止制御回路は、駆動電位に基づいて駆動電位生成回路の昇圧動作の停止制御を行うため、駆動電位生成回路は、昇圧停止レベルの電位を超えて駆動電位を昇圧しないため、半導体集積回路装置の消費電力を抑えることができる。また、駆動電位生成回路による昇圧動作や、昇圧停止制御回路による駆動電位生成回路による昇圧動作の停止制御は、レギュレーター出力の安定時間に比べ短いため、半導体集積回路装置の制御の応答時間を短くすることができるため、消費電流を抑えることができる。

前記半導体集積回路装置の一態様は、
前記ブートストラップ回路のカップリング容量駆動回路のＣＭＯＳインバーターへの供給電圧が、前記読み出し対象メモリーセルのワード線電圧より低くてもよい。

この半導体集積回路装置によれば、カップリング容量駆動回路のＣＭＯＳインバーターへの供給電圧を下げることができるため、ＣＭＯＳインバーターに低耐圧トランジスターを用いることができる。このため、ＣＭＯＳインバーターの駆動時間を短くすることができる。また、低電圧域で行う読み出し動作において、ＣＭＯＳインバーターの駆動時間を短くすることができるため、駆動電位を十分に昇圧することができる。

前記半導体集積回路装置の一態様は、
前記ＣＭＯＳインバーターを構成するＭＯＳトランジスターは、前記ブートストラップ回路のトランジスターよりも低耐圧のトランジスターであってもよい。

この半導体集積回路装置によれば、ＣＭＯＳインバーターの駆動能力を高めることができるため、十分な駆動電位を得ることができる。

前記半導体集積回路装置の一態様は、
前記ＣＭＯＳインバーターへの供給電圧は、前記高電位側の電源電位であってもよい。

この半導体集積回路装置によれば、データ読み出し回路に供給される高電位側の電源電位と同じ電源をＣＭＯＳインバーターに供給することで、電源を共通化することができ、ＣＭＯＳインバーターの回路構成を簡素化することができる。

前記半導体集積回路装置の一態様は、
前記レベル検出用電流生成回路は、
ｐ型トランジスターと、
ｎ型トランジスターと、
を備え、
前記ｐ型トランジスターのソースは、前記駆動電位が供給され、
前記ｎ型トランジスターのゲートは、前記ｐ型トランジスターのゲート及びドレインと電気的に接続され、
前記ｎ型トランジスターのドレインに前記高電位側の電源電位が供給され、前記ｎ型トランジスターのソースには接地電位が供給され、
前記ｎ型トランジスターのソースと前記ｎ型トランジスターのドレインとの間に電流が流れてもよい。

この半導体集積回路装置によれば、極性の異なるトランジスターを組み合わせて、レベル検出を行うことにより、各々のトランジスターの製造ばらつきの影響を補完することができ、高精度で電圧検出レベルを設定することができる。

前記半導体集積回路装置の一態様は、
前記レベル検出用電流生成回路は、
前記複数のメモリーセルと同じ前記層構造を持ち、ゲートに前記駆動電位が供給され、前記駆動電位に基づいてソースとドレインの間に電流が流れる１又は複数のトランジスターを含んでいてもよい。

この半導体集積回路装置によれば、レベル検出用電流は、複数のメモリーセルと同じ層構造を持つトランジスターに基づいて生成されるため、高精度のレベル検出用電流の生成が可能となる。また、複数のトランジスターに基づいてレベル検出用電流を生成することにより、より高精度のレベル検出用電流の生成が可能となる。

電子機器の一態様は、
前記半導体回路装置の一態様を備える。

この電子機器によれば、駆動電位は、ブートストラップ回路によって昇圧され、専用レギュレーターを必要としないため、半導体集積回路装置の構成を簡素化することができる。昇圧停止制御回路は、駆動電位に基づいて駆動電位生成回路の昇圧動作の停止制御を行うため、駆動電位生成回路は、昇圧停止レベルの電位を超えて駆動電位を昇圧しないため、半導体集積回路装置の消費電力を抑えることができる。また、駆動電位生成回路による昇圧動作や、昇圧停止制御回路による駆動電位生成回路による昇圧動作の停止制御は、レギュレーター出力の安定時間に比べ短いため、半導体集積回路装置の制御の応答時間を短くすることができるため、消費電流を抑えることができる。

１…半導体集積回路装置、２…不揮発性メモリー、１０…メモリーセルアレイ、２０…電源回路、３０…ワード線昇圧回路、３１…駆動電位生成回路、３２…昇圧停止制御回路、３３…レベル検出用電流生成回路、４０…ワード線駆動回路、４１…ワード線ドライバー、４２…トランジスター、４３…インバーター、５０…ソース線駆動回路、５１…ソース線ドライバー、５２…インバーター、６０…スイッチ回路、７０…メモリー制御回路、７１…データ読み出し回路、７２…リファレンス電流生成回路、７３…ベリファイ回路、４１２ａ…コントロールゲート、４１２ｃ…フローティングゲート、５００…電子機器、５１０…ＣＰＵ、５２０…操作部、５３０…ＲＯＭ、５４０…ＲＡＭ、５５０…通信部、５６０…表示部、５７０…音声出力部、Ｃ０…カップリング容量、Ｉ０…判定電流、Ｉ１…読み出し電流、Ｉ２…リファレンス電流、Ｉ３…レベル検出用電流、ＭＣ…メモリーセル、ＭＣ１…読み出し対象メモリーセル、ＲＤ…読み出し信号、Ｖ１…駆動電位、ＶＤＤ…ロジック電源電位、ＶＳＳ…基準電源電位

Claims (7)

1. 電気的にデータの書き込み及び消去が可能な不揮発性の複数のメモリーセルと、
   前記複数のメモリーセルが有する各々のトランジスターと同じ層構造のリファレンスセルと、
   駆動電位が印加された前記リファレンスセルに流れる電流に基づいて判定電流を生成し、前記複数のメモリーセルのうち、前記駆動電位が印加された読み出し対象メモリーセルに流れる電流を前記判定電流と比較することにより、前記読み出し対象メモリーセルに記憶されているデータを読み出すデータ読み出し回路と、
   前記複数のメモリーセルのベリファイモードにおいて、前記データ読み出し回路に供給される高電位側の電源電位よりも高い前記駆動電位を生成する駆動電位生成回路と、
   前記駆動電位に基づいて、前記読み出し対象メモリーセルの読み出し電流に対応したレベル検出用電流を生成するレベル検出用電流生成回路と、
   前記レベル検出用電流に基づいて前記駆動電位生成回路の昇圧動作の停止制御を行う昇圧停止制御回路と、を含み、
   前記レベル検出用電流生成回路と前記駆動電位生成回路は、前記駆動電位に基づき動作し、
   前記駆動電位生成回路はブートストラップ回路である、半導体集積回路装置。
2. 請求項１に記載の半導体集積回路装置において、
   前記ブートストラップ回路のカップリング容量駆動回路のＣＭＯＳインバーターへの供給電圧が、前記読み出し対象メモリーセルのワード線電源電位より低い、半導体集積回路装置。
3. 請求項２に記載の半導体集積回路装置において、
   前記ＣＭＯＳインバーターを構成するＭＯＳトランジスターは、前記ブートストラップ回路のトランジスターよりも低耐圧のトランジスターである、半導体集積回路装置。
4. 請求項２又は３に記載の半導体集積回路装置において、
   前記ＣＭＯＳインバーターへの供給電圧は、前記高電位側の電源電位である、半導体集積回路装置。
5. 請求項１乃至４のいずれか一項に記載の半導体集積回路装置において、
   前記レベル検出用電流生成回路は、
   ｐ型トランジスターと、
   ｎ型トランジスターと、
   を備え、
   前記ｐ型トランジスターのソースは、前記駆動電位が供給され、
   前記ｎ型トランジスターのゲートは、前記ｐ型トランジスターのゲート及びドレインと電気的に接続され、
   前記ｎ型トランジスターのドレインに前記高電位側の電源電位が供給され、前記ｎ型トランジスターのソースには接地電位が供給され、
   前記ｎ型トランジスターのソースと前記ｎ型トランジスターのドレインとの間に電流が流れる、半導体集積回路装置。
6. 請求項１乃至４のいずれか一項に記載の半導体集積回路装置において、
   前記レベル検出用電流生成回路は、
   前記複数のメモリーセルと同じ前記層構造を持ち、ゲートに前記駆動電位が供給され、前記駆動電位に基づいてソースとドレインの間に電流が流れる１又は複数のトランジスターを含む、半導体集積回路装置。
7. 請求項１乃至６のいずれか一項に記載の半導体集積回路装置を備える、電子機器。

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