CN108877865B - 非易失性存储装置、半导体装置以及电子设备 - Google Patents

非易失性存储装置、半导体装置以及电子设备 Download PDF

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Abstract

本发明提供非易失性存储装置、半导体装置以及电子设备。该非易失性存储装置具有：多个第1参考单元，它们相互并联连接，处于擦除状态与程序状态之间的中间状态；第1电流镜电路，其在多个第1参考单元的选择状态下生成与在多个第1参考单元中流过的电流的合计值成比例的第1镜像电流；以及读出放大器，其在读出模式下，至少根据第1镜像电流生成参考电流，通过对在存储器单元中流过的电流与参考电流进行比较，读出存储器单元所存储的数据。

Description

非易失性存储装置、半导体装置以及电子设备
本申请要求2017年5月16日申请的日本申请2017-097941的优先权，其内容引入此处作为参考。
技术领域
本发明涉及闪存或EEPROM(Electrically Erasable Programmable Read-OnlyMemory：电可擦除可编程只读存储器)等可电改写的非易失性存储装置。并且，本发明涉及使用了这样的非易失性存储装置的半导体装置以及电子设备等。
背景技术
近年来，闪存或EEPROM等可电改写的非易失性存储装置广泛普及。在这样的非易失性存储装置中，为了判定存储器单元是擦除状态、还是程序状态，根据在多个参考单元中流过的电流来生成参考电流，将在存储器单元中流过的电流与参考电流进行比较。
作为相关技术，在专利文献1中公开了能够增大从非易失性的存储器单元读出数据时的动作裕量的参考电流产生电路。该参考电流产生电路包含设定为擦除状态的第1参考单元和设定为程序状态的第2参考单元，产生将与在第1参考单元的选择状态下流过的第1电流对应的电流和与在第2参考单元的选择状态下流过的第2电流对应的电流相加后的电流，作为参考电流。
专利文献1：日本特开2012-146374号公报(0025-0026段、图1、图4)。
但是，在读出模式下同时读出的数据的位数较多的情况下，生成与在参考单元中流过的电流对应的电流的电流镜电路与多个读出放大器连接，并且，布线长度也变长，因此，电流镜电路的负载电容变大，在确定参考电流时需要时间。特别地，阈值电压较高的程序状态的参考单元的电流供给能力较低，因此，成为问题。此外，在参考单元的阈值电压因工艺偏差而发生偏差时，数据读出时的动作裕量会变小。
发明内容
因此，鉴于上述内容，本发明的第1目的在于，提供一种能够提高为了生成参考电流而使用的参考单元的电流供给能力、缩短在读出模式下确定参考电流时所需的时间的非易失性存储装置。此外，本发明的第2目的在于，在这样的非易失性存储装置中减少由于工艺偏差而引起的参考单元的阈值电压的偏差的影响。并且，本发明的第3目的在于，提供一种使用了这样的非易失性存储装置的半导体装置以及电子设备等。
为了解决以上的课题的至少一部分，本发明的第1观点的非易失性存储装置具有：多个第1参考单元，它们相互并联连接，处于擦除状态与程序状态之间的中间状态；第1电流镜电路，其在多个第1参考单元的选择状态下生成与在多个第1参考单元中流过的电流的合计值成比例的第1镜像电流；以及读出放大器，其在读出模式下，至少根据第1镜像电流生成参考电流，通过对在存储器单元中流过的电流与参考电流进行比较，读出存储器单元所存储的数据。
根据本发明的第1观点，通过设置阈值电压比程序状态低的中间状态的多个第1参考单元，能够提高为了生成参考电流而使用的参考单元的电流供给能力，缩短在读出模式下确定参考电流时所需的时间。其结果，能够进行数据的高速读出。此外，通过设置多个第1参考单元，能够减少由于工艺偏差而引起的参考单元的阈值电压的偏差的影响。
这里，也可以是，非易失性存储装置还具有：擦除状态的至少1个第2参考单元；第2电流镜电路，其在至少1个第2参考单元的选择状态下生成与在至少1个第2参考单元中流过的电流成比例的第2镜像电流；以及选择电路，其以在读出模式下至少根据第1镜像电流生成参考电流、在校验模式下至少根据第2镜像电流生成参考电流的方式，设定多个第1参考单元或至少1个第2参考单元的选择状态。
由此，在校验模式下，至少根据与在阈值电压较低的擦除状态的第2参考单元中流过的电流成比例的第2镜像电流生成参考电流，因此，能够生成读出模式下的、相对于施加到单元的驱动电位的变化更缓慢地发生变化的参考电流，在进行阈值电压较高的程序状态的存储器单元的校验时，严格地设定判定基准。
此外，也可以是，与多个第1参考单元连接的多个位线分别配置在与多个存储器单元连接的多个位线的延长线上。由此，能够与存储器单元同样将数据写入多个第1参考单元中，并设定为期望的存储状态。并且，能够在多个第1参考单元与存储器单元之间共用存储器控制电路，因此，能够缩小芯片面积。
或者，也可以是，与至少1个第2参考单元连接的至少1个位线配置在与至少1个存储器单元连接的至少1个位线的延长线上。由此，能够与存储器单元同样对至少1个第2参考单元消除数据，并设定为擦除状态。并且，能够在至少1个第2参考单元与存储器单元之间共用存储器控制电路，因此，能够缩小芯片面积。
或者，也可以是，多个第1参考单元沿着规定的字线配置。并且，也可以是，至少1个第2参考单元沿着规定的字线配置。由此，能够由规定的字线的一部分构成多个第1参考单元的晶体管或至少1个第2参考单元的晶体管的控制栅极。
本发明的第2观点的非易失性存储装置具有：第1参考单元，其处于擦除状态与程序状态之间的中间状态；擦除状态的第2参考单元；第1电流镜电路，其在第1参考单元的选择状态下生成与在第1参考单元中流过的电流成比例的第1镜像电流；第2电流镜电路，其在第2参考单元的选择状态下生成与在第2参考单元中流过的电流成比例的第2镜像电流；读出放大器，其通过对在存储器单元中流过的电流与参考电流进行比较，读出存储器单元所存储的数据；以及选择电路，其以在读出模式下至少根据第1镜像电流生成参考电流、在校验模式下至少根据第2镜像电流生成参考电流的方式，设定第1参考单元或第2参考单元的选择状态。
根据本发明的第2观点，通过设置阈值电压比程序状态低的中间状态的第1参考单元，能够提高为了生成参考电流而使用的参考单元的电流供给能力，缩短在读出模式下确定参考电流时所需的时间。其结果，能够进行数据的高速读出。另一方面，在校验模式下，至少根据与在阈值电压较低的擦除状态的第2参考单元中流过的电流成比例的第2镜像电流生成参考电流，因此，能够生成读出模式下的、相对于施加到单元的驱动电位的变化更缓慢地发生变化的参考电流，在进行阈值电压较高的程序状态的存储器单元的校验时，严格地设定判定基准。
本发明的第3观点的半导体装置和本发明的第4观点的电子设备具有上述任意一个非易失性存储装置。根据本发明的第3观点或第4观点，可提供在非易失性存储装置中能够提高为了生成参考电流而使用的参考单元的电流供给能力并进行数据的高速读出的半导体装置或电子设备。
附图说明
图1是示出本发明的一个实施方式的非易失性存储装置的结构例的框图。
图2是示出图1所示的存储器单元阵列及其周边的结构例的电路图。
图3是示出图1所示的存储器控制电路的第1结构例的电路图。
图4是示出参考电流设定电路的参考电流的设定例的图。
图5是示出图1所示的存储器控制电路的第2结构例的电路图。
图6是示出图1所示的存储器控制电路的第3结构例的电路图。
图7是示出非易失性存储装置中的多个参考单元等的配置例的连接图。
图8是示出图7所示的字线和位线的图案布局例的俯视图。
图9是示出本发明的一个实施方式的电子设备的结构例的框图。
具体实施方式
以下，参照附图详细说明本发明的实施方式。另外，对相同的结构要素标注相同的参考标号，省略重复的说明。
本发明能够应用于闪存或EEPROM等可电改写的各种非易失性存储装置，但下面作为一例，对将本发明应用于闪存的实施方式进行说明。
<非易失性存储装置的整体结构>
图1是示出本发明的一个实施方式的非易失性存储装置的结构例的框图。如图1所示，该非易失性存储装置包含存储器单元阵列10、电源电路20、字线升压电路30、字线驱动电路40、源极线驱动电路50、开关电路60和存储器控制电路70。
在存储器单元阵列10中，多个存储器单元配置成m行n列的矩阵状(m和n为2以上的整数)。例如，存储器单元阵列10包含2048行的存储器单元。此外，1行的存储器单元包含1024个的存储器单元，能够存储128个的8位数据。
此外，存储器单元阵列10包含多个字线WL0、WL1、……、WLm、多个源极线SL0、SL1、……、SLm、以及多个位线BL0、BL1、……、BLn。各个字线和各个源极线与配置于各个行中的多个存储器单元连接。此外，各个位线与配置于各个行中的多个存储器单元连接。
从外部供给向电源电路20供给例如逻辑电路和数据读出用的逻辑电源电位VDD、数据写入和数据消除用的高电源电位VPP、以及基准电源电位VSS。或者，电源电路20可以通过对从外部供给的电源电位进行升压或降压，生成其它电源电位。
基准电源电位VSS是相对于其它电位成为相对基准的基准电位，下面，对基准电源电位VSS为接地电位(0V)的情况进行说明。逻辑电源电位VDD是高于基准电源电位VSS的电位，例如为1.2V～1.8V左右。另外，逻辑电源电位VDD可以与功能电路的电源电位共用，该功能电路与非易失性存储装置一起使用。高电源电位VPP是高于逻辑电源电位VDD的电位，例如为5V～10V左右。
电源电路20将逻辑电源电位VDD供给到存储器控制电路70，并在存储器控制电路70的控制下，根据需要将高电源电位VPP和逻辑电源电位VDD供给到非易失性存储装置的各部件。在图1中，从电源电路20供给到字线升压电路30的电源电位示作升压电路电源电位VBC，从字线升压电路30供给到字线驱动电路40的电源电位示作字线电源电位VWL。此外，从电源电路20供给到源极线驱动电路50的电源电位示作源极线电源电位VSL。
例如，在将数据写入存储器单元的写入模式和使存储器单元成为消除状态的消除模式下，电源电路20将高电源电位VPP供给到字线升压电路30和源极线驱动电路50。字线升压电路30将高电源电位VPP供给到字线驱动电路40。
此外，在从存储器单元读出数据的读出模式和校验写入存储器单元的数据的校验模式下，电源电路20将逻辑电源电位VDD供给到字线升压电路30和源极线驱动电路50。在读出模式下，字线升压电路30对逻辑电源电位VDD进行升压来生成字线升压电位VUP(例如2.8V)，将字线升压电位VUP供给到字线驱动电路40。在校验模式下，字线升压电路30将逻辑电源电位VDD或字线升压电位VUP供给到字线驱动电路40。
字线驱动电路40与多个字线WL0、WL1、……、WLm连接，驱动与由存储器控制电路70选择的存储器单元连接的字线。源极线驱动电路50与多个源极线SL1、SL2、……、SLm连接，驱动与由存储器控制电路70选择的存储器单元连接的源极线。
开关电路60例如包含分别与多个位线BL0、BL1、……、BLn的路径连接的多个N沟道MOS晶体管，这些晶体管在存储器控制电路70的控制下，成为导通状态或截止状态。存储器控制电路70能够经由开关电路60与存储器单元连接，该存储器单元与多个位线BL0、BL1、……、BLn连接。
存储器控制电路70以使存储器单元阵列10所包含的多个存储器单元进行写入动作、读出动作、校验动作或者消除动作的方式，控制电源电路20～开关电路60。例如，存储器控制电路70由逻辑电路和模拟电路等构成，包含参考电流设定电路71、读出放大器72和选择控制电路73。
在读出模式和校验模式下，参考电流设定电路71使用所选择的基准单元来设定参考电流。读出放大器72通过对在存储器单元中流过的电流与参考电流进行比较，读出存储器单元所存储的数据。选择控制电路73是控制参考电流设定电路71中的参考单元的选择的控制电路。
向存储器控制电路70供给芯片选择信号CS、模式选择信号MS、时钟信号CK和地址信号AD。在利用芯片选择信号CS选择出非易失性存储装置时，存储器控制电路70依照模式选择信号MS，将非易失性存储装置设定为写入模式、读出模式、校验模式或者消除模式。
在写入模式下，存储器控制电路70与时钟信号CK同步地输入写入数据，以将数据写入利用地址信号AD而指定的存储器单元中的方式，控制非易失性存储装置的各部件。此外，在读出模式和校验模式下，存储器控制电路70以从利用地址信号AD而指定的存储器单元读出数据的方式，控制非易失性存储装置的各部件，与时钟信号CK同步地输出读出数据。
<存储器单元阵列>
图2是示出图1所示的存储器单元阵列及其周边的结构例的电路图。各个存储器单元MC例如由具有控制栅极、浮栅、源极和漏极的N沟道MOS晶体管构成。存储器单元MC的晶体管与浮栅所蓄积的电荷对应地存储1位的数据。
字线WL0～WLm分别与配置于各行的多个存储器单元MC的晶体管的控制栅极连接。源极线SL0～SLm分别与配置于各行的多个存储器单元MC的晶体管的源极连接。此外，位线BL0～BLn分别与配置于各列的多个存储器单元MC的晶体管的漏极连接。
字线驱动电路40(图1)包含：多个字线驱动器41，它们驱动与字线WL0～WLm连接的存储器单元MC的晶体管的控制栅极；多个N沟道MOS晶体管42；以及反相器43。字线驱动器41例如由电平移位器、缓冲电路或者反相器等构成。
从电源电路20(图1)向反相器43供给字线电源电位VWL。从存储器控制电路70向反相器43的输入端子供给在擦除模式下被激活为高电平的消除模式信号ER。在消除模式信号ER被禁用为低电平时，反相器43将字线电源电位VWL供给到多个字线驱动器41。
从存储器控制电路70向多个字线驱动器41的输入端子输入在从构成存储器单元阵列的多个存储器单元中选择1行或多行存储器单元时被激活为高电平的字线选择信号SW0～SWm。在字线选择信号被激活为高电平时，字线驱动器41将字线电源电位VWL输出到字线，在字线选择信号被禁用为低电平时，将基准电源电位VSS输出到字线。
源极线驱动电路50(图1)包含源极线驱动器51、多个传输门TG和多个反相器52，以驱动与源极线SL0～SLm连接的存储器单元MC的晶体管的源极。源极线驱动器51例如由电平移位器、缓冲电路或者反相器等构成。多个传输门TG连接在源极线驱动器51的输出端子与源极线SL0～SLm之间。
从电源电路20(图1)向源极线驱动器51供给源极线电源电位VSL。从存储器控制电路70向源极线驱动器51的输入端子输入在向源极线供给高电源电位时被激活为高电平的源极线驱动信号SSL。在源极线驱动信号SSL被激活为高电平时，源极线驱动器51输出源极线电源电位VSL，在源极线驱动信号SSL被禁用为低电平时，输出基准电源电位VSS。
传输门TG由N沟道MOS晶体管和P沟道MOS晶体管构成，作为对源极线驱动器51的输出端子与源极线之间的连接进行开闭的开关电路发挥功能。在传输门TG处，N沟道MOS晶体管的栅极与字线驱动器41的输出端子连接，P沟道MOS晶体管的栅极与反相器52的输出端子连接。
从字线驱动电路40(图1)向反相器52供给字线电源电位VWL。从存储器控制电路70向反相器52的输入端子输入字线选择信号SW0～SWm。多个反相器52将字线选择信号SW0～SWm反转，将反转后的字线选择信号SW0～SWm施加到传输门TG的P沟道MOS晶体管的栅极。
开关电路60包含连接在位线BL0～BLn与存储器控制电路70之间的N沟道MOS晶体管Q0～Qn。从存储器控制电路70向晶体管Q0～Qn的栅极施加在从构成存储器单元阵列的多个存储器单元中选择1列或多列存储器单元时被激活为高电平的位线选择信号SB0～SBn。
在写入模式下，存储器控制电路70为了选择与利用地址信号指定的存储器单元MC连接的字线和位线，将对应的字线选择信号和位线选择信号激活为高电平，将除此以外的字线选择信号和位线选择信号禁用为低电平，并将源极线驱动信号SSL激活为高电平。下面，作为一例，对选择字线WL0和位线BL0的情况进行说明。
向反相器43、源极线驱动器51和反相器52供给高电源电位VPP。输入被禁用为低电平的消除模式信号ER的反相器43将高电源电位VPP供给到多个字线驱动器41。输入被激活为高电平的字线选择信号SW0的字线驱动器41将高电源电位VPP输出到字线WL0。输入被激活为高电平的源极线驱动信号SSL的源极线驱动器51输出高电源电位VPP。
对与字线WL0连接的传输门TG的N沟道MOS晶体管的栅极施加高电源电位VPP。此外，输入被激活为高电平的字线选择信号SW0的反相器52将字线选择信号SW0反转，将基准电源电位VSS施加到传输门TG的P沟道MOS晶体管的栅极。由此，与字线WL0连接的传输门TG成为导通状态，将从源极线驱动器51输出的高电源电位VPP输出到源极线SL0。
此外，输入被激活为高电平的位线选择信号SB0的开关电路60的晶体管Q0成为导通状态，存储器控制电路70将基准电源电位VSS输出到位线BL0。这样，存储器控制电路70以对利用地址信号指定的存储器单元MC的晶体管的控制栅极和源极施加高电源电位VPP的方式控制字线驱动电路40(图1)和源极线驱动电路50(图1)，并且对漏极施加基准电源电位VSS。
其结果，从利用地址信号指定的存储器单元MC的晶体管的源极朝向漏极流过电流。通过将由于该电流而产生的热载流子(在本实施方式中为电子)注入到浮栅，在浮栅蓄积负电荷，因此，晶体管的阈值电压上升。
另一方面，输入被禁用为低电平的字线选择信号SW1～SWm的字线驱动器41将基准电源电位VSS输出到字线WL1～WLm。对与字线WL1～WLm连接的传输门TG的N沟道MOS晶体管的栅极施加基准电源电位VSS。此外，输入被禁用为低电平的字线选择信号SW1～SWm的多个反相器52将字线选择信号SW1～SWm反转，将高电源电位VPP施加到传输门TG的P沟道MOS晶体管的栅极。由此，与字线WL1～WLm连接的传输门TG变为截止状态。
此外，输入被禁用为低电平的位线选择信号SB1～SBn的开关电路60的晶体管Q1～Qn变为截止状态。其结果，在利用地址信号指定的存储器单元MC的晶体管的源极/漏极间不流过电流，因此，晶体管的阈值电压不发生变化。
在消除模式下，存储器控制电路70为了选择与利用地址信号指定的存储器单元MC连接的字线，将对应的字线选择信号激活为高电平，将除此以外的字线选择信号禁用为低电平，并将位线选择信号SB0～SBn禁用为低电平，将源极线驱动信号SSL激活为高电平。下面，作为一例，对选择字线WL0的情况进行说明。
向反相器43、源极线驱动器51和反相器52供给高电源电位VPP。输入被激活为高电平的消除模式信号ER的反相器43将基准电源电位VSS供给到多个字线驱动器41，使动作停止。
被激活为高电平的消除模式信号ER施加到栅极的多个N沟道MOS晶体管42成为导通状态，将基准电源电位VSS供给到字线WL0～WLm。此外，输入被激活为高电平的源极线驱动信号SSL的源极线驱动器51输出高电源电位VPP。
输入被激活为高电平的字线选择信号SW0的反相器52将字线选择信号SW0反转，将基准电源电位VSS施加到传输门TG的P沟道MOS晶体管的栅极。由此，与字线WL0连接的传输门TG成为导通状态，将从源极线驱动器51输出的高电源电位VPP输出到源极线SL0。
此外，输入被禁用为低电平的位线选择信号SB0～SBn的开关电路60的晶体管Q0～Qn变为截止状态。这样，存储器控制电路70使多个存储器单元MC的晶体管的漏极为开路状态(高阻抗状态)，以对控制栅极施加基准电源电位VSS的方式控制字线驱动电路40(图1)，以对与字线WL0连接的存储器单元MC的晶体管的源极施加高电源电位VPP的方式控制源极线驱动电路50(图1)。其结果，在与字线WL0连接的存储器单元MC的晶体管的浮栅蓄积有负电荷的情况下，浮栅所蓄积的负电荷向源极放出，晶体管的阈值电压下降。
另一方面，输入被禁用为低电平的字线选择信号SW1～SWm的多个反相器52将字线选择信号SW1～SWm反转，将高电源电位VPP施加到传输门TG的P沟道MOS晶体管的栅极。由此，与字线WL1～WLm连接的传输门TG变为截止状态。其结果，与字线WL1～WLm连接的存储器单元MC的晶体管的浮栅所蓄积的负电荷不放出，因此，晶体管的阈值电压不发生变化。
在读出模式下，存储器控制电路70为了选择与利用地址信号指定的存储器单元MC连接的字线和位线，将对应的字线选择信号和位线选择信号激活为高电平，将除此以外的字线选择信号和位线选择信号禁用为低电平，并将源极线驱动信号SSL禁用为低电平。下面，作为一例，对选择字线WL0和位线BL0的情况进行说明。
向反相器43和52供给字线升压电位VUP，向源极线驱动器51供给逻辑电源电位VDD。输入被禁用为低电平的消除模式信号ER的反相器43将字线升压电位VUP供给到多个字线驱动器41。输入被激活为高电平的字线选择信号SW0的字线驱动器41将字线升压电位VUP输出到字线WL0。此外，输入被禁用为低电平的源极线驱动信号SSL的源极线驱动器51输出基准电源电位VSS。
对与字线WL0连接的传输门TG的N沟道MOS晶体管的栅极施加字线升压电位VUP。此外，输入被激活为高电平的字线选择信号SW0的反相器52将字线选择信号SW0反转，将基准电源电位VSS施加到传输门TG的P沟道MOS晶体管的栅极。由此，与字线WL0连接的传输门TG成为导通状态，将从源极线驱动器51输出的基准电源电位VSS输出到源极线SL0。
此外，输入被激活为高电平的位线选择信号SB0的开关电路60的晶体管Q0成为导通状态，存储器控制电路70将高电平的电位输出到位线BL0。这样，存储器控制电路70以对利用地址信号指定的存储器单元MC的晶体管的控制栅极施加字线升压电位VUP的方式控制字线驱动电路40(图1)，以对源极施加基准电源电位VSS的方式控制源极线驱动电路50(图1)，并对漏极施加高电平的电位。
其结果，从利用地址信号指定的存储器单元MC的晶体管的漏极朝向源极流过漏极电流。漏极电流的大小根据浮栅所蓄积的负电荷的量而不同，因此，存储器控制电路70能够根据漏极电流的大小，从存储器单元MC读出数据。
另外，在校验模式下，可以替代字线升压电位VUP而将逻辑电源电位VDD供给到反相器43和52。
<存储器控制电路1>
图3是示出图1所示的存储器控制电路70的第1结构例的电路图。在图3中示出了参考电流设定电路71、读出放大器72和选择控制电路73。
从字线驱动电路40(图1)对利用地址信号指定的存储器单元MC的晶体管的控制栅极施加字线电源电位(也称作“驱动电位”)VWL，向源极供给基准电源电位VSS。由此，与所存储的数据对应的电流IM流过利用地址信号指定的存储器单元MC。
参考电流设定电路71包含多个第1参考单元(在图3中，作为一例，示出相互并联连接的4个第1参考单元R1a～R1d)、至少1个第2参考单元(在图3中，作为一例，示出相互并联连接的2个第2参考单元R2a～R2b)、第1电流镜电路CM1、第2电流镜电路CM2、选择电路71a和N沟道MOS晶体管QN1。
与存储器单元MC同样，第1参考单元R1a～R1d以及第2参考单元R2a～R2b例如分别由具有控制栅极、浮栅、源极和漏极的N沟道MOS晶体管构成。第1参考单元R1a～R1d设定为擦除(消除)状态与程序(写入)状态之间的中间状态。另一方面，第2参考单元R2a～R2b设定为擦除状态。
这里，擦除状态与程序状态的中间状态是如下存储状态：在施加了相同的驱动电位时，在该单元中流过的电流I小于在擦除状态的单元中流过的电流IE、且大于在程序状态的单元中流过的电流IP。
IP<I<IE……(1)
即，在构成多种单元的晶体管的尺寸相同的情况下，中间状态的单元的晶体管具有比擦除状态的单元的晶体管大的阈值电压，具有比程序状态的单元的晶体管小的阈值电压。
如式(1)所示，电流I可以不是电流IE与电流IP的绝对的中间值。但是，在考虑由于电流镜电路的温度特性而引起的电流值的偏差等时，为了与擦除状态或程序状态之间设置裕量，优选如下式(2)所示地设定中间状态，更优选如下式(3)所示地设定中间状态。
1.1×IP≦I≦0.9×IE……(2)
1.2×IP≦I≦0.8×IE……(3)
第1参考单元R1a～R1d的晶体管和第2参考单元R2a～R2b的晶体管具有被供给基准电源电位VSS的源极，在对漏极施加了高电平的电位时，依照施加到控制栅极的驱动电位VWL，分别流过电流IR1和IR2。这里，电流IR1表示在第1参考单元R1a～R1d中流过的电流的合计值，电流IR2表示在第2参考单元R2a～R2b中流过的电流的合计值。
第1电流镜电路CM1在第1参考单元R1a～R1d的选择状态下，生成与在第1参考单元R1a～R1d中流过的电流IR1成比例的第1镜像电流。在图3所示的例子中，第1电流镜电路CM1包含P沟道MOS晶体管QP1和QP2。
晶体管QP1具有被供给逻辑电源电位VDD的源极、以及与第1参考单元R1a～R1d的晶体管的漏极连接的栅极和漏极。晶体管QP2具有被供给逻辑电源电位VDD的源极、以及与晶体管QP1的栅极以及漏极连接的栅极。
第2电流镜电路CM2在第2参考单元R2a～R2b的选择状态下，生成与在第2参考单元R2a～R2b中流过的电流IR2成比例的第2镜像电流。在图3所示的例子中，在读出模式和校验模式下，第2参考单元R2a～R2b始终为选择状态。此外，第2电流镜电路CM2包含P沟道MOS晶体管QP3和QP4。
晶体管QP3具有被供给逻辑电源电位VDD的源极、以及与第2参考单元R2a～R2b的晶体管的漏极连接的栅极和漏极。晶体管QP4具有被供给逻辑电源电位VDD的源极、以及与晶体管QP3的栅极以及漏极连接的栅极。
晶体管QN1具有与第1电流镜电路CM1的晶体管QP2的漏极及第2电流镜电路CM2的晶体管QP4的漏极连接的漏极和栅极、以及被供给基准电源电位VSS的源极。第1镜像电流或第2镜像电流作为电流IR3在晶体管QN1中流过，在晶体管QN1的漏极和栅极中生成参考电位Vref。
读出放大器72包含与晶体管QN1一起构成第3电流镜电路CM3的N沟道MOS晶体管QN2，晶体管QN2生成与在晶体管QN1中流过的电流IR3成比例的参考电流IR。由此，即使利用第1电流镜电路CM1和第2电流镜电路CM2放大电流以驱动负载，也能够利用第3电流镜电路CM3适当地设定参考电流IR的大小。
晶体管QN2具有与晶体管QN1的漏极以及栅极连接的栅极、以及被供给基准电源电位VSS的源极。此外，读出放大器72还包含P沟道MOS晶体管QP21～QP24、以及N沟道MOS晶体管QN21和QN22。
晶体管QP21具有被供给逻辑电源电位VDD的源极、以及与晶体管QN2的漏极连接的栅极和漏极。晶体管QP22具有被供给逻辑电源电位VDD的源极、与晶体管QP21的栅极以及漏极连接的栅极、以及与存储器单元MC的晶体管的漏极连接的漏极。这里，晶体管QP21和QP22构成电流镜电路。
晶体管QP23具有被供给逻辑电源电位VDD的源极、以及与晶体管QN2的漏极连接的栅极。晶体管QP24具有被供给逻辑电源电位VDD的源极、以及与存储器单元MC的晶体管的漏极连接的栅极。这里，晶体管QP23和QP24构成差动放大器的差动对。
晶体管QN21具有与晶体管QP23的漏极连接的漏极和栅极、以及被供给基准电源电位VSS的源极。晶体管QN22具有与晶体管QP24的漏极连接的漏极、与晶体管QN21的漏极以及栅极连接的栅极、以及被供给基准电源电位VSS的源极。这里，晶体管QN21和QN22构成电流镜电路。在晶体管QP24与晶体管QN22的连接点处，生成读出放大器72的输出信号OUT。
读出放大器72通过对在存储器单元MC中流过的电流IM与参考电流IR进行比较，读出存储器单元MC所存储的数据。例如，在存储器单元MC中流过的电流IM大于参考电流IR时，读出放大器72使输出信号OUT为高电平，在存储器单元MC中流过的电流IM小于参考电流IR时，使输出信号OUT为低电平。
选择电路71a以在读出模式下至少根据第1镜像电流生成参考电流IR、在校验模式下至少根据第2镜像电流生成参考电流IR的方式，设定第1参考单元R1a～R1d或第2参考单元R2a～R2b的选择状态。由此，读出放大器72在读出模式下，至少根据第1镜像电流生成参考电流IR，在校验模式下，至少根据第2镜像电流生成参考电流IR。
在图3所示的例子中，选择电路71a连接在字线驱动电路40(图1)与第1参考单元R1a～R1d的晶体管的控制栅极之间。或者，选择电路71a也可以连接在逻辑电源电位VDD的布线与晶体管QP1或QP2的源极之间、或者晶体管QP1的漏极与第1参考单元R1a～R1d的晶体管的漏极之间、或者晶体管QP2的漏极与晶体管QN1的漏极之间。
在该情况下，选择电路71a以在读出模式下生成第1镜像电流、在校验模式下不生成第1镜像电流的方式，设定第1参考单元R1a～R1d或第1电流镜电路CM1的连接状态。由此，能够以选择或不选择的方式设定第1参考单元R1a～R1d的选择状态。
例如，选择电路71a由多个模拟开关等构成，依照从选择控制电路73供给的控制信号XSAP，选择驱动电位VWL和基准电源电位VSS中的一方，施加到第1参考单元R1a～R1d的晶体管的控制栅极。
在读出模式下，选择控制电路73将控制信号XSAP激活为低电平，由此，选择电路71a将驱动电位VWL施加到第1参考单元R1a～R1d的晶体管的控制栅极。因此，在第1参考单元R1a～R1d中流过电流IR1，在第1电流镜电路CM1中流过第1镜像电流，因此，根据第1镜像电流和第2镜像电流生成参考电流IR。由此，即使在第1参考单元R1a～R1d中不流过电流的低电压状态下，也能够使用第2参考单元R2a～R2b生成参考电流IR。
在校验模式下，选择控制电路73将控制信号XSAP禁用为高电平，由此，选择电路71a将基准电源电位VSS施加到第1参考单元R1a～R1d的晶体管的控制栅极。因此，在第1参考单元R1a～R1d和第1电流镜电路CM1中不流过电流，因此，根据第2镜像电流生成参考电流IR。
这时，第1电流镜电路CM1使在第1参考单元R1a～R1d中流过的电流IR1为a倍，生成第1镜像电流。此外，第2电流镜电路CM2使在第2参考单元R2a～R2b中流过的电流IR2为b倍，生成第2镜像电流。并且，第3电流镜电路CM3使在第1镜像电流和第2镜像电流为c倍，生成参考电流IR。
这里，如果设为ac≈1/4且0<bc<1/2，则第3电流镜电路CM3根据第1镜像电流生成与在各个第1参考单元R1a～R1d中流过的电流大致相同大小的电流，根据第2镜像电流生成在各个第2参考单元R2a～R2d中流过的电流的β倍(0<β<1)的电流。例如，在a＝2、b＝2、c＝1/8的情况下，成为β＝1/2。或者，也可以设为0.2≦β≦0.6。
由此，在读出模式下，能够使参考电流IR相对于驱动电位VWL的变化的变化量接近于在第1参考单元R1a～R1d中流过的电流IR1的变化量，减少温度或电源电压的变动的影响。此外，在校验模式下，能够使参考电流相对于驱动电位VWL的变化的变化量比较小，严格地设定程序状态的存储器单元MC的校验中的判定基准。
图4是示出图3所示的参考电流设定电路71的参考电流的设定例的图。在图4中，横轴表示施加到第1参考单元R1a～R1d和第2参考单元R2a～R2d的驱动电位，纵轴表示依照驱动电位而流过的电流。此外，实线(a)表示在第1参考单元R1a～R1d中流过的电流，实线(b)表示在第2参考单元R2a～R2b中流过的电流。
在校验模式下，例如，通过利用第2电流镜电路CM2和第3电流镜电路CM3使在擦除状态的第2参考单元R2a～R2b中流过的电流IR2为大约1/3倍，能够得到用虚线(c)表示的参考电流IR。这样，通过使参考电流IR相对于驱动电位的变化的变化量比较小，能够严格地设定程序状态的存储器单元MC的校验中的判定基准。
另一方面，在读出模式下，例如，通过将与在擦除状态与程序状态之间的中间状态的第1参考单元R1a～R1d中流过的电流IR1大致相同大小的电流和在擦除状态的第2参考单元R2a～R2b中流过的电流IR2的大约1/3倍的电流相加，能够得到用虚线(d)表示的参考电流IR。这样，通过使参考电流IR相对于驱动电位的变化的变化量接近于在第1参考单元R1a～R1d中流过的电流的变化量，能够减少温度或电源电压的变动的影响。
并且，也可以是，在校验模式下，在校验擦除状态的存储器单元MC的擦除校验和校验程序状态的存储器单元MC的程序校验中，使用不同的参考电流IR。由此，能够进一步严格地设定判定基准，提高存储器单元MC所存储的数据的可靠性。
例如，也可以是，在进行擦除校验时，利用第2电流镜电路CM2和第3电流镜电路CM3使在第2参考单元R2a～R2b中流过的电流IR2为大约1/2倍，在进行程序校验时，利用第2电流镜电路CM2和第3电流镜电路CM3使在第2参考单元R2a～R2b中流过的电流IR2为大约1/3倍，由此，生成参考电流。
根据第1结构例，通过设置阈值电压比程序状态低的中间状态的多个第1参考单元，能够提高为了生成参考电流IR而使用的参考单元的电流供给能力，缩短在读出模式下确定参考电流时所需的时间。其结果，能够进行数据的高速读出。此外，通过设置多个第1参考单元或多个第2参考单元，能够减少由于工艺偏差而引起的参考单元的阈值电压的偏差的影响。
另一方面，在校验模式下，至少根据与在阈值电压较低的擦除状态的第2参考单元中流过的电流成比例的第2镜像电流来生成参考电流IR，因此，能够生成读出模式下的、相对于施加到单元的驱动电位VWL的变化更缓慢地发生变化的参考电流IR，在进行阈值电压较高的程序状态的存储器单元MC的校验时，严格地设定判定基准。
<存储器控制电路2>
图5是示出图1所示的存储器控制电路70的第2结构例的电路图。在第2结构例中省略了图3所示的第1结构例中的第2参考单元R2a～R2b、第2电流镜电路CM2和选择电路71a，还变更了其它电路的结构。关于其他方面，第2结构例可以与第1结构例相同。
如图5所示，参考电流设定电路71包含擦除状态与程序状态的中间状态的第1参考单元R1a～R1d、第1电流镜电路CM1、反相器71b、以及N沟道MOS晶体管QN1、QN5和QN6。
存储器控制电路70在读出模式和校验模式下，将控制信号RD激活为高电平。反相器71b将控制信号RD反转，并将反转后的控制信号RD供给到第1电流镜电路CM1和读出放大器72。
在第1电流镜电路CM1中，除了图3所示的晶体管QP1和QP2以外，还追加了P沟道MOS晶体管QP11和QP12。晶体管QP11和QP12分别连接在逻辑电源电位VDD的布线与晶体管QP1及QP2之间，在控制信号RD被激活为高电平时，成为导通状态。
从字线驱动电路40(图1)向第1参考单元R1a～R1d的晶体管的控制栅极供给驱动电位VWL。晶体管QN5具有与第1参考单元R1a～R1d的晶体管的源极连接的漏极、以及被供给基准电源电位VSS的源极。晶体管QN5依照施加到栅极的驱动电位VWL成为导通状态，向第1参考单元R1a～R1d的晶体管的源极供给基准电源电位VSS。
由此，在控制信号RD被激活为高电平时，第1参考单元R1a～R1d依照被施加到控制栅极的驱动电位VWL使电流IR1流过。另一方面，在未对栅极施加驱动电位VWL时，晶体管QN5从基准电源电位VSS切断第1参考单元R1a～R1d的晶体管的源极。
在控制信号RD被激活为高电平时，第1电流镜电路CM1生成与在第1参考单元R1a～R1d中流过的电流IR1成比例的第1镜像电流。
晶体管QN1具有与电流镜电路CM1的晶体管QP2的漏极连接的漏极以及栅极。晶体管QN6具有与晶体管QN1的源极连接的漏极、以及被供给基准电源电位VSS的源极，在施加到栅极的控制信号RD被激活为高电平时，成为导通状态。由此，第1镜像电流作为电流IR3流过晶体管QN1和QN6。
除了图3所示的晶体管QN2、QP21和QP22以外，读出放大器72还包含P沟道MOS晶体管QP23和QP24、N沟道MOS晶体管QN7、以及输出电路72a。另外，N沟道MOS晶体管QN8是开关电路60(图2)的晶体管，N沟道MOS晶体管QN9是传输门TG(图2)的晶体管。
晶体管QP23和QP24分别连接在逻辑电源电位VDD的布线与晶体管QP21及QP22之间，在控制信号RD被激活为高电平时，成为导通状态。晶体管QN7具有与晶体管QN2的源极连接的漏极、以及被供给基准电源电位VSS的源极，在控制信号RD被激活为高电平时，成为导通状态。因此，在控制信号RD被激活为高电平时，晶体管QN2生成与在晶体管QN1中流过的电流IR3成比例的参考电流IR。
这时，第1电流镜电路CM1使在第1参考单元R1a～R1d中流过的电流IR1为a倍，生成第1镜像电流。此外，第3电流镜电路CM3使第1镜像电流为c倍，生成参考电流IR。这里，如果设为ac≈1/4，则第3电流镜电路CM3根据第1镜像电流，生成与在各个第1参考单元R1a～R1d中流过的电流大致相同大小的电流。例如，可以设为a＝2、c＝1/8。
这样，通过设置多个第1参考单元，在参考电流IR为恒定的情况下，在第1电流镜电路CM1中，电流供给能力(与输出阻抗的倒数成比例)的增加大于栅电容的增加。在以下的说明中，以构成第1电流镜电路CM1的晶体管QP1与晶体管QP2的尺寸(栅极宽度)之比为1：8的情况为基准。
例如，在设置2个第1参考单元并使晶体管QP1的尺寸为2倍时，栅电容成为(2+8)/(1+8)≈1.1倍，但电流供给能力变为大约2倍。或者，在设置4个第1参考单元并使晶体管QP1的尺寸为4倍时，栅电容成为(4+8)/(1+8)≈1.3倍，但电流供给能力变为大约4倍。
晶体管QN8具有与晶体管QP22的漏极连接的漏极、以及与存储器单元MC的晶体管的漏极连接的源极，在选择存储器单元MC的位线选择信号SB被激活为高电平时，成为导通状态。此外，晶体管QN9具有与存储器单元MC的晶体管的源极连接的漏极、以及被供给基准电源电位VSS的源极，依照驱动电位VWL，成为导通状态。因此，在控制信号RD和位线选择信号SB被激活为高电平时，在被施加驱动电位VWL的存储器单元MC中流过与所存储的数据对应的电流IM。
在控制信号RD被激活为高电平时，读出放大器72通过对在利用地址信号指定的存储器单元MC中流过的电流IM与参考电流IR进行比较，读出存储器单元MC所存储的数据。输出电路72a根据晶体管QP22的漏极与晶体管QN8的漏极的连接点的电位，生成输出信号OUT。
例如，在存储器单元MC中流过的电流IM大于参考电流IR时，读出放大器72使输出信号OUT成为低电平，在存储器单元MC中流过的电流IM小于参考电流IR时，使输出信号OUT成为高电平。
根据第2结构例，通过设置阈值电压比程序状态低的中间状态的多个第1参考单元，能够提高为了生成参考电流IR而使用的参考单元的电流供给能力，缩短在读出模式下确定参考电流时所需的时间。其结果，能够进行数据的高速读出。
<存储器控制电路3>
图6是示出图1所示的存储器控制电路70的第3结构例的电路图。在第3结构例中，参考电流设定电路71包含擦除状态与程序状态的中间状态的至少1个第1参考单元R1、擦除状态的至少1个第2参考单元R2、第1电流镜电路CM1、第2电流镜电路CM2、反相器71b、选择电路80、以及N沟道MOS晶体管QN1、QN5和QN6。
存储器控制电路70在读出模式和校验模式下，将控制信号RD激活为高电平。反相器71b将控制信号RD反转，并将反转后的控制信号RD供给到第1电流镜电路CM1、第2电流镜电路CM2和读出放大器72。
选择控制电路73在选择第1参考单元R1时，将控制信号XSAP激活为低电平，在选择第2参考单元R2时，依照第2电流镜电路CM的镜像比的设定，将控制信号XSA0～XSA3中的至少1个激活为低电平。
在第1电流镜电路CM1中，除了图3所示的晶体管QP1和QP2以外，还追加了P沟道MOS晶体管QP11和QP12。晶体管QP11连接在逻辑电源电位VDD的布线与晶体管QP1之间，在控制信号RD被激活为高电平时，成为导通状态。晶体管QP12连接在逻辑电源电位VDD的布线与晶体管QP2之间，在控制信号XSAP被激活为低电平时，成为导通状态。
在第2电流镜电路CM2中，替代图3所示的晶体管QP4，设置有P沟道MOS晶体管QP40～QP43，追加了晶体管QP30和QP50～QP53。晶体管QP30连接在逻辑电源电位VDD的布线与晶体管QP3之间，在控制信号RD被激活为高电平时，成为导通状态。
晶体管QP50连接在逻辑电源电位VDD的布线与晶体管QP40之间，在控制信号XSA0被激活为低电平时，成为导通状态。晶体管QP51连接在逻辑电源电位VDD的布线与晶体管QP41之间，在控制信号XSA1被激活为低电平时，成为导通状态。
晶体管QP52连接在逻辑电源电位VDD的布线与晶体管QP42之间，在控制信号XSA2被激活为低电平时，成为导通状态。晶体管QP53连接在逻辑电源电位VDD的布线与晶体管QP43之间，在控制信号XSA3被激活为低电平时，成为导通状态。
在晶体管QP50～QP53中的至少1个为导通状态时，晶体管QP40～QP43中的对应的至少1个晶体管与晶体管QP3构成电流镜。因此，第2电流镜电路CM2构成为能够利用控制信号XSA0～XSA3变更镜像比。
由此，能够在不增加参考单元的数量或者调整参考单元的驱动电位的情况下，以简单的结构变更参考电流IR并设定校验模式中的判定基准。在图5所示的例子中，根据使晶体管QP50～QP53中的哪一个成为导通状态，能够以16种方式变更第2电流镜电路CM2的镜像比。
选择电路80包含反相器81、AND电路82和84、NAND电路83、以及N沟道MOS晶体管QN3和QN4。晶体管QN3具有与第1电流镜电路CM1的晶体管QP1的漏极连接的漏极、以及与第1参考单元R1的晶体管的漏极连接的源极。晶体管QN4具有与第2电流镜电路CM2的晶体管QP3的漏极连接的漏极、以及与第2参考单元R2的晶体管的漏极连接的源极。
反相器81将控制信号XSAP反转，将反转后的控制信号XSAP供给到AND电路82。在将控制信号RD激活为高电平并将控制信号XSAP激活为低电平时，AND电路82将高电平的输出信号施加到晶体管QN3的栅极。由此，晶体管QN3成为导通状态，对第1参考单元R1的晶体管的漏极施加高电平的电位。
在将控制信号XSA0～XSA3中的至少1个激活为低电平时，NAND电路83将高电平的输出信号供给到AND电路84。在将控制信号RD激活为高电平并将NAND电路83的输出信号激活为高电平时，AND电路84将高电平的输出信号施加到晶体管QN4的栅极。由此，晶体管QN4成为导通状态，对第2参考单元R2的晶体管的漏极施加高电平的电位。
从字线驱动电路40(图1)向第1参考单元R1的晶体管和第2参考单元R2的晶体管的控制栅极供给驱动电位VWL。晶体管QN5具有与第1参考单元R1的晶体管以及第2参考单元R2的晶体管的源极连接的漏极、以及被供给基准电源电位VSS的源极。晶体管QN5依照施加到栅极的驱动电位VWL成为导通状态，向第1参考单元R1的晶体管和第2参考单元R2的晶体管的源极供给基准电源电位VSS。
由此，在将控制信号RD激活为高电平并将控制信号XSAP激活为低电平时，第1参考单元R1依照施加到控制栅极的驱动电位，使VWL电流IR1流过。此外，在将控制信号RD激活为高电平并将控制信号XSA0～XSA3中的至少1个激活为低电平时，第2参考单元R2依照施加到控制栅极的驱动电位VWL，使电流IR2流过。另一方面，在未对栅极施加驱动电位VWL时，晶体管QN5从基准电源电位VSS切断第1参考单元R1的晶体管和第2参考单元R2的晶体管的源极。
在将控制信号RD激活为高电平并将控制信号XSAP激活为低电平时，第1电流镜电路CM1生成与在第1参考单元R1中流过的电流IR1成比例的第1镜像电流。在将控制信号RD激活为高电平并将控制信号XSA0～XSA3中的至少1个激活为低电平时，第2电流镜电路CM2生成与在第2参考单元R2中流过的电流IR2成比例的第2镜像电流。
晶体管QN1具有与第1电流镜电路CM1的晶体管QP2的漏极及第2电流镜电路CM2的晶体管QP40～QP43的漏极连接的漏极以及栅极。晶体管QN6具有与晶体管QN1的源极连接的漏极、以及被供给基准电源电位VSS的源极，在控制信号RD被激活为高电平时，成为导通状态。由此，第1镜像电流或第2镜像电流作为电流IR3流过晶体管QN1和QN6。
读出放大器72与图5所示的读出放大器72同样地构成，在控制信号RD被激活为高电平时，通过对在利用地址信号指定的存储器单元MC中流过的电流IM与参考电流IR进行比较，读出存储器单元MC所存储的数据。
选择电路80以在读出模式下至少根据第1镜像电流生成参考电流IR、在校验模式下至少根据第2镜像电流生成参考电流IR的方式，设定第1参考单元R1或第2参考单元R2的选择状态。
这里，也可以是，选择电路80以在读出模式下生成第1镜像电流、在校验模式下不生成第1镜像电流的方式，设定第1参考单元R1或第1电流镜电路CM1的连接状态。由此，在校验模式下，根据与在阈值电压较低的擦除状态的第2参考单元R2中流过的电流成比例的第2镜像电流生成参考电流IR，因此，能够生成读出模式下的、相对于施加到单元的驱动电位的变化更缓慢地发生变化的参考电流IR。因此，能够在进行阈值电压较高的程序状态的存储器单元MC的校验时，严格地设定判定基准。
此外，也可以是，选择电路80以在校验模式下生成第2镜像电流、在读出模式下不生成第2镜像电流的方式，设定第2参考单元R2或第2电流镜电路CM2的连接状态。由此，在读出模式下，仅使用中间状态的第1参考单元R1高速地生成参考电流IR，并且，相对于温度或电源电压的变动，参考电流IR与存储器单元MC的电流IM同样地变化，因此，与使用第1参考单元R1和第2参考单元R2双方的情况相比，能够增大动作裕量。
或者，读出模式下的参考单元的选择可以根据供给到存储器控制电路70的电源电压(VDD-VSS)来进行。在该情况下，在存储器控制电路70中设置有电压检测电路74，该电压检测电路74在电源电压(VDD-VSS)高于规定电压时，激活检测信号DET。
选择控制电路73在读出模式下，在检测信号DET被激活时，以根据第1镜像电流生成参考电流IR的方式控制选择电路80，在检测信号DET未被激活时，以根据第1镜像电流和第2镜像电流生成参考电流IR的方式控制选择电路80。
由此，在电源电压(VDD-VSS)较高时，能够仅使用第1参考单元R1高速地生成参考电流IR。另一方面，在电源电压(VDD-VSS)较低时，中间状态的第1参考单元R1不易成为导通状态，但即使第1参考单元R1不成为导通状态，也能够使用第2参考单元R2生成参考电流IR。
根据第3结构例，通过设置阈值电压比程序状态低的中间状态的第1参考单元，能够提高为了生成参考电流IR而使用的参考单元的电流供给能力，能够缩短在读出模式下确定参考电流IR时所需的时间。其结果，能够进行数据的高速读出。
另一方面，在校验模式下，至少根据与在阈值电压较低的擦除状态的第2参考单元中流过的电流成比例的第2镜像电流生成参考电流IR，因此，能够生成读出模式下的、相对于施加到单元的驱动电位VWL的变化更缓慢地发生变化的参考电流IR，在进行阈值电压较高的程序状态的存储器单元MC的校验时，严格地设定判定基准。
<布局>
接着，对本发明的一个实施方式的非易失性存储装置的布局进行说明。
图7是示出图1所示的非易失性存储装置中的多个参考单元等的配置例的连接图，图8是示出图7所示的字线和位线的图案布局例的俯视图。
在该例子中，配置有多个存储器单元和多个参考单元的区域被分割为多个块。图7示出这些块中的块A～F，图8示出块A～D。此外，如图7所示，存储器控制电路70包含电流镜电路75和读出放大器76。电流镜电路75例如包含图3所示的第1电流镜电路CM1和第2电流镜电路CM2。
在块A中配置有擦除状态与程序状态的中间状态的多个第1参考单元(在图7中，作为一例，示出第1参考单元R1a～R1d)、擦除状态的至少1个第2参考单元(在图7中，作为一例，示出第2参考单元R2a～R2b)。
第1参考单元R1a～R1d的晶体管的漏极分别经由本地位线(也简称作“位线”)LBL0～LBL3与电流镜电路75的晶体管QP1(图3)的漏极连接。第2参考单元R2a～R2b的晶体管的漏极分别经由本地位线LBL4～LBL5与电流镜电路75的晶体管QP3(图3)的漏极连接。此外，电流镜电路75的晶体管QP2和QP4(图3)的漏极经由布线SA1与读出放大器76的第1输入端子连接。
在块C之后的各个块中，在多个行和多个列(在图7中，是128行×8列)中配置有多个存储器单元MC，开关电路60(图2)的多个晶体管也按照每个块设置。例如，块C包含多个字线WL0～WL127和多个本地位线LBL0～LBL7。
字线WLi与配置于第i行的多个存储器单元MC的晶体管的栅极连接。此外，本地位线LBLj与配置于第j列的多个存储器单元MC的晶体管的漏极连接。多个全局位线GBL0～GBL3共同设置于在列方向上相连的多个块上，经由各个晶体管与多个本地位线LBL0～LBL7连接。
具体而言，全局位线GBL0经由各个晶体管与块A、C、E、……的本地位线LBL0～LBL3连接，全局位线GBL1经由各个晶体管与块A、C、E、……的本地位线LBL4～LBL7连接。
同样，全局位线GBL2经由各个晶体管与块B、D、F、……的本地位线LBL0～LBL3连接，全局位线GBL3经由各个晶体管与块B、D、F、……的本地位线LBL4～LBL7连接。
从存储器控制电路70对多个晶体管的栅极施加多个位线选择信号，该多个位线选择信号用于选择与全局位线连接的本地位线。在施加到栅极的位线选择信号被激活为高电平时，各个晶体管成为导通状态，将本地位线与全局位线连接。另外，在读出模式和校验模式下，块A和B的晶体管始终为截止状态。
具体而言，在各个块C和D中，分别对与本地位线LBL0～LBL7连接的8个晶体管的栅极施加位线选择信号SB0(0)～SB7(0)。此外，在各个块E和F中，分别对与本地位线LBL0～LBL7连接的8个晶体管的栅极施加位线选择信号SB0(1)～SB7(1)。
在存储器控制电路70中，晶体管QN10连接在全局位线GBL0与布线SA2之间，晶体管QN11连接在全局位线GBL1与布线SA2之间。此外，晶体管QN12连接在全局位线GBL2与布线SA2之间，晶体管QN13连接在全局位线GBL3与布线SA2之间。布线SA2与读出放大器76的第2输入端子连接。
对晶体管QN10～QN13的栅极施加用于选择与读出放大器76连接的全局位线的列选择信号SC0～SC3。在施加到栅极的列选择信号被激活为高电平时，晶体管QN10～QN13分别成为导通状态，将全局位线与布线SA2连接。
图1所示的非易失性存储装置具有：多晶硅层，其隔着绝缘膜配置在半导体衬底上，具有导电性；以及多个布线层，它们隔着各个层间绝缘膜配置在多晶硅层上。例如，如图8所示，在多晶硅层上配置有多个字线WLR、WL0、WL1、……，在第1布线层上配置有多个本地位线LBL0、LBL1、……，在第2布线层上配置有多个全局位线GBL0、GBL1、……。另外，在图8中，省略了层间绝缘膜。
这里，多个全局位线GBL0、GBL1、……分别分支为多个副全局位线。例如，全局位线GBL0分支为2个副全局位线SGBL0和SGBL1。并且，副全局位线SGBL0在列方向上相连的多个块的每个块中经由各个晶体管与2个本地位线LBL0以及LBL1连接。此外，副全局位线SGBL1在列方向上相连的多个块的每个块中经由各个晶体管与2个本地位线LBL2以及LBL3连接。
如图7所示，第1参考单元R1a～R1d沿着规定的字线WLR配置。此外，第2参考单元R2a～R2b也沿着规定的字线WLR配置。由此，能够由规定的字线WLR的一部分构成第1参考单元R1a～R1d的晶体管或第2参考单元R2a～R2b的晶体管的控制栅极。
此外，如图8所示，分别与第1参考单元R1a～R1d(图7)连接的本地位线LBL0～LBL3(块A)配置在分别与多个存储器单元MC(图7)连接的多个本地位线LBL0～LBL3(块C)的延长线上。由此，能够与存储器单元MC同样将数据写入第1参考单元R1a～R1d中，设定为期望的存储状态。并且，能够在第1参考单元R1a～R1d与存储器单元MC之间共用存储器控制电路70，因此，能够缩小芯片面积。
此外，分别与第2参考单元R2a～R2b(图7)连接的本地位线LBL4～LBL5(块A)配置在分别与多个存储器单元MC(图7)连接的本地位线LBL4～LBL5(块C)的延长线上。由此，能够与存储器单元MC同样地对第2参考单元R2a～R2b消除数据，设定为期望的擦除状态。并且，能够在第2参考单元R2a～R2b与存储器单元MC之间共用存储器控制电路70，因此，能够缩小芯片面积。
在配置有多个本地位线LBL0～LBL7的第1布线层中，在末端(图中左端)的本地位线LBL0相邻位置处，配置有虚拟的本地位线(虚拟布线)DMY1。此外，在配置有多个副全局位线SGBL0～SGBL7的第2布线层中，在末端(图中左端)的副全局位线SGBL0的相邻位置处，配置有虚拟的副全局位线(虚拟布线)DMY2。由此，能够在存储器单元阵列的周边区域10a中，使布线层上所配置的层间绝缘膜平坦化。
在图7所示的例子中，在块A中，在列方向上配置有多个参考单元，因此，能够从这些参考单元中选择实际使用的参考单元。另一方面，可以在块A中配置所需最小限度的参考单元，使块A和B的列方向的大小比其它块小。
<电子设备>
接着，参照图9对本发明的一个实施方式的电子设备进行说明。
图9是示出本发明的一个实施方式的电子设备的结构例的框图。如图9所示，电子设备100包含本发明的一个实施方式的非易失性存储装置110、CPU 120、操作部130、ROM(只读存储器)140、RAM(随机访问存储器)150、通信部160、显示部170和语音输出部180。图9所示的结构要素中的至少一部分可以内置在半导体装置(IC)中。另外，可以省略或者变更图9所示的结构要素的一部分，或者，也可以对图9所示的结构要素附加其他结构要素。
非易失性存储装置110存储各种数据等。CPU 120依照存储在ROM 140等中的程序，使用从非易失性存储装置110读出的数据进行各种运算处理和控制处理。例如，CPU 120与从操作部130供给的操作信号对应地进行各种数据处理，或者为了与外部之间进行数据通信而控制通信部160，或者生成用于使显示部170显示各种图像的图像信号，或者生成用于使语音输出部180输出各种语音的语音信号。
操作部130例如是包含操作键或按钮开关等的输入装置，将与用户的操作对应的操作信号供给到CPU 120。ROM 140存储有用于使CPU 120进行各种计算处理和控制处理的程序。此外，RAM 150用作CPU 120的工作区域，暂时存储从ROM 140读出的程序、从非易失性存储装置110读出的数据、使用操作部130输入的数据、或者CPU 120依照程序执行的运算结果等。
通信部160例如由模拟电路和数字电路构成，进行CPU 120与外部装置之间的数据通信。显示部170例如包含LCD(液晶显示装置)等，根据从CPU 120供给的显示信号显示各种图像。此外，语音输出部180例如包含扬声器等，根据从CPU 120供给的语音信号输出各种语音。
电子设备100例如是具有使用了GPS等的位置测量功能、使用了体动传感器等的体动检测功能、使用了脉搏传感器等的身体信息取得功能、或者计时功能等并佩戴于用户的手腕等的腕部设备。
此外，作为电子设备100，例如有运动手表或座钟等钟表、计时器、移动电话机或便携信息终端等便携设备、音频设备、数字静态照相机、数字电影、电视机、视频电话、防盗用电视监视器、头戴式显示器、个人计算机、打印机、网络设备、复合机、车载装置(导航装置等)、计算器、电子辞典、电子游戏设备、机器人、测量设备以及医疗设备(例如电子体温计、血压计、血糖计、心电图计测装置、超声波诊断装置和电子内窥镜)等。
根据本实施方式，可提供在非易失性存储装置110中能够提高为了生成参考电流而使用的参考单元的电流供给能力而进行数据高速读出的半导体装置或电子设备。由此，例如，还能够使非易失性存储装置110存储程序，省略ROM 140。
本发明不限定于以上所说明的实施方式，对在该技术领域中具有通常知识的人来说，能够在本发明的技术构思内进行较多变形。例如，还能够组合地实施从以上说明的实施方式中选择的多个实施方式。

Claims (9)

1.一种非易失性存储装置，其具有：
多个第1参考单元，它们相互并联连接，处于擦除状态与程序状态之间的中间状态；
第1电流镜电路，其在所述多个第1参考单元的选择状态下生成与在所述多个第1参考单元中流过的电流的合计值成比例的第1镜像电流；以及
读出放大器，其在读出模式下，至少根据所述第1镜像电流生成参考电流，通过对在存储器单元中流过的电流与所述参考电流进行比较，读出所述存储器单元所存储的数据。
2.根据权利要求1所述的非易失性存储装置，其中，该非易失性存储装置还具有：
擦除状态的至少1个第2参考单元；
第2电流镜电路，其在所述至少1个第2参考单元的选择状态下生成与在所述至少1个第2参考单元中流过的电流成比例的第2镜像电流；以及
选择电路，其以在读出模式下至少根据所述第1镜像电流生成所述参考电流、在校验模式下至少根据所述第2镜像电流生成所述参考电流的方式，设定所述多个第1参考单元或所述至少1个第2参考单元的选择状态。
3.根据权利要求1或2所述的非易失性存储装置，其中，
与所述多个第1参考单元连接的多个位线分别配置在与多个存储器单元连接的多个位线的延长线上。
4.根据权利要求2所述的非易失性存储装置，其中，
与所述至少1个第2参考单元连接的至少1个位线配置在与至少1个存储器单元连接的至少1个位线的延长线上。
5.根据权利要求2或4所述的非易失性存储装置，其中，
所述多个第1参考单元沿着规定的字线配置。
6.根据权利要求5所述的非易失性存储装置，其中，
所述至少1个第2参考单元沿着所述规定的字线配置。
7.一种非易失性存储装置，其具有：
第1参考单元，其处于擦除状态与程序状态之间的中间状态；
擦除状态的第2参考单元；
第1电流镜电路，其在所述第1参考单元的选择状态下生成与在所述第1参考单元中流过的电流成比例的第1镜像电流；
第2电流镜电路，其在所述第2参考单元的选择状态下生成与在所述第2参考单元中流过的电流成比例的第2镜像电流；
读出放大器，其通过对在存储器单元中流过的电流与参考电流进行比较，读出所述存储器单元所存储的数据；以及
选择电路，其以在读出模式下至少根据所述第1镜像电流生成所述参考电流、在校验模式下至少根据所述第2镜像电流生成所述参考电流的方式，设定所述第1参考单元或所述第2参考单元的选择状态。
8.一种半导体装置，其具有权利要求1～7中的任意一项所述的非易失性存储装置。
9.一种电子设备，其具有权利要求1～7中的任意一项所述的非易失性存储装置。
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