JP2008021844A

JP2008021844A - 半導体集積回路

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Publication number: JP2008021844A
Application number: JP2006192732A
Authority: JP
Inventors: Kimihiro Maemura; 公博前村
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2006-07-13
Filing date: 2006-07-13
Publication date: 2008-01-31

Abstract

【課題】データの消去を電気的に行う不揮発性メモリを内蔵した半導体集積回路において、隣接する記憶用トランジスタ間の干渉による誤書込みを防止する。
【解決手段】この半導体集積回路は、第１の方向を長手方向として形成された不純物拡散領域によって構成されるコントロールゲートと、メモリセルの組において対称形に形成され第２の方向に延在する部分を有する複数のフローティングゲートと、各々のフローティングゲートの両側に形成された記憶用トランジスタのソース及びドレインと、各組のメモリセルの２つのフローティングゲート間に形成されたコンタクト用の不純物拡散領域とを具備し、各組のメモリセルの２つのフローティングゲート間において２つの記憶用トランジスタのソースとなる不純物拡散領域が分離されており、該分離された不純物拡散領域とコンタクト用の不純物拡散領域とが接地配線に接続されている。
【選択図】図５

Description

本発明は、データの消去を電気的に行う不揮発性メモリを内蔵した半導体集積回路に関する。

消去及び書込みを何度でも行うことのできる不揮発性メモリとして、ＥＰＲＯＭが広く用いられている。ＥＰＲＯＭには、記憶内容の消去に紫外線を用いるＵＶ−ＥＰＲＯＭと、電気的に記憶内容を消去できるＥＥＰＲＯＭとが存在する。ＥＥＰＲＯＭ（エレクトロニカリー・イレーサブル・プログラマブル・リードオンリーメモリ）は、電気的に記憶内容を消去できるので便利である反面、大容量のデータを記憶するためにはメモリのサイズが大きくなってしまうという問題がある。また、近年、ＥＥＰＲＯＭにおいてデータの書込み及び読出しに要する時間を、ＳＲＡＭ（スタティック・ランダムアクセスメモリ）並みに高速化するための開発が進められている。

関連する技術として、下記の特許文献１には、書込み時の電流増大及び新たなディスターブ問題を招くことなく、副ビット線ディスターブを防止し得る半導体不揮発性メモリが開示されている。この半導体不揮発性メモリは、複数のワード線毎にメモリセルをグループ化すべく複数のワード線に接続されたメモリセルのドレインが相互に並列的に接続される副ビット線と、該副ビット線をビット線に断続可能に接続する副ビット線選択トランジスタと、副ビット線によりグループ化されたブロックのメモリセルのソースに接続された副ソース線と、該副ソース線をソース線に断続可能に接続するブロック選択トランジスタとを含み、少なくとも各メモリセルへのデータの書込みのために、この書込みに先立ち、同一グループに関わる副ビット線選択トランジスタ及びブロック選択トランジスタが選択されたグループに関わる副ビット線及び副ソース線のみをそれぞれビット線及びソース線に接続すべく連動する。

特許文献１の図１（従来技術）においては、隣接する２行の記憶用トランジスタのソースがまとめてソース線ＳＬに接続されており、図２においては、隣接する２行の記憶用トランジスタのソースがまとめて副ソース線ＳＳＬに接続されている。図５に示されているように、隣接する２つの記憶用トランジスタのソースが共通となっている。

このように、隣接する２つの記憶用トランジスタにおいて、ソースを共通にすることにより、レイアウト面積を削減することができる。しかしながら、隣接する２つの記憶用トランジスタのドレインに異なる電圧が与えられる場合には、これらの記憶用トランジスタ間において干渉が生じ易い。

図８は、従来の不揮発性メモリにおける記憶用トランジスタの接続を示す回路図である。図８においては、１行に配置された８つの記憶用トランジスタＱ０〜Ｑ７が示されている。記憶用トランジスタＱ０〜Ｑ７のドレインは、スイッチ回路を介してビットラインＢＬ０〜ＢＬ７にそれぞれ接続される。また、記憶用トランジスタＱ０〜Ｑ７のソースは、隣接する２つの記憶用トランジスタにおいて共通とされ、接地ラインに接続されている。

ドレインがビットラインＢＬ０及びＢＬ１に接続される２つの記憶用トランジスタＱ０及びＱ１の構造を、図９に示す。記憶用トランジスタＱ０のドレイン１１は、スイッチ回路を介してビットラインＢＬ０に接続され、記憶用トランジスタＱ１のドレイン１２は、スイッチ回路を介してビットラインＢＬ１に接続される。また、記憶用トランジスタＱ０及びＱ１の共通ソース１３は、接地電位に接続されているが、配線抵抗が存在するので、この配線抵抗を抵抗１４で表している。

ここで、ビットラインＢＬ０に０Ｖを印加して記憶用トランジスタＱ０にデータ「０」を書き込むと共に、ビットラインＢＬ１に１０Ｖを印加して記憶用トランジスタＱ１にデータ「１」を書き込む場合を考える。記憶用トランジスタＱ０及びＱ１のコントロールゲート（ＣＧ）に所定の電圧を印加することにより、記憶用トランジスタＱ１において、ドレイン１２からソース１３に大電流が流れ、ソース１３から引き出されたホットエレクトロンがフローティングゲート（ＦＧ）に注入されて、データ「１」の書込みが行われる。

その際に、抵抗１４に大電流が流れることにより、ソース１３の電位が上昇してしまう。これにより、トランジスタＱ１のドレイン１２からトランジスタＱ０のドレイン１１に向けて電流が流れてしまい、ディスターブ（誤書込み）が発生する。その理由は定かでないが、ソース１３の電位が上昇することによりＰウエル（又はＰ型基板）内にポテンシャルの勾配が生じることにより、Ｐウエルがベースとして機能し、ドレイン１２がコレクタとして機能し、ドレイン１１がエミッタとして機能して、バイポーラトランジスタと同様の動作を行っているのではないかと考えられる。
特開平１０−３１２６９４号公報（第１頁、図１、図２、図５）

そこで、上記の点に鑑み、本発明は、データの消去を電気的に行う不揮発性メモリを内蔵した半導体集積回路において、隣接する記憶用トランジスタ間の干渉による誤書込みを防止することを目的とする。

上記課題を解決するため、本発明の１つの観点に係る半導体集積回路は、データの消去を電気的に行う不揮発性メモリを内蔵した半導体集積回路であって、半導体基板と、半導体基板内において第１の方向を長手方向として形成された不純物拡散領域によって構成されるコントロールゲートと、半導体基板上に絶縁膜を介してそれぞれ形成された複数のフローティングゲートであって、各々のフローティングゲートが、第１の幅でコントロールゲートと容量結合する第１の部分と、第１の幅よりも小さい第２の幅で第１の方向に直交する第２の方向に延在する第２の部分とを有し、第１の方向において隣接する２つのメモリセルによって構成されるメモリセルの組において第２の部分が第１の部分の幅方向中央よりも互いに近接する位置に設けられている、複数のフローティングゲートと、各々のフローティングゲートの第２の部分の両側において半導体基板内に形成された２つの不純物拡散領域によって構成される記憶用トランジスタのソース及びドレインと、各組のメモリセルの２つのフローティングゲート間において半導体基板内に形成されたコンタクト用の不純物拡散領域とを具備し、各組のメモリセルの２つのフローティングゲート間において２つの記憶用トランジスタのソースとなる不純物拡散領域が分離されており、該分離された不純物拡散領域とコンタクト用の不純物拡散領域とが、接地電位が供給される配線に電気的に接続されている。

この半導体集積回路は、半導体基板内に形成され、各々のフローティングゲートの第２の部分と容量結合する消去用の不純物拡散領域をさらに具備するようにしても良い。
また、半導体基板内にＰウエル及びＮウエルが形成されるようにしても良く、その場合には、コントロールゲートとなるＮ型不純物拡散領域と、記憶用トランジスタのソース及びドレインとなるＮ型不純物拡散領域とが、Ｐウエル内に形成され、消去用の不純物拡散領域となるＰ型不純物拡散領域が、Ｎウエル内に形成されるようにしても良い。
以上において、複数のコントロールゲートが、半導体基板内において平行に形成され、複数列のフローティングゲートが、半導体基板上に２次元マトリクス状に形成されるようにしても良い。

本発明によれば、各組のメモリセルの２つのフローティングゲート間において２つの記憶用トランジスタのソースとなる不純物拡散領域が分離され、該分離された不純物拡散領域とコンタクト用の不純物拡散領域とが接地配線に電気的に接続されるので、隣接する記憶用トランジスタ間の干渉による誤書込みを防止することができる。

以下、本発明を実施するための最良の形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の一実施形態に係る半導体集積回路に内蔵されている不揮発性メモリの構成を示すブロック図である。不揮発性メモリとしては、電気的に記憶内容を消去できるＥＥＰＲＯＭが用いられる。

図１に示すように、半導体集積回路１は、コントロール回路１０と、Ｙプリデコーダ２０と、カラムドライバ３０と、Ｘプリデコーダ４０と、ＷＬデコーダ５０と、メモリセルアレイ６０と、プログラムドライバ７１と、センスアンプ７２と、データ入力回路８１と、データ出力回路８２と、電源切換回路９０とを有している。メモリセルアレイ６０には、複数組のワードラインＷＬ及びＷＬバー、複数のビットラインＢＬ、複数組のカラムラインＣＬ及びＣＬバーが接続されており、メモリセルアレイ６０において、データの消去、書込み、読出しが行われる複数のメモリセルが、２次元アレイ状に配置されている。

コントロール回路１０は、メモリセルアレイ６０におけるデータの消去、書込み、読出しを制御するための各種のコントロール信号を受信して、不揮発性メモリの各部を制御する。Ｙプリデコーダ２０は、コントロール回路１０の制御の下で、指定されたメモリセルの列を表す信号を生成してカラムドライバ３０に出力する。カラムドライバ３０は、この信号に基づいて少なくとも１組の列選択信号を生成し、少なくとも１組のカラムラインＣＬ及びＣＬバーを介してメモリセルアレイ６０に供給する。

同様に、Ｘプリデコーダ４０は、コントロール回路１０の制御の下で、指定されたメモリセルの行を表す信号を生成してＷＬデコーダ５０に出力する。ＷＬデコーダ５０は、この信号に基づいて少なくとも１組の行選択信号を生成し、少なくとも１組のワードラインＷＬ及びＷＬバーを介してメモリセルアレイ６０に供給する。

プログラムドライバ７１は、複数のビットラインを介してメモリセルアレイ６０に接続され、選択されたメモリセルに対してデータの書込みを行う。また、センスアンプ７２は、複数のビットラインを介してメモリセルアレイ６０に接続され、選択されたメモリセルに対してデータの読出しを行う。データ入力回路８１は、選択されたメモリセルに書き込まれるデータを外部から入力し、データ出力回路８２は、選択されたメモリセルから読み出されたデータを外部に出力する。

電源切換回路９０は、コントロール回路１０の制御の下で、供給される複数種類の電源電圧を、カラムドライバ３０、ＷＬデコーダ５０、メモリセルアレイ６０、プログラムドライバ７１、センスアンプ７２、及び、その他の回路に選択的に供給する。電源切換回路９０は、消去電圧出力回路９１と、電源電圧選択回路９２とを含んでいる。

消去電圧出力回路９１は、メモリセルアレイ６０におけるデータ消去のために用いられる消去電圧Ｖ_ＥＲ（本実施形態においては、２０Ｖとする）を外部から供給され、消去動作において２０Ｖを出力し、それ以外の動作において電源電圧Ｖ_ＳＳ（本実施形態においては、０Ｖとする）を出力する。

また、電源電圧選択回路９２は、メモリセルアレイ６０におけるデータ書込みのために用いられる書込み用電源電圧Ｖ_ＰＰ（本実施形態においては、１０Ｖとする）と通常の電源電圧Ｖ_ＤＤ（本実施形態においては、３Ｖとする）とを外部から供給され、内部電源電圧Ｖ_ＰＳとして、書込み動作において１０Ｖを出力し、それ以外の動作において３Ｖを出力する。電源電圧選択回路９２から出力される内部電源電圧Ｖ_ＰＳは、カラムドライバ３０、ＷＬデコーダ５０、メモリセルアレイ６０、及び、プログラムドライバ７１に供給される。

図２は、図１に示すメモリセルアレイの内部構造を示すブロック図である。図２に示すように、メモリセルアレイ６０においては、複数組のワードライン（ＷＬ０／ＷＬ０バー、・・・、ＷＬｎ／ＷＬｎバー）及び複数のビットライン（ＢＬ０、・・・、ＢＬｋ）に接続された複数のメモリセル６１が、２次元アレイ状に設置されている。以下においては、データのビット数が８ビットであるとする（ｋ＝７）。

各列のメモリセルに接続されているビットラインは、１組のカラムラインＣＬ及びＣＬバーを介して供給される列選択信号によって制御されるカラム選択スイッチ６２を介して、図１に示すプログラムドライバ７１及びセンスアンプ７２に選択的に接続される。カラム選択スイッチ６２としては、一般に、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとによって構成されるアナログスイッチ（トランスミッションゲート）が用いられる。

図３は、図２に示すメモリセルの構成を示す回路図である。情報を記憶するためのＮチャネルＭＯＳトランジスタＱＮ１０と、コントロールゲートとして用いられるＮチャネルＭＯＳトランジスタＱＮ１１と、消去動作において用いられるＰチャネルＭＯＳトランジスタＱＰ１１とが、共通のゲート（フローティングゲート）を有している。

トランジスタＱＮ１０のソースは接地されており、ドレインは、ＰチャネルＭＯＳトランジスタＱＰ１２とＮチャネルＭＯＳトランジスタＱＮ１２とによって構成されるアナログスイッチ（トランスミッションゲート）を介して、ビットラインＢＬに接続されている。トランジスタＱＮ１１において、ソース及びドレインは１つの不純物拡散領域に一体化されてコントロールゲートを構成し、このコントロールゲートがゲート絶縁膜を介してフローティングゲートと容量結合している。

次に、図１〜図３を参照しながら、本実施形態に係る半導体集積回路に内蔵されている不揮発性メモリの動作について説明する。
データの消去、書込み、読出しを行う際には、コントロール回路１０が、コントロール信号に従って、不揮発性メモリの各部を制御する。コントロール回路１０は、コントロール信号によって指定されたメモリセルの列を指定する列アドレス信号をＹプリデコーダ２０に出力し、該メモリセルの行を指定する行アドレス信号をＸプリデコーダ４０に出力する。

コントロール回路１０から列アドレス信号を受信したＹプリデコーダ２０は、列アドレス信号をデコードすることにより、指定されたメモリセルの列を表す信号を生成し、この信号をカラムドライバ３０に出力する。カラムドライバ３０は、この信号に基づいて少なくとも１組の列選択信号を生成し、図２に示すカラムラインＣＬ０／ＣＬ０バー、・・・、ＣＬｍ／ＣＬｍバーの内の少なくとも１組に列選択信号を出力する。

同様に、コントロール回路１０から行アドレス信号を受信したＸプリデコーダ４０は、行アドレス信号をデコードすることにより、指定されたメモリセルの行を表す信号を生成してＷＬデコーダ５０に出力する。ＷＬデコーダ５０は、この信号に基づいて少なくとも１組の行選択信号を生成し、図２に示すワードラインＷＬ０／ＷＬ０バー、・・・、ＷＬｎ／ＷＬｎバーの内の少なくとも１組に行選択信号を出力する。

図２に示すカラム選択スイッチ６２は、カラムドライバ３０からカラムラインを介して列選択信号が入力されるとオンする。また、図３に示すアナログスイッチを構成するトランジスタＱＰ１２及びＱＮ１２のゲートには、ワードラインＷＬ及びＷＬバーがそれぞれ接続されている。このメモリセル６１に対してデータの書込み又は読出しを行う際には、ワードラインＷＬにハイレベルの行選択信号が供給されると共に、ワードラインＷＬバーにローレベルの行選択信号が供給され、アナログスイッチがオンすることにより、トランジスタＱＮ１０のドレインがビットラインＢＬに接続される。これにより、このメモリセル６１は選択状態となり、それ以外の場合には、メモリセルは非選択状態となる。

データの消去を行う場合には、コントロール回路１０の制御の下で、消去電圧出力回路９１が２０Ｖの消去電圧Ｖ_ＥＲを出力することにより、トランジスタＱＰ１１のソース及びドレインに２０Ｖの消去電圧Ｖ_ＥＲが印加される。これにより、トランジスタＱＰ１１は、フローティングゲートとチャネルとの間にＦＮトンネル電流を流すための消去素子として機能する。

また、データの書込みを行う場合には、コントロール回路１０の制御の下で、電源電圧選択回路９２が１０Ｖの内部電源電圧Ｖ_ＰＳを出力することにより、トランジスタＱＮ１１のソース及びドレインに１０Ｖのコントロールゲート電圧Ｖ_ＣＧが印加される。データ入力回路８１は、入力された８ビットのデータをプログラムドライバ７１に出力する。プログラムドライバ７１が、入力された８ビットのデータに応じた書込み電圧をビットラインに印加すると、選択された８個のメモリセルに８ビットのデータが書き込まれる。

一方、データの読出しを行う場合には、コントロール回路１０の制御の下で、電源電圧選択回路９２が３Ｖの内部電源電圧Ｖ_ＰＳを出力する。これに基づいて、センスアンプ７２が、例えば１Ｖの電圧をビットラインに印加して、流れる電流を検出することにより、選択された８個のメモリセルから８ビットのデータを読み出す。また、センスアンプ７２は、読み出された８ビットのデータをデータ出力回路８２に出力し、データ出力回路８２は、入力された８ビットのデータを外部に出力する。

図４は、図２に示すメモリセルアレイにおける記憶用トランジスタの接続を示す回路図である。図４においては、１行に配置された８つの記憶用トランジスタが示されている。これらの記憶用トランジスタのドレインは、メモリセル内のアナログスイッチ（図３に示すトランジスタＱＰ１２及びＱＮ１２）及び図２に示すカラム選択スイッチ６２を介してビットラインＢＬ０〜ＢＬ７に接続される。本実施形態においては、図８に示す従来技術と異なり、隣接する２つの記憶用トランジスタのソースが分離され、接地電位が供給される配線にそれぞれ電気的に接続されている。

図５は、図３に示すメモリセルのレイアウトを示す平面図である。本実施形態においては、各行のメモリセルが２つずつの組に分けられており、図５においては、行方向において隣接する２つのメモリセルによって構成されるメモリセルの組が示されている。また、図６は、図５のVI−VIにおける断面図であり、図７は、図５のVII−VIIにおける断面図である。

図５〜図７に示すように、Ｐ型半導体基板１００内には、Ｐウエル１０１及びＮウエル１０２が形成されている。Ｐウエル１０１内には、トランジスタＱＮ１１のソース・ドレインとなるＮ^＋不純物拡散領域（コントロールゲート）１０３と、トランジスタＱＮ１０のソース・ドレインとなるＮ^＋不純物拡散領域１０４及び１０５と、Ｐウエル１０１の電位を固定するためのコンタクト用のタップ（Ｐ^＋不純物拡散領域）１０６とが形成されており、Ｎウエル１０２内には、トランジスタＱＰ１１のソース・ドレインとなるＰ^＋不純物拡散領域１０７及び１０８が形成されている。

また、Ｐウエル１０１に電位を供給するために、コンタクト用のタップ（Ｐ^＋不純物拡散領域）１１１が形成されており、Ｎウエル１０２に電位を供給するために、コンタクト用のタップ（Ｎ^＋不純物拡散領域）１１２が形成されている。これらの不純物拡散領域は、スルーホールを介してそれぞれの配線に接続される。

図５に示すように、コントロールゲート１０３は、行方向（図中縦方向）を長手方向として形成されており、１行のメモリセルにおいて共通となっている。一方、Ｐ型半導体基板１００上には、ゲート絶縁膜１２０（図６及び図７参照）を介して、複数のメモリセル毎にフローティングゲート１２１が形成されている。

各々のフローティングゲート１２１は、幅Ｗ１でコントロールゲート１０３と容量結合する第１の部分と、幅Ｗ２（Ｗ２＜Ｗ１）で列方向（図中横方向）に延在する第２の部分とを有している。１組のメモリセルにおいて、フローティングゲート１２１の第２の部分は、第１の部分の幅方向中央よりも互いに近接する位置に設けられている。図６及び図７においては、コントロールゲート１０３とフローティングゲート１２１との間に形成される容量を、コンデンサとして表している。

本実施形態においては、図６に示すように、行方向において隣接する２つのメモリセルのフローティングゲート１２１間において、記憶用トランジスタＱＮ１０のソース１０４を分離している。さらに、図５に示すように、２つのメモリセルのフローティングゲート１２１間にタップ１０６を設けることによって、記憶用トランジスタＱＮ１０のソース１０４の近傍におけるＰウエル１０１の電位を接地電位（０Ｖ）に固定するようにしている。これにより、隣接する２つの記憶用トランジスタに２種類の異なるデータを書き込む場合や、隣接する２つの記憶用トランジスタの内の一方が選択され他方が選択されないような場合に、これらの記憶用トランジスタ間の干渉による誤書込みを防止している。

ここで、図５〜図７を参照しながら、不揮発性メモリの動作について説明する。
データの消去を行う際には、例えば、メモリセルアレイに含まれている全てのメモリセルが選択され、記憶用トランジスタＱＮ１０のドレイン１０５がビットラインＢＬ０及びＢＬ１に接続される。ビットラインＢＬ０及びＢＬ１は、０Ｖに固定される。また、図７に示すように、コントロールゲート電圧Ｖ_ＣＧが０Ｖとされ、消去電圧Ｖ_ＥＲ（２０Ｖ）が印加される。

これにより、消去素子として機能するトランジスタＱＰ１１のソース１０７及びドレイン１０８に正の高電圧２０Ｖが印加され、フローティングゲート１２１とトランジスタＱＰ１１のチャネルとの間に高電界が発生するので、トンネル効果によってＦＮ（Fowler-Nordheim）トンネル電流が流れる。即ち、フローティングゲート１２１からゲート絶縁膜１２０を介してトランジスタＱＰ１１のチャネルに向けて電子が移動して、フローティングゲート１２１が正に帯電する。その結果、記憶用トランジスタＱＮ１０のしきい電圧が低下し、これによって記憶内容の消去が行われる。

データの書込みを行う際には、選択されるメモリセルに接続されているワードラインＷＬ及びＷＬバーを介して１組の行選択信号として１０Ｖ及び０Ｖが印加され、選択されるメモリセル６１（図３参照）において、トランジスタＱＰ１２及びＱＮ１２によって構成されるアナログスイッチがオンする。また、１組の列選択信号が供給されることによって、図２に示すいずれかのカラム選択スイッチ６２がオンする。これによって、図６に示す２つのトランジスタＱＮ１０のドレイン１０５が、ビットラインＢＬ０及びＢＬ１を介してプログラムドライバ７１（図１）に接続される。ビットラインＢＬ０及びＢＬ１には、記憶すべきデータ「０」又は「１」に従って、０Ｖ又は１０Ｖが供給される。

例えば、ビットラインＢＬ０に１０Ｖが供給される場合には、選択されたメモリセルのトランジスタＱＮ１０のドレイン１０５に１０Ｖが印加され、一方、ソース１０４は０Ｖとなっている。また、コントロールゲート電圧Ｖ_ＣＧは、１０Ｖとなっている。図６において、トランジスタＱＮ１０のソース１０４からチャネルを介してドレイン１０５に向けて電子が移動することにより大電流が流れ、衝突電離で生じた高エネルギー電子（ホットエレクトロン）がフローティングゲート１２１に注入される。

その結果、フローティングゲート１２１が負に帯電するので、記憶用トランジスタＱＮ１０のしきい電圧が上昇し、これによって情報が記憶される。一方、ビットラインＢＬ０に０Ｖが供給される場合には、選択されたメモリセルのトランジスタＱＮ１０にドレイン電流が流れないので、しきい電圧は、消去状態のまま変化しない。

データの読出しを行う際には、選択されるメモリセルに接続されているワードラインＷＬ及びＷＬバーを介して１組の行選択信号として３Ｖ及び０Ｖが印加され、選択されるメモリセル６１（図３）において、トランジスタＱＰ１２及びＱＮ１２によって構成されるアナログスイッチがオンする。また、１組の列選択信号が供給されることによって、図２に示す該当するカラム選択スイッチ６２がオンする。これによって、図５〜図７に示す２つの記憶用トランジスタＱＮ１０のドレイン１０５が、ビットラインＢＬ０及びＢＬ１を介してセンスアンプ７２（図１）に接続される。ビットラインＢＬ０及びＢＬ１には、書込み動作におけるよりも低い電圧（本実施形態においては、１Ｖ）が供給される。

ビットラインＢＬ０及びＢＬ１に供給された１Ｖは、記憶用トランジスタＱＮ１０のドレイン１０５に印加され、一方、ソース１０４は０Ｖとなっている。また、コントロールゲート電圧Ｖ_ＣＧは、０Ｖとなっている。消去後においては、フローティングゲートが正に帯電しているので、図６において、トランジスタＱＮ１０のドレイン１０５からソース１０４にドレイン電流が流れる。

一方、書込み後においては、フローティングゲートが負に帯電しているので、トランジスタＱＮ１０のドレイン１０５からソース１０４にドレイン電流が流れない。このように、ドレイン電流が流れるか流れないかによって、記憶されている情報の読出しを行うことができる。この情報は、ビットラインＢＬを通して、図１に示すセンスアンプ７２によって読み取られ、データ出力部８２から外部に出力される。

なお、以上の実施形態においては半導体基板内にＰウエルとＮウエルとの両方を形成する場合について説明したが、例えば、Ｐ型半導体基板を用いる場合には、Ｐウエルの形成を省略することができる。また、Ｐ型半導体とＮ型半導体とを逆にして、Ｐチャネルトランジスタの替わりにＮチャネルトランジスタを使用し、Ｎチャネルトランジスタの替わりにＰチャネルトランジスタを使用しても良い。

本発明の一実施形態における不揮発性メモリの構成を示すブロック図。図１に示すメモリセルアレイの内部構造を示すブロック図。図２に示すメモリセルの構成を示す回路図。図２に示すメモリセルアレイにおける記憶用トランジスタの接続を示す図。図３に示すメモリセルのレイアウトを示す平面図。図５のVI−VIにおける断面図。図５のVII−VIIにおける断面図。従来の不揮発性メモリにおける記憶用トランジスタの接続を示す回路図。従来の不揮発性メモリにおける記憶用トランジスタの構造を示す断面図。

符号の説明

１半導体集積回路、１０コントロール回路、２０Ｙプリデコーダ、３０カラムドライバ、４０Ｘプリデコーダ、５０ＷＬデコーダ、６０メモリセルアレイ、６１メモリセル、６２カラム選択スイッチ、７１プログラムドライバ、７２センスアンプ、８１データ入力回路、８２データ出力回路、９０電源切換回路、９１消去電圧出力回路、９２電源電圧選択回路、１００Ｐ型半導体基板、１０１Ｐウエル、１０２Ｎウエル、１０３コントロールゲート、１０４、１０５、１０７、１０８不純物拡散領域、１０６、１１１、１１２タップ、１２０ゲート絶縁膜、１２１フローティングゲート、ＱＰ１１〜ＱＰ１２ＰチャネルＭＯＳトランジスタ、ＱＮ１０〜ＱＮ１２ＮチャネルＭＯＳトランジスタ

Claims

データの消去を電気的に行う不揮発性メモリを内蔵した半導体集積回路であって、
半導体基板と、
前記半導体基板内において第１の方向を長手方向として形成された不純物拡散領域によって構成されるコントロールゲートと、
前記半導体基板上に絶縁膜を介してそれぞれ形成された複数のフローティングゲートであって、各々のフローティングゲートが、第１の幅で前記コントロールゲートと容量結合する第１の部分と、前記第１の幅よりも小さい第２の幅で前記第１の方向に直交する第２の方向に延在する第２の部分とを有し、前記第１の方向において隣接する２つのメモリセルによって構成されるメモリセルの組において前記第２の部分が前記第１の部分の幅方向中央よりも互いに近接する位置に設けられている、前記複数のフローティングゲートと、
各々のフローティングゲートの前記第２の部分の両側において前記半導体基板内に形成された２つの不純物拡散領域によって構成される記憶用トランジスタのソース及びドレインと、
各組のメモリセルの２つのフローティングゲート間において前記半導体基板内に形成されたコンタクト用の不純物拡散領域と、
を具備し、各組のメモリセルの２つのフローティングゲート間において２つの記憶用トランジスタのソースとなる不純物拡散領域が分離されており、該分離された不純物拡散領域と前記コンタクト用の不純物拡散領域とが、接地電位が供給される配線に電気的に接続されている、半導体集積回路。
前記半導体基板内に形成され、各々のフローティングゲートの前記第２の部分と容量結合する消去用の不純物拡散領域をさらに具備する請求項１記載の半導体集積回路。
前記半導体基板内にＰウエル及びＮウエルが形成されており、前記コントロールゲートとなるＮ型不純物拡散領域と、前記記憶用トランジスタのソース及びドレインとなるＮ型不純物拡散領域とが、前記Ｐウエル内に形成されており、前記消去用の不純物拡散領域となるＰ型不純物拡散領域が、前記Ｎウエル内に形成されている、請求項２記載の半導体集積回路。
複数のコントロールゲートが、前記半導体基板内において平行に形成されており、複数列のフローティングゲートが、前記半導体基板上に２次元マトリクス状に形成されている、請求項１〜３のいずれか１項記載の半導体集積回路。