CN107527654B - 非易失性半导体存储装置及其字线的驱动方法 - Google Patents

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Abstract

本发明提供一种非易失性半导体存储装置及其字线的驱动方法。本发明的闪速存储器包括：存储单元阵列，包含多个区块；以及区块选择部(200)，基于行地址信息来选择存储单元阵列的区块。区块选择部(200)包含：区块选择晶体管(230)，连接于区块的各字线；电平移位器(210)，对连接于区块选择晶体管(230)的各栅极的节点(N2)供给电压；升压电路(220)，对节点(N2)的电位进行升压；以及电压供给部，对区块选择晶体管的其中一个端子供给动作电压。节点(N2)在通过来自电压供给部的动作电压来进行第1增压后，通过升压电路(220)来进行第2增压。

Description

非易失性半导体存储装置及其字线的驱动方法
技术领域
本发明涉及一种闪速存储器(flash memory)等非易失性半导体存储装置的字线(word line)驱动方式。
背景技术
在与非(NAND)型或者或非(NOR)型闪速存储器等中，数据的读出、编程(program)、擦除动作时需要高电压。通常，在闪速存储器中，从外部供给低电源电压，将供给的电压通过电荷泵(charge pump)进行升压，利用经升压的电压来生成编程电压或擦除电压。若字线解码器(word line decoder)具备电荷泵，则会因电容器的专有面积而导致字线解码器变大。因此，专利文献1公开了一种省略了电荷泵而减小了布局(layout)面积的字线解码器。该字线解码器通过对用于使字线使能(enable)的字线使能信号进行自增压(self boost)，从而抑制字线驱动电压的下降。
[现有技术文献]
[专利文献]
[专利文献1]日本专利特开2002-197882号公报
[发明所要解决的问题]
闪速存储器中的读出或编程通常是以页面(page)为单位来进行。字线选择电路通过对行地址进行解码，从而从存储单元阵列中选择区块，并选择所选择的区块内的字线。图1表示字线选择电路的区块选择动作。经电荷泵电路10升压的电压Vpp被供给至电平移位器(level shifter)20，电平移位器20响应行地址的解码结果即区块选择信号BLKSEL而输出一输出信号BDRV。电平移位器20的输出信号BDRV被共连接至区块选择晶体管30的栅极(gate)，区块选择晶体管30响应输出信号BDRV，将从电压供给部40供给的电压供给至选择区块50的各字线WL0～WL31、选择栅极线SGD、SGS。
例如，在进行编程动作时，电压供给部40对选择区块的各字线供给中间电压(例如10V)，继而对选择字线供给编程电压(例如25V)，对非选择字线供给中间电压(例如10V)，对选择栅极线SGD供给驱动电压(例如Vcc电压或5V等)，对选择栅极线SGS供给0V。而且，通过页面缓冲器(pagebuffer)/读出电路，将与数据“0”或“1”相应的电位供给至位线GBL。另一方面，电平移位器20必须考虑到区块选择晶体管30的阈值量的电压下降及区块选择晶体管30导通时的来自源极(source)的背栅(back gate)偏压效果，而供给使输出信号BDRV的电压为高于编程电压的电压(例如31V)的输出信号BDRV，以免编程电压下降。因此，电荷泵电路10必须生成至少31V的升压电压Vpp。
为了通过电荷泵电路10来生成高电压(例如31V)，必须增加电荷泵的级数。尤其，若对存储器芯片供给的外部电源为低电压，则级数亦要相应地增加。但是，若电荷泵电路10的级数增加，则升压效率会下降，因此会产生功耗变大的问题和电荷泵电路10的占用面积变大的问题。
发明内容
本发明的目的在于，解决此种以往的问题，提供一种实现省空间化、省电力化的非易失性半导体存储装置。
[解决问题的手段]
本发明的非易失性半导体存储装置包括：存储单元阵列，包含多个区块；以及区块选择部件，基于行地址信息来选择所述存储单元阵列的区块，所述区块选择部件包含：多个选择晶体管，连接于区块的各字线；第1电路，对连接于所述多个选择晶体管的各栅极的连接节点进行充电；第2电路，连接于第1电路，对所述连接节点的电压进行升压；以及供给部件，对所述多个选择晶体管的其中一个端子供给动作电压，所述连接节点通过由所述供给部件所供给的动作电压来进行第1增压后，通过第2电路来进行第2增压。
优选的是，第2电路包含连接于所述连接节点的电容器，第2电路将从第1电路输出的电压供给至所述电容器。优选的是，第2电路包含与第1电路之间所连接的第1晶体管，当第1晶体管被设为导通状态时，从第1电路输出的电压经由第1晶体管而供给至所述电容器。优选的是，第2电路包含与第1电路之间所连接的第2晶体管，当第2晶体管被设为导通状态时，从第1电路输出的电压经由第2晶体管而被充电至所述连接节点。优选的是，第1电路包含电平移位器，所述电平移位器基于从电荷泵电路供给的高电压来输出第1电压。优选的是，所述存储单元阵列包含m行×n列的区块(m、n为2以上的整数)，所述第1电路由一个行的区块所共用。优选的是，所述多个区块各自包含第2电路。优选的是，进行第1增压时的所述动作电压是用于使与非串能够导通的中间电压。优选的是，所述供给部件在所述中间电压的供给后对选择字线供给编程电压，编程电压是经由进行第2增压的选择晶体管而供给至选择字线。
本发明的非易失性半导体存储装置中的字线的驱动方法包括下述步骤：响应行地址信息，将第1电压充电至用于选择存储单元阵列的区块的多个区块选择晶体管的各栅极，通过对所述多个区块选择晶体管的其中一个端子供给各字线所要求的动作电压，从而将所述各栅极的第1电压升压至第2电压，通过对连接于所述各栅极的电容器供给电压，从而经由所述电容器来将第2电压升压至第3电压。
优选的是，对所述电容器供给的电压为所述第1电压。优选的是，所述动作电压为用于使与非串能够导通的中间电压。优选的是，第1电压是通过从电荷泵电路供给高电压的电平移位器进行充电，从第2电压向第3电压的升压是通过利用从所述电平移位器输出的电压的升压电路来进行。
[发明的效果]
根据本发明，使连接于字线的选择晶体管的栅极电压以两阶段来升压，因此能够降低对选择晶体管的栅极进行充电的电压。其结果，能够使通过电荷泵等升压电路而生成的高电压比以往小，从而能够实现升压电路的专有面积及功耗的削减。
附图说明
图1是对以往的字线选择电路的动作进行说明的图。
图2是表示本发明的第1实施例的闪速存储器的结构的图。
图3是表示本发明的第1实施例的存储单元阵列的与非串的结构的电路图。
图4是表示本发明的第1实施例的字线选择电路的结构的图。
图5是对本发明的第1实施例的字线选择电路的动作进行说明的波形图。
图6是表示本发明的第1实施例的存储单元阵列的区块与区块选择部的关系的布局图。
图7是表示本发明的第2实施例的存储单元阵列的区块与电平移位器的关系的布局图。
图8是对本发明的第2实施例的所选择的区块的字线的驱动方法进行说明的图。
附图标记说明
10：电荷泵电路
20、210、210_0～210_127：电平移位器
30：区块选择晶体管
40、300：电压供给部
50：选择区块
100：闪速存储器
110：存储单元阵列
120：输入/输出缓冲器
130：地址寄存器
140：控制部
150：字线选择电路
160：页面缓冲器/读出电路
170：列选择电路
180：内部电压产生电路
200、200_0～200_1023：区块选择部
220、220_0、220_7：升压电路
230、230_0、230_7：区块选择晶体管
Ax：行地址信息
Ay：列地址信息
BDRV：输出信号
BLK(0)、BLK(1)、…、BLK(m-1)：存储区块
BLKSEL：区块选择信号
bst、N1、N2、N3、N4：节点
C1、C2：电容耦合
Cb：电容器
GBL0、GBL1、GBLn-1、GBLn：位线
G_SGD、G_WL31～G_WL0、G_SGS：全局信号线
MC0～MC31：存储单元
NU：与非串单元
PASSVOLT、PASSVOUT：电压
PSV、Vpp：高电压
Q1、Q2、Q3、Q4：晶体管
SGD、SGS：选择栅极线
SL：共用的源极线
t1～t8：时刻
TD、TS：选择晶体管
Vers：擦除电压
Vpass：通过电压
Vpgm：写入电压(编程电压)
Vread：读出通过电压
Vth：阈值
WL、WL0～WL31：字线
XB、/XB、XB0～XB7：局部增压信号
XT、/XT、XT0～XT7：局部箝位信号
具体实施方式
以下，参照附图来详细说明本发明的实施方式。优选形态中，本发明是在闪速存储器中实施。
[实施例]
图2表示本发明的第1实施例的闪速存储器的结构。如该图2所示，闪速存储器100包括：存储单元阵列110，呈矩阵状地排列有多个存储单元；输入/输出缓冲器120，连接于外部输入/输出端子I/O，保持输入/输出数据；地址寄存器(address register)130，接收来自输入/输出缓冲器120的地址数据(address data)；控制部140，接收来自输入/输出缓冲器120的命令数据或来自外部的控制信号，控制各部；字线选择电路150，从地址寄存器130接收行地址信息Ax，并基于行地址信息Ax的解码结果来进行区块的选择及字线的选择等；页面缓冲器/读出电路160，保持从由字线选择电路150所选择的页面读出的数据，或者保持对所选择的页面的写入数据；列选择电路170，从地址寄存器130接收列地址信息Ay，基于列地址信息Ay的解码结果来进行页面缓冲器/读出电路160内的数据的选择等；以及内部电压产生电路180，生成数据的读出、编程及擦除等所需的各种电压(写入电压Vpgm、通过(pass)电压Vpass、读出通过电压Vread、擦除电压Vers等)。
存储单元阵列110具有沿列方向配置的m个存储区块BLK(0)、BLK(1)、…、BLK(m-1)。靠近区块BLK(0)而配置有页面缓冲器/读出电路160。在1个存储区块中，例如图3所示，形成有多个将多个存储单元串联连接的与非串单元NU，在1个存储区块内，沿行方向排列有n+1个与非串单元NU。与非串单元NU包含：串联连接的多个存储单元MCi(i＝0、1、…、31)、与其中一个端部的存储单元MC31的漏极(drain)侧连接的位线侧选择晶体管TD、及与另一个端部的存储单元MC0的源极侧连接的源极线侧选择晶体管TS，位线侧选择晶体管TD的漏极连接于对应的1条位线GBL，选择晶体管TS的源极连接于共用的源极线SL。图3表示了典型的单元，但单元也可为在与非串内包含1个或多个虚设单元(dummy cell)者，还可为三维结构。
存储单元典型的是具有金属氧化物半导体(Metal Oxide Semiconductor，MOS)结构，该MOS结构包含：作为N型扩散区域的源极/漏极，形成于P阱内；穿隧(tunneling)氧化膜，形成于源极/漏极间的沟道(channel)上；浮动栅极(floating gate)(电荷蓄积层)，形成于穿隧氧化膜上；以及控制栅极，经由介电质膜而形成于浮动栅极上。存储单元既可为存储一个位(二值数据)的单层单元(Single Level Cell，SLC)型，也可为存储多个位的多层单元(Multi Level Cell，MLC)型。
存储单元MCi的控制栅极连接于字线WLi，选择晶体管TD、TS的栅极连接于与字线WL平行的选择栅极线SGD、SGS。字线选择电路150在基于行地址信息Ax来选择区块时，对应于读出动作、编程动作、擦除动作等，经由区块的选择栅极线SGS、SGD来选择性地驱动选择晶体管TD、TS，且经由字线WL0～WL31来选择性地驱动选择字线、非选择字线。
在闪速存储器100中，在读出动作时，对位线施加某正电压，对选择字线施加某电压(例如0V)，对非选择字线施加通过电压Vpass(例如4.5V)，对选择栅极线SGD、SGS施加正电压(例如4.5V)，使位线侧选择晶体管TD、源极线侧选择晶体管TS导通，对共用源极线施加0V。在编程(写入)动作时，对选择字线施加高电压的编程电压Vpgm(15V～25V)，对非选择字线施加中间电位(例如10V)，使位线侧选择晶体管TD导通，使源极线侧选择晶体管TS断开，将与数据“0”或“1”相应的电位供给至位线GBL。在擦除动作时，对区块内的选择字线施加0V，对P阱施加高电压(例如20V)，将浮动栅极的电子抽出至基板，由此以区块为单位来擦除数据。
接下来，参照图4来说明本实施例的字线选择电路150的详细情况。字线选择电路150包含对存储单元阵列110的区块进行选择的区块选择部200。区块选择部200基于行地址信息Ax的解码结果来选择区块，对所选择的区块的字线进行驱动。第1实施例中，对1个区块准备1个区块选择部200。例如，当存储单元阵列110沿列方向具有1028个区块时，则准备1028个区块选择部200。
区块选择部200包含电平移位器210，电平移位器210输入经电荷泵电路升压的高电压Vpp，并根据区块选择信号BLKSEL来将电压PSV输出至节点N1。即，电平移位器210响应行地址的解码结果即区块选择信号BLKSEL，当区块选择信号BLKSEL为H电平时，输出电压PSV，当区块选择信号BLKSEL为L电平时，不输出电压PSV。而且，对于电平移位器210，从未图示的电荷泵电路供给高电压Vpp，但优选的是，本实施例的电荷泵电路例如将25V的高电压Vpp供给至电平移位器210，该高电压Vpp小于以往的图1所示的电荷泵电路10的高电压Vpp(例如31V)。
区块选择部200还包含升压电路220，该升压电路220用于对连接于区块选择晶体管230的栅极的节点N2的电压PASSVOLT进行升压。升压电路220包含高耐压的NMOS的四个晶体管Q1、Q2、Q3、Q4以及增压用的电容器Cb。晶体管Q1连接于与电平移位器210连接的节点N1与节点N2之间，对于其栅极，供给局部箝位(local clamp)信号XT。晶体管Q2连接于节点N2与GND之间，对于其栅极，供给局部箝位信号XT的反相信号(/XT)。当晶体管Q1导通、晶体管Q2断开时，经由晶体管Q1而将节点N1的高电压PSV充电至节点N2。另一方面，当晶体管Q1断开、晶体管Q2导通时，节点N2的电荷经由晶体管Q2而放电至GND。
晶体管Q3连接于节点N1与节点bst之间，对于其栅极，供给局部增压信号XB。晶体管Q4连接于节点bst与GND之间，对于其栅极，供给使局部增压信号XB反相的信号(/XB)。当晶体管Q3导通、晶体管Q4断开时，对于节点bst施加节点N1的高电压PSV。另一方面，当晶体管Q3断开、晶体管Q4导通时，节点bst的电荷经由晶体管Q4而放电至GND。电容器Cb连接于节点bst与节点N2之间，使节点bst与节点N2电容耦合。电容器Cb的大小是根据通过节点N2来驱动的区块选择晶体管的负载、所需的电压等来适当选择。
升压电路220优选的是在选择字线的驱动要求高电压的情况下进行动作。例如，在编程动作时，选择性地驱动局部箝位信号XT、/XT及局部增压信号XB、/XB，利用电容器Cb来对节点N2的电压PASSVOLT进行升压，以免由区块选择晶体管230供给至选择字线的动作电压下降。优选的是，在局部箝位信号XT、/XT及局部增压信号XB、/XB被驱动为H电平时，它们的电压电平可为与电压PSV相同的电平。
升压电路220的节点N2连接于区块选择晶体管230的栅极。图4中仅例示了1个区块选择晶体管230，但实际上，如图1所示，区块选择晶体管的其中一个端子(源极电极)经由节点N3而分别连接于区块内的与非串的字线WL0～WL31、选择栅极线SGD、SGS。而且，区块选择晶体管230的另一个端子(漏极电极)经由节点N4而连接于供给编程、读出、擦除等的动作电压的电压供给部(参照图1)。这些区块选择晶体管230包含高耐压的NMOS晶体管。
接下来，参照图5来说明本实施例的区块选择部200的动作。在时刻t1，局部箝位信号XT处于L电平，/XT处于H电平，晶体管Q1成为断开状态，晶体管Q2成为导通状态，节点N2处于经由晶体管Q2而电连接于GND的状态。而且，局部增压信号XB处于L电平，/XB处于H电平，晶体管Q3成为断开状态，晶体管Q4成为导通状态，节点bst处于电连接于GND电平的状态。
在时刻t2，区块选择部200将局部箝位信号XT驱动为H电平，将/XT驱动为L电平。由此，晶体管Q1成为导通状态，晶体管Q2成为断开状态，节点N2从GND被阻断。
在时刻t3，区块选择信号BLKSEL迁移至H电平。响应于此，电平移位器210基于来自电荷泵电路的高电压Vpp，对节点N1输出电压PSV(例如，25V)。由于晶体管Q1为导通状态，因此节点N2通过电压PSV而受到充电，电压PASSVOLT成为PSV-Vth电平(Vth为晶体管Q1的阈值)。这样，对区块选择晶体管230的各栅极供给电压PASSVOLT，区块选择晶体管230成为导通状态，进行区块的选择。另外，时刻t3的动作也可先于时刻t2的动作。
在时刻t4，电压供给部对于选择区块的所有字线，将中间电压(例如10V)经由节点N4而供给至区块选择晶体管230。此时，在被供给有中间电压的所有的区块选择晶体管230中，借助栅极/漏极间的电容耦合C1，电压PASSVOLT进行自增压。进而，当区块选择晶体管230导通时，借助栅极/源极间的电容耦合C2，电压PASSVOLT进一步进行自增压。通过所有的区块选择晶体管230进行自增压，从而对选择区块的所有字线供给电压下降受到抑制的中间电压。
在时刻t5，区块选择部200将局部增压信号XB驱动为H电平，将/XB驱动为L电平。由此，晶体管Q3导通，晶体管Q4断开，节点N1的电压PSV经由晶体管Q3而施加至节点bst。节点bst从GND电平上升至PSV-Vth电平为止(Vth为晶体管Q3的阈值)。通过电容器Cb的其中一个电极即节点bst的电压上升，从而电容器Cb的另一个电极即节点N2的电压PASSVOLT通过电容器Cb的电容耦合而升压。因而，经自增压的区块选择晶体管230的栅极电压PASSVOLT进一步被升压(例如31V)。
接下来，在时刻t6，电压供给部对选择字线供给编程电压(例如25V)。此时，区块选择晶体管230的栅极电压PASSVOLT已被高高地升压至编程电压以上，因此编程电压由区块选择晶体管230不会电压下降地施加至选择字线。
接下来，在时刻t7，停止从电压供给部供给编程电压(选择字线)及中间电压(非选择字线)，电压PASSVOLT的电位逐渐下降，在时刻t8，区块选择信号BLKSEL、局部箝位信号XT、局部增压信号XB被驱动为L电平。
如此，根据本实施例，使对区块选择晶体管230的栅极施加的电压PASSVOLT以两阶段来升压，因此无须追加电荷泵电路的级数，便可产生目标电压PASSVOLT(选择字线电压+区块选择晶体管的Vt+背栅偏压＜PASSVOLT)。因此，与以往的电荷泵电路相比，能够减少级数，布局面积与电流消耗也能够削减。
而且，本实施例中，通过使晶体管Q1介隔在节点N1与节点N2之间，从而晶体管Q1的源极为电压PSV，栅极为XT(XT＝PSV)，由于源极与栅极为同电位，因此晶体管Q1成为截止(cut off)状态，即使电压PASSVOLT进一步升压，该电压也不会经由晶体管Q1泄漏(leak)而被箝位。
所述实施例中，通过将电压PSV一次充电至节点bst，从而进行电压PASSVOLT的升压，但并不限于此，也可通过多次的充电来断续地使电压PASSVOLT升压。此时，通过局部增压信号XB、/XB来供给多个脉冲，从而使晶体管Q3、Q4多次开关而反复节点bst的充放电(GND、PSV-Vth、GND、PSV-Vth)，由此来多次反复电压PASSVOUT的升压，从而能够获得更大的增压电压。进而，通过此种多次升压，即使在长时间的动作中因电容器Cb的泄漏而导致升压电压下降，也能够再次充电。
进而，也可对电压PASSVOLT进行监控，对电压PASSVOLT与所需的目标电压进行比较，并基于该比较结果来将局部增压信号XB、/XB施加至晶体管Q3、Q4而进行升压。即，若电压PASSVOLT小于目标电压，则可通过局部增压信号XB、/XB来进行升压，若为目标电压以上，则也可不进行升压。
而且，连接于节点N2的电容器Cb优选的是可由MOS电容器所形成。若因电容器Cb而导致升压电路220的寄生电容变大，则可能成为高速动作的障碍，因此，例如也可在电容器Cb与节点N2之间连接二极管或晶体管(在升压时导通)，以免从节点N2侧看到电容器Cb的容量。
进而，所述实施例中，晶体管Q4的源极连接于GND，但若源极为GND电平，则晶体管Q4的泄漏将变大，因此也可在晶体管Q4与GND之间连接反相器(inverter)，对反相器的输入端供给局部增压信号/XB，或者将晶体管Q4的源极连接于Vcc等电压或局部增压信号XB。此时，后者(直接连接局部增压信号XB)能够获得更大的效果。这对于晶体管Q2也同样，也可在晶体管Q2与GND之间连接反相器，对反相器的输入端供给局部箝位信号/XT，或者将晶体管Q2的源极连接于Vcc等电压或局部箝位信号XT。
接下来，对本发明的第2实施例进行说明。图4所示的区块选择部200可对应于存储单元阵列的各区块的每个区块而配置。例如，如图6所示，当沿列方向配置有1024个区块_0～区块_1023时，则沿列方向配置1024个区块选择部200_0～200_1023。当采用此种布局时，区块选择部200如图4所示般包含电平移位器210，因此将配置1024个电平移位器210。
电平移位器210对应于Vcc电压电平的区块选择信号BLKSEL而输出从电荷泵电路输出的高电压Vpp，因此为了缓和两者的电位差，使用高耐压、低阈值的耗尽型(depletiontype)的NMOS晶体管。该耗尽晶体管需要长的沟道长度，因而需要大面积。如图6所示，若配置1024个电平移位器，则其占用面积变大，可能成为存储器芯片小型化的障碍。因此，第2实施例中，可由若干个区块来共用区块选择部。
图7是表示本发明的第2实施例的区块选择部的配置例的图。如该图7所示，当区块有1024个时，将区块配置成水平方向8×垂直方向128，1个电平移位器由水平方向的8个区块所共用。即，由电平移位器210_0～210_127中的任一个来对所选择的水平方向的8个区块供给电压PSV。而且，水平方向的8个区块中的任一个的选择是通过对8个局部箝位信号XT0～XT7(/XT0～/XT7)与8个局部增压信号XB0～XB7(/XB0～/XB7)进行解码来进行。例如，若选择局部箝位信号XT0、局部增压信号XB0，则选择区块0，若选择局部箝位信号XT5、局部增压信号XB5，则选择水平方向的8个区块中的区块5。
图8表示用于选择沿水平方向配置的8个区块的区块选择部的详细情况。由8个区块所共用的1个电平移位器210在基于行地址信息来选择该水平方向的8个区块时，响应H电平的区块选择信号BLKSEL而将电压PSV共同输出至各区块的升压电路220_7～220_0。升压电路220_7～220_0如上所述，通过对应的局部箝位信号XT及局部增压信号XB来选择性地动作。而且，升压电路220_7～220_0的输出电压PASSVOLT被分别输出至对应的区块选择晶体管230_7～230_0。电压供给部300对各区块选择晶体管230_7～230_0个别地输出全局(global)信号线G_SGD、G_WL31～G_WL0、G_SGS。即，应留意的是，电压供给部300输出与8个区块数相应的全局信号线(本例中为8×G_SGD、8×G_WL31～8×G_WL0、8×G_SGS)。
例如，假设选择电平移位器210_1，并对该水平方向的区块_0进行编程。局部箝位信号XT0迁移至H电平，升压电路220_0成为导通状态，电平移位器210响应区块选择信号BLKSEL而将电压PSV输出至升压电路220_7～220_0。由于升压电路220_0的晶体管Q1导通，因此电压PSV被导入升压电路220_0内，电压PASSVOUT通过电压PSV而预充电至PSV-Vth。另一方面，升压电路220_7～220_1的晶体管Q1断开，因此电压PSV不被导入升压电路内。
接下来，电压供给部300对全局字线G_WL供给所要求的动作电压。即，电压供给部300对选择字线供给编程电压，对非选择字线供给中间电压。此时，升压电路220_0的节点N2的电压PASSVOLT已被充电至PSV-Vth，区块选择晶体管230_0的栅极通过供给编程电压而自增压，利用该经升压的栅极电压，区块选择晶体管230_0导通。另一方面，升压电路220_7～220_1的电压PASSVOLT为0V，因此这些区块选择晶体管230_7～230_1断开。
随后，当局部增压信号XB0被设为有效(assert)时，升压电路220_0的节点bst从GND电平上升至PSV-Vth电平，节点N2经由电容器Cb而升压。即，电压PASSVOLT在两阶段的增压后，升压至动作电压+Vth+背栅偏压以上。
这样，本实施例中，即便在使用耗尽型的面积大的电平移位器的情况下，只要对水平方向的区块分别配置少数元件(device)(4晶体管Q1、Q2、Q3、Q4及电容器Cb)，便能够在多个水平方向的区块中共用电平移位器，从而能削减电平移位器的占用面积。图6的结构中，为了对1024个水平区块进行解码，需要电平移位器×1024。在如本实施例般由8个水平区块共用的情况下，为了对1024水平区块进行解码，需要电平移位器×128(单元区块选择)+16(XT/XB解码器)＝144。由此，能够实现X解码器占用面积的大幅削减。
本实施例中，共用来自电平移位器的PSV电压的升压电路数的增加在局部箝位信号XT被设为有效时，以在所选择的水平区块内抑制节点N1与节点N2间的电荷共用的方式发挥作用。而且，也可将被施加局部增压信号/XB的晶体管Q4的源极电压由Vss取代为局部增压信号XB，以抑制从节点bst的泄漏。非选择状态的晶体管Q2、Q4可对栅极电压使用Vcc，而从XT、XB解码器的形成变得容易。最高的PASSVOLT电压通过接点(junction)BV而受到箝位，从而自动保护BVox。
所述实施例中，展示了1个区块选择部由水平方向的8个区块来共用的示例，但这只是一例，1个区块选择部也可由水平方向的多个区块来共用。
如上所述，对本发明的优选实施方式进行了详述，但本发明并不限定于特定的实施方式，在权利要求书所记载的本发明的主旨的范围内，能够进行各种变形、变更。

Claims (10)

1.一种非易失性半导体存储装置，其特征在于，包括：
存储单元阵列，包含多个区块；以及
区块选择部件，基于行地址信息来选择所述存储单元阵列的区块，
所述区块选择部件包含：
多个选择晶体管，连接于区块的各字线；
第1电路，对连接于所述多个选择晶体管的各栅极的连接节点进行充电，使所述多个选择晶体管导通；
第2电路，连接于所述第1电路，对所述连接节点的电压进行升压；以及
供给部件，对所述多个选择晶体管的其中一个端子供给动作电压，
所述连接节点通过由所述供给部件所供给的所述动作电压来进行第1增压后，通过所述第2电路来进行第2增压，
其中在所述多个选择晶体管导通后，且在所述第1增压的期间，所述供给部件供给所述动作电压至所述多个选择晶体管，借助所述多个选择晶体管的所述栅极与漏极间的电容耦合使所述连接节点的电压进行自增压，当所述多个选择晶体管导通时，借助所述多个选择晶体管的所述栅极与源极间的电容耦合使所述连接节点的电压进一步进行自增压，
其中所述第2电路包含连接于所述连接节点的电容器，
其中当所述多个选择晶体管导通后，所述第2电路将从所述第1电路输出的电压供给至所述电容器来进行第2增压，
其中进行所述第1增压时的所述动作电压是用于使与非串能够导通的中间电压。
2.根据权利要求1所述的非易失性半导体存储装置，其特征在于，
所述第2电路包含与所述第1电路之间所连接的第1晶体管，当所述第1晶体管被设为导通状态时，从所述第1电路输出的电压经由所述第1晶体管而供给至所述电容器的其中一个电极。
3.根据权利要求2所述的非易失性半导体存储装置，其特征在于，
通过多次进行切换所述第1晶体管的导通/断开，从而多次反复进行所述电容器的其中一个电极的充放电，由此来多次进行所述连接节点的升压。
4.根据权利要求1至3中任一项所述的非易失性半导体存储装置，其特征在于，
所述第2电路包含与所述第1电路之间所连接的第2晶体管，当所述第2晶体管被设为导通状态时，从所述第1电路输出的电压经由所述第2晶体管而被充电至所述连接节点。
5.根据权利要求1至3中任一项所述的非易失性半导体存储装置，其特征在于，
所述第1电路包含电平移位器，所述电平移位器基于从电荷泵电路供给的高电压来输出第1电压。
6.根据权利要求1至3中任一项所述的非易失性半导体存储装置，其特征在于，
所述存储单元阵列包含m行×n列的区块，m、n为2以上的整数，所述第1电路由一个行的区块所共用。
7.根据权利要求1至3中任一项所述的非易失性半导体存储装置，其特征在于，
所述多个区块各自包含所述第2电路。
8.根据权利要求1至3中任一项所述的非易失性半导体存储装置，其特征在于，
所述供给部件在所述中间电压的供给后对选择字线供给编程电压，所述编程电压是经由进行所述第2增压的选择晶体管而供给至选择字线。
9.一种非易失性半导体存储装置的字线的驱动方法，其特征在于，包括下述步骤：
响应行地址信息，将第1电压充电至用于选择存储单元阵列的区块的多个区块选择晶体管的各栅极，
通过对所述多个区块选择晶体管的其中一个端子供给各字线所要求的动作电压，从而将所述各栅极的所述第1电压升压至第2电压，使所述多个区块选择晶体管导通，
当所述多个区块选择晶体管导通后，通过对连接于所述各栅极的电容器供给电压，从而经由所述电容器来将所述第2电压升压至第3电压，
其中在所述多个区块选择晶体管导通后，且在所述第1电压升压至所述第2电压的期间，供给所述动作电压至所述多个区块选择晶体管，借助所述多个区块选择晶体管的所述各栅极与各漏极间的电容耦合使所述所述各栅极的电压进行自增压，借助所述多个区块选择晶体管的所述栅极与各源极间的电容耦合使所述所述各栅极的电压进一步进行自增压，
其中对所述电容器供给的电压为所述第1电压，所述动作电压为用于使与非串能够导通的中间电压。
10.根据权利要求9所述的字线的驱动方法，其中
所述第1电压是通过从电荷泵电路供给高电压的电平移位器进行充电，
从所述第2电压向所述第3电压的升压是通过利用从所述电平移位器输出的电压的升压电路来进行。
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