KR102103544B1 - 고전압 스위치 및 그것을 포함하는 불휘발성 메모리 장치 - Google Patents

고전압 스위치 및 그것을 포함하는 불휘발성 메모리 장치 Download PDF

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Abstract

본 발명의 실시 예에 따른 외부로부터 제 1 구동 전압과 제 2 구동 전압을 제공받는 불휘발성 반도체 메모리 장치의 고전압 스위치는, 상기 제 2 구동 전압을 피드백되는 출력 신호에 응답하여 스위칭하는 공핍 모드 엔모스 트랜지스터, 입력 신호를 접지 전압 또는 상기 제 1 구동 전압의 레벨로 반전시키는 적어도 하나의 인버터, 그리고 상기 적어도 하나의 인버터의 출력에 응답하여, 상기 공핍 모드 엔모스 트랜지스터로부터 일단으로 제공되는 상기 제 2 구동 전압을 타단의 상기 출력 신호로 전달하는 피모스 트랜지스터를 포함하되, 상기 적어도 하나의 인버터의 출력은 상기 피모스 트랜지스터의 게이트로 전달된다.

Description

고전압 스위치 및 그것을 포함하는 불휘발성 메모리 장치{HIGH VOLTAGE SWITCH AND NONVOLATILE MEMORY DEVICE COMPRISING THE SAME}
본 발명은 반도체 장치에 관한 것으로, 좀 더 구체적으로는 고전압 스위치 및 그것을 포함하는 불휘발성 메모리 장치에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치(Volatile semiconductor memory device)와 불휘발성 반도체 메모리 장치(Non-volatile semiconductor memory device)로 구분될 수 있다. 휘발성 반도체 메모리 장치는 읽고 쓰는 속도가 빠르지만 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 반면에, 불휘발성 반도체 메모리 장치는 전원 공급이 중단되더라도 그 내용을 보존한다. 그러므로 불휘발성 반도체 메모리 장치는 전원이 공급되었는지의 여부에 관계없이 보존되어야 할 내용을 저장하는 데 쓰인다.
불휘발성 메모리 장치의 대표적인 예로 플래시 메모리 장치가 있다. 플래시 메모리 장치는 컴퓨터, 휴대폰, 스마트폰, PDA, 디지털카메라, 캠코더, 보이스 리코더, MP3 플레이어, 개인용 휴대 단말기(PDA), 휴대용 컴퓨터(Handheld PC), 게임기, 팩스, 스캐너, 프린터 등과 같은 정보기기들의 음성 및 영상 데이터 저장 매체로서 널리 사용되고 있다. 최근, 스마트폰과 같은 모바일 장치들에 탑재하기 위하여 불휘발성 메모리 장치의 고용량, 고속 입출력, 저전력화 기술들이 활발하게 연구되고 있다.
한편, 플래시 메모리 장치의 경우, 공급되는 전원 전압(VDD)보다 더 높은 고전압(Vpp)을 외부로부터 제공받아 사용한다. 메모리 셀의 프로그램이나 소거 동작시에는 20V 정도의 고전압이 사용된다. 그리고 이러한 고전압을 제어하기 위한 고전압 스위치에는 외부에서 제공되는 고전압(Vpp)이 제공된다. 하지만, 외부의 요인으로 인하여 외부에서 제공되는 고전압(Vpp)의 레벨이 기준치 이하로 낮아질 수 있다. 이러한 경우에는 전원 전압(VDD)과 외부 고전압(Vpp) 사이에 누설 전류 경로가 발생할 수 있다. 본 발명에서는 누설 전류 경로가 제거되는 고전압 스위치가 제안될 것이다.
본 발명의 목적은 누설 전류의 차단이 가능한 고속 및 저전력 특성을 갖는 고전압 스위치 및 그것을 포함하는 불휘발성 메모리 장치를 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명의 실시 예에 따른 외부로부터 제 1 구동 전압과 제 2 구동 전압을 제공받는 불휘발성 반도체 메모리 장치의 고전압 스위치는, 상기 제 2 구동 전압을 피드백되는 출력 신호에 응답하여 스위칭하는 공핍 모드 엔모스 트랜지스터, 입력 신호를 접지 전압 또는 상기 제 1 구동 전압의 레벨로 반전시키는 적어도 하나의 인버터, 그리고 상기 적어도 하나의 인버터의 출력에 응답하여, 상기 공핍 모드 엔모스 트랜지스터로부터 일단으로 제공되는 상기 제 2 구동 전압을 타단의 상기 출력 신호로 전달하는 피모스 트랜지스터를 포함하되, 상기 적어도 하나의 인버터의 출력은 상기 피모스 트랜지스터의 게이트로 전달된다.
상기 목적을 달성하기 위한 본 발명의 실시 예에 따른 불휘발성 메모리 장치는, 워드 라인과 비트 라인에 연결되는 메모리 셀들을 포함하는 셀 어레이, 제 1 고전압을 상기 워드 라인으로 전달하는 패스 트랜지스터, 그리고 입력 신호의 레벨을 외부에서 제공되는 제 2 고전압으로 승압하여 상기 패스 트랜지스터의 게이트로 제공하는 고전압 스위치를 포함하되, 상기 고전압 스위치는, 상기 입력 신호를 접지 전압 또는 상기 제 2 고전압의 레벨로 풀업 또는 풀다운 시키는 적어도 하나의 인버터; 상기 적어도 하나의 인버터의 출력을 게이트 단으로 제공받아, 소스 단으로 제공되는 상기 제 2 고전압을 드레인 단으로 전달하는 피모스 트랜지스터, 그리고 상기 드레인 단으로 전달되는 출력 신호에 응답하여 상기 제 2 고전압을 상기 피모스 트랜지스터의 소스 단으로 전달하는 적어도 하나의 공핍 모드 엔모스 트랜지스터를 포함한다.
본 발명에 따르면, 외부 고전압의 레벨 변동 시에도 안정된 동작을 수행하는 고전압 스위치가 제공된다. 따라서, 외부 고전압의 레벨 변동을 검출할 필요없이 간단한 구조의 고전압 스위치를 통해서 높은 안정성 및 저전력 특성을 갖는 불휘발성 메모리 장치를 제공할 수 있다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 2는 도 1의 행 디코더의 구조를 보여주는 회로도이다.
도 3은 본 발명의 실시 예에 따른 고전압 스위치를 보여주는 회로도이다.
도 4는 도 3에 도시된 인버터의 구조를 보여주는 회로도이다.
도 5는 도 3의 동작을 보여주는 타이밍도이다.
도 6은 본 발명의 누설 전류 경로의 차단 효과를 보여주는 블록도이다.
도 7은 본 발명의 다른 실시 예에 따른 고전압 스위치를 보여주는 회로도이다.
도 8은 본 발명의 또 다른 실시 예에 따른 고전압 스위치를 보여주는 회로도이다.
도 9는 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브를 보여주는 블록도이다.
도 10은 본 발명의 실시 예에 따른 메모리 카드 시스템을 보여주는 블록도이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다. 동일한 구성 요소들은 동일한 참조번호를 이용하여 인용될 것이다. 유사한 구성 요소들은 유사한 참조번호들을 이용하여 인용될 것이다. 아래에서 설명될 본 발명에 따른 플래시 메모리 장치의 회로 구성과, 그것에 의해 수행되는 읽기 동작은 예를 들어 설명한 것에 불과하며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능하다.
더불어, 본 발명의 특징 및 기능을 설명하기 위한 불휘발성 저장 매체로서 플래시 메모리 장치를 한 예로서 사용할 것이다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 예를 들면, 본 발명의 기술은 PRAM, MRAM, ReRAM, FRAM, NOR 플래시 메모리 등에도 사용될 수 있다. 뿐만 아니라, 외부에서 고전압을 제공받는 반도체 장치들에 본 발명의 기술이 적용될 수 있다.
본 발명은 다른 실시 예들을 통해 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다. 이하, 본 발명에 따른 실시 예를 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)를 보여주는 블록도이다. 도 1을 참조하면, 불휘발성 메모리 장치(100)는 셀 어레이(110), 행 디코더(120), 페이지 버퍼(130), 입출력 버퍼(140), 제어 로직(150), 그리고 전압 발생기(160)를 포함한다.
셀 어레이(110)는 워드 라인들(WL<0>~WL<n-1>) 또는 선택 라인들(SSL, GSL)을 통해 행 디코더(120)에 연결된다. 셀 어레이(110)는 비트 라인들(BL)을 통해서 페이지 버퍼(130)에 연결된다. 셀 어레이(110)는 복수의 낸드형 셀 스트링들(NAND Cell Strings)을 포함한다. 각각의 셀 스트링들은 수직 또는 수평 방향으로 채널을 형성할 수 있다. 셀 스트링들 각각에 포함되는 메모리 셀들은 행 디코더(120)로부터 제공되는 고전압에 의해서 프로그램되거나 소거될 수 있다.
행 디코더(120)는 행 어드레스(Row Address)에 응답하여 셀 어레이(110)의 메모리 블록들 중 어느 하나를 선택할 수 있다. 행 디코더(120)는 선택된 메모리 블록의 워드 라인들 중 어느 하나를 선택할 수 있다. 행 디코더(120)는 선택된 메모리 블록의 워드 라인이나, 선택 라인들(SSL, GSL)에 전압 발생기(160)로부터의 제공되는 고전압을 전달한다. 선택된 메모리 블록으로 고전압을 전달하기 위하여, 행 디코더(120)는 고전압 트랜지스터(High voltage transistor)로 구성되는 패스 트랜지스터(Pass Transistor)를 포함한다. 고전압을 스위칭하기 위한 패스 트랜지스터는 고전압에 의해서 턴온되거나 턴오프되어야 한다. 따라서, 패스 트랜지스터를 스위칭하기 위해서는 저전압의 제어 신호를 고전압으로 승압하기 위한 고전압 스위치가 요구된다.
고전압 스위치는 저전압의 제어 신호를 외부에서 제공되는 고전압(Vpp)의 레벨로 변환하는 레벨 쉬프터(Level Shifter)와 같은 구성이다. 고전압 스위치에 의해서 저전압으로 고전압 트랜지스터로 구성되는 패스 트랜지스터의 제어가 가능하다. 본 발명의 고전압 스위치는 외부에서 제공되는 고전압(Vpp)의 레벨 변화에 대해서 안정적인 전원 전압 레벨을 유지할 수 있다. 본 발명의 고전압 스위치에 따르면, 저전압 회로들의 전원으로 사용되는 제 1 구동 전압(VDD) 노드와 외부에서 제공되는 고전압인 제 2 구동 전압(Vpp) 노드 사이의 누설 전류 경로가 차단될 수 있기 때문이다.
페이지 버퍼(130)는 동작 모드에 따라 기입 드라이버로서 또는 감지 증폭기로서 동작한다. 프로그램 동작시, 페이지 버퍼(130)는 셀 어레이(110)의 비트 라인으로 프로그램될 데이터에 대응하는 전압을 전달한다. 읽기 동작시, 페이지 버퍼(130)는 선택된 메모리 셀에 저장된 데이터를 비트 라인을 통해서 감지하여 입출력 버퍼(140)로 전달한다.
입출력 버퍼(140)는 입력받는 데이터를 페이지 버퍼(130)로 전달하거나, 페이지 버퍼(130)로부터 제공되는 데이터를 외부로 출력한다. 입출력 버퍼(140)는 입력되는 어드레스 또는 명령어를 제어 로직(150)이나 행 디코더(120)에 전달한다.
제어 로직(150)은 입출력 버퍼(140)로부터 전달되는 명령어에 응답하여, 프로그램, 읽기 그리고 소거 동작 등을 실행하기 위한 제어 동작을 수행한다. 제어 로직(150)은 읽기 동작시, 선택 읽기 전압(Vrd)과 비선택 읽기 전압(Vread), 그리고 선택 라인 전압(VSSL, VGSL)을 생성하도록 전압 발생기(160)를 제어한다. 또한, 제어 로직(150)은 비트 라인(BL)을 통해서 데이터를 감지하도록 페이지 버퍼(130)를 제어한다.
전압 발생기(160)는 제어 로직(150)의 제어에 따라 각각의 워드 라인들로 공급될 다양한 종류의 워드 라인 전압들과, 메모리 셀들이 형성된 벌크(예를 들면, 웰 영역)로 공급될 전압을 발생한다. 각각의 워드 라인들로 공급될 워드 라인 전압들로는 프로그램 전압(Vpgm), 패스 전압(Vpass), 선택 및 비선택 읽기 전압들(Vrd, Vread) 등이 있다. 전압 발생기(160)는 읽기 동작 및 프로그램 동작시에 선택 라인들(SSL, GSL)에 제공되는 선택 라인 전압(VSSL, VGSL)을 생성할 수 있다. 전압 발생기(160)는 소거 동작시 선택된 메모리 블록의 벌크에 고전압의 소거 전압(Vers)을 제공할 수 있다.
전압 발생기(160)는 프로그램 또는 소거에 사용되는 고전압을 생성하기 위해서 외부에서 제공되는 고전압(Vpp)을 사용할 수 있다. 외부에서 제공되는 고전압(Vpp)을 사용하는 경우, 승압 속도와 효율이 향상될 수 있기 때문이다.
상술한 불휘발성 메모리 장치(100)의 행 디코더(120)에 따르면, 외부에서 고전압으로 제공되는 제 2 구동 전압(Vpp)의 레벨 변동 시에도 누설 전류 경로를 형성하지 않는 고전압 스위치가 제공된다. 따라서, 본 발명의 불휘발성 메모리 장치(100)에 따르면, 누설 전류에 기인하는 전력 소모를 줄일 수 있을 것으로 기대된다.
도 2는 본 발명의 실시 예에 따른 행 디코더의 구조를 보여주는 회로도이다. 도 2를 참조하면, 행 디코더(120)는 낸드 게이트(121), 인버터들(122, 123), 고전압 스위치(124), 그리고 패스 트랜지스터(125)를 포함한다.
낸드 게이트(121)와 인버터(122)는 블록 디코더(Block Decoder)를 구성한다. 낸드 게이트는 행 어드레스에 의해서 제공되는 디코딩 신호(Pi, Qi, Ri)에 대한 낸드 논리 연산을 수행한다. 그리고 인버터(122)에 의해서 낸드 게이트(121)의 출력은 반전된다. 물론, 여기서 배드 블록인지의 여부에 따라 낸드 게이트(121)의 출력을 차단하기 위한 구성이 더 포함될 수 있음은 잘 이해될 것이다. 인버터(122)의 출력은 저전압의 블록 선택 신호(Block Selection Signal)로 노드(N0)에 전달된다.
다시 도면을 참조하면, 디코딩 신호(Pi, Qi, Ri)가 모두 활성화되면, 노드(N0)는 'HIGH' 레벨로 설정된다. 그리고 스트링 선택 라인(SSL)을 디스에이블(Disable)시키기 위한 스위치(NM)는 차단된다. 고전압 스위치(124)는 노드(N0)의 논리값을 고전압으로 승압된 블록 선택 신호(Block Selection Signal)로 출력할 것이다. 고전압 레벨로 변경된 블록 선택 신호는 블록 워드 라인(BLKWL)에 전달된다. 블록 워드 라인(BLKWL)으로 전달되는 고전압의 블록 선택 신호에 의해서 패스 트랜지스터(125)가 스위칭된다.
패스 트랜지스터(125)는 전압 발생기(160, 도 1 참조)에서 생성된 전압(SS, GS, S<0>~S<i-1>)을 워드 라인들(WL<0>~WL<n-1>)이나 선택 라인들(SSL, GSL)에 전달한다. 패스 트랜지스터(125)가 전달하는 워드 라인 전압은 일반적인 회로들을 구동하는 전압에 비하여 상대적으로 높은 고전압이다. 따라서, 패스 트랜지스터(125)는 고전압에서 구동되는 고전압 트랜지스터로 구성된다. 고전압 트랜지스터의 채널은 고전압을 견딜 수 있도록(즉, 소스 및 드레인 사이의 펀치스루를 방지하도록) 저전압 트랜지스터의 채널보다 길게 형성되어야 한다. 또한, 고전압 트랜지스터의 게이트 산화막은 고전압에 견딜 수 있도록(즉, 게이트와 드레인/소스 사이의 높은 전위차를 견딜 수 있도록) 저전압 트랜지스터의 게이트 산화막보다 두껍게 형성되어야 한다. 다시 말해서, 고전압 트랜지스터는 저전압 트랜지스터보다 더 넓은 칩 면적을 필요로 한다.
본 발명의 고전압 스위치(124)는 외부에서 입력되는 고전압(Vpp)을 제공받아 노드(N0)에 전달되는 저전압의 블록 선택 신호를 고전압 레벨로 변환한다. 하지만, 본 발명의 고전압 스위치(124)는 저전압 회로의 전원으로 제공되는 제 1 구동 전압(VDD) 단자와 외부에서 제공되는 제 2 구동 전압(Vpp) 단자 사이에 누설 전류 경로를 갖지 않는다. 따라서, 외부에서 고전압으로 제공되는 제 2 구동 전압(Vpp)의 레벨이 내부 전원 전압(VDD)의 레벨보다 낮아지더라도 그에 따른 누설 전류가 형성되지 않는다.
도 3은 본 발명의 실시 예에 따른 고전압 스위치를 보여주는 회로도이다. 도 3을 참조하면, 고전압 스위치(124)는 인버터들(INV1, INV2), 공핍 모드 트랜지스터들(HND1, HND2), 그리고 PMOS 트랜지스터(PM1)와 NMOS 트랜지스터(NM1)를 포함한다.
입력 신호(Vin)는 제 1 인버터(INV1)에 제공된다. 제 1 인버터(INV1)에 의해서 반전된 입력 신호(Vin)는 제 2 인버터(INV2)에 제공될 것이다. 제 1 인버터(INV1)의 출력단은 제 1 노드(N1)를 구성한다. 제 1 인버터(INV1)의 출력 신호는 제 1 공핍 모드 트랜지스터(HND1)의 게이트에 제공된다. 여기서, 인버터들(INV1, INV2)의 전원 전압으로는 외부에서 제공되는 제 1 구동 전압(VDD)이 제공될 수 있다. 따라서, 인버터들의 출력 전압의 레벨은 접지 전압(0V) 또는 제 1 구동 전압(VDD)으로 제공될 수 있다. 결국, 노드들(N1, N2)에 출력되는 입력 신호(Vin)의 전달 레벨은 접지 전압이나 제 1 구동 전압(VDD)이 될 것이다.
제 2 인버터(INV2)의 출력단은 제 2 노드(N2)에 대응한다. 제 2 노드(N2)는 PMOS 트랜지스터(PM1) 및 NMOS 트랜지스터(NM1) 각각의 게이트에 연결된다. 그리고 PMOS 트랜지스터(PM1)의 드레인 또는 NMOS 트랜지스터(NM1)의 소스단은 고전압 스위치(124)의 출력단을 구성한다. 결국, PMOS 트랜지스터(PM1) 및 NMOS 트랜지스터(NM1)는 하나의 인버터로서 동작하게 될 것이다.
2개의 공핍 모드 트랜지스터들(HND1, HND2)은 PMOS 트랜지스터(PM1)의 소스에 외부에서 고전압으로 제공되는 제 2 구동 전압(Vpp)을 적시에 제공하기 위한 구성이다. 제 1 공핍 모드 트랜지스터(HND1)는 PMOS 트랜지스터(PM1)의 소스단(N3) 전압이 저전압일 때, 제 2 구동 전압(Vpp)이 신속히 스위칭 되지 못하는 문제를 해결하기 위한 구성이다. 제 2 공핍 모드 트랜지스터(HND2)는 게이트 전압은 출력단(Vout) 전압이 피드백되어 제공된다. 따라서, 제 2 구동 전압(Vpp)이 PMOS 트랜지스터(PM1)의 소스단(N3)에 신속히 전달되지 못할 수 있다.
예를 들면, 입력 신호(Vin)가 하이 레벨(H)에서 로우 레벨(L)로 천이한다고 가정하자. 그러면, PMOS 트랜지스터(PM1)의 게이트인 제 2 노드(N2)의 전압 레벨은 입력 신호와 동일하게 최초에는 하이 레벨(H)로 제공될 것이다. 그러면, 출력단(Vout) 전압의 레벨은 VDD-Vthp로 제공된다. 여기서, Vthp는 PMOS 트랜지스터(PM1)의 문턱 전압에 해당한다. 그리고 출력단(Vout) 전압의 레벨은 제 2 공핍 모드 트랜지스터(HND2)의 게이트에 제공된다. 그러면, PMOS 트랜지스터(PM1)의 소스단(N3) 전압의 레벨은 결과적으로 VDD-Vthp-(-Vthd) = VDD-Vthp+Vthd 로 제공될 것이다. 여기서, (-Vthd)는 공핍 모드 트랜지스터(HND2)의 문턱 전압이다. PMOS 트랜지스터(PM1)의 문턱 전압(Vthp)과 공핍 모드 트랜지스터(HND2)의 문턱 전압(-Vthd)의 크기는 공정 특성에 크게 좌우된다. 따라서, PMOS 트랜지스터(PM1)의 소스단(N3) 전압의 레벨이 충분치 못할 때, PMOS 트랜지스터(PM1)가 충분히 턴온되지 못할 수 있다. 제 1 공핍 모드 트랜지스터(HND1)는 이러한 문제를 사전에 차단할 수 있다. 제 1 노드(N1)의 전압에 의해서 피드백 과정없이 제 1 공핍 모드 트랜지스터(HND1)가 먼저 턴온될 수 있다. 따라서, PMOS 트랜지스터(PM1)의 소스단(N3) 전압 레벨을 충분히 상승시킬 수 있다. 결국, 고전압 스위치(124)의 스위칭 속도가 향상될 수 있다.
특히, 본 발명의 고전압 스위치(124)는 인버터들(INV1, INV2)의 제 1 구동 전압(VDD) 단과 공핍 모드 트랜지스터들(HND1, HND2)의 제 2 구동 전압(Vpp) 단 사이의 전류 경로를 포함하지 않는다. 일반적으로, 고전압으로 제공되는 제 2 구동 전압(Vpp)은 반도체 장치의 고전압 입력단(별도의 패드)을 통해서 입력된다. 그러나 제 2 구동 전압(Vpp)의 레벨은 내부 동작과는 별개의 외부 원인에 의해서 변동될 수 있다. 제 2 구동 전압(Vpp)의 레벨이 급격히 낮아지는 경우, 제 1 구동 전압(VDD) 단자와 제 2 구동 전압(Vpp) 단자 사이에 전압 차이에 의한 누설 전류 경로(LCP2)가 형성될 수 있다. 누설 전류에 의해서 전력 소모의 급격한 증가와 오동작 확률이 증가한다. 하지만, 본 발명의 고전압 스위치(124)는 제 1 구동 전압(VDD)이 PMOS 트랜지스터(PM1)와 NMOS 트랜지스터(NM1) 각각의 게이트에 연결되도록 구성된다. 따라서, 어떤 경우에도 제 1 구동 전압(VDD)과 제 2 구동 전압(Vpp) 사이에 위치하는 트랜지스터들의 드레인-소스 채널이 형성될 수 없다.
따라서, 본 발명의 고전압 스위치(124)에서는 출력단(Vout)의 누설 전류 경로(LCP1)는 형성된다 할지라도, 제 1 구동 전압(VDD)의 누설 전류 경로(LCP2)는 원천적으로 차단된다. 따라서, 본 발명의 고전압 스위치(124)가 채용되는 불휘발성 메모리 장치(100)에서는 소모 전력의 절감과 안정적인 스위칭 동작이 가능하다.
도 4는 도 3의 제 2 인버터를 예시적으로 보여주는 회로도이다. 도 4를 참조하면, 제 2 인버터(INV2)는 PMOS 트랜지스터(PM)와 NMOS 트랜지스터(NM)의 쌍으로 이루어지는 인버터 회로로 구성될 수 있다.
제 2 인버터(INV2)의 입력은 PMOS 트랜지스터(PM)와 NMOS 트랜지스터(NM) 각각의 게이트에 제공된다. PMOS 트랜지스터(PM)의 소스단에는 외부에서 제공되는 제 1 구동 전압(VDD)이 제공될 것이다. NMOS 트랜지스터(NM)의 소스는 접지단에 연결될 것이다. PMOS 트랜지스터(PM) 또는 NMOS 트랜지스터(NM)의 드레인은 출력단을 구성할 것이다. 입력단(IN)의 레벨에 따라 출력단(OUT)의 전압 레벨은 제 1 구동 전압(VDD)과 접지 전압 사이를 스윙할 것이다. 그러나 제 2 인버터(INV2)의 출력단(OUT)은 도 3의 설명과 같이 트랜지스터들(PM1, NM1)의 게이트 단에 연결된다. 따라서, 제 2 인버터(INV2)의 출력단(OUT) 전압은 외부에서 고전압으로 제공되는 제 2 구동 전압(Vpp)의 레벨 변화와는 관계가 없다.
여기서 제 2 인버터(INV2)의 구성을 설명하였으나, 제 1 인버터(INV1)도 동일한 형태로 구성될 수 있음은 잘 이해될 것이다.
도 5는 도 3의 고전압 스위치의 동작을 예시적으로 설명하기 위한 타이밍도이다. 도 5를 참조하면, 본 발명의 고전압 스위치(124)에 따르면 제 2 구동 전압(Vpp)의 레벨이 변하더라도 제 1 구동 전압(VDD)의 레벨은 영향을 받지 않는다.
먼저, T0 시점에서는 입력 신호(Vin)는 접지 레벨(예를 들면, 0V)로 제공된다. 그러면, 제 1 인버터(INV1)의 출력단인 제 1 노드(N1)에 제공되는 전압의 레벨은 제 1 구동 전압(VDD)으로 전달될 것이다. 그리고 제 2 인버터(INV2)의 출력단인 제 2 노드(N2)에 전달되는 전압은 제 1 노드(N1)의 반전된 레벨인 접지 레벨(0V)로 제공될 수 있다. 그리고 제 2 구동 전압(Vpp)의 레벨은 예시적으로 12V라 가정하기로 한다. 그러면, 출력 신호(Vout)의 레벨은 제 2 구동 전압(Vpp)인 약 12V로 전달될 것이다.
그리고, T1 시점에서 외부에서 제공되는 제 2 구동 전압(Vpp)의 레벨이 거의 0V로 강하되었다고 가정하자. 그러면, 출력단에 제공되는 출력 신호(Vout)의 레벨도 제 2 구동 전압(Vpp)의 레벨 변화에 영향을 받게 된다. 예를 들면, 출력 신호(Vout)의 레벨도 제 2 구동 전압(Vpp)으로부터 0V로 강하될 것이다.
제 2 구동 전압(Vpp)의 강하 조건에서도 인버터들(INV1, INV2)의 출력단들(N1, N2)의 레벨은 일정하게 유지된다. 왜냐하면, 제 1 구동 전압(VDD)과 제 2 구동 전압(Vpp) 사이에 어떠한 전류 경로도 형성되지 못하기 때문이다. 결국, 제 2 구동 전압(Vpp)의 레벨 변화는 제 1 구동 전압의 레벨에 아무런 영향을 주지 못한다. 따라서, 고전압 스위치(124)뿐만 아니라 불휘발성 메모리 장치(100) 전체의 안정된 동작이 보장될 수 있다.
도 6은 본 발명의 효과를 간략히 보여주는 블록도이다. 도 6을 참조하면, 본 발명의 불휘발성 메모리 장치(100)는 도 3의 고전압 스위치(124)를 포함한다. 그리고 제 1 구동 전압(VDD)을 제공받기 위한 패드(170)와 제 2 구동 전압(Vpp)을 제공받기 위한 패드(180)를 포함한다.
제 1 구동 전압(VDD)은 패드(170)를 통해서 외부로부터 불휘발성 메모리 장치(100)에 공급된다. 제 2 구동 전압(Vpp)은 패드(180)를 통해서 외부로부터 불휘발성 메모리 장치(100)에 제공된다. 고전압 스위치(124)는 인버터들(INV1, INV2)의 풀업 전압으로 사용할 제 1 구동 전압(VDD)을 패드(170)로부터 공급받는다. 고전압 스위치(124)는 저전압인 입력 신호(Vin)의 레벨을 고전압으로 변환하기 위한 제 2 구동 전압(Vpp)을 패드(180)로부터 제공받는다.
그러나 외부의 상황에 따라서 제 2 구동 전압(Vpp)의 레벨이 기준 전압(VDD-Vthp)보다 낮아질 수 있다. 여기서, Vthp는 PMOS 트랜지스터(PM1)의 문턱 전압에 해당한다. 그러나 인버터들(INV1, INV2)의 전원 전압 또는 풀업 전압 단자와 제 2 구동 전압(Vpp) 단자 사이에는 어떠한 전류 경로도 형성되지 못하기 때문에, 제 1 구동 전압(VDD) 단자로부터 제 2 구동 전압(Vpp) 단자로의 누설 전류 경로는 형성될 수 없다.
도 7은 본 발명의 다른 실시 예에 따른 고전압 스위치를 보여주는 회로도이다. 도 7을 참조하면, 고전압 스위치(124a)는 입력 신호(Vin)를 제공받는 인버터들(INV1, INV2)과 공핍 모드 트랜지스터들(HND1, HND2, HND3), 그리고 PMOS 트랜지스터(PM1)와 NMOS 트랜지스터를 포함한다. 여기서, 공핍 모드 트랜지스터(HND3)는 NMOS 트랜지스터(NM1)를 고전압으로부터 보호하기 위한 프로텍션 트랜지스터(Protection Transistor)로 제공된다.
입력 신호(Vin)는 제 1 인버터(INV1)에 제공된다. 제 1 인버터(INV1)에 의해서 반전된 입력 신호(Vin)의 레벨은 제 2 인버터(INV2)에 의해서 다시 반전된다. 제 1 인버터(INV1)의 출력단은 제 1 노드(N1)를 구성한다. 제 1 인버터(INV1)의 출력 신호는 제 1 공핍 모드 트랜지스터(HND1)의 게이트에 제공된다. 여기서, 인버터들(INV1, INV2)의 전원 전압으로는 외부에서 제공되는 제 1 구동 전압(VDD)이 제공될 수 있다. 따라서, 인버터들(INV1, INV2)의 출력 전압 레벨은 접지 전압(0V) 또는 제 1 구동 전압(VDD) 사이를 스윙할 것이다.
제 2 인버터(INV2)의 출력단은 제 2 노드(N2)에 대응한다. 제 2 노드(N2)는 PMOS 트랜지스터(PM1) 및 NMOS 트랜지스터(NM1) 각각의 게이트에 연결된다. 그리고 PMOS 트랜지스터(PM1)의 드레인 또는 NMOS 트랜지스터(NM1)의 소스가 고전압 스위치(124a)의 출력단을 구성한다. 결국, PMOS 트랜지스터(PM1) 및 NMOS 트랜지스터(NM1)는 하나의 인버터와 같이 동작하게 될 것이다.
2개의 공핍 모드 트랜지스터들(HND1, HND2)은 PMOS 트랜지스터(PM1)의 소스에 제 2 구동 전압(Vpp)을 적시에 제공하기 위한 구성이다. 2개의 공핍 모드 트랜지스터들(HND1, HND2)의 동작은 도 3에서 설명되었으므로, 그것들에 대한 동작 설명은 생략하기로 한다.
본 발명의 고전압 스위치(124a)에는 인버터들(INV1, INV2)의 전원 전압인 제 1 구동 전압(VDD) 단과 공핍 모드 트랜지스터들(HND1, HND2)의 전원 전압인 제 2 구동 전압(Vpp) 단 사이의 전류 경로가 존재하지 않는다. 제 2 구동 전압(Vpp)의 레벨이 급격히 낮아지는 경우에도, 제 1 구동 전압(VDD) 단자와 제 2 구동 전압(Vpp) 단자 사이에 전압 차이에 의한 누설 전류 경로는 형성될 수 없다.
여기서, 프로텍션 트랜지스터(HND3)는 출력단에 인가되는 고전압으로부터 NMOS 트랜지스터(NM1)를 보호하기 위해서 제공된다. 출력단(Vout) 전압이 제 2 구동 전압(Vpp)으로 제공되는 경우, 턴오프 상태인 NMOS 트랜지스터(NM1)의 드레인-소스 전압은 제 2 구동 전압(Vpp)의 레벨에 육박한다. 이때, 제 2 구동 전압(Vpp)에 의해서 NMOS 트랜지스터(NM1)는 항복 현상(Breakdown)에 노출될 수 있다. 그러나, 프로텍션 트랜지스터(HND3)가 삽입되는 경우, NMOS 트랜지스터(NM1)의 드레인-소스 전압은 프로텍션 트랜지스터(HND3)의 문턱 전압 레벨로 유지될 수 있다. 따라서, 항복 현상으로부터 NMOS 트랜지스터(NM1)가 보호될 수 있다.
도 8은 본 발명의 또 다른 실시 예에 따른 고전압 스위치를 보여주는 회로도이다. 도 8을 참조하면, 고전압 스위치(124b)는 입력 신호(Vin)를 제공받는 인버터들(INV1, INV2)과 공핍 모드 트랜지스터들(HND2, HND3), 그리고 PMOS 트랜지스터(PM1)와 NMOS 트랜지스터(NM1)를 포함한다. 여기서, 공핍 모드 트랜지스터(HND3)는 NMOS 트랜지스터를 고전압으로부터 보호하기 위한 프로텍션 트랜지스터로 제공된다.
입력 신호(Vin)는 제 1 인버터(INV1)에 제공된다. 제 1 인버터(INV1)에 의해서 반전된 입력 신호(Vin)의 레벨은 제 2 인버터(INV2)에 의해서 다시 반전된다. 인버터들(INV1, INV2)의 전원 전압으로는 외부에서 제공되는 제 1 구동 전압(VDD)이 제공될 수 있다. 따라서, 인버터들(INV1, INV2)의 출력 전압의 레벨은 접지 전압(0V) 또는 구동 전압(VDD)으로 제공될 수 있다.
제 2 인버터(INV2)의 출력단은 제 2 노드(N2)에 대응한다. 제 2 노드(N2)는 PMOS 트랜지스터(PM1) 및 NMOS 트랜지스터(NM1) 각각의 게이트에 연결된다. 그리고 PMOS 트랜지스터(PM1)의 드레인 또는 NMOS 트랜지스터(NM1)의 소스가 고전압 스위치(124b)의 출력단을 구성한다. 여기서, 속도 향상을 위해 제공되는 공핍 모드 트랜지스터들(HND1)는 제공되지 않는다. 공핍 모드 트랜지스터(HND2)의 게이트는 출력단 전압(Vout)이 피드백되어 제공된다.
여기서, 프로텍션 트랜지스터(HND3)는 출력단에 인가되는 고전압으로부터 NMOS 트랜지스터(NM1)를 보호하기 위해서 제공된다. 출력단(Vout) 전압이 제 2 구동 전압(Vpp) 레벨로 제공될 때에도, 프로텍션 트랜지스터(HND3)에 의해서 NMOS 트랜지스터(NM1)가 보호될 수 있다.
도 9는 본 발명의 실시 예에 따른 솔리드 스테이트 디스크(이하, SSD)를 포함하는 사용자 장치를 보여주는 블록도이다. 도 9를 참조하면, 사용자 장치(1000)는 호스트(1100)와 SSD(1200)를 포함한다. SSD(1200)는 SSD 컨트롤러(1210), 버퍼 메모리(1220), 그리고 불휘발성 메모리 장치(1230)를 포함한다.
SSD 컨트롤러(1210)는 호스트(1100)와 SSD(1200)와의 물리적 연결을 제공한다. 즉, SSD 컨트롤러(1210)는 호스트(1100)의 버스 포맷(Bus format)에 대응하여 SSD(1200)와의 인터페이싱을 제공한다. 특히, SSD 컨트롤러(1210)는 호스트(1100)로부터 제공되는 명령어를 디코딩한다. 디코딩된 결과에 따라, SSD 컨트롤러(1210)는 불휘발성 메모리 장치(1230)를 액세스한다. 호스트(1100)의 버스 포맷(Bus format)으로 USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI express, ATA, PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI) 등이 포함될 수 있다.
버퍼 메모리(1220)에는 호스트(1100)로부터 제공되는 쓰기 데이터 또는 불휘발성 메모리 장치(1230)로부터 읽혀진 데이터가 일시 저장된다. 호스트(1100)의 읽기 요청시에 불휘발성 메모리 장치(1230)에 존재하는 데이터가 캐시되어 있는 경우에는, 버퍼 메모리(1220)는 캐시된 데이터를 직접 호스트(1100)로 제공하는 캐시 기능을 지원한다. 일반적으로, 호스트(1100)의 버스 포맷(예를 들면, SATA 또는 SAS)에 의한 데이터 전송 속도는 SSD(1200)의 메모리 채널의 전송 속도보다 월등히 빠르다. 즉, 호스트(1100)의 인터페이스 속도가 월등히 높은 경우, 대용량의 버퍼 메모리(1220)를 제공함으로써 속도 차이로 발생하는 퍼포먼스 저하를 최소화할 수 있다.
불휘발성 메모리 장치(1230)는 SSD(1200)의 저장 매체로서 제공된다. 예를 들면, 불휘발성 메모리 장치(1230)는 대용량의 저장 능력을 가지는 낸드 플래시 메모리(NAND-type Flash memory)로 제공될 수 있다. 불휘발성 메모리 장치(1230)는 복수의 메모리 장치로 구성될 수 있다. 이 경우, 각각의 메모리 장치들은 채널 단위로 SSD 컨트롤러(1210)와 연결된다.
불휘발성 메모리 장치(1230)는 본 발명의 실시 예에 따른 고전압 스위치를 포함할 수 있다. 따라서, 불휘발성 메모리 장치(1230)에서는 외부에서 제공되는 고전압의 레벨 변동을 검출하기 위한 구성없이도 안정된 고전압 제어 동작이 수행될 수 있다.
저장 매체로서 불휘발성 메모리 장치(1230)가 낸드 플래시 메모리를 예로 들어 설명되었으나, 또 다른 불휘발성 메모리 장치들로 구성될 수 있다. 예를 들면, 저장 매체로서 PRAM, MRAM, ReRAM, FRAM, NOR 플래시 메모리 등이 사용될 수 있으며, 이종의 메모리 장치들이 혼용되는 메모리 시스템도 적용될 수 있다. 불휘발성 메모리 장치(1230)는 버퍼 프로그램 동작을 위한 버퍼 영역과 메인 프로그램 동작을 위한 메인 영역을 포함한다.
도 10은 본 발명의 실시 예에 따른 메모리 카드의 예를 보여준다. 메모리 카드 시스템(2000)은 호스트(2100)와 메모리 카드(2200)를 포함한다. 호스트(2100)는 호스트 컨트롤러(2110) 및 호스트 접속 유닛(2120)을 포함한다. 메모리 카드(2200)는 카드 접속 유닛(2210), 카드 컨트롤러(2220), 그리고 플래시 메모리(2230)를 포함한다.
호스트 접속 유닛(2120) 및 카드 접속 유닛(2210)은 복수의 핀으로 구성된다. 이들 핀에는 커맨드 핀, 데이터 핀, 클록 핀, 전원 핀 등이 포함되어 있다. 핀의 수는 메모리 카드(2200)의 종류에 따라 달라진다. 예로서, SD 카드는 9개의 핀을 가질 수 있다.
호스트(2100)는 메모리 카드(2200)에 데이터를 쓰거나, 메모리 카드(2200)에 저장된 데이터를 읽는다. 호스트 컨트롤러(2110)는 커맨드(예를 들면, 쓰기 커맨드), 호스트(2100) 내의 클록 발생기(도시되지 않음)에서 발생한 클록 신호(CLK), 그리고 데이터(DAT)를 호스트 접속 유닛(2120)을 통해 메모리 카드(2200)로 전송한다.
카드 컨트롤러(2220)는 카드 접속 유닛(2210)을 통해 수신된 쓰기 커맨드에 응답하여, 카드 컨트롤러(2220) 내에 있는 클록 발생기(도시되지 않음)에서 발생한 클록 신호에 동기하여 데이터를 메모리(2230)에 저장한다. 플래시 메모리(2230)는 호스트(2100)로부터 전송된 데이터를 저장한다. 예를 들어, 호스트(2100)가 디지털 카메라인 경우에는 영상 데이터를 저장한다.
본 발명의 플래시 메모리(2230)는 기판에 수직으로 적층되는 메모리 셀들을 포함할 수 있다. 그리고 플래시 메모리(2230)는 본 발명의 실시 예에 따른 고전압 스위치를 포함할 수 있다. 따라서, 플래시 메모리(2230)에서는 외부에서 제공되는 고전압의 레벨 변동을 검출하기 위한 구성없이도 안정된 고전압 제어 동작이 수행될 수 있다.
카드 접속 유닛(2210)은 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 것이다.
본 발명에 따른 불휘발성 메모리 장치 그리고/또는 메모리 컨트롤러는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장 될 수 있다.
이상에서와 같이 도면과 명세서에서 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허 청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
110 : 셀 어레이 120 : 행 디코더
121 : 낸드 게이트 122, 123 : 인버터
124 : 고전압 스위치 125 : 패스 트랜지스터
130 : 페이지 버퍼 140 : 입출력 버퍼
150 : 제어 로직 160 : 전압 발생기
170, 180 : 패드 1100 : 호스트
1200 : SSD 1210 : SSD 컨트롤러
1220 : 버퍼 메모리 1230 : 불휘발성 메모리 장치
2100 : 호스트 2110 : 호스트 컨트롤러
2120 : 호스트 접속 유닛 2200 : 메모리 카드
2210 : 카드 접속 유닛 2220 : 카드 컨트롤러
2230 : 플래시 메모리

Claims (10)

  1. 외부로부터 제 1 구동 전압과 제 2 구동 전압을 제공받는 불휘발성 반도체 메모리 장치의 고전압 스위치에 있어서:
    상기 제 2 구동 전압을 피드백되는 출력 신호에 응답하여 스위칭하는 제 1 공핍 모드 엔모스 트랜지스터;
    입력 신호를 접지 전압 또는 상기 제 1 구동 전압의 레벨로 반전시키는 제 1 인버터;
    상기 제 1 인버터의 출력을 반전 시키는 제 2 인버터;
    상기 제 2 인버터의 출력에 응답하여, 상기 공핍 모드 엔모스 트랜지스터로부터 일단으로 제공되는 상기 제 2 구동 전압을 타단의 상기 출력 신호로 전달하는 피모스 트랜지스터; 그리고
    상기 제 1 인버터의 상기 출력에 응답하여 상기 제 2 구동 전압을 상기 피모스 트랜지스터의 상기 일단에 전달하는 제 2 공핍 모드 엔모스 트랜지스터를 포함하는 고전압 스위치.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제 1 항에 있어서,
    상기 제 2 인버터의 상기 출력에 응답하여 상기 피모스 트랜지스터의 타단과 접지 사이를 스위칭하는 엔모스 트랜지스터를 더 포함하는 고전압 스위치.
  6. 제 5 항에 있어서,
    상기 피모스 트랜지스터의 타단과 상기 엔모스 트랜지스터의 드레인을 연결하는 제 3 공핍 모드 엔모스 트랜지스터를 더 포함하는 고전압 스위치.
  7. 제 6 항에 있어서,
    상기 제 3 공핍 모드 엔모스 트랜지스터의 게이트는 접지에 연결되는 고전압 스위치.
  8. 워드 라인과 비트 라인에 연결되는 메모리 셀들을 포함하는 셀 어레이;
    제 1 고전압을 상기 워드 라인으로 전달하는 패스 트랜지스터; 그리고
    입력 신호의 레벨을 외부에서 제공되는 제 2 고전압으로 승압하여 상기 패스 트랜지스터의 게이트로 제공하는 고전압 스위치를 포함하되,
    상기 고전압 스위치는:
    상기 입력 신호를 접지 전압 또는 상기 제 2 고전압의 레벨로 풀업 또는 풀다운 시키는 제 1 인버터;
    상기 제 1 인버터의 출력을 반전시키는 제 2 인버터;
    상기 제 2 인버터의 출력을 게이트 단으로 제공받아, 소스 단으로 제공되는 상기 제 2 고전압을 드레인 단으로 전달하는 피모스 트랜지스터;
    상기 피모스 트랜지스터의 상기 드레인 단으로 전달되는 출력 신호에 응답하여 상기 제 2 고전압을 상기 피모스 트랜지스터의 소스 단으로 전달하는 제 1 공핍 모드 엔모스 트랜지스터; 그리고
    상기 제 1 인버터의 상기 출력에 응답하여 상기 제 2 고전압을 상기 피모스 트랜지스터의 상기 소스 단에 전달하는 제 2 공핍 모드 엔모스 트랜지스터를 포함하는 불휘발성 메모리 장치.
  9. 제 8 항에 있어서,
    상기 입력 신호는 행 어드레스의 디코딩 결과로 출력되는 블록 선택 신호인 것을 특징으로 하는 불휘발성 메모리 장치.
  10. 삭제
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