JP6599597B2 - 不揮発性メモリ装置、不揮発性メモリ装置を含むメモリシステム及びそれらの制御方法 - Google Patents

Description

本発明は半導体メモリ装置に係り、より詳しくは不揮発性メモリ装置を含むメモリシステム及びそれの制御方法に関する。

半導体メモリ装置は大きく揮発性半導体メモリ装置（Ｖｏｌａｔｉｌｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）と不揮発性半導体メモリ装置（Ｎｏｎ−ｖｏｌａｔｉｌｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）とに区分される。揮発性半導体メモリ装置は読出し・書込みの速度が速いが、電源供給が切られれば、格納された内容が消えてしまう短所がある。一方、不揮発性半導体メモリ装置は電源供給が切断されてもその内容を保存する。したがって、不揮発性半導体メモリ装置は電源が供給されるか否かに関わらず、保存されなければならない内容を記憶させるのに使われる。

不揮発性メモリ装置の代表的な例としてフラッシュメモリ装置がある。フラッシュメモリ装置はコンピューター、携帯電話、スマートフォン、ＰＤＡ、デジタルカメラ、カムコーダー、ボイスレコーダー、ＭＰ３プレーヤー、個人用携帯端末機ＰＤＡ、携帯用コンピューター（Ｈａｎｄｈｅｌｄ ＰＣ）、ゲーム機、ファックス、スキャナー、プリンター等の情報機器の音声及び映像データ格納媒体として広く使用されている。

最近、半導体メモリ装置の集積度を向上させるためにメモリセルが３次元的に積層される不揮発性メモリ装置が活発に研究されている。３次元的に積層される不揮発性メモリ装置に伴い負荷（ｌｏａｄｓ）が相対的に大きくなるので高速動作の実現が難問となる。

米国特許第８，４３８，４５３号公報

本発明の目的は、不揮発性メモリ装置の大きい負荷に拘わらず高速の読出し動作が可能である不揮発性メモリ装置、不揮発性メモリ装置を含むメモリシステム及びそれらの制御方法を提供することにある。

前記目的を達成するための本発明の実施形態による不揮発性メモリ装置は、基板上に垂直方向に形成される複数のセルストリングを含み、前記複数のセルストリング各々に含まれるメモリセルは、複数のワードラインと複数のビットラインとによって制御されるセルアレイと、前記複数のビットゲートラインに連結され、センシング動作の時、前記セルアレイからのセンシングデータを格納するページバッファと、前記複数のワードラインと前記複数のビットラインとに電圧を提供する電圧発生器と、前記ページバッファからダンプされて受け取ったセンシングデータを一時的に格納し、格納されたデータを外部へ出力する入出力バッファと、前記ページバッファから前記入出力バッファに前記センシングデータがダンプされた後であって、前記セルアレイの電圧が前記センシング動作の際のバイアス電圧からリカバリする前に状態信号をレディ状態に設定する制御ロジックと、を含む。

前記目的を達成するための本発明の実施形態によるメモリシステムは、読出し命令に応答して選択されたメモリセルをセンシングしてラッチし、ラッチした読出しデータを出力し、前記選択されたメモリセルに対するリカバリ動作が完了する前に、レディ／ビジー信号をレディ状態に遷移する不揮発性メモリ装置と、前記レディ／ビジー信号を参照して前記読出しデータを出力するように前記不揮発性メモリ装置を制御し、前記レディ／ビジー信号が遷移した時点から基準時間が経過した以後に後続命令語を提供するように設定されるメモリコントローラと、を含む。

前記目的を達成するための本発明の実施形態による不揮発性メモリ装置の制御方法は、前記不揮発性メモリ装置に第１命令語を提供する段階と、前記不揮発性メモリ装置のレディ／ビジー信号がビジー状態からレディ状態に遷移する時点を検出する段階と、
前記不揮発性メモリ装置に第２命令語を提供する段階と、を含み、前記第２命令語は、前記遷移する時点から基準時間の経過以前には入力禁止される。

本発明によれば、内部のリカバリ動作の完了の可否に関わらずデータの出力が可能である高速の読出し動作が可能である不揮発性メモリ装置及びそれを含むメモリシステムを具現できる。

本発明の実施形態による不揮発性メモリ装置のメモリブロックを示す斜視図である。 図１のメモリブロックを選択するための構成を示す回路図である。 本発明の実施形態によるメモリシステムを示すブロック図である。 図３のメモリシステムの動作を簡略に示すタイミング図である。 本発明の実施形態による不揮発性メモリ装置を示すブロック図である。 図５の不揮発性メモリ装置の読出し動作を簡略に示すタイミング図である。 図５の状態発生器の動作を示すブロック図である。 本発明の実施形態による不揮発性メモリ装置の動作を示すフローチャートである。 図５の不揮発性メモリ装置の制御方法を簡略に示すフローチャートである。 図９においてメモリコントローラが読出し要請したデータのサイズにしたがう待機時間の最小値を例示的に示す表である。 図５の不揮発性メモリ装置の制御方法の他の実施形態を示すフローチャートである。 本発明の実施形態による不揮発性メモリ装置の動作を例示的に示すフローチャートである。 本発明の他の実施形態によるメモリシステムを示すブロック図である。 第１読出し命令語に対する不揮発性メモリ装置の応答を示すタイミング図である。 第２読出し命令語に対する不揮発性メモリ装置の応答を示すタイミング図である。 本発明のその他の実施形態によるメモリシステムを示すブロック図である。 図１６のメモリシステムの動作を簡略に示すフローチャートである。 本発明の実施形態によるソリッドステートドライブを含む装置を示すブロック図である。 本発明の実施形態によるメモリカードシステムを示す。

以下、本発明が属する技術分野において通常の知識を有する者が本発明の技術的思想を容易に実施できるよう詳細に説明するために、本発明の実施形態を、添付した図面を参照して説明する。同一の構成要素は同一の参照番号を使用して引用する。類似な構成要素は類似な参照番号を使用して引用する。以下において説明する本発明によるフラッシュメモリ装置の回路構成と、それによって遂行される読出し動作は、説明に過ぎないし、本発明の技術的思想を逸脱しない範囲内において多様な変化及び変更が可能である。

さらに、本発明の特徴及び機能を説明するための不揮発性格納媒体としてフラッシュメモリ装置を一例として説明する。しかし、この技術分野に熟練した者はここに記載された内容によって本発明の他の長所及び性能を容易に理解できる。また、格納媒体としてその他の不揮発性メモリ装置により構成できる。例えば、格納媒体としてＰＲＡＭ、ＭＲＡＭ、ＲｅＲＡＭ、ＦＲＡＭ（登録商標）、ＮＯＲフラッシュメモリ等が使用でき、異種のメモリ装置が混用されるメモリシステムにも適用され得る。

本発明は他の実施形態を通じて具現されるか、或いは適用され得る。その上に、詳細な説明は本発明の範囲、技術的思想、及び他の目的から相当に逸脱しなく、観点及び応用にしたがって修正されるか、或いは変更できる。以下、本発明による実施形態を、添付した図面を参照して詳細に説明する。

図１は本発明の実施形態による不揮発性メモリ装置のメモリブロックＢＬＫｉを示す斜視図である。図１を参照すれば、メモリブロックＢＬＫｉは複数の方向（ｘ、ｙ、ｚ）に伸張された構造物を含む。

基板１１上に、ｘ方向に順に複数のドーピング領域１２ａ、１２ｂ、１２ｃ、１２ｄが形成される。第１及び第２ドーピング領域１２ａ、１２ｂの間の基板１１の領域上部には、ｙ方向に伸張する複数の絶縁物質１８がｚ方向に順次に形成される。例えば、複数の絶縁物質１８はｚ方向に特定距離離隔されて形成される。

第１及び第２ドーピング領域１２ａ、１２ｂの間の基板１１上部に、ｙ方向に順次に配置され、ｚ方向に絶縁物質１８を貫通するピラー１３が形成される。ピラー１３は絶縁物質１８を貫通して基板１１に連結される。ここで、ピラー１３は第２及び第３ドーピング領域１２ｂ、１２ｃの間の基板上部と、第３及び第４ドーピング領域１２ｃ、１２ｄの間の基板上部にも形成される。

ピラー１３の表面層１３ａは基板１１と同一なタイプを有するシリコン物質を包含する。ピラー１３の内部層１３ｂは絶縁物質により構成される。例えば、ピラー１３の内部層１３ｂはシリコン酸化物（Ｓｉｌｉｃｏｎ Ｏｘｉｄｅ）などの絶縁物質を包含する。

第１及び第２ドーピング領域１２ａ、１２ｂの間の領域において、絶縁物質１８、ピラー１３、及び基板１１の露出された表面に沿って絶縁膜１５が提供される。例示的に、ｚ方向に提供される最後の絶縁物質１８のｚ方向の露出面に提供される絶縁膜１５は除去される。

第１及び第２ドーピング領域１２ａ、１２ｂの間の領域において、絶縁膜１５の露出された表面上に第１導電物質１４ａ乃至１４ｉが形成される。例えば、基板１１に隣接する絶縁物質１８及び基板１１の間にｙ方向に伸張される第１導電物質１４ａが形成される。より詳細には、基板１１に隣接する絶縁物質１８の下部面の絶縁膜１５及び基板１１の間に、ｘ方向に伸張される第１導電物質１４ａが形成される。

第２及び第３ドーピング領域１２ｂ、１２ｃの間の領域において、第１及び第２ドーピング領域１２ａ、１２ｂ上の構造物と同一の構造物が形成される。第３及び第４ドーピング領域１２ｃ、１２ｄの間の領域において、第１及び第２ドーピング領域１２ａ、１２ｂ上の構造物と同一の構造物が形成される。

ピラー１３上にドレーン１６が各々提供される。ドレーン１６はｎタイプにドーピングされたシリコン物質であり得る。ドレーン１６上に、ｘ方向に伸張された第２導電物質１７ａ乃至１７ｃが提供される。第２導電物質１７ａ乃至１７ｃはｙ方向に順次に配置される。第２導電物質１７ａ乃至１７ｃの各々は対応する領域のドレーン１６に連結される。例示的に、ドレーン１６及びｘ方向に伸張された第２導電物質１７ｃは各々コンタクトプラグ（Ｃｏｎｔａｃｔ ｐｌｕｇ）を通じて連結される。

ここで、第１導電物質１４ａ乃至１４ｉは各々ワードライン又は選択ラインＳＳＬ、ＧＳＬを形成する。第１導電物質１４ａ乃至１４ｉの中のワードラインとして形成される１４ｂ乃至１４ｈは同一の層に属する導電物質として形成され相互連結される。メモリブロックＢＬＫｉは第１導電物質１４ａ乃至１４ｉの全体が選択される場合に選択され得る。また、本発明では第１導電物質１４ａ乃至１４ｉの層数は例示的なことに過ぎない。第１導電物質１４ａ乃至１４ｉの層数は工程技術や制御技術によって多様に変更され得ることは容易に理解できる。

図２は図１のメモリブロックを選択するための構成を示す回路図である。図２を参照すれば、１つのメモリブロックＢＬＫｉには複数のセルストリングが包含される。そして、メモリブロックは複数のセルストリングを選択するための複数のストリング選択ラインＳＳＬ＜０＞乃至ＳＳＬ＜２＞に連結される。

複数のメモリブロックの中のいずれか１つのメモリブロックを選択するためには選択されるメモリブロックに提供されるブロック選択信号ＢＬＫＷＬが活性化される。ブロック選択信号ＢＬＫＷＬによってデコーダーに含まれるパストランジスター２０、３０がターンオン（Ｔｕｒｎ−ｏｎ）又はターンオフ（Ｔｕｒｎ−ｏｆｆ）される。選択信号ＳＳ＜０＞乃至ＳＳ＜２＞はパストランジスター２０によって複数のストリング選択ラインＳＳＬ＜０＞乃至ＳＳＬ＜２＞に伝達される。駆動信号Ｓ＜０＞乃至Ｓ＜７＞、ＧＳはパストランジスター３０によって複数のワードラインＷＬ＜０＞乃至ＷＬ＜７＞及び接地選択ラインＧＳＬに伝達される。

選択信号ＳＳ＜０＞が活性化されれば、ストリング選択ラインＳＳＬ＜０＞に連結されたセルストリングとビットラインＢＬ＜０＞乃至ＢＬ＜２＞とが電気的に連結される。そうすると、メモリユニット４０に含まれるメモリセルは駆動信号Ｓ＜０＞乃至Ｓ＜７＞の印加を通じてアクセスされることができる。選択信号ＳＳ＜１＞が活性化されれば、ストリング選択ラインＳＳＬ＜１＞に連結されたセルストリングとビットラインＢＬ＜０＞乃至ＢＬ＜２＞が電気的に連結される。この時には、メモリユニット５０に含まれるメモリセルはプログラムされることが可能である。選択信号ＳＳ＜２＞が活性化されれば、ストリング選択ラインＳＳＬ＜２＞に連結されたセルストリングとビットラインＢＬ＜０＞乃至ＢＬ＜２＞とが電気的に連結される。そうすると、メモリユニット６０に含まれるメモリセルはプログラムされることが可能である。

１つのメモリブロックを選択し、選択されたメモリブロックにおける特定ワードラインを選択するためにはパストランジスター２０、３０を通じる選択信号ＳＳ＜ｊ＞及び駆動信号Ｓ＜ｋ＞、ブロック選択信号ＢＬＫＷＬが提供されなければならない。上述した図面において、ワードラインを選択するための制御信号のみが図示されたが、メモリブロックＢＬＫｉにアクセスするためにはバルク（Ｂｕｌｋ）、ビットライン（Ｂｉｔ ｌｉｎｅ）、共通ソースラインＣＳＬ等の電圧提供が必要である。不揮発性メモリ構造における電圧の印加以後では後続動作のために必ずリカバリ（Ｒｅｃｏｖｅｒｙ）動作が必要である。しかし、図示した３次元的に積層された不揮発性メモリ構造においては相対的に増加する抵抗と、容量成分とによってリカバリ時間が長くなる。リカバリ動作の完了の後にメモリブロックをアクセスする場合、後続のメモリアクセス動作は遅延する。

本発明の実施形態においてはこのようなリカバリ時間の問題を解決するための技術が提供される。このような技術は後述する図面を通じて詳細に説明される。

図３は本発明の実施形態によるメモリシステムを示すブロック図である。図３を参照すれば、メモリシステム１００はメモリコントローラ１１０及び不揮発性メモリ装置１２０を包含する。

メモリコントローラ１１０はホスト（Ｈｏｓｔ）の要請に応答して不揮発性メモリ装置１２０を制御するように構成される。メモリコントローラ１１０はホスト（Ｈｏｓｔ）と不揮発性メモリ装置１２０とをインターフェイシングする。メモリコントローラ１１０はホスト（Ｈｏｓｔ）の書込み要請に応答してデータ（Ｄａｔａ）を書き込むために不揮発性メモリ装置１２０を制御する。また、メモリコントローラ１１０はホスト（Ｈｏｓｔ）からの読出し要請に応答して不揮発性メモリ装置１２０の読出し動作を制御する。

メモリコントローラ１１０は不揮発性メモリ装置１２０から提供されるレディ／ビジー信号ＲｎＢ又は状態データ（Ｓｔａｔｕｓ）を参照して不揮発性メモリ装置１２０にアクセスする。例えば、レディ／ビジー信号ＲｎＢがハイレベル‘Ｈ’である時、メモリコントローラは不揮発性メモリ装置１２０に読出し命令語を提供する。読出し命令語が提供されれば、不揮発性メモリ装置１２０のレディ／ビジー信号ＲｎＢはローレベル‘Ｌ’に遷移し、読出し動作が遂行される。読出し動作が完了すれば、不揮発性メモリ装置１２０はレディ／ビジー信号ＲｎＢをハイレベル‘Ｈ’に設定する。そうすると、メモリコントローラ１１０はレディ／ビジー信号ＲｎＢの遷移に応答して読出しイネーブル信号／ＲＥを不揮発性メモリ装置１２０に提供して読み出されたデータを出力させる。

読出し命令語に応答して不揮発性メモリ装置１２０は選択された領域のメモリセルをセンシングするためのバイアスを生成する。不揮発性メモリ装置１２０は生成されたバイアスにしたがって選択されたメモリセルをセンシングする。センシングされたデータは不揮発性メモリ装置１２０のページバッファ（図示せず）から出力バッファ（図示せず）にダンプ（Ｄｕｍｐ）される。不揮発性メモリ装置１２０は読み出されたデータが出力バッファにダンプされれば、リカバリ動作が進行又は完了する前においてもレディ／ビジー信号ＲｎＢをハイレベル‘Ｈ’に遷移させる。同時に、不揮発性メモリ装置１２０はアクセスのために選択されたメモリセルに提供された電流又は電圧バイアスを放電するリカバリ動作を遂行する。

本発明のメモリコントローラ１１０が読出し命令語を提供した後、レディ／ビジー信号ＲｎＢがローレベル‘Ｌ’からハイレベル‘Ｈ’に遷移しても、一定の時間が不揮発性メモリ装置１２０に与えられる。即ち、メモリコントローラ１１０は不揮発性メモリ装置１２０のリカバリ動作が完了するまではたとえレディ／ビジー信号ＲｎＢがハイレベルであっても後続命令語を印加せず、一定の時間が経過した後に後続命令語を印加するように設定される。

以上説明した本発明のメモリシステム１００によれば、不揮発性メモリ装置１００は内部リカバリ動作が完了する以前にレディ／ビジー信号ＲｎＢをハイレベル‘Ｈ’又は状態データ（Ｓｔａｔｕｓ）を‘Ｒｅａｄｙ’へ出力する。メモリコントローラ１１０は不揮発性メモリ装置１２０のレディ／ビジー信号ＲｎＢがハイレベル‘Ｈ’であるか、或いは状態データ（Ｓｔａｔｕｓ）が‘Ｒｅａｄｙ’であっても、一定の時間の間、後続命令語の入力を禁止する。

図４は図３のメモリシステムの動作を簡略に示すタイミング図である。図４を参照すれば、メモリコントローラ１１０は不揮発性メモリ装置１２０のコアリカバリが完了する以前に読み出されたデータを読出することができる。

メモリコントローラ１１０はレディ／ビジー信号ＲｎＢのハイレベル区間において読出し命令語を不揮発性メモリ装置１２０に入力する。読出し命令語は、例えば、命令語シークェンス００ｈ−ＡＤＤ−３０ｈにより提供され得る。読出し命令語の入力が完了すれば、不揮発性メモリ装置１２０はレディ／ビジー信号ＲｎＢをローレベル‘Ｌ’に遷移させる。この時、不揮発性メモリ装置１２０は入出力端Ｉ／Ｏｉを通じて状態読出し命令（例えば、‘７０ｈ’）が提供される場合、ビジー状態（Ｂｕｓｙ）を出力する。

不揮発性メモリ装置１２０は読出し命令語に応答して、選択されたメモリ領域に提供するワードライン電圧を生成し、生成されたワードライン電圧を選択されたメモリ領域に提供する。このような動作が区間Ｔ０乃至Ｔ１に対応するワードラインセットアップ（ＷＬ Ｓｅｔｕｐ）区間においてなされる。続いて、不揮発性メモリ装置１２０は選択されたメモリ領域のセルをセンシングしてラッチする。このような動作は区間Ｔ１乃至Ｔ２に対応するセンシング区間においてなされる。そして、センシングされたデータは出力バッファ（Ｏｕｔｐｕｔ Ｂｕｆｆｅｒ）にダンプされる。このような動作は区間Ｔ２乃至Ｔ３に対応するダンプ区間においてなされる。

センシングデータの出力バッファへのダンピングが完了する時点Ｔ３において、不揮発性メモリ装置１２０は選択されたメモリセルのバルク、ワードライン、ビットライン、選択ライン、共通ソースライン等を放電するコアリカバリ（Ｃｏｒｅ ｒｅｃｏｖｅｒｙ）を遂行する。また、センシングデータのダンピングが完了する時点Ｔ３において、不揮発性メモリ装置１２０はレディ／ビジー信号ＲｎＢをハイレベル‘Ｈ’に遷移させる。レディ／ビジー信号ＲｎＢがハイレベル‘Ｈ’に遷移される時点からは不揮発性メモリ装置１２０の外部へのデータ出力が可能である。もし、レディ／ビジー信号ＲｎＢを参照して、メモリコントローラ１１０により読出しイネーブル信号／ＲＥを活性化すれば、ダンプされたデータが不揮発性メモリ装置１２０から出力される。

ここで、不揮発性メモリ装置１２０のコアリカバリ動作が進行中であるが、センシングされたデータの出力が可能である時間に対する定義が必要である。実質的にレディ／ビジー信号ＲｎＢがハイレベル‘Ｈ’であるが、不揮発性メモリ装置１２０のコアリカバリ動作が進行中である時間区間Ｔ３乃至Ｔ４は外部から命令語が提供されてはならない。この時にはメモリコントローラ１１０から不揮発性メモリ装置１２０に命令語が入力されても、コアリカバリ動作の未完了により誤動作が発生することがあり得るためである。したがって、読出し命令語に応答してレディ／ビジー信号ＲｎＢがローレベル‘Ｌ’からハイレベル‘Ｈ’に遷移した後、コアリカバリ動作が完了する時点までの時間ｔＲＣにはデータ出力が完了しも命令語入力は禁止される。このような時間ｔＲＣを以下においては命令語待機時間ｔＲＣであると称する。不揮発性メモリ装置１２０のアクセス動作において命令語待機時間ｔＲＣが経過した以後にメモリコントローラ１１０は読出し／プログラム／消去等の後続命令語を提供できる。

図５は本発明の実施形態による不揮発性メモリ装置を示すブロック図である。図５を参照すれば、不揮発性メモリ装置１２０はセルアレイ１２１、行デコーダー１２２、ページバッファ１２３、列ゲーティング回路１２４、入出力バッファ１２５、制御ロジック１２６、及び電圧発生器１２７を含む。

セルアレイ１２１はワードラインＷＬｓ又は選択ラインＳＳＬ、ＧＳＬを通じて行デコーダー１２２に連結される。セルアレイ１２１はビットラインＢＬを通じてページバッファ１２３に連結される。セルアレイ１２１は複数のＮＡＮＤ形セルストリング（ＮＡＮＤ Ｃｅｌｌ Ｓｔｒｉｎｇｓ）を含む。各々のセルストリングは垂直又は水平方向にチャンネルを形成できる。セルアレイ１２１には複数のワードラインが垂直方向に積層され得る。

読出し動作の時、セルアレイ１２１は行デコーダー１２２から伝達されるワードライン電圧ＶＷＬ、選択ライン電圧ＶＳＬを受信する。そして、セルアレイ１２１のビットラインはページバッファ１２３からプリチャージ電圧ＶＰＲＣＨを受信する。また、読出し動作の間に、セルアレイ１２１のウェル（Ｗｅｌｌ）や共通ソースラインの電圧は電圧発生器１２７から受信する。その他読出し動作の間に、多様なコア電圧が読出し動作の遂行のために選択されたメモリセルと回路回路とに印加される。

行デコーダー１２２はアドレスＡＤＤに応答してセルアレイ１２１のメモリブロックの中のいずれか１つを選択する。行デコーダー１２２は選択したメモリブロックのワードワードラインの中のいずれか１つを選択する。行デコーダー１２２は選択したメモリブロックのワードラインに電圧発生器１２７から提供されるワードライン電圧ＶＷＬ及び選択ライン電圧ＶＳＬを伝達する。読出し動作の時行デコーダー１２２は選択ワードライン（Ｓｅｌｅｃｔｅｄ ＷＬ）に選択読出し電圧Ｖｒｄを、非選択ワードライン（Ｕｎｓｅｌｅｃｔｅｄ ＷＬ）には非選択読出し電圧Ｖｒｅａｄを伝達する。

ページバッファ１２３は動作モードにしたがって書込みドライバーとして又は感知増幅器として動作する。読出し動作の時、ページバッファ１２３は制御ロジック１２６の制御にしたがって選択されたメモリセルに格納されたデータをビットラインＢＬを通じて感知する。ページバッファ１２３は制御ロジック１２６の制御にしたがって選択されたメモリセルのビットラインＢＬをプリチャージする。そして、制御ロジック１２６から提供されるセンシングイネーブル信号Ｓ＿ＥＮに応答して選択されたメモリセルのビットラインＢＬ又はセンシングノードをセンシングする。そして、センシングされたデータはページバッファ１２３の内部に具備されるラッチに格納する。また、ページバッファ１２３は制御ロジック１２６のダンプ信号（Ｄｕｍｐ）に応答してラッチに格納したデータを列ゲーティング回路１２４を経由して入出力バッファ１２５にダンピングする。

列ゲーティング回路１２４は制御ロジック１２６からの制御にしたがってページバッファ１２３のラッチ（例えば、キャッシュラッチ）に格納された読出しデータを順次に選択して入出力バッファ１２５へ伝達する。

入出力バッファ１２５は不揮発性メモリ装置１２０の外部から提供されるデータを一時的に格納する。入出力バッファ１２５は不揮発性メモリ装置１２０の読出しデータや内部状態データを一時的に格納し、指定された時点に入出力ライン（Ｉ／Ｏ Ｌｉｎｅ）を通じて外部へ出力する。例えば、入出力バッファ１２５は外部から入出力ライン（Ｉ／Ｏ Ｌｉｎｅ）を通じて提供される命令語、アドレス、データを一時的に格納する。そして、命令語ｒＣＭＤは制御ロジック１２６へ、アドレスＡＤＤは行デコーダー１２２又は制御ロジック１２６へ、データはページバッファ１２３へ伝達される。

制御ロジック１２６から提供される状態データ（Ｓｔａｔｕｓ）は入出力バッファ１２５に一時的に格納され、以後に入出力ライン（Ｉ／Ｏ Ｌｉｎｅ）を経由して外部へ出力される。入出力バッファ１２５は制御ロジック１２６から提供される出力イネーブル信号Ｏｕｔ＿ＥＮに応答してページバッファ１２３からダンプされた読出しデータを外部へ出力する。

制御ロジック１２６は外部から提供される命令語ｒＣＭＤや制御信号に応答してページバッファ１２３、列ゲーティング回路１２４、入出力バッファ１２５、及び電圧発生器１２７を制御する。制御ロジック１２６は読出し命令語に応答して選択されたメモリセルに対するワードラインセットアップ、データセンシング、ダンピング動作、コアリカバリ動作等を含む諸般制御動作を遂行する。制御ロジック１２６は読出し動作の中において、ダンピング動作が完了すると直ちにレディ／ビジー信号ＲｎＢをローレベル‘Ｌ’からハイレベル‘Ｈ’に遷移させる。この時、外部から状態命令語が提供されても、制御ロジック１２６はレディ状態（Ｒｅａｄｙ）を出力するように入出力バッファ１２５を制御する。

コアリカバリ動作が遂行される間にレディ／ビジー信号ＲｎＢをハイレベル‘Ｈ’へ遷移するために制御ロジック１２６には状態発生器１２６ａが包含される。状態発生器１２６ａは読出し命令語ｒＣＭＤが提供された以後に、選択されたメモリセルに対するセンシングの可否、及びセンシングされたデータのダンピング完了の可否を参照してレディ／ビジー信号ＲｎＢ及び状態データ（Ｓｔａｔｕｓ）を生成する。状態発生器１２６ａは特に、不揮発性メモリ装置１２０のコアリカバリ動作の完了の可否に関わらずレディ／ビジー信号ＲｎＢ及び状態データ（Ｓｔａｔｕｓ）を生成する。即ち、コアリカバリ動作が進行中であっても、状態発生器１２６ａはセンシングされたデータのダンピングが完了すれば、レディ／ビジー信号ＲｎＢをハイレベル‘Ｈ’に、状態データ（Ｓｔａｔｕｓ）をレディ状態（Ｒｅａｄｙ）状態に設定する。

電圧発生器１２７は制御ロジック１２６の制御にしたがって各々のワードラインへ供給される多様な種類のワードライン電圧と、メモリセルが形成されたバルク（例えば、ウェル領域）に供給される電圧とを発生する。各々のワードラインへ供給されるワードライン電圧としてはプログラム電圧Ｖｐｇｍ、パス電圧Ｖｐａｓｓ、選択及び非選択読出し電圧Ｖｒｄ、Ｖｒｅａｄ等がある。電圧発生器１２７は読出し動作及びプログラム動作の時に選択ラインＳＳＬ、ＧＳＬに提供される選択ライン電圧ＶＳＳＬ、ＶＧＳＬを生成する。

本発明の不揮発性メモリ装置１２０は読出し命令語に応答して外部へデータを出力する。特に、読出し動作に後続するコアリカバリ動作が完了する以前にデータを出力できる。したがって、外部に対してはコアリカバリ動作が進行される時間の間において後続する命令語入力が禁止される。このような命令語入力が禁止される時間は命令語待機時間ｔＲＣに該当する。

図６は図５の不揮発性メモリ装置の読出し動作を簡略に示すタイミング図である。図６を参照すれば、不揮発性メモリ装置１２０は読出し命令語００ｈ−ＡＤＤ−３０ｈに応答してワードラインセットアップＷＬＳ、センシング（Ｓｅｎｓｉｎｇ）、ダンプ（Ｄｕｍｐ）、及びコアリカバリ動作を順次に遂行する。

レディ／ビジー信号ＲｎＢがハイレベル‘Ｈ’である区間において読出し命令語を受信すれば、不揮発性メモリ装置１２０はレディ／ビジー信号ＲｎＢをローレベル‘Ｌ’に遷移させながら、選択されたメモリセルをセンシングするための諸般手続を開始する。

先ず、時点ｔ０において不揮発性メモリ装置１２０はワードラインセットアップ（Ｗｏｒｄ Ｌｉｎｅ Ｓｅｔｕｐ、ＷＬＳ）動作を遂行する。不揮発性メモリ装置１２０の選択されたメモリブロックのストリング選択ラインＳＳＬとしてはハイレベルＨのストリング選択信号が提供される。そして、非選択ワードラインには非選択読出し電圧Ｖｒｅａｄが提供される。

時点ｔ１において、不揮発性メモリ装置１２０は選択されたメモリセルに対するセンシングを遂行する。メモリセルをセンシングするために選択ワードラインには選択読出し電圧Ｖｒｄが提供される。図示しないが、センシング動作のためにメモリセルのビットライン（Ｂｉｔ Ｌｉｎｅ）は特定レベルにプリチャージされる。このような状態において、制御ロジック１２６からセンシングイネーブル信号Ｓ＿ＥＮが提供されれば、ページバッファ１２３はビットライン又はビットラインのプリチャージ電圧が印加されたセンシングノードを感知する。即ちページバッファ１２３はセンシングノードのレベルによってセンシングデータをラッチに格納する。

時点ｔ２において、制御ロジック１２６はページバッファ１２３へダンプ信号（Ｄｕｍｐ）を印加する。ダンプ信号（Ｄｕｍｐ）に応答してページバッファ１２３はセンシングされたデータを内部のラッチから入出力バッファ１２５へ出力する。ページバッファ１２３から出力されたセンシングデータは入出力バッファ１２５の出力用ラッチに格納される。このようなダンプ動作は時点ｔ３まで遂行される。

時点ｔ３において、制御ロジック１２６は読出し動作のために提供された諸般電圧（又は、電流）を放電するようにセルアレイ１２１、行デコーダー１２２、ページバッファ１２３、電圧発生器１２７等を制御する。即ち、セルアレイ１２１のバイアス状態を読出し動作以前の状態に回復させるためのコアリカバリ動作が時点ｔ３において開始される。制御ロジック１２６はデータダンピング動作が完了する時点ｔ３においてレディ／ビジー信号ＲｎＢをハイレベル‘Ｈ’に遷移させる。そして、この区間において状態読出し命令語（Ｓｔａｔｕｓ ｒｅａｄ ｃｏｍｍａｎｄ）が提供されれば、制御ロジック１２６はレディ状態（Ｒｅａｄｙ）を出力する。レディ／ビジー信号ＲｎＢがハイレベル‘Ｈ’に遷移される時点において、入出力バッファ１２５に格納された読出しデータの出力イネーブル信号Ｏｕｔ＿ＥＮが活性化される。

レディ／ビジー信号ＲｎＢ信号がハイレベル‘Ｈ’である命令語待機時間ｔＲＣの間に、不揮発性メモリ装置１２０のコアリカバリ動作が発生する。例えば、コアリカバリ動作によってストリング選択ラインＳＳＬは電源電圧Ｖｃｃから接地電圧０Ｖレベルに放電される。そして、非選択ワードラインや選択ワードラインに提供されたワードライン電圧も接地レベル０Ｖに放電される。レディ／ビジー信号ＲｎＢがハイレベル‘Ｈ’に遷移した以後に命令語入力が禁止される命令語待機時間ｔＲＣはコアリカバリ動作の開始と完了時点とを考慮して決定される。

ここで、コアリカバリ動作が発生する区間ｔ３乃至ｔ４におけるワードラインＷＬｓ及び選択ラインＳＳＬ、そして、ビットラインＢＬ電圧は図示された波形のみに制限されない。図６の電圧波形は例示的な実施形態に過ぎないし、コアリカバリ動作のための多様なワードライン、選択ライン、ビットラインの波形の変形が可能である。

図７は図５の状態発生器１２６ａの動作を示すブロック図である。図７を参照すれば、状態発生器１２６ａは読出し命令語ｒＣＭＤ、ダンプ信号（Ｄｕｍｐ）、及びセンシングイネーブル信号Ｓ＿ＥＮに応答してレディ／ビジー信号ＲｎＢ又は状態データ（Ｓｔａｔｕｓ）を生成する。

状態発生器１２６ａは読出し命令語ｒＣＭＤの入力に応じて本発明のレディ／ビジー信号ＲｎＢのレベルを出力する。読出し命令語ｒＣＭＤが入力された以後に状態発生器１２６ａはレディ／ビジー信号ＲｎＢをローレベル‘Ｌ’に遷移する。レディ／ビジー信号ＲｎＢがローレベル‘Ｌ’に維持される間に、不揮発性メモリ装置１２０の内部においてはワードラインセットアップＷＬＳ、センシング、及びダンプ動作が遂行される。ワードラインセットアップＷＬＳが完了すれば、センシングイネーブル信号Ｓ＿ＥＮが活性化される。センシングイネーブル信号Ｓ＿ＥＮの活性化にしたがうセンシング動作が完了すれば、ダンプ信号（Ｄｕｍｐ）が活性化される。データのダンプ動作が完了する時点において、状態発生器１２６ａはレディ／ビジー信号ＲｎＢをローレベル‘Ｌ’からハイレベル‘Ｈ’に遷移させる。そして、状態データ（Ｓｔａｔｕｓ）はこの時点からレディ状態（Ｒｅａｄｙ）を出力する。

図８は本発明の実施形態による不揮発性メモリ装置の動作を示すフローチャートである。図８を参照すれば、不揮発性メモリ装置１２０（図５参照）は読出し動作の時、コアリカバリ動作が完了する以前にデータを出力できる。

段階Ｓ１１０において、不揮発性メモリ装置１２０は入出力バッファ１２５を経由して提供される読出し命令語を受信する。読出し命令語ｒＣＭＤは図４におけるメモリコントローラ１１０が入出力ライン（Ｉ／Ｏ Ｌｉｎｅ）を通じて入出力バッファ１２５へ伝達する読出し命令語シークェンス００ｈ−ＡＤＤ−３０ｈにより提供される。入出力バッファ１２５に一時的にラッチされた読出し命令語ｒＣＭＤは制御ロジック１２６へ伝達される。入出力バッファ１２５に一時的にラッチされたアドレスＡＤＤは制御ロジック１２６又は行デコーダー１２２等へ提供される。

段階Ｓ１２０において、不揮発性メモリ装置１２０は読出し命令語ｒＣＭＤに応答してレディ／ビジー信号ＲｎＢをハイレベル‘Ｈ’からローレベル‘Ｌ’に設定する。制御ロジック１２６の状態発生器１２６ａは読出し命令語ｒＣＭＤに応答してレディ／ビジー信号を設定するレジスターの論理値を‘０’に設定する。また、状態発生器１２６ａは状態読出し命令に応答して入出力ライン（Ｉ／Ｏ Ｌｉｎｅ）へ出力する状態レジスター（Ｓｔａｔｕｓ Ｒｅｇｉｓｔｅｒ）の値を‘Ｒｅａｄｙ’状態から‘Ｂｕｓｙ’状態に変更する。

段階Ｓ１３０において、不揮発性メモリ装置１２０は読出し動作のための読出しバイアスセットアップを進行する。例えば、制御ロジック１２６は行デコーダー１２２、ページバッファ１２３、及び電圧発生器１２７等を制御して読出し動作のためのワードライン電圧、選択ライン電圧、バルク電圧、ビットライン電圧等を生成する。このような諸般生成された電圧を読出しバイアス電圧であると称する。読出しバイアス電圧が生成されれば、制御ロジック１２６は生成された電圧をビットライン、選択ライン、ワードラインに提供する。

段階Ｓ１４０において、不揮発性メモリ装置１２０は選択されたメモリセルのビットラインのレベル変化を感知する。例えば、ページバッファ１２３は選択されたメモリセルのビットラインをプリチャージし、プリチャージされたビットラインのレベルをセンシングノードＳＯに伝達する。そして、ページバッファ１２３はセンシングノードＳＯの論理レベルを判断してセンシング動作のために具備されるセンシングラッチに格納する。ページバッファ１２３のセンシングラッチに格納されたセンシングデータは以後、ダンプ動作を遂行するページバッファ１２３内に具備されるキャッシュラッチに伝達される。

段階Ｓ１５０において、不揮発性メモリ装置１２０はページバッファ１２３へラッチされたセンシングデータを入出力バッファ１２５へ伝達するためのダンプ動作を遂行する。制御ロジック１２６はダンプ信号（Ｄｕｍｐ）信号を活性化して、ページバッファ１２３のキャッシュラッチから入出力バッファ１２５の出力用ラッチにデータを格納する。ダンプ動作のために制御ロジック１２６は列ゲーティング回路１２４を制御してセンシングデータを入出力単位にページバッファ１２３から入出力バッファ１２５に伝達する。

段階Ｓ１６０において、ダンプ動作が完了すれば、不揮発性メモリ装置１２０はレディ／ビジー信号ＲｎＢをローレベル‘Ｌ’からハイレベル‘Ｈ’に設定（‘Ｌ’→‘Ｈ’）する。制御ロジック１２６の状態発生器１２６ａはダンプ動作が完了すれば、コアリカバリ動作の完了の可否に関わらずレディ／ビジー信号ＲｎＢを設定するレジスターの論理値を‘１’に設定する。また、状態発生器１２６ａは状態読出し命令に応答して入出力ライン（Ｉ／Ｏ Ｌｉｎｅ）へ出力する状態レジスター（Ｓｔａｔｕｓ Ｒｅｇｉｓｔｅｒ）の値を‘Ｂｕｓｙ’状態から‘Ｒｅａｄｙ’状態に変更する。

段階Ｓ１７０ａ、段階Ｓ１７０ｂ、及び段階Ｓ１７０ｃにおいて不揮発性メモリ装置１２０はコアリカバリ動作とセンシングデータの出力を同時に遂行する。ダンプ動作が完了すれば、レディ／ビジー信号ＲｎＢをローレベル‘Ｌ’からハイレベル‘Ｈ’に設定すると共にコアリカバリ動作を遂行する段階Ｓ１７０ａが実施されることもあり得る。そして、コアリカバリ動作Ｓ１７０ａとは独立的に入出力バッファ１２５にダンプされたセンシングデータの出力も進行され得る。段階Ｓ１７０ｂにおいて、制御ロジック１２６はメモリコントローラ１１０から読出しイネーブル信号／ＲＥが提供されるか否かを検出する。もし、読出しイネーブル信号／ＲＥの入力が特定時間の間に提供されなければ、手続は終了される。しかし、読出しイネーブル信号／ＲＥが提供されれば、制御ロジック１２６は出力イネーブル信号Ｏｕｔ＿ＥＮを活性化して入出力バッファ１２５に一時的に格納されたセンシングデータを外部へ出力する。

以上では本発明の不揮発性メモリ装置１２０の読出し動作を簡略に説明した。本発明の不揮発性メモリ装置１２０は読出し命令語が提供されれば、選択されたメモリ領域をセンシングする。そして、不揮発性メモリ装置１２０はセンシング動作にしたがうコアリカバリ動作が完了する以前にレディ／ビジー信号ＲｎＢをハイレベル‘Ｈ’に設定し、センシングデータを出力できる。したがって、コアリカバリ動作が遂行される中においてもセンシングデータは出力されるので、読出し動作の高速化が可能になる。

図９は図５の不揮発性メモリ装置の制御方法を簡略に示すフローチャートである。図９を参照すれば、メモリコントローラ１１０（図３参照）は読出し動作中に不揮発性メモリ装置１２０のレディ／ビジー信号ＲｎＢがローレベル‘Ｌ’からハイレベル‘Ｈ’に設定されても命令語待機時間ｔＲＣの間、後続命令語を印加しない。さらに詳細に説明すれば、次の通りである。

段階Ｓ２１０において、メモリコントローラ１１０は不揮発性メモリ装置１２０へ命令語（例えば、読出し命令）を伝達する。読出し命令語ｒＣＭＤは図４における入出力ライン（Ｉ／Ｏ Ｌｉｎｅ）を通じて不揮発性メモリ装置１２０への読出し命令語シークェンス００ｈ−ＡＤＤ−３０ｈにより提供される。しかし、ここで命令語ｒＣＭＤは読出し命令語のみに制限されない。不揮発性メモリ装置１２０のメモリセルのビットラインやワードライン等に特定電圧が印加される何らかの動作命令語も本発明の読出し命令語のような方式により提供され得る。

段階Ｓ２２０において、命令語の伝達によって不揮発性メモリ装置１２０の内部動作をチェックするためにメモリコントローラ１１０はレディ／ビジー信号ＲｎＢを検出する。又は、不揮発性メモリ装置１２０の内部動作をチェックするためにメモリコントローラ１１０は状態読出し命令語（Ｓｔａｔｕｓ ｒｅａｄ ＣＭＤ）を提供することもできる。レディ／ビジー信号ＲｎＢがビジー状態を示すローレベル‘Ｌ’であるか、或いは状態データ（Ｓｔａｔｕｓ）が‘Ｂｕｓｙ’として出力されれば、メモリコントローラ１１０は不揮発性メモリ装置１２０の内部動作のチェックを続ける。反面、レディ／ビジー信号ＲｎＢが‘レディ状態’を示すハイレベル‘Ｈ’に遷移するか、或いは状態データ（Ｓｔａｔｕｓ）が‘Ｒｅａｄｙ’として出力されれば、手続は段階Ｓ２３０へ移動する。

段階Ｓ２３０において、メモリコントローラ１１０は不揮発性メモリ装置１２０からセンシングデータを読み出す。例えば、メモリコントローラ１１０は読出しイネーブル信号／ＲＥをトグリングし、トグリングされた読出しイネーブル信号／ＲＥに同期されて出力されるセンシングデータが伝達され得る。

段階Ｓ２４０において、メモリコントローラ１１０は不揮発性メモリ装置１２０から出力されるセンシングデータのサイズを基準サイズ（Ｎ Ｂｙｔｅ）と比較する。ここで、基準サイズ（Ｎ Ｂｙｔｅ）は命令語待機時間ｔＲＣの間に出力され得るデータのサイズを意味する。もし、メモリコントローラ１１０が読出し要請したデータのサイズが基準サイズ（Ｎ Ｂｙｔｅ）と同一であるか、或いは大きければ、手続は段階Ｓ２５０へ移動する。反面、メモリコントローラ１１０が読出し要請したデータのサイズが基準サイズ（Ｎ Ｂｙｔｅ）より小さければ、手続は段階Ｓ２６０へ移動する。

段階Ｓ２５０において、読出し要請したデータのサイズが基準サイズ（Ｎ Ｂｙｔｅ）以上であるので、メモリコントローラ１００はデータの出力が完了するまで待機（いいえ方向）する。即ち、読出し要請したデータのサイズが基準サイズ（Ｎ Ｂｙｔｅ）と同一であるか、或いは大きいので、命令語待機時間ｔＲＣが経過してもセンシングデータの出力を持続できることを意味する。したがって、メモリコントローラ１１０はデータの出力が完了するまで待機する。ここで、メモリコントローラ１１０は出力されるデータのサイズにしたがって待機時間を予測することもあり得る。データの出力サイクルが完了すれば、手続は段階Ｓ２７０へ移動する。

段階Ｓ２６０において、読出し要請したデータのサイズが基準サイズ（Ｎ Ｂｙｔｅ）より小さいので、命令語待機時間ｔＲＣが経過する以前にデータの出力が完了する。したがって、メモリコントローラ１１０はデータの出力が完了する時点ではなく、命令語待機時間ｔＲＣが経過するか否かをチェックする。メモリコントローラ１１０は命令語待機時間ｔＲＣが経過しなければ、待機（いいえ方向）し、命令語待機時間ｔＲＣが経過すれば（はい方向）、手続は段階Ｓ２７０へ移動する。

段階Ｓ２７０において、メモリコントローラ１１０は後続命令語を不揮発性メモリ装置１２０に伝達する。読出し要請されたデータが全て出力されるか、或いはコアリカバリ動作が実行される命令語待機時間ｔＲＣが経過しているので、何らかの命令語が提供されても信頼性の低下は発生しない。

図１０は図９におけるメモリコントローラが読出し要請したデータのサイズにしたがう待機時間の最小値を例示的に示す表である。図１０を参照すれば、読出し要請したデータのサイズにしたがって、そしてメモリコントローラ１１０の駆動クロックの周波数にしたがって待機時間の最小値は異なり得る。ここではメモリコントローラ１１０の駆動クロックの周波数に関わらず不揮発性メモリ装置１２０が同一の速度にデータを出力する場合を仮定する。

例えば、読出し要請されたデータのサイズが４ｋバイト（Ｂｙｔｅ）である場合、データが出力されるのには約１０μｓの時間が所要される。反面、８ｋバイトのデータが出力されるのには約２０μｓの時間が所要される。そして、１６ｋバイトのデータが出力されるのには約４０μｓの時間が所要される。ここで、レディ／ビジー信号ＲｎＢがローレベル‘Ｌ’からハイレベル‘Ｈ’に遷移された以後の時点においてコアリカバリが終了される命令語待機時間ｔＲＣは固定された値に提供され得る。そして、命令語待機時間ｔＲＣはデータ出力に所要される時間より長いこともあるか、或いは短いこともあり得る。

図１１は図５の不揮発性メモリ装置の制御方法の他の実施形態を示すフローチャートである。図１１を参照すれば、メモリコントローラ１１０（図３参照）は読出し動作中に不揮発性メモリ装置１２０のレディ／ビジー信号ＲｎＢがローレベル‘Ｌ’からハイレベル‘Ｈ’に設定されても命令語待機時間ｔＲＣの間、後続命令語を印加できない。さらに詳細に説明すれば、次の通りである。

段階Ｓ３１０において、メモリコントローラ１１０は不揮発性メモリ装置１２０に命令語（例えば、読出し命令）を伝達する。読出し命令語は図４における入出力ライン（Ｉ／Ｏ Ｌｉｎｅ）を通じて不揮発性メモリ装置１２０への読出し命令語シークェンス００ｈ−ＡＤＤ−３０ｈにより提供され得る。しかし、ここで命令語は読出し命令語のみに制限されない。不揮発性メモリ装置１２０のメモリセルのビットラインやワードライン等に特定電圧が印加される諸般動作命令語も本発明の読出し命令語と同一な方式に提供され得る。

段階Ｓ３２０において、命令語の伝達によって不揮発性メモリ装置１２０の内部動作をチェックするためにメモリコントローラ１１０はレディ／ビジー信号ＲｎＢを検出する。又は、不揮発性メモリ装置１２０の内部動作をチェックするためにメモリコントローラ１１０は状態読出し命令語（Ｓｔａｔｕｓ ｒｅａｄ ＣＭＤ）を提供する。レディ／ビジー信号ＲｎＢがビジー状態を示すローレベル‘Ｌ’であるか、或いは状態データ（Ｓｔａｔｕｓ）が‘Ｂｕｓｙ’を出力すれば、メモリコントローラ１１０は不揮発性メモリ装置１２０の内部動作のチェックを続ける。反面、レディ／ビジー信号ＲｎＢが‘レディ状態’を示すハイレベル‘Ｈ’に遷移するか、或いは状態データ（Ｓｔａｔｕｓ）が‘Ｒｅａｄｙ’を出力すれば、手続は段階Ｓ３３０へ移動する。

段階Ｓ３３０において、メモリコントローラ１１０は不揮発性メモリ装置１２０に対する後続動作を決定する。例えば、メモリコントローラ１１０はセンシングされたデータを出力するように不揮発性メモリ装置１２０を制御できる。この場合に手続は段階Ｓ３４０へ移動する。一方、メモリコントローラ１１０が読出し命令語を提供したものの、センシングされたデータの出力よりさらに緊急命令語の入力が必要であれば、手続は段階Ｓ３５０へ移動する。

段階Ｓ３４０において、メモリコントローラ１１０は読出しイネーブル信号／ＲＥをトグリングし、トグリングされた読出しイネーブル信号／ＲＥに同期されて不揮発性メモリ装置１２０から出力されるセンシングデータを読み出す。

段階Ｓ３５０において、メモリコントローラ１１０は後続命令語入力のための命令語待機時間ｔＲＣの経過を待つ。もし、命令語待機時間ｔＲＣが経過する前であれば、メモリコントローラ１１０はカウントされる時間経過が命令語待機時間ｔＲＣに到達する時まで待機する。そして、命令語待機時間ｔＲＣが経過したと判定されれば、メモリコントローラ１１０は後続命令語を不揮発性メモリ装置１２０へ提供する。

以上では読出し命令語の提供以後に、データの出力動作又はデータの出力動作無しで後続命令語を提供しなければならない場合の命令語待機時間ｔＲＣの適用方法を簡略に説明した。

図１２は本発明の実施形態による不揮発性メモリ装置の動作を例示的に示すフローチャートである。図１２を参照すれば、不揮発性メモリ装置１２０（図５参照）は命令語待機時間ｔＲＣ以前に提供される命令語は無視する。

段階Ｓ４１０において、不揮発性メモリ装置１２０は入出力バッファ１２５を経由して提供される読出し命令語を受信する。

段階Ｓ４２０において、不揮発性メモリ装置１２０は読出し命令語ｒＣＭＤに応答してレディ／ビジー信号ＲｎＢをハイレベル‘Ｈ’からローレベル‘Ｌ’に設定する。制御ロジック１２６の状態発生器１２６ａは読出し命令語ｒＣＭＤに応答してレディ／ビジー信号を設定するレジスターの論理値を‘０’に設定する。また、状態発生器１２６ａは状態読出し命令に応答して入出力ライン（Ｉ／Ｏ Ｌｉｎｅ）に出力する状態レジスター（Ｓｔａｔｕｓ Ｒｅｇｉｓｔｅｒ）の値を‘Ｒｅａｄｙ’状態から‘Ｂｕｓｙ’状態に変更する。

段階Ｓ４３０において、不揮発性メモリ装置１２０は読出し動作のための読出しバイアスを生成し、生成された読出しバイアスを参照して選択されたメモリセルをセンシングする。不揮発性メモリ装置１２０は選択されたメモリセルのビットラインのレベル変化を感知する。そして、不揮発性メモリ装置１２０は感知されたデータをページバッファ１２３に具備されるセンシングラッチに格納する。ページバッファ１２３のセンシングラッチに格納されたセンシングデータは以後、ダンプ動作を遂行するページバッファ１２３内に具備されるキャッシュラッチに伝達される。キャッシュラッチに格納されたセンシングデータは以後入出力バッファ１２５にダンプされる。

段階Ｓ４４０において、ダンプ動作が完了すれば、不揮発性メモリ装置１２０はレディ／ビジー信号ＲｎＢをローレベル‘Ｌ’からハイレベル‘Ｈ’に設定（‘Ｌ’→‘Ｈ’）する。制御ロジック１２６の状態発生器１２６ａはダンプ動作が完了すれば、コアリカバリ動作の完了の可否に関わらず、レディ／ビジー信号ＲｎＢを設定するレジスターの論理値を‘１’に設定する。また、状態発生器１２６ａは状態読出し命令に応答して入出力ライン（Ｉ／Ｏ Ｌｉｎｅ）へ出力する状態レジスター（Ｓｔａｔｕｓ Ｒｅｇｉｓｔｅｒ）の値を‘Ｂｕｓｙ’状態から‘Ｒｅａｄｙ’状態に変更する。共に、ダンプ動作が完了すれば、不揮発性メモリ装置１２０はコアリカバリ動作を遂行する。

段階Ｓ４５０において、不揮発性メモリ装置１２０はコアリカバリ動作が進行される中においてもメモリコントローラ１１０の制御動作を検出する。例えば、不揮発性メモリ装置１２０はメモリコントローラ１１０からダンプされたデータの出力のための制御信号（例えば、読出しイネーブル信号）が活性化されるか、又はその他の命令語が入力されるか否かを検出する。もし、メモリコントローラ１１０からの読出しイネーブル信号／ＲＥが活性化されれば、手続は段階Ｓ４６０へ移動する。反面、データの出力無しでその他の命令語入力の場合に手続は段階Ｓ４７０へ移動する。

段階Ｓ４６０において、不揮発性メモリ装置１２０はセンシングされたデータをメモリコントローラ１１０へ出力する。

段階Ｓ４７０において、不揮発性メモリ装置１２０はレディ／ビジー信号ＲｎＢがローレベル‘Ｌ’からハイレベル‘Ｈ’に遷移した時点からの経過時間によって動作分岐を実施する。命令語待機時間ｔＲＣが経過する前であれば、手続は入力された命令語を無視する段階Ｓ４８０へ移動する。段階Ｓ４８０に続いて、手続は命令語待機時間ｔＲＣが経過したか否かを持続的に検出する段階Ｓ４７０へ復帰する。命令語待機時間ｔＲＣが経過したと判定されれば、手続は入力される命令語を遂行するための段階Ｓ４９０へ移動する。段階Ｓ４９０において、不揮発性メモリ装置１２０は入力された命令語に対応する内部動作を遂行する。

図１３は本発明の他の実施形態によるメモリシステムを示すブロック図である。図１３を参照すれば、メモリシステム２００はメモリコントローラ２１０と不揮発性メモリ装置２２０を含む。
メモリコントローラ２１０は２つの種類の読出し命令語ｒＣＭＤ、ｒＣＭＤ’を不揮発性メモリ装置２２０に提供する。第１読出し命令語ｒＣＭＤに応答して不揮発性メモリ装置２２０はコアリカバリ動作を完了した後にレディ／ビジー信号ＲｎＢをローレベル‘Ｌ’からハイレベル‘Ｈ’に遷移する。したがって、第１読出し命令語ｒＣＭＤにしたがう読出し動作においてはコアリカバリ動作が完了した後にセンシングデータの出力が可能である。

しかし、第２読出し命令語ｒＣＭＤ’が提供される場合、不揮発性メモリ装置２２０はセンシングデータのダンプ動作が完了すれば，コアリカバリ動作の完了の可否に関わらず、レディ／ビジー信号ＲｎＢをローレベル‘Ｌ’からハイレベル‘Ｈ’に遷移する。したがって、不揮発性メモリ装置２２０はコアリカバリ動作の進行中においてもセンシングデータを出力できる。

以上の実施形態によれば、メモリシステムは読出し命令語の種類にしたがってコアリカバリ動作とデータ出力を同時に実施するか、或いは別に実施する。第２読出し命令語ｒＣＭＤ’の提供の際に、メモリコントローラ２１０は不揮発性メモリ装置２２０のレディ／ビジー信号ＲｎＢがハイレベル‘Ｈ’であるか、或いは状態（Ｓｔａｔｕｓ）データが‘Ｒｅａｄｙ’であっても、一定の時間の間、後続命令語の入力を禁止する。

図１４は第１読出し命令語に対する不揮発性メモリ装置の応答を示すタイミング図である。図１４を参照すれば、メモリコントローラ２１０はコアリカバリ動作が完了された後にデータ出力が可能である読出しモードに不揮発性メモリ装置２２０を制御する。

メモリコントローラ２１０はレディ／ビジー信号ＲｎＢのハイレベル区間において読出し命令語シークェンス００ｈ−ＡＤＤ−３０ｈを不揮発性メモリ装置２２０に提供する。ここで、読出し命令語シークェンス００ｈ−ＡＤＤ−３０ｈは第１読出し命令語ｒＣＭＤに対応する。第１読出し命令語ｒＣＭＤに応答して不揮発性メモリ装置２２０は時点Ｔ０においてレディ／ビジー信号ＲｎＢをローレベル‘Ｌ’に遷移させる。不揮発性メモリ装置２２０はこの時、入出力端を通じて状態読出し命令（例えば、‘７０ｈ’）が提供される場合、ビジー状態（Ｂｕｓｙ）を出力する。

不揮発性メモリ装置１２０は第１読出し命令語ｒＣＭＤに応答して、ワードラインセットアップ区間Ｔ０乃至Ｔ１の間に、選択されたメモリ領域に提供するワードライン電圧を生成し、生成されたワードライン電圧を選択されたメモリ領域に提供する。続いて、不揮発性メモリ装置１２０はセンシング区間Ｔ１乃至Ｔ２の間に、選択されたメモリ領域のセルをセンシングしセンシングされたデータをラッチする。そして、ダンプ区間Ｔ２乃至Ｔ３の間にはセンシングされたデータが出力バッファ（Ｏｕｔｐｕｔ Ｂｕｆｆｅｒ）にダンプされる。ダンプ区間Ｔ２乃至Ｔ３に続いてコアリカバリ区間Ｔ３乃至Ｔ４の間に、不揮発性メモリ装置２２０は選択されたメモリセルのバルク、ワードライン、ビットライン、選択ライン、共通ソースライン等を放電するコアリカバリを遂行する。

コアリカバリ動作が完了した以後に、はじめて不揮発性メモリ装置２２０はレディ／ビジー信号ＲｎＢをハイレベル‘Ｈ’に遷移させる。レディ／ビジー信号ＲｎＢがハイレベル‘Ｈ’に遷移される時点からはデータの出力が可能である。もし、レディ／ビジー信号ＲｎＢを参照して、メモリコントローラ２１０により読出しイネーブル信号／ＲＥを活性化すれば、ダンプされたデータが不揮発性メモリ装置２２０から出力される。

以上では第１読出し命令語ｒＣＭＤに応答してコアリカバリ動作が完了した以後にデータの出力が可能である読出しモードを説明した。

図１５は第２読出し命令語に対する不揮発性メモリ装置の応答を示すタイミング図である。図１５を参照すれば、メモリコントローラ２１０は第２読出し命令語ｒＣＭＤ’を通じてコアリカバリ動作が完了されない時点においても不揮発性メモリ装置２２０からデータが出力する。

メモリコントローラ２１０はレディ／ビジー信号ＲｎＢのハイレベル区間において読出し命令語シークェンス０２ｈ−ＡＤＤ−３０ｈを不揮発性メモリ装置１２０に提供する。ここで、読出し命令語シークェンス０２ｈ−ＡＤＤ−３０ｈは第２読出し命令語ｒＣＭＤ’に対応する。第２読出し命令語ｒＣＭＤ’に応答して不揮発性メモリ装置２２０は時点Ｔ０においてレディ／ビジー信号ＲｎＢをローレベル‘Ｌ’に遷移させる。

不揮発性メモリ装置２２０は第２読出し命令語ｒＣＭＤ’に応答して、ワードラインセットアップ区間Ｔ０乃至Ｔ１の間に選択されたメモリ領域に提供するワードライン電圧を生成し、生成されたワードライン電圧を選択されたメモリ領域に提供する。続いて、不揮発性メモリ装置２２０はセンシング区間Ｔ１乃至Ｔ２の間に、選択されたメモリ領域のセルをセンシングしてラッチする。そして、ダンプ区間Ｔ２乃至Ｔ３の間にはセンシングされたデータが出力バッファ（Ｏｕｔｐｕｔ Ｂｕｆｆｅｒ）にダンプされる。ダンプ動作が完了すれば、レディ／ビジー信号ＲｎＢはローレベル‘Ｌ’からハイレベル‘Ｈ’に遷移される。そして、コアリカバリ区間Ｔ３乃至Ｔ４の間に、不揮発性メモリ装置２２０は選択されたメモリセルのバルク、ワードライン、ビットライン、選択ライン、共通ソースライン等を放電するコアリカバリ動作を遂行する。

第２読出し命令語ｒＣＭＤ’による読出し動作の際に、ダンプ区間Ｔ２乃至Ｔ３に遂行されるセンシングデータのダンプ動作が完了すれば、不揮発性メモリ装置２２０はレディ／ビジー信号ＲｎＢをローレベル‘Ｌ’からハイレベル‘Ｈ’に遷移させる。レディ／ビジー信号ＲｎＢがハイレベル‘Ｈ’に遷移される時点からはダンプされたセンシングデータの出力が可能である。この時、メモリコントローラ２１０により読出しイネーブル信号／ＲＥを活性化すれば、ダンプされたデータが不揮発性メモリ装置２２０から出力される。

第２読出し命令語ｒＣＭＤ’が提供される読出しモードにより、不揮発性メモリ装置２２０のコアリカバリ動作が進行中であるが、センシングされたデータの出力ができる。そして、レディ／ビジー信号ＲｎＢがハイレベル‘Ｈ’であるが、コアリカバリ動作が進行中である命令語待機時間ｔＲＣの間においては不揮発性メモリ装置への後続命令語入力は禁止される。第２読出し命令語ｒＣＭＤ’が入力されれば、レディ／ビジー信号ＲｎＢがハイレベル‘Ｈ’であっても命令語待機時間ｔＲＣの間においては後続命令語入力が禁止される。

以上の図１４及び図１５のタイミング図を通じて読出し命令語を通じてコアリカバリ動作とデータの出力を同時に遂行するか、或いは別に遂行する不揮発性メモリ装置の制御方法を説明した。

図１６は本発明のその他の実施形態によるメモリシステムを示すブロック図である。図１６を参照すれば、本発明のメモリシステム３００はメモリコントローラ３１０と不揮発性メモリ装置３２０とを含む。メモリコントローラ３１０は不揮発性メモリ装置３２０の読出しモードをセットフィーチャ（Ｓｅｔ ｆｅａｔｕｒｅ）命令を通じて設定する。

メモリコントローラ３１０は不揮発性メモリ装置３２０に読出しモードを設定するためのセットフィーチャ（Ｓｅｔ ｆｅａｔｕｒｅ）を設定する。セットフィーチャの設定を通じて、不揮発性メモリ装置３２０の読出し動作の時、コアリカバリ動作とデータ出力を同時に実施するか、或いは別に実施する。そして、セットフィーチャがコアリカバリ動作とデータ出力を同時に遂行するモードに設定された場合、読出し動作の時、レディ／ビジー信号ＲｎＢがハイレベル‘Ｈ’であっても命令語待機時間ｔＲＣの間においては不揮発性メモリ装置３２０への後続命令語入力は制限される。

図１７は図１６のメモリシステムの動作を簡略に示すフローチャートである。図１７を参照すれば、不揮発性メモリ装置３２０（図１６参照）は内部に設定されたセットフィーチャ（Ｓｅｔ ｆｅａｔｕｒｅ）を参照してメモリコントローラ３１０の制御にしたがって読出し動作を遂行する。ここで、不揮発性メモリ装置３２０はセットフィーチャ命令語によって既に読出しモードの設定が完了された状態であると仮定する。

段階Ｓ５１０において、不揮発性メモリ装置３２０はメモリコントローラ３１０から読出し命令を受信する。不揮発性メモリ装置３２０が受信する読出し命令語シークェンスには読出しモードに対する選択情報が包含されない。

段階Ｓ５２０において、不揮発性メモリ装置３２０は提供された読出し命令語を遂行するために、既に設定された読出しモードを確認する。不揮発性メモリ装置３２０は既に設定されたセットフィーチャ（Ｓｅｔ ｆｅａｔｕｒｅ）が第１読出しモードｔＲＣ＿Ｅｎに対応するか、又は第２読出しモードｔＲＣ＿Ｄｉｓに対応するかを確認する。セットフィーチャ（Ｓｅｔ ｆｅａｔｕｒｅ）が第１読出しモードｔＲＣ＿Ｅｎに対応する場合、手続は段階Ｓ５３０へ移動する。反面、セットフィーチャ（Ｓｅｔ ｆｅａｔｕｒｅ）が第２読出しモードｔＲＣ＿Ｄｉｓに対応する場合、手続は段階Ｓ５４０へ移動する。

段階Ｓ５３０において、不揮発性メモリ装置３１０は第１読出しモードｔＲＣ＿Ｅｎにしたがって読出し要請されたメモリ領域をセンシングし、センシングされたデータを出力するようになる。第１読出しモードはデータの出力とコアリカバリ動作が同時に進行される命令語待機時間ｔＲＣが活性化される読出しモードに対応する。

段階Ｓ５４０において、不揮発性メモリ装置３１０は第２読出しモードｔＲＣ＿Ｄｉｓにしたがって読出し要請されたメモリ領域をセンシングし、センシングされたデータを出力するようになる。第２読出しモードｔＲＣ＿Ｄｉｓはデータの出力とコアリカバリ動作が別に実施される命令語待機時間ｔＲＣが非活性化される読出しモードに対応する。

図１８は本発明の実施形態によるソリッドステートドライブ（以下、ＳＳＤ）を含む装置を示すブロック図である。図１８を参照すれば、ソリッドステートドライブを含む装置１０００はホスト１１００とＳＳＤ１２００とを含む。ＳＳＤ１２００はＳＳＤコントローラ１２１０、バッファメモリ１２２０、及び不揮発性メモリ装置１２３０を含む。

ＳＳＤコントローラ１２１０はホスト１１００とＳＳＤ１２００との物理的連結を提供する。即ち、ＳＳＤコントローラ１２１０はホスト１１００のバスフォーマット（Ｂｕｓ ｆｏｒｍａｔ）に対応してＳＳＤ１２００とのインターフェイシングを提供する。特に、ＳＳＤコントローラ１２１０はホスト１１００から提供される命令語をデコーディングする。デコーディングされた結果にしたがって、ＳＳＤコントローラ１２１０は不揮発性メモリ装置１２３０をアクセスする。ホスト１１００のバスフォーマット（Ｂｕｓ ｆｏｒｍａｔ）としてＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、ＳＣＳＩ（Ｓｍａｌｌ Ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅｍ Ｉｎｔｅｒｆａｃｅ）、ＰＣＩ ｅｘｐｒｅｓｓ、ＡＴＡ、ＰＡＴＡ（Ｐａｒａｌｌｅｌ ＡＴＡ）、ＳＡＴＡ（Ｓｅｒｉａｌ ＡＴＡ）、ＳＡＳ（Ｓｅｒｉａｌ Ａｔｔａｃｈｅｄ ＳＣＳＩ）等が包含され得る。

バッファメモリ１２２０にはホスト１１００から提供される書込みデータ又は不揮発性メモリ装置１２３０から読み出されたデータが一時的に格納される。バッファメモリ１２２０は大容量の補助記憶装置に使用されるＳＳＤ１２００における充分なバッファリングを提供するために同期式ＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）として提供され得る。しかし、バッファメモリ１２２０はこのことに制限されないことはこの分野の通常的な知識を習得した者に明確である。

不揮発性メモリ装置１２３０はＳＳＤ１２００の格納媒体として提供される。例えば、不揮発性メモリ装置１２３０は大容量の格納能力を有する垂直構造ＮＡＮＤフラッシュメモリ（ＮＡＮＤ−ｔｙｐｅ Ｆｌａｓｈ ｍｅｍｏｒｙ）として提供され得る。不揮発性メモリ装置１２３０は複数のメモリ装置により構成され得る。この場合、各々のメモリ装置はチャンネル単位にＳＳＤコントローラ１２１０と連結される。格納媒体として不揮発性メモリ装置１２３０がＮＡＮＤフラッシュメモリを例として説明したが、その他の不揮発性メモリ装置により構成され得る。例えば、格納媒体としてＰＲＡＭ、ＭＲＡＭ、ＲｅＲＡＭ、ＦＲＡＭ（登録商標）、ＮＯＲフラッシュメモリ等が使用でき、異種のメモリ装置が混用されるメモリシステムも適用され得る。不揮発性メモリ装置は実質的に図３において説明したことと同様に構成できる。

上述したＳＳＤ１２００により、不揮発性メモリ装置１２３０はコアリカバリ動作とデータ出力を同時にするか、或いは別に遂行することができる。コアリカバリ動作をデータ出力と同時に遂行する場合、ＳＳＤコントローラ１２１０は不揮発性メモリ装置１２３０のレディ／ビジー信号ＲｎＢがハイレベルであっても命令語待機時間ｔＲＣの間は後続命令語入力が禁止される。

図１９は本発明の実施形態によるメモリカードシステムを示す。メモリカードシステム２０００はホスト２１００とメモリカード２２００とを含む。ホスト２１００はホストコントローラ２１１０及びホスト接続ユニット２１２０を含む。メモリカード２２００はカード接続ユニット２２１０、カードコントローラ２２２０、及びフラッシュメモリ２２３０を含む。

ホスト接続ユニット２１２０及びカード接続ユニット２２１０は複数のピンにより構成される。これらのピンにはコマンドピン、データピン、クロックピン、電源ピン等が含まれている。ピンの数はメモリカード２２００の種類にしたがって変わる。例として、ＳＤカードは９つのピンを有する。

ホスト２１００はメモリカード２２００にデータを書き込むか、或いはメモリカード２２００に格納されたデータを読み出す。ホストコントローラ２１１０はコマンド（例えば、書込みコマンド）、ホスト２１００内のクロック発生器（図示せず）により発生したクロック信号ＣＬＫ、及びデータＤＡＴをホスト接続ユニット２１２０を通じてメモリカード２２００へ伝送する。

カードコントローラ２２２０はカード接続ユニット２２１０を通じて受信した書込みコマンドに応答して、カードコントローラ２２２０内にあるクロック発生器（図示せず）により発生したクロック信号に同期してデータをメモリ２２３０に格納する。フラッシュメモリ２２３０はホスト２１００から伝送されたデータを格納する。例えば、ホスト２１００がデジタルカメラである場合には映像データを格納する。

本発明のフラッシュメモリ２２３０は基板に垂直に積層されるメモリセルを包含する。そして、フラッシュメモリ２２３０はコアリカバリ動作とデータ出力を同時にするか、或いは別に遂行することができる。コアリカバリ動作をデータ出力と同時に遂行する場合、カードコントローラ２２２０はフラッシュメモリ２２３０のレディ／ビジー信号ＲｎＢがハイレベルであっても命令語待機時間ｔＲＣの間は後続命令語入力を禁止する。

カード接続ユニット２２１０はＵＳＢ、ＭＭＣ、ＰＣＩ−Ｅ、ＳＡＳ、ＳＡＴＡ、ＰＡＴＡ、ＳＣＳＩ、ＥＳＤＩ、及びＩＤＥ等のような多様なインターフェイスプロトコルの中の１つを通じて外部（例えば、ホスト）と通信するように構成される。

本発明による不揮発性メモリ装置及び／又はメモリコントローラは多様な形態のパッケージを利用して実装され得る。例えば、本発明によるフラッシュメモリ装置そして／又はメモリコントローラはＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）、Ｂａｌｌ ｇｒｉｄ ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ Ｌｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ ｉｎ Ｗａｆｆｌｅ Ｐａｃｋ、Ｄｉｅ ｉｎ Ｗａｆｅｒ Ｆｏｒｍ、Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ Ｍｅｔｒｉｃ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌ Ｆａｂｒｉｃａｔｅｄ Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ Ｐｒｏｃｅｓｓｅｄ Ｓｔａｃｋ Ｐａｃｋａｇｅ（ＷＳＰ）、等のパッケージを利用して実装され得る。

以上のように図面と明細書により実施形態を説明した。ここで、特定な用語を使用したが、これは単に本発明を説明するために使用したものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使用したものではない。したがって、本技術分野の通常の知識を有する者であれば、これから多様な変形及び均等な他の実施形態が具現できるという点を理解できる。したがって、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想によって定まれなければならない。

１１ 基板
１２ａ 第１ドーピング領域
１２ｂ 第２ドーピング領域
１２ｃ 第３ドーピング領域
１２ｄ 第４ドーピング領域
１３ ピラー
１３ａ ピラーの表面層
１３ｂ ピラーの内部層
１４ａ、１４ｂ、１４ｃ、１４ｄ、１４ｅ、１４ｆ、１４ｇ、１４ｈ、１４ｉ 第１導電物質
１５ 絶縁膜
１６ ドレーン
１７ａ、１７ｂ、１７ｃ 第２導電物質
１８ 絶縁物質
１００，２００、３００ メモリシステム
１１０、２１０、３１０ メモリコントローラ
１２０、２２０、３２０、１２３０ 不揮発性メモリ装置
１２１ セルアレイ
１２２ 行デコーダー
１２３ ページバッファ
１２４ 列ゲーティング回路
１２５ 入出力バッファ
１２６ 制御ロジック
１２６ａ 状態発生器
１２７ 電圧発生器
１０００ ソリッドステートドライブを含む装置
１１００、２１００ ホスト
１２００ ＳＳＤ
１２１０ ＳＳＤコントローラ
１２２０ バッファメモリ
２０００ メモリカードシステム
２１１０ ホストコントローラ
２１２０ ホスト接続ユニット
２２００ メモリカード
２２１０ カード接続ユニット
２２２０ カードコントローラ
２２３０ フラッシュメモリ

Claims (20)

1. 不揮発性メモリ装置であって、
   基板上に垂直方向に形成される複数のセルストリングを含み、前記複数のセルストリング各々に含まれるメモリセルは、複数のワードラインと複数のビットラインとによって制御されるセルアレイと、
   前記複数のビットラインに連結され、センシング動作の時、前記セルアレイからのセンシングデータを格納するページバッファと、
   前記複数のワードラインと前記複数のビットラインとに電圧を提供する電圧発生器と、
   前記ページバッファからダンプされて受け取ったセンシングデータを一時的に格納し、格納されたデータを外部へ出力する入出力バッファと、
   前記ページバッファから前記入出力バッファに前記センシングデータがダンプされた後であって、前記セルアレイの電圧が前記センシング動作の際のバイアス電圧からリカバリする前に状態信号をレディ状態に設定する制御ロジックと、を含み、
   前記制御ロジックは、前記セルアレイの電圧のリカバリ進行中にダンプされた前記センシングデータを、前記不揮発性メモリ装置の外部にあるメモリコントローラからの読出しイネーブル信号に応答して外部へ出力するように前記入出力バッファを制御し、
   前記メモリコントローラが、前記センシングデータの前記不揮発性メモリ装置からの出力よりも緊急の命令語の前記不揮発性メモリ装置への入力が必要で、前記センシングデータの前記不揮発性メモリ装置からの出力の前であって、前記状態信号が前記レディ状態に遷移した時点から基準時間が経過して前記セルアレイの電圧のリカバリが完了した以後に、前記緊急の命令語を前記不揮発性メモリ装置に提供した場合、前記緊急の命令語を入力した前記不揮発性メモリ装置は、前記センシングデータの出力の前に、前記緊急の命令語に対応する内部動作を遂行することを特徴とする不揮発性メモリ装置。
   
2. 前記制御ロジックは、前記センシングデータが前記ページバッファから前記入出力バッファにダンプされるように制御するダンプ信号を前記ページバッファに提供することを特徴とする請求項１に記載の不揮発性メモリ装置。
3. 前記制御ロジックは、前記ダンプ信号を参照して前記状態信号を前記レディ状態に遷移させる状態発生器を含むことを特徴とする請求項２に記載の不揮発性メモリ装置。
4. 前記バイアス電圧は、前記セルアレイのワードライン、選択ライン、バルク領域、ビットライン、及び共通ソースラインの中の少なくとも１つに提供される読出しバイアス電圧であることを特徴とする請求項１に記載の不揮発性メモリ装置。
5. 前記状態信号は、前記不揮発性メモリ装置の動作準備状態を知らせるレディ／ビジー信号であることを特徴とする請求項１に記載の不揮発性メモリ装置。
6. 前記状態信号は、外部からの状態読出し命令語に応答して出力される状態データであることを特徴とする請求項１に記載の不揮発性メモリ装置。
7. 読出し命令に応答して選択されたメモリセルをセンシングしてラッチし、ラッチした読出しデータを出力し、前記選択されたメモリセルに対するリカバリ動作が完了する前に、レディ／ビジー信号をレディ状態に遷移する不揮発性メモリ装置と、
   前記レディ／ビジー信号を参照して前記読出しデータを出力するように前記不揮発性メモリ装置を制御し、前記レディ／ビジー信号が遷移した時点から基準時間が経過してセルアレイの電圧のリカバリが完了した以後に後続命令語を提供するように設定されるメモリコントローラと、を含み、
   前記メモリコントローラは、前記リカバリ動作の進行中に前記読出しデータを前記不揮発性メモリ装置から出力させる場合、前記不揮発性メモリ装置への読出しイネーブル信号をトグリングし、
   前記不揮発性メモリ装置からの前記読出しデータの出力よりも緊急の命令語の前記不揮発性メモリ装置への入力が必要な場合、前記読出しデータの出力の前であって、前記レディ／ビジー信号が前記レディ状態に遷移した時点から前記基準時間が経過して前記セルアレイの電圧のリカバリが完了した以後に、前記メモリコントローラは、前記緊急の命令語を前記不揮発性メモリ装置に提供することを特徴とするメモリシステム。
   
8. 前記読出し命令は、第２読出し命令であり、
   前記不揮発性メモリ装置は、第１読出し命令が提供されれば、前記リカバリ動作が完了された後に前記レディ／ビジー信号を前記レディ状態に設定し、前記第２読出し命令が提供されれば、前記リカバリ動作が完了する以前に前記レディ／ビジー信号を前記レディ状態に設定することを特徴とする請求項７に記載のメモリシステム。
9. 前記不揮発性メモリ装置は、前記第２読出し命令に応答してページバッファから入出力バッファに前記読出しデータがダンプされれば、前記レディ／ビジー信号を前記レディ状態に設定することを特徴とする請求項８に記載のメモリシステム。
10. 前記メモリコントローラは、前記第２読出し命令を提供した後に前記レディ／ビジー信号がビジー状態から前記レディ状態に遷移された時点から前記基準時間が経過して前記セルアレイの電圧のリカバリが完了した後に後続命令を入力するように設定されることを特徴とする請求項８に記載のメモリシステム。
11. 前記基準時間は、前記リカバリ動作が遂行される時間であることを特徴とする請求項１０に記載のメモリシステム。
12. 前記メモリコントローラは、読出し要請されるデータのサイズ及び前記基準時間を参照して後続命令語を入力する時点を決定することを特徴とする請求項１０に記載のメモリシステム。
13. 前記メモリコントローラは、前記読出し要請されるデータの出力時間が前記基準時間より長い場合には前記読出し要請されるデータの出力が完了された以後に後続命令語を前記不揮発性メモリ装置に入力することを特徴とする請求項１２に記載のメモリシステム。
14. 前記リカバリ動作は、前記不揮発性メモリ装置において生成されるワードライン電圧、ビットライン電圧、共通ソースライン電圧、バルク電圧、電荷ポンプ電圧、選択ライン電圧の中の少なくとも１つの初期化動作を含むことを特徴とする請求項７に記載のメモリシステム。
15. 不揮発性メモリ装置とメモリコントローラを含むメモリシステムの制御方法において、
    前記メモリコントローラから前記不揮発性メモリ装置へ読出し命令語を伝達する段階と、
    前記不揮発性メモリ装置のレディ／ビジー信号を前記不揮発性メモリ装置の制御ロジックがレディ状態からビジー状態に遷移する段階と、
    前記不揮発性メモリ装置のページバッファへセルアレイからセンシングされたデータをロードしてデータをセンシングする段階と、
    前記ページバッファのデータを前記制御ロジックが前記不揮発性メモリ装置の入出力バッファにダンプするように制御する段階と、
    前記セルアレイに対するリカバリ動作を遂行する段階と、
    前記リカバリ動作が完了する前に、前記不揮発性メモリ装置のレディ／ビジー信号をビジー状態から前記レディ状態に遷移する段階と、を含み、
    前記レディ／ビジー信号が前記レディ状態に遷移すれば、前記制御ロジックが前記入出力バッファのデータを前記メモリコントローラに伝送するように前記入出力バッファを制御し、
    前記センシングされたデータの出力よりも緊急の命令語の入力が必要な場合、前記センシングされたデータの出力の前であって、前記レディ／ビジー信号が前記レディ状態に遷移した時点から基準時間が経過して前記セルアレイの電圧のリカバリが完了した以後に、前記メモリコントローラは、前記緊急の命令語を前記不揮発性メモリ装置に提供するよう制御することを特徴とするメモリシステムの制御方法。
16. 前記レディ／ビジー信号がビジー状態から前記レディ状態に遷移された時点から前記基準時間が経過される以前には前記メモリコントローラが前記不揮発性メモリ装置に次の命令語の伝送を遅延する段階をさらに含むことを特徴とする請求項１５に記載のメモリシステムの制御方法。
17. 前記基準時間は、前記リカバリ動作が遂行されるための時間に対応することを特徴とする請求項１６に記載のメモリシステムの制御方法。
18. 前記リカバリ動作は、前記入出力バッファから前記メモリコントローラへのデータ伝送と並列に遂行されることを特徴とする請求項１７に記載のメモリシステムの制御方法。
19. 前記リカバリ動作は、前記不揮発性メモリ装置において生成されるワードライン電圧、ビットライン電圧、共通ソースライン電圧、バルク電圧、チャージポンプ電圧、選択ライン電圧の中の少なくとも１つをリセットする動作を含むことを特徴とする請求項１７に記載のメモリシステムの制御方法。
20. 前記不揮発性メモリ装置のセルアレイは、３次元セルアレイにより提供されることを特徴とする請求項１５に記載のメモリシステムの制御方法。
    
    

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