KR101818209B1 - 플래시 메모리 장치 및 그것을 포함한 메모리 시스템 - Google Patents
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Abstract
여기에는 전송되는 데이터를 랜덤화하도록 또는 디-랜덤화하도록 구성된 장치가 제공된다. 그러한 장치는 메모리 공간에 할당된 시드가 메모리 공간의 액세스 요청된 세그먼트들에 반복적으로 적용되도록 구성될 것이다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 플래시 메모리 장치에 관한 것이다.
플래시 메모리 장치는 복수의 메모리 영역들이 한 번의 프로그램 동작으로 소거 또는 프로그램되는 일종의 EEPROM이다. 일반적인 EEPROM은 단지 하나의 메모리 영역이 한 번에 소거 또는 프로그램 가능하게 하며, 이는 플래시 메모리 장치를 사용하는 시스템들이 동시에 다른 메모리 영역들에 대해 읽고 쓸 때보다 빠르고 효과적인 속도로 플래시 메모리 장치가 동작할 수 있음을 의미한다. 플래시 메모리 및 EEPROM의 모든 형태는 데이터를 저장하는 데 사용되는 전하 저장 수단의 열화 또는 전하 저장 수단을 둘러싸고 있는 절연막의 마멸로 인해서 특정 수의 소거 동작들 후에 마멸된다.
플래시 메모리 장치는 실리콘 칩에 저장된 정보를 유지하는 데 전원을 필요로 하지 않는 방법으로 실리콘 칩 상에 정보를 저장한다. 이는 만약 칩에 공급되는 전원이 차단되면 전원의 소모 없이 정보가 유지됨을 의미한다. 추가로, 플래시 메모리 장치는 물리적인 충격 저항성 및 빠른 읽기 접근 시간을 제공한다. 이러한 특징들 때문에, 플래시 메모리 장치는 배터리에 의해서 전원을 공급받는 장치들의 저장 장치로서 일반적으로 사용되고 있다.
플래시 메모리 장치는 실리콘 칩에 저장된 정보를 유지하는 데 전원을 필요로 하지 않는 방법으로 실리콘 칩 상에 정보를 저장한다. 이는 만약 칩에 공급되는 전원이 차단되면 전원의 소모 없이 정보가 유지됨을 의미한다. 추가로, 플래시 메모리 장치는 물리적인 충격 저항성 및 빠른 읽기 접근 시간을 제공한다. 이러한 특징들 때문에, 플래시 메모리 장치는 배터리에 의해서 전원을 공급받는 장치들의 저장 장치로서 일반적으로 사용되고 있다.
본 발명의 목적은 신뢰성을 향상시킬 수 있는 플래시 메모리 장치 및 그것을 포함한 메모리 시스템을 제공하는 것이다.
본 발명의 예시적인 실시예에 따르면, 전송되는 데이터를 랜덤화하도록 또는 디-랜덤화하도록 구성된 장치가 제공된다. 그러한 장치는 메모리 공간에 할당된 시드가 메모리 공간의 액세스 요청된 세그먼트들에 반복적으로 적용되도록 구성될 것이다.
본 발명의 예시적인 실시한 예들에 의하면, 페이지에 할당된 시드를 페이지의 액세스 요청된 세그먼트들에 각각 적용함으로써 랜덤화된 데이터를 디-랜덤화시키고 그리고 프로그램될 데이터를 랜덤화시키는 것이 가능하다.
도 1은 본 발명의 예시적인 실시예에 따른 플래시 메모리 장치를 개략적으로 보여주는 블록도이다.
도 2a는 본 발명의 예시적인 실시예에 따른 플래시 메모리 장치의 랜덤화 단위를 설명하기 위한 도면이다.
도 2b는 도 2a에 도시된 세그먼트의 일예를 보여주는 도면이다.
도 3은 본 발명의 예시적인 실시예에 따른 도 1에 도시된 랜덤화 및 디-랜덤화 회로를 보여주는 블록도이다.
도 4는 본 발명의 예시적인 실시예에 따른 도 3에 도시된 유사-랜덤 시퀀스 발생기를 보여주는 블록도이다.
도 5a는 본 발명의 예시적인 실시예에 따른 도 3에 도시된 시드 초기화부를 보여주는 블록도이다.
도 5b 및 도 5c는 본 발명의 예시적인 실시예에 따른 세크먼트 크기 설정 방법을 개략적으로 설명하기 위한 타이밍도이다.
도 6a 및 도 6b는 본 발명의 예시적인 실시예에 따른 랜덤화 및 디-랜덤화 회로의 동작을 설명하기 위한 타이밍도이다.
도 7a 및 도 7b는 본 발명의 예시적인 실시예에 따른 플래시 메모리 장치의 읽기 및 쓰기 동작들을 설명하기 위한 타이밍도이다.
도 8은 본 발명의 예시적인 실시예에 따른 플래시 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 9a 및 도 9b는 랜덤화 온/오프 기능의 설정으로 결정되는 랜덤화 영역을 개략적으로 설명하기 위한 도면들이다.
도 10은 본 발명의 다른 예시적인 실시예에 따른 플래시 메모리 장치를 개략적으로 보여주는 블록도이다.
도 11a은 본 발명의 또 다른 실시예에 따른 플래시 메모리 장치를 개략적으로 보여주는 블록도이다.
도 11b는 본 발명의 또 다른 실시예에 따른 플래시 메모리 장치를 개략적으로 보여주는 블록도이다.
도 12는 도 10 및 도 11a에서 설명된 랜덤화 온/오프 기능을 갖는 플래시 메모리 장치의 동작을 설명하기 위한 흐름도이다.
도 13은 올 비트 라인 메모리 구조 또는 오드-이븐 메모리 구조를 위해 도 1에 도시된 메모리 셀 어레이를 메모리 블록들로 구성하는 예를 보여주는 도면이다.
도 14는 본 발명의 다른 예시적인 실시예에 따른 메모리 셀 어레이를 보여주는 도면이다.
도 15는 본 발명의 일 실시예에 따른 도 14에 도시된 메모리 블록들(BLK1~BLKz) 중 하나의 일부를 보여주는 사시도이다.
도 16은 도 15에 도시된 메모리 블록을 Ⅰ-Ⅰ' 선을 따라 절단된 단면을 보여주는 도면이다.
도 17은 본 발명의 예시적인 실시예에 따른 도 16에 도시된 메모리 블록의 등가 회로를 보여주는 회로도이다.
도 18a는 본 발명의 예시적인 실시예에 따른 메모리 시스템을 개략적으로 보여주는 블록도이다.
도 18b는 본 발명의 다른 예시적인 실시예에 따른 메모리 시스템을 개략적으로 보여주는 블록도이다.
도 19는 본 발명의 다른 예시적인 실시예에 따른 메모리 시스템을 개략적으로 보여주는 블록도이다.
도 20은 본 발명의 예시적인 실시예에 따른 반도체 드라이브를 개략적으로 보여주는 블록도이다.
도 21은 본 발명의 다른 예시적인 실시예에 따른 반도체 드라이브를 개략적으로 보여주는 블록도이다.
도 22은 도 20 또는 도 21에 도시된 반도체 드라이브를 이용한 스토리지를 개략적으로 보여주는 블록도이다.
도 23는 도 20 또는 도 21에 도시된 반도체 드라이브를 이용한 스토리지 서버를 개략적으로 보여주는 블록도이다.
도 24 내지 도 26은 본 발명의 예시적인 실시예들에 따른 시스템들을 개략적으로 보여주는 도면들이다.
도 27 내지 도 31은 본 발명의 예시적인 실시예들에 따른 불 휘발성 메모리 장치가 적용되는 다른 시스템들을 개략적으로 보여주는 도면들이다.
도 2a는 본 발명의 예시적인 실시예에 따른 플래시 메모리 장치의 랜덤화 단위를 설명하기 위한 도면이다.
도 2b는 도 2a에 도시된 세그먼트의 일예를 보여주는 도면이다.
도 3은 본 발명의 예시적인 실시예에 따른 도 1에 도시된 랜덤화 및 디-랜덤화 회로를 보여주는 블록도이다.
도 4는 본 발명의 예시적인 실시예에 따른 도 3에 도시된 유사-랜덤 시퀀스 발생기를 보여주는 블록도이다.
도 5a는 본 발명의 예시적인 실시예에 따른 도 3에 도시된 시드 초기화부를 보여주는 블록도이다.
도 5b 및 도 5c는 본 발명의 예시적인 실시예에 따른 세크먼트 크기 설정 방법을 개략적으로 설명하기 위한 타이밍도이다.
도 6a 및 도 6b는 본 발명의 예시적인 실시예에 따른 랜덤화 및 디-랜덤화 회로의 동작을 설명하기 위한 타이밍도이다.
도 7a 및 도 7b는 본 발명의 예시적인 실시예에 따른 플래시 메모리 장치의 읽기 및 쓰기 동작들을 설명하기 위한 타이밍도이다.
도 8은 본 발명의 예시적인 실시예에 따른 플래시 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 9a 및 도 9b는 랜덤화 온/오프 기능의 설정으로 결정되는 랜덤화 영역을 개략적으로 설명하기 위한 도면들이다.
도 10은 본 발명의 다른 예시적인 실시예에 따른 플래시 메모리 장치를 개략적으로 보여주는 블록도이다.
도 11a은 본 발명의 또 다른 실시예에 따른 플래시 메모리 장치를 개략적으로 보여주는 블록도이다.
도 11b는 본 발명의 또 다른 실시예에 따른 플래시 메모리 장치를 개략적으로 보여주는 블록도이다.
도 12는 도 10 및 도 11a에서 설명된 랜덤화 온/오프 기능을 갖는 플래시 메모리 장치의 동작을 설명하기 위한 흐름도이다.
도 13은 올 비트 라인 메모리 구조 또는 오드-이븐 메모리 구조를 위해 도 1에 도시된 메모리 셀 어레이를 메모리 블록들로 구성하는 예를 보여주는 도면이다.
도 14는 본 발명의 다른 예시적인 실시예에 따른 메모리 셀 어레이를 보여주는 도면이다.
도 15는 본 발명의 일 실시예에 따른 도 14에 도시된 메모리 블록들(BLK1~BLKz) 중 하나의 일부를 보여주는 사시도이다.
도 16은 도 15에 도시된 메모리 블록을 Ⅰ-Ⅰ' 선을 따라 절단된 단면을 보여주는 도면이다.
도 17은 본 발명의 예시적인 실시예에 따른 도 16에 도시된 메모리 블록의 등가 회로를 보여주는 회로도이다.
도 18a는 본 발명의 예시적인 실시예에 따른 메모리 시스템을 개략적으로 보여주는 블록도이다.
도 18b는 본 발명의 다른 예시적인 실시예에 따른 메모리 시스템을 개략적으로 보여주는 블록도이다.
도 19는 본 발명의 다른 예시적인 실시예에 따른 메모리 시스템을 개략적으로 보여주는 블록도이다.
도 20은 본 발명의 예시적인 실시예에 따른 반도체 드라이브를 개략적으로 보여주는 블록도이다.
도 21은 본 발명의 다른 예시적인 실시예에 따른 반도체 드라이브를 개략적으로 보여주는 블록도이다.
도 22은 도 20 또는 도 21에 도시된 반도체 드라이브를 이용한 스토리지를 개략적으로 보여주는 블록도이다.
도 23는 도 20 또는 도 21에 도시된 반도체 드라이브를 이용한 스토리지 서버를 개략적으로 보여주는 블록도이다.
도 24 내지 도 26은 본 발명의 예시적인 실시예들에 따른 시스템들을 개략적으로 보여주는 도면들이다.
도 27 내지 도 31은 본 발명의 예시적인 실시예들에 따른 불 휘발성 메모리 장치가 적용되는 다른 시스템들을 개략적으로 보여주는 도면들이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
도면들에 있어서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니며 명확성을 기하기 위하여 과장된 것이다. 또한, 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소를 나타낸다.
본 명세서에서 ‘및/또는’이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, ‘연결되는/결합되는’이란 표현은 다른 구성요소와 직접적으로 연결되거나 다른 구성요소를 통해 간접적으로 연결되는 것을 포함하는 의미로 사용된다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 명세서에서 사용되는 ‘포함한다’ 또는 ‘포함하는’으로 언급된 구성요소, 단계, 동작 및 소자는 하나 이상의 다른 구성요소, 단계, 동작, 소자 및 장치의 존재 또는 추가를 의미한다.
이하, 예시적인 실시예들이 참조 도면들에 의거하여 상세히 설명될 것이다.
도 1은 본 발명의 예시적인 실시예에 따른 플래시 메모리 장치를 개략적으로 보여주는 블록도이다.
도 1을 참조하면, 플래시 메모리 장치는, 예를 들면, 낸드 플래시 메모리 장치이다. 하지만, 본 발명이 플래시 메모리 장치에 국한되지 않음은 잘 이해될 것이다. 예를 들면, 본 발명은 상변환 메모리(Phase change Random Access Memory: PRAM), 자기저항 메모리(Magnetroresistive Random Access Memory: MRAM), 강유전체 메모리(Ferroelectric Random Access Memory: FRAM), 저항 변화 메모리(Resistance Random Access Memory: RRAM), 스핀주입 자화반전 메모리(Spin transfer Torque Random Access Memory: STT-RAM), 등과 같은 불 휘발성 메모리 장치들에도 적용될 것이다.
플래시 메모리 장치는 행들(워드 라인들:WL)과 열들(비트 라인들:BL)로 배열된 메모리 셀들을 갖는 메모리 셀 어레이(100)를 포함한다. 각 메모리 셀은 1-비트 데이터 또는 M-비트(멀티-비트) 데이터(M은 2 또는 그 보다 큰 정수)를 저장한다. 각 메모리 셀이 1-비트 데이터를 저장하는 경우, 메모리 셀 어레이(100)의 각 행에 속한 메모리 셀들은 메모리 공간(memory space)을 구성할 것이다. 각 메모리 셀이 M-비트 데이터를 저장하는 경우, 메모리 셀 어레이(100)의 각 행에 속한 메모리 셀들은 복수의 페이지들에 각각 대응하는 메모리 공간들을 구성할 것이다. 각 메모리 셀은 플로팅 게이트 또는 전하 트랩층과 같은 전하 저장층을 갖는 메모리 셀 또는 가변 저항 소자를 갖는 메모리 셀로 구현될 수 있다. 메모리 셀 어레이(100)는 단층 어레이 구조(single-layer array structure)(또는, 2차원 어레이 구조라고 불림) 또는 다층 어레이 구조(multi-layer array structure)(또는, 수직형 또는 스택형 3차원 어레이 구조라고 불림)를 갖도록 구현될 것이다.
행 선택 회로(200)는 제어 로직(300)에 의해서 제어되며, 메모리 셀 어레이(100)의 행들에 대한 선택 및 구동 동작들을 수행하도록 구성된다. 제어 로직(300)은 플래시 메모리 장치의 동작을 전반적으로 제어하도록 구성된다. 페이지 버퍼 회로(400)는 제어 로직(300)에 의해서 제어되며, 동작 모드에 따라 감지 증폭기로서 또는 쓰기 드라이버로서 동작한다. 예를 들면, 읽기 동작 동안, 페이지 버퍼 회로(400)는 선택된 행의 메모리 셀들로부터 데이터를 감지하는 감지 증폭기로서 동작한다. 프로그램 동작 동안, 페이지 버퍼 회로(400)는 프로그램 데이터에 따라 선택된 행의 메모리 셀들을 구동하는 쓰기 드라이버로서 동작한다. 페이지 버퍼 회로(400)는 비트 라인들에 또는 비트 라인 쌍들에 각각 대응하는 페이지 버퍼들을 포함한다. 메모리 셀들 각각이 멀티-비트 데이터를 저장하는 경우, 페이지 버퍼 회로(400)의 각 페이지 버퍼는 2개 또는 그 보다 많은 래치들을 갖도록 구성될 것이다.
계속해서 도 1을 참조하면, 열 선택 회로(500)는 제어 로직(300)에 의해서 제어되며, 읽기/프로그램 동작시 열들(또는 페이지 버퍼들)을 정해진 단위에 따라 순차적으로 선택한다. 랜덤화 및 디-랜덤화 회로(600)는 제어 로직(300)에 의해서 제어되며, 입출력 인터페이스(700)를 통해 전달되는 데이터(즉, 프로그램될 데이터 또는 원본 데이터)를 랜덤화시키도록 구성된다. 랜덤화 및 디-랜덤화 회로(600)는 열 선택 회로(500)를 통해 전달되는 페이지 버퍼 회로(400)의 데이터(즉, 랜덤화된 데이터)를 디-랜덤화시키도록 구성된다. 본 발명의 예시적인 실시예에 따른 랜덤화 및 디-랜덤화 회로(600)는 풀-페이지 데이터뿐만 아니라 풀-페이지 데이터보다 양적으로 적은 랜덤 데이터(예를 들면, 스페어 영역의 데이터, 섹터 데이터, 섹터 데이터보다 크고 페이지 데이터보다 작은 데이터, 등)에 대한 랜덤화 및 디-랜덤화 동작들을 수행하도록 구성될 것이다. 이는 이후 상세히 설명될 것이다.
메모리 셀은 전하 저장 수단에 저장되는 전하들의 양에 따라 2N개의 문턱 전압 산포들(N은 메모리 셀에 저장된 데이터 비트들의 수를 나타냄) 중 어느 하나를 갖는다. 메모리 셀의 문턱 전압(또는, 문턱 전압 산포)는 인접한 메모리 셀들 간에 생기는 커플링(이는 워드 라인 커플링이라 불림)으로 인해 변화될 것이다. 본 발명의 데이터 랜덤화에 의하면, 워드 라인 커플링으로 인해 생기는 메모리 셀들의 문턱 전압들의 변화를 줄이는 것이 가능하다. 다시 말해서, 메모리 셀들의 상태들이 균일하게 분포되기 때문에, 메모리 셀들 간에 생기는 워드 라인 커플링의 정도가 데이터 랜덤화 이전과 비교하여 볼 때 상대적으로 완화될 것이다. 즉, 메모리 셀들의 문턱 전압들의 변화가 억제될 것이다. 이는 읽기 마진의 향상 즉, 신뢰성의 향상을 의미한다.
몇몇 실시예들에 있어서, 랜덤화 및 디-랜덤화 동작은 선택적으로 행해질 수 있다. 예를 들면, 특정 데이터에 대한 액세스 또는 특정 영역에 대한 액세스가 요청될 때, 랜덤화 및 디-랜덤화 회로(600)는 랜덤화 및 디-랜덤화 동작을 수행하지 않도록 구성될 수 있다. 랜덤화 및 디-랜덤화 회로(600)는 랜덤화 동작의 수행없이 입출력 인터페이스(700)를 통해 입력되는 데이터를 페이지 버퍼 회로(400)로 전달하도록 구성될 수 있다. 이후, 페이지 버퍼 회로(400)에 로드된 데이터에 대한 랜덤화는 제어 로직(300)의 제어하에 랜덤화 및 디-랜덤화 회로(600)를 통해 행해질 수 있다.
도 2a는 본 발명의 예시적인 실시예에 따른 플래시 메모리 장치의 랜덤화 단위를 설명하기 위한 도면이고, 도 2b는 도 2a에 도시된 세그먼트의 일예를 보여주는 도면이다.
플래시 메모리 장치에는 복수의 메모리 공간들이 제공될 것이다. 설명의 편의상, 도 2a에는 단지 하나의 메모리 공간이 도시되어 있다. 메모리 공간은, 예를 들면, 하나의 페이지에 대응할 것이다. 메모리 공간 즉, 페이지는 사용자에 의해서 정의된 크기(L)(또는, 길이라 칭함)를 갖는 세그먼트들로 구성된다. 세그먼트 크기(L)는, 예를 들면, 프로그램 데이터와 ECC 데이터의 크기에 따라 결정될 것이다. 세그먼트는, 도 2b에 도시된 바와 같이, 플래시 메모리 장치의 메모리 공간에 저장될 프로그램 데이터를 포함할 것이다. 또한, 세그먼트는 프로그램 데이터에 의거하여 생성되는 ECC 패리티를 포함할 것이다. 따라서, 하나의 세그먼트에는 프로그램 데이터 및 ECC 패리티가 포함될 것이다. 세그먼트 크기(L)는, 예를 들면, 프로그램 데이터의 크기에 따라 결정될 것이다. 플래시 메모리 장치에 대한 랜덤 읽기 및 쓰기 동작은 프로그램 데이터(또는, 세그먼트)를 기준으로 행해질 것이다. 프로그램 데이터의 크기는 사용자의 정의에 따라 다양하게 결정될 수 있다. 또한, ECC의 크기 역시 사용자의 정의에 따라 다양하게 결정될 수 있다. 따라서, 세그먼트 크기(L)는 플래시 메모리 장치가 적용되는 응용처에 따라 가변될 것이다. 즉, 세그먼트 크기(L)는 사용자의 정의에 따라 가변될 수 있다.
본 발명의 실시예에 따르면, 데이터 랜덤화/디-랜덤화를 위해서 하나의 페이지에는 하나의 시드가 할당된다. 또한, 페이지를 기준으로 데이터 랜덤화가 행해지는 것이 아니라, 세그먼트를 기준으로 데이터 랜덤화/디-랜덤화가 행해질 것이다. 이러한 경우, 하나의 페이지에 할당된 시드는 랜덤 액세스 및 순차 액세스에 무관하게 각 세그먼트에 반복적으로 적용될 것이다. 다시 말해서, 도 2a에 도시된 바와 같이, 세그먼트 마다 시드 초기화가 행해진다. 시드 초기화에 의하면, 각 세그먼트의 데이터는 대응하는 페이지에 할당된 시드에 따라 생성되는 랜덤 시퀀스에 의거하여 랜덤화/디-랜덤화될 것이다. 즉, 하나의 페이지에 할당된 시드는 각 세그먼트에 반복적으로 적용될 것이다. 이후, 하나의 페이지에 할당된 시드가 각 세그먼트에 반복적으로 적용되는 기술이 상세히 설명될 것이다.
예시적인 실시예에 있어서, 사용자의 정의에 따라 결정된 크기를 갖는 세그먼트라는 용어 대신에 섹터라는 용어가 사용될 수 있다. 하지만, 사용자의 정의에 따라 결정된 크기를 갖는 데이터가 다양한 용어들로 정의될 수 있음은 잘 이해될 것이다. 또한, '세그먼트'라는 용어는 프로그램 데이터와 ECC로 구성되는 데이터 단위를 나타내는 데 사용될 것이다.
도 3은 본 발명의 예시적인 실시예에 따른 도 1에 도시된 랜덤화 및 디-랜덤화 회로를 보여주는 블록도이다.
도 3을 참조하면, 랜덤화 및 디-랜덤화 회로(600)는 시드 테이블(610), 시드 초기화부(620), 유사-랜덤 시퀀스 발생기(Pseudo-Random sequence generator)(630), 그리고 믹서(640)를 포함할 것이다. 시드 테이블(610)은 행들(또는, 페이지들)에 각각 할당된 시드들을 저장하도록 구성될 것이다. 시드 테이블(610)의 시드들은 액세스 요청된 페이지(또는, 행)의 어드레스(예를 들면, 페이지 어드레스)에 의해서 선택되며, 선택된 시드는 유사-랜덤 시퀀스 발생기(630)에 로드될 것이다. 선택된 시드가 유사-랜덤 시퀀스 발생기(630)에 로드되는 동작을 "시드 초기화 동작(seed initialization operation)"이라 칭한다. 시드 초기화 동작을 통해 시드 테이블(610)의 선택된 시드로 유사-랜덤 시퀀스 발생기(630)가 초기화될 것이다. 시드 초기화부(620)는 유사-랜덤 시퀀스 발생기(630)를 선택된 시드로 초기화하기 위한 초기화 신호(INIT)를 발생할 것이다. 초기화 신호(INIT)는 액세스 요청시 그리고 각 세그먼트의 랜던화/디-랜덤화에 앞서 발생될 것이다. 초기화 신호(INIT)를 발생하는 동작은 이후 상세히 설명될 것이다. 초기화 신호(INIT)는, 예를 들면, 펄스 형태로 생성될 것이다. 유사-랜덤 시퀀스 발생기(630)는 초기화 신호(INIT)에 응답하여 시드 테이블(610)로부터 제공되는 시드로 초기화되며, 시드 초기화 동작 이후 랜덤 시퀀스 데이터(RSD)를 순차적으로 생성할 것이다. 랜던 시퀀스 데이터(RSD)는 믹서(640)로 제공될 것이다. 믹서(640)로 순차적으로 제공되는 랜덤 시퀀스 데이터(RSD)의 그룹은 랜덤 시퀀스를 구성할 것이다. 여기서, 랜덤 시퀀스 데이터(RSD)는 1-비트 데이터일 것이다. 하지만, 랜덤 시퀀스 데이터(RSD)의 비트 수가 여기에 개시된 것에 국한되지 않음은 잘 이해될 것이다. 예를 들면, 멀티-상태를 갖는 랜덤 시퀀스 데이터(RSD)가 사용될 수 있다. 이때 각각의 멀티-상태를 나타내는 값은 하나의 심벌(symbol)로 정의되며, 원래의 심벌값은 랜덤 시퀀스 심벌데이터와 논리적으로 조합되어 전체 심벌값들간의 랜덤성을 향상시킨다.
믹서(640)는 랜덤 시퀀스 데이터(RSD)와 전송 데이터(또는, 랜덤 시퀀스 데이터(RSD)와 믹서(640)에 입력된 데이터)를 논리적으로 조합하고, 랜덤화된/디-랜덤화된 데이터로서 조합된 데이터를 출력할 것이다. 예를 들면, 읽기 동작시, 믹서(640)는 도 1에 도시된 열 선택 회로(500)를 통해 제공되는 랜덤화된 데이터와 랜덤 시퀀스 데이터(RSD)를 논리적으로 조합하고, 디-랜덤화된 데이터로서 조합된 데이터를 입출력 인터페이스(700)로 출력할 것이다. 쓰기 동작시, 믹서(640)는 입출력 인터페이스(700)를 통해 제공되는 데이터와 랜덤 시퀀스 데이터(RSD)를 논리적으로 조합하고, 랜덤화된 데이터로서 조합된 데이터를 열 선택 회로(500)로 출력할 것이다. 믹서(640)로 바이트 단위의 데이터가 제공되는 경우, 랜덤 시퀀스 데이터 비트는 읽혀진/프로그램될 데이터 비트들과 각각 논리적으로 조합될 것이다.
예시적인 실시예에 있어서, 믹서(640)는, 예를 들면, XOR 로직으로 구성될 것이다. 하지만, 믹서(640)의 구성이 여기에 개시된 것에 국한되지 않음은 잘 이해될 것이다.
도 4는 본 발명의 예시적인 실시예에 따른 도 3에 도시된 유사-랜덤 시퀀스 발생기를 보여주는 블록도이다.
도 4를 참조하면, 유사-랜덤 시퀀스 발생기(630)는 쉬프트 레지스터(shift register)를 구성하는 플립-플롭들(FF0, FF1, FF2), 멀티플렉서들(MUX0, MUX1, MUX2), 그리고 XOR 로직 게이트(631)를 포함하며, 도면에 도시된 바와 같이 연결되어 있다. 유사-랜덤 시퀀스 발생기(630)는 하나의 쉬프트 레지스터와 하나의 XOR 로직 게이트(631)를 포함하는 선형 피드백 쉬프트 레지스터(Linear Feedback Shift Register: LFSR)로 구현될 수 있다. 유사-랜덤 시퀀스 발생기(630)의 구성이 여기에 개시된 것에 국한되지 않음은 잘 이해될 것이다. 하지만, 유사-랜덤 시퀀스 발생기(630)가 PN(Pseudo-random Number) 시퀀스 발생기, CRC(Cyclic Redundancy Code) 발생기, 또는 그와 같은 것으로 구현될 수 있음은 잘 이해될 것이다.
초기화 신호(INIT)가 펄스 형태로 활성화될 때, 도 3에 도시된 시드 테이블(610)로부터 제공되는 시드(S2S1S0)는 멀티플렉서들(MUX2, MUX1, MUX0)을 통해 플립-플롭들(FF2, FF1, FF0)로 전달된다. 예를 들면, 시드값(S2)는 멀티플렉서(MUX2)를 통해 플립-플롭(FF2)에 로드되고, 시드값(S1)는 멀티플렉서(MUX1)를 통해 플립-플롭(FF1)에 로드되며, 시드값(S0)는 멀티플렉서(MUX0)를 통해 플립-플롭(FF0)에 로드된다. 즉, 초기화 신호(INIT)가 활성화될 때마다, 유사-랜덤 시퀀스 발생기(630)가 시드 테이블(610)의 선택된 시드로 설정되는 시드 초기화 동작이 행해질 것이다. 시드 초기화 동작이 행해진 후, 유사-랜덤 시퀀스 발생기(630)는 클록 신호(CLK)에 응답하여 랜덤 시퀀스 데이터(RSD)를 순차적으로 생성할 것이다. 여기서, 클록 신호(CLK)는 데이터 입력/출력시 토글되는 신호(예를 들면, 읽기 인에이블 신호(/RE) 또는 쓰기 인에이블 신호(/WE))에 동기되어 생성될 것이다.
도 5a는 본 발명의 예시적인 실시예에 따른 도 3에 도시된 시드 초기화부를 보여주는 블록도이다.
도 5a를 참조하면, 시드 초기화부(620)는 제 1 및 제 2 가산기들(621, 622), 선택기(623), 레지스터(624), 비교기(625), 그리고 OR 게이트(626)를 포함할 것이다. 시드 초기화부(620)는 액세스 요청시 초기화 신호(INIT)를 발생할 것이다. 또한, 시드 초기화부(620)는 현재 세그먼트의 데이터에 대한 랜덤화/디-랜덤화가 종료되기에 앞서 초기화 신호(INIT)를 발생할 것이다. 초기화 신호(INIT)의 발생에 의하면, 액세스된 페이지에 대응하는 시드 테이블(610)의 시드가 유사-랜덤 시퀀스 발생기(630)에 로드될 것이다. 즉, 유사-랜덤 시퀀스 발생기(630)는 액세스된 페이지에 대응하는 시드 테이블(610)의 시드로 초기화될 것이다. 유사-랜덤 시퀀스 발생기(630)의 초기화는 초기화 신호(INIT)가 발생할 때마다 행해질 것이다.
제 1 가산기(621)는 입력들(CURR_PB_PTR, SEG_L-1)을 가산하고, 제 2 가산기(622)는 입력들(CURR_L_REG, SEG_L)을 가산한다. 여기서, 입력(CURR_PB_PTR)은 도 1의 열 선택 회로(500)에 의해서 선택되는 페이지 버퍼를 가리키기 위한 포인터를 나타낸다. 즉, 입력(CURR_PB_PTR)은 현재의 열 어드레스 값을 나타낸다. 입력(SEG_L)은 사용자에 의해서 정의된 세그먼트 크기를 나타내고, 입력(CURR_L_REG)은 레지스터(624)의 출력을 나타낸다.
선택기(623)는 선택 신호(ACC_REQ)에 응답하여 제 1 및 제 2 가산기들(621, 622)의 출력들(AO, BO) 중 하나를 선택한다. 선택 신호(ACC_REQ)는 액세스 요청시 펄스 형태로 활성화될 것이다. 선택기(623)는 선택 신호(ACC_REQ)의 활성화시 제 1 가산기(621)의 출력(AO)을 선택하고, 선택 신호(ACC_REQ)의 비활성화시 제 2 가산기(622)의 출력(BO)을 선택한다. 레지스터(624)는 OR 게이트(626)로부터 출력되는 초기화 신호(INIT)에 응답하여 선택기(623)에 의해서 선택된 값을 저장하는 데 사용될 것이다. 비교기(625)는 레지스터(624)의 출력(CURR_L_REG)과 현재의 열 어드레스(CURR_PB_PTR)가 서로 일치하는 지의 여부를 판별하며, 판별 결과로서 펄스 신호(PUL)를 발생할 것이다. OR 게이트(626)는 선택 신호(ACC_REQ)와 펄스 신호(PUL)에 응답하여 초기화 신호(INIT)를 발생할 것이다. 선택 신호(ACC_REQ)와 펄스 신호(PUL) 중 어느 하나가 활성화될 때, 초기화 신호(INIT)가 펄스 형태로 활성화될 것이다. 초기화 신호(INIT)가 활성화될 때, 유사-랜덤 시퀀스 발생기(630)에 대한 시드 초기화 동작이 행해짐과 동시에, 다음의 세그먼트의 마지막 데이터를 나타내는 값이 레지스터(624)에 로드될 것이다.
본 발명의 예시적인 실시예에 따른 시드 초기화부(620)가 여기에 개시된 것에 국한되지 않음은 잘 이해될 것이다. 예를 들면, 비록 도면에는 도시되지 않았지만, 제 1 및 제 2 가산기들(621, 622) 중 하나는 제거될 수 있다. 이러한 경우, 선택기(623)는 가산기 앞단에 위치하며, 입력들(CURR_PB_PTR, SEG_L-1) 또는 입력들(CURR_L_REG, SEG_L)을 가산기로 전달할 것이다. 가산기에 의해서 가산된 값은 레지스터(624)로 전달될 것이다.
도 5b 및 도 5b는 본 발명의 예시적인 실시예에 따른 세크먼트 크기 설정 방법을 개략적으로 설명하기 위한 타이밍도이다.
세크먼트 크기(SEG_L)는 특정 명령을 이용하여 플래시 메모리 장치가 적용되는 메모리 제어기로부터 제공될 것이다. 예를 들면, 도 5b에 도시된 바와 같이, 세크먼트 크기(SEG_L)를 나타내는 파라미터는 세트 피쳐 명령(set feature command)와 함께 메모리 제어기에서 플래시 메모리 장치로 전송될 것이다. 여기서, 어드레스는 세크먼트 크기(SEG_L)를 나타내는 데이터(D0~Dn)가 저장될 위치(예를 들면, 레지스터 위치)를 나타내는 데 사용될 것이다. 세크먼트 크기(SEG_L)를 나타내는 데이터(D0~Dn)는 DQS 신호의 하강 및 상승 에지들에 각각 동기되어 플래시 메모리 장치의 레지스터(예를 들면, 도 1의 제어 로직(300)에 포함됨)에 저장될 것이다. 도 5c에 도시된 바와 같이, 도 5b에 도시된 더블 데이터 레이트(DDR) 방식이 아니라 싱글 데이터 레이트(SDR) 방식으로 세크먼트 크기(SEG_L)를 나타내는 데이터(D0~Dn)가 입력될 수 있음은 잘 이해될 것이다. 세크먼트 크기(SEG_L)를 설정하는 동작은 파워-업 이후 세트 피쳐 명령과 함께 세그먼트 크기(SEG_L)의 값을 플래시 메모리 장치로 전송함으로써 달성될 수 있다.
본 발명의 예시적인 실시예에 있어서, 도 5b에 도시된 바와 같이, 커맨드와 어드레스는 WE 신호를 토글하여 전송하며, 쓰기 동작시, 데이터는 데이터 스토로브 신호(data strobe signal)로서 DQS 신호의 토글에 따라 외부로부터 입력될 것이다. 마찬가지로, 읽기 동작시, 데이터는 외부에서 입력되는 RE신호에 따라 발생하는 DQS 신호의 토글에 따라 외부로 출력될 것이다. 이러한 데이터 입출력 방식을 채용한 플래시 메모리 장치를 "토글 DDR NAND 플래시 메모리 장치"라 칭하며, 웹 사이트(http://www.samsung.com/global/business/semiconductor/products/flash/Products_Toggle_DDR_NANDFlash.html)에 개시되어 있으며, 레퍼런스로 포함될 것이다. 또한, 플래시 메모리 장치는 ONFI (Open NAND Flash Interface) DDR NAND 플래시 메모리 장치로 구성될 수 있으며, 이는 웹 사이트(http://onfi.org/specifications/)에 게재되어 있으며, 레퍼런스로 포함될 것이다. 한편, 도 5c에 도시된 바와 같이, SDR(Single Data Rate) 형식을 따르는 읽기/쓰기 동작의 경우는 DQS 신호대신 RE/WE 신호가 사용될 수 있다.
예시적인 실시예에 있어서, 세트 피쳐 명령과 함께 제공되는 데이터(D0~Dn) 중 일부만이 세그먼트 크기(SEG_L)를 나타내는 데이터로서 사용될 수 있다. 나머지 데이터는 세그먼트 크기와 다른 파라미터를 지정하는 데 사용될 수 있다. 이는 이후 상세히 설명될 것이다. 세그먼트 크기(SEG_L)를 설정하는 데 세트 피쳐 명령 대신 테스트 명령이 사용될 수 있다.
예시적인 실시예에 있어서, 세크먼트 크기(SEG_L)를 설정하는 동작이 여기에 개시된 것에 국한되지 않음은 잘 이해될 것이다. 예를 들면, 플래시 메모리 장치의 메모리 셀 어레이(100)에 불 휘발성 트림 정보로서 세그먼트 크기(SEG_L)의 값이 저장될 수 있다. 이러한 경우, 파워-업시, 세그먼트 크기(SEG_L)의 값은 제어 로직(300)의 제어하에 랜덤화 및 디-랜덤화 회로(600)로 로드될 것이다. 다른 예로서, 세그먼트 크기(SEG_L)의 값은 웨이퍼 레벨 또는 패키지 레벨에서 퓨즈 옵션을 통해 설정될 수 있다.
도 6a는 본 발명의 예시적인 실시예에 따른 랜덤화 및 디-랜덤화 회로의 동작을 설명하기 위한 타이밍도이다. 이하, 본 발명의 예시적인 실시예에 따른 랜덤화 및 디-랜덤화 회로의 동작이 참조 도면들에 의거하여 상세히 설명될 것이다. 설명에 앞서, 세그먼트 크기(L)가 1084B(B는 바이트를 나타냄)라 가정하자. 또한, 액세스 요청시 입력된 열 어드레스가 CA0라고 가정하자. 이러한 가정에 따르면, 요청된 액세스는 풀-페이지 데이터를 읽기 위한 순차 액세스(sequential access)일 것이다.
먼저, 읽기/쓰기 동작이 요청될 때, 액세스 요청된 페이지에 대응하는 어드레스가 플래시 메모리 장치로 전송될 것이다. 시드 테이블(610)의 시드들 중 하나가 페이지 어드레스에 따라 선택될 것이다. 선택된 시드는 유사-랜덤 시퀀스 발생기(630)로 전송될 것이다. 액세스 요청은 읽기 동작시 특정 명령(예를 들면, 30h)가 입력된 후 그리고 쓰기 동작시 어드레스가 입력된 후 완료될 것이다. 액세스 요청의 완료시, 선택 신호(ACC_REQ)는 제어 로직(300)에 의해서 펄스 형태로 활성화될 것이다.
선택 신호(ACC_REQ)가 활성화됨에 따라, 시드 초기화부(620)의 OR 게이트(626)는 활성화된 선택 신호(ACC_REQ)에 응답하여 초기화 신호(INIT)를 펄스 형태로 활성화시킨다. 초기화 신호(INIT)가 펄스 형태로 활성화됨에 따라, 유사-랜덤 시퀀스 발생기(630)는 시드 테이블(610)로부터 제공되는 시드로 초기화될 것이다. 다시 말해서, 초기화 신호(INIT)가 활성화될 때, 유사-랜덤 시퀀스 발생기(630)의 멀티플렉서들(MUX0-MUX2)을 통해 시드(S0-S2)가 플립-플롭들(FF0-FF2)로 전달된다. 결과적으로, 초기화 신호(INIT)가 활성화될 때, 유사-랜덤 시퀀스 발생기(630)가 시드 테이블(610)로부터 제공되는 시드로 초기화되는 시드 초기화 동작이 행해질 것이다.
선택 신호(ACC_REQ)가 활성화됨에 따라, 시드 초기화부(620)의 선택기(623)는 제 1 가산기(621)의 출력(AO)를 레지스터(624)로 전달한다. 레지스터(624)에는 초기화 신호(INIT)의 활성화에 따라 제 1 가산기(621)의 출력(AO)이 저장될 것이다. 제 1 가산기(621)의 출력(AO)은 현재의 열 어드레스(CA0)를 나타내는 값(CURR_PB_PTR)과 세그먼트 크기보다 1만큼 작은 값(SEG_L-1)의 합 즉, 1083의 값을 갖는다. 즉, 레지스터(624)는 1083의 값으로 설정될 것이다. 이는 레지스터(624)의 출력(CURR_L_REG)이 1083의 값을 가짐을 의미한다. 레지스터(624)에 저장된 값은 현재 전송되는 세그먼트의 마지막 데이터(또는, 마지막 세그먼트 데이터라 칭함)(예를 들면, D1083)를 나타내는 데 사용될 것이다. 이는 다음의 세그먼트에 속한 첫 번째 세그먼트 데이터(예를 들면, D1084)의 랜덤화/디-랜덤화를 위한 시드 초기화 동작을 수행하기 위함이다.
시드 초기화 동작 이후, 데이터(예를 들면, 읽혀진 데이터로서 랜덤화된 데이터 또는 프로그램될 데이터)가 랜덤화 및 디-랜덤화 회로(600)로 전송될 것이다. 믹서(640)는 랜덤화 및 디-랜덤화 회로(600)로 전송되는 데이터와 유사-랜덤 시퀀스 발생기(630)로부터의 랜덤 시퀀스 데이터(RSD)를 논리적으로 조합할 것이다. 즉, 랜덤화 및 디-랜덤화 회로(600)로 전송되는 데이터는 랜덤화되거나 디-랜덤화될 것이다. 랜덤화 및 디-랜덤화 회로(600)로 데이터가 순차적으로 전송됨에 따라, 도 6a에 도시된 바와 같이, 열 어드레스(CA) 역시 순차적으로 증가될 것이다. 현재의 열 어드레스(CA)를 나타내는 값(CURR_PB_PTR)은 시드 초기화부(630)의 비교기(625)로 전송될 것이다. 비교기(625)는 레지스터(624)의 출력(CURR_L_REG)(현재 세그먼트의 마지막 세그먼트 데이터를 나타냄)과 현재의 열 어드레스를 나타내는 값(CURR_PB_PTR)이 일치하는 지의 여부를 판별할 것이다.
만약 레지스터(624)의 출력(CURR_L_REG)과 현재의 열 어드레스를 나타내는 값(CURR_PB_PTR)이 일치하면, 비교기(625)의 출력(PUL)은 펄스 형태로 활성화될 것이다. 다시 말해서, 도 6a에 도시된 바와 같이, 레지스터(624)의 출력(CURR_L_REG)이 1083이고 현재의 열 어드레스를 나타내는 값(CURR_PB_PTR)이 1083일 때, 비교기(625)의 출력(PUL)은 펄스 형태로 활성화될 것이다. 비교기(625)의 출력이 활성화됨은 현재 세그먼트의 마지막 세그먼트 데이터를 위한 랜덤 시퀀스 데이터(RSD)가 생성되었음을 의미한다. 비교기(625)의 출력(PUL)이 펄스 형태로 활성화됨에 따라, 초기화 신호(INIT) 역시 펄스 형태로 활성화될 것이다. 이는 시드 테이블(610)로부터 출력되는 시드(액세스 요청된 페이지에 대응함)가 유사-랜덤 시퀀스 발생기(630)의 멀티플렉서들(MUX2-MUX0)을 통해 플립-플롭들(FF2-FF0)에 로드됨을 의미한다. 즉, 유사-랜덤 시퀀스 발생기(630)의 시드 초기화 동작이 수행될 것이다.
이때, 선택 신호(ACC_REQ)가 비활성화 상태로 유지되기 때문에, 제 2 가산기(622)의 출력(BO)은 선택기(623)를 통해 레지스터(624)로 전송될 것이다. 초기화 신호(INIT)가 비교기(625)의 출력(PUL)의 활성화에 따라 펄스 형태로 활성화될 때, 레지스터(624)에는 제 2 가산기(622)의 출력(BO)이 로드될 것이다. 여기서, 제 2 가산기(622)의 출력(BO)은 세크먼트 크기(SEG_L)와 레지스터(624)의 출력(CURR_L_REG)의 합으로, 2167의 값을 갖는다. 즉, 레지스터(624)는 두 번째 세그먼트의 마지막 세그먼트 데이터(D2167)를 나타내는 2167의 값으로 설정될 것이다. 이는 레지스터(624)의 출력(CURR_L_REG)이 2167의 값을 가짐을 의미한다.
이후, 두 번째 세그먼트에 대한 데이터 랜덤화/디-랜덤화 동작과 나머지 세그먼트들에 대한 시드 초기화 동작은 앞서 설명된 것과 실질적으로 동일하게 수행되며, 그것에 대한 설명은 그러므로 생략될 것이다.
이상의 설명으로부터 알 수 있듯이, 시드 초기화 동작은 각 세그먼트의 첫 번째 데이터(D0, D1084, D2168, ...)가 랜덤화/디-랜덤화되기 이전에 행해질 것이다. 따라서, 페이지에 할당된 시드는 사용자에 의해서 정의된 크기를 갖는 세그먼트들(하나의 페이지에 속함)에 반복적으로 적용될 것이다.
도 6b는 본 발명의 예시적인 실시예에 따른 랜덤화 및 디-랜덤화 회로의 동작을 설명하기 위한 타이밍도이다. 이하, 본 발명의 예시적인 실시예에 따른 랜덤화 및 디-랜덤화 회로의 동작이 참조 도면들에 의거하여 상세히 설명될 것이다. 설명에 앞서, 세그먼트의 크기가 1084B(B는 바이트를 나타냄)라 가정하자. 또한, 액세스 요청시 입력된 열 어드레스가 CA1084라고 가정하자. 이러한 가정에 따르면, 요청된 액세스는 풀-페이지 데이터(즉, 하나의 페이지)에 속한 하나 또는 그 보다 많은 세그먼트들을 읽기 위한 랜덤 액세스(random access)일 것이다.
먼저, 읽기/쓰기 동작이 요청될 때, 액세스 요청된 페이지에 대응하는 어드레스가 플래시 메모리 장치로 전송될 것이다. 시드 테이블(610)의 시드들 중 하나가 페이지 어드레스에 따라 선택될 것이다. 선택된 시드는 유사-랜덤 시퀀스 발생기(630)로 전송될 것이다. 액세스 요청은 읽기 동작시 특정 명령(예를 들면, 30h)가 입력된 후 그리고 쓰기 동작시 어드레스가 입력된 후 완료될 것이다. 액세스 요청의 완료시, 선택 신호(ACC_REQ)는 제어 로직(300)에 의해서 펄스 형태로 활성화될 것이다.
선택 신호(ACC_REQ)가 활성화됨에 따라, 시드 초기화부(620)의 OR 게이트(626)는 활성화된 선택 신호(ACC_REQ)에 응답하여 초기화 신호(INIT)를 펄스 형태로 활성화시킨다. 초기화 신호(INIT)가 펄스 형태로 활성화됨에 따라, 유사-랜덤 시퀀스 발생기(630)는 시드 테이블(610)로부터 제공되는 시드로 초기화될 것이다. 다시 말해서, 초기화 신호(INIT)가 활성화될 때, 유사-랜덤 시퀀스 발생기(630)의 멀티플렉서들(MUX0-MUX2)을 통해 시드(S0-S2)가 플립-플롭들(FF0-FF2)로 전달된다. 결과적으로, 초기화 신호(INIT)가 활성화될 때, 유사-랜덤 시퀀스 발생기(630)가 시드 테이블(610)로부터 제공되는 시드로 초기화되는 시드 초기화 동작이 행해질 것이다.
선택 신호(ACC_REQ)가 활성화됨에 따라, 시드 초기화부(620)의 선택기(623)는 제 1 가산기(621)의 출력(AO)를 레지스터(624)로 전달한다. 레지스터(624)에는 초기화 신호(INIT)의 활성화에 따라 제 1 가산기(621)의 출력(AO)이 저장될 것이다. 제 1 가산기(621)의 출력(AO)은 현재의 열 어드레스(CA1084)를 나타내는 값(CURR_PB_PTR)과 세그먼트 크기보다 1만큼 작은 값(SEG_L-1)의 합 즉, 2167의 값을 갖는다. 즉, 레지스터(624)는 2167의 값으로 설정될 것이다. 이는 레지스터(624)의 출력(CURR_L_REG)이 2167의 값을 가짐을 의미한다. 레지스터(624)에 저장된 값은 현재 전송되는 세그먼트의 마지막 데이터(또는, 마지막 세그먼트 데이터라 칭함)(예를 들면, D2167)를 나타내는 데 사용될 것이다. 이는 다음의 세그먼트에 속한 첫 번째 세그먼트 데이터(예를 들면, D2168)의 랜덤화/디-랜덤화를 위한 시드 초기화 동작을 수행하기 위함이다.
시드 초기화 동작 이후, 데이터(예를 들면, 읽혀진 데이터로서 랜덤화된 데이터 또는 프로그램될 데이터)가 랜덤화 및 디-랜덤화 회로(600)로 전송될 것이다. 믹서(640)는 랜덤화 및 디-랜덤화 회로(600)로 전송되는 데이터와 유사-랜덤 시퀀스 발생기(630)로부터의 랜덤 시퀀스 데이터(RSD)를 논리적으로 조합할 것이다. 즉, 랜덤화 및 디-랜덤화 회로(600)로 전송되는 데이터는 랜덤화되거나 디-랜덤화될 것이다. 랜덤화 및 디-랜덤화 회로(600)로 데이터가 순차적으로 전송됨에 따라, 도 6b에 도시된 바와 같이, 열 어드레스(CA) 역시 순차적으로 증가될 것이다. 현재의 열 어드레스(CA)를 나타내는 값(CURR_PB_PTR)은 시드 초기화부(630)의 비교기(625)로 전송될 것이다. 비교기(625)는 레지스터(624)의 출력(CURR_L_REG)(현재 세그먼트의 마지막 세그먼트 데이터를 나타냄)과 현재의 열 어드레스를 나타내는 값(CURR_PB_PTR)이 일치하는 지의 여부를 판별할 것이다.
만약 레지스터(624)의 출력(CURR_L_REG)과 현재의 열 어드레스를 나타내는 값(CURR_PB_PTR)이 일치하면, 비교기(625)의 출력(PUL)은 펄스 형태로 활성화될 것이다. 다시 말해서, 도 6b에 도시된 바와 같이, 레지스터(624)의 출력(CURR_L_REG)이 2167이고 현재의 열 어드레스를 나타내는 값(CURR_PB_PTR)이 2167일 때, 비교기(625)의 출력(PUL)은 펄스 형태로 활성화될 것이다. 비교기(625)의 출력이 활성화됨은 현재 세그먼트의 마지막 세그먼트 데이터를 위한 랜덤 시퀀스 데이터(RSD)가 생성되었음을 의미한다. 비교기(625)의 출력(PUL)이 펄스 형태로 활성화됨에 따라, 초기화 신호(INIT) 역시 펄스 형태로 활성화될 것이다. 이는 시드 테이블(610)로부터 출력되는 시드(액세스 요청된 페이지에 대응함)가 유사-랜덤 시퀀스 발생기(630)의 멀티플렉서들(MUX2-MUX0)을 통해 플립-플롭들(FF2-FF0)에 로드됨을 의미한다. 즉, 유사-랜덤 시퀀스 발생기(630)의 시드 초기화 동작이 수행될 것이다.
이때, 선택 신호(ACC_REQ)가 비활성화 상태로 유지되기 때문에, 제 2 가산기(622)의 출력(BO)은 선택기(623)를 통해 레지스터(624)로 전송될 것이다. 초기화 신호(INIT)가 비교기(625)의 출력(PUL)의 활성화에 따라 펄스 형태로 활성화될 때, 레지스터(624)에는 제 2 가산기(622)의 출력(BO)이 로드될 것이다. 여기서, 제 2 가산기(622)의 출력(BO)은 세크먼트 크기(SEG_L)와 레지스터(624)의 출력(CURR_L_REG)의 합으로, 3251의 값을 갖는다. 즉, 레지스터(624)는 두 번째 세그먼트의 마지막 세그먼트 데이터(D3251)를 나타내는 3251의 값으로 설정될 것이다. 이는 레지스터(624)의 출력(CURR_L_REG)이 3251의 값을 가짐을 의미한다.
이후, 두 번째 세그먼트에 대한 데이터 랜덤화/디-랜덤화 동작과 나머지 세그먼트들에 대한 시드 초기화 동작은 앞서 설명된 것과 실질적으로 동일하게 수행되며, 그것에 대한 설명은 그러므로 생략될 것이다.
이상의 설명으로부터 알 수 있듯이, 시드 초기화 동작은 각 세그먼트의 첫 번째 데이터(D1084, D2168, ...)가 랜덤화/디-랜덤화되기 이전에 행해질 것이다. 따라서, 페이지에 할당된 시드는 사용자에 의해서 정의된 크기를 갖는 세그먼트들(하나의 페이지에 속함)에 반복적으로 적용될 것이다.
도 7a 및 도 7b는 본 발명의 예시적인 실시예에 따른 플래시 메모리 장치의 읽기 및 쓰기 동작들을 개략적으로 설명하기 위한 타이밍도이다.
먼저, 쓰기 동작시, 명령(80h)와 어드레스(C1C2R1R2R3) (C는 열 어드레스를 나타내고, R은 행 어드레스를 나타냄)의 입력에 이어서 프로그램될 데이터로서 일련의 세그먼트들(SEG[0]~SEG[i-1])가 입력될 것이다. 여기서, 세그먼트들 (SEG[0]~SEG[i-1]) 각각은 프로그램 데이터와 ECC로 구성될 것이다. 도 7a에 도시된 바와 같이, 세그먼트 마다 시드 초기화 동작이 행해질 것이다. 시드 초기화 동작은 도 6a 및 도 6b에서 설명된 것과 실질적으로 동일하며, 그것에 대한 설명은 그러므로 생략될 것이다. 일련의 세그먼트들(SEG[0]~SEG[i-1])이 입력된 후, 레디/비지 신호(
)는 명령(10h)의 입력에 따라 로우 레벨로 천이한다. 프로그램 동작이 완료되면, 레디/비지 신호(
)는 하이 레벨로 천이한다. 즉, 쓰기 동작이 종료될 것이다.
도 7b에 도시된 바와 같이, 읽기 동작은 일련의 명령(00h), 어드레스(C1C2R1R2R3), 그리고 명령(30h)의 입력에 응답하여 행해질 것이다. 기 동작 동안, 레디/비지 신호(
)는 로우 레벨로 유지될 것이다. 이후, 읽혀진 데이터로서, 일련의 세그먼트들(Segment[0], Segment[1], 등)이 순차적으로 출력될 것이다. 여기서, 세그먼트들(Segment[0], Segment[1], 등) 각각은 프로그램 데이터와 ECC로 구성될 것이다. 도 7b에 도시된 바와 같이, 세그먼트 마다 시드 초기화 동작이 행해질 것이다. 시드 초기화 동작은 도 6a 및 도 6b에서 설명된 것과 실질적으로 동일하며, 그것에 대한 설명은 그러므로 생략될 것이다. 비록 도면에는 도시되지 않았지만, 도 6a 및 도 6b에서 설명된 바와 같이, 최초의 시드 초기화 동작은 실질적인 데이터 랜덤화/디-랜덤화 이전에 액세스 요청에 따라 행해질 것이다.
도 8은 본 발명의 예시적인 실시예에 따른 플래시 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다. 이하, 본 발명의 예시적인 실시예에 따른 플래시 메모리 장치의 동작 방법이 참조 도면들에 의거하여 상세히 설명될 것이다.
도 8을 참조하면, 플래시 메모리 장치의 동작 방법은 액세스 요청을 입력받는 단계(S100); 액세스 요청된 페이지에 대응하는 시드를 선택하는 단계(S200); 선택된 시드로 유사-랜덤 시퀀스 발생기(630)가 초기화되는 시드 초기화 동작을 수행하는 단계(S300); 랜덤 시퀀스 데이터를 발생하여 랜던 시퀀스 데이터와 전송된 데이터를 조합하는 단계(S400); 그리고 모든 세그먼트들이 전송되었는 지의 여부(즉, 액세스 요청된 세그먼트들이 모두 전송되었는 지의 여부)를 판별하는 단계(S500)를 포함할 것이다. 모든 세그먼트들이 전송되지 않은 경우, 동작 방법은 시드 초기화 동작을 수행하기 위한 S300 단계로 진행할 것이다. 이에 반해서, 모든 세그먼트들이 전송된 것으로 판별되면, 플래시 메모리 장치의 동작 방법은 종료될 것이다.
예시적인 실시예에 있어서, 세그먼트 크기(L)를 정의하기 위한 동작은 도 8에서 설명된 정상적인 액세스 요청 이전에 행해질 것이다.
도 9a 및 도 9b는 랜덤화 온/오프 기능의 설정으로 결정되는 랜덤화 영역을 개략적으로 설명하기 위한 도면들이다.
세트 피쳐 명령(또는, 테스트 명령)과 함께 제공되는 데이터(D0~Dn)에는 세그먼트 크기를 설정하기 위한 파라미터 값뿐만 아니라 랜덤화 온/오프 정보 및/또는 랜덤화 오프 영역 정보를 나타내는 파라미터 값이 포함될 것이다. 예를 들면, 도 9a에 도시된 바와 같이, 세트 피쳐 명령(또는, 테스트 명령)과 함께 제공되는 데이터는 랜덤화 온/오프 정보를 나타내는 온/오프 플래그와 랜덤화 오프 영역 정보를 나타내는 오프 영역 정보를 포함할 것이다. 랜덤화 오프 영역 정보로서 랜덤화 오프 시작 어드레스(또는, 포인터) 및 랜덤화 오프 종료 어드레스(또는, 포인터)에 의해서 세그먼트의 일부 영역(도면에서 빗금친 영역)(이하, 랜덤화 오프 영역이라 칭함)이 지정될 수 있다. 이러한 경우, 랜덤화 오프 영역을 제외한 나머지 부분의 데이터는 랜덤화될 것이다. 랜덤화 오프 영역을 지정하는 방법은 다양하게 변경될 수 있다. 예를 들면, 랜덤화 오프 시작 어드레스(또는, 포인터)만이 제공될 때, 랜덤화 오프 영역은 랜덤화 오프 시작 어드레스에 의해서 지정된 액세스 포인트에서 세그먼트의 끝까지 결정될 것이다. 즉, 도 9b에 도시된 바와 같이, 세그먼트의 패리티 정보에 대응하는 영역을 랜덤화 오프 영역으로 정의하고자 하는 경우, 랜덤화 오프 시작 어드레스만이 파라미터 값에 포함될 것이다. 랜덤화 오프 영역이 스페어 데이터 그리고/또는 모니터링 데이터를 저장하는 영역을 포함함은 잘 이해될 것이다. 여기서, 모니터링 데이터는 MLC 읽기 레벨 제어를 위한 모니터링 데이터 패턴을 포함할 것이다. 이는 대한민국특허 공개번호 제2009-0066680호(대응미국특허공개번호 제2009-0164710호)에 "반도체 메모리 시스템 및 그것의 액세스 방법"이라는 제목으로 개시되어 있으며, 레퍼런스로 포함될 것이다.
예시적인 실시예에 있어서, 세 피쳐 명령 대신에 랜덤마이즈 온리드/오프리드 명령이 별도로 사용될 수 있다.
예시적인 실시예에 있어서, 랜덤화 오프 영역의 단위는 다양하게 결정될 수 있다. 예를 들면, 랜덤화 오프 영역의 단위는 세그먼트 내의 임의의 크기, 하나 또는 그 보다 많은 세그먼트들, 하나 또는 그 보다 많은 페이지들, 하나 또는 그 보다 많은 메모리 블록들, 하나 또는 그 보다 많은 플랜들, 하나 또는 그 보다 많은 채널들, 또는 그것들의 조합으로 구성될 수 있다.
예시적인 실시예에 있어서, 랜덤화 온/오프 기능은 웨어 인덱스(wear index)에 의거하여 자동적으로 설정될 수 있다. 예를 들면, 웨어 인덱스는 프로그램-소거 사이클, 프로그램 시간(또는, 프로그램 루프 횟수), 소거 시간(또는, 소거 루프 횟수), 읽기 레벨 쉬프트(또는, 전하 손실) 등을 포함할 것이다. 메모리 제어기는 웨어 인덱스에 의거하여 플래시 메모리 장치의 랜덤화 온/오프 기능을 자동적으로 설정할 것이다.
비록 도면에는 도시되지 않았지만, 랜덤화 온/오프 기능의 설정은 랜덤화뿐만 아니라 디-랜덤화에도 적용됨은 잘 이해될 것이다.
도 10은 본 발명의 다른 예시적인 실시예에 따른 플래시 메모리 장치를 개략적으로 보여주는 블록도이다.
도 10을 참조하면, 플래시 메모리 장치는 메모리 셀 어레이(100a), 제어 로직(300a), 페이지 버퍼 회로(400a), 열 선택 회로(500a), 랜덤화 및 디-랜덤화 회로(600a), 그리고 입출력 인터페이스(700a)를 포함할 것이다. 도 10에 도시된 메모리 셀 어레이(100a), 페이지 버퍼 회로(400a), 열 선택 회로(500a), 그리고 입출력 인터페이스(700a)는 도 1에 도시된 것과 실질적으로 동일하게 동작하며, 그것에 대한 설명은 그러므로 생략될 것이다.
제어 로직(300a)은 레지스터(301)와 디코더(302)를 포함할 것이다. 레지스터(301)는 세트 피쳐 명령과 함께 입력되는 파라미터 값(예를 들면, 랜덤화 오프 영역 정보 및 랜덤화 온/오프 정보를 포함함)으로 설정될 것이다. 디코더(302)는 레지스터(301)에 저장된 파라미터 값을 디코딩하여 랜덤화 오프 플래그 신호(RFS)를 발생할 것이다. 랜덤화 오프 플래그 신호(RFS)는 액세스 요청(또는, 읽기/쓰기 요청)시 현재 열 오프셋 값이 레지스터(301)에 저장된 랜덤화 오프 영역에 속하는 지의 여부에 따라 활성화될 것이다. 랜덤화 오프 플래그 신호(RFS)의 활성화는 랜덤화 기능이 오프됨을 의미한다. 디코더(302)는, 예를 들면, 카운터, 카운터의 값과 랜덤 오프 영역의 시작 어드레스를 비교하기 위한 비교기, 등으로 구성될 수 있다.
랜덤화 및 디-랜덤화 회로(600a)는 입출력 인터페이스(700a)와 열 선택 회로(500a) 사이에 위치하며, 전송되는 데이터(프로그램 데이터 또는 읽혀진 데이터)의 랜덤화/디-랜덤화를 행할 것이다. 랜덤화 및 디-랜덤화 회로(600a)는 랜덤화 및 디-랜덤화 유니트(601)와 멀티플렉서/디멀티플렉서(602)를 포함할 것이다. 랜덤화 및 디-랜덤화 유니트(601)는 도 3에 도시된 것과 실질적으로 동일하게 동작하며, 그것에 대한 설명은 그러므로 생략될 것이다.
멀티플렉서/디멀티플렉서(602)는 랜덤화 오프 플래그 신호(RFS)에 응답하여 동작하며, 입출력 인터페이스(700a)로부터 전달되는 데이터와 랜덤화 및 디-랜덤화 유니트(601)로부터 출력되는 데이터 중 하나를 선택할 것이다. 예를 들면, 랜덤화 오프 플래그 신호(RFS)가 활성화될 때(즉, 랜덤화 기능이 오프될 때), 멀티플렉서/디멀티플렉서(602)는 입출력 인터페이스(700a)로부터 전달되는 데이터(즉, 랜덤화되지 않은 데이터)를 선택할 것이다. 멀티플렉서/디멀티플렉서(602)는 랜덤화 오프 플래그 신호(RFS)의 비활성화에 응답하여 랜덤화 및 디-랜덤화 유니트(601)로부터 출력되는 데이터(즉, 랜덤화된 데이터)를 선택할 것이다.
멀티플렉서/디멀티플렉서(602)는 랜덤화 오프 플래그 신호(RFS)에 응답하여 동작하며, 열 선택 회로(500a)로부터 출력되는 데이터를 입출력 인터페이스(700a) 및 랜덤화 및 디-랜덤화 유니트(601) 중 어느 하나로 전달할 것이다. 예를 들면, 멀티플렉서/디멀티플렉서(602)는 랜덤화 오프 플래그 신호(RFS)의 활성화에 응답하여 열 선택 회로(500a)로부터 출력되는 데이터를 입출력 인터페이스(700a)로 전달할 것이다. 멀티플렉서/디멀티플렉서(602)는 랜덤화 오프 플래그 신호(RFS)의 비활성화에 응답하여 열 선택 회로(500a)로부터 출력되는 데이터를 랜덤화 및 디-랜덤화 유니트(601)로 전달할 것이다.
예시적인 실시예에 있어서, 랜덤화 및 디-랜덤화 유니트(601)는, 도 10에서 점선으로 도시된 바와 같이, 랜덤화 오프 플래그 신호(RFS)를 제공받도록 구성될 수 있다. 이는 랜덤 오프 영역의 크기에 따라 선택적으로 랜덤화 및 디-랜덤화 유니트(601)가 동작하도록 하기 위함이다. 예를 들면, 랜덤화 온/오프가 세그먼트 단위로 행해지는 경우, 랜덤화 및 디-랜덤화 유니트(601)는 랜덤화 오프 플래그 신호(RFS)에 영향을 받지 않을 것이다. 랜덤화 온/오프가 페이지/블록/플랜 단위로 행해지는 경우, 랜덤화 및 디-랜덤화 유니트(601)는 랜덤화 오프가 적용되는 데이터가 입력되는 동안 동작하지 않도록 랜덤화 오프 플래그 신호(RFS)에 영향을 받을 것이다.
이상의 설명으로부터 알 수 있듯이, 레지스터(301)에 설정된 파라미터 값에 의거하여 랜덤화/디-랜덤화 기능을 활성화 또는 비활성화시키는 것이 가능하다.
도 11a는 본 발명의 또 다른 실시예에 따른 플래시 메모리 장치를 개략적으로 보여주는 블록도이다.
도 11a를 참조하면, 플래시 메모리 장치는 메모리 셀 어레이(100b), 제어 로직(300b), 페이지 버퍼 회로(400b), 열 선택 회로(500b), 랜덤화 및 디-랜덤화 회로(600b), 그리고 입출력 인터페이스(700b)를 포함할 것이다. 도 11a에 도시된 메모리 셀 어레이(100b), 제어 로직(300b), 페이지 버퍼 회로(400b), 열 선택 회로(500b), 그리고 입출력 인터페이스(700b)는 도 10에 도시된 것과 실질적으로 동일하게 동작하며, 그것에 대한 설명은 그러므로 생략될 것이다.
랜덤화 및 디-랜덤화 회로(600b)는 랜덤 시퀀스 데이터 발생 유니트(603), 오어 게이트(604), 그리고 제 1 및 제 2 멀티플렉서들(605, 606)를 포함할 것이다. 랜덤 시퀀스 데이터 발생 유니트(603)는 믹서(630)가 제거된다는 점을 제외하면 도 3에 도시된 것과 동일하게 구성될 것이다. 예를 들면, 랜덤 시퀀스 데이터 발생 유니트(603)는 시드 테이블(610), 시드 초기화부(620), 그리고 유사-랜덤 시퀀스 발생기(630)를 포함할 것이다. 랜덤 시퀀스 데이터 발생 유니트(603)에 의해서 순차적으로 생성되는 랜덤 시퀀스 데이터(예를 들면, 1-비트 랜덤 시퀀스 데이터)는 인버터(INV1)를 통해 오어 게이트(604)로 제공될 것이다. 오어 게이트(604)는 랜덤화 오프 플래그 신호(RFS) 및 반전된 랜덤 시퀀스 데이터에 응답하여 선택 신호(SEL)를 출력할 것이다.
제 1 멀티플렉서(605)는 선택 신호(SEL)에 응답하여 동작하며, 입출력 인터페이스(700b)로부터 출력되는 데이터(Data_In) 및 인버터(INV2)를 통해 반전된 데이터(Data_In_b) 중 하나를 선택할 것이다. 예를 들면, 랜덤화 오프 플래그 신호(RFS)가 하이로 활성화되는 경우, 랜덤화 기능은 오프될 것이다. 이러한 경우, 선택 신호(SEL)는 랜덤 시퀀스 데이터의 값에 무관하게 논리 하이 레벨을 갖는다. 선택 신호(SEL)가 논리 하이 레벨을 가지면, 제 1 멀티플렉서(605)는 반전된 데이터(Data_In_b)가 아니라 데이터(Data_In)를 선택할 것이다. 즉, 데이터 랜덤화 기능이 바이패스된다. 랜덤화 오프 플래그 신호(RFS)가 로우로 비활성화되는 경우, 랜덤화 기능은 온될 것이다. 이러한 경우, 선택 신호(SEL)는 논리 하이 레벨 또는 논리 로우 레벨로 고정되는 것이 아니라 랜덤 시퀀스 데이터의 값에 따라 논리 하이 레벨과 논리 로우 레벨을 갖는다. 선택 신호(SEL)가 랜덤 시퀀스 데이터의 값에 따라 논리 하이 레벨과 논리 로우 레벨로 설정됨에 따라, 제 1 멀티플렉서(605)는 랜덤 시퀀스 데이터의 값에 따라 데이터(Data_In)와 반전된 데이터(Data_In_b)를 선택할 것이다. 즉, 데이터 랜덤화가 행해질 것이다.
제 2 멀티플렉서(606)는 선택 신호(SEL)에 응답하여 동작하며, 열 선택 회로(500c)로부터 출력되는 데이터(Data_Out) 및 인버터(INV3)를 통해 반전된 데이터(Data_Out_b) 중 하나를 선택할 것이다. 선택 신호(SEL)가 논리 하이 레벨을 가지면, 제 2 멀티플렉서(606)는 데이터(Data_Out)를 선택할 것이다. 즉, 데이터 디-랜덤화가 바이패스된다. 랜덤화 오프 플래그 신호(RFS)가 로우로 비활성화되는 경우, 디-랜덤화 기능은 온될 것이다. 이러한 경우, 선택 신호(SEL)는 랜덤 시퀀스 데이터의 값에 따라 논리 하이 레벨과 논리 로우 레벨을 갖는다. 선택 신호(SEL)가 랜덤 시퀀스 데이터의 값에 따라 논리 하이 레벨과 논리 로우 레벨로 설정됨에 따라, 제 2 멀티플렉서(606)는 랜덤 시퀀스 데이터의 값에 따라 데이터(Data_Out)와 반전된 데이터(Data_Out_b)를 선택할 것이다. 즉, 데이터 디-랜덤화가 행해질 것이다.
도 11b는 본 발명의 또 다른 실시예에 따른 플래시 메모리 장치를 개략적으로 보여주는 블록도이다.
도 11b를 참조하면, 플래시 메모리 장치는 메모리 셀 어레이(100c), 페이지 버퍼 회로(400c), 열 선택 회로(500c), 랜덤화 및 디-랜덤화 회로(600c), 그리고 입출력 인터페이스(700c)를 포함할 것이다. 도 11b에 도시된 메모리 셀 어레이(100c), 페이지 버퍼 회로(400c), 열 선택 회로(500c), 그리고 입출력 인터페이스(700c)는 도 11a에 도시된 것과 실질적으로 동일하게 동작하며, 그것에 대한 설명은 그러므로 생략될 것이다.
도 11b에 도시된 랜덤화 및 디-랜덤화 회로(600c)는 멀티플렉서들(608, 609)의 선택 신호(SEL)로서 랜덤 시퀀스 데이터 발생기(607)의 출력 즉, 랜덤 시퀀스 데이터가 사용된다는 점을 제외하면 도 11a에 도시된 것과 실질적으로 동일하며, 그것에 대한 설명은 그러므로 생략될 것이다.
도 12는 도 10 및 도 11a에서 설명된 랜덤화 온/오프 기능을 갖는 플래시 메모리 장치의 동작을 설명하기 위한 흐름도이다. 설명의 편의상, 랜덤화 오프 영역이 세그먼트의 특정 영역(예를 들면, 도 9b의 ECC/패리티 데이터에 대응하는 영역)으로 설정된다고 가정하자.
앞서 설명된 바와 같이, 플래시 메모리 장치의 세그먼트 크기(SEG_L)는 세트 피쳐 명령(또는, 테스트 명령)을 이용하여 설정될 것이다. 제어 로직(300a/b)의 레지스터(예를 들면, 301)는 세그먼트 크기(SEG_L)를 나타내는 파라미터 값과 더불어 랜덤화 온/오프 정보 및 랜덤화 오프 영역을 지정하기 위한 영역 정보로 설정될 것이다. 이는 S200 단계에서 행해질 것이다. 이 동작(세그먼트 크기의 설정 그리고/또는 랜덤화 온/오프의 설정)은 파워-업 이후 또는 필요에 따라 행해질 것이다.
플래시 메모리 장치에 대한 액세스(읽기/쓰기 동작)이 S210 단계에서 요청될 것이다. S220 단계에서, 액세스 요청시 입력된 현재의 오프셋 어드레스가 레지스터(301)에 설정된 랜덤화 오프 영역에 속하는 지의 여부가 판별될 것이다. 이는 제어 로직(300a/b)에 의해서 행해질 것이다. 만약 현재의 오프셋 어드레스가 레지스터(301)에 설정된 랜덤화 오프 영역에 속하지 않는 것으로 판별되면, 랜덤화/디-랜덤화 없이 데이터가 전송될 것이다. 이후, 절차는 S250로 진행할 것이다. 만약 현재의 오프셋 어드레스가 레지스터(301)에 설정된 랜덤화 오프 영역에 속하는 것으로 판별되면, 전송되는 데이터에 대한 랜덤화/디-랜덤화가 행해질 것이다. 이는 도 10 및 도 11a에서 설명된 것과 실질적으로 동일하게 행해질 것이다. 이후, 절차는 S250로 진행할 것이다.
S250 단계에서, 랜덤화 오프 영역의 단위에 대응하는 데이터(예를 들면, 512-바이트)가 모두 전송되었는 지의 여부가 판별될 것이다. 예를 들면 하나의 세그먼트에 대응하는 데이터(예를 들면, 512-바이트)가 모두 전송되었는 지의 여부가 판별될 것이다. 만약 그렇지 않으면, 절차는 S220 단계로 진행할 것이다. 만약 그렇다면, 절차는 S260 단계로 진행할 것이다. S260 단계에서, 액세스 요청된 데이터가 모두 전송되었는 지의 여부가 판별될 것이다. 만약 그렇지 않으면, 절차는 S220 단계로 진해할 것이다. 만약 그렇다면, 절차는 종료될 것이다.
도 13는 올 비트 라인 메모리 구조 또는 오드-이븐 메모리 구조를 위해 도 1에 도시된 메모리 셀 어레이를 메모리 블록들로 구성하는 예를 보여주는 도면이다. 메모리 셀 어레이(100)의 예시적인 구조들이 설명될 것이다. 일례로서, 메모리 셀 어레이(100)가 1024개의 메모리 블록들로 나눠진 낸드 플래시 메모리 장치가 설명될 것이다. 각 메모리 블록에 저장된 데이터는 동시에 소거되거나 메모리 서브 블록 단위로 소거될 수 있다. 일 실시예에 있어서, 메모리 블록 또는 메모리 서브 블록은 동시에 소거되는 저장 소자들의 최소 단위이다. 각 메모리 블록에는, 예를 들면, 비트 라인들(예를 들면, 1KB의 비트 라인들)에 각각 대응하는 복수의 열들이 있다. 올 비트 라인 (all bit line: ABL) 구조라 불리는 일 실시예에 있어서, 메모리 블록의 모든 비트 라인들은 읽기 및 프로그램 동작들 동안 동시에 선택될 수 있다. 행 선택 회로(200)에 의해서 선택된 워드 라인에 속하며 모든 비트 라인들과 연결된 저장 소자들은 동시에 프로그램될 수 있다.
예시적인 실시예에 있어서, 동일한 열에 속한 복수의 저장 소자들은 낸드 스트링을 구성하도록 직렬로 연결된다. 낸드 스트링의 일 단자는 스트링 선택 라인(SSL)에 의해서 제어되는 선택 트랜지스터를 통해 대응하는 비트 라인에 연결되고, 다른 단자는 접지 선택 라인(GSL)에 의해서 제어되는 선택 트랜지스터를 통해 공통 소오스 라인(CSL)에 연결된다.
오드-이븐 구조(odd-even architecture)라 불리는 다른 예시적인 실시예에 있어서, 비트 라인들은 이븐 비트 라인들(BLe)과 오드 비트 라인들(BLo)로 구분된다. 오드/이븐 비트 라인 구조에 있어서, 선택된 워드 라인에 속하며 오드 비트 라인들과 연결된 저장 소자들이 제 1 시간에 프로그램되는 반면에, 선택된 워드 라인에 속하며 이븐 비트 라인들과 연결된 저장 소자들은 제 2 시간에 프로그램된다.
도 14는 본 발명의 다른 예시적인 실시예에 따른 메모리 셀 어레이를 보여주는 도면이다. 본 발명의 다른 예시적인 실시예에 따른 메모리 셀 어레이는 수직 구조를 갖도록 구성될 것이다. 수직 구조는 기판에 대해 스트링이 수직하게 형성된 구조를 의미한다.
도 14를 참조하면, 메모리 셀 어레이(100a)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 메모리 블록들(BLK1~BLKz) 각각은 3차원 구조(또는 수직 구조)를 갖는다. 예를 들면, 메모리 블록들(BLK1~BLKz)각각은 제 1 내지 제 3 방향들을 따라 신장된 구조물들을 포함한다. 예를 들면, 메모리 블록들(BLK1~BLKz)각각은 제 2 방향을 따라 신장된 복수의 스트링들(또는, 낸드 스트링들)을 포함한다. 다른 예로서, 제 1 또는 제 3 방향을 따라 복수의 낸드 스트링들이 제공될 수 있다. 예시적으로, 메모리 블록들(BLK1~BLKz)은 도 1에 도시된 행 선택 회로(200)에 의해서 선택될 것이다.
도 15는 본 발명의 일 실시예에 따른 도 14에 도시된 메모리 블록들(BLK1~BLKz) 중 하나의 일부를 보여주는 사시도이다. 도 16은 도 15에 도시된 메모리 블록을 Ⅰ-Ⅰ' 선을 따라 절단된 단면을 보여주는 도면이다. 도 15 및 도 16을 참조하면, 메모리 블록(BLKa)은 제 1 내지 제 3 방향들을 따라 신장된 구조물들을 포함한다.
우선, 기판(111)이 제공된다. 예시적으로, 기판(111)은 제 1 타입을 갖는 웰(well)일 것이다. 예를 들면, 기판(111)은 붕소(B, Boron)와 같은 5족 원소가 주입되어 형성된 p웰일 것이다. 예를 들면, 기판(111)은 n웰 내에 제공되는 포켓 p 웰일 것이다. 이하에서, 기판(111)이 p 웰이라고 가정할 것이다. 그러나, 기판(111)이 p웰로 한정되지 않음은 잘 이해될 것이다.
기판(111) 상에, 제 1 방향을 따라 신장된 복수의 도핑 영역들(311~314)이 제공된다. 예를 들면, 복수의 도핑 영역들(311~314)은 기판(111)과 상이한 제 2 타입을 가질 것이다. 도시의 편의상, 도 15에는 단지 4개의 도핑 영역들(311~314)이 도시되어 있다. 하지만, 제 3 방향을 따라 더 많은 도핑 영역들이 제공됨은 잘 이해될 것이다. 복수의 도핑 영역들(311~314)은 n-타입을 가질 것이다. 이하에서, 도핑 영역들(311~314)이 n-타입을 갖는다고 가정할 것이다. 그러나, 도핑 영역들(311~314)이 n-타입으로 제한되지 않음은 잘 이해될 것이다.
도핑 영역들(311, 312) 사이의 기판(111) 상에, 제 1 방향을 따라 신장되는 복수의 절연 물질들(112)이 제 2 방향을 따라 순차적으로 제공된다. 예를 들면, 복수의 절연 물질들(112)은 소정 거리만큼 이격되도록 제 2 방향을 따라 제공될 것이다. 예시적으로, 절연 물질들(112)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함할 것이다.
도핑 영역들(311, 312) 사이의 기판(111) 상에, 제 1 방향을 따라 순차적으로 배치되며 제 2 방향을 따라 절연 물질들(112)을 관통하는 복수의 필라들(113)이 제공된다. 예시적으로, 복수의 필라들(113)은 절연 물질들(112)을 관통하여 기판(111)과 연결될 것이다. 예시적으로, 각 필라(113)는 복수의 물질들로 구성될 것이다. 예를 들면, 각 필라(113)의 표면층(114)은 제 1 타입을 갖는 실리콘 물질을 포함할 것이다. 다른 예로서, 각 필라(113)의 표면층(114)은 기판(111)과 동일한 타입을 갖는 실리콘 물질을 포함할 것이다. 이하에서, 각 필라(113)의 표면층(114)이 p-타입 실리콘을 포함한다고 가정하자. 그러나, 각 필라(113)의 표면층(114)은 p-타입 실리콘을 포함하는 것으로 한정되지 않는다. 각 필라(113)의 내부층(115)은 절연 물질로 구성된다. 예를 들면, 각 필라(113)의 내부층(115)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함할 것이다. 또는, 각 필라(113)의 내부층(115)은 에어 갭(air gap)을 포함할 수 있다.
인접한 도핑 영역들 사이에 배치된 각 구조물을 참조하면, 절연 물질들(112), 필라(113), 그리고 기판(111)의 노출된 표면을 따라 절연막(116)이 제공된다. 예시적으로, 제 2 방향을 따라 제공되는 마지막 절연 물질(112)의 제 2 방향 쪽의 노출면에 제공되는 절연막(116)은 제거될 수 있다. 절연막(116)은 하나 또는 그 보다 많은 물질층들로 구성될 수 있다. 절연막(116)의 노출된 표면 상에 제 1 도전 물질들(211~291)이 제공된다. 예를 들면, 제 1 방향을 따라 신장되는 제 1 도전 물질(211)이 기판(111)에 인접한 절연 물질(112) 및 기판(111) 사이에 제공된다. 예시적으로, 제 1 도전 물질들(211~291)은 금속 물질일 것이다. 다른 예로서, 제 1 도전 물질들(211~291)은 폴리 실리콘과 같은 도전 물질일 것이다.
도핑 영역들(312, 313) 사이에 배치된 구조물은 도핑 영역들(311, 312) 사이에 배치된 구조물과 동일하게 구성될 것이다. 마찬가지로, 도핑 영역들(313, 314) 사이에 배치된 구조물은 도핑 영역들(311, 312) 사이에 배치된 구조물과 동일하게 구성될 것이다.
복수의 필라들(113) 상에 플러그들(320)이 각각 제공된다. 예시적으로, 플러그들(320)은 제 2 타입으로 도핑된 실리콘 물질들일 것이다. 예를 들면, 플러그들(320)은 n-타입으로 도핑된 실리콘 물질일 것이다. 이하에서, 플러그들(320)은 n-타입 실리콘을 포함하는 것으로 가정한다. 그러나, 플러그들(320)은 n-타입 실리콘을 포함하는 것으로 한정되지 않는다. 예시적으로, 각 플러그(320)의 폭은 대응하는 필라(113)의 폭 보다 클 수 있다. 예를 들면, 각 플러그(320)는 대응하는 필라(113)의 상부면에 패드 형태로 제공될 수 있다. 제 3 방향으로 신장된 제 2 도전 물질들(331~333)이 플러그들(320)와 전기적으로 연결되도록 제공된다. 제 2 도전 물질들(331~333)은 제 1 방향을 따라 순차적으로 배치된다. 예시적으로, 제 2 도전 물질들(331~333)은 금속 물질일 것이다. 다른 예로서, 제 2 도전 물질들(331~333)은 폴리 실리콘과 같은 도전 물질일 것이다.
도 16에 있어서, 인접한 도핑 영역들(예를 들면, 311, 312) 사이에 배치된 구조물은 비트 라인들으로 작용하는 도전 물질들(예를 들면, 331, 332, 333)에 각각 전기적으로 연결되는 필라들(113)을 포함한다. 비트 라인들으로 작용하는 도전 물질들(예를 들면, 331, 332, 333)에 각각 전기적으로 연결되는 필라들(113)은 하나의 플랜을 구성할 것이다. 이는 하나의 메모리 블록이 복수의 플랜들로 구성됨을 의미한다. 도 15 및 도 16에 있어서, 도전 물질들(211, 212, 213)은 접지 선택 라인으로 작용하며, 도전 물질들(291, 292, 293)은 스트링 선택 라인으로 작용하며, 도핑 영역들(311~314)은 공통 소오스 라인으로 작용하며, 도전 물질들(221~281, 222~282, 223~283)은 워드 라인으로 작용할 것이다.
도 17은 본 발명의 예시적인 실시예에 따른 도 16에 도시된 메모리 블록의 등가 회로를 보여주는 회로도이다.
도 17을 참조하면, 비트 라인들과 및 공통 소스 라인(CSL) 사이에 낸드 스트링들이 제공된다. 예를 들면, 비트 라인(BL1) 및 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS11, NS21, NS31)이 제공되고, 비트 라인(BL2) 및 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS12, NS22, NS32)이 제공되며, 비트 라인(BL3) 및 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS13, NS23. NS33)이 제공된다. 비트 라인들(BL1~BL3)은 제 3 방향으로 신장된 제 2 도전 물질들(331~333)(도 15 참조)에 각각 대응할 것이다.
각 낸드 스트링의 스트링 선택 트랜지스터(SST)는 대응하는 비트 라인과 연결된다. 각 낸드 스트링의 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)과 연결된다. 각 낸드 스트링의 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST) 사이에 메모리 셀들(MC)이 제공된다.
하나의 비트 라인에 공통으로 연결된 낸드 스트링들은 하나의 열을 형성한다. 예를 들면, 비트 라인(BL1)에 연결된 낸드 스트링들(NS11~NS31)은 제 1 열을 형성할 것이다. 비트 라인(BL2)에 연결된 낸드 스트링들(NS12~NS32)은 제 2 열을 형성할 것이다. 비트 라인(BL3)에 연결된 낸드 스트링들(NS13~NS33)은 제 3 열을 형성할 것이다. 하나의 스트링 선택 라인(SSL)에 연결되는 낸드 스트링들은 하나의 행을 형성한다. 예를 들면, 스트링 선택 라인(SSL1)에 연결된 낸드 스트링들(NS11~NS13)은 제 1 행을 형성한다. 스트링 선택 라인(SSL2)에 연결된 낸드 스트링들(NS21~NS23)은 제 2 행을 형성한다. 스트링 선택 라인(SSL3)에 연결된 낸드 스트링들(NS31~NS33)은 제 3 행을 형성한다.
도 17에 도시된 바와 같이, 행들과 열들로 배열된 낸드 스트링들은 접지 선택 라인(GSL)을 공유한다. 각 행(또는, 각 플랜)에 속한 메모리 셀들은 다른 층들에 각각 배열된 워드 라인들(WL1~WL7)을 공유한다. 예를 들면, 플랜(PL1)에 속한 그리고 접지 선택 트랜지스터들(GST)에 인접한 메모리 셀들(MC1)은 워드 라인(WL1)을 공유하고, 플랜(PL1)에 속한 그리고 스트링 선택 트랜지스터들(SST)에 인접한 메모리 셀들(MC7)은 워드 라인(WL7)을 공유한다.
동일한 행/플랜에 속한 낸드 스트링들은 스트링 선택 라인을 공유한다. 예를 들면, 플랜(PL1)에 속한 낸드 스트링들(NS11, NS12, NS13)은 스트링 선택 라인(SSL1)을 공유하고, 플랜(PL2)에 속한 낸드 스트링들(NS21, NS22, NS23)은 스트링 선택 라인(SSL2)을 공유하며, 플랜(PL3)에 속한 낸드 스트링들(NS31, NS32, NS33)은 스트링 선택 라인(SSL3)을 공유한다. 스트링 선택 라인들(SSL1, SSL2, SSL3)은 독립적으로 제어되며, 그 결과 임의의 플랜/행(예를 들면, PL1)에 속한 낸드 스트링들(NS11, NS12, NS13)이 비트 라인들(BL1, BL2, BL3)과 전기적으로 각각 연결될 것이다. 나머지 플랜들(예를 들면, PL2, PL3)에 속한 낸드 스트링들(NS21, NS22, NS23, NS31, NS32, NS33)은 비트 라인들(BL1, BL2, BL3)과 전기적으로 각각 분리될 것이다.
예시적인 실시예에 있어서, 프로그램 및 읽기 동작시, 스트링 선택 라인들(SSL1~SSL3) 중 어느 하나가 행 디코더 회로(200, 도 1 참조)에 의해서 선택될 것이다. 즉, 프로그램 및 읽기 동작들은 낸드 스트링들(NS11~NS13, NS21~NS23, NS31~NS33)의 행 단위(또는, 플랜 단위)로 수행될 것이다. 하나의 페이지는, 예를 들면, 하나의 스트링 선택 라인에 의해서 선택되고, 하나의 플랜에 속한 메모리 셀들(하나의 워드 라인에 연결됨)로 구성될 수 있다. 하지만, 페이지가 여기에 개시된 것에 국한되지 않음은 잘 이해될 것이다.
도 18a는 본 발명의 예시적인 실시예에 따른 메모리 시스템을 개략적으로 보여주는 블록도이다.
도 18a를 참조하면, 메모리 시스템(3000)은 적어도 하나의 플래시 메모리(1000)와 제어기(2000)를 포함할 것이다. 플래시 메모리(1000)는 제어기(2000)의 제어하에 동작하며, 저장 매체로서 사용될 것이다. 제어기(2000)는 플래시 메모리(1000)를 제어하도록 구성될 것이다. 플래시 메모리(1000)는 랜덤화 및 디-랜덤화 회로(1100)를 포함할 것이다. 도 18a에 도시된 플래시 메모리(1000)는 도 1, 도 10, 또는 도 11에 도시된 것과 실질적으로 동일하게 구성되며, 그것에 대한 설명은 그러므로 생략될 것이다. 랜덤화 및 디-랜덤화 회로(1100)는, 앞서 설명된 바와 같이, 액세스 요청된 세그먼트들에 각각 동일한 시드를 적용하도록 구성될 것이다.
제어기(2000)는 제 1 인터페이스(2100), 제 2 인터페이스(2200), 처리 유니트(2300), 버퍼 메모리(2400), 그리고 ECC 블록(2500)을 포함할 것이다. 제 1 인터페이스(2100)는 외부(예를 들면, 호스트)와 인터페이스하도록 구성되고, 제 2 인터페이스(2200)는 플래시 메모리(1000)와 인터페이스하도록 구성될 것이다. 처리 유니트(2300)는 제어기(2000)의 전반적인 동작을 제어하도록 구성될 것이다. 버퍼 메모리(2400)는 플래시 메모리(1000)에 저장될 데이터 또는 플래시 메모리(1000)로부터 읽혀진 데이터를 저장하도록 구성될 것이다. ECC 블록(2500)은 버퍼 메모리(2400)로부터 출력되는 데이터에 의거하여 ECC 데이터를 생성할 것이다. ECC 블록(2500)은 ECC 데이터에 의거하여 플래시 메모리(1000)로부터 읽혀진 데이터에 대한 에러 검출 및 정정 동작을 수행할 것이다. ECC 데이터는 플래시 메모리(1000)에 저장될 데이터와 동일한 페이지에 또는 플래시 메모리(1000)에 저장될 데이터와 다른 영역에 저장될 수 있다.
제어기(2000)는, 도 5b에서 설명된 바와 같이, 파워 업 이후 세트 피쳐 명령을 이용하여 세그먼트 크기(SEG_L)를 설정할 것이다. 세그먼트 크기(SEG_L)의 설정과 더불어 랜덤화 온/오프 기능 및 랜덤화 오프 영역의 설정이 제어기(2000)에 의해서 행해질 것이다. 또는, 플래시 메모리 장치의 메모리 셀 어레이(100)에 불 휘발성 트림 정보로서 세그먼트 크기(SEG_L)의 값이 저장될 수 있다. 이러한 경우, 파워-업시, 세그먼트 크기(SEG_L)의 값은 플래시 메모리 장치의 제어 로직(300)의 제어하에 랜덤화 및 디-랜덤화 회로(600)로 로드될 것이다. 다른 예로서, 세그먼트 크기(SEG_L)의 값은 웨이퍼 레벨 또는 패키지 레벨에서 퓨즈 옵션을 통해 설정될 수 있다.
예시적인 실시예에 있어서, 제 1 인터페이스(2100)는 컴퓨터 버스 표준들, 스토리지 버스 표준들, iFCPPeripheral 버스 표준들, 등 중 하나 또는 그 보다 많은 것들의 조합으로 구성될 수 있다. 컴퓨터 버스 표준들(computer bus standards)은 S-100 bus, Mbus, Smbus, Q-Bus, ISA, Zorro II, Zorro III, CAMAC, FASTBUS, LPC, EISA, VME, VXI, NuBus, TURBOchannel, MCA, Sbus, VLB, PCI, PXI, HP GSC bus, CoreConnect, InfiniBand, UPA, PCI-X, AGP, PCIe, Intel QuickPath Interconnect, Hyper Transport, 등을 포함한다. 스토리지 버스 표준들(Storage bus standards)은 ST-506, ESDI, SMD, Parallel ATA, DMA, SSA, HIPPI, USB MSC, FireWire(1394), Serial ATA, eSATA, SCSI, Parallel SCSI, Serial Attached SCSI, Fibre Channel, iSCSI, SAS, RapidIO, FCIP, 등을 포함한다. iFCPPeripheral 버스 표준들(iFCPPeripheral bus standards)은 Apple Desktop Bus, HIL, MIDI, Multibus, RS-232, DMX512-A, EIA/RS-422, IEEE-1284, UNI/O, 1-Wire, I2C, SPI, EIA/RS-485, USB, Camera Link, External PCIe, Light Peak, Multidrop Bus, 등을 포함한다.
도 18b는 본 발명의 다른 예시적인 실시예에 따른 메모리 시스템을 개략적으로 보여주는 블록도이다.
도 18b를 참조하면, 메모리 시스템(3000)은 적어도 하나의 플래시 메모리(1000), 제어기(2000), 그리고 본딩 옵션(3010)를 포함할 것이다. 도 18b에 도시된 플래시 메모리(1000)와 제어기(2000)는 아래의 차이점을 제외하면 도 18a에 도시된 것과 실질적으로 동일하며, 그것에 대한 설명은 그러므로 생략될 것이다.
본딩 옵션(3010)은 불 휘발성 메모리 장치(1000)로 세그먼트 크기(SEG_L)의 값을 제공하기 위해서 사용될 것이다. 본딩 옵션(3010)은, 예를 들면, 특정 세그먼트 크기(SEG_L)의 값(예를 들면, 바이너리 코드 값)을 설정하도록 구성되고 패드들에 연결된 퓨즈들을 포함할 것이다. 특정 세그먼트 크기(SEG_L)로의 설정은 패키지 레벨에서 행해질 것이다. 이러한 경우, 세그먼트 크기(SEG_L)를 설정하기 위해서 파워 업 이후 제어기(2000)에서 플래시 메모리(1000)로 세트 피쳐 명령을 전송하는 동작은 행해지지 않을 것이다.
도 19는 본 발명의 다른 예시적인 실시예에 따른 메모리 시스템을 개략적으로 보여주는 블록도이다.
도 19를 참조하면, 메모리 시스템(3000a)은 적어도 하나의 플래시 메모리(1000a)와 제어기(2000a)를 포함할 것이다. 플래시 메모리(1000a)는 제어기(2000a)의 제어 하에 동작하며, 저장 매체로서 사용될 것이다. 도 19에 도시된 플래시 메모리(1000a)는 앞서 언급된 랜덤화 및 디-랜덤화 회로를 포함하지 않을 것이다. 제어기(2000a)는 플래시 메모리(1000a)를 제어하도록 구성될 것이다. 제어기(2000a)는 플래시 메모리(1000a)에 저장될 데이터를 랜덤화하도록 그리고 랜덤화된 데이터에 ECC 데이터를 부가하도록 구성될 것이다. 제어기(2000a)는 플래시 메모리(1000a)로부터 읽혀진 랜덤화된 데이터의 에러에 대한 검출 및 정정 동작을 수행하고, 랜덤화된 데이터를 디-랜덤화하도록 구성될 것이다.
제어기(2000a)는 제 1 인터페이스(2100a), 제 2 인터페이스(2200a), 처리 유니트(2300a), 버퍼 메모리(2400a), ECC 블록(2500a), 그리고 랜덤화/디-랜덤화 블록(2600)을 포함할 것이다. 도 19에 도시된 구성 요소들(2100a, 2200a, 2300a, 2400a, 2500a)은 아래의 차이점을 제외하면 도 18a에 도시된 것과 실질적으로 동일하며, 그것에 대한 설명은 그러므로 생략될 것이다.
랜덤화 및 디-랜덤화 블록(2600)은 버퍼 메모리(2400a)로부터 출력되는 데이터를 랜덤화하도록 그리고 플래시 메모리(1000a)로부터 읽혀진 데이터(즉, 랜덤화된 데이터)를 디-랜덤화하도록 구성될 것이다. 랜덤화 및 디-랜덤화 블록(2600)은 도 1 내지 도 12에서 설명된 방식에 따라 순차 데이터 및 랜덤 데이터에 대한 랜덤화 및 디-랜덤화 동작들을 수행하며, 그것에 대한 설명은 그러므로 생략될 것이다. ECC 블록(2500a)은 랜덤화 및 디-랜덤화 블록(2600)으로부터 출력되는 랜덤화된 데이터에 의거하여 ECC 데이터를 생성할 것이다. ECC 블록(2500a)은, 또한, ECC 데이터에 의거하여 플래시 메모리(1000a)로부터 읽혀진 데이터 즉, 랜덤화된 데이터에 대한 에러 검출 및 정정 동작을 수행할 것이다. ECC 데이터는 플래시 메모리(1000a)에 저장될 데이터와 동일한 페이지에 또는 플래시 메모리(1000a)에 저장될 데이터와 다른 영역에 저장될 수 있다.
도 19에 도시된 메모리 시스템의 경우, 쓰기 동작은 플래시 메모리(1000a)에 저장될 데이터를 랜덤화시키고, 랜덤화된 데이터에 의거하여 ECC 데이터를 생성하고, 플래시 메모리(1000a)에 ECC 데이터와 랜덤화된 데이터를 저장하는 것을 포함할 것이다. 또는, 저장될 데이터와 ECC 데이터를 모두 랜덤화하여 저장하는 것을 포함할 것이다 . 읽기 동작은 ECC 데이터에 의거하여 읽혀진 데이터(즉, 랜덤화된 데이터)에 대한 에러 검출 및 정정 동작을 수행하고, 읽혀진 데이터를 랜덤화시키는 것을 포함할 것이다.
도 20은 본 발명의 예시적인 실시예에 따른 반도체 드라이브를 개략적으로 보여주는 블록도이다.
도 20을 참조하면, 반도체 드라이브(4000)(SSD)는 저장 매체(4100)와 제어기(4200)를 포함할 것이다. 저장 매체(4100)는 복수의 채널들(CH0-CHn-1)을 통해 제어기(4200)와 연결될 것이다. 채널들(CH0-CHn-1) 각각에는 복수의 불 휘발성 메모리들(NVM)이 공통으로 연결될 것이다. 각 불 휘발성 메모리는 도 1, 도 10, 또는 도 11에서 설명된 플래시 메모리로 구성될 것이다. 즉, 각 불 휘발성 메모리(NVM)는 랜덤화 및 디-랜덤화 회로(4101)를 포함할 것이다. 이러한 경우, 제어기(4200)는 도 18a에 도시된 것과 실질적으로 동일하게 구성될 것이다. 즉, 데이터 랜덤화 및 디-랜덤화는 각 불 휘발성 메모리 내에서 행해지고, 에러 검출 및 정정은 제어기(4200) 내에서 행해질 것이다.
하나의 채널(예를 들면, CH0)에 연결된 불 휘발성 메모리 장치들은 단일-비트 데이터(예를 들면, 메타 데이터, 패리티 데이터, 또는 그와 같은 것)를 저장하는 데 사용되고, 나머지 채널들(예를 들면, CH1~CHn-1) 각각에 연결된 불 휘발성 메모리 장치들은 멀티-비트 데이터를 저장하는 데 사용될 수 있다. 이러한 경우, 제어기(4200)는 세트 피쳐 명령을 이용하여 채널(CH0)의 불 휘발성 메모리 장치들의 랜덤화 기능을 오프시킬 수 있다. 마찬가지로, 제어기(4200)는 세트 피쳐 명령을 이용하여 나머지 채널들(CH1~CHn-1)의 불 휘발성 메모리 장치들에 대한 랜덤화 오프 영역을 설정할 수 있다.
도 21은 본 발명의 다른 예시적인 실시예에 따른 반도체 드라이브를 개략적으로 보여주는 블록도이다.
도 21을 참조하면, 반도체 드라이브(4000a)(SSD)는 저장 매체(4100a)와 제어기(4200a)를 포함할 것이다. 저장 매체(4100a)는 복수의 채널들(CH0-CHn-1)을 통해 제어기(4200a)와 연결될 것이다. 채널들(CH0-CHn-1) 각각에는 복수의 불 휘발성 메모리들(NVM)이 공통으로 연결될 것이다. 각 불 휘발성 메모리(NVM)는 랜덤화 및 디-랜덤화 회로를 포함하지 않는다. 이러한 경우, 각 불 휘발성 메모리(NVM)는 도 19에 도시된 것과 실질적으로 동일하게 구성될 것이다. 제어기(4200a)는 랜덤화 및 디-랜덤화 회로(4102)를 포함할 것이다. 이러한 경우, 제어기(4200a)는 도 19에 도시된 것과 실질적으로 동일하게 구성될 것이다. 즉, 데이터 랜덤화 및 디-랜덤화 및 에러 검출 및 정정은 제어기(4200a) 내에서 행해질 것이다.
도 22는 도 20 또는 도 21에 도시된 반도체 드라이브를 이용한 스토리지를 개략적으로 보여주는 블록도이고, 도 23은 도 20 또는 도 21에 도시된 반도체 드라이브를 이용한 스토리지 서버를 개략적으로 보여주는 블록도이다.
본 발명의 예시적인 실시예에 따른 반도체 드라이브(4000)는 스토리지를 구성하는 데 사용될 수 있다. 도 22에 도시된 바와 같이, 스토리지는 도 20 또는 도 21에서 설명된 것과 실질적으로 동일하게 구성되는 복수의 반도체 드라이브들(4000)을 포함할 것이다. 본 발명의 예시적인 실시예에 따른 반도체 드라이브(4000)는 스토리지 서버를 구성하는 데 사용될 수 있다. 도 23에 도시된 바와 같이, 스토리지 서버는 도 20 또는 도 21에서 설명된 것과 실질적으로 동일하게 구성되는 복수의 반도체 드라이브들(4000), 그리고 스토리지 서버의 전반적인 동작을 제어하기 위한 서버(4000A)를 포함할 것이다. 또한, 반도체 드라이브들(4000)에 저장된 데이터에 대한 결함을 치유하기 위해 적용되는 패리티 방식에 따른 패리티 관리를 위한 RAID 제어기(4000B)가 스토리지 서버에 제공될 수 있음은 잘 이해될 것이다.
도 24 내지 도 26은 본 발명의 예시적인 실시예들에 따른 시스템들을 개략적으로 보여주는 도면들이다.
본 발명의 예시적인 실시예들에 따른 메모리 제어기 및 플래시 메모리 장치들로 구성되는 반도체 드라이브가 스토리지에 적용되는 경우, 도 24에 도시된 바와 같이, 시스템(6000)은 유선 그리고/또는 무선으로 호스트와 통신하는 스토리지(6100)를 포함할 것이다. 본 발명의 예시적인 실시예들에 따른 데이터 저장 장치를 포함한 반도체 드라이브가 스토리지 서버에 적용되는 경우, 도 25에 도시된 바와 같이, 시스템(7000)은 유선 그리고/또는 무선으로 호스트와 통신하는 스토리지 서버들(7100, 7200)을 포함할 것이다. 또한, 도 26에 도시된 바와 같이, 본 발명의 예시적인 실시예에 따른 데이터 저장 장치를 포함한 반도체 드라이브는 메일 서버(8100)에도 적용될 수 있다. 메일 서버(8100)는 POP 및 SMTP 방식들로 연결된 메일 데몬을 통해 사용자 메일 프로그램들과 통신하며, 메일 서버들(8100)은 인터넷망을 통해 통신할 것이다.
도 27 내지 도 31은 본 발명의 예시적인 실시예들에 따른 불 휘발성 메모리 장치가 적용되는 다른 시스템들을 개략적으로 보여주는 도면들이다.
도 27은 본 발명의 예시적인 실시예에 따른 플래시 메모리 장치가 사용되는 휴대폰 시스템(cellular phone system)을 개략적으로 보여주는 블록도이다.
도 27을 참조하면, 휴대폰 시스템은 소리를 압축하거나 압축된 소리를 푸는(compression or decompression) ADPCM 코덱 회로(9202), 스피커(speaker)(9203), 마이크로폰(microphone)(9204), 디지털 데이터를 시분할 멀티플렉싱하는 TDMA회로(9206), 무선 신호의 캐리어 주파수(carrier frequency)를 세팅하는 PLL회로(9210), 무선 신호를 전달하거나 받기 위한 RF 회로(9211) 등을 포함할 수 있다.
또한, 휴대폰 시스템은 여러 가지 종류의 메모리 장치를 포함할 수 있는데, 예를 들어, 휴대폰 시스템은 불 휘발성 메모리 장치인 플래시 메모리 장치(9207), ROM(9208), SRAM(9209)를 포함할 수 있다. 휴대폰 시스템의 메모리 장치(9207)로서, 예를 들어, 도 1에서 설명된 플래시 메모리 장치가 사용될 것이다. 즉, 메모리 장치(9207)는 액세스 요청된 세그먼트들에 각각 동일한 시드를 적용하도록 구성될 것이다. ROM(9208)은 프로그램을 저장할 수 있고, SRAM(9209)은 시스템 컨트롤 마이크로컴퓨터(9212)를 위한 작업 영역으로써 역할을 하거나 데이터를 일시적으로 저장한다. 여기서, 시스템 컨트롤 마이크로컴퓨터(9212)는 프로세서로서, 플래시 메모리 장치(9207)의 쓰기 동작 및 읽기 동작을 제어할 수 있다.
도 28은 본 발명의 예시적인 실시예에 따른 플래시 메모리 장치가 사용되는 메모리 카드(memory card)의 예시적 도면이다. 메모리 카드는 예를 들어, MMC 카드, SD카드, 멀티유즈(multiuse) 카드, 마이크로 SD카드, 메모리 스틱, 컴팩트 SD 카드, ID 카드, PCMCIA 카드, SSD카드, 칩카드(chipcard), 스마트카드(smartcard), USB카드, MCP-타입 임베디드 카드 스토리지, 등일 수 있다. MCP-타입 임베디드 카드 스토리지는 eMMC (embedded MMC), Esd (embedded SD), eSSD (embedded SSD), PPN (Perfect Page NAND), 등을 포함할 것이다.
도 28을 참조하면, 메모리 카드는 외부와의 인터페이스를 수행하는 인터페이스부(9221), 버퍼 메모리를 갖고 메모리 카드의 동작을 제어하는 컨트롤러(9222), 본 발명의 실시예에 따른 플래시 메모리 장치(9207)을 적어도 하나 포함할 수 있다. 플래시 메모리 장치(9207)는 액세스 요청된 세그먼트들에 각각 동일한 시드를 적용하도록 구성될 것이다. 컨트롤러(9222)는 프로세서로서, 플래시 메모리 장치(9207)의 라이트 동작 및 리드 동작을 제어할 수 있다. 구체적으로, 제어기(9222)는 데이터 버스(DATA)와 어드레스 버스(ADDRESS)를 통해서 불 휘발성 메모리 장치(9207), 인터페이스부(9221)와 커플링되어 있다.
도 29는 본 발명의 예시적인 실시예에 따른 플래시 메모리 장치가 사용되는 디지털 스틸 카메라(digital still camera)의 예시적 도면이다.
도 29를 참조하면, 디지털 스틸 카메라는 바디(9301), 슬롯(9302), 렌즈(9303), 디스플레이부(9308), 셔터 버튼(9312), 스트로브(strobe)(9318) 등을 포함한다. 특히, 슬롯(9302)에는 메모리 카드(9331)가 삽입될 수 있고, 메모리 카드(9331)는 액세스 요청된 세그먼트들에 각각 동일한 시드를 적용하도록 구성된 본 발명의 실시예에 따른 플래시 메모리 장치(9207)를 적어도 하나 포함할 수 있다. 메모리 카드(9331)가 접촉형(contact type)인 경우, 메모리 카드(9331)가 슬롯(9302)에 삽입될 때 메모리 카드(9331)와 회로 기판상의 특정 전기 회로가 전기적으로 접촉하게 된다. 메모리 카드(9331)가 비접촉형(non-contact type)인 경우, 무선 신호를 통해서 메모리 카드(9331)가 액세스 될 것이다.
도 30은 도 29의 메모리 카드가 사용되는 다양한 시스템을 설명하는 예시적 도면이다.
도 30을 참조하면, 메모리 카드(2331)는 (a) 비디오 카메라, (b) 텔레비전, (c) 오디오 장치, (d) 게임장치, (e) 전자 음악 장치, (f) 휴대폰, (g) 컴퓨터, (h) PDA(Personal Digital Assistant), (i) 보이스 레코더(voice recorder), (j) PC 카드 등에 사용될 수 있다.
도 31은 본 발명의 예시적인 실시예에 따른 플래시 메모리 장치가 사용되는 이미지 센서(image sensor) 시스템의 예시적 도면이다.
도 31을 참조하면, 이미지 센서 시스템은 이미지 센서(9332), 입출력 장치(9336), RAM(9348), CPU(9344), 본 발명의 예시적인 실시예에 따른 플래시 메모리 장치(9354) 등을 포함할 수 있다. 플래시 메모리 장치(9354)는 액세스 요청된 세그먼트들에 각각 동일한 시드를 적용하도록 구성될 것이다. 각 구성요소, 즉, 이미지 센서(9332), 입출력 장치(9336), RAM(9348), CPU(9344), 플래시 메모리 장치(9354)는 버스(9352)를 통해서 서로 통신한다. 이미지 센서(9332)는 포토게이트, 포토다이오드 등과 같은 포토센싱(photo sensing) 소자를 포함할 수 있다. 각각의 구성 요소는 프로세서와 함께 하나의 칩으로 구성될 수도 있고, 프로세서와 각각 별개의 칩으로 구성될 수도 있다.
본 발명의 예시적인 실시예에 있어서, 메모리 셀들은 가변 저항 메모리 셀로 구성될 수 있으며, 예시적인 가변 저항 메모리 셀 및 그것을 포함한 메모리 장치가 미국특허번호 제7529124호에 게재되어 있으며, 이 출원의 레퍼런스로 포함될 것이다.
본 발명의 다른 예시적인 실시예에 있어서, 메모리 셀들은 전하 저장층을 갖는 다양한 셀 구조들 중 하나를 이용하여 구현될 수 있다. 전하 저장층을 갖는 셀 구조는 전하 트랩층을 이용하는 전하 트랩 플래시 구조, 어레이들이 다층으로 적층되는 스택 플래시 구조, 소오스-드레인이 없는 플래시 구조, 핀-타입 플래시 구조, 등을 포함할 것이다.
전하 저장층으로서 전하 트랩 플래시 구조를 갖는 메모리 장치가 미국특허 제6858906호, 미국공개특허 제2004-0169238호, 그리고 미국공개특허 제2006-0180851호에 각각 게재되어 있으며, 이 출원의 레퍼런스로 포함될 것이다. 소오스/드레인이 없는 플래시 구조는 대한민국특허 제673020호에 게재되어 있으며, 이 출원의 레퍼런스로 포함될 것이다.
본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 제어기는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
도면들에 있어서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니며 명확성을 기하기 위하여 과장된 것이다. 또한, 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소를 나타낸다.
본 명세서에서 ‘및/또는’이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, ‘연결되는/결합되는’이란 표현은 다른 구성요소와 직접적으로 연결되거나 다른 구성요소를 통해 간접적으로 연결되는 것을 포함하는 의미로 사용된다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 명세서에서 사용되는 ‘포함한다’ 또는 ‘포함하는’으로 언급된 구성요소, 단계, 동작 및 소자는 하나 이상의 다른 구성요소, 단계, 동작, 소자 및 장치의 존재 또는 추가를 의미한다.
이하, 예시적인 실시예들이 참조 도면들에 의거하여 상세히 설명될 것이다.
도 1은 본 발명의 예시적인 실시예에 따른 플래시 메모리 장치를 개략적으로 보여주는 블록도이다.
도 1을 참조하면, 플래시 메모리 장치는, 예를 들면, 낸드 플래시 메모리 장치이다. 하지만, 본 발명이 플래시 메모리 장치에 국한되지 않음은 잘 이해될 것이다. 예를 들면, 본 발명은 상변환 메모리(Phase change Random Access Memory: PRAM), 자기저항 메모리(Magnetroresistive Random Access Memory: MRAM), 강유전체 메모리(Ferroelectric Random Access Memory: FRAM), 저항 변화 메모리(Resistance Random Access Memory: RRAM), 스핀주입 자화반전 메모리(Spin transfer Torque Random Access Memory: STT-RAM), 등과 같은 불 휘발성 메모리 장치들에도 적용될 것이다.
플래시 메모리 장치는 행들(워드 라인들:WL)과 열들(비트 라인들:BL)로 배열된 메모리 셀들을 갖는 메모리 셀 어레이(100)를 포함한다. 각 메모리 셀은 1-비트 데이터 또는 M-비트(멀티-비트) 데이터(M은 2 또는 그 보다 큰 정수)를 저장한다. 각 메모리 셀이 1-비트 데이터를 저장하는 경우, 메모리 셀 어레이(100)의 각 행에 속한 메모리 셀들은 메모리 공간(memory space)을 구성할 것이다. 각 메모리 셀이 M-비트 데이터를 저장하는 경우, 메모리 셀 어레이(100)의 각 행에 속한 메모리 셀들은 복수의 페이지들에 각각 대응하는 메모리 공간들을 구성할 것이다. 각 메모리 셀은 플로팅 게이트 또는 전하 트랩층과 같은 전하 저장층을 갖는 메모리 셀 또는 가변 저항 소자를 갖는 메모리 셀로 구현될 수 있다. 메모리 셀 어레이(100)는 단층 어레이 구조(single-layer array structure)(또는, 2차원 어레이 구조라고 불림) 또는 다층 어레이 구조(multi-layer array structure)(또는, 수직형 또는 스택형 3차원 어레이 구조라고 불림)를 갖도록 구현될 것이다.
행 선택 회로(200)는 제어 로직(300)에 의해서 제어되며, 메모리 셀 어레이(100)의 행들에 대한 선택 및 구동 동작들을 수행하도록 구성된다. 제어 로직(300)은 플래시 메모리 장치의 동작을 전반적으로 제어하도록 구성된다. 페이지 버퍼 회로(400)는 제어 로직(300)에 의해서 제어되며, 동작 모드에 따라 감지 증폭기로서 또는 쓰기 드라이버로서 동작한다. 예를 들면, 읽기 동작 동안, 페이지 버퍼 회로(400)는 선택된 행의 메모리 셀들로부터 데이터를 감지하는 감지 증폭기로서 동작한다. 프로그램 동작 동안, 페이지 버퍼 회로(400)는 프로그램 데이터에 따라 선택된 행의 메모리 셀들을 구동하는 쓰기 드라이버로서 동작한다. 페이지 버퍼 회로(400)는 비트 라인들에 또는 비트 라인 쌍들에 각각 대응하는 페이지 버퍼들을 포함한다. 메모리 셀들 각각이 멀티-비트 데이터를 저장하는 경우, 페이지 버퍼 회로(400)의 각 페이지 버퍼는 2개 또는 그 보다 많은 래치들을 갖도록 구성될 것이다.
계속해서 도 1을 참조하면, 열 선택 회로(500)는 제어 로직(300)에 의해서 제어되며, 읽기/프로그램 동작시 열들(또는 페이지 버퍼들)을 정해진 단위에 따라 순차적으로 선택한다. 랜덤화 및 디-랜덤화 회로(600)는 제어 로직(300)에 의해서 제어되며, 입출력 인터페이스(700)를 통해 전달되는 데이터(즉, 프로그램될 데이터 또는 원본 데이터)를 랜덤화시키도록 구성된다. 랜덤화 및 디-랜덤화 회로(600)는 열 선택 회로(500)를 통해 전달되는 페이지 버퍼 회로(400)의 데이터(즉, 랜덤화된 데이터)를 디-랜덤화시키도록 구성된다. 본 발명의 예시적인 실시예에 따른 랜덤화 및 디-랜덤화 회로(600)는 풀-페이지 데이터뿐만 아니라 풀-페이지 데이터보다 양적으로 적은 랜덤 데이터(예를 들면, 스페어 영역의 데이터, 섹터 데이터, 섹터 데이터보다 크고 페이지 데이터보다 작은 데이터, 등)에 대한 랜덤화 및 디-랜덤화 동작들을 수행하도록 구성될 것이다. 이는 이후 상세히 설명될 것이다.
메모리 셀은 전하 저장 수단에 저장되는 전하들의 양에 따라 2N개의 문턱 전압 산포들(N은 메모리 셀에 저장된 데이터 비트들의 수를 나타냄) 중 어느 하나를 갖는다. 메모리 셀의 문턱 전압(또는, 문턱 전압 산포)는 인접한 메모리 셀들 간에 생기는 커플링(이는 워드 라인 커플링이라 불림)으로 인해 변화될 것이다. 본 발명의 데이터 랜덤화에 의하면, 워드 라인 커플링으로 인해 생기는 메모리 셀들의 문턱 전압들의 변화를 줄이는 것이 가능하다. 다시 말해서, 메모리 셀들의 상태들이 균일하게 분포되기 때문에, 메모리 셀들 간에 생기는 워드 라인 커플링의 정도가 데이터 랜덤화 이전과 비교하여 볼 때 상대적으로 완화될 것이다. 즉, 메모리 셀들의 문턱 전압들의 변화가 억제될 것이다. 이는 읽기 마진의 향상 즉, 신뢰성의 향상을 의미한다.
몇몇 실시예들에 있어서, 랜덤화 및 디-랜덤화 동작은 선택적으로 행해질 수 있다. 예를 들면, 특정 데이터에 대한 액세스 또는 특정 영역에 대한 액세스가 요청될 때, 랜덤화 및 디-랜덤화 회로(600)는 랜덤화 및 디-랜덤화 동작을 수행하지 않도록 구성될 수 있다. 랜덤화 및 디-랜덤화 회로(600)는 랜덤화 동작의 수행없이 입출력 인터페이스(700)를 통해 입력되는 데이터를 페이지 버퍼 회로(400)로 전달하도록 구성될 수 있다. 이후, 페이지 버퍼 회로(400)에 로드된 데이터에 대한 랜덤화는 제어 로직(300)의 제어하에 랜덤화 및 디-랜덤화 회로(600)를 통해 행해질 수 있다.
도 2a는 본 발명의 예시적인 실시예에 따른 플래시 메모리 장치의 랜덤화 단위를 설명하기 위한 도면이고, 도 2b는 도 2a에 도시된 세그먼트의 일예를 보여주는 도면이다.
플래시 메모리 장치에는 복수의 메모리 공간들이 제공될 것이다. 설명의 편의상, 도 2a에는 단지 하나의 메모리 공간이 도시되어 있다. 메모리 공간은, 예를 들면, 하나의 페이지에 대응할 것이다. 메모리 공간 즉, 페이지는 사용자에 의해서 정의된 크기(L)(또는, 길이라 칭함)를 갖는 세그먼트들로 구성된다. 세그먼트 크기(L)는, 예를 들면, 프로그램 데이터와 ECC 데이터의 크기에 따라 결정될 것이다. 세그먼트는, 도 2b에 도시된 바와 같이, 플래시 메모리 장치의 메모리 공간에 저장될 프로그램 데이터를 포함할 것이다. 또한, 세그먼트는 프로그램 데이터에 의거하여 생성되는 ECC 패리티를 포함할 것이다. 따라서, 하나의 세그먼트에는 프로그램 데이터 및 ECC 패리티가 포함될 것이다. 세그먼트 크기(L)는, 예를 들면, 프로그램 데이터의 크기에 따라 결정될 것이다. 플래시 메모리 장치에 대한 랜덤 읽기 및 쓰기 동작은 프로그램 데이터(또는, 세그먼트)를 기준으로 행해질 것이다. 프로그램 데이터의 크기는 사용자의 정의에 따라 다양하게 결정될 수 있다. 또한, ECC의 크기 역시 사용자의 정의에 따라 다양하게 결정될 수 있다. 따라서, 세그먼트 크기(L)는 플래시 메모리 장치가 적용되는 응용처에 따라 가변될 것이다. 즉, 세그먼트 크기(L)는 사용자의 정의에 따라 가변될 수 있다.
본 발명의 실시예에 따르면, 데이터 랜덤화/디-랜덤화를 위해서 하나의 페이지에는 하나의 시드가 할당된다. 또한, 페이지를 기준으로 데이터 랜덤화가 행해지는 것이 아니라, 세그먼트를 기준으로 데이터 랜덤화/디-랜덤화가 행해질 것이다. 이러한 경우, 하나의 페이지에 할당된 시드는 랜덤 액세스 및 순차 액세스에 무관하게 각 세그먼트에 반복적으로 적용될 것이다. 다시 말해서, 도 2a에 도시된 바와 같이, 세그먼트 마다 시드 초기화가 행해진다. 시드 초기화에 의하면, 각 세그먼트의 데이터는 대응하는 페이지에 할당된 시드에 따라 생성되는 랜덤 시퀀스에 의거하여 랜덤화/디-랜덤화될 것이다. 즉, 하나의 페이지에 할당된 시드는 각 세그먼트에 반복적으로 적용될 것이다. 이후, 하나의 페이지에 할당된 시드가 각 세그먼트에 반복적으로 적용되는 기술이 상세히 설명될 것이다.
예시적인 실시예에 있어서, 사용자의 정의에 따라 결정된 크기를 갖는 세그먼트라는 용어 대신에 섹터라는 용어가 사용될 수 있다. 하지만, 사용자의 정의에 따라 결정된 크기를 갖는 데이터가 다양한 용어들로 정의될 수 있음은 잘 이해될 것이다. 또한, '세그먼트'라는 용어는 프로그램 데이터와 ECC로 구성되는 데이터 단위를 나타내는 데 사용될 것이다.
도 3은 본 발명의 예시적인 실시예에 따른 도 1에 도시된 랜덤화 및 디-랜덤화 회로를 보여주는 블록도이다.
도 3을 참조하면, 랜덤화 및 디-랜덤화 회로(600)는 시드 테이블(610), 시드 초기화부(620), 유사-랜덤 시퀀스 발생기(Pseudo-Random sequence generator)(630), 그리고 믹서(640)를 포함할 것이다. 시드 테이블(610)은 행들(또는, 페이지들)에 각각 할당된 시드들을 저장하도록 구성될 것이다. 시드 테이블(610)의 시드들은 액세스 요청된 페이지(또는, 행)의 어드레스(예를 들면, 페이지 어드레스)에 의해서 선택되며, 선택된 시드는 유사-랜덤 시퀀스 발생기(630)에 로드될 것이다. 선택된 시드가 유사-랜덤 시퀀스 발생기(630)에 로드되는 동작을 "시드 초기화 동작(seed initialization operation)"이라 칭한다. 시드 초기화 동작을 통해 시드 테이블(610)의 선택된 시드로 유사-랜덤 시퀀스 발생기(630)가 초기화될 것이다. 시드 초기화부(620)는 유사-랜덤 시퀀스 발생기(630)를 선택된 시드로 초기화하기 위한 초기화 신호(INIT)를 발생할 것이다. 초기화 신호(INIT)는 액세스 요청시 그리고 각 세그먼트의 랜던화/디-랜덤화에 앞서 발생될 것이다. 초기화 신호(INIT)를 발생하는 동작은 이후 상세히 설명될 것이다. 초기화 신호(INIT)는, 예를 들면, 펄스 형태로 생성될 것이다. 유사-랜덤 시퀀스 발생기(630)는 초기화 신호(INIT)에 응답하여 시드 테이블(610)로부터 제공되는 시드로 초기화되며, 시드 초기화 동작 이후 랜덤 시퀀스 데이터(RSD)를 순차적으로 생성할 것이다. 랜던 시퀀스 데이터(RSD)는 믹서(640)로 제공될 것이다. 믹서(640)로 순차적으로 제공되는 랜덤 시퀀스 데이터(RSD)의 그룹은 랜덤 시퀀스를 구성할 것이다. 여기서, 랜덤 시퀀스 데이터(RSD)는 1-비트 데이터일 것이다. 하지만, 랜덤 시퀀스 데이터(RSD)의 비트 수가 여기에 개시된 것에 국한되지 않음은 잘 이해될 것이다. 예를 들면, 멀티-상태를 갖는 랜덤 시퀀스 데이터(RSD)가 사용될 수 있다. 이때 각각의 멀티-상태를 나타내는 값은 하나의 심벌(symbol)로 정의되며, 원래의 심벌값은 랜덤 시퀀스 심벌데이터와 논리적으로 조합되어 전체 심벌값들간의 랜덤성을 향상시킨다.
믹서(640)는 랜덤 시퀀스 데이터(RSD)와 전송 데이터(또는, 랜덤 시퀀스 데이터(RSD)와 믹서(640)에 입력된 데이터)를 논리적으로 조합하고, 랜덤화된/디-랜덤화된 데이터로서 조합된 데이터를 출력할 것이다. 예를 들면, 읽기 동작시, 믹서(640)는 도 1에 도시된 열 선택 회로(500)를 통해 제공되는 랜덤화된 데이터와 랜덤 시퀀스 데이터(RSD)를 논리적으로 조합하고, 디-랜덤화된 데이터로서 조합된 데이터를 입출력 인터페이스(700)로 출력할 것이다. 쓰기 동작시, 믹서(640)는 입출력 인터페이스(700)를 통해 제공되는 데이터와 랜덤 시퀀스 데이터(RSD)를 논리적으로 조합하고, 랜덤화된 데이터로서 조합된 데이터를 열 선택 회로(500)로 출력할 것이다. 믹서(640)로 바이트 단위의 데이터가 제공되는 경우, 랜덤 시퀀스 데이터 비트는 읽혀진/프로그램될 데이터 비트들과 각각 논리적으로 조합될 것이다.
예시적인 실시예에 있어서, 믹서(640)는, 예를 들면, XOR 로직으로 구성될 것이다. 하지만, 믹서(640)의 구성이 여기에 개시된 것에 국한되지 않음은 잘 이해될 것이다.
도 4는 본 발명의 예시적인 실시예에 따른 도 3에 도시된 유사-랜덤 시퀀스 발생기를 보여주는 블록도이다.
도 4를 참조하면, 유사-랜덤 시퀀스 발생기(630)는 쉬프트 레지스터(shift register)를 구성하는 플립-플롭들(FF0, FF1, FF2), 멀티플렉서들(MUX0, MUX1, MUX2), 그리고 XOR 로직 게이트(631)를 포함하며, 도면에 도시된 바와 같이 연결되어 있다. 유사-랜덤 시퀀스 발생기(630)는 하나의 쉬프트 레지스터와 하나의 XOR 로직 게이트(631)를 포함하는 선형 피드백 쉬프트 레지스터(Linear Feedback Shift Register: LFSR)로 구현될 수 있다. 유사-랜덤 시퀀스 발생기(630)의 구성이 여기에 개시된 것에 국한되지 않음은 잘 이해될 것이다. 하지만, 유사-랜덤 시퀀스 발생기(630)가 PN(Pseudo-random Number) 시퀀스 발생기, CRC(Cyclic Redundancy Code) 발생기, 또는 그와 같은 것으로 구현될 수 있음은 잘 이해될 것이다.
초기화 신호(INIT)가 펄스 형태로 활성화될 때, 도 3에 도시된 시드 테이블(610)로부터 제공되는 시드(S2S1S0)는 멀티플렉서들(MUX2, MUX1, MUX0)을 통해 플립-플롭들(FF2, FF1, FF0)로 전달된다. 예를 들면, 시드값(S2)는 멀티플렉서(MUX2)를 통해 플립-플롭(FF2)에 로드되고, 시드값(S1)는 멀티플렉서(MUX1)를 통해 플립-플롭(FF1)에 로드되며, 시드값(S0)는 멀티플렉서(MUX0)를 통해 플립-플롭(FF0)에 로드된다. 즉, 초기화 신호(INIT)가 활성화될 때마다, 유사-랜덤 시퀀스 발생기(630)가 시드 테이블(610)의 선택된 시드로 설정되는 시드 초기화 동작이 행해질 것이다. 시드 초기화 동작이 행해진 후, 유사-랜덤 시퀀스 발생기(630)는 클록 신호(CLK)에 응답하여 랜덤 시퀀스 데이터(RSD)를 순차적으로 생성할 것이다. 여기서, 클록 신호(CLK)는 데이터 입력/출력시 토글되는 신호(예를 들면, 읽기 인에이블 신호(/RE) 또는 쓰기 인에이블 신호(/WE))에 동기되어 생성될 것이다.
도 5a는 본 발명의 예시적인 실시예에 따른 도 3에 도시된 시드 초기화부를 보여주는 블록도이다.
도 5a를 참조하면, 시드 초기화부(620)는 제 1 및 제 2 가산기들(621, 622), 선택기(623), 레지스터(624), 비교기(625), 그리고 OR 게이트(626)를 포함할 것이다. 시드 초기화부(620)는 액세스 요청시 초기화 신호(INIT)를 발생할 것이다. 또한, 시드 초기화부(620)는 현재 세그먼트의 데이터에 대한 랜덤화/디-랜덤화가 종료되기에 앞서 초기화 신호(INIT)를 발생할 것이다. 초기화 신호(INIT)의 발생에 의하면, 액세스된 페이지에 대응하는 시드 테이블(610)의 시드가 유사-랜덤 시퀀스 발생기(630)에 로드될 것이다. 즉, 유사-랜덤 시퀀스 발생기(630)는 액세스된 페이지에 대응하는 시드 테이블(610)의 시드로 초기화될 것이다. 유사-랜덤 시퀀스 발생기(630)의 초기화는 초기화 신호(INIT)가 발생할 때마다 행해질 것이다.
제 1 가산기(621)는 입력들(CURR_PB_PTR, SEG_L-1)을 가산하고, 제 2 가산기(622)는 입력들(CURR_L_REG, SEG_L)을 가산한다. 여기서, 입력(CURR_PB_PTR)은 도 1의 열 선택 회로(500)에 의해서 선택되는 페이지 버퍼를 가리키기 위한 포인터를 나타낸다. 즉, 입력(CURR_PB_PTR)은 현재의 열 어드레스 값을 나타낸다. 입력(SEG_L)은 사용자에 의해서 정의된 세그먼트 크기를 나타내고, 입력(CURR_L_REG)은 레지스터(624)의 출력을 나타낸다.
선택기(623)는 선택 신호(ACC_REQ)에 응답하여 제 1 및 제 2 가산기들(621, 622)의 출력들(AO, BO) 중 하나를 선택한다. 선택 신호(ACC_REQ)는 액세스 요청시 펄스 형태로 활성화될 것이다. 선택기(623)는 선택 신호(ACC_REQ)의 활성화시 제 1 가산기(621)의 출력(AO)을 선택하고, 선택 신호(ACC_REQ)의 비활성화시 제 2 가산기(622)의 출력(BO)을 선택한다. 레지스터(624)는 OR 게이트(626)로부터 출력되는 초기화 신호(INIT)에 응답하여 선택기(623)에 의해서 선택된 값을 저장하는 데 사용될 것이다. 비교기(625)는 레지스터(624)의 출력(CURR_L_REG)과 현재의 열 어드레스(CURR_PB_PTR)가 서로 일치하는 지의 여부를 판별하며, 판별 결과로서 펄스 신호(PUL)를 발생할 것이다. OR 게이트(626)는 선택 신호(ACC_REQ)와 펄스 신호(PUL)에 응답하여 초기화 신호(INIT)를 발생할 것이다. 선택 신호(ACC_REQ)와 펄스 신호(PUL) 중 어느 하나가 활성화될 때, 초기화 신호(INIT)가 펄스 형태로 활성화될 것이다. 초기화 신호(INIT)가 활성화될 때, 유사-랜덤 시퀀스 발생기(630)에 대한 시드 초기화 동작이 행해짐과 동시에, 다음의 세그먼트의 마지막 데이터를 나타내는 값이 레지스터(624)에 로드될 것이다.
본 발명의 예시적인 실시예에 따른 시드 초기화부(620)가 여기에 개시된 것에 국한되지 않음은 잘 이해될 것이다. 예를 들면, 비록 도면에는 도시되지 않았지만, 제 1 및 제 2 가산기들(621, 622) 중 하나는 제거될 수 있다. 이러한 경우, 선택기(623)는 가산기 앞단에 위치하며, 입력들(CURR_PB_PTR, SEG_L-1) 또는 입력들(CURR_L_REG, SEG_L)을 가산기로 전달할 것이다. 가산기에 의해서 가산된 값은 레지스터(624)로 전달될 것이다.
도 5b 및 도 5b는 본 발명의 예시적인 실시예에 따른 세크먼트 크기 설정 방법을 개략적으로 설명하기 위한 타이밍도이다.
세크먼트 크기(SEG_L)는 특정 명령을 이용하여 플래시 메모리 장치가 적용되는 메모리 제어기로부터 제공될 것이다. 예를 들면, 도 5b에 도시된 바와 같이, 세크먼트 크기(SEG_L)를 나타내는 파라미터는 세트 피쳐 명령(set feature command)와 함께 메모리 제어기에서 플래시 메모리 장치로 전송될 것이다. 여기서, 어드레스는 세크먼트 크기(SEG_L)를 나타내는 데이터(D0~Dn)가 저장될 위치(예를 들면, 레지스터 위치)를 나타내는 데 사용될 것이다. 세크먼트 크기(SEG_L)를 나타내는 데이터(D0~Dn)는 DQS 신호의 하강 및 상승 에지들에 각각 동기되어 플래시 메모리 장치의 레지스터(예를 들면, 도 1의 제어 로직(300)에 포함됨)에 저장될 것이다. 도 5c에 도시된 바와 같이, 도 5b에 도시된 더블 데이터 레이트(DDR) 방식이 아니라 싱글 데이터 레이트(SDR) 방식으로 세크먼트 크기(SEG_L)를 나타내는 데이터(D0~Dn)가 입력될 수 있음은 잘 이해될 것이다. 세크먼트 크기(SEG_L)를 설정하는 동작은 파워-업 이후 세트 피쳐 명령과 함께 세그먼트 크기(SEG_L)의 값을 플래시 메모리 장치로 전송함으로써 달성될 수 있다.
본 발명의 예시적인 실시예에 있어서, 도 5b에 도시된 바와 같이, 커맨드와 어드레스는 WE 신호를 토글하여 전송하며, 쓰기 동작시, 데이터는 데이터 스토로브 신호(data strobe signal)로서 DQS 신호의 토글에 따라 외부로부터 입력될 것이다. 마찬가지로, 읽기 동작시, 데이터는 외부에서 입력되는 RE신호에 따라 발생하는 DQS 신호의 토글에 따라 외부로 출력될 것이다. 이러한 데이터 입출력 방식을 채용한 플래시 메모리 장치를 "토글 DDR NAND 플래시 메모리 장치"라 칭하며, 웹 사이트(http://www.samsung.com/global/business/semiconductor/products/flash/Products_Toggle_DDR_NANDFlash.html)에 개시되어 있으며, 레퍼런스로 포함될 것이다. 또한, 플래시 메모리 장치는 ONFI (Open NAND Flash Interface) DDR NAND 플래시 메모리 장치로 구성될 수 있으며, 이는 웹 사이트(http://onfi.org/specifications/)에 게재되어 있으며, 레퍼런스로 포함될 것이다. 한편, 도 5c에 도시된 바와 같이, SDR(Single Data Rate) 형식을 따르는 읽기/쓰기 동작의 경우는 DQS 신호대신 RE/WE 신호가 사용될 수 있다.
예시적인 실시예에 있어서, 세트 피쳐 명령과 함께 제공되는 데이터(D0~Dn) 중 일부만이 세그먼트 크기(SEG_L)를 나타내는 데이터로서 사용될 수 있다. 나머지 데이터는 세그먼트 크기와 다른 파라미터를 지정하는 데 사용될 수 있다. 이는 이후 상세히 설명될 것이다. 세그먼트 크기(SEG_L)를 설정하는 데 세트 피쳐 명령 대신 테스트 명령이 사용될 수 있다.
예시적인 실시예에 있어서, 세크먼트 크기(SEG_L)를 설정하는 동작이 여기에 개시된 것에 국한되지 않음은 잘 이해될 것이다. 예를 들면, 플래시 메모리 장치의 메모리 셀 어레이(100)에 불 휘발성 트림 정보로서 세그먼트 크기(SEG_L)의 값이 저장될 수 있다. 이러한 경우, 파워-업시, 세그먼트 크기(SEG_L)의 값은 제어 로직(300)의 제어하에 랜덤화 및 디-랜덤화 회로(600)로 로드될 것이다. 다른 예로서, 세그먼트 크기(SEG_L)의 값은 웨이퍼 레벨 또는 패키지 레벨에서 퓨즈 옵션을 통해 설정될 수 있다.
도 6a는 본 발명의 예시적인 실시예에 따른 랜덤화 및 디-랜덤화 회로의 동작을 설명하기 위한 타이밍도이다. 이하, 본 발명의 예시적인 실시예에 따른 랜덤화 및 디-랜덤화 회로의 동작이 참조 도면들에 의거하여 상세히 설명될 것이다. 설명에 앞서, 세그먼트 크기(L)가 1084B(B는 바이트를 나타냄)라 가정하자. 또한, 액세스 요청시 입력된 열 어드레스가 CA0라고 가정하자. 이러한 가정에 따르면, 요청된 액세스는 풀-페이지 데이터를 읽기 위한 순차 액세스(sequential access)일 것이다.
먼저, 읽기/쓰기 동작이 요청될 때, 액세스 요청된 페이지에 대응하는 어드레스가 플래시 메모리 장치로 전송될 것이다. 시드 테이블(610)의 시드들 중 하나가 페이지 어드레스에 따라 선택될 것이다. 선택된 시드는 유사-랜덤 시퀀스 발생기(630)로 전송될 것이다. 액세스 요청은 읽기 동작시 특정 명령(예를 들면, 30h)가 입력된 후 그리고 쓰기 동작시 어드레스가 입력된 후 완료될 것이다. 액세스 요청의 완료시, 선택 신호(ACC_REQ)는 제어 로직(300)에 의해서 펄스 형태로 활성화될 것이다.
선택 신호(ACC_REQ)가 활성화됨에 따라, 시드 초기화부(620)의 OR 게이트(626)는 활성화된 선택 신호(ACC_REQ)에 응답하여 초기화 신호(INIT)를 펄스 형태로 활성화시킨다. 초기화 신호(INIT)가 펄스 형태로 활성화됨에 따라, 유사-랜덤 시퀀스 발생기(630)는 시드 테이블(610)로부터 제공되는 시드로 초기화될 것이다. 다시 말해서, 초기화 신호(INIT)가 활성화될 때, 유사-랜덤 시퀀스 발생기(630)의 멀티플렉서들(MUX0-MUX2)을 통해 시드(S0-S2)가 플립-플롭들(FF0-FF2)로 전달된다. 결과적으로, 초기화 신호(INIT)가 활성화될 때, 유사-랜덤 시퀀스 발생기(630)가 시드 테이블(610)로부터 제공되는 시드로 초기화되는 시드 초기화 동작이 행해질 것이다.
선택 신호(ACC_REQ)가 활성화됨에 따라, 시드 초기화부(620)의 선택기(623)는 제 1 가산기(621)의 출력(AO)를 레지스터(624)로 전달한다. 레지스터(624)에는 초기화 신호(INIT)의 활성화에 따라 제 1 가산기(621)의 출력(AO)이 저장될 것이다. 제 1 가산기(621)의 출력(AO)은 현재의 열 어드레스(CA0)를 나타내는 값(CURR_PB_PTR)과 세그먼트 크기보다 1만큼 작은 값(SEG_L-1)의 합 즉, 1083의 값을 갖는다. 즉, 레지스터(624)는 1083의 값으로 설정될 것이다. 이는 레지스터(624)의 출력(CURR_L_REG)이 1083의 값을 가짐을 의미한다. 레지스터(624)에 저장된 값은 현재 전송되는 세그먼트의 마지막 데이터(또는, 마지막 세그먼트 데이터라 칭함)(예를 들면, D1083)를 나타내는 데 사용될 것이다. 이는 다음의 세그먼트에 속한 첫 번째 세그먼트 데이터(예를 들면, D1084)의 랜덤화/디-랜덤화를 위한 시드 초기화 동작을 수행하기 위함이다.
시드 초기화 동작 이후, 데이터(예를 들면, 읽혀진 데이터로서 랜덤화된 데이터 또는 프로그램될 데이터)가 랜덤화 및 디-랜덤화 회로(600)로 전송될 것이다. 믹서(640)는 랜덤화 및 디-랜덤화 회로(600)로 전송되는 데이터와 유사-랜덤 시퀀스 발생기(630)로부터의 랜덤 시퀀스 데이터(RSD)를 논리적으로 조합할 것이다. 즉, 랜덤화 및 디-랜덤화 회로(600)로 전송되는 데이터는 랜덤화되거나 디-랜덤화될 것이다. 랜덤화 및 디-랜덤화 회로(600)로 데이터가 순차적으로 전송됨에 따라, 도 6a에 도시된 바와 같이, 열 어드레스(CA) 역시 순차적으로 증가될 것이다. 현재의 열 어드레스(CA)를 나타내는 값(CURR_PB_PTR)은 시드 초기화부(630)의 비교기(625)로 전송될 것이다. 비교기(625)는 레지스터(624)의 출력(CURR_L_REG)(현재 세그먼트의 마지막 세그먼트 데이터를 나타냄)과 현재의 열 어드레스를 나타내는 값(CURR_PB_PTR)이 일치하는 지의 여부를 판별할 것이다.
만약 레지스터(624)의 출력(CURR_L_REG)과 현재의 열 어드레스를 나타내는 값(CURR_PB_PTR)이 일치하면, 비교기(625)의 출력(PUL)은 펄스 형태로 활성화될 것이다. 다시 말해서, 도 6a에 도시된 바와 같이, 레지스터(624)의 출력(CURR_L_REG)이 1083이고 현재의 열 어드레스를 나타내는 값(CURR_PB_PTR)이 1083일 때, 비교기(625)의 출력(PUL)은 펄스 형태로 활성화될 것이다. 비교기(625)의 출력이 활성화됨은 현재 세그먼트의 마지막 세그먼트 데이터를 위한 랜덤 시퀀스 데이터(RSD)가 생성되었음을 의미한다. 비교기(625)의 출력(PUL)이 펄스 형태로 활성화됨에 따라, 초기화 신호(INIT) 역시 펄스 형태로 활성화될 것이다. 이는 시드 테이블(610)로부터 출력되는 시드(액세스 요청된 페이지에 대응함)가 유사-랜덤 시퀀스 발생기(630)의 멀티플렉서들(MUX2-MUX0)을 통해 플립-플롭들(FF2-FF0)에 로드됨을 의미한다. 즉, 유사-랜덤 시퀀스 발생기(630)의 시드 초기화 동작이 수행될 것이다.
이때, 선택 신호(ACC_REQ)가 비활성화 상태로 유지되기 때문에, 제 2 가산기(622)의 출력(BO)은 선택기(623)를 통해 레지스터(624)로 전송될 것이다. 초기화 신호(INIT)가 비교기(625)의 출력(PUL)의 활성화에 따라 펄스 형태로 활성화될 때, 레지스터(624)에는 제 2 가산기(622)의 출력(BO)이 로드될 것이다. 여기서, 제 2 가산기(622)의 출력(BO)은 세크먼트 크기(SEG_L)와 레지스터(624)의 출력(CURR_L_REG)의 합으로, 2167의 값을 갖는다. 즉, 레지스터(624)는 두 번째 세그먼트의 마지막 세그먼트 데이터(D2167)를 나타내는 2167의 값으로 설정될 것이다. 이는 레지스터(624)의 출력(CURR_L_REG)이 2167의 값을 가짐을 의미한다.
이후, 두 번째 세그먼트에 대한 데이터 랜덤화/디-랜덤화 동작과 나머지 세그먼트들에 대한 시드 초기화 동작은 앞서 설명된 것과 실질적으로 동일하게 수행되며, 그것에 대한 설명은 그러므로 생략될 것이다.
이상의 설명으로부터 알 수 있듯이, 시드 초기화 동작은 각 세그먼트의 첫 번째 데이터(D0, D1084, D2168, ...)가 랜덤화/디-랜덤화되기 이전에 행해질 것이다. 따라서, 페이지에 할당된 시드는 사용자에 의해서 정의된 크기를 갖는 세그먼트들(하나의 페이지에 속함)에 반복적으로 적용될 것이다.
도 6b는 본 발명의 예시적인 실시예에 따른 랜덤화 및 디-랜덤화 회로의 동작을 설명하기 위한 타이밍도이다. 이하, 본 발명의 예시적인 실시예에 따른 랜덤화 및 디-랜덤화 회로의 동작이 참조 도면들에 의거하여 상세히 설명될 것이다. 설명에 앞서, 세그먼트의 크기가 1084B(B는 바이트를 나타냄)라 가정하자. 또한, 액세스 요청시 입력된 열 어드레스가 CA1084라고 가정하자. 이러한 가정에 따르면, 요청된 액세스는 풀-페이지 데이터(즉, 하나의 페이지)에 속한 하나 또는 그 보다 많은 세그먼트들을 읽기 위한 랜덤 액세스(random access)일 것이다.
먼저, 읽기/쓰기 동작이 요청될 때, 액세스 요청된 페이지에 대응하는 어드레스가 플래시 메모리 장치로 전송될 것이다. 시드 테이블(610)의 시드들 중 하나가 페이지 어드레스에 따라 선택될 것이다. 선택된 시드는 유사-랜덤 시퀀스 발생기(630)로 전송될 것이다. 액세스 요청은 읽기 동작시 특정 명령(예를 들면, 30h)가 입력된 후 그리고 쓰기 동작시 어드레스가 입력된 후 완료될 것이다. 액세스 요청의 완료시, 선택 신호(ACC_REQ)는 제어 로직(300)에 의해서 펄스 형태로 활성화될 것이다.
선택 신호(ACC_REQ)가 활성화됨에 따라, 시드 초기화부(620)의 OR 게이트(626)는 활성화된 선택 신호(ACC_REQ)에 응답하여 초기화 신호(INIT)를 펄스 형태로 활성화시킨다. 초기화 신호(INIT)가 펄스 형태로 활성화됨에 따라, 유사-랜덤 시퀀스 발생기(630)는 시드 테이블(610)로부터 제공되는 시드로 초기화될 것이다. 다시 말해서, 초기화 신호(INIT)가 활성화될 때, 유사-랜덤 시퀀스 발생기(630)의 멀티플렉서들(MUX0-MUX2)을 통해 시드(S0-S2)가 플립-플롭들(FF0-FF2)로 전달된다. 결과적으로, 초기화 신호(INIT)가 활성화될 때, 유사-랜덤 시퀀스 발생기(630)가 시드 테이블(610)로부터 제공되는 시드로 초기화되는 시드 초기화 동작이 행해질 것이다.
선택 신호(ACC_REQ)가 활성화됨에 따라, 시드 초기화부(620)의 선택기(623)는 제 1 가산기(621)의 출력(AO)를 레지스터(624)로 전달한다. 레지스터(624)에는 초기화 신호(INIT)의 활성화에 따라 제 1 가산기(621)의 출력(AO)이 저장될 것이다. 제 1 가산기(621)의 출력(AO)은 현재의 열 어드레스(CA1084)를 나타내는 값(CURR_PB_PTR)과 세그먼트 크기보다 1만큼 작은 값(SEG_L-1)의 합 즉, 2167의 값을 갖는다. 즉, 레지스터(624)는 2167의 값으로 설정될 것이다. 이는 레지스터(624)의 출력(CURR_L_REG)이 2167의 값을 가짐을 의미한다. 레지스터(624)에 저장된 값은 현재 전송되는 세그먼트의 마지막 데이터(또는, 마지막 세그먼트 데이터라 칭함)(예를 들면, D2167)를 나타내는 데 사용될 것이다. 이는 다음의 세그먼트에 속한 첫 번째 세그먼트 데이터(예를 들면, D2168)의 랜덤화/디-랜덤화를 위한 시드 초기화 동작을 수행하기 위함이다.
시드 초기화 동작 이후, 데이터(예를 들면, 읽혀진 데이터로서 랜덤화된 데이터 또는 프로그램될 데이터)가 랜덤화 및 디-랜덤화 회로(600)로 전송될 것이다. 믹서(640)는 랜덤화 및 디-랜덤화 회로(600)로 전송되는 데이터와 유사-랜덤 시퀀스 발생기(630)로부터의 랜덤 시퀀스 데이터(RSD)를 논리적으로 조합할 것이다. 즉, 랜덤화 및 디-랜덤화 회로(600)로 전송되는 데이터는 랜덤화되거나 디-랜덤화될 것이다. 랜덤화 및 디-랜덤화 회로(600)로 데이터가 순차적으로 전송됨에 따라, 도 6b에 도시된 바와 같이, 열 어드레스(CA) 역시 순차적으로 증가될 것이다. 현재의 열 어드레스(CA)를 나타내는 값(CURR_PB_PTR)은 시드 초기화부(630)의 비교기(625)로 전송될 것이다. 비교기(625)는 레지스터(624)의 출력(CURR_L_REG)(현재 세그먼트의 마지막 세그먼트 데이터를 나타냄)과 현재의 열 어드레스를 나타내는 값(CURR_PB_PTR)이 일치하는 지의 여부를 판별할 것이다.
만약 레지스터(624)의 출력(CURR_L_REG)과 현재의 열 어드레스를 나타내는 값(CURR_PB_PTR)이 일치하면, 비교기(625)의 출력(PUL)은 펄스 형태로 활성화될 것이다. 다시 말해서, 도 6b에 도시된 바와 같이, 레지스터(624)의 출력(CURR_L_REG)이 2167이고 현재의 열 어드레스를 나타내는 값(CURR_PB_PTR)이 2167일 때, 비교기(625)의 출력(PUL)은 펄스 형태로 활성화될 것이다. 비교기(625)의 출력이 활성화됨은 현재 세그먼트의 마지막 세그먼트 데이터를 위한 랜덤 시퀀스 데이터(RSD)가 생성되었음을 의미한다. 비교기(625)의 출력(PUL)이 펄스 형태로 활성화됨에 따라, 초기화 신호(INIT) 역시 펄스 형태로 활성화될 것이다. 이는 시드 테이블(610)로부터 출력되는 시드(액세스 요청된 페이지에 대응함)가 유사-랜덤 시퀀스 발생기(630)의 멀티플렉서들(MUX2-MUX0)을 통해 플립-플롭들(FF2-FF0)에 로드됨을 의미한다. 즉, 유사-랜덤 시퀀스 발생기(630)의 시드 초기화 동작이 수행될 것이다.
이때, 선택 신호(ACC_REQ)가 비활성화 상태로 유지되기 때문에, 제 2 가산기(622)의 출력(BO)은 선택기(623)를 통해 레지스터(624)로 전송될 것이다. 초기화 신호(INIT)가 비교기(625)의 출력(PUL)의 활성화에 따라 펄스 형태로 활성화될 때, 레지스터(624)에는 제 2 가산기(622)의 출력(BO)이 로드될 것이다. 여기서, 제 2 가산기(622)의 출력(BO)은 세크먼트 크기(SEG_L)와 레지스터(624)의 출력(CURR_L_REG)의 합으로, 3251의 값을 갖는다. 즉, 레지스터(624)는 두 번째 세그먼트의 마지막 세그먼트 데이터(D3251)를 나타내는 3251의 값으로 설정될 것이다. 이는 레지스터(624)의 출력(CURR_L_REG)이 3251의 값을 가짐을 의미한다.
이후, 두 번째 세그먼트에 대한 데이터 랜덤화/디-랜덤화 동작과 나머지 세그먼트들에 대한 시드 초기화 동작은 앞서 설명된 것과 실질적으로 동일하게 수행되며, 그것에 대한 설명은 그러므로 생략될 것이다.
이상의 설명으로부터 알 수 있듯이, 시드 초기화 동작은 각 세그먼트의 첫 번째 데이터(D1084, D2168, ...)가 랜덤화/디-랜덤화되기 이전에 행해질 것이다. 따라서, 페이지에 할당된 시드는 사용자에 의해서 정의된 크기를 갖는 세그먼트들(하나의 페이지에 속함)에 반복적으로 적용될 것이다.
도 7a 및 도 7b는 본 발명의 예시적인 실시예에 따른 플래시 메모리 장치의 읽기 및 쓰기 동작들을 개략적으로 설명하기 위한 타이밍도이다.
먼저, 쓰기 동작시, 명령(80h)와 어드레스(C1C2R1R2R3) (C는 열 어드레스를 나타내고, R은 행 어드레스를 나타냄)의 입력에 이어서 프로그램될 데이터로서 일련의 세그먼트들(SEG[0]~SEG[i-1])가 입력될 것이다. 여기서, 세그먼트들 (SEG[0]~SEG[i-1]) 각각은 프로그램 데이터와 ECC로 구성될 것이다. 도 7a에 도시된 바와 같이, 세그먼트 마다 시드 초기화 동작이 행해질 것이다. 시드 초기화 동작은 도 6a 및 도 6b에서 설명된 것과 실질적으로 동일하며, 그것에 대한 설명은 그러므로 생략될 것이다. 일련의 세그먼트들(SEG[0]~SEG[i-1])이 입력된 후, 레디/비지 신호(
도 7b에 도시된 바와 같이, 읽기 동작은 일련의 명령(00h), 어드레스(C1C2R1R2R3), 그리고 명령(30h)의 입력에 응답하여 행해질 것이다. 기 동작 동안, 레디/비지 신호(
도 8은 본 발명의 예시적인 실시예에 따른 플래시 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다. 이하, 본 발명의 예시적인 실시예에 따른 플래시 메모리 장치의 동작 방법이 참조 도면들에 의거하여 상세히 설명될 것이다.
도 8을 참조하면, 플래시 메모리 장치의 동작 방법은 액세스 요청을 입력받는 단계(S100); 액세스 요청된 페이지에 대응하는 시드를 선택하는 단계(S200); 선택된 시드로 유사-랜덤 시퀀스 발생기(630)가 초기화되는 시드 초기화 동작을 수행하는 단계(S300); 랜덤 시퀀스 데이터를 발생하여 랜던 시퀀스 데이터와 전송된 데이터를 조합하는 단계(S400); 그리고 모든 세그먼트들이 전송되었는 지의 여부(즉, 액세스 요청된 세그먼트들이 모두 전송되었는 지의 여부)를 판별하는 단계(S500)를 포함할 것이다. 모든 세그먼트들이 전송되지 않은 경우, 동작 방법은 시드 초기화 동작을 수행하기 위한 S300 단계로 진행할 것이다. 이에 반해서, 모든 세그먼트들이 전송된 것으로 판별되면, 플래시 메모리 장치의 동작 방법은 종료될 것이다.
예시적인 실시예에 있어서, 세그먼트 크기(L)를 정의하기 위한 동작은 도 8에서 설명된 정상적인 액세스 요청 이전에 행해질 것이다.
도 9a 및 도 9b는 랜덤화 온/오프 기능의 설정으로 결정되는 랜덤화 영역을 개략적으로 설명하기 위한 도면들이다.
세트 피쳐 명령(또는, 테스트 명령)과 함께 제공되는 데이터(D0~Dn)에는 세그먼트 크기를 설정하기 위한 파라미터 값뿐만 아니라 랜덤화 온/오프 정보 및/또는 랜덤화 오프 영역 정보를 나타내는 파라미터 값이 포함될 것이다. 예를 들면, 도 9a에 도시된 바와 같이, 세트 피쳐 명령(또는, 테스트 명령)과 함께 제공되는 데이터는 랜덤화 온/오프 정보를 나타내는 온/오프 플래그와 랜덤화 오프 영역 정보를 나타내는 오프 영역 정보를 포함할 것이다. 랜덤화 오프 영역 정보로서 랜덤화 오프 시작 어드레스(또는, 포인터) 및 랜덤화 오프 종료 어드레스(또는, 포인터)에 의해서 세그먼트의 일부 영역(도면에서 빗금친 영역)(이하, 랜덤화 오프 영역이라 칭함)이 지정될 수 있다. 이러한 경우, 랜덤화 오프 영역을 제외한 나머지 부분의 데이터는 랜덤화될 것이다. 랜덤화 오프 영역을 지정하는 방법은 다양하게 변경될 수 있다. 예를 들면, 랜덤화 오프 시작 어드레스(또는, 포인터)만이 제공될 때, 랜덤화 오프 영역은 랜덤화 오프 시작 어드레스에 의해서 지정된 액세스 포인트에서 세그먼트의 끝까지 결정될 것이다. 즉, 도 9b에 도시된 바와 같이, 세그먼트의 패리티 정보에 대응하는 영역을 랜덤화 오프 영역으로 정의하고자 하는 경우, 랜덤화 오프 시작 어드레스만이 파라미터 값에 포함될 것이다. 랜덤화 오프 영역이 스페어 데이터 그리고/또는 모니터링 데이터를 저장하는 영역을 포함함은 잘 이해될 것이다. 여기서, 모니터링 데이터는 MLC 읽기 레벨 제어를 위한 모니터링 데이터 패턴을 포함할 것이다. 이는 대한민국특허 공개번호 제2009-0066680호(대응미국특허공개번호 제2009-0164710호)에 "반도체 메모리 시스템 및 그것의 액세스 방법"이라는 제목으로 개시되어 있으며, 레퍼런스로 포함될 것이다.
예시적인 실시예에 있어서, 세 피쳐 명령 대신에 랜덤마이즈 온리드/오프리드 명령이 별도로 사용될 수 있다.
예시적인 실시예에 있어서, 랜덤화 오프 영역의 단위는 다양하게 결정될 수 있다. 예를 들면, 랜덤화 오프 영역의 단위는 세그먼트 내의 임의의 크기, 하나 또는 그 보다 많은 세그먼트들, 하나 또는 그 보다 많은 페이지들, 하나 또는 그 보다 많은 메모리 블록들, 하나 또는 그 보다 많은 플랜들, 하나 또는 그 보다 많은 채널들, 또는 그것들의 조합으로 구성될 수 있다.
예시적인 실시예에 있어서, 랜덤화 온/오프 기능은 웨어 인덱스(wear index)에 의거하여 자동적으로 설정될 수 있다. 예를 들면, 웨어 인덱스는 프로그램-소거 사이클, 프로그램 시간(또는, 프로그램 루프 횟수), 소거 시간(또는, 소거 루프 횟수), 읽기 레벨 쉬프트(또는, 전하 손실) 등을 포함할 것이다. 메모리 제어기는 웨어 인덱스에 의거하여 플래시 메모리 장치의 랜덤화 온/오프 기능을 자동적으로 설정할 것이다.
비록 도면에는 도시되지 않았지만, 랜덤화 온/오프 기능의 설정은 랜덤화뿐만 아니라 디-랜덤화에도 적용됨은 잘 이해될 것이다.
도 10은 본 발명의 다른 예시적인 실시예에 따른 플래시 메모리 장치를 개략적으로 보여주는 블록도이다.
도 10을 참조하면, 플래시 메모리 장치는 메모리 셀 어레이(100a), 제어 로직(300a), 페이지 버퍼 회로(400a), 열 선택 회로(500a), 랜덤화 및 디-랜덤화 회로(600a), 그리고 입출력 인터페이스(700a)를 포함할 것이다. 도 10에 도시된 메모리 셀 어레이(100a), 페이지 버퍼 회로(400a), 열 선택 회로(500a), 그리고 입출력 인터페이스(700a)는 도 1에 도시된 것과 실질적으로 동일하게 동작하며, 그것에 대한 설명은 그러므로 생략될 것이다.
제어 로직(300a)은 레지스터(301)와 디코더(302)를 포함할 것이다. 레지스터(301)는 세트 피쳐 명령과 함께 입력되는 파라미터 값(예를 들면, 랜덤화 오프 영역 정보 및 랜덤화 온/오프 정보를 포함함)으로 설정될 것이다. 디코더(302)는 레지스터(301)에 저장된 파라미터 값을 디코딩하여 랜덤화 오프 플래그 신호(RFS)를 발생할 것이다. 랜덤화 오프 플래그 신호(RFS)는 액세스 요청(또는, 읽기/쓰기 요청)시 현재 열 오프셋 값이 레지스터(301)에 저장된 랜덤화 오프 영역에 속하는 지의 여부에 따라 활성화될 것이다. 랜덤화 오프 플래그 신호(RFS)의 활성화는 랜덤화 기능이 오프됨을 의미한다. 디코더(302)는, 예를 들면, 카운터, 카운터의 값과 랜덤 오프 영역의 시작 어드레스를 비교하기 위한 비교기, 등으로 구성될 수 있다.
랜덤화 및 디-랜덤화 회로(600a)는 입출력 인터페이스(700a)와 열 선택 회로(500a) 사이에 위치하며, 전송되는 데이터(프로그램 데이터 또는 읽혀진 데이터)의 랜덤화/디-랜덤화를 행할 것이다. 랜덤화 및 디-랜덤화 회로(600a)는 랜덤화 및 디-랜덤화 유니트(601)와 멀티플렉서/디멀티플렉서(602)를 포함할 것이다. 랜덤화 및 디-랜덤화 유니트(601)는 도 3에 도시된 것과 실질적으로 동일하게 동작하며, 그것에 대한 설명은 그러므로 생략될 것이다.
멀티플렉서/디멀티플렉서(602)는 랜덤화 오프 플래그 신호(RFS)에 응답하여 동작하며, 입출력 인터페이스(700a)로부터 전달되는 데이터와 랜덤화 및 디-랜덤화 유니트(601)로부터 출력되는 데이터 중 하나를 선택할 것이다. 예를 들면, 랜덤화 오프 플래그 신호(RFS)가 활성화될 때(즉, 랜덤화 기능이 오프될 때), 멀티플렉서/디멀티플렉서(602)는 입출력 인터페이스(700a)로부터 전달되는 데이터(즉, 랜덤화되지 않은 데이터)를 선택할 것이다. 멀티플렉서/디멀티플렉서(602)는 랜덤화 오프 플래그 신호(RFS)의 비활성화에 응답하여 랜덤화 및 디-랜덤화 유니트(601)로부터 출력되는 데이터(즉, 랜덤화된 데이터)를 선택할 것이다.
멀티플렉서/디멀티플렉서(602)는 랜덤화 오프 플래그 신호(RFS)에 응답하여 동작하며, 열 선택 회로(500a)로부터 출력되는 데이터를 입출력 인터페이스(700a) 및 랜덤화 및 디-랜덤화 유니트(601) 중 어느 하나로 전달할 것이다. 예를 들면, 멀티플렉서/디멀티플렉서(602)는 랜덤화 오프 플래그 신호(RFS)의 활성화에 응답하여 열 선택 회로(500a)로부터 출력되는 데이터를 입출력 인터페이스(700a)로 전달할 것이다. 멀티플렉서/디멀티플렉서(602)는 랜덤화 오프 플래그 신호(RFS)의 비활성화에 응답하여 열 선택 회로(500a)로부터 출력되는 데이터를 랜덤화 및 디-랜덤화 유니트(601)로 전달할 것이다.
예시적인 실시예에 있어서, 랜덤화 및 디-랜덤화 유니트(601)는, 도 10에서 점선으로 도시된 바와 같이, 랜덤화 오프 플래그 신호(RFS)를 제공받도록 구성될 수 있다. 이는 랜덤 오프 영역의 크기에 따라 선택적으로 랜덤화 및 디-랜덤화 유니트(601)가 동작하도록 하기 위함이다. 예를 들면, 랜덤화 온/오프가 세그먼트 단위로 행해지는 경우, 랜덤화 및 디-랜덤화 유니트(601)는 랜덤화 오프 플래그 신호(RFS)에 영향을 받지 않을 것이다. 랜덤화 온/오프가 페이지/블록/플랜 단위로 행해지는 경우, 랜덤화 및 디-랜덤화 유니트(601)는 랜덤화 오프가 적용되는 데이터가 입력되는 동안 동작하지 않도록 랜덤화 오프 플래그 신호(RFS)에 영향을 받을 것이다.
이상의 설명으로부터 알 수 있듯이, 레지스터(301)에 설정된 파라미터 값에 의거하여 랜덤화/디-랜덤화 기능을 활성화 또는 비활성화시키는 것이 가능하다.
도 11a는 본 발명의 또 다른 실시예에 따른 플래시 메모리 장치를 개략적으로 보여주는 블록도이다.
도 11a를 참조하면, 플래시 메모리 장치는 메모리 셀 어레이(100b), 제어 로직(300b), 페이지 버퍼 회로(400b), 열 선택 회로(500b), 랜덤화 및 디-랜덤화 회로(600b), 그리고 입출력 인터페이스(700b)를 포함할 것이다. 도 11a에 도시된 메모리 셀 어레이(100b), 제어 로직(300b), 페이지 버퍼 회로(400b), 열 선택 회로(500b), 그리고 입출력 인터페이스(700b)는 도 10에 도시된 것과 실질적으로 동일하게 동작하며, 그것에 대한 설명은 그러므로 생략될 것이다.
랜덤화 및 디-랜덤화 회로(600b)는 랜덤 시퀀스 데이터 발생 유니트(603), 오어 게이트(604), 그리고 제 1 및 제 2 멀티플렉서들(605, 606)를 포함할 것이다. 랜덤 시퀀스 데이터 발생 유니트(603)는 믹서(630)가 제거된다는 점을 제외하면 도 3에 도시된 것과 동일하게 구성될 것이다. 예를 들면, 랜덤 시퀀스 데이터 발생 유니트(603)는 시드 테이블(610), 시드 초기화부(620), 그리고 유사-랜덤 시퀀스 발생기(630)를 포함할 것이다. 랜덤 시퀀스 데이터 발생 유니트(603)에 의해서 순차적으로 생성되는 랜덤 시퀀스 데이터(예를 들면, 1-비트 랜덤 시퀀스 데이터)는 인버터(INV1)를 통해 오어 게이트(604)로 제공될 것이다. 오어 게이트(604)는 랜덤화 오프 플래그 신호(RFS) 및 반전된 랜덤 시퀀스 데이터에 응답하여 선택 신호(SEL)를 출력할 것이다.
제 1 멀티플렉서(605)는 선택 신호(SEL)에 응답하여 동작하며, 입출력 인터페이스(700b)로부터 출력되는 데이터(Data_In) 및 인버터(INV2)를 통해 반전된 데이터(Data_In_b) 중 하나를 선택할 것이다. 예를 들면, 랜덤화 오프 플래그 신호(RFS)가 하이로 활성화되는 경우, 랜덤화 기능은 오프될 것이다. 이러한 경우, 선택 신호(SEL)는 랜덤 시퀀스 데이터의 값에 무관하게 논리 하이 레벨을 갖는다. 선택 신호(SEL)가 논리 하이 레벨을 가지면, 제 1 멀티플렉서(605)는 반전된 데이터(Data_In_b)가 아니라 데이터(Data_In)를 선택할 것이다. 즉, 데이터 랜덤화 기능이 바이패스된다. 랜덤화 오프 플래그 신호(RFS)가 로우로 비활성화되는 경우, 랜덤화 기능은 온될 것이다. 이러한 경우, 선택 신호(SEL)는 논리 하이 레벨 또는 논리 로우 레벨로 고정되는 것이 아니라 랜덤 시퀀스 데이터의 값에 따라 논리 하이 레벨과 논리 로우 레벨을 갖는다. 선택 신호(SEL)가 랜덤 시퀀스 데이터의 값에 따라 논리 하이 레벨과 논리 로우 레벨로 설정됨에 따라, 제 1 멀티플렉서(605)는 랜덤 시퀀스 데이터의 값에 따라 데이터(Data_In)와 반전된 데이터(Data_In_b)를 선택할 것이다. 즉, 데이터 랜덤화가 행해질 것이다.
제 2 멀티플렉서(606)는 선택 신호(SEL)에 응답하여 동작하며, 열 선택 회로(500c)로부터 출력되는 데이터(Data_Out) 및 인버터(INV3)를 통해 반전된 데이터(Data_Out_b) 중 하나를 선택할 것이다. 선택 신호(SEL)가 논리 하이 레벨을 가지면, 제 2 멀티플렉서(606)는 데이터(Data_Out)를 선택할 것이다. 즉, 데이터 디-랜덤화가 바이패스된다. 랜덤화 오프 플래그 신호(RFS)가 로우로 비활성화되는 경우, 디-랜덤화 기능은 온될 것이다. 이러한 경우, 선택 신호(SEL)는 랜덤 시퀀스 데이터의 값에 따라 논리 하이 레벨과 논리 로우 레벨을 갖는다. 선택 신호(SEL)가 랜덤 시퀀스 데이터의 값에 따라 논리 하이 레벨과 논리 로우 레벨로 설정됨에 따라, 제 2 멀티플렉서(606)는 랜덤 시퀀스 데이터의 값에 따라 데이터(Data_Out)와 반전된 데이터(Data_Out_b)를 선택할 것이다. 즉, 데이터 디-랜덤화가 행해질 것이다.
도 11b는 본 발명의 또 다른 실시예에 따른 플래시 메모리 장치를 개략적으로 보여주는 블록도이다.
도 11b를 참조하면, 플래시 메모리 장치는 메모리 셀 어레이(100c), 페이지 버퍼 회로(400c), 열 선택 회로(500c), 랜덤화 및 디-랜덤화 회로(600c), 그리고 입출력 인터페이스(700c)를 포함할 것이다. 도 11b에 도시된 메모리 셀 어레이(100c), 페이지 버퍼 회로(400c), 열 선택 회로(500c), 그리고 입출력 인터페이스(700c)는 도 11a에 도시된 것과 실질적으로 동일하게 동작하며, 그것에 대한 설명은 그러므로 생략될 것이다.
도 11b에 도시된 랜덤화 및 디-랜덤화 회로(600c)는 멀티플렉서들(608, 609)의 선택 신호(SEL)로서 랜덤 시퀀스 데이터 발생기(607)의 출력 즉, 랜덤 시퀀스 데이터가 사용된다는 점을 제외하면 도 11a에 도시된 것과 실질적으로 동일하며, 그것에 대한 설명은 그러므로 생략될 것이다.
도 12는 도 10 및 도 11a에서 설명된 랜덤화 온/오프 기능을 갖는 플래시 메모리 장치의 동작을 설명하기 위한 흐름도이다. 설명의 편의상, 랜덤화 오프 영역이 세그먼트의 특정 영역(예를 들면, 도 9b의 ECC/패리티 데이터에 대응하는 영역)으로 설정된다고 가정하자.
앞서 설명된 바와 같이, 플래시 메모리 장치의 세그먼트 크기(SEG_L)는 세트 피쳐 명령(또는, 테스트 명령)을 이용하여 설정될 것이다. 제어 로직(300a/b)의 레지스터(예를 들면, 301)는 세그먼트 크기(SEG_L)를 나타내는 파라미터 값과 더불어 랜덤화 온/오프 정보 및 랜덤화 오프 영역을 지정하기 위한 영역 정보로 설정될 것이다. 이는 S200 단계에서 행해질 것이다. 이 동작(세그먼트 크기의 설정 그리고/또는 랜덤화 온/오프의 설정)은 파워-업 이후 또는 필요에 따라 행해질 것이다.
플래시 메모리 장치에 대한 액세스(읽기/쓰기 동작)이 S210 단계에서 요청될 것이다. S220 단계에서, 액세스 요청시 입력된 현재의 오프셋 어드레스가 레지스터(301)에 설정된 랜덤화 오프 영역에 속하는 지의 여부가 판별될 것이다. 이는 제어 로직(300a/b)에 의해서 행해질 것이다. 만약 현재의 오프셋 어드레스가 레지스터(301)에 설정된 랜덤화 오프 영역에 속하지 않는 것으로 판별되면, 랜덤화/디-랜덤화 없이 데이터가 전송될 것이다. 이후, 절차는 S250로 진행할 것이다. 만약 현재의 오프셋 어드레스가 레지스터(301)에 설정된 랜덤화 오프 영역에 속하는 것으로 판별되면, 전송되는 데이터에 대한 랜덤화/디-랜덤화가 행해질 것이다. 이는 도 10 및 도 11a에서 설명된 것과 실질적으로 동일하게 행해질 것이다. 이후, 절차는 S250로 진행할 것이다.
S250 단계에서, 랜덤화 오프 영역의 단위에 대응하는 데이터(예를 들면, 512-바이트)가 모두 전송되었는 지의 여부가 판별될 것이다. 예를 들면 하나의 세그먼트에 대응하는 데이터(예를 들면, 512-바이트)가 모두 전송되었는 지의 여부가 판별될 것이다. 만약 그렇지 않으면, 절차는 S220 단계로 진행할 것이다. 만약 그렇다면, 절차는 S260 단계로 진행할 것이다. S260 단계에서, 액세스 요청된 데이터가 모두 전송되었는 지의 여부가 판별될 것이다. 만약 그렇지 않으면, 절차는 S220 단계로 진해할 것이다. 만약 그렇다면, 절차는 종료될 것이다.
도 13는 올 비트 라인 메모리 구조 또는 오드-이븐 메모리 구조를 위해 도 1에 도시된 메모리 셀 어레이를 메모리 블록들로 구성하는 예를 보여주는 도면이다. 메모리 셀 어레이(100)의 예시적인 구조들이 설명될 것이다. 일례로서, 메모리 셀 어레이(100)가 1024개의 메모리 블록들로 나눠진 낸드 플래시 메모리 장치가 설명될 것이다. 각 메모리 블록에 저장된 데이터는 동시에 소거되거나 메모리 서브 블록 단위로 소거될 수 있다. 일 실시예에 있어서, 메모리 블록 또는 메모리 서브 블록은 동시에 소거되는 저장 소자들의 최소 단위이다. 각 메모리 블록에는, 예를 들면, 비트 라인들(예를 들면, 1KB의 비트 라인들)에 각각 대응하는 복수의 열들이 있다. 올 비트 라인 (all bit line: ABL) 구조라 불리는 일 실시예에 있어서, 메모리 블록의 모든 비트 라인들은 읽기 및 프로그램 동작들 동안 동시에 선택될 수 있다. 행 선택 회로(200)에 의해서 선택된 워드 라인에 속하며 모든 비트 라인들과 연결된 저장 소자들은 동시에 프로그램될 수 있다.
예시적인 실시예에 있어서, 동일한 열에 속한 복수의 저장 소자들은 낸드 스트링을 구성하도록 직렬로 연결된다. 낸드 스트링의 일 단자는 스트링 선택 라인(SSL)에 의해서 제어되는 선택 트랜지스터를 통해 대응하는 비트 라인에 연결되고, 다른 단자는 접지 선택 라인(GSL)에 의해서 제어되는 선택 트랜지스터를 통해 공통 소오스 라인(CSL)에 연결된다.
오드-이븐 구조(odd-even architecture)라 불리는 다른 예시적인 실시예에 있어서, 비트 라인들은 이븐 비트 라인들(BLe)과 오드 비트 라인들(BLo)로 구분된다. 오드/이븐 비트 라인 구조에 있어서, 선택된 워드 라인에 속하며 오드 비트 라인들과 연결된 저장 소자들이 제 1 시간에 프로그램되는 반면에, 선택된 워드 라인에 속하며 이븐 비트 라인들과 연결된 저장 소자들은 제 2 시간에 프로그램된다.
도 14는 본 발명의 다른 예시적인 실시예에 따른 메모리 셀 어레이를 보여주는 도면이다. 본 발명의 다른 예시적인 실시예에 따른 메모리 셀 어레이는 수직 구조를 갖도록 구성될 것이다. 수직 구조는 기판에 대해 스트링이 수직하게 형성된 구조를 의미한다.
도 14를 참조하면, 메모리 셀 어레이(100a)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 메모리 블록들(BLK1~BLKz) 각각은 3차원 구조(또는 수직 구조)를 갖는다. 예를 들면, 메모리 블록들(BLK1~BLKz)각각은 제 1 내지 제 3 방향들을 따라 신장된 구조물들을 포함한다. 예를 들면, 메모리 블록들(BLK1~BLKz)각각은 제 2 방향을 따라 신장된 복수의 스트링들(또는, 낸드 스트링들)을 포함한다. 다른 예로서, 제 1 또는 제 3 방향을 따라 복수의 낸드 스트링들이 제공될 수 있다. 예시적으로, 메모리 블록들(BLK1~BLKz)은 도 1에 도시된 행 선택 회로(200)에 의해서 선택될 것이다.
도 15는 본 발명의 일 실시예에 따른 도 14에 도시된 메모리 블록들(BLK1~BLKz) 중 하나의 일부를 보여주는 사시도이다. 도 16은 도 15에 도시된 메모리 블록을 Ⅰ-Ⅰ' 선을 따라 절단된 단면을 보여주는 도면이다. 도 15 및 도 16을 참조하면, 메모리 블록(BLKa)은 제 1 내지 제 3 방향들을 따라 신장된 구조물들을 포함한다.
우선, 기판(111)이 제공된다. 예시적으로, 기판(111)은 제 1 타입을 갖는 웰(well)일 것이다. 예를 들면, 기판(111)은 붕소(B, Boron)와 같은 5족 원소가 주입되어 형성된 p웰일 것이다. 예를 들면, 기판(111)은 n웰 내에 제공되는 포켓 p 웰일 것이다. 이하에서, 기판(111)이 p 웰이라고 가정할 것이다. 그러나, 기판(111)이 p웰로 한정되지 않음은 잘 이해될 것이다.
기판(111) 상에, 제 1 방향을 따라 신장된 복수의 도핑 영역들(311~314)이 제공된다. 예를 들면, 복수의 도핑 영역들(311~314)은 기판(111)과 상이한 제 2 타입을 가질 것이다. 도시의 편의상, 도 15에는 단지 4개의 도핑 영역들(311~314)이 도시되어 있다. 하지만, 제 3 방향을 따라 더 많은 도핑 영역들이 제공됨은 잘 이해될 것이다. 복수의 도핑 영역들(311~314)은 n-타입을 가질 것이다. 이하에서, 도핑 영역들(311~314)이 n-타입을 갖는다고 가정할 것이다. 그러나, 도핑 영역들(311~314)이 n-타입으로 제한되지 않음은 잘 이해될 것이다.
도핑 영역들(311, 312) 사이의 기판(111) 상에, 제 1 방향을 따라 신장되는 복수의 절연 물질들(112)이 제 2 방향을 따라 순차적으로 제공된다. 예를 들면, 복수의 절연 물질들(112)은 소정 거리만큼 이격되도록 제 2 방향을 따라 제공될 것이다. 예시적으로, 절연 물질들(112)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함할 것이다.
도핑 영역들(311, 312) 사이의 기판(111) 상에, 제 1 방향을 따라 순차적으로 배치되며 제 2 방향을 따라 절연 물질들(112)을 관통하는 복수의 필라들(113)이 제공된다. 예시적으로, 복수의 필라들(113)은 절연 물질들(112)을 관통하여 기판(111)과 연결될 것이다. 예시적으로, 각 필라(113)는 복수의 물질들로 구성될 것이다. 예를 들면, 각 필라(113)의 표면층(114)은 제 1 타입을 갖는 실리콘 물질을 포함할 것이다. 다른 예로서, 각 필라(113)의 표면층(114)은 기판(111)과 동일한 타입을 갖는 실리콘 물질을 포함할 것이다. 이하에서, 각 필라(113)의 표면층(114)이 p-타입 실리콘을 포함한다고 가정하자. 그러나, 각 필라(113)의 표면층(114)은 p-타입 실리콘을 포함하는 것으로 한정되지 않는다. 각 필라(113)의 내부층(115)은 절연 물질로 구성된다. 예를 들면, 각 필라(113)의 내부층(115)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함할 것이다. 또는, 각 필라(113)의 내부층(115)은 에어 갭(air gap)을 포함할 수 있다.
인접한 도핑 영역들 사이에 배치된 각 구조물을 참조하면, 절연 물질들(112), 필라(113), 그리고 기판(111)의 노출된 표면을 따라 절연막(116)이 제공된다. 예시적으로, 제 2 방향을 따라 제공되는 마지막 절연 물질(112)의 제 2 방향 쪽의 노출면에 제공되는 절연막(116)은 제거될 수 있다. 절연막(116)은 하나 또는 그 보다 많은 물질층들로 구성될 수 있다. 절연막(116)의 노출된 표면 상에 제 1 도전 물질들(211~291)이 제공된다. 예를 들면, 제 1 방향을 따라 신장되는 제 1 도전 물질(211)이 기판(111)에 인접한 절연 물질(112) 및 기판(111) 사이에 제공된다. 예시적으로, 제 1 도전 물질들(211~291)은 금속 물질일 것이다. 다른 예로서, 제 1 도전 물질들(211~291)은 폴리 실리콘과 같은 도전 물질일 것이다.
도핑 영역들(312, 313) 사이에 배치된 구조물은 도핑 영역들(311, 312) 사이에 배치된 구조물과 동일하게 구성될 것이다. 마찬가지로, 도핑 영역들(313, 314) 사이에 배치된 구조물은 도핑 영역들(311, 312) 사이에 배치된 구조물과 동일하게 구성될 것이다.
복수의 필라들(113) 상에 플러그들(320)이 각각 제공된다. 예시적으로, 플러그들(320)은 제 2 타입으로 도핑된 실리콘 물질들일 것이다. 예를 들면, 플러그들(320)은 n-타입으로 도핑된 실리콘 물질일 것이다. 이하에서, 플러그들(320)은 n-타입 실리콘을 포함하는 것으로 가정한다. 그러나, 플러그들(320)은 n-타입 실리콘을 포함하는 것으로 한정되지 않는다. 예시적으로, 각 플러그(320)의 폭은 대응하는 필라(113)의 폭 보다 클 수 있다. 예를 들면, 각 플러그(320)는 대응하는 필라(113)의 상부면에 패드 형태로 제공될 수 있다. 제 3 방향으로 신장된 제 2 도전 물질들(331~333)이 플러그들(320)와 전기적으로 연결되도록 제공된다. 제 2 도전 물질들(331~333)은 제 1 방향을 따라 순차적으로 배치된다. 예시적으로, 제 2 도전 물질들(331~333)은 금속 물질일 것이다. 다른 예로서, 제 2 도전 물질들(331~333)은 폴리 실리콘과 같은 도전 물질일 것이다.
도 16에 있어서, 인접한 도핑 영역들(예를 들면, 311, 312) 사이에 배치된 구조물은 비트 라인들으로 작용하는 도전 물질들(예를 들면, 331, 332, 333)에 각각 전기적으로 연결되는 필라들(113)을 포함한다. 비트 라인들으로 작용하는 도전 물질들(예를 들면, 331, 332, 333)에 각각 전기적으로 연결되는 필라들(113)은 하나의 플랜을 구성할 것이다. 이는 하나의 메모리 블록이 복수의 플랜들로 구성됨을 의미한다. 도 15 및 도 16에 있어서, 도전 물질들(211, 212, 213)은 접지 선택 라인으로 작용하며, 도전 물질들(291, 292, 293)은 스트링 선택 라인으로 작용하며, 도핑 영역들(311~314)은 공통 소오스 라인으로 작용하며, 도전 물질들(221~281, 222~282, 223~283)은 워드 라인으로 작용할 것이다.
도 17은 본 발명의 예시적인 실시예에 따른 도 16에 도시된 메모리 블록의 등가 회로를 보여주는 회로도이다.
도 17을 참조하면, 비트 라인들과 및 공통 소스 라인(CSL) 사이에 낸드 스트링들이 제공된다. 예를 들면, 비트 라인(BL1) 및 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS11, NS21, NS31)이 제공되고, 비트 라인(BL2) 및 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS12, NS22, NS32)이 제공되며, 비트 라인(BL3) 및 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS13, NS23. NS33)이 제공된다. 비트 라인들(BL1~BL3)은 제 3 방향으로 신장된 제 2 도전 물질들(331~333)(도 15 참조)에 각각 대응할 것이다.
각 낸드 스트링의 스트링 선택 트랜지스터(SST)는 대응하는 비트 라인과 연결된다. 각 낸드 스트링의 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)과 연결된다. 각 낸드 스트링의 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST) 사이에 메모리 셀들(MC)이 제공된다.
하나의 비트 라인에 공통으로 연결된 낸드 스트링들은 하나의 열을 형성한다. 예를 들면, 비트 라인(BL1)에 연결된 낸드 스트링들(NS11~NS31)은 제 1 열을 형성할 것이다. 비트 라인(BL2)에 연결된 낸드 스트링들(NS12~NS32)은 제 2 열을 형성할 것이다. 비트 라인(BL3)에 연결된 낸드 스트링들(NS13~NS33)은 제 3 열을 형성할 것이다. 하나의 스트링 선택 라인(SSL)에 연결되는 낸드 스트링들은 하나의 행을 형성한다. 예를 들면, 스트링 선택 라인(SSL1)에 연결된 낸드 스트링들(NS11~NS13)은 제 1 행을 형성한다. 스트링 선택 라인(SSL2)에 연결된 낸드 스트링들(NS21~NS23)은 제 2 행을 형성한다. 스트링 선택 라인(SSL3)에 연결된 낸드 스트링들(NS31~NS33)은 제 3 행을 형성한다.
도 17에 도시된 바와 같이, 행들과 열들로 배열된 낸드 스트링들은 접지 선택 라인(GSL)을 공유한다. 각 행(또는, 각 플랜)에 속한 메모리 셀들은 다른 층들에 각각 배열된 워드 라인들(WL1~WL7)을 공유한다. 예를 들면, 플랜(PL1)에 속한 그리고 접지 선택 트랜지스터들(GST)에 인접한 메모리 셀들(MC1)은 워드 라인(WL1)을 공유하고, 플랜(PL1)에 속한 그리고 스트링 선택 트랜지스터들(SST)에 인접한 메모리 셀들(MC7)은 워드 라인(WL7)을 공유한다.
동일한 행/플랜에 속한 낸드 스트링들은 스트링 선택 라인을 공유한다. 예를 들면, 플랜(PL1)에 속한 낸드 스트링들(NS11, NS12, NS13)은 스트링 선택 라인(SSL1)을 공유하고, 플랜(PL2)에 속한 낸드 스트링들(NS21, NS22, NS23)은 스트링 선택 라인(SSL2)을 공유하며, 플랜(PL3)에 속한 낸드 스트링들(NS31, NS32, NS33)은 스트링 선택 라인(SSL3)을 공유한다. 스트링 선택 라인들(SSL1, SSL2, SSL3)은 독립적으로 제어되며, 그 결과 임의의 플랜/행(예를 들면, PL1)에 속한 낸드 스트링들(NS11, NS12, NS13)이 비트 라인들(BL1, BL2, BL3)과 전기적으로 각각 연결될 것이다. 나머지 플랜들(예를 들면, PL2, PL3)에 속한 낸드 스트링들(NS21, NS22, NS23, NS31, NS32, NS33)은 비트 라인들(BL1, BL2, BL3)과 전기적으로 각각 분리될 것이다.
예시적인 실시예에 있어서, 프로그램 및 읽기 동작시, 스트링 선택 라인들(SSL1~SSL3) 중 어느 하나가 행 디코더 회로(200, 도 1 참조)에 의해서 선택될 것이다. 즉, 프로그램 및 읽기 동작들은 낸드 스트링들(NS11~NS13, NS21~NS23, NS31~NS33)의 행 단위(또는, 플랜 단위)로 수행될 것이다. 하나의 페이지는, 예를 들면, 하나의 스트링 선택 라인에 의해서 선택되고, 하나의 플랜에 속한 메모리 셀들(하나의 워드 라인에 연결됨)로 구성될 수 있다. 하지만, 페이지가 여기에 개시된 것에 국한되지 않음은 잘 이해될 것이다.
도 18a는 본 발명의 예시적인 실시예에 따른 메모리 시스템을 개략적으로 보여주는 블록도이다.
도 18a를 참조하면, 메모리 시스템(3000)은 적어도 하나의 플래시 메모리(1000)와 제어기(2000)를 포함할 것이다. 플래시 메모리(1000)는 제어기(2000)의 제어하에 동작하며, 저장 매체로서 사용될 것이다. 제어기(2000)는 플래시 메모리(1000)를 제어하도록 구성될 것이다. 플래시 메모리(1000)는 랜덤화 및 디-랜덤화 회로(1100)를 포함할 것이다. 도 18a에 도시된 플래시 메모리(1000)는 도 1, 도 10, 또는 도 11에 도시된 것과 실질적으로 동일하게 구성되며, 그것에 대한 설명은 그러므로 생략될 것이다. 랜덤화 및 디-랜덤화 회로(1100)는, 앞서 설명된 바와 같이, 액세스 요청된 세그먼트들에 각각 동일한 시드를 적용하도록 구성될 것이다.
제어기(2000)는 제 1 인터페이스(2100), 제 2 인터페이스(2200), 처리 유니트(2300), 버퍼 메모리(2400), 그리고 ECC 블록(2500)을 포함할 것이다. 제 1 인터페이스(2100)는 외부(예를 들면, 호스트)와 인터페이스하도록 구성되고, 제 2 인터페이스(2200)는 플래시 메모리(1000)와 인터페이스하도록 구성될 것이다. 처리 유니트(2300)는 제어기(2000)의 전반적인 동작을 제어하도록 구성될 것이다. 버퍼 메모리(2400)는 플래시 메모리(1000)에 저장될 데이터 또는 플래시 메모리(1000)로부터 읽혀진 데이터를 저장하도록 구성될 것이다. ECC 블록(2500)은 버퍼 메모리(2400)로부터 출력되는 데이터에 의거하여 ECC 데이터를 생성할 것이다. ECC 블록(2500)은 ECC 데이터에 의거하여 플래시 메모리(1000)로부터 읽혀진 데이터에 대한 에러 검출 및 정정 동작을 수행할 것이다. ECC 데이터는 플래시 메모리(1000)에 저장될 데이터와 동일한 페이지에 또는 플래시 메모리(1000)에 저장될 데이터와 다른 영역에 저장될 수 있다.
제어기(2000)는, 도 5b에서 설명된 바와 같이, 파워 업 이후 세트 피쳐 명령을 이용하여 세그먼트 크기(SEG_L)를 설정할 것이다. 세그먼트 크기(SEG_L)의 설정과 더불어 랜덤화 온/오프 기능 및 랜덤화 오프 영역의 설정이 제어기(2000)에 의해서 행해질 것이다. 또는, 플래시 메모리 장치의 메모리 셀 어레이(100)에 불 휘발성 트림 정보로서 세그먼트 크기(SEG_L)의 값이 저장될 수 있다. 이러한 경우, 파워-업시, 세그먼트 크기(SEG_L)의 값은 플래시 메모리 장치의 제어 로직(300)의 제어하에 랜덤화 및 디-랜덤화 회로(600)로 로드될 것이다. 다른 예로서, 세그먼트 크기(SEG_L)의 값은 웨이퍼 레벨 또는 패키지 레벨에서 퓨즈 옵션을 통해 설정될 수 있다.
예시적인 실시예에 있어서, 제 1 인터페이스(2100)는 컴퓨터 버스 표준들, 스토리지 버스 표준들, iFCPPeripheral 버스 표준들, 등 중 하나 또는 그 보다 많은 것들의 조합으로 구성될 수 있다. 컴퓨터 버스 표준들(computer bus standards)은 S-100 bus, Mbus, Smbus, Q-Bus, ISA, Zorro II, Zorro III, CAMAC, FASTBUS, LPC, EISA, VME, VXI, NuBus, TURBOchannel, MCA, Sbus, VLB, PCI, PXI, HP GSC bus, CoreConnect, InfiniBand, UPA, PCI-X, AGP, PCIe, Intel QuickPath Interconnect, Hyper Transport, 등을 포함한다. 스토리지 버스 표준들(Storage bus standards)은 ST-506, ESDI, SMD, Parallel ATA, DMA, SSA, HIPPI, USB MSC, FireWire(1394), Serial ATA, eSATA, SCSI, Parallel SCSI, Serial Attached SCSI, Fibre Channel, iSCSI, SAS, RapidIO, FCIP, 등을 포함한다. iFCPPeripheral 버스 표준들(iFCPPeripheral bus standards)은 Apple Desktop Bus, HIL, MIDI, Multibus, RS-232, DMX512-A, EIA/RS-422, IEEE-1284, UNI/O, 1-Wire, I2C, SPI, EIA/RS-485, USB, Camera Link, External PCIe, Light Peak, Multidrop Bus, 등을 포함한다.
도 18b는 본 발명의 다른 예시적인 실시예에 따른 메모리 시스템을 개략적으로 보여주는 블록도이다.
도 18b를 참조하면, 메모리 시스템(3000)은 적어도 하나의 플래시 메모리(1000), 제어기(2000), 그리고 본딩 옵션(3010)를 포함할 것이다. 도 18b에 도시된 플래시 메모리(1000)와 제어기(2000)는 아래의 차이점을 제외하면 도 18a에 도시된 것과 실질적으로 동일하며, 그것에 대한 설명은 그러므로 생략될 것이다.
본딩 옵션(3010)은 불 휘발성 메모리 장치(1000)로 세그먼트 크기(SEG_L)의 값을 제공하기 위해서 사용될 것이다. 본딩 옵션(3010)은, 예를 들면, 특정 세그먼트 크기(SEG_L)의 값(예를 들면, 바이너리 코드 값)을 설정하도록 구성되고 패드들에 연결된 퓨즈들을 포함할 것이다. 특정 세그먼트 크기(SEG_L)로의 설정은 패키지 레벨에서 행해질 것이다. 이러한 경우, 세그먼트 크기(SEG_L)를 설정하기 위해서 파워 업 이후 제어기(2000)에서 플래시 메모리(1000)로 세트 피쳐 명령을 전송하는 동작은 행해지지 않을 것이다.
도 19는 본 발명의 다른 예시적인 실시예에 따른 메모리 시스템을 개략적으로 보여주는 블록도이다.
도 19를 참조하면, 메모리 시스템(3000a)은 적어도 하나의 플래시 메모리(1000a)와 제어기(2000a)를 포함할 것이다. 플래시 메모리(1000a)는 제어기(2000a)의 제어 하에 동작하며, 저장 매체로서 사용될 것이다. 도 19에 도시된 플래시 메모리(1000a)는 앞서 언급된 랜덤화 및 디-랜덤화 회로를 포함하지 않을 것이다. 제어기(2000a)는 플래시 메모리(1000a)를 제어하도록 구성될 것이다. 제어기(2000a)는 플래시 메모리(1000a)에 저장될 데이터를 랜덤화하도록 그리고 랜덤화된 데이터에 ECC 데이터를 부가하도록 구성될 것이다. 제어기(2000a)는 플래시 메모리(1000a)로부터 읽혀진 랜덤화된 데이터의 에러에 대한 검출 및 정정 동작을 수행하고, 랜덤화된 데이터를 디-랜덤화하도록 구성될 것이다.
제어기(2000a)는 제 1 인터페이스(2100a), 제 2 인터페이스(2200a), 처리 유니트(2300a), 버퍼 메모리(2400a), ECC 블록(2500a), 그리고 랜덤화/디-랜덤화 블록(2600)을 포함할 것이다. 도 19에 도시된 구성 요소들(2100a, 2200a, 2300a, 2400a, 2500a)은 아래의 차이점을 제외하면 도 18a에 도시된 것과 실질적으로 동일하며, 그것에 대한 설명은 그러므로 생략될 것이다.
랜덤화 및 디-랜덤화 블록(2600)은 버퍼 메모리(2400a)로부터 출력되는 데이터를 랜덤화하도록 그리고 플래시 메모리(1000a)로부터 읽혀진 데이터(즉, 랜덤화된 데이터)를 디-랜덤화하도록 구성될 것이다. 랜덤화 및 디-랜덤화 블록(2600)은 도 1 내지 도 12에서 설명된 방식에 따라 순차 데이터 및 랜덤 데이터에 대한 랜덤화 및 디-랜덤화 동작들을 수행하며, 그것에 대한 설명은 그러므로 생략될 것이다. ECC 블록(2500a)은 랜덤화 및 디-랜덤화 블록(2600)으로부터 출력되는 랜덤화된 데이터에 의거하여 ECC 데이터를 생성할 것이다. ECC 블록(2500a)은, 또한, ECC 데이터에 의거하여 플래시 메모리(1000a)로부터 읽혀진 데이터 즉, 랜덤화된 데이터에 대한 에러 검출 및 정정 동작을 수행할 것이다. ECC 데이터는 플래시 메모리(1000a)에 저장될 데이터와 동일한 페이지에 또는 플래시 메모리(1000a)에 저장될 데이터와 다른 영역에 저장될 수 있다.
도 19에 도시된 메모리 시스템의 경우, 쓰기 동작은 플래시 메모리(1000a)에 저장될 데이터를 랜덤화시키고, 랜덤화된 데이터에 의거하여 ECC 데이터를 생성하고, 플래시 메모리(1000a)에 ECC 데이터와 랜덤화된 데이터를 저장하는 것을 포함할 것이다. 또는, 저장될 데이터와 ECC 데이터를 모두 랜덤화하여 저장하는 것을 포함할 것이다 . 읽기 동작은 ECC 데이터에 의거하여 읽혀진 데이터(즉, 랜덤화된 데이터)에 대한 에러 검출 및 정정 동작을 수행하고, 읽혀진 데이터를 랜덤화시키는 것을 포함할 것이다.
도 20은 본 발명의 예시적인 실시예에 따른 반도체 드라이브를 개략적으로 보여주는 블록도이다.
도 20을 참조하면, 반도체 드라이브(4000)(SSD)는 저장 매체(4100)와 제어기(4200)를 포함할 것이다. 저장 매체(4100)는 복수의 채널들(CH0-CHn-1)을 통해 제어기(4200)와 연결될 것이다. 채널들(CH0-CHn-1) 각각에는 복수의 불 휘발성 메모리들(NVM)이 공통으로 연결될 것이다. 각 불 휘발성 메모리는 도 1, 도 10, 또는 도 11에서 설명된 플래시 메모리로 구성될 것이다. 즉, 각 불 휘발성 메모리(NVM)는 랜덤화 및 디-랜덤화 회로(4101)를 포함할 것이다. 이러한 경우, 제어기(4200)는 도 18a에 도시된 것과 실질적으로 동일하게 구성될 것이다. 즉, 데이터 랜덤화 및 디-랜덤화는 각 불 휘발성 메모리 내에서 행해지고, 에러 검출 및 정정은 제어기(4200) 내에서 행해질 것이다.
하나의 채널(예를 들면, CH0)에 연결된 불 휘발성 메모리 장치들은 단일-비트 데이터(예를 들면, 메타 데이터, 패리티 데이터, 또는 그와 같은 것)를 저장하는 데 사용되고, 나머지 채널들(예를 들면, CH1~CHn-1) 각각에 연결된 불 휘발성 메모리 장치들은 멀티-비트 데이터를 저장하는 데 사용될 수 있다. 이러한 경우, 제어기(4200)는 세트 피쳐 명령을 이용하여 채널(CH0)의 불 휘발성 메모리 장치들의 랜덤화 기능을 오프시킬 수 있다. 마찬가지로, 제어기(4200)는 세트 피쳐 명령을 이용하여 나머지 채널들(CH1~CHn-1)의 불 휘발성 메모리 장치들에 대한 랜덤화 오프 영역을 설정할 수 있다.
도 21은 본 발명의 다른 예시적인 실시예에 따른 반도체 드라이브를 개략적으로 보여주는 블록도이다.
도 21을 참조하면, 반도체 드라이브(4000a)(SSD)는 저장 매체(4100a)와 제어기(4200a)를 포함할 것이다. 저장 매체(4100a)는 복수의 채널들(CH0-CHn-1)을 통해 제어기(4200a)와 연결될 것이다. 채널들(CH0-CHn-1) 각각에는 복수의 불 휘발성 메모리들(NVM)이 공통으로 연결될 것이다. 각 불 휘발성 메모리(NVM)는 랜덤화 및 디-랜덤화 회로를 포함하지 않는다. 이러한 경우, 각 불 휘발성 메모리(NVM)는 도 19에 도시된 것과 실질적으로 동일하게 구성될 것이다. 제어기(4200a)는 랜덤화 및 디-랜덤화 회로(4102)를 포함할 것이다. 이러한 경우, 제어기(4200a)는 도 19에 도시된 것과 실질적으로 동일하게 구성될 것이다. 즉, 데이터 랜덤화 및 디-랜덤화 및 에러 검출 및 정정은 제어기(4200a) 내에서 행해질 것이다.
도 22는 도 20 또는 도 21에 도시된 반도체 드라이브를 이용한 스토리지를 개략적으로 보여주는 블록도이고, 도 23은 도 20 또는 도 21에 도시된 반도체 드라이브를 이용한 스토리지 서버를 개략적으로 보여주는 블록도이다.
본 발명의 예시적인 실시예에 따른 반도체 드라이브(4000)는 스토리지를 구성하는 데 사용될 수 있다. 도 22에 도시된 바와 같이, 스토리지는 도 20 또는 도 21에서 설명된 것과 실질적으로 동일하게 구성되는 복수의 반도체 드라이브들(4000)을 포함할 것이다. 본 발명의 예시적인 실시예에 따른 반도체 드라이브(4000)는 스토리지 서버를 구성하는 데 사용될 수 있다. 도 23에 도시된 바와 같이, 스토리지 서버는 도 20 또는 도 21에서 설명된 것과 실질적으로 동일하게 구성되는 복수의 반도체 드라이브들(4000), 그리고 스토리지 서버의 전반적인 동작을 제어하기 위한 서버(4000A)를 포함할 것이다. 또한, 반도체 드라이브들(4000)에 저장된 데이터에 대한 결함을 치유하기 위해 적용되는 패리티 방식에 따른 패리티 관리를 위한 RAID 제어기(4000B)가 스토리지 서버에 제공될 수 있음은 잘 이해될 것이다.
도 24 내지 도 26은 본 발명의 예시적인 실시예들에 따른 시스템들을 개략적으로 보여주는 도면들이다.
본 발명의 예시적인 실시예들에 따른 메모리 제어기 및 플래시 메모리 장치들로 구성되는 반도체 드라이브가 스토리지에 적용되는 경우, 도 24에 도시된 바와 같이, 시스템(6000)은 유선 그리고/또는 무선으로 호스트와 통신하는 스토리지(6100)를 포함할 것이다. 본 발명의 예시적인 실시예들에 따른 데이터 저장 장치를 포함한 반도체 드라이브가 스토리지 서버에 적용되는 경우, 도 25에 도시된 바와 같이, 시스템(7000)은 유선 그리고/또는 무선으로 호스트와 통신하는 스토리지 서버들(7100, 7200)을 포함할 것이다. 또한, 도 26에 도시된 바와 같이, 본 발명의 예시적인 실시예에 따른 데이터 저장 장치를 포함한 반도체 드라이브는 메일 서버(8100)에도 적용될 수 있다. 메일 서버(8100)는 POP 및 SMTP 방식들로 연결된 메일 데몬을 통해 사용자 메일 프로그램들과 통신하며, 메일 서버들(8100)은 인터넷망을 통해 통신할 것이다.
도 27 내지 도 31은 본 발명의 예시적인 실시예들에 따른 불 휘발성 메모리 장치가 적용되는 다른 시스템들을 개략적으로 보여주는 도면들이다.
도 27은 본 발명의 예시적인 실시예에 따른 플래시 메모리 장치가 사용되는 휴대폰 시스템(cellular phone system)을 개략적으로 보여주는 블록도이다.
도 27을 참조하면, 휴대폰 시스템은 소리를 압축하거나 압축된 소리를 푸는(compression or decompression) ADPCM 코덱 회로(9202), 스피커(speaker)(9203), 마이크로폰(microphone)(9204), 디지털 데이터를 시분할 멀티플렉싱하는 TDMA회로(9206), 무선 신호의 캐리어 주파수(carrier frequency)를 세팅하는 PLL회로(9210), 무선 신호를 전달하거나 받기 위한 RF 회로(9211) 등을 포함할 수 있다.
또한, 휴대폰 시스템은 여러 가지 종류의 메모리 장치를 포함할 수 있는데, 예를 들어, 휴대폰 시스템은 불 휘발성 메모리 장치인 플래시 메모리 장치(9207), ROM(9208), SRAM(9209)를 포함할 수 있다. 휴대폰 시스템의 메모리 장치(9207)로서, 예를 들어, 도 1에서 설명된 플래시 메모리 장치가 사용될 것이다. 즉, 메모리 장치(9207)는 액세스 요청된 세그먼트들에 각각 동일한 시드를 적용하도록 구성될 것이다. ROM(9208)은 프로그램을 저장할 수 있고, SRAM(9209)은 시스템 컨트롤 마이크로컴퓨터(9212)를 위한 작업 영역으로써 역할을 하거나 데이터를 일시적으로 저장한다. 여기서, 시스템 컨트롤 마이크로컴퓨터(9212)는 프로세서로서, 플래시 메모리 장치(9207)의 쓰기 동작 및 읽기 동작을 제어할 수 있다.
도 28은 본 발명의 예시적인 실시예에 따른 플래시 메모리 장치가 사용되는 메모리 카드(memory card)의 예시적 도면이다. 메모리 카드는 예를 들어, MMC 카드, SD카드, 멀티유즈(multiuse) 카드, 마이크로 SD카드, 메모리 스틱, 컴팩트 SD 카드, ID 카드, PCMCIA 카드, SSD카드, 칩카드(chipcard), 스마트카드(smartcard), USB카드, MCP-타입 임베디드 카드 스토리지, 등일 수 있다. MCP-타입 임베디드 카드 스토리지는 eMMC (embedded MMC), Esd (embedded SD), eSSD (embedded SSD), PPN (Perfect Page NAND), 등을 포함할 것이다.
도 28을 참조하면, 메모리 카드는 외부와의 인터페이스를 수행하는 인터페이스부(9221), 버퍼 메모리를 갖고 메모리 카드의 동작을 제어하는 컨트롤러(9222), 본 발명의 실시예에 따른 플래시 메모리 장치(9207)을 적어도 하나 포함할 수 있다. 플래시 메모리 장치(9207)는 액세스 요청된 세그먼트들에 각각 동일한 시드를 적용하도록 구성될 것이다. 컨트롤러(9222)는 프로세서로서, 플래시 메모리 장치(9207)의 라이트 동작 및 리드 동작을 제어할 수 있다. 구체적으로, 제어기(9222)는 데이터 버스(DATA)와 어드레스 버스(ADDRESS)를 통해서 불 휘발성 메모리 장치(9207), 인터페이스부(9221)와 커플링되어 있다.
도 29는 본 발명의 예시적인 실시예에 따른 플래시 메모리 장치가 사용되는 디지털 스틸 카메라(digital still camera)의 예시적 도면이다.
도 29를 참조하면, 디지털 스틸 카메라는 바디(9301), 슬롯(9302), 렌즈(9303), 디스플레이부(9308), 셔터 버튼(9312), 스트로브(strobe)(9318) 등을 포함한다. 특히, 슬롯(9302)에는 메모리 카드(9331)가 삽입될 수 있고, 메모리 카드(9331)는 액세스 요청된 세그먼트들에 각각 동일한 시드를 적용하도록 구성된 본 발명의 실시예에 따른 플래시 메모리 장치(9207)를 적어도 하나 포함할 수 있다. 메모리 카드(9331)가 접촉형(contact type)인 경우, 메모리 카드(9331)가 슬롯(9302)에 삽입될 때 메모리 카드(9331)와 회로 기판상의 특정 전기 회로가 전기적으로 접촉하게 된다. 메모리 카드(9331)가 비접촉형(non-contact type)인 경우, 무선 신호를 통해서 메모리 카드(9331)가 액세스 될 것이다.
도 30은 도 29의 메모리 카드가 사용되는 다양한 시스템을 설명하는 예시적 도면이다.
도 30을 참조하면, 메모리 카드(2331)는 (a) 비디오 카메라, (b) 텔레비전, (c) 오디오 장치, (d) 게임장치, (e) 전자 음악 장치, (f) 휴대폰, (g) 컴퓨터, (h) PDA(Personal Digital Assistant), (i) 보이스 레코더(voice recorder), (j) PC 카드 등에 사용될 수 있다.
도 31은 본 발명의 예시적인 실시예에 따른 플래시 메모리 장치가 사용되는 이미지 센서(image sensor) 시스템의 예시적 도면이다.
도 31을 참조하면, 이미지 센서 시스템은 이미지 센서(9332), 입출력 장치(9336), RAM(9348), CPU(9344), 본 발명의 예시적인 실시예에 따른 플래시 메모리 장치(9354) 등을 포함할 수 있다. 플래시 메모리 장치(9354)는 액세스 요청된 세그먼트들에 각각 동일한 시드를 적용하도록 구성될 것이다. 각 구성요소, 즉, 이미지 센서(9332), 입출력 장치(9336), RAM(9348), CPU(9344), 플래시 메모리 장치(9354)는 버스(9352)를 통해서 서로 통신한다. 이미지 센서(9332)는 포토게이트, 포토다이오드 등과 같은 포토센싱(photo sensing) 소자를 포함할 수 있다. 각각의 구성 요소는 프로세서와 함께 하나의 칩으로 구성될 수도 있고, 프로세서와 각각 별개의 칩으로 구성될 수도 있다.
본 발명의 예시적인 실시예에 있어서, 메모리 셀들은 가변 저항 메모리 셀로 구성될 수 있으며, 예시적인 가변 저항 메모리 셀 및 그것을 포함한 메모리 장치가 미국특허번호 제7529124호에 게재되어 있으며, 이 출원의 레퍼런스로 포함될 것이다.
본 발명의 다른 예시적인 실시예에 있어서, 메모리 셀들은 전하 저장층을 갖는 다양한 셀 구조들 중 하나를 이용하여 구현될 수 있다. 전하 저장층을 갖는 셀 구조는 전하 트랩층을 이용하는 전하 트랩 플래시 구조, 어레이들이 다층으로 적층되는 스택 플래시 구조, 소오스-드레인이 없는 플래시 구조, 핀-타입 플래시 구조, 등을 포함할 것이다.
전하 저장층으로서 전하 트랩 플래시 구조를 갖는 메모리 장치가 미국특허 제6858906호, 미국공개특허 제2004-0169238호, 그리고 미국공개특허 제2006-0180851호에 각각 게재되어 있으며, 이 출원의 레퍼런스로 포함될 것이다. 소오스/드레인이 없는 플래시 구조는 대한민국특허 제673020호에 게재되어 있으며, 이 출원의 레퍼런스로 포함될 것이다.
본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 제어기는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
100: 메모리 셀 어레이
200: 행 선택 회로
300: 제어 로직
400: 페이지 버퍼 회로
500: 열 선택 회로
600: 랜덤화 및 디-랜덤화 회로
700: 입출력 인터페이스
200: 행 선택 회로
300: 제어 로직
400: 페이지 버퍼 회로
500: 열 선택 회로
600: 랜덤화 및 디-랜덤화 회로
700: 입출력 인터페이스
Claims (31)
- 불 휘발성 메모리 장치의 선택된 페이지에/로부터 전송되는 데이터를 랜덤화 및 디-랜덤화하는 방법에 있어서:
상기 선택된 페이지에 할당된 시드에 의거하여 랜덤 시퀀스 데이터를 순차적으로 발생하고,
상기 선택된 페이지에 속한 액세스-요청된 세그먼트들 중 하나의 데이터와 상기 순차적으로 생성된 랜덤 시퀀스 데이터를 논리적으로 조합하고,
상기 선택된 페이지에 속한 나머지 액세스-요청된 세그먼트들 모두의 데이터가 전송될 때까지 상기 순차적으로 발생하는 것과 상기 논리적으로 조합하는 것을 반복함으로써 상기 선택된 페이지에 할당된 시드를 상기 나머지 액세스-요청된 세그먼트들에 반복적으로 적용하는 것을 포함하고,
상기 선택된 페이지에서 상기 랜덤 시퀀스 데이터는 각 세그먼트의 데이터와 조합이 시작될 때에 초기화되고, 각 세그먼트의 데이터와 조합되는 랜덤 시퀀스는 동일한 것을 특징으로 하는 방법. - 제 1 항에 있어서,
상기 논리적으로 조합된 데이터는 랜덤화된 데이터로서 상기 선택된 페이지에 저장되거나 디-랜덤화된 데이터로서 페이지 버퍼로 전송되고,
상기 선택된 페이지의 세그먼트들은 가변 가능하게 정의된 크기를 갖고,
상기 각 세그먼트는 프로그램 데이터와 상기 프로그램 데이터와 관련된 패리티 정보로 구성되고,
상기 선택된 페이지로의 액세스는 세그먼트 단위로 요청되는 것을 특징으로 하는 방법. - 삭제
- 삭제
- 삭제
- 제 1 항에 있어서,
세트 피쳐 명령에 의거하여 랜덤화 온/오프 기능을 설정하는 것을 더 포함하고,
상기 랜덤화 온/오프 기능은 세그먼트 단위로 설정되며, 상기 세트 피쳐 명령과 함께 입력되는 오프 영역 정보에 대응하는 세그먼트의 일부 데이터는 랜덤화되지 않는 것을 특징으로 하는 방법. - 삭제
- 삭제
- 메모리 셀 어레이의 선택된 페이지로부터/에 데이터를 읽거나 쓰도록 구성된 페이지 버퍼 회로와; 그리고
상기 선택된 페이지에 할당된 시드에 의거하여 상기 페이지 버퍼 회로로/로부터 전송되는 데이터를 랜덤화 및 디-랜덤화하도록 구성된 랜덤화 및 디-랜덤화 회로를 포함하며,
상기 선택된 페이지는 복수의 세그먼트들로 구성되고;
상기 랜덤화 및 디-랜덤화 회로는 상기 선택된 페이지에 할당된 시드에 의거하여 상기 선택된 페이지의 액세스-요청된 세그먼트들 각각에 대한 랜덤 시퀀스를 발생하도록 그리고 상기 시드에 따라 반복적으로 생성된 상기 랜덤 시퀀스에 의거하여 상기 각 액세스-요청된 세그먼트의 데이터를 랜덤화 및 디-랜덤화하도록 구성되고,
상기 랜덤화 및 디-랜덤화 회로는
페이지들 각각에 대응하는 시드들을 저장하는 시드 테이블과;
상기 시드 테이블로부터 제공되고 상기 선택된 페이지에 대응하는 시드에 의거하여 랜덤 시퀀스를 발생하는 유사-랜덤 시퀀스 발생기와;
상기 랜덤 시퀀스와 액세스-요청된 세그먼트의 데이터를 논리적으로 조합하는 믹서와; 그리고
상기 선택된 페이지에 대응하는 상기 시드에 따라 반복적으로 생성되는 상기 랜덤 시퀀스에 따라 액세스-요청된 세그먼트들 각각의 데이터를 랜덤화 및 디-랜덤화하도록 상기 선택된 페이지에 대응하는 상기 시드로 상기 유사-랜덤 시퀀스 발생기를 초기화하는 시드 초기화부를 포함하고,
동일한 페이지에서 각 세그먼트의 데이터와 조합되는 랜덤 시퀀스는 동일한 값으로 초기화되는 불 휘발성 메모리 장치. - 삭제
- 메모리 셀 어레이의 선택된 페이지로부터/에 데이터를 읽거나 쓰도록 구성된 페이지 버퍼 회로와; 그리고
상기 선택된 페이지에 할당된 시드에 의거하여 상기 페이지 버퍼 회로로/로부터 전송되는 데이터를 랜덤화 및 디-랜덤화하도록 구성된 랜덤화 및 디-랜덤화 회로를 포함하며,
상기 선택된 페이지는 복수의 세그먼트들로 구성되고;
상기 랜덤화 및 디-랜덤화 회로는 상기 선택된 페이지에 할당된 시드에 의거하여 상기 선택된 페이지의 액세스-요청된 세그먼트들 각각에 대한 랜덤 시퀀스를 발생하도록 그리고 상기 시드에 따라 반복적으로 생성된 상기 랜덤 시퀀스에 의거하여 상기 각 액세스-요청된 세그먼트의 데이터를 랜덤화 및 디-랜덤화하도록 구성되고,
상기 랜덤화 및 디-랜덤화 회로는
페이지들 각각에 대응하는 시드들을 저장하는 시드 테이블과;
상기 시드 테이블로부터 제공되고 상기 선택된 페이지에 대응하는 시드에 의거하여 랜덤 시퀀스를 발생하는 유사-랜덤 시퀀스 발생기와;
상기 랜덤 시퀀스와 액세스-요청된 세그먼트의 데이터를 논리적으로 조합하는 믹서와; 그리고
상기 선택된 페이지에 대응하는 상기 시드에 따라 반복적으로 생성되는 상기 랜덤 시퀀스에 따라 액세스-요청된 세그먼트들 각각의 데이터를 랜덤화 및 디-랜덤화하도록 상기 선택된 페이지에 대응하는 상기 시드로 상기 유사-랜덤 시퀀스 발생기를 초기화하는 시드 초기화부를 포함하고,
상기 시드 초기화부는 상기 유사-랜덤 시퀀스 발생기를 시드로 초기화하기 위한 시드 초기화 동작을 수행하며,
상기 액세스 요청된 세그먼트들 중 첫 번째 액세스 요청된 세그먼트의 데이터에 대한 시드 초기화 동작은 액세스 요청시에 행해지고,
나머지 액세스 요청된 세그먼트들의 데이터에 대한 시드 초기화 동작은 현재의 액세스 요청된 세그먼트의 마지막 세그먼트 데이터가 처리될 때 행해지고,
상기 시드 초기화부는
레지스터와;
전송되는 데이터를 나타내는 어드레스의 값과 세그먼트 크기보다 1만큼 작은 값(SEG-1)을 가산하도록 구성된 제 1 가산기와;
상기 레지스터의 출력값과 상기 세그먼트 크기를 가산하도록 구성된 제 2 가산기와;
액세스 요청의 완료시 활성화되는 선택 신호에 응답하여 상기 제 1 및 제 2 가산기들 중 출력 값들 중 하나를 선택하는 선택기;
상기 선택기에 의해서 선택된 출력 값은 상기 레지스터로 전송되며;
상기 레지스터의 출력 값이 전송되는 데이터를 나타내는 어드레스의 값과 일치하는 지의 여부를 판별하고 판별 결과로서 펄스 신호를 발생하는 비교기와; 그리고
상기 선택 신호 및 상기 펄스 신호에 응답하여 초기화 신호를 발생하도록 구성된 논리 게이트를 포함하며,
상기 레지스터는 상기 초기화 신호에 응답하여 상기 선택기에 의해서 선택된 출력값을 저장하며, 상기 유사-랜덤 시퀀스 발생기는 상기 초기화 신호에 응답하여 상기 선택된 페이지에 대응하는 상기 시드로 초기화되는 불 휘발성 메모리 장치. - 삭제
- 삭제
- 메모리 셀 어레이의 선택된 페이지로부터/에 데이터를 읽거나 쓰도록 구성된 페이지 버퍼 회로와; 그리고
상기 선택된 페이지에 할당된 시드에 의거하여 상기 페이지 버퍼 회로로/로부터 전송되는 데이터를 랜덤화 및 디-랜덤화하도록 구성된 랜덤화 및 디-랜덤화 회로를 포함하며,
상기 선택된 페이지는 복수의 세그먼트들로 구성되고;
상기 랜덤화 및 디-랜덤화 회로는 상기 선택된 페이지에 할당된 시드에 의거하여 상기 선택된 페이지의 액세스-요청된 세그먼트들 각각에 대한 랜덤 시퀀스를 발생하도록 그리고 상기 시드에 따라 반복적으로 생성된 상기 랜덤 시퀀스에 의거하여 상기 각 액세스-요청된 세그먼트의 데이터를 랜덤화 및 디-랜덤화하도록 구성되고,
상기 랜덤화 및 디-랜덤화 회로는
페이지들 각각에 대응하는 시드들을 저장하는 시드 테이블과;
상기 시드 테이블로부터 제공되고 상기 선택된 페이지에 대응하는 시드에 의거하여 랜덤 시퀀스를 발생하는 유사-랜덤 시퀀스 발생기와;
상기 랜덤 시퀀스와 액세스-요청된 세그먼트의 데이터를 논리적으로 조합하는 믹서와; 그리고
상기 선택된 페이지에 대응하는 상기 시드에 따라 반복적으로 생성되는 상기 랜덤 시퀀스에 따라 액세스-요청된 세그먼트들 각각의 데이터를 랜덤화 및 디-랜덤화하도록 상기 선택된 페이지에 대응하는 상기 시드로 상기 유사-랜덤 시퀀스 발생기를 초기화하는 시드 초기화부를 포함하고,
동일한 페이지에서 각 세그먼트의 데이터와 조합되는 랜덤 시퀀스는 동일한 값으로 초기화되고,
특정 명령에 따라 입력되는 랜덤 온/오프 정보 및 랜덤 오프 영역 정보를 저장하는 제어 로직을 더 포함하며, 상기 제어 로직은 액세스 요청시 랜덤 오프 영역 정보에 의거하여 랜덤화 오프 플래그 신호를 발생하고,
상기 랜덤 오프 영역 정보에 의해서 정의되는 오프 영역은 세그먼트보다 작은 크기의 데이터, 세그먼트, 페이지, 블록, 플랜, 또는 칩 단위로 결정되는 불 휘발성 메모리 장치. - 삭제
- 제 14 항에 있어서,
상기 랜덤화 및 디-랜덤화 회로는
상기 페이지들 각각에 대응하는 시드들을 저장하는 시드 테이블과;
상기 시드 테이블로부터 제공되고 상기 선택된 페이지에 대응하는 시드에 의거하여 랜덤 시퀀스를 발생하는 유사-랜덤 시퀀스 발생기와;
상기 랜덤 시퀀스와 액세스-요청된 세그먼트의 데이터를 논리적으로 조합하는 믹서와;
상기 선택된 페이지에 대응하는 상기 시드에 따라 반복적으로 생성되는 상기 랜덤 시퀀스에 따라 액세스-요청된 세그먼트들 각각의 데이터를 랜덤화 및 디-랜덤화하도록 상기 선택된 페이지에 대응하는 상기 시드로 상기 유사-랜덤 시퀀스 발생기를 초기화하는 시드 초기화부와; 그리고
쓰기 요청시, 랜덤화 오프 플래그 신호에 응답하여 상기 믹서의 출력과 상기 액세스-요청된 세그먼트의 데이터 중 하나를 선택하는 멀티플렉서를 포함하고,
상기 멀티플렉서는 읽기 요청시 상기 랜덤화 오프 플래그 신호에 응답하여 액세스-요청된 세그먼트의 데이터를 상기 믹서로 또는 입출력 인터페이스부로 전달하는 불 휘발성 메모리 장치. - 삭제
- 메모리 셀 어레이와;
랜덤 시퀀스 데이터를 순차적으로 발생하도록 구성된 랜덤 시퀀스 데이터 발생기와; 그리고
상기 메모리 셀 어레이에 저장될 프로그램 데이터와 상기 프로그램 데이터의 반전된 데이터를 입력받고, 선택 신호로서 상기 랜덤 시퀀스 데이터에 응답하여 상기 프로그램 데이터 또는 상기 반전된 데이터를 선택하는 제 1 멀티플렉서를 포함하며, 상기 제 1 멀티플렉서에 의해서 선택된 데이터는 랜덤화된 데이터로서 상기 메모리 셀 어레이에 저장되고,
상기 메모리 셀 어레이로부터 읽혀진 데이터와 상기 읽혀진 데이터의 반전된 데이터를 입력받고, 상기 선택 신호로서 상기 랜덤 시퀀스 데이터에 응답하여 상기 읽혀진 데이터 또는 상기 읽혀진 데이터의 반전된 데이터를 선택하는 제 2 멀티플렉서를 더 포함하며, 상기 제 2 멀티플렉서에 의해서 선택된 데이터는 디-랜덤화된 데이터로서 외부 장치로 출력되는 불 휘발성 메모리 장치. - 삭제
- 삭제
- 삭제
- 메모리 셀 어레이와;
세트 피쳐 명령에 따라 입력되는 파라미터 값을 저장하는 레지스터와;
랜덤 시퀀스 데이터를 순차적으로 발생하도록 구성된 랜덤 시퀀스 데이터 발생기와;
상기 레지스터에 저장된 파라미터 값 및 상기 랜덤 시퀀스 데이터에 응답하여 선택 신호를 발생하는 선택 신호 발생기와; 그리고
상기 메모리 셀 어레이에 저장될 프로그램 데이터와 상기 프로그램 데이터의 반전된 데이터를 입력받고, 상기 선택 신호에 응답하여 상기 프로그램 데이터 또는 상기 반전된 데이터를 선택하는 제 1 멀티플렉서를 포함하고,
상기 파라미터 값은 랜덤 온/오프 정보 및 랜덤 오프 영역 정보를 포함하고, 상기 선택 신호 발생기는 액세스 요청시 상기 랜덤 오프 영역 정보 및 상기 랜덤 시퀀스 데이터를 논리적으로 조합하여 상기 선택 신호를 발생하는 불 휘발성 메모리 장치. - 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 복수의 페이지들을 포함하는 불 휘발성 메모리 장치와; 그리고
버퍼를 포함하고, 상기 불 휘발성 메모리 장치를 제어하는 제어기를 포함하며,
상기 제어기는 선택된 페이지에 할당된 시드에 의거하여 상기 불 휘발성 메모리 장치로/로부터 전송되는 데이터를 랜덤화 및 디-랜덤화하도록 구성된 랜덤화 및 디-랜덤화 회로를 더 포함하며,
상기 랜덤화 및 디-랜덤화 회로는
상기 페이지들 각각에 대응하는 시드들을 저장하는 시드 테이블과;
상기 시드 테이블로부터 제공되고 상기 선택된 페이지에 대응하는 시드에 의거하여 랜덤 시퀀스를 발생하는 유사-랜덤 시퀀스 발생기와;
상기 랜덤 시퀀스와 액세스-요청된 세그먼트의 데이터를 논리적으로 조합하는 믹서와; 그리고
상기 선택된 페이지에 대응하는 상기 시드에 따라 반복적으로 생성되는 상기 랜덤 시퀀스에 따라 액세스-요청된 세그먼트들 각각을 액세스할 때에, 각 세그먼트의 데이터가 상기 랜덤 시퀀스의 동일한 비트들을 이용하여 랜덤화 및 디-랜덤화하도록 상기 선택된 페이지에 대응하는 상기 시드로 상기 유사-랜덤 시퀀스 발생기를 초기화하는 시드 초기화부를 포함하고,
동일한 페이지에서 각 세그먼트의 데이터와 조합되는 랜덤 시퀀스는 동일한 값으로 초기화되는 메모리 카드. - 삭제
- 삭제
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| GRNT | Written decision to grant |