CN106981310A - 半导体存储器装置及其操作方法 - Google Patents

半导体存储器装置及其操作方法 Download PDF

Info

Publication number
CN106981310A
CN106981310A CN201610548541.7A CN201610548541A CN106981310A CN 106981310 A CN106981310 A CN 106981310A CN 201610548541 A CN201610548541 A CN 201610548541A CN 106981310 A CN106981310 A CN 106981310A
Authority
CN
China
Prior art keywords
memory block
selection
selection line
voltage
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201610548541.7A
Other languages
English (en)
Other versions
CN106981310B (zh
Inventor
李熙烈
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN106981310A publication Critical patent/CN106981310A/zh
Application granted granted Critical
Publication of CN106981310B publication Critical patent/CN106981310B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection

Abstract

半导体存储器装置及其操作方法。在实施方式中，一种操作半导体存储器装置的方法可以包括以下步骤：对选择的存储器块执行读取操作；以及在所述读取操作期间，使局部选择线能够浮置，使得联接至未选择的存储器块的局部字线的电位电平增加。

Description

半导体存储器装置及其操作方法
技术领域
本公开的各种实施方式总体上涉及半导体存储器装置及其操作方法，并且更具体地，涉及一种具有多个存储器块的半导体存储器装置及其操作方法。
背景技术
可以将半导体存储器装置分类为易失性存储器装置和非易失性存储器装置。
尽管非易失性存储器装置具有慢的编程/读取操作速度，然而它能够即使在缺少电源的情况下也保持其数据。因此，非易失性存储器装置可以被用于二级存储的任务，这在装置被断电时不丢失数据。非易失性存储器装置的示例可以包括只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪速存储器、相变随机存取存储器(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、铁电RAM(FRAM)等。闪速存储器被分类为NOR型存储器和NAND型存储器。
像随机存取存储器(RAM)一样，闪速存储器能够被写入和擦除多次，并且像ROM一样，闪速存储器能够即使在电力中断时也保持其数据。最近，闪速存储器被广泛用作诸如数码相机、智能电话、个人数字助手(PDA)和MP3这样的便携式电子装置的存储介质。
发明内容
在本公开的实施方式中，一种操作半导体存储器装置的方法可以包括以下步骤：执行选择的存储器块的读取操作；以及在所述读取操作期间，使局部选择线能够浮置，使得联接至未选择的存储器块的局部字线的电位电平增加。
在本公开的实施方式中，一种操作半导体存储器装置的方法可以包括以下步骤：执行选择的存储器块的读取操作；以及在所述读取操作期间，将联接至未选择的存储器块的局部选择线拉至接地。
在本公开的实施方式中，一种半导体存储器装置可以包括多个存储器块、联接至相应的存储器块的局部选择线和局部字线、电压产生电路、选择线通过电路、字线通过电路、块解码器以及控制逻辑。所述电压产生电路可以向全局选择线和全局字线输出各种电平的操作电压。所述选择线通过电路可以选择性地使所述全局选择线和所述局部选择线联接或者分离(decouple)。所述字线通过电路可以使所述全局字线和所述局部字线共同地联接或者分离。所述块解码器可以控制共用的所述字线通过电路。所述控制逻辑可以响应于命令而控制所述电压产生电路、所述选择线通过电路和所述块解码器。
根据本公开的实施方式，在半导体存储器装置的读取操作期间，未选择的存储器块的字线和选择线的电位电平被控制以防止在所述未选择的存储器块的通道中捕获热载流子(例如，空穴)。结果，能够改进未选择的存储器块的读取操作的可靠性。
附图说明
图1是例示了根据本公开的实施方式的半导体存储器装置的图。
图2是例示了根据图1中例示的半导体存储器装置的实施方式的操作的流程图。
图3是例示了根据图1中例示的半导体存储器装置的实施方式的操作的流程图。
图4是例示了根据本公开的实施方式的半导体存储器装置的图。
图5是例示了图4中例示的半导体存储器装置的操作的流程图。
图6是例示了根据本公开的实施方式的半导体存储器装置的图。
图7是详细地例示了图6中例示的半导体存储器装置的第二组的图。
图8是例示了图6中例示的半导体存储器装置的操作的流程图。
图9是例示了根据本公开的实施方式的半导体存储器装置的图。
图10是详细地例示了图9中例示的半导体存储器装置的第四组的图。
图11是例示了图9中例示的半导体存储器装置的操作的流程图。
图12是例示了根据本公开的实施方式的包括半导体存储器装置的存储器系统的图。
图13是例示了图12的存储器系统的应用示例的图。
图14是例示了包括参照图13所例示的存储器系统的计算系统的图。
具体实施方式
现在将参照附图在下文中更充分地描述示例性实施方式；然而，所述示例性实施方式可以按照不同的形式来具体实现，并且不应该被解释为限于本文所阐述的实施方式。相反，这些实施方式被提供以使得本公开将是彻底且完整的，并且将示例性实施方式的范围完全传达给本领域技术人员。
在附图中，为了例示的清楚，可以放大尺寸。将理解的是，当一个元件被称为“在”两个元件“之间”时，所述一个元件可以是这两个元件之间的唯一元件，或者也可以存在一个或更多个中间元件。相同的附图标记自始至终指代相同的元件。
在下文中，将参照附图更详细地描述实施方式。在本文中参照作为实施方式(和中间结构)的示意示例的截面示例对实施方式进行描述。因此，期望来自例如作为制造技术和/或容限的结果的示例的形状的变化。因此，实施方式不应该被解释为限于本文所例示的区域的特定形状，而是可以包括例如由制造产生的形状偏差。在附图中，为了清楚起见，可以对层和区域的长度和大小进行放大。附图中相同的附图标记表示相同的元件。
将参照稍后与附图一起详细地描述的示例性实施方式来使本公开的优点和特征及其实现方法清楚。因此，本公开不限于以下实施方式，而是可以按照其它类型来具体实现。相反，这些实施方式被提供以使得本公开将是彻底且完整的，并且将本公开的技术精神完全传达给本领域技术人员。
将理解的是，当一个元件被称为“联接”或者“连接”至另一元件时，所述一个元件能够直接联接或者连接至所述另一元件，或者可以在它们之间存在中间元件。在本说明书中，当元件被称为“包括”或“包含”组件时，除非上下文另外清楚地指示，否则该元件不排除另一组件，而是还可以包括其它组件。
图1是例示了根据本公开的实施方式的半导体存储器装置的图。
参照图1，半导体存储器装置100可以包括电压产生电路110、开关电路120、通过电路组130、存储器单元140、控制逻辑150和块解码器160。
电压产生电路110可以在读取操作期间响应于从控制逻辑150输出的操作信号而产生具有各种电平的操作电压，并且可以将这些操作电压输出到全局字线和全局选择线。例如，操作电压可以包括读取电压、通过电压、选择晶体管控制电压、补偿电压等。电压产生电路110可以向第一全局字线GWLs_A、第一全局选择线GDSL_A和GSSL_A、第二全局字线GWLs_B以及第二全局选择线GDSL_B和GSSL_B发送具有各种电平的操作电压。例如，在存储器单元140的第一存储器块141与第二存储器块142之间选择了第一存储器块141的情况下，电压产生电路210可以向指派给第一存储器块141的第一全局字线GWLs_A以及第一全局选择线GDSL_A和GSSL_A发送操作电压，并且可以向指派给未选择的第二存储器块142的第二全局字线GWLs_B以及第二全局选择线GDSL_B和GSSL_B发送零伏特的电压或低于操作电压的补偿电压。补偿电压可以被设置在例如从零伏特至四伏特的范围内。能够通过将选择的线联接至接地端子来获得零伏特的电压。开关电路120可以包括第一开关电路121和第二开关电路122。
第一开关电路121可以将第一全局字线GWLs_A联接至第一子全局字线GWLs_A1，并且可以将第一全局选择线GDSL_A和GSSL_A联接至第一子全局选择线GDSL_A1和GSSL_A1。例如，第一开关电路121可以包括响应于选择控制电压CS_A而导通或者截止的高电压晶体管。响应于从控制逻辑150输出的选择控制电压CS_A，第一开关电路121可以向第一子全局字线GWLs_A1发送通过第一全局字线GWLs_A施加的操作电压或补偿电压，或者可以使得第一子全局字线GWLs_A1能够浮置。响应于从控制逻辑150输出的选择控制电压CS_A，第一开关电路121可以向第一子全局选择线GDSL_A1和GSSL_A1发送通过第一全局选择线GDSL_A和GSSL_A输入的多个操作电压或补偿电压，或者可以使得第一子全局选择线GDSL_A1和GSSL_A1能够浮置。选择控制电压CS_A可以是零伏特的电压或者是高于通过第一全局字线GWLs_A以及第一全局选择线GDSL_A和GSSL_A输入的多个操作电压的高电压。
第二开关电路122可以将第二全局字线GWLs_B联接至第二子全局字线GWLs_B1，并且可以将第二全局选择线GDSL_B和GSSL_B联接至第二子全局选择线GDSL_B1和GSSL_B1。例如，第二开关电路122可以包括响应于取消选择控制电压CS_B而导通或者截止的高电压晶体管。响应于从控制逻辑150输出的取消选择控制电压CS_B，第二开关电路122可以向第二子全局字线GWLs_B1发送通过第二全局字线GWLs_B输入的多个操作电压或补偿电压，或者可以使得第二子全局字线GWLs_B1能够浮置。响应于从控制逻辑150输出的取消选择控制电压CS_B，第二开关电路122可以向第二子全局选择线GDSL_B1和GSSL_B1发送通过第二全局选择线GDSL_B和GSSL_B输入的多个操作电压，或者可以使得第二子全局选择线GDSL_B1和GSSL_B1能够浮置。取消选择控制电压CS_B可以是从零伏特至四伏特的范围内的电压或者是高于通过第二全局字线GWLs_B以及第二全局选择线GDSL_B和GSSL_B输入的多个操作电压的高电压。
在读取操作期间，当在第一存储器块141与第二存储器块142之间选择了第一存储器块141时，响应于从控制逻辑150输出的选择控制电压CS_A，第一开关电路121可以向第一子全局字线GWLs_A1发送通过第一全局字线GWLs_A输入的多个操作电压。另外，第一开关电路121可以向第一子全局选择线GDSL_A1和GSSL_A1发送通过第一全局选择线GDSL_A和GSSL_A输入的多个操作电压。响应于取消选择控制电压CS_B，指派给未选择的第二存储器块142的第二开关电路122可以使得第二子全局字线GWLs_B1以及第二子全局选择线GDSL_B1和GSSL_B1能够浮置。也就是说，在读取操作期间，开关电路120可以使得指派给未选择的存储器块的子全局字线和子全局选择线能够浮置。
通过电路组130可以包括第一通过电路131和第二通过电路132。
响应于从块解码器160输出的块通过信号BLKWL，第一通过电路131可以将第一子全局字线GWLs_A1电联接至第一存储器块141的第一字线WLs_A，并且可以将第一子全局选择线GDSL_A1和GSSL_A1电联接至第一存储器块141的第一选择线DSL_A和SSL_A。这里，选择线DSL_A和SSL_A可以是局部选择线。
响应于从块解码器160输出的块通过信号BLKWL，第二通过电路132可以将第二子全局字线GWLs_B1电联接至第二存储器块142的第二字线WLs_B，并且可以将第二子全局选择线GDSL_B1和GSSL_B1电联接至第二存储器块142的第二选择线DSL_B和SSL_B。
第一通过电路131和第二通过电路132可以共享承载从块解码器160提供的块通过信号BLKWL的信号线。因此，响应于相同的块通过信号BLKWL，第一子全局字线GWLs_A1与第一存储器块141的第一字线WLs_A可以彼此电联接，并且第一子全局选择线GDSL_A1和GSSL_A1与第一存储器块141的第一选择线DSL_A和SSL_A可以彼此电联接，并且第二子全局字线GWLs_B1与第二存储器块142的第二字线WLs_B可以彼此电联接，并且第二子全局选择线GDSL_B1和GSSL_B1与第二存储器块142的第二选择线DSL_B和SSL_B可以彼此电联接。第一通过电路131和第二通过电路132可以包括响应于块通过信号BLKWL而导通或者截止的多个高电压晶体管。尽管第一通过电路131和第二通过电路132联接至提供块通过信号BLKWL的同一信号线，然而可以通过使第一开关电路和第二开关电路中的仅一个接通来将块通过信号BLKWL施加到第一存储器块141和第二存储器块142中的仅一个。
存储器单元140可以包括第一存储器块141和第二存储器块142。第一存储器块141和第二存储器块142中的每一个可以包括多个存储单元。例如，所述多个存储单元可以是非易失性存储单元。在所述多个存储单元当中，联接至同一字线的存储单元可以被定义为一页。第一存储器块141和第二存储器块142中的每一个可以包括多个单元串。第一存储器块141和第二存储器块142可以共享公共源线和位线。
控制逻辑150可以响应于从外部装置提供的命令CMD而控制电压产生电路110和开关电路120。例如，如果输入了与读取操作有关的命令，则控制逻辑150可以按照使得产生各种操作电压的方式向电压产生电路110输出操作信号，并且可以输出选择控制电压CS_A和取消选择控制电压CS_B以用于控制指派给存储器单元140的选择的存储器块和未选择的存储器块的第一开关电路121和第二开关电路122。
当与行地址ADDR对应的存储器块是第一存储器块141或第二存储器块142时，块解码器160可以产生具有高电压电平的块通过信号BLKWL。可以从控制逻辑150输出行地址ADDR。
图2是例示了根据图1中例示的半导体存储器装置的实施方式的操作的流程图。
将参照图1和图2描述根据本公开的实施方式的半导体存储器装置的操作。
这里，假定第一存储器块141是选择的存储器块，其是在第一存储器块141与第二存储器块142之间选择的存储器块。
1)输入读取命令(S110)
当从外部装置输入了与读取操作有关的读取命令CMD时，控制逻辑150可以产生用于控制电压产生电路110和开关电路120的控制信号和控制电压。
2)产生操作电压(S120)
电压产生电路110可以响应于从控制逻辑150提供的控制信号而产生用于读取操作的具有各种电平的操作电压。例如，操作电压可以包括读取电压、通过电压、选择晶体管控制电压、补偿电压等。电压产生电路110可以将操作电压提供给第一全局字线GWLs_A以及第一全局选择线GDSL_A和GSSL_A。此外，电压产生电路110可以向第二全局字线GWLs_B以及第二全局选择线GDSL_B和GSSL_B提供零伏特的电压。
3)对指派给未选择的存储器块的开关电路施加取消选择控制电压(S130)
可以对指派给未选择的第二存储器块142的第二开关电路122施加取消选择控制电压CS_B。可以对指派给所选择的第一存储器块141的第一开关电路121施加从控制逻辑150输出的高电压的选择控制电压CS_A。可以将取消选择控制电压CS_B设置为零伏特。
4)使指派给未选择的存储器块的全局字线浮置(S140)
响应于从控制逻辑150输出的取消选择控制电压CS_B，指派给未选择的第二存储器块142的第二开关电路122可以使指派给未选择的第二存储器块142的第二子全局字线GWLs_B1以及第二子全局选择线GDSL_B1和GSSL_B1浮置。例如，第一开关电路121可以响应于从控制逻辑150输出的高电压的选择控制电压CS_A而向第一子全局字线GWLs_A1以及第一子全局选择线GDSL_A1和GSSL_A1发送通过第一全局字线GWLs_A以及第一全局选择线GDSL_A和GSSL_A输入的多个操作电压。第二开关电路122可以响应于零伏特的取消选择控制电压CS_B而断开，并且可以使得第二子全局字线GWLs_B1以及第二子全局选择线GDSL_B1和GSSL_B1能够浮置。
5)对所选择的存储器块施加操作电压(S150)
在读取操作期间，可以对由第一存储器块141和第二存储器块142共享的公共源线施加零伏特的电压，并且可以对由第一存储器块141和第二存储器块142共享的位线进行预充电。
在第一存储器块141是选择的存储器块并且第二存储器块142是未选择的存储器块的情况下，块解码器160可以响应于行地址ADDR而产生具有高电压电平的块通过信号BLKWL。
响应于块通过信号BLKWL，第一通过电路131可以将第一子全局字线GWLs_A1和第一字线WLs_A彼此电联接，并且可以将第一子全局选择线GDSL_A1和GSSL_A1与第一选择线DSL_A和SSL_A彼此电联接。
响应于块通过信号BLKWL，第二通过电路132可以将第二子全局字线GWLs_B1和第二字线WLs_B彼此电联接，并且可以将第二子全局选择线GDSL_B1和GSSL_B1与第二选择线DSL_B和SSL_B彼此电联接。
可以对所选择的第一存储器块141的第一字线WLs_A施加读取电压和通过电压，并且可以对第一选择线DSL_A和SSL_A施加选择晶体管控制电压。未选择的第二存储器块142的第二字线WLs_B以及第二选择线DSL_B和SSL_B中的全部可以浮置。
浮置的第二字线WLs_B以及浮置的第二选择线DSL_B和SSL_B的电位电平可以通过与相邻的布线线路和端子的电容联接而增加。在第二字线WLs_B以及第二选择线DSL_B和SSL_B的电位电平通过电容联接现象而超过零伏特的情况下，可以抑制可能在漏极选择晶体管和源极选择晶体管的通道中由于泄漏电流(例如，GIDL)的产生而形成的热载流子(例如，热空穴)的产生。因此，在未选择的存储器块的通道中注入并捕获到热载流子(例如，热空穴)的概率可以降低。
下表1示出了指派给共享一个块通过信号的通过电路的多个存储器块当中的选择的存储器块和未选择的存储器块的字线和选择线的电位电平的实施方式。
[表1]
如表1中所示，可以对选择的存储器块的字线施加读取电压和通过电压，所述选择的存储器块是从多个存储器块当中选择的存储器块。这里，所选择的存储器块可以联接至共享特定块通过信号的通过电路。因此，块通过信号可以不仅被施加到所选择的存储器块，而且被施加到未选择的存储器块。可以对所选择的存储器块的选择线施加正电压的选择晶体管控制电压Vssl和Vdsl。如上所述，未选择的存储器块的所有字线和选择线可以浮置。因此，在所选择的存储器块的读取操作期间，在未选择的存储器块中，在漏极选择晶体管和源极选择晶体管的下通道中形成热载流子(例如，热空穴)的概率可以降低。
图3是例示了根据图1中例示的半导体存储器装置的实施方式的操作的流程图。
将参照图1和图3描述根据实施方式的半导体存储器装置的操作。
这里，假定在第一存储器块141与第二存储器块142之间选择了第一存储器块141。
1)输入读取命令(S210)
当从外部装置输入了与读取操作有关的读取命令CMD时，控制逻辑150可以产生用于控制电压产生电路110和开关电路120的控制信号和控制电压。
2)产生操作电压(S220)
电压产生电路110可以响应于从控制逻辑150提供的控制信号而产生用于读取操作的具有各种电平的操作电压。例如，操作电压可以包括读取电压、通过电压、选择晶体管控制电压、补偿电压等。电压产生电路110可以向第一全局字线GWLs_A以及第一全局选择线GDSL_A和GSSL_A提供诸如读取电压、通过电压和选择晶体管控制电压这样的电压。此外，电压产生电路110可以向第二全局字线GWLs_B以及第二全局选择线GDSL_B和GSSL_B提供补偿电压。
3)对与未选择的存储器块对应的全局字线和全局选择线施加补偿电压(S230)
电压产生电路110可以对与未选择的存储器块142对应的第二全局字线GWLs_B以及全局选择线GDSL_B和GSSL_B施加补偿电压。例如，电压产生电路110对与所选择的存储器块141对应的第一全局字线GWLs_A以及第一全局选择线GDSL_A和GSSL_A施加操作电压。电压产生电路110可以对与未选择的存储器块142对应的第二全局字线GWLs_B以及第二全局选择线GDSL_B和GSSL_B施加补偿电压。施加到第二全局字线GWLs_B的补偿电压可以是正电压，并且可以被设置在零伏特至四伏特之间的范围内。施加到第二全局选择线GDSL_B和GSSL_B的补偿电压可以是零伏特的电压。
4)对与未选择的存储器块对应的开关电路施加取消选择控制电压(S240)
可以对与未选择的第二存储器块142对应的第二开关电路122施加取消选择控制电压CS_B。可以对与所选择的第一存储器块141对应的第一开关电路121施加从控制逻辑150输出的高电压选择控制电压CS_A。可以将取消选择控制电压CS_B设置为具有比补偿电压高的电平。例如，可以将取消选择控制电压CS_B设置为四伏特。
5)对所选择的存储器块施加操作电压(S250)
在读取操作期间，可以对由第一存储器块141和第二存储器块142共享的公共源线施加零伏特的电压，并且可以对由第一存储器块141和第二存储器块142共享的位线进行预充电。
在第一存储器块141是选择的存储器块并且第二存储器块142是未选择的存储器块的情况下，块解码器160可以响应于行地址ADDR而产生具有高电压电平的块通过信号BLKWL。
响应于块通过信号BLKWL，第一通过电路131可以将第一子全局字线GWLs_A1电联接至第一存储器块141的第一字线WLs_A，并且可以将第一子全局选择线GDSL_A1和GSSL_A1电联接至第一存储器块141的选择线DSL_A和SSL_A。
响应于块通过信号BLKWL，第二通过电路132可以将第二子全局字线GWLs_B1电联接至第二存储器块142的第二字线WLs_B，并且可以将第二子全局选择线GDSL_B1和GSSL_B1电联接至第二存储器块142的第二选择线DSL_B和SSL_B。
可以对所选择的第一存储器块141的第一字线WLs_A施加读取电压和通过电压，并且可以对第一选择线DSL_A和SSL_A施加选择晶体管控制电压。可以对未选择的第二存储器块142的第二字线WLs_B施加从零伏特至四伏特的范围内的补偿电压，并且可以对第二选择线DSL_B和SSL_B施加零伏特的补偿电压。
可以对第二选择线DSL_B和SSL_B施加零伏特的补偿电压，使得在漏极选择晶体管和源极选择晶体管的下通道中由于泄漏电流(例如，GIDL)的产生而形成热载流子(例如，热空穴)的概率可以降低。此外，因为从零伏特至四伏特的范围内的补偿电压被施加到第二字线WLs_B，所以在存储器块的通道中注入并捕获到热载流子(例如，热空穴)的概率可以降低。
下表2示出了与共享一个块通过信号的通过电路对应的多个存储器块当中的选择的存储器块和未选择的存储器块的字线和选择线的电位电平。
[表2]
如表2中所示，可以对从与共享一个块通过信号的通过电路对应的多个存储器块当中选择的存储器块的字线施加读取电压和通过电压，并且对其选择线施加正电压的选择晶体管控制电压Vssl和Vdsl。如上所述，可以对未选择的存储器块的字线施加具有从零伏特至四伏特的范围内的电平的补偿电压，并且可以对选择线施加零伏特的补偿电压。因此，在所选择的存储器块的读取操作期间，在未选择的存储器块中，在漏极选择晶体管和源极选择晶体管的下通道中形成热载流子(例如，热空穴)的概率可以降低，并且在存储器块的通道中注入并捕获到热载流子(例如，热空穴)的概率可以降低。可以减小流过第二存储器块242中的单元串的泄漏电流。
图4是例示了根据本公开的实施方式的半导体存储器装置的图。
参照图4，半导体存储器装置200可以包括电压产生电路210、开关电路220、通过电路组230、存储器单元240、控制逻辑250、块解码器260和选择线控制电路270。
电压产生电路210可以在读取操作期间响应于从控制逻辑250输出的操作信号而产生具有各种电平的操作电压，并且可以将这些操作电压输出到全局字线和全局选择线。例如，操作电压可以包括读取电压、通过电压、选择晶体管控制电压、补偿电压等。电压产生电路210可以向第一全局字线GWLs_A、第一全局选择线GDSL_A和GSSL_A、第二全局字线GWLs_B以及第二全局选择线GDSL_B和GSSL_B发送具有各种电平的操作电压。例如，在存储器单元240的第一存储器块241与第二存储器块242之间选择了第一存储器块241的情况下，电压产生电路210可以向与第一存储器块241对应的第一全局字线GWLs_A以及第一全局选择线GDSL_A和GSSL_A发送操作电压，并且可以向指派给未选择的第二存储器块242的第二全局字线GWLs_B以及第二全局选择线GDSL_B和GSSL_B发送零伏特的电压。
开关电路220可以包括第一开关电路221和第二开关电路222。
第一开关电路221可以将第一全局字线GWLs_A联接至第一子全局字线GWLs_A1，并且可以将第一全局选择线GDSL_A和GSSL_A联接至第一子全局选择线GDSL_A1和GSSL_A1。例如，第一开关电路221可以包括响应于选择控制电压CS_A而导通或者截止的高电压晶体管。响应于从控制逻辑250输出的选择控制电压CS_A，第一开关电路221可以向第一子全局字线GWLs_A1发送通过第一全局字线GWLs_A输入的多个操作电压，或者可以使第一子全局字线GWLs_A1浮置。响应于从控制逻辑250输出的选择控制电压CS_A，第一开关电路221可以向第一子全局选择线GDSL_A1和GSSL_B1发送通过第一全局选择线GDSL_A和GSSL_A输入的多个操作电压，或者可以使第一子全局选择线GDSL_A1和GSSL_A1浮置。选择控制电压CS_A可以是零伏特的电压或者是高于通过第一全局字线GWLs_A以及第一全局选择线GDSL_A和GSSL_A输入的多个操作电压的高电压。
第二开关电路222可以将第二全局字线GWLs_B联接至第二子全局字线GWLs_B1，并且可以将第二全局选择线GDSL_B和GSSL_B联接至第二子全局选择线GDSL_B1和GSSL_B1。例如，第二开关电路222可以包括响应于取消选择控制电压CS_A而导通或者截止的高电压晶体管。响应于从控制逻辑250输出的取消选择控制电压CS_B，第二开关电路222可以向第二子全局字线GWLs_B1发送通过第二全局字线GWLs_B输入的多个操作电压，或者可以使第二子全局字线GWLs_B1浮置。响应于从控制逻辑250输出的取消选择控制电压CS_B，第二开关电路222可以向第二子全局选择线GDSL_B1和GSSL_B1发送通过第二全局选择线GDSL_B和GSSL_B输入的多个操作电压，或者可以使第二子全局选择线GDSL_B1和GSSL_B1浮置。取消选择控制电压CS_B可以是零伏特的电压或者是高于通过第二全局字线GWLs_B以及第二全局选择线GDSL_B和GSSL_B输入的多个操作电压的高电压。
在读取操作期间，当在第一存储器块241和第二存储器块242之间选择了第一存储器块241时，响应于从控制逻辑250输出的选择控制电压CS_A，第一开关电路221向第一子全局字线GWLs_A1发送通过第一全局字线GWLs_A输入的多个操作电压，并且可以向第一子全局选择线GDSL_A1和GSSL_A1发送通过第一全局选择线GDSL_A和GSSL_A输入的多个操作电压。与未选择的第二存储器块242对应的第二开关电路222响应于取消选择控制电压CS_B而使第二子全局字线GWLs_B1以及第二子全局选择线GDSL_B1和GSSL_B1浮置。也就是说，开关电路220使与未选择的存储器块对应的子全局字线和子全局选择线浮置。
通过电路组230可以包括第一通过电路231和第二通过电路232。
响应于从块解码器260输出的块通过信号BLKWL，第一通过电路231可以将第一子全局字线GWLs_A1电联接至第一存储器块241的第一字线WLs_A，并且可以将第一子全局选择线GDSL_A1和GSSL_A1电联接至第一存储器块241的第一选择线DSL_A和SSL_A。
响应于从块解码器260输出的块通过信号BLKWL，第二通过电路232可以将第二子全局字线GWLs_B1电联接至第二存储器块142的第二字线WLs_B，并且可以将第二子全局选择线GDSL_B1和GSSL_B1电联接至第二存储器块242的第二选择线DSL_B和SSL_B。
第一通过电路231和第二通过电路232可以共享承载从块解码器260提供的块通过信号BLKWL的信号线。因此，响应于相同的块通过信号BLKWL，第一子全局字线GWLs_A1可以电联接至第一存储器块241的第一字线WLs_A，且第一子全局选择线GDSL_A1和GSSL_A1以及第一存储器块241的第一选择线DSL_A和SSL_A可以彼此电联接，并且第二子全局字线GWLs_B1可以电联接至第二存储器块242的第二字线WLs_B，且第二子全局选择线GDSL_B1和GSSL_B1以及第二存储器块242的第二选择线DSL_B和SSL_B可以彼此电联接。第一通过电路231和第二通过电路232可以包括响应于块通过信号BLKWL而导通或者截止的多个高电压晶体管。尽管第一通过电路231和第二通过电路232联接至提供块通过信号BLKWL的同一信号线，然而可以通过使第一开关电路和第二开关电路中的仅一个接通来将块通过信号BLKWL施加到第一存储器块241和第二存储器块242中的仅一个。
存储器单元240可以包括第一存储器块241和第二存储器块242。第一存储器块241和第二存储器块242中的每一个可以包括多个存储单元。例如，所述多个存储单元可以是非易失性存储单元。在所述多个存储单元当中，联接至同一字线的存储单元可以被定义为一页。第一存储器块241和第二存储器块242中的每一个可以包括多个单元串。第一存储器块241和第二存储器块242可以共享公共源线和位线。
控制逻辑250可以响应于从外部装置提供的命令CMD而控制电压产生电路210和开关电路220。例如，如果输入了与读取操作有关的命令，则控制逻辑250可以按照使得产生各种操作电压的方式来控制电压产生电路210，并且可以输出选择控制电压CS_A和取消选择控制电压CS_B以用于控制与存储器单元240的选择的存储器块和未选择的存储器块对应的第一开关电路221和第二开关电路222。
当与行地址ADDR对应的存储器块是第一存储器块241或第二存储器块24时，块解码器260可以产生具有高电压电平的块通过信号BLKWL。可以从控制逻辑250输出行地址ADDR。
选择线控制电路270可以包括第一源极选择线控制器271、第一漏极选择线控制器272、第二源极选择线控制器273以及第二漏极选择线控制器274。
第一源极选择线控制器271可以联接至第一存储器块241，并且可以控制联接至第一存储器块241的第一源极选择线SSL_A的电位电平。例如，在读取操作期间，如果第一存储器块241是未选择的存储器块，则第一源极选择线控制器271可以对第一存储器块241的第一源极选择线SSL_A进行放电，并且因此将第一源极选择线SSL_A的电位电平调整为零伏特。
第一漏极选择线控制器272可以联接至第一存储器块241，并且可以控制联接至第一存储器块241的第一漏极选择线DSL_A的电位电平。例如，在读取操作期间，如果第一存储器块241是未选择的存储器块，则第一漏极选择线控制器272可以对第一存储器块241的第一漏极选择线DSL_A进行放电，并且因此将第一漏极选择线DSL_A的电位电平调整为零伏特。
第二源极选择线控制器273可以联接至第二存储器块242，并且可以控制联接至第二存储器块242的第二源极选择线SSL_B的电位电平。例如，在读取操作期间，如果第二存储器块242是未选择的存储器块，则第二源极选择线控制器273可以对第二存储器块242的第二源极选择线SSL_B进行放电，并且因此将第二源极选择线SSL_B的电位电平调整为零伏特。
第二漏极选择线控制器274可以联接至第二存储器块242，并且可以控制联接至第二存储器块242的第二漏极选择线DSL_B的电位电平。例如，在读取操作期间，如果第二存储器块242是未选择的存储器块，则第二漏极选择线控制器274可以对第二存储器块242的第二漏极选择线DSL_B进行放电，并且因此将第二漏极选择线DSL_B的电位电平调整为零伏特。
选择线控制电路270可以由控制逻辑250控制。
图5是例示了图4中例示的半导体存储器装置的操作的流程图。
将参照图4和图5描述根据实施方式的半导体存储器装置的操作。
这里，假定第一存储器块241是选择的存储器块，其是在第一存储器块241和第二存储器块242之间选择的存储器块。
1)输入读取命令(S310)
当从外部装置输入了与读取操作有关的读取命令CMD时，控制逻辑250可以产生用于控制电压产生电路210和开关电路220的控制信号和控制电压。
2)产生操作电压(S320)
电压产生电路210可以响应于从控制逻辑250提供的控制信号而产生用于读取操作的具有各种电平的操作电压。例如，操作电压可以包括读取电压、通过电压、选择晶体管控制电压、补偿电压等。电压产生电路210可以将操作电压提供给第一全局字线GWLs_A以及第一全局选择线GDSL_A和GSSL_A。此外，电压产生电路210可以向第二全局字线GWLs_B以及第二全局选择线GDSL_B和GSSL_B提供零伏特的电压。
3)对指派给未选择的存储器块的开关电路施加取消选择控制电压(S330)
对指派给未选择的第二存储器块242的第二开关电路222施加取消选择控制电压CS_B。可以对指派给所选择的第一存储器块241的第一开关电路221施加从控制逻辑250输出的高电压选择控制电压CS_A。可以将取消选择控制电压CS_B设置为零伏特。
4)使与未选择的存储器块对应的全局字线浮置(S340)
响应于从控制逻辑250输出的取消选择控制电压CS_B，与未选择的第二存储器块242对应的第二开关电路222可以使指派给未选择的第二存储器块242的第二子全局字线GWLs_B1以及第二子全局选择线GDSL_B1和GSSL_B1浮置。例如，第一开关电路221可以响应于从控制逻辑250输出的高电压的选择控制电压CS_A而向第一子全局字线GWLs_A1以及第一子全局选择线GDSL_A1和GSSL_A1发送通过第一全局字线GWLs_A以及第一全局选择线GDSL_A和GSSL_A输入的多个操作电压。第二开关电路122可以响应于零伏特的取消选择控制电压CS_B而断开，并且可以使得第二子全局字线GWLs_B1以及第二子全局选择线GDSL_B1和GSSL_B1能够浮置。
5)对未选择的存储器块的选择线施加补偿电压(S350)
联接至未选择的第二存储器块242的第二源极选择线控制器273可以对第二存储器块242的第二源极选择线SSL_B施加补偿电压。第二漏极选择线控制器274可以对第二存储器块242的第二漏极选择线DSL_B施加补偿电压。该补偿电压可以处在零伏特。
6)对所选择的存储器块施加操作电压(S360)
在读取操作期间，可以对由第一存储器块241和第二存储器块242共享的公共源线施加零伏特的电压，并且可以对由第一存储器块241和第二存储器块242共享的位线进行预充电。
在第一存储器块241是选择的存储器块并且第二存储器块242是未选择的存储器块的情况下，块解码器260可以响应于行地址ADDR而产生具有高电压电平的块通过信号BLKWL。
响应于块通过信号BLKWL，第一通过电路231可以将第一子全局字线GWLs_A1电联接至第一存储器块241的第一字线WLs_A，并且可以将第一子全局选择线GDSL_A1和GSSL_A1电联接至第一存储器块241的选择线DSL_A和SSL_A。
响应于块通过信号BLKWL，第二通过电路232可以将第二子全局字线GWLs_B1电联接至第二存储器块242的第二字线WLs_B，并且可以将第二子全局选择线GDSL_B1和GSSL_B1电联接至第二存储器块242的第二选择线DSL_B和SSL_B。
可以对所选择的第一存储器块241的第一字线WLs_A施加读取电压和通过电压，并且可以对第一选择线DSL_A和SSL_A施加选择晶体管控制电压。未选择的第二存储器块242的第二字线WLs_B可以浮置。
浮置的第二字线WLs_B的电位电平可以通过与相邻的布线线路和端子的电容联接而增加。当第二字线WLs_B的电位电平通过电容联接而超过零伏特时，可以抑制可能在漏极选择晶体管和源极选择晶体管的下通道中由于泄漏电流(例如，GIDL)的产生而形成的热载流子(例如，热空穴)的产生。因此，在未选择的存储器块的通道中注入并捕获到热载流子(例如，热空穴)的概率可以降低。此外，可以由选择线控制电路270对第二存储器块242的第二漏极选择线DSL_B和源极选择线SSL_B施加零伏特的电压，使得可以使第二存储器块242的漏极选择晶体管和源极选择晶体管截止。因此，能够减小流过第二存储器块242中的单元串的泄漏电流。
下表3示出了指派给共享一个块通过信号的通过电路的多个存储器块当中的选择的存储器块和未选择的存储器块的字线和选择线的电位电平。
[表3]
如表3中所示，可以对选择的存储器块的字线施加读取电压和通过电压，所述选择的存储器块是从多个存储器块当中选择的存储器块。这里，所选择的存储器块可以联接至共享特定块通过信号的通过电路。因此，块通过信号可以不仅被施加到所选择的存储器块，而且被施加到未选择的存储器块。可以对所选择的存储器块的选择线施加正电压的选择晶体管控制电压Vssl和Vdsl。如上所述，未选择的存储器块的字线可以浮置，并且可以对选择线施加零伏特的电压。因此，在所选择的存储器块的读取操作期间，在未选择的存储器块中，在源极选择晶体管的下通道中形成热载流子(例如，热空穴)的概率可以降低，并且可以使选择晶体管截止，使得能够减小泄漏电流。
图6是例示了根据本公开的实施方式的半导体存储器装置的图。
参照图6，半导体存储器装置300可以包括电压产生电路310、通过电路组320、选择线开关电路320、存储器单元340、控制逻辑350和块解码器360。
电压产生电路310可以在读取操作期间响应于从控制逻辑350输出的操作信号而产生具有各种电平的操作电压，并且可以将这些操作电压输出到全局字线和全局选择线。例如，操作电压可以包括读取电压、通过电压、选择晶体管控制电压、补偿电压等。电压产生电路310可以向第一全局字线GWLs_A、第一全局选择线GDSL_A和GSSL_A、第二全局字线GWLs_B以及第二全局选择线GDSL_B和GSSL_B发送具有各种电平的操作电压。例如，在存储器单元340的第一存储器块341与第二存储器块342之间选择了第一存储器块341的情况下，电压产生电路310可以向指派给第一存储器块341的第一全局字线GWLs_A以及第一全局选择线GDSL_A和GSSL_A发送操作电压，并且可以向指派给未选择的第二存储器块342的第二全局字线GWLs_B以及第二全局选择线GDSL_B和GSSL_B发送零伏特的电压或低于操作电压的补偿电压。该补偿电压可以被设置在从零伏特至四伏特的范围内。
通过电路组320可以包括第一通过电路321和第二通过电路322。
响应于从块解码器360输出的块通过信号BLKWL，第一通过电路321可以将第一全局字线GWLs_A电联接至第一存储器块341的第一字线WLs_A，并且可以将第一全局选择线GDSL_A和GSSL_A电联接至与第一存储器块341对应的第一子选择线DSL_A和SSL_A。
响应于从块解码器360输出的块通过信号BLKWL，第二通过电路322可以将第二全局字线GWLs_B电联接至第二存储器块342的第二字线WLs_B，并且可以将第二全局选择线GDSL_B和GSSL_B电联接至指派给第二存储器块342的第二子选择线DSL_B和SSL_B。
第一通过电路321和第二通过电路322共享承载从块解码器360提供的块通过信号BLKWL的信号线。因此，响应于相同的块通过信号BLKWL，第一全局字线GWLs_A与第一存储器块341的第一字线WLs_A可以彼此电联接，且第一全局选择线GDSL_A和GSSL_A与指派给第一存储器块341的第一子选择线DSL_A和SSL_A可以彼此电联接，并且第二全局字线GWLs_B与第二存储器块342的第二字线WLs_B可以彼此电联接，且第二全局选择线GDSL_B和GSSL_B与指派给第二存储器块342的第二子选择线DSL_B和SSL_B可以彼此电联接。第一通过电路321和第二通过电路322可以包括响应于块通过信号BLKWL而导通或者截止的多个高电压晶体管。尽管第一通过电路321和第二通过电路322联接至提供块通过信号BLKWL的同一信号线，然而可以通过使第一开关电路和第二开关电路中的仅一个接通来将块通过信号BLKWL施加到第一存储器块341和第二存储器块342中的仅一个。
选择线开关电路330可以包括第一漏极选择线开关电路331、第一源极选择线开关电路332、第二漏极选择线开关电路333以及第二源极选择线开关电路334。
第一漏极选择线开关电路331可以联接在第一子漏极选择线DSL_A与第一存储器块341的第一漏极选择线DSL_A1之间，并且可以控制第一漏极选择线DSL_A1的电位电平。例如，在存储器单元340的第一存储器块341与第二存储器块342之间选择了第一存储器块341的情况下，第一漏极选择线开关电路331可以响应于从控制逻辑350输出的漏极选择控制电压CS_DSL_A而向第一存储器块的第一漏极选择线DSL_A1发送通过第一子漏极选择线DSL_A输入的操作电压。
第一源极选择线开关电路332可以联接在第一子源极选择线SSL_A与第一存储器块341的第一源极选择线SSL_A1之间，并且可以控制第一源极选择线SSL_A1的电位电平。例如，在存储器单元340的第一存储器块341与第二存储器块342之间选择了第一存储器块341的情况下，第一源极选择线开关电路332可以响应于从控制逻辑350输出的源极选择控制电压CS_SSL_A而向第一存储器块的第一源极选择线SSL_A1发送通过第一子源极选择线SSL_A输入的操作电压。
第二漏极选择线开关电路333可以联接在第二子漏极选择线DSL_B与第二存储器块342的第二漏极选择线DSL_B1之间，并且可以控制第二漏极选择线DSL_B1的电位电平。例如，在未选择第二存储器块342的情况下，第二漏极选择线开关电路333可以响应于从控制逻辑350输出的漏极取消选择控制电压CS_DSL_B而使得第二漏极选择线DSL_B1能够浮置。
第二源极选择线开关电路334可以联接在第二子源极选择线SSL_B与第二存储器块342的第二源极选择线SSL_B1之间，并且可以控制第二源极选择线SSL_B1的电位电平。例如，在存储器单元340的第一存储器块341与第二存储器块342之间选择了第二存储器块342的情况下，第二源极选择线开关电路334可以响应于从控制逻辑350输出的源极取消选择控制电压CS_SSL_B而向第二存储器块的第二源极选择线SSL_B1发送通过第二子源极选择线SSL_B输入的操作电压，或者使第二源极选择线SSL_B1浮置。
也就是说，选择线开关电路330可以选择性地使未选择的存储器块的漏极选择线和源极选择线浮置。
选择线控制电路330可以由控制逻辑350控制。
存储器单元340可以包括第一存储器块341和第二存储器块342。第一存储器块341和第二存储器块342中的每一个可以包括多个存储单元。例如，所述多个存储单元可以是非易失性存储单元。在所述多个存储单元当中，联接至同一字线的存储单元可以被定义为一页。第一存储器块341和第二存储器块342中的每一个可以包括多个单元串。第一存储器块341和第二存储器块342可以共享公共源线和位线。
控制逻辑350可以响应于从外部装置输入的命令CMD而控制电压产生电路310和选择线开关电路330。例如，当输入了与读取操作有关的读取命令时，控制逻辑350可以控制电压产生电路310以产生各种操作电压，并且可以输出漏极选择控制电压CS_DSL_A、源极选择控制电压CS_SSL_A、漏极取消选择控制电压CS_DSL_B以及源极取消选择控制电压CS_SSL_B，以便控制指派给存储器单元340的选择的存储器块和未选择的存储器块的第一漏极选择线开关电路331、第一源极选择线开关电路332、第二漏极选择线开关电路333以及第二源极选择线开关电路334。
当与行地址ADDR对应的存储器块是第一存储器块341或第二存储器块342时，块解码器360可以产生具有高电压电平的块通过信号BLKWL并且输出该块通过信号BLKWL。可以从控制逻辑350输出行地址ADDR。
第一组GRA可以包括第一通过电路321、第一漏极选择线开关电路331、第一源极选择线开关电路332和第一存储器块341。
第二组GRB可以包括第二通过电路322、第二漏极选择线开关电路333、第二源极选择线开关电路334和第二存储器块342。
图7是详细地例示了图6中例示的半导体存储器装置的第二组的图。
图6的第一组GRA和第二组GRB可以具有相同的结构；因此，为了方便起见，将仅详细地描述第二组GRB，并且假定第二组GRB与未选择的存储器对应。
第二组GRB可以包括第二通过电路322、第二漏极选择线开关电路333、第二源极选择线开关电路334和第二存储器块342。
第二通过电路322可以包括多个高电压晶体管，所述多个高电压晶体管响应于从块解码器360输出的块通过信号BLKW而将第二全局字线GWLs_B电联接至第二子字线WLs_B1，并且将第二全局选择线GDSL_B和GSSL_B电联接至第二子选择线DSL_B和SSL_B。
第二漏极选择线开关电路333可以包括第一晶体管Tr1。第一晶体管Tr1可以联接在第二子漏极选择线DSL_B与第二存储器块342的第二漏极选择线DSL_B1之间，并且可以响应于漏极取消选择控制电压CS_DSL_B而使得第二漏极选择线DSL_B1能够浮置。
第二源极选择线开关电路334可以包括第二晶体管Tr2。
第二晶体管Tr2可以联接在第二子源极选择线SSL_B与第二存储器块342的第二源极选择线SSL_B1之间，并且可以响应于源极取消选择控制电压CS_SSL_B而对源极选择晶体管SST的栅极施加通过第二源极选择线SSL_B1发送的补偿电压，或者可以使得第二源极选择线SSL_B能够浮置。
例如，在第二存储器块342在读取操作期间是未选择的存储器块的情况下，可以分别响应于漏极取消选择控制电压CS_DSL_B和源极取消选择控制电压CS_SSL_B而使第一晶体管Tr1和第二晶体管Tr2截止。结果，第二漏极选择线DSL_B1和第二源极选择线SSL_B1可以浮置。漏极取消选择控制电压CS_DSL_B和源极取消选择控制电压CS_SSL_B可以是零伏特的电压。
在另一示例中，当第二存储器块342在读取操作期间是未选择的存储器块时，第一晶体管Tr1可以响应于漏极取消选择控制电压CS_DSL_B而截止，并且因此第二选择线DSL_B1可以浮置。第二晶体管Tr2可以响应于源极取消选择控制电压CS_SSL_B而导通，并且可以对源极选择晶体管SST的栅极施加通过第二源极选择线SSL_B发送的0V的补偿电压以使源极选择晶体管SST截止。漏极取消选择控制电压CS_DSL_B可以是零伏特的电压，并且源极取消选择控制电压CS_SSL_B可以是从零伏特至四伏特的范围内的电压。
第二存储器块342可以包括分别联接在公共源线CSL与多条位线BL1至BLm之间的多个单元串ST1至STm。
所述多个单元串ST1至STm可以具有彼此相同的结构。第一单元串ST1可以包括串联联接在公共源线CSL与位线BL1之间的源极选择晶体管SST、多个存储单元MC0至MCn以及漏极选择晶体管DST。所述多个存储单元MC0至MCn的栅极可以联接至相应的第二字线WLs_B。
图8是例示了图6中例示的半导体存储器装置的操作的流程图。
将参照图6、图7和图8描述根据实施方式的半导体存储器装置的操作。
这里，假定针对读取操作在第一存储器块341与第二存储器块342之间选择了第一存储器块341。
1)输入读取命令(S410)
当从外部装置输入了与读取操作有关的读取命令CMD时，控制逻辑350可以产生用于控制电压产生电路310和开关电路330的控制信号和控制电压。
2)产生操作电压(S420)
电压产生电路310可以响应于从控制逻辑350提供的控制信号而产生用于读取操作的具有各种电平的操作电压。例如，操作电压可以包括读取电压、通过电压、选择晶体管控制电压、补偿电压等。电压产生电路310可以将读取电压、通过电压、选择晶体管控制电压等提供给第一全局字线GWLs_A以及第一全局选择线GDSL_A和GSSL_A。此外，电压产生电路310可以向第二全局字线GWLs_B以及第二全局选择线GDSL_B和GSSL_B提供补偿电压。
3)对与未选择的存储器块对应的全局字线和全局选择线施加补偿电压(S430)
电压产生电路310可以对指派给未选择的第二存储器块342的第二全局字线GWLs_B以及全局选择线GDSL_B和GSSL_B施加补偿电压。例如，电压产生电路310可以对指派给所选择的第一存储器块341的第一全局字线GWLs_A以及第一全局选择线GDSL_A和GSSL_A施加操作电压。电压产生电路310可以对指派给未选择的第二存储器块342的第二全局字线GWLs_B以及第二全局选择线GDSL_B和GSSL_B施加补偿电压。施加到第二全局字线GWLs_B的补偿电压可以是正电压，并且例如，可以被设置在从零伏特至四伏特的范围内。施加到第二全局选择线GDSL_B和GSSL_B的补偿电压可以是零伏特的电压。
4)对指派给未选择的存储器块的选择线开关电路施加取消选择控制电压并且使该选择线浮置(S440)
可以对指派给未选择的第二存储器块342的第二漏极选择线开关电路333和第二源极选择线开关电路334分别施加漏极取消选择控制电压CS_DSL_B和源极取消选择控制电压CS_SSL_B。在这种情况下，从控制逻辑350输出的高电压的漏极选择控制电压CS_DSL_A可以被施加到指派给第一存储器块341的第一漏极选择线开关电路331。从控制逻辑350输出的高电压的源极选择控制电压CS_SSL_A可以被施加到第一源极选择线开关电路332。从控制逻辑350输出的零伏特的漏极取消选择控制电压CS_DSL_B可以被施加到指派给未选择的第二存储器块342的第二漏极选择线开关电路333。从控制逻辑350输出的零伏特的源极取消选择控制电压CS_SSL_B可以被施加到第二源极选择线开关电路334。结果，第二漏极选择线DSL_B1和第二源极选择线SSL_B1可以浮置。
5)对选择的存储器块施加操作电压(S450)
在读取操作期间，可以对由第一存储器块341和第二存储器块342共享的公共源线施加零伏特的电压，并且可以对由第一存储器块341和第二存储器块342共享的位线进行预充电。
在第一存储器块341是选择的存储器块并且第二存储器块342是未选择的存储器块的情况下，块解码器360可以响应于行地址ADDR而产生具有高电压电平的块通过信号BLKWL。
响应于块通过信号BLKWL，第一通过电路321可以将第一全局字线GWLs_A电联接至第一存储器块341的第一字线WLs_A，并且可以将第一全局选择线GDSL_A和GSSL_A电联接至第一子选择线DSL_A和SSL_A。
响应于块通过信号BLKWL，第二通过电路322可以将第二全局字线GWLs_B电联接至第二存储器块342的第二字线WLs_B，并且可以将第二全局选择线GDSL_B和GSSL_B电联接至第二子选择线DSL_B和SSL_B。
可以对所选择的第一存储器块341的第一字线WLs_A施加读取电压和通过电压，并且可以对第一选择线DSL_A1和SSL_A1施加选择晶体管控制电压。可以对未选择的第二存储器块342的第二字线WLs_B施加从零伏特至四伏特的范围内的补偿电压，并且可以对第二选择线DSL_B1和SSL_B1施加零伏特的补偿电压。结果，未选择的第二存储器块342的第二选择线DSL_B1和SSL_B1可以浮置。
浮置的第二选择线DSL_B和SSL_B的电位电平可以通过与相邻的布线线路和端子的电容联接而增加。在第二字线WLs_B以及第二选择线DSL_B1和SSL_B1的电位电平通过电容联接现象而超过零伏特的情况下，可以抑制可能在漏极选择晶体管和源极选择晶体管的通道中由于泄漏电流(例如，GIDL)的产生而形成的热载流子(例如，热空穴)的产生。因此，在未选择的存储器块的通道中注入并捕获到热载流子(例如，热空穴)的概率可以降低，并且可以减小流过第二存储器块342中的单元串的泄漏电流。
下“表4”示出了指派给共享一个块通过信号的通过电路的多个存储器块当中的选择的存储器块和未选择的存储器块的字线和选择线的电位电平。
[表4]
如表4中所示，可以对选择的存储器块的字线施加读取电压和通过电压，所述选择的存储器块是从多个存储器块当中选择的存储器块。这里，所选择的存储器块可以联接至共享特定块通过信号的通过电路。因此，块通过信号可以不仅被施加到所选择的存储器块，而且被施加到未选择的存储器块。可以对所选择的存储器块的选择线施加5.5伏特的选择晶体管控制电压。如上所述，可以对未选择的存储器块的字线施加零伏特或补偿电压，并且可以对选择线施加零伏特的补偿电压，或者选择线可以浮置。因此，在所选择的存储器块的读取操作期间，在未选择的存储器块中，在漏极选择晶体管和源极选择晶体管的下通道中形成热载流子(例如，热空穴)的概率可以降低，并且在存储器块的通道中注入并捕获到热载流子(例如，热空穴)的概率可以降低。另外，可以减小流过第二存储器块342中的单元串的泄漏电流。
图9是例示了根据本公开的实施方式的半导体存储器装置的图。
参照图9，半导体存储器装置400可以包括电压产生电路410、通过电路420、存储器单元430、控制逻辑440和块解码器450。
电压产生电路410可以在读取操作期间响应于从控制逻辑440输出的操作信号而产生具有各种电平的操作电压，并且可以将这些操作电压输出到全局字线和全局选择线。例如，操作电压可以包括读取电压、通过电压、选择晶体管控制电压、补偿电压等。电压产生电路410可以向第一全局字线GWLs_A、第一全局选择线GDSL_A和GSSL_A、第二全局字线GWLs_B以及第二全局选择线GDSL_B和GSSL_B发送具有各种电平的操作电压。例如，在存储器单元430的第一存储器块431与第二存储器块432之间选择了第一存储器块431的情况下，电压产生电路410可以向指派给第一存储器块341的第一全局字线GWLs_A以及第一全局选择线GDSL_A和GSSL_A发送操作电压，并且可以向指派给未选择的第二存储器块342的第二全局字线GWLs_B以及第二全局选择线GDSL_B和GSSL_B发送零伏特的电压或低于操作电压的补偿电压。该补偿电压可以被设置在从零伏特至四伏特的范围内。
通过电路组420可以包括第一漏极选择线通过电路421、第一字线通过电路422、第一源极选择线通过电路423、第二漏极选择线通过电路424、第二字线通过电路425以及第二源极选择线通过电路426。
第一漏极选择线通过电路421可以联接在第一全局漏极选择线GDSL_A与第一存储器块431的第一漏极选择线DSL_A之间，并且可以控制第一漏极选择线DSL_A的电位电平。例如，在存储器单元430的第一存储器块431与第二存储器块432之间选择了第一存储器块431的情况下，第一漏极选择线通过电路421可以响应于从控制逻辑440输出的块漏极选择控制电压BLKDSL_A而向第一存储器块431的第一漏极选择线DSL_A发送通过第一全局漏极选择线GDSL_A施加到其的操作电压。
第一字线通过电路422可以联接在第一全局字线GWLs_A与第一存储器块431的第一字线WLs_A之间，并且可以控制第一字线WLs_A的电位电平。例如，在存储器单元430的第一存储器块431与第二存储器块432之间选择了第一存储器块431的情况下，第一字线通过电路422可以响应于从块解码器450输出的块通过信号BLKWL而向第一存储器块431的第一字线WLs_A发送通过第一全局字线GWLs_A输入给其的操作电压。
第一源极选择线通过电路423可以联接在第一源极选择线GSSL_A与第一存储器块431的第一源极选择线SSL_A之间，并且可以控制第一源极选择线SSL_A的电位电平。例如，在存储器单元430的第一存储器块431与第二存储器块432之间选择了第一存储器块431的情况下，第一源极选择线通过电路423可以响应于从控制逻辑440输出的块源极选择控制电压BLKSSL_A而向第一存储器块431的第一源极选择线SSL_A发送通过第一全局源极选择线GSSL_A输入给其的操作电压。
第二漏极选择线通过电路424可以联接在第二全局漏极选择线GDSL_B与第二存储器块432的第二漏极选择线DSL_B之间，并且可以控制第二漏极选择线DSL_B的电位电平。例如，在存储器单元430的第一存储器块431和第二存储器块432中的未选择的存储器块是第二存储器块432的情况下，第二漏极选择线通过电路424响应于从控制逻辑440输出的块漏极取消选择控制电压BLKDSL_B而使第二漏极选择线DSL_B浮置。
第二字线通过电路425联接在第二全局字线GWLs_B与第二存储器块432的第二字线WLs_B之间，并且控制第二字线WLs_B的电位电平。例如，在第二存储器块432是存储器单元430的未选择的存储器块的情况下，第二字线通过电路425可以响应于从块解码器450输出的块通过信号BLKWL而向第二存储器块432的第二字线WLs_B发送通过第二全局字线GWLs_B输入给其的补偿电压。
第二源极选择线通过电路426可以联接在第二源极选择线GSSL_B与第二存储器块432的第二源极选择线SSL_B之间，并且可以控制第二源极选择线SSL_B的电位电平。例如，在第二存储器块432是存储器单元430的所选择的存储器块的情况下，第二源极选择线通过电路426可以响应于从控制逻辑440输出的块源极取消选择控制电压BLKSSL_B而向第二存储器块432的第二源极选择线SSL_B发送通过第二全局源极选择线GSSL_B输入给其的补偿电压，或者可以使得第二源极选择线SSL_B能够浮置。
也就是说，通过电路420可以选择性地使未选择的存储器块的漏极选择线和源极选择线浮置。
通过电路420的第一漏极选择线通过电路421和第二漏极选择线通过电路424以及第一源极选择线通过电路423和第二源极选择线通过电路426可以由控制逻辑440控制。通过电路420的第一字线通过电路422和第二字线通过电路425可以由块解码器450控制。
通过电路420的第一漏极选择线通过电路421和第二漏极选择线通过电路424、第一源极选择线通过电路423和第二源极选择线通过电路426以及第一字线通过电路422和第二字线通过电路425可以包括多个高电压晶体管。
存储器单元430可以包括第一存储器块431和第二存储器块432。第一存储器块431和第二存储器块432中的每一个可以包括多个存储单元。在实施方式中，所述多个存储单元可以是非易失性存储单元。在所述多个存储单元当中，联接至同一字线的存储单元被定义为一页。第一存储器块431和第二存储器块432中的每一个可以包括多个单元串。
第一存储器块431和第二存储器块432可以共享公共源线和位线。
控制逻辑440可以响应于从外部装置输入的命令CMD而控制电压产生电路410，并且控制通过电路420的第一漏极选择线通过电路421和第二漏极选择线通过电路424以及第一源极选择线通过电路423和第二源极选择线通过电路426。例如，响应于和读取操作有关的读取命令，控制逻辑440可以控制电压产生电路410以产生各种操作电压。此外，控制逻辑440可以输出块漏极选择控制电压BLKDSL_A、块源极选择控制电压BLKSSL_A、块漏极取消选择控制电压BLKDSL_B以及块源极取消选择控制电压BLKSSL_B，以便控制指派给存储器单元430的选择的存储器块和未选择的存储器块的第一漏极选择线通过电路421和第二漏极选择线通过电路424以及第一源极选择线通过电路423和第二源极选择线通过电路426。
当与行地址ADDR对应的存储器块是第一存储器块431或第二存储器块432时，块解码器450可以产生具有高电压电平的块通过信号BLKWL。可以从控制逻辑440输出行地址ADDR。
第三组GRC可以包括第一漏极选择线通过电路421、第一字线通过电路422、第一源极选择线通过电路423和第一存储器块431。
第四组GRD可以包括第二漏极选择线通过电路424、第二字线通过电路425、第二源极选择线通过电路426和第二存储器块432。
图10是详细地例示了图9中例示的半导体存储器装置的第四组的图。
图9的第三组GRC和第四组GRD可以具有相同的结构；因此，为了方便起见，将仅详细地描述第四组GRD，并且假定第四组GRD与未选择的存储器对应。
第四组GRD可以包括第二漏极选择线通过电路424、第二字线通过电路425、第二源极选择线通过电路426和第二存储器块432。
第二漏极选择线通过电路424、第二字线通过电路425和第二源极选择线通过电路426可以包括第一晶体管MT1至第k晶体管MTk。例如，第二源极选择线通过电路426可以包括第一晶体管MT1。第二字线通过电路425可以包括第二晶体管MT2至第(k-1)晶体管MTk-1。第二漏极选择线通过电路424可以包括第k晶体管MTk。
第一晶体管MT1可以响应于块源极取消选择控制电压BLKSSL_B而使第二全局源极选择线GSSL_B和第二源极选择线SSL_B彼此联接或者分离。第二晶体管MT2至第(k-1)晶体管MTk-1可以响应于块通过信号BLKWL而使第二全局字线GWLs_B和第二字线WLs_B彼此联接或者分离。第k晶体管MTk响应于块漏极取消选择控制电压BLKDSL_B而使第二全局漏极选择线GDSL_B和第二漏极选择线DSL_B彼此联接或者分离。
在选择的存储器块的读取操作期间，第一晶体管MT1和第k晶体管MTk可以响应于块源极取消选择控制电压BLKSSL_B和块漏极取消选择控制电压BLKDSL_B而截止，并且第二晶体管MT2至第k-1晶体管MTk-1可以响应于块通过信号BLKWL而导通。因此，第二源极选择线SSL_B和第二漏极选择线DSL_B可以浮置，并且可以向第二字线WLs_B发送施加到第二全局字线GWLs_B的电压。例如，在第二全局字线GWLs_B是指派给未选择的存储器块的线的情况下，可以对第二全局字线GWLs_B施加零伏特的电压，并且因此也可以向第二字线WLs_B发送零伏特的电压。
第二存储器块432包括分别联接在公共源线CSL与多条位线BL1至BLm之间的多个单元串ST1至STm。
所述多个单元串ST1至STm可以具有相同的结构。第一单元串ST1可以包括串联联接在公共源线CSL与位线BL1之间的源极选择晶体管SST、多个存储单元MC0至MCn以及漏极选择晶体管DST。所述多个存储单元MC0至MCn的栅极联接至相应的第二字线WLs_B。
图11是例示了图9中例示的半导体存储器装置的操作的流程图。
将参照图9、图10和图11描述根据本实施方式的半导体存储器装置的操作。
这里，假定在第一存储器块431和第二存储器块432之间，第一存储器块431是选择的存储器块并且第二存储器块432是未选择的存储器块。
1)输入读取命令(S510)
当从外部装置输入了与读取操作有关的读取命令CMD时，控制逻辑440产生用于控制电压产生电路410和通过电路420的控制信号和控制电压。
2)产生操作电压(S520)
电压产生电路410可以响应于从控制逻辑440提供的控制信号而产生用于读取操作的具有各种电平的操作电压。例如，操作电压可以包括读取电压、通过电压、选择晶体管控制电压、补偿电压等。电压产生电路410可以将读取电压、通过电压、选择晶体管控制电压等提供给第一全局字线GWLs_A以及第一全局选择线GDSL_A和GSSL_A。此外，电压产生电路410可以向第二全局字线GWLs_B以及第二全局选择线GDSL_B和GSSL_B提供补偿电压。
3)对与未选择的存储器块对应的全局字线施加补偿电压(S530)
电压产生电路410可以对指派给未选择的第二存储器块432的第二全局字线GWLs_B施加补偿电压。例如，电压产生电路410可以对指派给所选择的第一存储器块431的第一全局字线GWLs_A以及第一全局选择线GDSL_A和GSSL_A施加操作电压。电压产生电路410可以对指派给未选择的第二存储器块432的第二全局字线GWLs_B施加零伏特的补偿电压。
4)对指派给未选择的存储器块的选择线通过电路施加取消选择控制电压并且使该选择线浮置(S540)
可以对指派给未选择的第二存储器块432的第二漏极选择线通过电路424和第二源极选择线通过电路426分别施加块漏极取消选择控制电压BLKDSL_B和块源极取消选择控制电压BLKSSL_B。块漏极取消选择控制电压BLKDSL_B和块源极取消选择控制电压BLKSSL_B可以是零伏特的电压。结果，第二漏极选择线DSL_B和第二源极选择线SSL_B可以浮置。
5)对所选择的存储器块施加操作电压(S550)
在读取操作期间，可以对由第一存储器块431和第二存储器块432共享的公共源线施加零伏特的电压，并且可以对由第一存储器块341和第二存储器块342共享的位线进行预充电。
在第一存储器块431是选择的存储器块并且第二存储器块432是未选择的存储器块的情况下，块解码器450可以响应于行地址ADDR而产生具有高电压电平的块通过信号BLKWL。因为块通过信号BLKWL被共同地施加到第一字线通过电路422和第二字线通过电路425，所以第一全局字线GWLs_A可以电联接至第一字线WLs_A，并且第二全局字线GWLs_B可以电联接至第二字线WLs_B。
浮置的选择线DSL_B和SSL_B的电位电平可以通过与相邻的布线线路和端子的电容联接而增加。在选择线DSL_B和SSL_B的电位电平通过电容联接现象而超过零伏特的情况下，可以抑制可能在漏极选择晶体管和源极选择晶体管的通道中由于泄漏电流(例如，GIDL)的产生而形成的热载流子(例如，热空穴)的产生。因此，在未选择的存储器块的通道中注入并捕获到热载流子(例如，热空穴)的概率可以降低，并且可以减小流过第二存储器块432中的单元串的泄漏电流。
图12是例示了根据本公开的实施方式的包括半导体存储器装置的存储器系统的图。
参照图12，存储器系统1000可以包括半导体存储器装置100和控制器1100。
半导体存储器装置100可以与用图1、图4、图6或图9描述的半导体存储器装置相同；因此，将省去或者简化任何重复的详细描述。
控制器1100联接至主机Host和半导体存储器装置100。控制器1100被配置为响应于来自主机Host的请求而访问半导体存储器装置100。例如，控制器1100被配置为控制半导体存储器装置100的读取、写入、擦除和后台操作。控制器1100被配置为在主机Host与半导体存储器装置100之间提供接口。控制器1100被配置为驱动用于控制半导体存储器装置100的固件。
控制器1100包括RAM(随机存取存储器)1110、处理电路1120、主机接口1130、存储器接口1140和错误校正块1150。RAM 1110被用作处理电路1120的操作存储器、半导体存储器装置100与主机Host之间的高速缓存存储器以及半导体存储器装置100与主机Host之间的缓冲存储器中的至少一个。处理电路1120控制控制器1100的总体操作。另外，控制器1100可以暂时存储在写入操作期间从主机Host提供的程序数据。
主机接口1130包括用于执行主机Host与控制器1100之间的数据交换的协议。在示例性实施方式中，控制器1100被配置为通过诸如以下协议这样的各种接口协议中的至少一种来与主机Host进行通信：通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、PCI-express(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机系统接口(SCSI)协议、增强小型磁盘接口(ESDI)协议以及集成驱动电子装置(IDE)协议、专用协议等。
存储器接口1140与半导体存储器装置100连接。例如，存储器接口包括NAND接口或NOR接口。
错误校正块1150使用错误校正码(ECC)来检测并校正从半导体存储装置100接收到的数据中的错误。处理电路1120可以根据来自错误校正块1150的错误检测结果来调整读取电压，并且控制半导体存储器装置100以执行重新读取。在示例性实施方式中，错误校正块可以被提供为控制器1100的元件。
可以将控制器1100和半导体存储器装置100集成到单个半导体装置中。在示例性实施方式中，可以将控制器1100和半导体存储器装置100集成到单个半导体装置中以形成存储卡。例如，控制器1100和半导体存储器装置100可以被集成到单个半导体装置中，并且形成诸如个人计算机存储器卡国际协会(PCMCIA)、紧致型闪存卡(CF)、智能媒介卡(SM或SMC)、记忆棒多媒体卡(MMC、RS-MMC或MMCmicro)、SD卡(SD、mimiSD、microSD或SDHC)、通用闪速存储装置(UFS)等这样的存储器卡。
可以将控制器1100和半导体存储器装置100集成到单个半导体装置中，以形成固态驱动器(SSD)。SSD包括被形成以将数据存储到半导体存储器中的存储装置。当存储器系统1000被用作SSD时，可以显著地改进联接至存储器系统2000的主机Host的操作速度。
在另一实施方式中，存储器系统1000可以被提供为诸如以下这样的电子装置的各种元件中的一种：计算机、超移动PC(UMPC)、工作站、上网本、个人数字助手(PDA)、便携式计算机、网络平板计算机、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、游戏控制台、导航装置、黑盒、数码相机、3维电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、能够在无线环境中发送/接收信息的装置、用于形成家庭网络的各种装置中的一种、用于形成计算机网络的各种电子装置中的一种、用于形成远程信息处理网络的各种电子装置中的一种、RFID装置、用于形成计算系统的各种元件中的一种等。
在示例性实施方式中，可以将半导体存储器装置100或存储器系统1000嵌入在各种类型的封装中。例如，可以按照诸如以下的项这样的类型对半导体存储器装置100或存储器系统2000进行封装：层叠封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插封装(PDIP)、Waffle组件的管芯、晶片形式的管芯、板上芯片(COB)、陶瓷双列直插封装(CERDIP)、塑料度量四方扁平封装(MQFP)、薄型四方扁平封装(TQFP)、小外形封装(SOIC)、缩小外形封装(SSOP)、薄型小外形封装(TSOP)、薄型四方扁平封装(TQFP)、系统级封装(SIP)、多芯片封装(MCP)、晶片级制造封装(WFP)、晶片级加工堆叠封装(WSP)等。
图13是例示了图12的存储器系统的应用示例的图。
参照图13，存储器系统2000可以包括半导体存储器装置2100和控制器2200。半导体存储器装置2100可以包括多个存储器芯片。可以将半导体存储器芯片划分成多个组。
在图13中，例示了多个组中的每一个通过第一通道CH1至第k通道CHk与控制器2200进行通信。每个半导体存储器芯片可以具有与参照图1、图4、图6或图9所描述的半导体存储器装置100、200、300和400中的任一个的配置相同的配置。
每个组可以通过一个公共通道与控制器2200进行通信。控制器2200可以具有与参照图12所描述的控制器1100的配置相同的配置，并且可以通过多个通道CH1至CHk来控制半导体存储器装置2100的多个存储器芯片。
图14是例示了包括参照图13所例示的存储器系统的计算系统的图。
参照图14，计算系统3000可以包括中央处理电路3100、RAM 3200、用户接口3300、电源3400、系统总线3500和存储器系统2000。
存储器系统2000可以通过系统总线3500电联接至CPU 3100、RAM 3200、用户接口3300和电源3400。通过用户接口3300提供的数据或者由CPU 3100处理的数据可以被存储在存储器系统2000中。
在图14中，半导体存储器装置2100被例示为通过控制器2200联接至系统总线3500。然而，半导体存储器装置2100可以直接联接至系统总线3500。控制器2200的功能可以由CPU 3100和RAM 3200来执行。
在图14中，例示了参照图13所描述的存储器系统2000被使用。然而，存储器系统2000可以用参照图12所描述的存储器系统1000替换。在实施方式中，计算系统3000可以包括参照图12和图13所描述的所有存储器系统1000和2000。
虽然已经出于例示性目的公开了本公开的示例性的实施方式，但是本领域技术人员将领会的是，各种修改、添加和替换是可能的。因此，本公开的范围必须由所附的权利要求及权利要求的等同物来限定，而不是由在它们之前的说明书来限定。
相关申请的交叉引用
本申请根据要求于2016年1月19日在韩国知识产权局提交的韩国专利申请号10-2016-0006584的优先权，该韩国专利申请的全部公开通过引用被并入到本文中。

Claims (19)

1.一种操作半导体存储器装置的方法，该方法包括以下步骤：
对选择的存储器块执行读取操作；以及
在所述读取操作期间，使局部选择线能够浮置，使得联接至未选择的存储器块的局部字线的电位电平增加。
2.根据权利要求1所述的方法，其中，为了使得所述局部选择线能够浮置，联接至所述未选择的存储器块的全局选择线和所述局部选择线彼此分离。
3.根据权利要求1所述的方法，该方法还包括以下步骤：
当所述局部选择线正处于浮置时，使全局字线和所述所述局部字线彼此分离，使得联接至所述未选择的存储器块的所述局部字线正处于浮置。
4.根据权利要求3所述的方法，其中，施加到与所述未选择的存储器块联接的全局选择线的电压与施加到与所述选择的存储器块联接的全局选择线的电压相同，并且施加到与所述未选择的存储器块联接的全局字线的电压与施加到与所述选择的存储器块联接的全局字线的电压相同。
5.根据权利要求1所述的方法，该方法还包括以下步骤：
当所述局部选择线浮置时，将联接至所述未选择的存储器块的所述局部字线拉至接地。
6.根据权利要求5所述的方法，其中，将联接至所述未选择的存储器块的所述局部字线拉至接地的步骤包括以下步骤：
将联接至所述未选择的存储器块的全局字线拉至接地；以及
将联接至所述未选择的存储器块的所述全局字线与联接至所述未选择的存储器块的所述局部字线彼此联接。
7.根据权利要求1所述的方法，该方法还包括以下步骤：
将联接至所述未选择的存储器块的所述局部选择线中的一些拉至接地。
8.根据权利要求7所述的方法，其中，在联接至所述未选择的存储器块的所述局部选择线当中，局部漏极选择线正处于浮置，并且局部源极选择线被拉至接地。
9.一种操作半导体存储器装置的方法，该方法包括以下步骤：
执行选择的存储器块的读取操作；以及
在所述读取操作期间，将联接至未选择的存储器块的局部选择线拉至接地。
10.根据权利要求9所述的方法，其中，将联接至未选择的存储器块的局部选择线拉至接地的步骤包括以下步骤：
将联接至所述未选择的存储器块的全局选择线拉至接地；以及
将联接至所述未选择的存储器块的所述全局选择线和所述局部选择线彼此联接。
11.根据权利要求9所述的方法，该方法还包括以下步骤：当联接至所述未选择的存储器块的所述局部选择线被拉至接地时，对联接至所述未选择的存储器块的局部字线施加补偿电压。
12.根据权利要求11所述的方法，其中，所述补偿电压被设置为正电压。
13.根据权利要求9所述的方法，该方法还包括以下步骤：将联接至所述未选择的存储器块的所述局部选择线拉至接地，使联接至所述未选择的存储器块的全局选择线和所述局部选择线彼此分离。
14.一种半导体存储器装置，该半导体存储器装置包括：
多个存储器块；
联接至相应的存储器块的局部选择线和局部字线；
电压产生电路，所述电压产生电路被配置为向全局选择线和全局字线输出各种电平的操作电压；
选择线通过电路，所述选择线通过电路被配置为选择性地使所述全局选择线和所述局部选择线联接或者分离；
字线通过电路，所述字线通过电路被配置为共同地使所述全局字线和所述局部字线联接或者分离；
块解码器，所述块解码器被配置为控制共用的所述字线通过电路；以及
控制逻辑，所述控制逻辑被配置为响应于命令而控制所述电压产生电路、所述选择线通过电路和所述块解码器。
15.根据权利要求14所述的半导体存储器装置，其中，所述电压产生电路经由所述全局选择线联接至所述选择线通过电路，并且经由所述全局字线联接至所述字线通过电路。
16.根据权利要求15所述的半导体存储器装置，其中，在所述存储器块当中的选择的存储器块的读取操作期间，所述电压产生电路在所述全局选择线和所述全局字线当中将指派给未选择的存储器块的全局选择线和全局字线拉至接地。
17.根据权利要求14所述的半导体存储器装置，其中，所述控制逻辑被配置为响应于所述命令而输出用于控制所述电压产生电路的操作信号、用于控制所述选择线通过电路的控制电压以及用于控制所述块解码器的块通过信号。
18.根据权利要求14所述的半导体存储器装置，其中，在所述存储器块当中的选择的存储器块的读取操作期间，所述控制逻辑按照使得联接至未选择的存储器块的局部选择线和全局选择线彼此分离的方式控制所述选择线通过电路。
19.根据权利要求14所述的半导体存储器装置，其中，在所述存储器块当中的选择的存储器块的读取操作期间，所述控制逻辑按照使得联接至未选择的存储器块的局部字线和全局字线彼此联接的方式控制所述字线通过电路。
CN201610548541.7A 2016-01-19 2016-07-13 半导体存储器装置及其操作方法 Active CN106981310B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020160006584A KR102424371B1 (ko) 2016-01-19 2016-01-19 반도체 메모리 장치 및 이의 동작 방법
KR10-2016-0006584 2016-01-19

Publications (2)

Publication Number Publication Date
CN106981310A true CN106981310A (zh) 2017-07-25
CN106981310B CN106981310B (zh) 2020-10-23

Family

ID=59314808

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610548541.7A Active CN106981310B (zh) 2016-01-19 2016-07-13 半导体存储器装置及其操作方法

Country Status (4)

Country Link
US (1) US9842653B2 (zh)
KR (1) KR102424371B1 (zh)
CN (1) CN106981310B (zh)
TW (1) TWI685849B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110880350A (zh) * 2018-09-06 2020-03-13 亿而得微电子股份有限公司 低电流电子抹除式可复写只读存储器阵列的操作方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102434922B1 (ko) * 2018-03-05 2022-08-23 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
US10522226B2 (en) * 2018-05-01 2019-12-31 Silicon Storage Technology, Inc. Method and apparatus for high voltage generation for analog neural memory in deep learning artificial neural network
US11880582B2 (en) 2019-01-02 2024-01-23 SK Hynix Inc. Memory device having improved program and erase operations and operating method of the memory device
KR20200084262A (ko) * 2019-01-02 2020-07-10 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
JP2020144961A (ja) * 2019-03-07 2020-09-10 キオクシア株式会社 半導体記憶装置
KR20210158216A (ko) 2020-06-23 2021-12-30 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
KR20220046926A (ko) 2020-10-08 2022-04-15 삼성전자주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020159315A1 (en) * 2001-03-29 2002-10-31 Kabushiki Kaisha Toshiba Semiconductor memory
CN1496568A (zh) * 2001-03-14 2004-05-12 因芬尼昂技术股份公司 半导体记忆装置之感测放大器排列
US20050203550A1 (en) * 2004-03-11 2005-09-15 Laufer Michael D. Surgical fastener
CN101281789A (zh) * 2007-04-06 2008-10-08 海力士半导体有限公司 快闪存储器设备及操作其的方法
US7512003B2 (en) * 2006-07-04 2009-03-31 Samsung Electronics Co., Ltd. Non-volatile memory device
US20090316487A1 (en) * 2008-06-20 2009-12-24 Aplus Flash Technology, Inc. Apparatus and method for inhibiting excess leakage current in unselected nonvolatile memory cells in an array
CN102110472A (zh) * 2009-12-23 2011-06-29 海力士半导体有限公司 半导体存储装置及其操作方法
CN102262901A (zh) * 2010-05-31 2011-11-30 海力士半导体有限公司 具有能够减少平面面积的配置的半导体集成电路装置

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5245570A (en) * 1990-12-21 1993-09-14 Intel Corporation Floating gate non-volatile memory blocks and select transistors
KR0145224B1 (ko) * 1995-05-27 1998-08-17 김광호 불휘발성 반도체 메모리의 분리된 기입 및 독출 경로를 가지는 워드라인 구동회로
US5801991A (en) * 1997-03-31 1998-09-01 Intel Corporation Deselected word line that floats during MLC programming of a flash memory
US5886923A (en) * 1997-10-27 1999-03-23 Integrated Silicon Solution Inc. Local row decoder for sector-erase fowler-nordheim tunneling based flash memory
US6459645B2 (en) * 1999-09-30 2002-10-01 Intel Corporation VPX bank architecture
KR100381962B1 (ko) * 2000-08-07 2003-05-01 삼성전자주식회사 비휘발성 메모리 장치의 로우 디코더
KR100432884B1 (ko) * 2001-08-28 2004-05-22 삼성전자주식회사 공유된 행 선택 구조를 갖는 불 휘발성 반도체 메모리 장치
JP3884448B2 (ja) * 2004-05-17 2007-02-21 株式会社東芝 半導体記憶装置
KR100559716B1 (ko) * 2004-04-01 2006-03-10 주식회사 하이닉스반도체 낸드 플래시 메모리 소자 및 이의 독출 방법
KR100559714B1 (ko) * 2004-04-19 2006-03-10 주식회사 하이닉스반도체 낸드 플래시 메모리 소자 및 이의 프로그램 방법
KR100705221B1 (ko) * 2004-09-03 2007-04-06 에스티마이크로일렉트로닉스 엔.브이. 플래쉬 메모리 소자 및 이를 이용한 플래쉬 메모리 셀의소거 방법
US7450433B2 (en) * 2004-12-29 2008-11-11 Sandisk Corporation Word line compensation in non-volatile memory erase operations
KR100673170B1 (ko) 2005-03-10 2007-01-22 주식회사 하이닉스반도체 향상된 소거 기능을 가지는 플래쉬 메모리 장치 및 그 소거동작 제어 방법
KR100687424B1 (ko) * 2005-08-29 2007-02-26 주식회사 하이닉스반도체 비휘발성 메모리 장치
KR100842996B1 (ko) * 2006-02-06 2008-07-01 주식회사 하이닉스반도체 온도에 따라 선택적으로 변경되는 워드 라인 전압을발생하는 워드 라인 전압 발생기와, 이를 포함하는 플래시메모리 장치 및 그 워드 라인 전압 발생 방법
KR100685638B1 (ko) * 2006-03-31 2007-02-22 주식회사 하이닉스반도체 랜덤 프로그램 기능을 가지는 듀얼 플레인 타입 플래시메모리 장치 및 그 프로그램 동작 방법
KR100909627B1 (ko) * 2007-10-10 2009-07-27 주식회사 하이닉스반도체 플래시 메모리소자
KR101519061B1 (ko) * 2008-01-21 2015-05-11 삼성전자주식회사 하나의 고전압 레벨 쉬프터를 공유하는 로우 디코더를 갖는플래쉬 메모리 장치
US8125829B2 (en) * 2008-05-02 2012-02-28 Micron Technology, Inc. Biasing system and method
KR100967000B1 (ko) * 2008-05-20 2010-06-30 주식회사 하이닉스반도체 불휘발성 메모리 장치의 프로그램 방법
IT1391466B1 (it) * 2008-07-09 2011-12-23 Micron Technology Inc Rilevamento di una cella di memoria tramite tensione negativa
KR101591940B1 (ko) * 2009-04-23 2016-02-05 삼성전자주식회사 비휘발성 메모리 장치
KR101155279B1 (ko) * 2009-09-01 2012-06-18 에스케이하이닉스 주식회사 반도체 메모리 소자
KR101636015B1 (ko) * 2010-02-11 2016-07-05 삼성전자주식회사 불휘발성 데이터 저장 장치, 그것의 프로그램 방법, 그리고 그것을 포함하는 메모리 시스템
KR101089967B1 (ko) * 2010-07-09 2011-12-05 주식회사 하이닉스반도체 불휘발성 메모리 장치 및 그 동작 방법
KR101772572B1 (ko) * 2010-12-06 2017-08-29 삼성전자주식회사 불휘발성 메모리 장치
KR101751950B1 (ko) * 2011-03-03 2017-06-30 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 읽기 방법
KR20120119322A (ko) * 2011-04-21 2012-10-31 에스케이하이닉스 주식회사 반도체 메모리 장치
KR101184539B1 (ko) * 2011-06-28 2012-09-19 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 동작 방법
KR20130022228A (ko) * 2011-08-25 2013-03-06 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 동작 방법
KR20130031483A (ko) 2011-09-21 2013-03-29 에스케이하이닉스 주식회사 불휘발성 메모리 장치
KR102053282B1 (ko) * 2012-08-08 2019-12-06 에스케이하이닉스 주식회사 어드레스 디코더, 그것의 포함하는 반도체 메모리 장치, 그리고 그것의 동작 방법
US8958244B2 (en) * 2012-10-16 2015-02-17 Conversant Intellectual Property Management Inc. Split block decoder for a nonvolatile memory device
US9007834B2 (en) * 2013-01-10 2015-04-14 Conversant Intellectual Property Management Inc. Nonvolatile memory with split substrate select gates and hierarchical bitline configuration
KR20150135903A (ko) * 2014-05-26 2015-12-04 에스케이하이닉스 주식회사 반도체 장치 및 이를 포함하는 시스템과 이의 동작 방법
KR102293136B1 (ko) * 2014-10-22 2021-08-26 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함하는 저장 장치 및 그것의 동작 방법
KR102396422B1 (ko) * 2015-02-11 2022-05-11 삼성전자주식회사 불휘발성 메모리 및 불휘발성 메모리를 포함하는 스토리지 장치

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1496568A (zh) * 2001-03-14 2004-05-12 因芬尼昂技术股份公司 半导体记忆装置之感测放大器排列
US20020159315A1 (en) * 2001-03-29 2002-10-31 Kabushiki Kaisha Toshiba Semiconductor memory
US20050203550A1 (en) * 2004-03-11 2005-09-15 Laufer Michael D. Surgical fastener
US7512003B2 (en) * 2006-07-04 2009-03-31 Samsung Electronics Co., Ltd. Non-volatile memory device
CN101281789A (zh) * 2007-04-06 2008-10-08 海力士半导体有限公司 快闪存储器设备及操作其的方法
US20090316487A1 (en) * 2008-06-20 2009-12-24 Aplus Flash Technology, Inc. Apparatus and method for inhibiting excess leakage current in unselected nonvolatile memory cells in an array
CN102110472A (zh) * 2009-12-23 2011-06-29 海力士半导体有限公司 半导体存储装置及其操作方法
CN102262901A (zh) * 2010-05-31 2011-11-30 海力士半导体有限公司 具有能够减少平面面积的配置的半导体集成电路装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110880350A (zh) * 2018-09-06 2020-03-13 亿而得微电子股份有限公司 低电流电子抹除式可复写只读存储器阵列的操作方法
CN110880350B (zh) * 2018-09-06 2021-08-13 亿而得微电子股份有限公司 低电流电子抹除式可复写只读存储器阵列的操作方法

Also Published As

Publication number Publication date
US9842653B2 (en) 2017-12-12
US20170206966A1 (en) 2017-07-20
TW201727654A (zh) 2017-08-01
CN106981310B (zh) 2020-10-23
KR20170086932A (ko) 2017-07-27
TWI685849B (zh) 2020-02-21
KR102424371B1 (ko) 2022-07-25

Similar Documents

Publication Publication Date Title
CN106981310A (zh) 半导体存储器装置及其操作方法
CN104835525B (zh) 半导体存储器件和包括半导体存储器件的存储系统
CN104008778B (zh) 非易失性存储器及非易失性存储器的操作方法
CN104821182A (zh) 半导体存储器件及包括其的系统
CN108122584A (zh) 半导体存储装置及其操作方法
CN104599704B (zh) 半导体存储器件及其擦除方法
TWI616891B (zh) 包含三維陣列結構的半導體記憶體裝置
CN107545924A (zh) 半导体存储器装置及其操作方法
CN105321569A (zh) 半导体存储器件及其操作方法
CN107068182A (zh) 非易失性存储装置、擦除方法及包括该装置的存储系统
CN109754827A (zh) 半导体存储器装置及其操作方法
CN108511023A (zh) 半导体存储器装置及其操作方法
CN102157199A (zh) 非易失性数据存储设备及其编程方法和存储系统
CN107808682A (zh) 控制电路、外围电路、半导体存储器件及其操作方法
CN109427380A (zh) 半导体存储器装置及其操作方法
CN106571158A (zh) 半导体存储器件及其操作方法
KR20160022627A (ko) 반도체 메모리 장치 및 그것의 동작 방법
CN105321562A (zh) 半导体存储器件、包括其的存储系统及其操作方法
CN109243510A (zh) 半导体存储装置及其操作方法
CN109542394A (zh) 控制器、半导体存储器装置及具有它们的存储器系统
CN109256167A (zh) 半导体存储器装置及其操作方法
CN109949839A (zh) 存储器控制器及存储器控制器的操作方法
CN104240749A (zh) 半导体器件及其操作方法
CN106653078A (zh) 外围电路、半导体存储器件及其操作方法
CN106558331A (zh) 包括三维阵列结构的半导体存储器件和包括其的存储系统

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant