KR100842996B1 - 온도에 따라 선택적으로 변경되는 워드 라인 전압을발생하는 워드 라인 전압 발생기와, 이를 포함하는 플래시메모리 장치 및 그 워드 라인 전압 발생 방법 - Google Patents

온도에 따라 선택적으로 변경되는 워드 라인 전압을발생하는 워드 라인 전압 발생기와, 이를 포함하는 플래시메모리 장치 및 그 워드 라인 전압 발생 방법 Download PDF

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Abstract

본 발명은 온도에 따라 선택적으로 변경되는 워드 라인 전압을 발생하는 워드 라인 전압 발생기와, 이를 포함하는 플래시 메모리 장치 및 그 워드 라인 전압 발생 방법에 관한 것으로, 워드 라인 전압 발생기는 독출 전압 발생기 및 제어부를 포함한다. 독출 전압 발생기는 플래시 메모리 장치의 독출 동작 또는 프로그램 검증을 위한 독출 동작시, 인에이블 제어 신호에 응답하여, 온도에 반비례하게 변경되는 내부전압과, 기준 전압들 중 하나에 기초한 독출 전압 또는 검증 전압을 발생하고, 로우 디코딩 신호에 응답하여, 독출 전압 또는 검증 전압을 복수의 글로벌(global) 워드 라인들 중 하나에 공급한다. 제어부는 독출 제어 신호 또는 검증 제어 신호에 응답하여, 기준 전압들 중 하나를 발생한다. 본 발명에 따른 워드 라인 전압 발생기는 프로그램 검증을 위한 독출 동작 또는 노멀 독출 동작시, 검증 전압 또는 독출 전압을 온도에 반비례하게 선택적으로 변경시키므로, 메모리 셀의 문턱 전압 분포의 폭을 감소시키고, 독출 데이터의 센싱 마진을 안정적으로 보장할 수 있다.
독출 전압, 검증 전압, 전압 분배 회로, 연산 증폭 회로

Description

온도에 따라 선택적으로 변경되는 워드 라인 전압을 발생하는 워드 라인 전압 발생기와, 이를 포함하는 플래시 메모리 장치 및 그 워드 라인 전압 발생 방법{Word line voltage generator for generating word line voltage changed selectively according to temperature, a flash memory device with the word line voltage generator and method for generating word line voltage by the same}
도 1a 내지 도 1c는 종래의 플래시 메모리 장치의 프로그램 과정에 따른 메모리 셀들의 문턱 전압 분포를 나타내는 그래프들이다.
도 2는 본 발명의 일실시예에 따른 워드 라인 전압 발생기의 블록도이다.
도 3은 도 2에 도시된 독출 전압 발생기를 상세히 나타내는 도면이다.
도 4는 도 3에 도시된 전압 분배 회로에 의해 발생되는 분배된 전압과 온도의 관계를 나타내는 그래프이다.
도 5는 본 발명의 일실시예에 따른 플래시 메모리 장치의 블록도이다.
도 6은 도 5에 도시된 메모리 셀 어레이, 블록 선택부, X-디코더, 및 독출 전압 발생기를 상세히 나타내는 도면이다.
도 7a 내지 도 7c는 도 5에 도시된 플래시 메모리 장치가 싱글-레벨 셀들을 포함할 경우, 프로그램 과정에 따른 싱글-레벨 셀들의 문턱 전압 분포를 나타내는 그래프들이다.
도 8a 내지 도 8c는 도 5에 도시된 플래시 메모리 장치가 멀티-레벨 셀들을 포함할 경우, 프로그램 과정에 따른 멀티-레벨 셀들의 문턱 전압 분포를 나타내는 그래프들이다.
〈도면의 주요 부분에 대한 부호의 설명〉
100 : 워드 라인 전압 발생기 110 : 독출 전압 발생기
120 : 제어부 200 : 플래쉬 메모리 장치
201 : 메모리 셀 어레이 202 : 입력 버퍼
203 : 제어 로직 회로 204 : X-디코더
205 : 고전압 발생기 206 : 블록 선택부
207 : 페이지 버퍼 208 : 검증 데이터 비교기
209 : Y-디코더 210 : 데이터 입출력 버퍼
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히, 플래시 메모리 장치에 관한 것이다.
일반적으로, 플래시 메모리 장치의 메모리 셀은 저장되는 데이터의 비트 수에 따라 싱글-레벨 셀(Single-Level Cell, 이하, 'SLC'라 칭함)과 멀티-레벨 셀(Multi-Level Cell, 이하, 'MLC'라 칭함)로 구분될 수 있다. SLC에는 "1" 또는 "0" 의 로직 값을 가지는 1비트의 데이터가 저장될 수 있고, MLC에는 "11", "10", "01", "00" 중 어느 하나의 로직 값을 가지는 2비트의 데이터가 저장될 수 있다. 따라서 프로그램 동작 이 후, 상기 플래시 메모리 장치에 포함되는 메모리 셀(SLC 또는 MLC)의 문턱 전압(threshold voltage)은 저장되는 데이터 값에 대응하는 전압으로 변경된다. 예를 들어, 플래시 메모리 장치가 SLC를 포함하는 경우, 상기 플래시 메모리 장치의 프로그램 동작 이 후, 상기 SLC의 문턱 전압은 "1" 또는 "0"에 대응하는 전압으로 변경된다. 또, 상기 플래시 메모리 장치가 MLC를 포함하는 경우, 상기 플래시 메모리 장치의 프로그램 동작 이 후, 상기 MLC의 문턱 전압은 "11", "10", "01", "00" 중 어느 하나에 대응하는 전압으로 변경된다. 종래의 플래시 메모리 장치의 프로그램 과정에 따른 메모리 셀들의 문턱 전압의 분포를 좀 더 상세히 설명하면 다음과 같다.
도 1a 내지 도 1c는 종래의 플래시 메모리 장치의 프로그램 과정에 따른 메모리 셀들의 문턱 전압 분포를 나타내는 그래프들로서, SLC를 포함하는 플래시 메모리 장치의 프로그램 동작과 관련된다. 또, 도 1a 내지 도 1c의 그래프들은 SLC의 실질적인 문턱 전압 분포를 나타낸 것이 아니고, 전압 발생기의 입장에서 보여지는 SLC의 문턱 전압 분포를 나타낸 것이다. 도 1a는 상기 플래시 메모리 장치의 프로그램 동작이 낮은 온도(cold temperature)에서 실행된 경우, SLC의 문턱 전압 분포를 나타내는 그래프이다. 도 1b는 상기 플래시 메모리 장치의 프로그램 동작이 실내(room) 온도에서 실행된 경우, SLC의 문턱 전압 분포를 나타내는 그래프이다. 도 1c는 상기 플래시 메모리 장치의 프로그램 동작이 높은(hot) 온도에서 실행된 경 우, SLC의 문턱 전압 분포를 나타낸다. 도 1a 내지 도 1c에서 참고되는 것과 같이, 낮은 온도에서 프로그램된 SLC의 문턱 전압이 높은 온도에서 프로그램된 SLC의 문턱 전압보다 상대적으로 더 작게 도시된 것을 알 수 있다. 다시 말하면, 도 1a에 도시된 그래프들(PS11∼PS13)의 위치에 비하여 도 1c에 도시된 그래프들(PS31∼PS33)의 위치가 전압이 증가하는 방향(도 1c에서는 우측)으로 약간 이동한 것을 알 수 있다. 이처럼, 프로그램 동작시의 온도에 따라서 SLC의 문턱 전압 분포가 변화되는 것처럼 보이는 이유는, 온도가 변화함에 따라, 내부 회로들의 동작 환경들이 변화되기 때문이다. 내부 회로들의 동작 환경들로서는 예를 들어, 메모리 셀의 전류량, 전압 발생기에서 워드 라인 쪽을 바라볼 때의 워드 라인의 임피던스, 및 페이지 버퍼에 포함되는 트랜지스터들의 문턱 전압들 및 포화(saturation) 전류들이 있다. 상기 내부 회로들의 동작 환경들은 낮은 온도에서 워드 라인을 통하여 실제로 SLC의 게이트(gate)에 전달되는 전압을 감소시킨다. 또, 상기 내부 회로들의 동작 환경들은 높은 온도에서 SLC의 게이트에 전달되는 전압을 증가시킨다. 따라서, 전압 발생기가 일정한 검증(verify) 전압을 워드 라인에 공급하더라도, SLC의 게이트에 전달되는 검증 전압(PV)은 상기 내부 회로들의 동작 환경들에 따라서 증가하거나 또는 감소할 수 있다. 예를 들어, 상기 내부 회로들의 동작 환경들에 의해 SLC의 게이트에 전달되는 검증 전압이 감소하면, SLC의 프로그램이 충분히 이루어지지 않은 상태에서 프로그램 동작이 종료되므로, 도 1a의 그래프들(PS11∼PS13)처럼, 프로그램된 전체 SLC의 문턱 전압이 감소(즉, 도 1a에서는 좌측으로 이동)하게 된다. 또, 상기 내부 회로들의 동작 환경들에 의해 SLC의 게이트에 전달되는 검증 전압(PV)이 증가하면, SLC의 프로그램이 과도하게 이루어진 상태에서 프로그램 동작이 종료되므로, 도 1c의 그래프들(PS31∼PS33)처럼, 프로그램된 전체 SLC의 문턱 전압이 증가(즉, 도 1c에서는 우측으로 이동)하게 된다. 결과적으로, 프로그램 동작시 온도에 따른 상기 내부 회로들의 동작 환경들의 변화는 SLC의 게이트에 전달되는 검증 전압을 변화시키게 되고, 검증 전압의 변화는 SLC의 문턱 전압의 분포를 변화시키게 된다. 결과적으로, 프로그램 동작 이 후, 프로그램된 SLC의 문턱 전압 분포 폭이 "W1"으로 표시된 것과 같이 좁아(narrow)져야 하지만, 프로그램 시의 온도 변화를 고려하면 "W2"로 표시된 것과 같이 넓어(wide)지게 된다. 이처럼 SLC의 문턱 전압 분포 폭이 넓어지게 되면, 플래시 메모리 장치의 프로그램 동작 속도가 감소하게 되고, 프로그램 디스터번스(disturbance) 현상이 발생하게 된다.
한편, 상술한 것과 유사하게, 노멀 독출(normal read) 동작시 온도의 변화에 따라 내부 회로들의 동작 환경들이 변경된다. 이를 좀 더 상세히 설명하면, 낮은 온도에서 플래시 메모리 장치의 노멀 독출 동작이 실행될 때, 내부 회로들의 동작 환경들은 실제로 SLC의 게이트에 전달되는 독출 전압(RV)을 감소시키도록 변경된다. 즉, 전압 발생기가 온도에 상관없이 일정한 독출 전압(RV)을 워드 라인에 공급하더라도, 내부 회로들의 동작 환경들로 인하여, 실내 온도일 때보다 낮은 온도일 때, SLC의 게이트에 전달되는 독출 전압(RV)이 더 감소하게 된다. 그 결과, 전압 발생기의 입장에서는 낮은 온도에서 노멀 독출 동작시의 전체 SLC의 문턱 전압이 실내 온도에서의 노멀 독출 동작시의 전체 SLC의 문턱 전압보다 상대적으로 더 높은 것처럼 느껴질 수 있다. 이와 유사하게, 높은 온도에서 플래시 메모리 장치의 노멀 독출 동작이 실행될 때, 내부 회로들의 동작 환경들은 실제로 SLC의 게이트에 전달되는 독출 전압(RV)을 증가시키도록 변경된다. 즉, 전압 발생기가 온도에 상관없이 일정한 독출 전압(RV)을 워드 라인에 공급하더라도, 온도에 따라 변경되는 내부 회로들의 동작 환경들로 인하여, 실내 온도일 때보다 높은 온도일 때, SLC의 게이트에 전달되는 독출 전압(RV)이 더 증가하게 된다. 그 결과, 전압 발생기의 입장에서는 높은 온도에서 노멀 독출 동작시의 전체 SLC의 문턱 전압이 실내 온도에서의 노멀 독출 동작시의 전체 SLC의 문턱 전압보다 상대적으로 더 낮은 것처럼 느껴질 수 있다. 따라서, 노멀 독출 동작시 SLC의 문턱 전압의 분포는 도 1a 내지 도 1c의 그래프들(PS11∼PS13, PS21∼PS23, PS31∼PS33)과 같이 도시될 수 있다. 이를 좀 더 상세히 설명하면, 상기 그래프들(PS11∼PS13)은 낮은 온도에서 프로그램된 SLC의 데이터가, 낮은 온도, 실내 온도, 및 높은 온도에서 각각 독출될 때(즉, 노멀 독출 동작시), 전압 발생기의 입장에서 고려된 SLC의 문턱 전압 분포들을 각각 나타낸다. 또, 상기 그래프들(PS21∼PS23)은 실내 온도에서 프로그램된 SLC의 데이터가, 낮은 온도, 실내 온도, 및 높은 온도에서 각각 독출될 때, 전압 발생기의 입장에서 고려된 SLC의 문턱 전압 분포들을 각각 나타낸다. 또, 상기 그래프들(PS31∼PS33)은 높은 온도에서 프로그램된 SLC의 데이터가, 낮은 온도, 실내 온도, 및 높은 온도에서 각각 독출될 때, 전압 발생기의 입장에서 고려된 SLC의 문턱 전압 분포들을 각각 나타낸다. 이처럼 노멀 독출 동작시의 온도에 따라 SLC의 문턱 전압 분포가 변경될 경우, SLC의 문턱 전압 분포 폭이 "W1"으로 표시된 것과 같이 좁은 것이 바람직하지만, "W2"로 표시된 것과 같이 넓어지게 된다.
상술한 것과 같이, 프로그램 동작과 노멀 독출 동작시의 온도 변화에 따라 SLC의 문턱 전압 분포가 변화한다. 하지만, 종래의 전압 발생기는 온도에 무관하게 일정한 검증 전압(PV) 또는 독출 전압(RV)을 워드 라인에 공급하기 때문에, 프로그램된 SLC의 문턱 전압 분포 폭이 더욱 넓어지게 되고, 독출 동작시 패일(fail)이 발생될 수 있다. 이를 좀 더 상세히 설명하면, 낮은 온도에서 프로그램된 SLC의 데이터가 높은 온도에서 독출될 경우(그래프(PS13)에 해당), 'A'로 표시된 빗금친 부분처럼 프로그램된 SLC임에도 불구하고 소거(erase)된 SLC에 대응하는 데이터 값('1')이 독출되어, 독출 동작 패일이 발생된다. 결국, 온도에 무관하게 일정한 독출 전압(RV)이 워드 라인에 공급될 경우, 노멀 독출 동작시 독출 데이터의 센싱 마진(margin)이 감소하게 된다. 예를 들어, 그래프들(PS11∼PS13) 중에서는 그래프(PS13)와 같은 문턱 전압 분포를 가지는 SLC의 독출 데이터의 센싱 마진이 가장 작게 된다. 한편, 플래시 메모리 장치가 MLC를 포함할 경우, 상술한 것과 유사하게, 프로그램 동작시(좀 더 상세하게는, 프로그램 검증 동작시) 또는 독출 동작시의 온도 변화에 따라, MLC의 문턱 전압의 분포가 넓어지게 되고, 독출 데이터의 센싱 마진이 감소하게 된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 프로그램 검증을 위한 독출 동작 또는 노멀 독출 동작시, 검증 전압 또는 독출 전압을 온도에 반비례하게 선택적으로 변경시킴으로써, 메모리 셀의 문턱 전압 분포의 폭을 감소시키고, 독출 데이터의 센싱 마진을 보장할 수 있는 워드 라인 전압 발생기를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 프로그램 검증을 위한 독출 동작 또는 노멀 독출 동작시, 검증 전압 또는 독출 전압을 온도에 반비례하게 선택적으로 변경시킴으로써, 메모리 셀의 문턱 전압 분포의 폭을 감소시키고, 독출 데이터의 센싱 마진을 보장할 수 있는 워드 라인 전압 발생기를 포함하는 플래시 메모리 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 프로그램 검증을 위한 독출 동작 또는 노멀 독출 동작시, 검증 전압 또는 독출 전압을 온도에 반비례하게 선택적으로 변경시킴으로써, 메모리 셀의 문턱 전압 분포의 폭을 감소시키고, 독출 데이터의 센싱 마진을 보장할 수 있는 워드 라인 전압 발생 방법을 제공하는 데 있다.
상기한 기술적 과제를 달성하기 위한 본 발명에 따른 워드 라인 전압 발생기는, 복수의 메모리 셀들을 포함하는 플래시 메모리 장치의 워드 라인 전압 발생기에 있어서, 독출 전압 발생기 및 제어부를 포함한다. 독출 전압 발생기는 플래시 메모리 장치의 독출 동작 또는 프로그램 검증을 위한 독출 동작시, 별도로 제공되는 인에이블 제어 신호에 응답하여 온도에 따라 변경되는 저항값에 의해 분배되는 분배전압과 기준 전압들 중 하나에 기초한 독출 전압 또는 검증 전압을 발생하고, 로우 디코딩 신호에 응답하여, 독출 전압 또는 검증 전압을 복수의 글로벌(global) 워드 라인들 중 하나에 공급한다. 제어부는 독출 제어 신호 또는 검증 제어 신호에 응답하여, 기준 전압들 중 하나를 발생한다. 바람직하게, 온도가 변경될 때, 독출 전압 발생기는 온도에 반비례하게 독출 전압 또는 검증 전압의 레벨을 변경한다.
상기한 다른 기술적 과제를 달성하기 위한 본 발명에 따른 플래시 메모리 장치는, 메모리 셀 어레이, X-디코더, 고전압 발생기, 블록 선택부, 및 워드 라인 전압 발생기를 포함한다. 메모리 셀 어레이는 복수의 메모리 셀 블록들을 포함하고, 복수의 메모리 셀 블록들 각각이 복수의 메모리 셀들을 포함한다. X-디코더는 로우 어드레스 신호를 디코딩하고, 로우 디코딩 신호를 발생한다. 고전압 발생기는 리드(read) 명령, 프로그램 명령, 및 소거 명령 중 하나에 응답하여, 드레인 바이어스 전압, 소스 바이어스 전압, 및 워드 라인 전압을 발생하여, 드레인 바이어스 전압 및 소스 바이어스 전압을 글로벌 드레인 선택 라인 및 글로벌 소스 선택 라인에 각각 공급하고, 로우 디코딩 신호에 응답하여, 워드 라인 전압을 복수의 글로벌 워드 라인들 중 일부 또는 전체에 각각 공급한다. 블록 선택부는 로우 디코딩 신호에 응답하여, 복수의 메모리 셀 블록들 중 하나를 선택하고, 그 선택된 메모리 셀 블록의 로컬(local) 드레인 선택 라인, 로컬 소스 선택 라인, 및 복수의 로컬 워드 라인들을 글로벌 드레인 선택 라인, 글로벌 소스 선택 라인, 및 복수의 글로벌 워드 라인들에 각각 연결한다. 워드 라인 전압 발생기는 플래시 메모리 장치의 독출 동작 또는 프로그램 검증을 위한 독출 동작시, 인에이블 제어 신호와, 독출 제어 신호 또는 검증 제어 신호에 응답하여, 온도에 반비례하게 변경되는 독출 전압 또는 검증 전압을 발생하고, 로우 디코딩 신호에 응답하여 독출 전압 또는 검증 전압을 복수의 글로벌 워드 라인들 중 하나에 공급한다.
상기한 또 다른 기술적 과제를 달성하기 위한 본 발명에 따른 워드 라인 전 압 발생 방법은, 복수의 메모리 셀들을 포함하는 플래시 메모리 장치의 독출 동작 또는 프로그램 검증을 위한 독출 동작시, 워드 라인 전압을 발생하는 방법에 있어서, 독출 제어 신호 또는 검증 제어 신호에 응답하여, 기준 전압들 중 하나를 발생하는 단계; 인에이블 제어 신호에 응답하여, 온도에 반비례하게 변경되고, 기준 전압들 중 하나에 기초한 독출 전압 또는 검증 전압을 워드 라인 전압으로서 발생하는 단계; 및 로우 디코딩 신호에 응답하여, 독출 전압 또는 검증 전압을 복수의 글로벌 워드 라인들 중 하나에 공급하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2는 본 발명의 일실시예에 따른 워드 라인 전압 발생기의 블록도이다. 도 2를 참고하면, 워드 라인 전압 발생기(100)는 독출 전압 발생기(110)와 제어부(120)를 포함한다. 상기 독출 전압 발생기(110)는 인에이블 제어 신호(EN)에 응답하여, 기준 전압들 중 하나(VREF1(또는 VREF11∼VREF13 중 하나), 또는 VREF2(또는 VREF21∼VREF23))에 기초한 독출 전압(VR1∼VR3 중 하나(또는 VR11∼VR33 중 하나)) 또는 검증 전압(VF1∼VF3 중 하나(또는 VF11∼VF33 중 하나))을 발생한다. 온도가 변경될 때, 상기 독출 전압 발생기(110)는 온도에 반비례하게 상기 독출 전압(VR1∼VR3 중 하나(또는 VR11∼VR33 중 하나)) 또는 상기 검증 전압(VF1∼VF3 중 하나(또는 VF11∼VF33 중 하나))의 레벨을 변경시킨다. 또, 상기 독출 전압 발생기(110)는 로우 디코딩 신호(RDEC)에 응답하여, 상기 독출 전압(VR1∼VR3 중 하나(또는 VR11∼VR33 중 하나)) 또는 상기 검증 전압(VF1∼VF3 중 하나(또는 VF11∼VF33 중 하나))을 복수의 글로벌(global) 워드 라인들(GWL1∼GWLJ)(J는 정수) 중 하나(예를 들어, GWL1)에 공급한다.
상기 제어부(120)는 독출 제어 신호(RCTL(또는 독출 신호들(RCTL1∼RCTL3) 중 하나)) 또는 검증 제어 신호(VRCTL(또는 검증 신호들(VRCTL1∼VRCTL3) 중 하나))에 응답하여, 상기 기준 전압들 중 하나(VREF1(또는 VREF11∼VREF13 중 하나), 또는 VREF2(또는 VREF21∼VREF23))를 발생한다. 상기 제어부(120)의 동작을 좀 더 상세히 설명하면 다음과 같다. 상기 워드 라인 전압 발생기(100)를 포함하는 플래시 메모리 장치(200, 도 5참고)의 메모리 셀 어레이(201)가 싱글-레벨 셀(single-level cell, 이하, SLC라 함)을 포함하는 경우와 멀티-레벨 셀(multi-level cell, 이하, MLC라 함)을 포함하는 경우가 존재할 수 있다. 먼저, 상기 메모리 셀 어레이(201)가 상기 SLC를 포함하는 경우, 상기 플래시 메모리 장치(200)의 독출 동작시 상기 제어부(120)에는 상기 독출 제어 신호(RCTL)가 입력된다. 상기 제어부(120)는 상기 독출 제어 신호(RCTL)에 응답하여 상기 기준 전압(VREF1)을 발생한다. 또, 상기 플래시 메모리 장치(200)의 프로그램 검증을 위한 독출 동작시 상기 제어부(120)에는 상기 검증 제어 신호(VRCTL)가 입력된다. 상기 제어부(120)는 상기 검증 제어 신호(VRCTL)에 응답하여, 상기 기준 전압(VREF2)을 발생한다. 한편, 상기 메모리 셀 어레이(201)가 상기 MLC를 포함하는 경우, 상기 플래시 메모리 장치(200) 의 독출 동작시 상기 제어부(120)에는 상기 독출 제어 신호(RCTL)로서 독출 신호들(RCTL1∼RCTL3) 중 하나가 입력된다. 상기 제어부(120)는 상기 독출 신호들(RCTL1∼RCTL3) 중 하나에 응답하여, 상기 기준 전압들(VREF11∼VREF13) 중 하나를 발생한다. 또, 상기 플래시 메모리 장치(200)의 프로그램 검증을 위한 독출 동작시 상기 제어부(120)에는 상기 검증 제어 신호(VRCTL)로서 검증 신호들(VRCTL1∼VRCTL3) 중 하나가 입력된다. 상기 제어부(120)는 상기 검증 신호들(VRCTL1∼VRCTL3) 중 하나에 응답하여, 상기 기준 전압들(VREF21∼VREF23) 중 하나를 발생한다.
도 3을 참고하여, 상기 독출 전압 발생기(110)의 구성 및 구체적인 동작을 상세히 설명하면 다음과 같다. 도 3은 도 2에 도시된 독출 전압 발생기를 상세히 나타내는 도면이다. 상기 독출 전압 발생기(110)는 전압 발생 회로(130)와 워드 라인 선택부(140)를 포함한다. 상기 전압 발생 회로(130)는 전압 분배 회로(131)와 연산 증폭 회로(132)를 포함한다. 상기 전압 분배 회로(131)는 스위칭 회로(MN)와 저항(R1)을 포함한다. 상기 스위칭 회로(MN)는 내부 전압(VDD)과 제어 노드(CN) 사이에 연결되고, 상기 인에이블 제어 신호(EN)에 응답하여 온 또는 오프된다. 상기 저항(R1)은 상기 제어 노드(CN)와 그라운드 전압(VSS) 사이에 연결된다. 상기 스위칭 회로(MN)가 온 될 때, 상기 스위칭 회로(MN)와 상기 저항(R1)의 저항 비율에 의해 상기 내부 전압(VDD)이 분배되고, 상기 제어 노드(CN)에서 그 분배된 전압(VIN1∼VIN3 중 하나)이 발생한다. 바람직하게, 상기 스위칭 회로(MN)의 저항값은 온도의 변화에 따라 변화한다. 상기 스위칭 회로(MN)의 저항값이 변경될 때, 상기 스위칭 회로(MN)와 상기 저항(R1)의 저항 비율이 변경되므로, 상기 분배된 전압(VIN1∼ VIN3 중 하나)의 레벨이 변경된다. 예를 들어, 상기 스위칭 회로(MN)는 NMOS 트랜지스터로서 구현될 수 있다(이하, 상기 스위칭 회로(MN)는 NMOS 트랜지스터로서 참조된다). 이 경우, 상기 NMOS 트랜지스터(MN)의 저항값은 온도에 반비례하게 변화한다. 또, 상기 NMOS 트랜지스터(MN)은 상기 인에이블 제어 신호(EN)가 인에이블될 때, 턴 온된다. 도 4에는 상기 전압 분배 회로(131)에 의해 발생되는 분배된 전압(VIN1∼VIN3)과 온도의 관계를 나타내는 그래프들이 도시되어 있다. 도 4의 그래프들(G1∼G3)에서 참조되는 것과 같이, 낮은(COLD) 온도에서 높은(HOT) 온도 쪽으로 온도가 증가할수록 상기 NMOS 트랜지스터(MN)의 저항값이 감소한다. 그 결과, 상기 전압 분배 회로(131)가 상기 분배된 전압을 VIN1에서 VIN3으로 증가시킨다.
상기 연산 증폭 회로(132)는 저항들(R2, R3)과 연산 증폭기(133)를 포함한다. 상기 저항(R2)은 상기 제어 노드(CN)와 상기 연산 증폭기(133)의 비반전 입력 단자(+) 사이에 연결된다. 상기 저항(R3)은 상기 비반전 입력 단자(+)와 상기 연산 증폭기(133)의 출력 단자 사이에 연결되어, 상기 연산 증폭기(133)의 피드백(feedback) 루프를 형성한다. 상기 연산 증폭기(133)는 상기 저항들(R2, R3)의 저항 비율에 의해 결정되는 이득(gain)을 가지며, 상기 분배된 전압(VIN1∼VIN3 중 하나)과, 상기 기준 전압들 중 하나(VREF1(또는 VREF11∼VREF13 중 하나), 또는 VREF2(또는 VREF21∼VREF23 중 하나)에 기초하여, 상기 독출 전압(VR1∼VR3 중 하나(또는 VR11∼VR33 중 하나)) 또는 상기 검증 전압(VF1∼VF3 중 하나(또는 VF11∼VF33 중 하나)을 출력한다. 여기에서, 상기 분배된 전압들(VIN1∼VIN3), 상기 독출 전압들(VR1∼VR3, VR11∼VR33) 및 상기 검증 전압들(VF1∼VF3, VF11∼VF33)은 아래 의 수학식들로 각각 표현될 수 있다.
Figure 112006008569716-pat00001
Figure 112006008569716-pat00002
Figure 112006008569716-pat00003
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상기 워드 라인 선택부(140)는 상기 로우 디코딩 신호(RDEC)에 응답하여 복수의 글로벌 워드 라인들(GWL1∼GWLJ) 중 하나를 선택하고, 그 선택된 글로벌 워드 라인에 상기 연산 증폭 회로(130)로부터 수신되는 상기 독출 전압(VR1∼VR3 중 하나(또는 VR11∼VR33 중 하나)) 또는 상기 검증 전압(VF1∼VF3 중 하나(또는 VF11∼VF33 중 하나)을 공급한다.
도 5는 본 발명의 일실시예에 따른 플래시 메모리 장치의 블록도이다. 도 5를 참고하면, 플래시 메모리 장치(200)는 워드 라인 전압 발생기(100), 메모리 셀 어레이(201), 입력 버퍼(202), 제어 로직 회로(203), X-디코더(204), 고전압 발생기(205), 블록 선택부(206), 페이지 버퍼(207), 검증 데이터 비교기(208), Y-디코더(209), 및 데이터 입출력 버퍼(210)를 포함한다. 상기 워드 라인 전압 발생기(100)의 구성 및 구체적인 동작은 상술한 것과 유사하므로, 이에 대한 상세한 설명은 설명의 중복을 피하기 위해 생략하기로 한다. 상기 메모리 셀 어레이(201)는 각각 복수의 메모리 셀들(미도시)을 포함하는 메모리 셀 블록들(MB1-MBK)(K는 정수)을 포함한다. 상기 입력 버퍼(202)는 커맨드 신호(CMD) 또는 외부 어드레스 신호(ADD)를 수신하여 상기 제어 로직 회로(203)에 출력한다. 상기 제어 로직 회로 (203)는 외부 제어 신호들(/WE, /RE, ALE, CLE)에 응답하여 상기 커맨드 신호(CMD) 또는 상기 외부 어드레스 신호(ADD)를 수신한다. 상기 제어 로직 회로(203)는 상기 커맨드 신호(CMD)에 응답하여 리드 명령(READ), 프로그램 명령(PGM), 및 소거 명령(ERS) 중 하나를 발생한다. 상기 제어 로직 회로(203)는 상기 리드 명령(READ) 또는 상기 프로그램 명령(PGM)에 응답하여, 인에이블 제어 신호(EN)와, 독출 제어 신호(RCTL(또는 독출 신호들(RCTL1∼RCTL3) 중 하나)), 또는 검증 제어 신호(VRCTL(또는 검증 신호들(VRCTL1∼VRCTL3) 중 하나)를 발생한다. 또, 상기 제어 로직 회로(203)는 상기 외부 어드레스 신호(ADD)에 기초하여, 로우 어드레스 신호(ROWADD)와 칼럼 어드레스 신호(COLADD)를 발생한다.
상기 X-디코더(204)는 상기 로우 어드레스 신호(ROWADD)를 디코딩하여, 로우 디코딩 신호(RDEC)를 출력한다. 상기 고전압 발생기(205)는 상기 리드 명령(READ), 상기 프로그램 명령(PGM), 및 상기 소거 명령(ERS) 중 하나에 응답하여, 드레인 바이어스 전압(VGD), 소스 바이어스 전압(VGS), 및 워드 라인 전압(또는 워드 라인 바이어스 전압)(VW)을 발생한다. 바람직하게, 상기 고전압 발생기(205)는 상기 프로그램 명령(PGM)에 응답하여, 상기 워드 라인 전압(VW)으로서 프로그램 전압(예를 들어, 18V)과 프로그램 패스(pass) 전압(예를 들어, 10V)을 발생하거나, 또는 검증 독출 패스 전압(예를 들어, 4.5V)을 발생한다. 또, 상기 리드 명령(READ)에 응답하여, 상기 고전압 발생기(205)는 상기 워드 라인 전압(VW)으로서 상기 독출 패스 전압(4.5V)을 발생한다. 상기 소거 명령(ERS)에 응답하여, 상기 고전압 발생기(205)는 상기 워드 라인 전압(VW)으로서 소거 전압을 발생한다. 상기 고전압 발생기 (205)는 상기 드레인 바이어스 전압(VGD) 및 상기 소스 바이어스 전압(VGS)을 글로벌 드레인 선택 라인(GDSL) 및 글로벌 소스 선택 라인(GSSL)에 각각 공급한다. 또, 상기 고전압 발생기(205)는 상기 로우 디코딩 신호(RDEC)에 응답하여, 상기 워드 라인 전압(VW)을 글로벌 워드 라인들(GWL1∼GWLJ)(J는 정수) 중 일부 또는 전체에 공급한다. 좀 더 상세하게는, 상기 플래시 메모리 장치(200)의 프로그램 동작시, 상기 고전압 발생기(205)는 상기 로우 디코딩 신호(RDEC)에 응답하여, 상기 글로벌 워드 라인들(GWL1∼GWLJ) 중 어느 하나에 상기 프로그램 전압을 공급하고, 나머지 글로벌 워드 라인들에 상기 프로그램 패스 전압을 공급한다. 상기 플래시 메모리 장치(200)의 소거 동작시, 상기 고전압 발생기(205)는 상기 글로벌 워드 라인들(GWL1∼GWLJ) 전체에 상기 소거 전압을 공급한다. 또, 상기 플래시 메모리 장치(200)의 프로그램 검증을 위한 독출 동작 또는 노멀 독출 동작시, 상기 고전압 발생기(205)는 상기 글로벌 워드 라인들(GWL1∼GWLJ) 중 어느 하나를 제외한 나머지에 상기 독출 패스 전압을 공급한다.
상기 블록 선택부(206)는 상기 로우 디코딩 신호(RDEC)에 응답하여, 상기 메모리 셀 블록들(MB1∼MBK) 중 하나 또는 일부를 선택하고, 그 선택된 메모리 셀 블록(또는 메모리 셀 블록들)의 로컬 워드 라인들(WL11∼WL1J, 도 6 참고)을 상기 글로벌 워드 라인들(GWL1∼GWLJ)에 각각 연결시킨다. 또, 상기 블록 선택부(206)는 상기 선택된 메모리 셀 블록의 드레인 선택 라인(DSL1∼DSLK 중 하나, 도 6 참고)을 상기 글로벌 드레인 선택 라인(GDSL)에 연결하고, 상기 선택된 메모리 셀 블록의 소스 선택 라인(SSL1∼SSLK 중 하나, 도 6 참고)을 상기 글로벌 소스 선택 라인 (GSSL)에 연결한다. 상기 페이지 버퍼(207), 상기 Y-디코더(209), 검증 데이터 비교기(208), 및 상기 데이터 입출력 버퍼(210)의 구성 및 구체적인 동작은 본 발명의 기술 분야에서 통상의 지식을 가진 자라면 이해할 수 있으므로, 이에 대한 상세한 설명을 생략하기로 한다.
도 6은 도 5에 도시된 메모리 셀 어레이, 블록 선택부, X-디코더, 및 독출 전압 발생기를 상세히 나타내는 도면이다. 도 6을 참고하면, 상기 메모리 셀 어레이(201)의 메모리 셀 블록(MB1)은 메모리 셀들(M111∼M1JN)(J,N은 정수), 드레인 선택 트랜지스터(DST1), 및 소스 선택 트랜지스터(SST1)를 포함한다. 상기 메모리 셀들(M111∼M1JN)은 비트 라인들(BL1∼BLN)(N은 정수), 로컬 워드 라인들(WL11∼WL1J)(J는 정수), 및 공통 소스 라인(CSL1)을 공유한다. 즉, 상기 메모리 셀들(M111∼M11N)은 상기 드레인 선택 트랜지스터(들)(DST1)를 통하여 상기 비트 라인들(BL1∼BLN)에 각각 연결되고, 상기 메모리 셀들(M1J1∼M1JN)은 상기 소스 선택 트랜지스터(들)(SST1)를 통하여 상기 공통 소스 라인(CSL1)에 연결된다. 또, 상기 메모리 셀들(M111∼M1JN)의 게이트들은 상기 로컬 워드 라인들(WL11∼WL1J)에 각각 연결된다. 한편, 상기 드레인 선택 트랜지스터(들)(DST1)의 게이트들은 로컬 드레인 선택 라인(DSL1)에 연결되고, 상기 소스 선택 트랜지스터(들)(SST1)의 게이트들은 로컬 소스 선택 라인(SSL1)에 연결된다.
상기 메모리 셀 어레이(201)의 메모리 셀 블록들(MB2∼MBK)의 구성은 상기 메모리 셀 블록(MB1)의 구성과 유사하므로, 그 상세한 설명은 생략된다. 상기 블록 선택부(206)는 블록 스위치부(261)와 패스(pass) 게이트 회로들(PG1∼PGK)(K는 정 수)을 포함한다. 상기 블록 스위치부(261)는 상기 로우 디코딩 신호(RDEC)에 응답하여 블록 선택 신호들(BSEL1∼BSELK)(K는 정수)을 출력한다. 상기 패스 게이트 회로들(PG1∼PGK)은 상기 메모리 셀 블록들(MB1∼MBK)에 각각 하나씩 대응하게 배치되고, 상기 블록 선택 신호들(BSEL1∼BSELK)에 각각 응답하여 인에이블되거나 또는 디세이블된다.
상기 패스 게이트 회로들(PG1∼PGK) 각각은 복수의 패스 게이트들을 포함한다. 예를 들어, 상기 패스 게이트 회로(PG1)는 패스 게이트들(GD1, G11∼G1J, GS1)을 포함한다. 상기 패스 게이트 회로들(PG2∼PGK)의 구성 및 구체적인 동작은 상기 패스 게이트 회로(PG1)와 유사하므로, 상기 패스 게이트 회로(PG1)의 동작을 중심으로 설명하기로 한다. 바람직하게, 상기 패스 게이트들(GD1, G11∼G1J, GS1)은 NMOS 트랜지스터들로 구현될 수 있다. 이하, 상기 패스 게이트들(GD1, G11∼G1J, GS1)이 NMOS 트랜지스터들로서 참조된다. NMOS 트랜지스터들(GD1, G11∼G1J, GS1)의 게이트들에는 상기 블록 선택 신호(BSEL1)가 입력된다. 상기 NMOS 트랜지스터(GD1)의 소스는 글로벌 드레인 선택 라인(GDSL)에 연결되고, 그 드레인은 상기 로컬 드레인 선택 라인(DSL1)에 연결된다. 상기 NMOS 트랜지스터들(G11∼G1J)의 소스들은 글로벌 워드 라인들(GWL1∼GWLJ)에 각각 연결되고, 그 드레인들은 상기 로컬 워드 라인들(WL11∼WL1J)에 각각 연결된다. 상기 NMOS 트랜지스터(GS1)의 소스는 글로벌 소스 선택 라인(GSSL)에 연결되고, 그 드레인은 상기 로컬 소스 선택 라인(SSL1)에 연결된다. 상기 NMOS 트랜지스터들(GD1, G11∼G1J, GS1)은 상기 블록 선택 신호(BSEL1)에 응답하여 각각 턴 온되거나 또는 오프된다. 좀 더 상세하게는, 상기 블록 선택 신호(BSEL1)가 인에이블될 때 상기 NMOS 트랜지스터들(GD1, G11∼G1J, GS1)이 각각 턴 온되고, 상기 블록 선택 신호(BSEL1)가 디세이블될 때 상기 NMOS 트랜지스터들(GD1, G11∼G1J, GS1)이 각각 턴 오프된다. 상기 NMOS 트랜지스터들(GD1, G11∼G1J, GS1)이 턴 온될 때, 상기 글로벌 드레인 선택 라인(GDSL)이 상기 로컬 드레인 선택 라인(DSL1)에, 상기 글로벌 소스 선택 라인(GSSL)이 상기 로컬 소스 선택 라인(SSL1)에, 및 상기 글로벌 워드 라인들(GWL1∼GWLJ)이 상기 로컬 워드 라인들(WL11∼WL1J)에 각각 연결된다. 상기 독출 전압 발생기(110)의 워드 라인 선택부(140)는 상기 글로벌 워드 라인들(GWL1∼GWLJ)에 연결된다. 상기 워드 라인 선택부(140)는 상기 플래시 메모리 장치(200)의 노멀 독출 동작 또는 프로그램 검증을 위한 독출 동작시, 상기 로우 디코딩 신호(RDEC)에 응답하여, 상기 글로벌 워드 라인들(GWL1∼GWLJ) 중 어느 하나에 독출 전압(VR1∼VR3 중 하나(또는 VR11∼VR33 중 하나)) 또는 검증 전압(VF1∼VF3 중 하나(또는 VF11∼VF33 중 하나))을 공급한다.
다음으로, 상기 플래시 메모리 장치(200)의 노멀 독출 동작 또는 프로그램 검증을 위한 독출 동작시, 상기 워드 라인 전압 발생기(100)의 동작 과정을 좀 더 상세히 설명한다. 도 7a 내지 도 7c를 참고하여, 상기 플래시 메모리 장치(200)가 SLC를 포함하는 경우, 상기 워드 라인 전압 발생기(100)가 워드 라인 전압(즉, 독출 전압 또는 검증 전압)을 발생하는 과정을 설명하면 다음과 같다. 도 7a에 도시된 그래프들(S11∼S13)은 낮은 온도에서 프로그램된 SLC들의 데이터가 낮은(COLD) 온도, 실내(ROOM) 온도(예를 들어, 25℃), 및 높은(HOT) 온도(예를 들어, 90℃)에 서 각각 독출될 때, SLC들의 문턱 전압 분포들을 각각 나타낸다. 도 7b에 도시된 그래프들(S21∼S23)은 실내 온도에서 프로그램된 SLC들의 데이터가 낮은 온도, 실내 온도, 및 높은 온도에서 각각 독출될 때, SLC들의 문턱 전압 분포들을 각각 나타낸다. 도 7c에 도시된 그래프들(S31∼S33)은 높은 온도에서 프로그램된 SLC들의 데이터가 낮은 온도, 실내 온도, 및 높은 온도에서 각각 독출될 때, SLC들의 문턱 전압 분포들을 각각 나타낸다.
본 실시예에서는, 상기 메모리 셀 블록(MB1)의 메모리 셀들(M111∼M11N)에 저장된 데이터가 독출(프로그램 검증을 위한 독출 또는 노멀 독출)되는 경우가 일례로서 설명된다.
먼저, 상기 플래시 메모리 장치(200)의 프로그램 검증을 위한 독출 동작시, 상기 워드 라인 전압 발생기(100)의 동작 과정을 설명하면 다음과 같다. 상기 플래시 메모리 장치(200)의 프로그램 방법으로서, 설정된 스텝 전압 단위로 프로그램 전압을 점차 증가시키면서 선택된 페이지를 여러 번 프로그램하는 ISPP(incremental step pulse programming) 방식이 적용될 수 있다. 제어 로직 회로(203)가 외부 제어 신호들(/WE, /RE, ALE, CLE)과 커맨드 신호(CMD)에 응답하여 프로그램 명령(PGM)을 발생하고, 외부 어드레스 신호(ADD)에 기초하여 로우 어드레스 신호(ROWADD)를 발생한다. 또, 상기 제어 로직 회로(203)는 상기 프로그램 명령(PGM)에 응답하여, 인에이블 제어 신호(EN)와 검증 제어 신호(VRCTL)를 발생한다. 상기 X-디코더(204)는 상기 로우 어드레스 신호(ROWADD)를 디코딩하고, 로우 디코딩 신호(RDEC)를 출력한다. 상기 고전압 발생기(205)는 상기 프로그램 명령(PGM)과 상기 로우 디코딩 신호(RDEC)에 응답하여, 드레인 바이어스 전압(VGD) 및 소스 바이어스 전압(VGS)을 발생하여, 글로벌 드레인 선택 라인(GDSL) 및 글로벌 소스 선택 라인(GSSL)에 각각 공급한다. 또, 상기 고전압 발생기(205)는 상기 프로그램 명령(PGM)에 응답하여, 워드 라인 전압(VW)으로서 독출 패스 전압을 발생하고, 상기 로우 디코딩 신호(RDEC)에 응답하여, 상기 글로벌 워드 라인(GWL1)을 제외한 나머지 글로벌 워드 라인들(GWL2∼GWLJ)에 각각 공급한다.
한편, 워드 라인 전압 발생기(100)의 제어부(120)는 상기 인에이블 제어 신호(EN)에 응답하여 인에이블된다. 상기 제어부(120)는 상기 검증 제어 신호(VRCTL)에 응답하여, 기준 전압(VREF2)을 발생한다. 상기 워드 라인 전압 발생기(100)의 독출 전압 발생기(110)는 상기 기준 전압(VREF2)과 내부 전압(VDD)에 기초하여, 검증 전압(VF1∼VF3 중 하나)을 발생한다. 또, 상기 독출 전압 발생기(110)는 상기 로우 디코딩 신호(RDEC)에 응답하여, 검증 전압(VF1∼VF3 중 하나)을 상기 글로벌 워드 라인(GWL1)에 공급한다. 이때, 상기 독출 전압 발생기(110)는 온도에 반비례하게 변경되는 상기 검증 전압(VF1∼VF3 중 하나)을 발생한다. 예를 들어, 낮은 온도에서 상기 프로그램 검증을 위한 독출 동작이 실행될 때, 상기 독출 전압 발생기(110)는 증가된 상기 검증 전압(VF1)을 발생한다. 또, 실내 온도에서, 상기 독출 전압 발생기(110)는 상기 검증 전압(VF1)보다 전압(V1)만큼 더 작은 상기 검증 전압(VF2)을 발생한다. 높은 온도에서, 상기 독출 전압 발생기(110)는 상기 검증 전압(VF2)보다 전압(V2)만큼 더 작은 상기 검증 전압(VF3)을 발생한다. 상기 블록 선택부(206)는 상기 로우 디코딩 신호(RDEC)에 응답하여, 상기 글로벌 드레인 선택 라인(GDSL)을 상기 로컬 드레인 선택 라인(DSL1)에, 상기 글로벌 소스 선택 라인(GSSL)을 상기 로컬 소스 선택 라인(SSL1)에, 및 상기 글로벌 워드 라인들(GWL1∼GWLJ)을 상기 로컬 워드 라인들(WL11∼WL1J)에 각각 연결한다. 그 결과, 상기 검증 전압(VF1∼VF3 중 하나)이 상기 글로벌 워드 라인(GLW1) 및 상기 로컬 워드 라인(WL11)을 통하여, 상기 메모리 셀들(M111∼M11N)의 게이트들에 입력된다.
상술한 것과 같이, 상기 독출 전압 발생기(110)가 온도에 반비례하게 변화되는 상기 검증 전압(VF1∼VF3 중 하나)을 발생하므로, 프로그램된 메모리 셀들(M111∼M11N)의 문턱 전압 분포 폭이 감소할 수 있다. 이를 좀 더 상세히 설명하면, 낮은 온도에서 상기 플래시 메모리 장치(200)의 내부 회로들의 동작 환경들이 변화함에 따라, 상기 메모리 셀들(M111∼M11N)의 게이트들에 전달되는 검증 전압이 감소하더라도, 상기 독출 전압 발생기(110)가 충분히 증가된 상기 검증 전압(VF1)을 상기 글로벌 워드 라인(GWL1)에 공급한다. 따라서 메모리 셀들(M111∼M11N)의 프로그램 동작이 충분히 이루어질 수 있다. 또, 높은 온도에서 상기 내부 회로들의 동작 환경들이 변화함에 따라, 상기 메모리 셀들(M111∼M11N)의 게이트들에 전달되는 검증 전압이 증가하더라도, 상기 독출 전압 발생기(110)가 충분히 감소된 상기 검증 전압(VF3)을 상기 글로벌 워드 라인(GWL1)에 공급한다. 따라서 메모리 셀들(M111∼M11N)의 프로그램 동작이 과도하게 이루어지는 것이 방지될 수 있다.
상술한 것과 같이, 상기 워드 라인 전압 발생기(100)가 상기 검증 전압을 온도에 반비례하게 발생하므로, 프로그램된 SLC의 문턱 전압은 프로그램 동작시의 온도에 영향을 받지 않게 된다. 따라서, 프로그램된 SLC의 문턱 전압 분포 폭은 "W4" 로 표시된 것과 같이, 도 1a 내지 도 1c에 도시된 "W1"보다 더 작아질 수 있다.
다음으로, 상기 플래시 메모리 장치(200)의 노멀 독출 동작시, 상기 워드 라인 전압 발생기(100)의 동작 과정을 설명하면 다음과 같다. 제어 로직 회로(203)가 외부 제어 신호들(/WE, /RE, ALE, CLE)과 커맨드 신호(CMD)에 응답하여 리드 명령(READ)을 발생하고, 외부 어드레스 신호(ADD)에 기초하여 로우 어드레스 신호(ROWADD)를 발생한다. 또, 상기 제어 로직 회로(203)는 상기 리드 명령(READ)에 응답하여, 상기 인에이블 제어 신호(EN)와 독출 제어 신호(RCTL)를 발생한다. 상기 X-디코더(204)는 상기 로우 어드레스 신호(ROWADD)를 디코딩하고, 로우 디코딩 신호(RDEC)를 출력한다. 상기 고전압 발생기(205)는 상기 리드 명령(READ)과 상기 로우 디코딩 신호(RDEC)에 응답하여, 드레인 바이어스 전압(VGD) 및 소스 바이어스 전압(VGS)을 발생하여, 글로벌 드레인 선택 라인(GDSL) 및 글로벌 소스 선택 라인(GSSL)에 각각 공급한다. 또, 상기 고전압 발생기(205)는 상기 리드 명령(READ)에 응답하여, 워드 라인 전압(VW)으로서 독출 패스 전압을 발생하고, 상기 로우 디코딩 신호(RDEC)에 응답하여, 상기 글로벌 워드 라인(GWL1)을 제외한 나머지 글로벌 워드 라인들(GWL2∼GWLJ)에 각각 공급한다.
한편, 워드 라인 전압 발생기(100)의 제어부(120)는 상기 인에이블 제어 신호(EN)에 응답하여 인에이블된다. 상기 제어부(120)는 상기 독출 제어 신호(RCTL)에 응답하여, 기준 전압(VREF1)을 발생한다. 상기 독출 전압 발생기(110)는 상기 기준 전압(VREF1)과 상기 내부 전압(VDD)에 기초하여, 독출 전압(VR1∼VR3 중 하나)을 발생한다. 또, 상기 독출 전압 발생기(110)는 상기 로우 디코딩 신호(RDEC) 에 응답하여, 독출 전압(VR1∼VR3 중 하나)을 상기 글로벌 워드 라인(GWL1)에 공급한다. 이때, 상기 독출 전압 발생기(110)는 온도에 반비례하게 변경되는 상기 독출 전압(VR1∼VR3 중 하나)을 발생한다. 예를 들어, 낮은 온도에서 상기 노멀 독출 동작이 실행될 때, 상기 독출 전압 발생기(110)는 증가된 상기 독출 전압(VR1)을 발생한다. 또, 실내 온도에서, 상기 독출 전압 발생기(110)는 상기 독출 전압(VR1)보다 더 작은 상기 독출 전압(VR2)을 발생한다. 높은 온도에서, 상기 독출 전압 발생기(110)는 상기 독출 전압(VR2)보다 더 작은 상기 독출 전압(VR3)을 발생한다. 상기 블록 선택부(206)는 상기 로우 디코딩 신호(RDEC)에 응답하여, 상기 글로벌 드레인 선택 라인(GDSL)을 상기 로컬 드레인 선택 라인(DSL1)에, 상기 글로벌 소스 선택 라인(GSSL)을 상기 로컬 소스 선택 라인(SSL1)에, 및 상기 글로벌 워드 라인들(GWL1∼GWLJ)을 상기 로컬 워드 라인들(WL11∼WL1J)에 각각 연결한다. 그 결과, 상기 독출 전압(VR1∼VR3 중 하나)이 상기 글로벌 워드 라인(GLW1) 및 상기 로컬 워드 라인(WL11)을 통하여, 상기 메모리 셀들(M111∼M11N)의 게이트들에 입력된다.
상술한 것과 같이, 상기 독출 전압 발생기(110)가 온도에 반비례하게 변화되는 상기 독출 전압(VR1∼VR3 중 하나)을 발생하므로, 독출 동작시 메모리 셀들(M111∼M11N)의 문턱 전압 분포 폭이 "W5"로 표시된 것과 같이 감소할 수 있다. 이를 좀 더 상세히 설명하면, 낮은 온도에서, 상기 플래시 메모리 장치(200)의 내부 회로들의 동작 환경들이 변화함에 따라, 상기 메모리 셀들(M111∼M11N)의 게이트들에 전달되는 독출 전압이 감소하더라도, 상기 독출 전압 발생기(110)가 충분히 증가된 상기 독출 전압(VR1)을 상기 글로벌 워드 라인(GWL1)에 공급한다. 또, 높은 온도에서, 상기 메모리 셀들(M111∼M11N)의 게이트들에 전달되는 독출 전압이 증가하더라도, 상기 독출 전압 발생기(110)가 충분히 감소된 상기 독출 전압(VR3)을 상기 글로벌 워드 라인(GWL1)에 공급한다. 이처럼, 온도에 따라 메모리 셀들(M111∼M11N)의 문턱 전압 분포 변경될 때, 이에 대응하게 독출 전압의 레벨이 변경되므로, 독출 동작시 메모리 셀들(M111∼M11N)의 문턱 전압 분포 폭이 "W5"로 표시된 것과 같이 감소할 수 있다. 결국, 도 7a 내지 도 7c에서 참고되는 것과 같이, 그래프(S11, S21, S31 중 하나)로 도시된 SLC의 문턱 전압 중 최소 전압과 상기 독출 전압(VR1)간의 전압 차, 그래프(S12, S22, S32 중 하나)로 도시된 SLC의 문턱 전압 중 최소 전압과 상기 독출 전압(VR2)간의 전압 차, 및 그래프(S13, S23, S33 중 하나)로 도시된 SLC의 문턱 전압 중 최소 전압과 상기 독출 전압(VR3)간의 전압 차가 모두 동일하게 유지될 수 있다. 따라서, 상기 플래시 메모리 장치(200)의 노멀 독출 동작시, 독출 동작 패일이 감소하고, 독출 데이터의 센싱 마진이 안정적으로 보장될 수 있다.
다음으로, 도 8a 내지 도 8c를 참고하여, 상기 플래시 메모리 장치(200)가 MLC를 포함하는 경우, 상기 워드 라인 전압 발생기(100)가 워드 라인 전압(즉, 독출 전압 또는 검증 전압)을 발생하는 과정을 설명하면 다음과 같다. 도 8a에 도시된 그래프들(C11∼C13, C21∼C23, C31∼C33)은 낮은 온도에서 프로그램된 MLC들의 데이터가 낮은(COLD) 온도, 실내(ROOM) 온도(예를 들어, 25℃), 및 높은(HOT) 온도(예를 들어, 90℃)에서 각각 독출될 때, MLC들의 문턱 전압 분포들을 각각 나타낸다. 도 8b에 도시된 그래프들(R11∼R13, R21∼R23, R31∼R33)은 실내 온도에서 프 로그램된 MLC들의 데이터가 낮은 온도, 실내 온도, 및 높은 온도에서 각각 독출될 때, MLC들의 문턱 전압 분포들을 각각 나타낸다. 도 8c에 도시된 그래프들(H11∼H13, H21∼H23, H31∼H33)은 높은 온도에서 프로그램된 MLC들의 데이터가 낮은 온도, 실내 온도, 및 높은 온도에서 각각 독출될 때, MLC들의 문턱 전압 분포들을 각각 나타낸다.
본 실시예에서는, 상기 메모리 셀 블록(MB1)의 메모리 셀들(M111∼M11N)에 저장된 데이터가 독출(프로그램 검증을 위한 독출 또는 노멀 독출)되는 경우가 일례로서 설명된다. 먼저, 상기 플래시 메모리 장치(200)의 프로그램 검증을 위한 독출 동작시, 상기 워드 라인 전압 발생기(100)의 동작 과정을 설명하면 다음과 같다. 상기 플래시 메모리 장치(200)의 프로그램 검증을 위한 독출 동작 과정은 상술한 SLC의 검증 독출 동작과 몇 가지 차이점들을 제외하고 유사하므로, 상기 차이점들을 중심으로 설명하기로 한다. 상기 제어 로직 회로(203)는 상기 프로그램 명령(PGM)에 응답하여, 상기 인에이블 제어 신호(EN)와 검증 신호(VRCTL1)를 발생한다. 상기 제어부(120)는 상기 검증 신호(VRCTL1)에 응답하여, 기준 전압(VREF21)을 발생한다. 상기 독출 전압 발생기(110)는 상기 기준 전압(VREF21)과 상기 내부 전압(VDD)에 기초하여, 검증 전압(VF11∼VF13 중 하나)을 발생한다. 또, 상기 독출 전압 발생기(110)는 상기 로우 디코딩 신호(RDEC)에 응답하여, 검증 전압(VF11∼VF13 중 하나)을 상기 글로벌 워드 라인(GWL1)에 공급한다. 이때, 상기 독출 전압 발생기(110)는 온도에 반비례하게 변경되는 상기 검증 전압(VF11∼VF13 중 하나)을 발생한다. 예를 들어, 낮은 온도에서 상기 검증 독출 동작이 실행될 때, 상기 독출 전압 발생기(110)는 증가된 상기 검증 전압(VF11)을 발생한다. 또, 실내 온도에서, 상기 독출 전압 발생기(110)는 상기 검증 전압(VF11)보다 전압(V3)만큼 더 작은 상기 검증 전압(VF12)을 발생한다. 높은 온도에서, 상기 독출 전압 발생기(110)는 상기 검증 전압(VF12)보다 전압(V4)만큼 더 작은 상기 검증 전압(VF13)을 발생한다.
한편, 상기 검증 데이터 비교기(208)로부터 수신되는 비교 신호들(CM1∼CMN)(N은 정수)에 기초하여, 상기 제어 로직 회로(203)가 상기 메모리 셀들(M111∼M11N) 중 일부 또는 전체에 데이터 "10"이 프로그램되었는지의 여부를 판단한다. 상기 비교 신호들(CM1∼CMN)은 상기 검증 전압(VF11∼VF13 중 하나)이 상기 메모리 셀들(M111∼M11N)의 게이트에 입력될 때, 상기 메모리 셀들(M111∼M11N)로부터 독출된 검증 데이터들을 기준 데이터들에 비교한 결과이다. 이와 관련한 상기 검증 데이터 비교기(208)의 상세한 동작은 본 기술 분야에서 통상의 지식을 가진 자라면 잘 이해할 수 있으므로, 이에 대한 상세한 설명은 생략하기로 한다. 상기 제어 로직 회로(203)는 상기 메모리 셀들(M111∼M11N) 중 일부 또는 전체에 데이터 "10"이 프로그램된 경우, 검증 신호(VRCTL2)를 발생한다. 상기 제어부(120)는 상기 검증 신호(VRCTL2)에 응답하여, 기준 전압(VREF22)을 발생한다. 상기 독출 전압 발생기(110)는 상기 기준 전압(VREF22)과 상기 내부 전압(VDD)에 기초하여, 검증 전압(VF21∼VF23 중 하나)을 발생한다. 또, 상기 독출 전압 발생기(110)는 상기 로우 디코딩 신호(RDEC)에 응답하여, 검증 전압(VF21∼VF23 중 하나)을 상기 글로벌 워드 라인(GWL1)에 공급한다. 이때, 상기 독출 전압 발생기(110)는 온도에 반비례하게 변경되는 상기 검증 전압(VF21∼VF23 중 하나)을 발생한다. 예를 들어, 낮은 온 도에서 상기 검증 독출 동작이 실행될 때, 상기 독출 전압 발생기(110)는 증가된 상기 검증 전압(VF21)을 발생한다. 또, 실내 온도에서, 상기 독출 전압 발생기(110)는 상기 검증 전압(VF21)보다 전압(V3)만큼 더 작은 상기 검증 전압(VF22)을 발생한다. 높은 온도에서, 상기 독출 전압 발생기(110)는 상기 검증 전압(VF22)보다 전압(V4)만큼 더 작은 상기 검증 전압(VF23)을 발생한다.
이 후, 비교 신호들(CM1∼CMN)에 기초하여, 상기 제어 로직 회로(203)가 상기 메모리 셀들(M111∼M11N) 중 일부 또는 전체에 데이터 "00"이 프로그램되었는지의 여부를 판단한다. 상기 제어 로직 회로(203)는 상기 메모리 셀들(M111∼M11N) 중 일부 또는 전체에 데이터 "00"이 프로그램된 경우, 검증 신호(VRCTL3)를 발생한다. 상기 제어부(120)는 상기 검증 신호(VRCTL3)에 응답하여, 기준 전압(VREF23)을 발생한다. 상기 독출 전압 발생기(110)는 상기 기준 전압(VREF23)과 상기 내부 전압(VDD)에 기초하여, 검증 전압(VF31∼VF33 중 하나)을 발생한다. 또, 상기 독출 전압 발생기(110)는 상기 로우 디코딩 신호(RDEC)에 응답하여, 검증 전압(VF31∼VF33 중 하나)을 상기 글로벌 워드 라인(GWL1)에 공급한다. 이때, 상기 독출 전압 발생기(110)는 온도에 반비례하게 변경되는 상기 검증 전압(VF31∼VF33 중 하나)을 발생한다. 예를 들어, 낮은 온도에서 상기 검증 독출 동작이 실행될 때, 상기 독출 전압 발생기(110)는 증가된 상기 검증 전압(VF31)을 발생한다. 또, 실내 온도에서, 상기 독출 전압 발생기(110)는 상기 검증 전압(VF31)보다 전압(V3)만큼 더 작은 상기 검증 전압(VF32)을 발생한다. 높은 온도에서, 상기 독출 전압 발생기(110)는 상기 검증 전압(VF32)보다 전압(V4)만큼 더 작은 상기 검증 전압(VF33)을 발생한다.
다음으로, 상기 플래시 메모리 장치(200)의 노멀 독출 동작시, 상기 워드 라인 전압 발생기(100)의 동작 과정을 설명하면 다음과 같다. 상기 플래시 메모리 장치(200)의 노멀 독출 동작 과정은 상술한 SLC의 노멀 독출 동작과 몇 가지 차이점들을 제외하고 유사하므로, 상기 차이점들을 중심으로 설명하기로 한다. 상기 제어 로직 회로(203)는 상기 리드 명령(READ)에 응답하여, 상기 인에이블 제어 신호(EN)와 독출 신호(RCTL1∼RCTL3 중 하나)를 발생한다. 상기 제어부(120)는 상기 독출 신호(RCTL1∼RCTL3 중 하나)에 응답하여, 기준 전압(VREF11∼VREF13 중 하나)을 발생한다. 상기 독출 전압 발생기(110)는 상기 기준 전압(VREF11∼VREF13 중 하나)과 상기 내부 전압(VDD)에 기초하여, 독출 전압(VR11∼VR13 중 하나, 또는 VR21∼VR23 중 하나, 또는 VR31∼VR33 중 하나)을 발생한다. 상술한 것과 같이, 상기 워드 라인 전압 발생기(100)가 검증 전압 또는 독출 전압을 온도에 반비례하게 발생하므로, 프로그램된 MLC의 문턱 전압은 프로그램 동작시의 온도에 영향을 받지 않게 된다. 따라서, 프로그램된 MLC의 문턱 전압 분포 폭이 감소할 수 있다. 그 결과, 상기 플래시 메모리 장치(200)의 프로그램 동작 속도가 증가하고, 프로그램 디스터번스(disturbance) 현상의 발생이 감소하게 된다.
상기에서 설명한 본 발명의 기술적 사상이 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 따른 워드 라인 전압 발생기와, 이를 포함하는 플래시 메모리 장치 및 그 워드 라인 전압 발생 방법은 프로그램 검증을 위한 독출 동작 또는 노멀 독출 동작시, 검증 전압 또는 독출 전압을 온도에 반비례하게 선택적으로 변경시키므로, 메모리 셀의 문턱 전압 분포의 폭을 감소시키고, 독출 데이터의 센싱 마진을 안정적으로 보장할 수 있다.

Claims (32)

  1. 복수의 메모리 셀들을 포함하는 플래시 메모리 장치의 워드 라인 전압 발생기에 있어서,
    상기 플래시 메모리 장치의 독출 동작 또는 프로그램 검증을 위한 독출 동작시, 내부 전압과 제어 노드 사이에 연결되고, 인에이블 제어 신호에 응답하여 온 또는 오프되는 스위칭 회로; 및 상기 제어 노드와 그라운드 전압 사이에 연결되는 저항을 포함하고, 상기 스위칭 회로의 저항값은 온도에 따라 변경되고, 상기 스위칭 회로의 저항값이 변경될 때, 상기 분배된 전압이 변경되는 분배 회로와,
    상기 인에이블 제어 신호에 응답하여 독출 또는 검증을 위한 기준전압들 중 하나와 상기 분배된 전압에 기초하여 독출전압 또는 검증전압을 출력하는 연산증폭 회로를 포함하는 독출 전압 발생기; 및
    독출 제어 신호 또는 검증 제어 신호에 응답하여, 상기 기준 전압들 중 하나를 발생하는 제어부를 포함하고,
    온도가 변경될 때, 상기 독출 전압 발생기는 온도에 반비례하게 상기 독출 전압 또는 상기 검증 전압의 레벨을 변경하는 워드 라인 전압 발생기.
  2. 제1항에 있어서,
    상기 복수의 메모리 셀들은 싱글-레벨(single-level) 셀들을 포함하는 워드 라인 전압 발생기.
  3. 제2항에 있어서,
    상기 기준 전압들은 제1 기준 전압과 제2 기준 전압을 포함하고,
    상기 제어부는 상기 독출 제어 신호에 응답하여, 상기 제1 기준 전압을 발생하고, 상기 검증 제어 신호에 응답하여, 상기 제2 기준 전압을 발생하는 워드 라인 전압 발생기.
  4. 제3항에 있어서, 상기 독출 전압 발생기는,
    상기 인에이블 제어 신호에 응답하여 인에이블 또는 디세이블되고, 상기 제1 기준 전압을 수신할 때 상기 제1 기준 전압과 내부 전압에 기초하여 온도에 반비례하게 변경되는 상기 독출 전압을 발생하고, 상기 제2 기준 전압을 수신할 때 상기 제2 기준 전압과 상기 내부 전압에 기초하여 온도에 반비례하게 변경되는 상기 검증 전압을 발생하는 전압 발생 회로; 및
    상기 로우 디코딩 신호에 응답하여 상기 복수의 글로벌 워드 라인들 중 하나를 선택하고, 그 선택된 글로벌 워드 라인에 상기 독출 전압 또는 상기 검증 전압을 공급하는 워드 라인 선택부를 포함하는 워드 라인 전압 발생기.
  5. 삭제
  6. 삭제
  7. 제1항에 있어서,
    상기 연산 증폭 회로는,
    상기 제어 노드에 한쪽 단자가 연결되는 제1 저항;
    상기 제1 저항의 다른 쪽 단자에 연결되는 제1 입력 단자와, 상기 제1 또는 제2 기준 전압이 입력되는 제2 입력 단자를 포함하는 연산 증폭기; 및
    상기 연산 증폭기의 출력 단자와 상기 제1 입력 단자 사이에 연결되어, 상기 연산 증폭기의 피드백(feedback) 루프를 형성하는 제2 저항을 포함하고,
    상기 연산 증폭기는 상기 제1 및 제2 저항의 저항 비율에 의해 결정되는 이득(gain)을 가지며, 상기 분배된 전압과, 상기 제1 또는 제2 기준 전압에 기초하여, 상기 독출 전압 또는 상기 검증 전압을 출력하는 워드 라인 전압 발생기.
  8. 제1항에 있어서,
    상기 복수의 메모리 셀들은 멀티-레벨(multi-level) 셀들을 포함하는 워드 라인 전압 발생기.
  9. 제8항에 있어서,
    상기 독출 제어 신호는 제1 내지 제3 독출 신호들을 포함하고, 상기 검증 제어 신호는 제1 내지 제3 검증 신호들을 포함하고, 상기 기준 전압들은 제1 내지 제6 기준 전압들을 포함하고,
    상기 제어부는 상기 제1 내지 제3 독출 신호들 중 하나에 응답하여, 상기 제1 내지 제3 기준 전압들 중 하나를 발생하고, 상기 제1 내지 제3 검증 신호들 중 하나에 응답하여, 상기 제4 내지 제6 기준 전압들 중 하나를 발생하는 워드 라인 전압 발생기.
  10. 제9항에 있어서,
    상기 독출 전압은 제1 내지 제3 독출 바이어스 전압들을 포함하고, 상기 검증 전압은 제1 내지 제3 검증 바이어스 전압들을 포함하고,
    상기 독출 전압 발생기는,
    상기 인에이블 제어 신호에 응답하여 인에이블 또는 디세이블되고, 상기 제1 내지 제3 기준 전압들 중 하나를 수신할 때, 상기 제1 내지 제3 기준 전압들 중 하 나와 내부 전압에 기초하여, 온도에 반비례하게 각각 변경되는 상기 제1 내지 제3 독출 바이어스 전압들 중 하나를 발생하고, 상기 제4 내지 제6 기준 전압들 중 하나를 수신할 때, 상기 제4 내지 제6 기준 전압들 중 하나와 상기 내부 전압에 기초하여, 온도에 반비례하게 각각 변경되는 상기 제1 내지 제3 검증 바이어스 전압들 중 하나를 발생하는 전압 발생 회로; 및
    상기 로우 디코딩 신호에 응답하여 상기 복수의 글로벌 워드 라인들 중 하나를 선택하고, 그 선택된 글로벌 워드 라인에 상기 제1 내지 제3 독출 바이어스 전압들 중 하나 또는 상기 제1 내지 제3 검증 바이어스 전압들 중 하나를 공급하는 워드 라인 선택부를 포함하는 워드 라인 전압 발생기.
  11. 제10항에 있어서, 상기 전압 발생 회로는,
    상기 인에이블 제어 신호에 응답하여, 온도에 따라 변경되는 저항 비율로 상기 내부 전압을 분배하고, 그 분배된 전압을 제어 노드에 출력하는 전압 분배 회로; 및
    상기 제1 내지 제6 기준 전압들 중 하나와, 상기 분배된 전압에 기초하여, 상기 제1 내지 제3 독출 바이어스 전압들 중 하나 또는 상기 제1 내지 제3 검증 바이어스 전압들 중 하나를 출력하는 연산 증폭 회로를 포함하는 워드 라인 전압 발생기.
  12. 제11항에 있어서,
    상기 전압 분배 회로는,
    상기 내부 전압과 상기 제어 노드 사이에 연결되고, 상기 인에이블 제어 신호에 응답하여 온 또는 오프되는 스위칭 회로; 및
    상기 제어 노드와 그라운드 전압 사이에 연결되는 저항을 포함하고,
    상기 스위칭 회로의 저항값은 온도에 따라 변경되고, 상기 스위칭 회로의 저항값이 변경될 때, 상기 분배된 전압이 변경되는 워드 라인 전압 발생기.
  13. 제11항에 있어서, 상기 연산 증폭 회로는,
    상기 제어 노드에 한쪽 단자가 연결되는 제1 저항;
    상기 제1 저항의 다른 쪽 단자에 연결되는 제1 입력 단자와, 상기 제1 내지 제6 기준 전압들 중 하나가 입력되는 제2 입력 단자를 포함하는 연산 증폭기; 및
    상기 연산 증폭기의 출력 단자와 상기 제1 입력 단자 사이에 연결되어, 상기 연산 증폭기의 피드백 루프를 형성하는 제2 저항을 포함하고,
    상기 연산 증폭기는 상기 제1 및 제2 저항의 저항 비율에 의해 결정되는 이득을 가지며, 상기 제1 내지 제6 기준 전압들 중 하나와 상기 분배된 전압에 기초하여, 상기 제1 내지 제3 독출 바이어스 전압들 중 하나, 또는 상기 제1 내지 제3 검증 바이어스 전압들 중 하나를 출력하는 워드 라인 전압 발생기.
  14. 플래시 메모리 장치에 있어서,
    복수의 메모리 셀 블록들을 포함하고, 상기 복수의 메모리 셀 블록들 각각이 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    로우 어드레스 신호를 디코딩하고, 로우 디코딩 신호를 발생하는 X-디코더;
    리드(read) 명령, 프로그램 명령, 및 소거 명령 중 하나에 응답하여, 드레인 바이어스 전압, 소스 바이어스 전압, 및 워드 라인 전압을 발생하여, 상기 드레인 바이어스 전압 및 상기 소스 바이어스 전압을 글로벌 드레인 선택 라인 및 글로벌 소스 선택 라인에 각각 공급하고, 상기 로우 디코딩 신호에 응답하여, 상기 워드 라인 전압을 복수의 글로벌 워드 라인들 중 일부 또는 전체에 각각 공급하는 고전압 발생기;
    상기 로우 디코딩 신호에 응답하여, 상기 복수의 메모리 셀 블록들 중 하나를 선택하고, 그 선택된 메모리 셀 블록의 로컬(local) 드레인 선택 라인, 로컬 소스 선택 라인, 및 복수의 로컬 워드 라인들을 상기 글로벌 드레인 선택 라인, 상기 글로벌 소스 선택 라인, 및 상기 복수의 글로벌 워드 라인들에 각각 연결하는 블록 선택부; 및
    상기 플래시 메모리 장치의 독출 동작 또는 프로그램 검증을 위한 독출 동작시, 인에이블 제어 신호와, 독출 제어 신호 또는 검증 제어 신호에 응답하여, 온도에 반비례하게 변경되는 독출 전압 또는 검증 전압을 발생하고, 상기 로우 디코딩 신호에 응답하여 상기 독출 전압 또는 상기 검증 전압을 상기 복수의 글로벌 워드 라인들 중 하나에 공급하는 워드 라인 전압 발생기를 포함하는 플래시 메모리 장치.
  15. 제14항에 있어서,
    외부 제어 신호들에 응답하여 커맨드 신호 또는 외부 어드레스 신호를 수신하고, 상기 커맨드 신호에 응답하여, 상기 리드 명령, 상기 프로그램 명령, 및 상기 소거 명령 중 하나를 발생하고, 상기 외부 어드레스 신호에 기초하여, 상기 로우 어드레스 신호와 칼럼 어드레스 신호를 발생하는 제어 로직 회로를 더 포함하고,
    상기 제어 로직 회로는 상기 리드 명령 또는 상기 프로그램 명령에 응답하여, 상기 인에이블 제어 신호와, 상기 독출 제어 신호 또는 상기 검증 제어 신호를 더 발생하는 플래시 메모리 장치.
  16. 제14항에 있어서, 상기 워드 라인 전압 발생기는,
    상기 인에이블 제어 신호에 응답하여 기준 전압들 중 하나에 기초한 상기 독출 전압 또는 상기 검증 전압을 발생하고, 상기 로우 디코딩 신호에 응답하여, 상기 독출 전압 또는 상기 검증 전압을 상기 복수의 글로벌 워드 라인들 중 하나에 공급하는 독출 전압 발생기; 및
    상기 독출 제어 신호 또는 상기 검증 제어 신호에 응답하여, 상기 기준 전압들 중 하나를 발생하는 제어부를 포함하고,
    온도가 변경될 때, 상기 독출 전압 발생기는 온도에 반비례하게 상기 독출 전압 또는 상기 검증 전압의 레벨을 변경하는 플래시 메모리 장치.
  17. 제16항에 있어서,
    상기 복수의 메모리 셀들은 싱글-레벨 셀들을 포함하는 플래시 메모리 장치.
  18. 제17항에 있어서,
    상기 기준 전압들은 제1 기준 전압과 제2 기준 전압을 포함하고,
    상기 제어부는 상기 독출 제어 신호에 응답하여, 상기 제1 기준 전압을 발생하고, 상기 검증 제어 신호에 응답하여, 상기 제2 기준 전압을 발생하는 플래시 메모리 장치.
  19. 제18항에 있어서,
    상기 독출 전압 발생기는,
    상기 인에이블 제어 신호에 응답하여 인에이블 또는 디세이블되고, 상기 제1 기준 전압을 수신할 때 상기 제1 기준 전압과 내부 전압에 기초하여 온도에 반비례하게 변경되는 상기 독출 전압을 발생하고, 상기 제2 기준 전압을 수신할 때 상기 제2 기준 전압과 상기 내부 전압에 기초하여 온도에 반비례하게 변경되는 상기 검증 전압을 발생하는 전압 발생 회로; 및
    상기 로우 디코딩 신호에 응답하여 상기 복수의 글로벌 워드 라인들 중 하나를 선택하고, 그 선택된 글로벌 워드 라인에 상기 독출 전압 또는 상기 검증 전압을 공급하는 워드 라인 선택부를 포함하는 플래시 메모리 장치.
  20. 제19항에 있어서, 상기 전압 발생 회로는,
    상기 인에이블 제어 신호에 응답하여, 온도에 따라 변경되는 저항 비율로 상기 내부 전압을 분배하고, 그 분배된 전압을 제어 노드에 출력하는 전압 분배 회로; 및
    상기 제1 또는 제2 기준 전압과, 상기 분배된 전압에 기초하여, 상기 독출 전압 또는 상기 검증 전압을 출력하는 연산 증폭 회로를 포함하는 플래시 메모리 장치.
  21. 제20항에 있어서,
    상기 전압 분배 회로는,
    상기 내부 전압과 상기 제어 노드 사이에 연결되고, 상기 인에이블 제어 신호에 응답하여 온 또는 오프되는 스위칭 회로; 및
    상기 제어 노드와 그라운드 전압 사이에 연결되는 저항을 포함하고,
    상기 스위칭 회로의 저항값은 온도에 따라 변경되고, 상기 스위칭 회로의 저항값이 변경될 때, 상기 분배된 전압이 변경되는 플래시 메모리 장치.
  22. 제20항에 있어서,
    상기 연산 증폭 회로는,
    상기 제어 노드에 한쪽 단자가 연결되는 제1 저항;
    상기 제1 저항의 다른 쪽 단자에 연결되는 제1 입력 단자와, 상기 제1 또는 제2 기준 전압이 입력되는 제2 입력 단자를 포함하는 연산 증폭기; 및
    상기 연산 증폭기의 출력 단자와 상기 제1 입력 단자 사이에 연결되어, 상기 연산 증폭기의 피드백 루프를 형성하는 제2 저항을 포함하고,
    상기 연산 증폭기는 상기 제1 및 제2 저항의 저항 비율에 의해 결정되는 이득을 가지며, 상기 분배된 전압과, 상기 제1 또는 제2 기준 전압에 기초하여, 상기 독출 전압 또는 상기 검증 전압을 출력하는 플래시 메모리 장치.
  23. 제16항에 있어서,
    상기 복수의 메모리 셀들은 멀티-레벨 셀들을 포함하는 플래시 메모리 장치.
  24. 제23항에 있어서,
    상기 독출 제어 신호는 제1 내지 제3 독출 신호들을 포함하고, 상기 검증 제어 신호는 제1 내지 제3 검증 신호들을 포함하고, 상기 기준 전압들은 제1 내지 제6 기준 전압들을 포함하고,
    상기 제어부는 상기 제1 내지 제3 독출 신호들 중 하나에 응답하여, 상기 제1 내지 제3 기준 전압들 중 하나를 발생하고, 상기 제1 내지 제3 검증 신호들 중 하나에 응답하여, 상기 제4 내지 제6 기준 전압들 중 하나를 발생하는 플래시 메모리 장치.
  25. 제24항에 있어서,
    상기 독출 전압은 제1 내지 제3 독출 바이어스 전압들을 포함하고, 상기 검증 전압은 제1 내지 제3 검증 바이어스 전압들을 포함하고,
    상기 독출 전압 발생기는,
    상기 인에이블 제어 신호에 응답하여 인에이블 또는 디세이블되고, 상기 제1 내지 제3 기준 전압들 중 하나를 수신할 때, 상기 제1 내지 제3 기준 전압들 중 하나와 내부 전압에 기초하여, 온도에 반비례하게 각각 변경되는 상기 제1 내지 제3 독출 바이어스 전압들 중 하나를 발생하고, 상기 제4 내지 제6 기준 전압들 중 하나를 수신할 때, 상기 제4 내지 제6 기준 전압들 중 하나와 상기 내부 전압에 기초하여, 온도에 반비례하게 각각 변경되는 상기 제1 내지 제3 검증 바이어스 전압들 중 하나를 발생하는 전압 발생 회로; 및
    상기 로우 디코딩 신호에 응답하여 상기 복수의 글로벌 워드 라인들 중 하나를 선택하고, 그 선택된 글로벌 워드 라인에 상기 제1 내지 제3 독출 바이어스 전압들 중 하나, 또는 상기 제1 내지 제3 검증 바이어스 전압들 중 하나를 공급하는 워드 라인 선택부를 포함하는 플래시 메모리 장치.
  26. 제25항에 있어서, 상기 전압 발생 회로는,
    상기 인에이블 제어 신호에 응답하여, 온도에 따라 변경되는 저항 비율로 상기 내부 전압을 분배하고, 그 분배된 전압을 제어 노드에 출력하는 전압 분배 회로; 및
    상기 제1 내지 제6 기준 전압들 중 하나와, 상기 분배된 전압에 기초하여, 상기 제1 내지 제3 독출 바이어스 전압들 중 하나 또는 상기 제1 내지 제3 검증 바이어스 전압들 중 하나를 출력하는 연산 증폭 회로를 포함하는 플래시 메모리 장치.
  27. 제26항에 있어서,
    상기 전압 분배 회로는,
    상기 내부 전압과 상기 제어 노드 사이에 연결되고, 상기 인에이블 제어 신호에 응답하여 온 또는 오프되는 스위칭 회로; 및
    상기 제어 노드와 그라운드 전압 사이에 연결되는 저항을 포함하고,
    상기 스위칭 회로의 저항값은 온도에 따라 변경되고, 상기 스위칭 회로의 저항값이 변경될 때, 상기 분배된 전압이 변경되는 플래시 메모리 장치.
  28. 제26항에 있어서, 상기 연산 증폭 회로는,
    상기 제어 노드에 한쪽 단자가 연결되는 제1 저항;
    상기 제1 저항의 다른 쪽 단자에 연결되는 제1 입력 단자와, 상기 제1 내지 제6 기준 전압들 중 하나가 입력되는 제2 입력 단자를 포함하는 연산 증폭기; 및
    상기 연산 증폭기의 출력 단자와 상기 제1 입력 단자 사이에 연결되어, 상기 연산 증폭기의 피드백 루프를 형성하는 제2 저항을 포함하고,
    상기 연산 증폭기는 상기 제1 및 제2 저항의 저항 비율에 의해 결정되는 이득을 가지며, 상기 제1 내지 제6 기준 전압들 중 하나와, 상기 분배된 전압에 기초 하여, 상기 제1 내지 제3 독출 바이어스 전압들 중 하나, 또는 상기 제1 내지 제3 검증 바이어스 전압들 중 하나를 출력하는 플래시 메모리 장치.
  29. 복수의 메모리 셀들을 포함하는 플래시 메모리 장치의 독출 동작 또는 프로그램 검증을 위한 독출 동작시, 워드 라인 전압을 발생하는 방법에 있어서,
    독출 제어 신호 또는 검증 제어 신호에 응답하여, 기준 전압들 중 하나를 발생하는 단계;
    인에이블 제어 신호에 응답하여, 온도에 반비례하게 변경되고, 상기 기준 전압들 중 하나에 기초한 독출 전압 또는 검증 전압을 상기 워드 라인 전압으로서 발생하는 단계; 및
    로우 디코딩 신호에 응답하여, 상기 독출 전압 또는 상기 검증 전압을 복수의 글로벌 워드 라인들 중 하나에 공급하는 단계를 포함하는 워드 라인 전압 발생 방법.
  30. 제29항에 있어서,
    리드(read) 명령 또는 프로그램 명령에 기초하여, 상기 인에이블 제어 신호와, 독출 제어 신호 또는 검증 제어 신호를 발생하는 단계;
    로우 어드레스 신호를 디코딩하고, 상기 로우 디코딩 신호를 발생하는 단계;
    상기 리드 명령 또는 상기 프로그램 명령에 응답하여, 드레인 바이어스 전압, 소스 바이어스 전압, 및 워드 라인 바이어스 전압을 발생하는 단계;
    상기 드레인 바이어스 전압 및 상기 소스 바이어스 전압을 글로벌 드레인 선택 라인 및 글로벌 소스 선택 라인에 각각 공급하는 단계;
    상기 로우 디코딩 신호에 응답하여, 상기 워드 라인 바이어스 전압을 나머지 글로벌 워드 라인들에 각각 공급하는 단계; 및
    상기 로우 디코딩 신호에 응답하여, 로컬 드레인 선택 라인, 로컬 소스 선택 라인, 및 상기 복수의 메모리 셀들이 연결된 로컬 워드 라인들을, 상기 글로벌 드레인 선택 라인, 상기 글로벌 소스 선택 라인, 및 상기 글로벌 워드 라인들에 각각 연결하는 단계를 더 포함하는 워드 라인 전압 발생 방법.
  31. 제29항에 있어서,
    상기 복수의 메모리 셀들은 싱글-레벨 셀들을 포함하는 워드 라인 전압 발생 방법.
  32. 제29항에 있어서,
    상기 복수의 메모리 셀들은 멀티-레벨 셀들을 포함하는 워드 라인 전압 발생 방법.
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