JP3954245B2 - 電圧発生回路 - Google Patents
電圧発生回路 Download PDFInfo
- Publication number
- JP3954245B2 JP3954245B2 JP20779499A JP20779499A JP3954245B2 JP 3954245 B2 JP3954245 B2 JP 3954245B2 JP 20779499 A JP20779499 A JP 20779499A JP 20779499 A JP20779499 A JP 20779499A JP 3954245 B2 JP3954245 B2 JP 3954245B2
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- current
- temperature
- voltage
- dependent
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000001419 dependent effect Effects 0.000 claims description 46
- 238000007599 discharging Methods 0.000 claims description 9
- 230000002093 peripheral effect Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 24
- 238000009826 distribution Methods 0.000 description 16
- 230000008859 change Effects 0.000 description 11
- 239000004065 semiconductor Substances 0.000 description 9
- 230000007423 decrease Effects 0.000 description 8
- 239000000758 substrate Substances 0.000 description 8
- 101100058324 Arabidopsis thaliana BHLH19 gene Proteins 0.000 description 7
- 101100058333 Arabidopsis thaliana BHLH35 gene Proteins 0.000 description 7
- 101100325970 Arabidopsis thaliana BHLH92 gene Proteins 0.000 description 7
- 101100325974 Arabidopsis thaliana BHLH95 gene Proteins 0.000 description 7
- 230000006870 function Effects 0.000 description 7
- 101100058328 Arabidopsis thaliana BHLH27 gene Proteins 0.000 description 6
- 101100058318 Arabidopsis thaliana BHLH10 gene Proteins 0.000 description 5
- 101100340248 Arabidopsis thaliana SCRM gene Proteins 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 5
- 230000004048 modification Effects 0.000 description 5
- 238000012986 modification Methods 0.000 description 5
- 101100390784 Arabidopsis thaliana FIT gene Proteins 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 4
- 101100325969 Arabidopsis thaliana BHLH91 gene Proteins 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 3
- 230000010355 oscillation Effects 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- -1 ... Proteins 0.000 description 1
- 101100325966 Arabidopsis thaliana BHLH89 gene Proteins 0.000 description 1
- 101100148882 Arabidopsis thaliana SCRM2 gene Proteins 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 238000005086 pumping Methods 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/04—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding disturbances due to temperature effects
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
- Control Of Voltage And Current In General (AREA)
- Continuous-Control Power Sources That Use Transistors (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、電圧発生回路に関するもので、例えば不揮発性半導体記憶装置におけるメモリセル電流の温度依存性を補償するために使用されるものである。
【０００２】
【従来の技術】
近年、電気的書き替えを可能とした不揮発性半導体記憶装置（ＥＥＰＲＯＭ）の１種として、ＮＡＮＤセル型ＥＥＰＲＯＭが提案されている。
【０００３】
このＥＥＰＲＯＭは、電荷蓄積層としての例えば浮遊ゲートと制御ゲートとが積層されたｎチャネルＭＯＳＦＥＴ構造の複数のメモリセルを、それらのソース、ドレインを隣接するもの同士で共有する形で直列接続し、これを１単位としてビット線に接続するものである。
【０００４】
図２３（ａ），（ｂ）はそれぞれ、ＮＡＮＤセル型ＥＥＰＲＯＭにおけるメモリセルアレイ中の１つのＮＡＮＤセル部分を抽出して示すパターン平面図とその等価回路図である。図２４（ａ），（ｂ）はそれぞれ、上記図２３（ａ）に示したパターンのＡ−Ａ’線及びＢ−Ｂ’線に沿った断面図である。
【０００５】
メモリセルは、ｐ型半導体基板（例えばシリコン基板）中に形成されたセルｎ型ウェル領域内のセルｐ型ウェル領域内に形成される。素子分離酸化膜１２で囲まれたｐ型シリコン基板（ｐ型ウェル領域）１１に、複数のＮＡＮＤセルからなるメモリセルアレイが形成されている。１つのＮＡＮＤセルに着目して説明すると、この例では、８個のメモリセルＭ１〜Ｍ８が直列接続されて１つのＮＡＮＤセルを構成している。各メモリセルＭ１〜Ｍ８はそれぞれ、基板１１上にゲート絶縁膜１３を介して浮遊ゲート１４（１４１，１４２，１４３，…，１４８）が形成され、この浮遊ゲート１４上に絶縁膜１５を介して制御ゲート１６（１６１，１６２，１６３，…，１６８）が積層して形成されている。これらのメモリセルのソース、ドレインであるｎ型拡散層１９（１９１，１９２，１９３，…，１９９）は、隣接するもの同士共有する形で、メモリセルが直列接続されている。
【０００６】
上記ＮＡＮＤセルのドレイン側、ソース側には各々、第１，第２の選択トランジスタＳ１，Ｓ２が設けられている。これら選択トランジスタＳ１，Ｓ２は、メモリセルの浮遊ゲート、制御ゲートと同時に形成された第１の選択ゲート１４９，１６９及び第２の選択ゲート１４１０，１６１０を備えている。上記選択ゲート１４９と１６９は図示しない領域で電気的に接続され、選択ゲート１４１０と１６１０も図示しない領域で電気的に接続され、それぞれ選択トランジスタＳ１，Ｓ２のゲート電極として働く。素子形成された基板は、ＣＶＤ酸化膜１７により覆われ、この上にビット線１８が配設されている。ＮＡＮＤセルの制御ゲート１６は、共通に制御ゲート線ＣＧ１，ＣＧ２，…，ＣＧ８として配設されている。これら制御ゲート線は、ワード線となる。選択ゲート１４９，１６９及び１４１０，１６１０もそれぞれ行方向に連続的に選択ゲート線ＳＧ１，ＳＧ２として配設されている。
【０００７】
図２５は、上述したようなＮＡＮＤセルがマトリックス状に配列されたメモリセルアレイの等価回路を示している。ソース線は例えば６４本のビット線毎につき１箇所、コンタクトを介してＡｌやポリシリコン等の基準電位（Ｖｓ）配線に接続される。この基準電位配線は周辺回路に接続される。メモリセルの制御ゲート及び第１，第２の選択ゲートは、行方向に連続的に配設される。通常、制御ゲートにつながるメモリセルの集合を１ページと呼び、１組のドレイン側（第１の選択ゲート）及びソース側（第２の選択ゲート）の選択ゲートによって挟まれたページの集合を１ＮＡＮＤブロックまたは単に１ブロックと呼ぶ。１ページは例えば２５６バイト（２５６×８）個のメモリセルから構成される。１ページ分のメモリセルはほぼ同時に書き込みが行われる。１ブロックは例えば２０４８バイト（２０４８×８）個のメモリセルから構成される。１ブロック分のメモリセルはほぼ同時に消去される。
【０００８】
図２６は、上記ＮＡＮＤセルのしきい値分布を示しており、“０”が書き込み状態、“１”が消去状態である。
【０００９】
上記のような構成において、データの読み出し動作は、ビット線をＶｃｃにプリチャージした後にフローティングにし、選択されたメモリセルの制御ゲートを０Ｖ、それ以外のメモリセルの制御ゲート及び選択ゲートを電源電圧Ｖｒｅａｄ（例えば３．５Ｖ）、ソース線を０Ｖとして、選択されたメモリセルに電流が流れるか否かをビット線電位の変化を検出することにより行われる。すなわち、メモリセルに書き込まれたデータが“０”（メモリセルのしきい値Ｖｔｈ＞０）ならばメモリセルはオフになるので、ビット線はプリチャージ電位を保つが、“１”（メモリセルのしきい値Ｖｔｈ＜０）ならばメモリセルはオンしてビット線はプリチャージ電位からΔＶだけ下がる。これらのビット線電位をセンスアンプで検出することによって、メモリセルのデータが読み出される。
【００１０】
また、データ書き込みでは、ビット線にはデータに応じて０Ｖ（“０”書き込み）または電源電圧Ｖｃｃ（“１”書き込み）を印加する。ビット線に接続する選択ゲートはＶｃｃ、ソース線に接続する選択ゲートは０Ｖである。この時“０”書き込みのセルのチャネルには０Ｖが伝達される。“１”書き込みではビット線に接続される選択ゲートがオフするので“１”書き込みするメモリセルのチャネルはＶｃｃ−Ｖｔｈｓｇ（Ｖｔｈｓｇは選択ゲートのしきい値電圧）になり、フローティングになる。あるいは、書き込みを行うメモリセルよりもビット線側のメモリセルのしきい値が正電圧Ｖｔｈｃｅｌｌを持つ場合には、メモリセルのチャネルはＶｃｃ−Ｖｔｈｃｅｌｌになる。その後、選択されたメモリセルの制御ゲートには昇圧された書き込み電位Ｖｐｇｍ（＝２０Ｖ程度）を印加し、他の非選択メモリセルの制御ゲートには中間電位Ｖｐａｓｓ（＝１０Ｖ程度）を印加する。その結果、データ“０”の時は、チャネルの電位が０Ｖなので選択メモリセルの浮遊ゲートと基板間に高電圧がかかり、基板から浮遊ゲートに電子がトンネル注入されてしきい値電圧が正方向に移動する。データが“１”の時は、フローティングのチャネルは制御ゲートとの間の容量結合で中間電位になり、電子の注入が行われない。
【００１１】
従来のＮＡＮＤ型フラッシュメモリの書き込み動作では、書き込みパルスの印加後に書き込みが十分に行われたかを調べるベリファイリードを行う。ベリファイリードで書き込み不十分と検知されたメモリセルにのみ再書き込みを行う。ベリファイリード動作では選択された制御ゲートが０Ｖではなく、図２６に示す電位Ｖｖｆｙ（例えば０．５Ｖ）にする以外は上記のリード動作と同様である。制御ゲートを０Ｖよりも高い電位Ｖｖｆｙにしているのは、メモリセルを十分高いしきい値電圧まで書き込むことにより、リード動作の動作余裕（動作マージン）を確保するためである。
【００１２】
一方、データ消去は、ブロック単位でほぼ同時に行われる。すなわち消去するブロックの全ての制御ゲートを０Ｖとし、セルｐ型ウェル領域及びセルｎ型ウェル領域に昇圧された電位Ｖｅｒａ（２０Ｖ程度）を印加する。消去を行わないブロックの制御ゲートはフローティング状態からセルｐ型ウェル領域との間の容量結合で電位Ｖｅｒａに昇圧される。これにより消去するブロックのメモリセルにおいて浮遊ゲートの電子がセルｐ型ウェル領域に放出され、しきい値電圧が負方向に移動する。消去を行わないブロックでは制御ゲート、セルｐ型ウェル領域共に昇圧電位Ｖｅｒａなので消去は行われない。
【００１３】
ところで、上述したような従来のＮＡＮＤ型フラッシュメモリでは、リード動作あるいはベリファイリード動作において、選択したメモリセルの制御ゲートに定電圧発生回路から一定電圧を印加している。しかし、この際、メモリセルに流れる電流が温度によって変化する。このため、温度によってメモリセルのしきい値電圧が変化して読み出され、その結果としてしきい値分布が広がるという問題がある。
【００１４】
【発明が解決しようとする課題】
上述したように、ＮＡＮＤ型フラッシュメモリ等の従来の不揮発性半導体記憶装置では、温度によってメモリセルのしきい値電圧が変化して読み出され、しきい値分布が広がるという問題がある。
【００１５】
本発明は、上記のような事情に鑑みてなされたもので、その目的とするところは、温度変化による影響を低減できる電圧発生回路を提供することにある。
【００１６】
また、本発明の他の目的は、不揮発性半導体記憶装置において温度変化によるメモリセルのしきい値分布が広がるのを抑制できる電圧発生回路を提供することにある。
【００１７】
【課題を解決するための手段】
本発明の電圧発生回路は、出力端子として働く第１の端子と、前記第１の端子に接続され、実質的に温度に依存しない第１の一定電流を前記第１の端子に供給あるいは前記第１の端子から放電する第１の一定電流源と、前記第１の端子に接続され、温度に依存する第１の温度依存電流を前記第１の端子に供給あるいは前記第１の端子から放電する第１の温度依存電流源と、前記第１の端子に接続された第１の電流／電圧変換器とを具備することを特徴としている。
【００１８】
また、本発明の電圧発生回路は、出力端子として働く第１の端子と、前記第１の端子に接続され、実質的に温度に依存しない第１の一定電流を前記第１の端子に供給する第１の一定電流源と、前記第１の端子に接続され、実質的に温度に依存しない第２の一定電流を前記第１の端子から放電する第２の一定電流源と、前記第１の端子に接続され、温度に依存する第１の温度依存電流を前記第１の端子に供給する第１の温度依存電流源と、前記第１の端子に接続され、温度に依存する第２の温度依存電流を前記第１の端子から放電する第２の温度依存電流源と、前記第１の端子に接続された第１の電流／電圧変換器とを具備することを特徴としている。
【００１９】
更に、本発明の電圧発生回路は、出力端子として働く第１の端子と、前記第１の端子に接続され、実質的に温度に依存しない第１の一定電流を前記第１の端子に供給する第１の一定電流源と、前記第１の端子に接続され、温度に依存する第１の温度依存電流を前記第１の端子から放電する第１の温度依存電流源と、前記第１の端子に接続された第１の電流／電圧変換器とを具備することを特徴としている。
【００２０】
本発明の電圧発生回路は、出力端子として働く第１の端子と、前記第１の端子に接続され、実質的に温度に依存しない第１の一定電流を前記第１の端子に供給あるいは前記第１の端子から放電する第１の一定電流源と、前記第１の端子に接続され、温度に依存する第１の温度依存電流を前記第１の端子に供給する第１の温度依存電流源と、前記第１の端子に接続された第１の電流／電圧変換器とを具備することを特徴としている。
【００２１】
また、次のような特徴を備えている。
【００２２】
前記温度依存電流は、絶対温度に比例する。
【００２３】
前記第１の電流／電圧変換器は、前記第１の端子と接地電位間に設けられる。
【００２４】
前記第１の電流／電圧変換器は、抵抗及びトランジスタの少なくとも一方を含む。
【００２５】
前記一定電流及び前記温度依存電流の少なくとも一方は、周辺回路の動作モード、外部から入力されるコマンド、及びフューズ素子に記憶したデータの少なくともいずれか１つにより変更される。
【００２６】
第２の端子と第３の端子間に接続される第２の電流／電圧変換器と、前記第２の端子と前記第３の端子間の電圧を、実質的に温度に依存しない一定電圧に制御する第１の制御回路とを含む一定電流生成回路と、第４の端子と第５の端子の間に接続される第１のダイオード素子と、第６の端子と第７の端子の間に接続される第３の電流／電圧変換器と、第７の端子と第５の端子の間に接続される第２のダイオード素子と、前記第４の端子と前記第６の端子とを同電位に制御する第２の制御回路とを含む温度依存電流生成回路とを更に具備する。
【００２７】
前記第１あるいは第２の一定電流は前記第２の電流／電圧変換器に流れる電流から生成され、前記第１あるいは第２の温度依存電流は前記第３の電流／電圧変換器に流れる電流から生成される。
【００２８】
第８の端子と第９の端子間に接続される第４の電流／電圧変換器と、前記第８の端子と前記第９の端子間の電圧を、実質的に温度に依存しない一定電圧に制御する第３の制御回路とを含む一定電流生成回路と、第１０の端子に一定電流を供給する一定電流生成回路と、第１０の端子と第１１の端子の間に含まれる第３のダイオード素子と、第１１の端子と第１２の端子の間に接続される第５の電流／電圧変換器と、第１０の端子と第１２の端子とを同電位に制御する第４の制御回路とを含む温度依存電流生成回路とを更に具備する。
【００２９】
前記第１あるいは第２の一定電流は前記第４の電流／電圧変換器に流れる電流から生成され、前記第１あるいは第２の温度依存電流は前記第５の電流／電圧変換器に流れる電流から生成される。
【００３０】
更に、本発明の電圧発生回路は、一定電圧を発生する電圧発生手段と、前記電圧発生手段の出力電圧の温度依存性を変える手段とを具備することを特徴としている。
【００３１】
また、本発明の電圧発生回路は、一定電圧を発生する電圧発生手段と、前記電圧発生手段の出力電圧の温度温度依存性を一定にした状態で、前記電圧発生手段の出力電圧の値を変える手段とを具備することを特徴としている。
【００３２】
上記のような構成によれば、正の温度特性、負の温度特性及び温度依存性がない特性等を必要に応じて選択的に用いることができ、所望の特性の電圧が得られる。
【００３３】
従って、温度変化による影響を低減できる電圧発生回路を提供でき、不揮発性半導体記憶装置において温度変化によるメモリセルのしきい値分布が広がるのを抑制できる電圧発生回路を提供できる。
【００３４】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００３５】
［第１の実施の形態］
図１は、本発明の電圧発生回路について説明するための概念図である。
【００３６】
この電圧発生回路は、温度に依存しない一定の電流を生成する電流源１，２、温度に比例する電流を生成する電流源３，４、Ｐチャネル型ＭＯＳトランジスタＰＡ１，ＰＡ２、Ｎチャネル型ＭＯＳトランジスタＮＡ１，ＮＡ２及び抵抗Ｒｏｕｔを含んで構成されている。
【００３７】
電源Ｖｃｃと出力端子５間には、上記電流源１とＭＯＳトランジスタＰＡ１が直列接続され、このＭＯＳトランジスタＰＡ１のゲートにはイネーブル信号ＥＮ１ｂが供給される。上記出力端子５と接地点ＧＮＤ間には、上記ＭＯＳトランジスタＮＡ１と電流源２とが直列接続され、このＭＯＳトランジスタＮＡ１のゲートにはイネーブル信号ＥＮ２が供給される。また、上記電源Ｖｃｃと出力端子５間には、上記電流源３とＭＯＳトランジスタＰＡ２が直列接続され、このＭＯＳトランジスタＰＡ２のゲートにはイネーブル信号ＥＮ３ｂが供給される。上記出力端子５と接地点ＧＮＤ間には、上記ＭＯＳトランジスタＮＡ２と電流源４とが直列接続され、このＭＯＳトランジスタＮＡ２のゲートにはイネーブル信号ＥＮ４が供給される。そして、上記出力端子５と接地点ＧＮＤ間に、電流／電圧変換器としての抵抗Ｒｏｕｔが接続されている。図１では電流／電圧変換器として抵抗を用いているが、例えばＭＯＳトランジスタを用いても良い。
【００３８】
なお、上記電流源１に流れる温度に依存しない電流をＩ１、上記電流源２に流れる温度に依存しない電流をＩ２、上記電流源３に流れる温度に比例する電流をＩ３、上記電流源４に流れる温度に比例する電流をＩ４とし、上記抵抗Ｒｏｕｔに流れる電流をＩｏｕｔとする。
【００３９】
次に、上記のような構成の電圧発生回路の動作を説明する。
【００４０】
（１）正の温度特性を与える場合
イネーブル信号ＥＮ１ｂ，ＥＮ２，ＥＮ３ｂ，ＥＮ４をロウ（“Ｌ”）レベルにする。これによって、ＭＯＳトランジスタＰＡ１，ＰＡ２がオン状態となり、ＭＯＳトランジスタＮＡ１，ＮＡ２がオフ状態となるので、抵抗Ｒｏｕｔを流れる電流Ｉｏｕｔは次式のようになる。
【００４１】
Ｉｏｕｔ＝Ｉ１＋Ｉ３
その結果、出力電圧Ｖｏｕｔは
Ｖｏｕｔ＝Ｒｏｕｔ×Ｉｏｕｔ＝Ｒｏｕｔ・（Ｉ１＋Ｉ３）
となる。つまり、出力電圧は電圧値Ｒｏｕｔ・Ｉ１に対して温度に比例する電圧となる。
【００４２】
あるいはイネーブル信号ＥＮ３ｂ，ＥＮ４を“Ｌ”レベル、イネーブル信号ＥＮ１ｂ，ＥＮ２をハイ（“Ｈ”）レベルにしても良い。この場合、抵抗Ｒｏｕｔを流れる電流Ｉｏｕｔは次式のようになる。
【００４３】
Ｉｏｕｔ＝Ｉ３−Ｉ２
その結果、出力電圧Ｖｏｕｔは
Ｖｏｕｔ＝Ｒｏｕｔ×Ｉｏｕｔ＝Ｒｏｕｔ・（Ｉ３−Ｉ２）
となる。この場合も出力電圧は所望の電圧値に対して温度に比例して増加する電圧となる。
【００４４】
（２）負の温度特性を与える場合
イネーブル信号ＥＮ１ｂ，ＥＮ２を“Ｌ”レベル、イネーブル信号ＥＮ３ｂ，ＥＮ４を“Ｈ”レベルにする。これによって、ＭＯＳトランジスタＰＡ１，ＮＡ２がオン状態となり、ＭＯＳトランジスタＮＡ１，ＰＡ２がオフ状態となるので、抵抗Ｒｏｕｔを流れる電流Ｉｏｕｔは次式のようになる。
【００４５】
Ｉｏｕｔ＝Ｉ１−Ｉ４
その結果、出力電圧Ｖｏｕｔは
Ｖｏｕｔ＝Ｒｏｕｔ×Ｉｏｕｔ＝Ｒｏｕｔ・（Ｉ１−Ｉ４）
となる。つまり、出力電圧は電圧値Ｒｏｕｔ・Ｉ１に対して温度に比例して減少する電圧となる。
【００４６】
（３）温度依存性を無くす場合
イネーブル信号ＥＮ１ｂ，ＥＮ２，ＥＮ４を“Ｌ”レベル、イネーブル信号ＥＮ３ｂを“Ｈ”レベルにする。これによって、ＭＯＳトランジスタＰＡ１がオン状態となり、ＭＯＳトランジスタＮＡ１，ＮＡ２，ＰＡ２がオフ状態となるので、抵抗Ｒｏｕｔを流れる電流Ｉｏｕｔは次式のようになる。
【００４７】
Ｉｏｕｔ＝Ｉ１
その結果、出力電圧Ｖｏｕｔは
Ｖｏｕｔ＝Ｒｏｕｔ×Ｉｏｕｔ＝Ｒｏｕｔ・Ｉ１
となる。つまり、出力電圧は温度に依存しなくなる。
【００４８】
［実施例１］
次に、上述した電圧発生回路の具体的な回路例を示して本発明をより詳しく説明する。図２（ａ）は、温度に比例した電流発生回路である。この回路は、オペアンプＯＰ１、Ｐチャネル型ＭＯＳトランジスタＴＰ１〜ＴＰ３、Ｎチャネル型ＭＯＳトランジスタＴＮ１、抵抗Ｒ２及びダイオードＤ３，Ｄ４等を含んで構成されている。オペアンプＯＰ１の反転入力端（−）には電位Ｖａが印加され、非反転入力端（＋）には電位Ｖｂが印加される。上記オペアンプＯＰ１の出力端には、ＭＯＳトランジスタＴＰ１〜ＴＰ３のゲートが接続されている。上記ＭＯＳトランジスタＴＰ１，ＴＰ２のソースは電源Ｖｃｃに接続され、ＭＯＳトランジスタＴＰ１のドレインにはダイオードＤ３のアノードが、ＭＯＳトランジスタＴＰ２のソースには抵抗Ｒ２の一端が接続されている。上記ダイオードＤ３のカソードは接地点ＧＮＤに接続され、アノード側の電位Ｖａが上記オペアンプＯＰ１の反転入力端（−）に供給される。また、上記抵抗Ｒ２の他端にはＮ個のダイオードＤ４のアノードが接続され、これらダイオードＤ４のカソードは接地点ＧＮＤに接続されている。上記抵抗Ｒ２の一端側の電位Ｖｂは、上記オペアンプＯＰ１の非反転入力端（＋）に供給される。
【００４９】
上記ＭＯＳトランジスタＴＰ３のソースは電源Ｖｃｃに接続され、ドレインはＭＯＳトランジスタＴＮ１のドレインとゲートに接続される。上記ＭＯＳトランジスタＴＮ１のソースは、接地点ＧＮＤに接続されている。そして、上記オペアンプＯＰ１の出力端の電位がＶ１、上記ＭＯＳトランジスタＴＰ３，ＴＮ１のドレイン共通接続点の電位がＶ２として出力される。
【００５０】
上記のような構成において、電位ＶａとＶｂが同電位になるように電位Ｖ１がオペアンプＯＰ１により制御される。この時、抵抗Ｒ２に流れる電流Ｉ１０は
Ｉ１０＝（ＶＴ／Ｒ２）×ｌｎＮ…（１）
である。ここで、ＶＴ＝ｋＴ／ｑ（ｋはボルツマン定数、ｑは電子の電荷量、Ｔは絶対温度）である。（１）式から明らかなように電流Ｉ１０は絶対温度Ｔに比例する。また、この電流Ｉ１０は電源電圧ＶｃｃやＭＯＳトランジスタのしきい値電圧等に依存しない安定した電流である。
【００５１】
一方、図２（ｂ）は温度に依存しない定電流発生回路である。この回路は、オペアンプＯＰ２、Ｐチャネル型ＭＯＳトランジスタＴＰ４，ＴＰ５、Ｎチャネル型ＭＯＳトランジスタＴＮ２及び抵抗Ｒ３等を含んで構成されている。オペアンプＯＰ２の反転入力端（−）には基準電位Ｖｒｅｆが印加され、出力端にはＭＯＳトランジスタＴＰ４，ＴＰ５のゲートが接続されている。上記ＭＯＳトランジスタＴＰ４のソースは電源Ｖｃｃに接続され、ドレインにはオペアンプＯＰ２の非反転入力端（＋）及び抵抗Ｒ３の一端が接続される。この抵抗Ｒ３の他端には、接地点ＧＮＤが接続されている。
【００５２】
また、上記ＭＯＳトランジスタＴＰ５のソースは電源Ｖｃｃに接続され、ドレインはＭＯＳトランジスタＴＮ２のドレインとゲートに接続される。上記ＭＯＳトランジスタＴＮ２のソースは、接地点ＧＮＤに接続されている。そして、上記オペアンプＯＰ２の出力端の電位がＶ３、上記ＭＯＳトランジスタＴＰ５，ＴＮ２のドレイン共通接続点の電位がＶ４として出力される。
【００５３】
上記基準電位Ｖｒｅｆは、温度、電源電圧Ｖｃｃ、ＭＯＳトランジスタのしきい値電圧等に依存しない電圧であり、例えば図３に示すようなバンドギャップリファレンス（Band Gap Reference）回路から生成される。この回路は、Banba et al., VLSI Symposium 98 Digest of Technical Papers P.228-229に記載されているもので、詳細についてはこの文献を参照されたい。図３に示す回路における抵抗Ｒ３に流れる電流Ｉ２０は
Ｉ２０＝Ｖｒｅｆ／Ｒ３
である。Ｖｒｅｆが温度に依存しないので、Ｉ２０は温度、電源電圧、トランジスタのしきい値電圧等に依存しない定電流になる。
【００５４】
図４は、温度に比例する電流と温度に依存しない電流の和・差を演算する回路である。電流源１中のＰチャネル型ＭＯＳトランジスタＷｐ１１〜Ｗｐ１６のゲート電位は、温度に依存しない定電流源（図２（ｂ））から発生する電位Ｖ３である。その結果、電流源１は温度に依存しない電流Ｉ１を供給する。電流Ｉ１の大きさは、電流源１内でオンしているＭＯＳトランジスタのチャネル幅の総和で決まる。例えばイネーブル信号ＥＮ１ｂ１のみを“Ｌ”レベル、他のイネーブル信号ＥＮ１ｂ２，ＥＮ１ｂ３，…，ＥＮ１ｂ６を“Ｈ”レベルにすると、
Ｉ１＝（Ｗｐ１１／Ｗｐ２）×Ｉ２０
＝（Ｗｐ１１／Ｗｐ２）×（Ｖｒｅｆ／Ｒ３）
となる。また、イネーブル信号ＥＮ１ｂ１，ＥＮ１ｂ２，ＥＮ１ｂ３を“Ｌ”レベル、他のイネーブル信号ＥＮ１ｂ４，ＥＮ１ｂ５，ＥＮ１ｂ６を“Ｈ”レベルにすると、
Ｉ１＝［（Ｗｐ１１＋Ｗｐ１２＋Ｗｐ１３）／Ｗｐ２］×Ｉ２０
＝［（Ｗｐ１１＋Ｗｐ１２＋Ｗｐ１３）／Ｗｐ２］×（Ｖｒｅｆ／Ｒ３）
となる。このように、イネーブル信号ＥＮ１ｂ１，ＥＮ１ｂ２，ＥＮ１ｂ３，…，ＥＮ１ｂ５，ＥＮ１ｂ６の“Ｈ”レベル／“Ｌ”レベルを切り替えることにより、温度に依存しない任意の値の電流を供給することができる。
【００５５】
同様に、電流源２のＮチャネル型ＭＯＳトランジスタＷｎ２１〜Ｗｎ２６のゲートには上記図２（ｂ）に示した回路から発生された電位Ｖ４が入力され、温度に依存しない電流Ｉ２を接地点ＧＮＤに放電する。電流Ｉ２の大きさは電流源２内でオンしているＭＯＳトランジスタのチャネル幅の総和で決まる。例えばイネーブル信号ＥＮ２１のみを“Ｈ”レベル、他のイネーブル信号ＥＮ２２，ＥＮ２３，…，ＥＮ２６を“Ｌ”レベルにすると、
Ｉ２＝（Ｗｎ２１／Ｗｎ２）×Ｉ２０
＝（Ｗｎ２１／Ｗｎ２）×（Ｖｒｅｆ／Ｒ３）
となる。また、イネーブル信号ＥＮ２２，ＥＮ２３を“Ｈ”レベル、他のイネーブル信号ＥＮ２１，ＥＮ２４，ＥＮ２５，ＥＮ２６を“Ｌ”レベルにすると、
Ｉ２＝［（Ｗｎ２２＋Ｗｎ２３）／Ｗｎ２］×Ｉ２０
＝［（Ｗｎ２２＋Ｗｎ２３）／Ｗｎ２］×（Ｖｒｅｆ／Ｒ３）
となる。このように、イネーブル信号ＥＮ２１，ＥＮ２２，…，ＥＮ２５、イネーブル信号ＥＮ２６の“Ｈ”レベル／“Ｌ”レベルを切り替えることにより、温度に依存しない任意の値の電流を供給することができる。
【００５６】
一方、電流源３のＰチャネル型ＭＯＳトランジスタＷｐ３１〜Ｗｐ３５のゲート電位は温度に比例する電流発生回路（図２（ａ））から発生された電位Ｖ１であるので、電流源３は温度に比例する電流Ｉ３を供給する。電流Ｉ３の大きさは電流源３内でオンしているＭＯＳトランジスタのチャネル幅の総和で決まる。例えばイネーブル信号ＥＮ３ｂ１のみを“Ｌ”レベル、他のイネーブル信号ＥＮ３ｂ２，ＥＮ３ｂ３，…，ＥＮ３ｂ５を“Ｈ”レベルにすると、
Ｉ３＝（Ｗｐ３１／Ｗｐ１）×Ｉ１０
＝（Ｗｐ３１／Ｗｐ１）×（ＶＴ／Ｒ２）×ｌｎＮ
となる。また、イネーブル信号ＥＮ３ｂ１，ＥＮ３ｂ２を“Ｌ”レベル、他のイネーブル信号ＥＮ３ｂ３，ＥＮ３ｂ４，ＥＮ３ｂ５を“Ｈ”レベルにすると、
Ｉ３＝［（ＷＰ３１＋Ｗｐ３２）／Ｗｐ１］×Ｉ１０
＝［（ＷＰ３１＋Ｗｐ３２）／Ｗｐ１］×（ＶＴ／Ｒ２）×ｌｎＮ
となる。このようにイネーブル信号ＥＮ３ｂ１，ＥＮ３ｂ２，…，ＥＮ３ｂ５の“Ｈ”レベル／“Ｌ”レベルを切り替えることにより、温度に比例する任意の値の電流を供給することができる。
【００５７】
同様に、電流源４のＮチャネル型ＭＯＳトランジスタＷｎ４１〜Ｗｎ４５のゲートには図２（ａ）に示した回路から発生された電位Ｖ２が入力され、温度に比例する電流Ｉ４を放電する。電流Ｉ４の大きさは電流源４内でオンしているＭＯＳトランジスタのチャネル幅の総和で決まる。例えばイネーブル信号ＥＮ４１のみを“Ｈ”レベル、他のイネーブル信号ＥＮ４２，ＥＮ４３，…，ＥＮ４５を“Ｌ”レベルにすると、
Ｉ４＝（Ｗｎ４１／Ｗｎ１）×Ｉ１０
＝（Ｗｎ４１／Ｗｎ１）×（ＶＴ／Ｒ２）×ｌｎＮ
となる。また、イネーブル信号ＥＮ４１，ＥＮ４２を“Ｈ”レベル、他のイネーブル信号ＥＮ４３，ＥＮ４４，ＥＮ４５を“Ｌ”レベルにすると、
Ｉ４＝［（Ｗｎ４１＋Ｗｎ４２）／Ｗｎ１］×Ｉ１０
＝［（Ｗｎ４１＋Ｗｎ４２）／Ｗｎ１］×（ＶＴ／Ｒ２）×ｌｎＮ
となる。このようにイネーブル信号ＥＮ４１，ＥＮ４２，…，ＥＮ４５の“Ｈ”レベル／“Ｌ”レベルを切り替えることにより、温度に比例する任意の値の電流を供給することができる。
【００５８】
次に、図２（ａ），（ｂ）、図３及び図４に示した回路の動作を説明する。
【００５９】
（１）正の温度特性を与える場合
図４に示した回路において、イネーブル信号ＥＮ２１，ＥＮ２２，ＥＮ２３，…，ＥＮ２６、及びイネーブル信号ＥＮ４１，ＥＮ４２，ＥＮ４３，…，ＥＮ４５をそれぞれ“Ｌ”レベルにすることにより、これらのイネーブル信号がゲートに供給される、電流源２，４内の全てのＭＯＳトランジスタをオフにする。また、イネーブル信号ＥＮ１ｂ１，ＥＮ１ｂ２，ＥＮ１ｂ３，…，ＥＮ１ｂ６、及びイネーブル信号ＥＮ３ｂ１，ＥＮ３ｂ２，ＥＮ３ｂ３，…，ＥＮ３ｂ５をそれぞれ“Ｌ”レベルにすることにより、これらのイネーブル信号がゲートに供給される、電流源１，３内の全てのＭＯＳトランジスタをオンする事により、抵抗Ｒｏｕｔｐｕｔを流れる電流Ｉｏｕｔｐｕｔは次式のようになる。
【００６０】
Ｉｏｕｔｐｕｔ＝Ｉ１＋Ｉ３
その結果、出力電圧Ｖｏｕｔｐｕｔは
Ｖｏｕｔｐｕｔ＝Ｒｏｕｔｐｕｔ×Ｉｏｕｔｐｕｔ＝（Ｉ１＋Ｉ３）×Ｒｏｕｔｐｕｔ
となる。つまり、出力電圧Ｖｏｕｔｐｕｔは電圧値Ｒｏｕｔｐｕｔ・Ｉ１に対して温度に比例する電圧となる。Ｖｏｕｔは抵抗素子の比（例えばＲｏｕｔ／Ｒ２）の関数である。従って、プロセスばらつきや温度変動により抵抗素子の抵抗値が変わっても出力電圧Ｖｏｕｔｐｕｔは変動しない。
【００６１】
上述したように、イネーブル信号ＥＮ１ｂ１，ＥＮ１ｂ２，…，ＥＮ１ｂ５，ＥＮ１ｂ６の“Ｈ”レベル／“Ｌ”レベルを切り替えることにより、電流Ｉ１の値を様々に変えることができ、また、イネーブル信号ＥＮ３ｂ１，ＥＮ３ｂ２，…，ＥＮ３ｂ５の“Ｈ”レベル／“Ｌ”レベルを切り替えることにより、電流Ｉ３の値を様々に変えることができる。その結果、様々な正の温度特性、様々な大きさを持つ電圧Ｖｏｕｔｐｕｔを生成することができる。
【００６２】
あるいは、図４でイネーブル信号ＥＮ１ｂ１，ＥＮ１ｂ２，…，ＥＮ１ｂ６を“Ｈ”レベル、イネーブル信号ＥＮ４１，４２，４３，…，４５を“Ｌ”レベルにすることにより、これらのイネーブル信号がゲートに供給される、電流源１，４内の全てのＭＯＳトランジスタをオフにしても良い。電流源２，３内のＭＯＳトランジスタをオンする事により、抵抗Ｒｏｕｔｐｕｔを流れる電流Ｉｏｕｔｐｕｔは次式のようになる。
【００６３】
Ｉｏｕｔｐｕｔ＝Ｉ３−Ｉ２
その結果、出力電圧Ｖｏｕｔｐｕｔは
Ｖｏｕｔｐｕｔ＝Ｒｏｕｔｐｕｔ×Ｉｏｕｔｐｕｔ＝Ｒｏｕｔｐｕｔ・（Ｉ３−Ｉ２）
となる。この場合もＩ２，Ｉ３の値は電流源２，３内でオンするＭＯＳトランジスタのチャネル幅の総和を変えることにより様々な値を取ることができるので、様々な値の様々な正の温度特性をもつ電圧Ｖｏｕｔｐｕｔを生成することができる。
【００６４】
（２）負の温度特性を与える場合
図４に示した回路において、イネーブル信号ＥＮ２１，ＥＮ２２，ＥＮ２３，…，ＥＮ２６を“Ｌ”レベル、イネーブル信号ＥＮ３ｂ１，ＥＮ３ｂ２，ＥＮ３ｂ３，…，ＥＮ３ｂ５を“Ｈ”レベルにすることにより、これらのイネーブル信号がゲートに供給される、電流源２，３内の全てのＭＯＳトランジスタをオフにする。電流源１，４内のＭＯＳトランジスタをオンする事により、抵抗Ｒｏｕｔｐｕｔを流れる電流Ｉｏｕｔｐｕｔは次式のようになる。
【００６５】
Ｉｏｕｔｐｕｔ＝Ｉ１−Ｉ４
その結果、出力電圧Ｖｏｕｔｐｕｔは
Ｖｏｕｔｐｕｔ＝Ｒｏｕｔｐｕｔ×Ｉｏｕｔｐｕｔ＝Ｒｏｕｔｐｕｔ・（Ｉ１−Ｉ４）
となる。つまり、出力電圧Ｖｏｕｔｐｕｔは電圧値Ｒｏｕｔｐｕｔ・Ｉ１に対して温度に比例して減少する電圧となる。
【００６６】
上述したように、イネーブル信号ＥＮ１ｂ１，ＥＮ１ｂ２，…，ＥＮ１ｂ５，ＥＮ１ｂ６の“Ｈ”レベル／“Ｌ”レベルを切り替えることにより、電流Ｉ１の値を様々に変えることができ、また、イネーブル信号ＥＮ４１，ＥＮ４２，…，ＥＮ４５の“Ｈ”レベル／“Ｌ”レベルを切り替えることにより、電流Ｉ４の値を様々に変えることができる。その結果、様々な値の様々な負の温度特性を持つ電圧Ｖｏｕｔｐｕｔを生成することができる。
【００６７】
（３）温度特性を無くす場合
図４に示した回路において、イネーブル信号ＥＮ２１，ＥＮ２２，ＥＮ２３，…，ＥＮ２６、イネーブル信号ＥＮ４１，ＥＮ４２，ＥＮ４３，…，ＥＮ４５を“Ｌ”レベル、イネーブル信号ＥＮ３ｂ１，ＥＮ３ｂ２，ＥＮ３ｂ３，…，ＥＮ３ｂ５を“Ｈ”レベルにすることにより、これらのイネーブル信号がゲートに供給される、電流源２，３，４内の全てのＭＯＳトランジスタをオフにする。電流源１内のＭＯＳトランジスタをオンする事により、抵抗Ｒｏｕｔｐｕｔを流れる電流Ｉｏｕｔｐｕｔは次式のようになる。
【００６８】
Ｉｏｕｔｐｕｔ＝Ｉ１
その結果、出力電圧Ｖｏｕｔｐｕｔは
Ｖｏｕｔｐｕｔ＝Ｒｏｕｔｐｕｔ×Ｉｏｕｔｐｕｔ＝Ｒｏｕｔｐｕｔ・Ｉ１
となる。つまり、出力電圧Ｖｏｕｔｐｕｔは温度に依存しなくなる。
【００６９】
上述したように、イネーブル信号ＥＮ１ｂ１，ＥＮ１ｂ２，…，ＥＮ１ｂ５，ＥＮ１ｂ６の“Ｈ”レベル／“Ｌ”レベルを切り替えることにより、電流Ｉ１の値を様々に変えることができる。その結果、様々な値の温度に依存しない電圧Ｖｏｕｔｐｕｔを生成することができる。
【００７０】
上記図２（ａ），（ｂ）に示した定電流発生回路で発生される電流は、電源電圧ＶｃｃやＭＯＳトランジスタのしきい値電圧に依存しないので、図４に示した回路によって生成される出力電圧Ｖｏｕｔｐｕｔは、電源電圧ＶｃｃやＭＯＳトランジスタのしきい値電圧に依存しない安定した電圧となる。
【００７１】
図５（ａ），（ｂ）はそれぞれ、上記図２（ａ），（ｂ）に示した定電流発生回路の他の構成例について説明するための回路図である。
【００７２】
ＡＣＴＩＶＥはオペアンプ活性化信号であり、動作中Ｖｄｄ（電源電圧またはチップ内電源電圧）レベルになる。Ｖｒｅｆはバンドギャップリファレンス回路により生成された温度に依存しない一定電圧（１Ｖ）である。この図５（ａ）の回路は温度に依存しない一定電流Ｉｃｏｎを生成し、図５（ｂ）の回路は温度に比例して減少する電流Ｉｖａｒを生成する。図５（ａ），（ｂ）において、電位ＶＡは基準電位Ｖｒｅｆとなるように制御されるので、
Ｉｃｏｎ＝Ｖｒｅｆ／ＲＡ
となり、電流Ｉｃｏｎは温度に依存しない一定電流となる。また、ダイオードＤ５に流れる電流は一定である。この場合、電位ＶＣは温度に比例して減少する。つまり、
ＶＣ＝Ｂ１−Ｂ２×Ｔ
となる。但し、Ｂ１，Ｂ２は定数である。電位ＶＤは電位ＶＣと一定になるように制御されるので、
Ｉｖａｒ＝ＶＤ／ＲＤ＝ＶＣ／ＲＤ＝Ｃ１−Ｃ２×Ｔ
となる。但し、Ｃ１，Ｃ２は定数である。従って、ＩｃｏｎとＩｖａｒの加算・減算を行うことにより、温度に比例して減少・増加し、任意の絶対値を持つ電流を生成することができる。
【００７３】
なお、上記図５（ａ），（ｂ）に示した回路において、Ｐチャネル型ＭＯＳトランジスタＱＡ，ＱＢ，ＱＣ，ＱＤのチャネル幅／チャネル長比をそれぞれ８／１、Ｎチャネル型ＭＯＳトランジスタＱＥのチャネル幅／チャネル長比を１０／１、抵抗ＲＡの抵抗値を４０ＫΩ、抵抗ＲＣの抵抗値を１０ＫΩ、及び抵抗ＲＤの抵抗値を４０ＫΩとしたとき、電流Ｉｃｏｎは２５μＡ程度となる。
【００７４】
また、図５（ａ）で抵抗ＲＣを除いても良い。抵抗ＲＣは、Ｐチャネル型ＭＯＳトランジスタＱＣが飽和領域で動作するようにＶＣの電圧を高めるためら挿入されている。
【００７５】
図６（ａ），（ｂ）乃至図８（ａ），（ｂ）はそれぞれ、上記図５（ａ），（ｂ）に示した回路で生成した電流Ｉｃｏｎと電流Ｉｖａｒの加算・減算を行い、同一の温度依存性を持つ様々な電圧を生成する場合について説明するための回路図である。図６（ａ），（ｂ）乃至図８（ａ），（ｂ）において、Ｖｃｇ１０は図１０の“１０”状態を読み出す際のワード線電圧、Ｖｃｇ００は“００”状態を読み出す際のワード線電圧、Ｖｃｇ０１は“０１”状態を読み出す際のワード線電圧である。図１０は、１つのメモリセルに２ビット（４値）のデータを記憶する場合のしきい値分布で、“１１”が消去状態、“１０”、“００”、“０１”が書き込み状態である。
【００７６】
図６（ａ），（ｂ）に示す如く、Ｐチャネル型ＭＯＳトランジスタＴＨ，ＴＥのチャネル幅／チャネル長比をそれぞれ１６／２、ロード抵抗ＲＬの抵抗値を９１ＫΩとした時に、このロード抵抗ＲＬに流れる電流Ｉｅ３は、Ｉｖａｒに比例する電流Ｉｅ１とＩｃｏｎに比例する電流Ｉｅ２の和（Ｉｅ３＝Ｉｅ１＋Ｉｅ２）になる。なお、ワード線電圧Ｖｃｇ０１を出力するＤＣ−ＤＣコンバータ（図６（ｂ））内の抵抗ＲＭの抵抗値は３．３ＫΩ、抵抗ＲＮの抵抗値は６．７ＫΩとしている。
【００７７】
図７（ａ），（ｂ）に示すように、Ｐチャネル型ＭＯＳトランジスタＴＨのチャネル幅／チャネル長比を２４／２、Ｐチャネル型ＭＯＳトランジスタＴＥのチャネル幅／チャネル長比を１６／２、ロード抵抗ＲＬの抵抗値を７３ＫΩとした時に、このロード抵抗ＲＬに流れる電流Ｉｆ３は、Ｉｖａｒに比例する電流Ｉｆ１とＩｃｏｎに比例する電流Ｉｆ２の和（Ｉｆ３＝Ｉｆ１＋Ｉｆ２）になる。ここで、ワード線電圧Ｖｃｇ００はＶｃｇ００ｒｅｆになる。
【００７８】
また、図８（ａ），（ｂ）に示すように、Ｐチャネル型ＭＯＳトランジスタＴＨのチャネル幅／チャネル長比を８０／２、Ｎチャネル型ＭＯＳトランジスタＴＢのチャネル幅／チャネル長比を３０／６、ロード抵抗ＲＬの抵抗値を７７．５ＫΩとした時に、このロード抵抗ＲＬに流れる電流Ｉｇ３は、Ｉｖａｒに比例する電流Ｉｇ１とＩｃｏｎに比例する電流Ｉｇ２の差（Ｉｇ３＝Ｉｇ１−Ｉｇ２）になる。ここで、ワード線電圧Ｖｃｇ１０を出力するＤＣ−ＤＣコンバータ（図８（ｂ））の抵抗ＲＭの抵抗値は７．０５ＫΩ、抵抗ＲＮの抵抗値は２．９５ＫΩである。
【００７９】
上記図６（ａ），（ｂ）乃至図８（ａ），（ｂ）に示した回路では、電流加算・減算回路の出力電圧Ｖｃｇ０１ｒｅｆ，Ｖｃｇ００ｒｅｆ，Ｖｃｇ１０ｒｅｆに対して、ＤＣ−ＤＣ変換を行って電位Ｖｃｇ０１，Ｖｃｇ００，Ｖｃｇ１０を生成する。これらの電位Ｖｃｇ０１，Ｖｃｇ００，Ｖｃｇ１０がメモリセルのワード線に印加される。
【００８０】
上記各電位Ｖｃｇ０１ｒｅｆ，Ｖｃｇ００ｒｅｆ，Ｖｃｇ１０ｒｅｆ，Ｖｃｇ０１，Ｖｃｇ００，Ｖｃｇ１０の出力電圧・温度特性をそれぞれまとめて図９に示す。この図９から明らかなように、電位Ｖｃｇ０１，Ｖｃｇ００，Ｖｃｇ１０の全てが同じ温度依存性を示す。メモリセルのしきい値電圧の温度依存性は、“１０”、“００”、“０１”で同一であるので、本実施例の電圧発生回路により、“１０”、“００”、“０１”全ての状態のメモリセルのしきい値電圧の温度依存性を補償することができる。また、本実施例では、電位Ｖｃｇ０１ｒｅｆ，Ｖｃｇ００ｒｅｆ，Ｖｃｇ１０ｒｅｆの値が図９から明らかなように、０．７Ｖから１．０１Ｖの狭い範囲内にある。つまり、図６（ａ）乃至図８（ａ）に示した回路において、ゲートに電位ＶＨ，ＶＥ，ＶＢが入力されるＭＯＳトランジスタＴＨ，ＴＥ，ＴＢは常に飽和領域になるので、安定な動作を得ることができる。
【００８１】
図１１は、上記図２（ａ）に示した温度に比例する電流発生回路の別の構成例である。また、図１２（ａ），（ｂ）はそれぞれ、図２、図３、図１１などに示した回路におけるオペアンプＯＰに好適な回路構成を示している。
【００８２】
図１１に示す回路は、上記図２（ａ）に示した回路におけるダイオードＤ３のアノードと接地点ＧＮＤ間に抵抗Ｒａ２，Ｒａ１を直列接続し、これら抵抗Ｒａ２とＲａ１との接続点の電位Ｖａ’をオペアンプＯＰ１の反転入力端（−）に供給するとともに、ＭＯＳトランジスタＴＰ２のドレインと接地点ＧＮＤ間に抵抗Ｒｂ２，Ｒｂ１を直列接続し、これら抵抗Ｒｂ２とＲｂ１との接続点の電位Ｖｂ’をオペアンプＯＰ１の非反転入力端（＋）に供給するようにしたものである。すなわち、オペアンプＯＰ１の入力電位を、抵抗分割により下げたものである。
【００８３】
上記オペアンプＯＰ１は、図１２（ａ），（ｂ）に示す如く、Ｐチャネル型ＭＯＳトランジスタＴＯ１，ＴＯ２とＮチャネル型ＭＯＳトランジスタＴＯ３〜ＴＯ５で構成されており、差動増幅器として働く。入力電位Ｖａ’，Ｖｂ’はＭＯＳトランジスタＴＯ３，ＴＯ４のゲートに供給され、ＭＯＳトランジスタＴＯ２，ＴＯ４のドレイン共通接続点から差動増幅信号（電位Ｖ１）が出力される。
【００８４】
図１１において、付加した各抵抗の抵抗値の比をＲａ２／Ｒａ１＝Ｒｂ２／Ｒｂ１とすると、ＶＡ’＝ＶＢ’の時にＶＡ＝ＶＢとなる。この場合、オペアンプＯＰ１の入力電位を下げることができるので、オペアンプＯＰ１が例えば図１２（ａ），（ｂ）に示すような回路構成の場合には、感度を向上することができる。
【００８５】
図１３は、上記で説明した電圧発生回路の変形例について説明するためのもので、図４に示した回路の出力電圧Ｖｏｕｔｐｕｔを増幅して出力するためのアンプ回路を示している。図１、図５乃至図８で示した回路構成の場合は、Ｖｃｇ０１，Ｖｃｇ００，Ｖｃｇ１０が図１３及び図１４のＶｏｕｔｐｕｔに入力する。この回路は、オペアンプＯＰ３とＰチャネル型ＭＯＳトランジスタＴＲで構成されている。上記オペアンプＯＰ３の反転入力端（−）には出力電圧Ｖｏｕｔｐｕｔが供給され、出力端にはＭＯＳトランジスタＴＲのゲートが接続されている。ＭＯＳトランジスタＴＲのソースは電源Ｖｃｃに接続され、ドレインはオペアンプＯＰ３の非反転入力端（＋）に接続されている。そして、ＭＯＳトランジスタＴＲのドレインからＶｏｕｔｐｕｔと同じ出力電圧Ｖｏｕｔ１を出力するようになっている。
【００８６】
このようにアンプ回路を設けることにより、電流供給能力を高くできる。
【００８７】
また、電源電圧Ｖｃｃよりも高い出力電圧Ｖｏｕｔｐｕｔが必要な場合には、図１４に示すようにオペアンプＯＰ３の出力を昇圧すれば良い。すなわち、オペアンプＯＰ３の出力信号ＶＸＸＦＬＡＧを昇圧制御回路２０２に供給し、この昇圧制御回路２０２の出力を昇圧回路２０１に供給して制御する。この昇圧回路２０１の出力端子と接地点ＧＮＤ間に抵抗Ｒｓ１とＲｓ２を直列接続し、これらの抵抗の接続点をオペアンプＯＰ３の非反転入力端（＋）に接続している。そして、上記昇圧回路２０１の出力端子から電源電圧Ｖｃｃよりも高い出力電圧Ｖｏｕｔｐｕｔを得るようになっている。
【００８８】
上記昇圧回路２０１は、例えば図１５に示すように、電源電圧Ｖｃｃが印加される電源端子と出力端子間に直列接続されたＮチャネル型ＭＯＳトランジスタＱ７１〜Ｑ７５と、上記ＭＯＳトランジスタの各接続点に各々の一方の電極が接続されたポンピング用のキャパシタＣ１１〜Ｃ１４で構成されている。奇数番目のキャパシタＣ１１，Ｃ１３の他方の電極にはクロック信号φが与えられ、偶数番目のキャパシタＣ１２，Ｃ１４の他方の電極には上記クロック信号φと相補のクロック信号φｂが与えられる。これにより、各キャパシタの電荷蓄積と一方向への電荷転送が繰り返されて、電源電圧Ｖｃｃよりも高い昇圧された出力電圧Ｖｏｕｔｓが得られる。
【００８９】
また、上記昇圧制御回路２０２は、上記相補のクロック信号φ，φｂを発生するもので、例えば図１６に示すように、ナンドゲートＧ１、インバータＩＮＶ１０〜ＩＮＶ１４及びキャパシタＣ１〜Ｃ５によるリングオシレータで構成されている。ナンドゲートＧ１の第１の入力端子には、発振イネーブル信号ＯＳＣＥが入力され、この発振イネーブル信号ＯＳＣＥが“Ｈ”レベルの時に発振するようになっている。上記ナンドゲートＧ１の第２の入力端子には、図１４に示したオペアンプＯＰ３の出力信号ＶＸＸＦＬＡＧがインバータＩＮＶ１０を介して供給される。この信号ＶＸＸＦＬＡＧは、通常は“Ｌ”レベルであり、昇圧動作をオン／オフするための制御信号として用いられる。上記ナンドゲートＧ１の第３の入力端子には、インバータＩＮＶ１４の出力信号が帰還される。
【００９０】
上記図１４に示した回路は、出力電圧Ｖｏｕｔｓが、
Ｖｏｕｔｓ＝［（Ｒｓ１＋Ｒｓ２）／Ｒｓ２］×Ｖｏｕｔｐｕｔ
に達するまでは信号ＶＸＸＦＬＡＧが“Ｌ”レベルであり、昇圧回路２０１は昇圧動作を続ける。そして、昇圧回路が上記電圧に達すると信号ＶＸＸＦＬＡＧが“Ｈ”レベルになり、昇圧動作が停止する。
【００９１】
このようにして、出力電圧Ｖｏｕｔｓは、上式で示した電圧となる。前述したように、出力電圧Ｖｏｕｔｐｕｔは様々な温度依存性を示すように設定できるので、この電圧を昇圧して生成した出力電圧Ｖｏｕｔｓも同様に様々な温度依存性を示すようにできる。
【００９２】
なお、本発明は様々に変形が可能である。例えば、図１７に示すように、図４に示した回路における電流源４を設けず、電流源１，２，３を設ければ先に説明したように、様々な電圧値を持ち様々な正の温度特性を示す電圧発生回路になる。また、上記（１）で説明したように、電流源１と電流源３のみ、あるいは電流源３と電流源２のみを備えても、様々な電圧値を持ち様々な正の温度特性を示す電圧発生回路になる。
【００９３】
また、図１８に示すように電流源１，４を設ければ上記で説明したように、様々な電圧値を持ち、様々な負の温度特性を示す電圧発生回路になる。
【００９４】
更に、図１９に示すように電流源１のみを設ければ上記で説明したように、様々な電圧値を持ち、温度に依存しない電圧発生回路になる。
【００９５】
なお、上記のように図４に示した回路において、出力電圧Ｖｏｕｔｐｕｔの絶対値は各電流源内でオンするＭＯＳトランジスタのチャネル幅の総和を変えることにより調整できる。例えば、チップ毎に抵抗素子のばらつきで出力電圧Ｖｏｕｔｐｕｔが変動する場合には、例えばフューズ素子に記憶したデータや外部から入力するコマンドに基づいてイネーブル信号ＥＮ１ｂ１，ＥＮ１ｂ２，…，ＥＮ１ｂ５，ＥＮ１ｂ６あるいはイネーブル信号ＥＮ２１，ＥＮ２２，…，ＥＮ２５，ＥＮ２６等の“Ｈ”レベル／“Ｌ”レベルを切り替え、出力電圧Ｖｏｕｔｐｕｔの値を調整しても良い。
【００９６】
また、出力電圧Ｖｏｕｔｐｕｔの温度依存性も各電流源内でオンするＭＯＳトランジスタのチャネル幅の総和を変えることにより調整できる。例えば、チップ毎にメモリセルの読み出し時の電流（セル電流）が変わるために、出力電圧Ｖｏｕｔｐｕｔの温度特性をチップ毎に調整する必要がある場合には、例えばフューズ素子に記憶したデータや外部から入力するコマンドに基づいてイネーブル信号ＥＮ３ｂ１，ＥＮ３ｂ２，…，ＥＮ３ｂ５あるいはイネーブル信号ＥＮ４１，ＥＮ４２，…，ＥＮ４５の“Ｈ”レベル／“Ｌ”レベルを切り替え、出力電圧Ｖｏｕｔｐｕｔの温度依存性を調整しても良い。
【００９７】
更に、図１３及び図１４に示したような構成を図１７乃至図１９に示したような回路の出力端に設けても良いのは勿論である。
【００９８】
このような構成によれば、電圧発生回路は、イネーブル信号ＥＮ１ｂ，ＥＮ２，ＥＮ３ｂ，ＥＮ４に応じて、３つの特性、すなわち正の温度特性、負の温度特性及び温度依存性がない特性を切り換えることができ、これらの特性を必要に応じて選択的に用いることができる。
【００９９】
［第２の実施の形態］
次に、上述した電圧発生回路を不揮発性半導体記憶装置に用いる場合について説明する。ここでは、不揮発性半導体記憶装置の一例としてＮＡＮＤセル型ＥＥＰＲＯＭを取り上げて説明する。
【０１００】
図２０は、ＮＡＮＤセル型ＥＥＰＲＯＭの概略構成を示すブロック図である。図２０において、２１はメモリセルがマトリックス状に配置されたメモリセルアレイ、２２は書き込みデータ、読み出しデータを一時記憶するデータ回路、２３はワード線の選択を行うロウデコーダ、２４はビット線の選択を行うカラムデコーダ、２５はアドレス信号Ａｄｄが入力されるアドレスバッファ、２６はＩ／Ｏセンスアンプ、２７はデータ入出力バッファ、２８は基板電位制御回路、２９はリード時に選択ワード線に印加する読み出し電圧を生成する読み出し電圧発生回路、３０はリード時に非選択ワード線に印加する電圧Ｖｒｅａｄを生成するＶｒｅａｄ昇圧回路、３１は書き込み時に選択ワード線に印加する電圧Ｖｐｇｍを生成するＶｐｇｍ昇圧回路、３２は書き込み時に非選択ワード線に印加する電圧Ｖｐａｓｓを生成するＶｐａｓｓ昇圧回路、３３は制御ゲートドライバ（ＣＧドライバ）である。なお、図示しないが、消去電圧を発生する昇圧回路も設けられている。
【０１０１】
上記読み出し電圧発生回路２９、上記Ｖｒｅａｄ昇圧回路３０、上記Ｖｐｇｍ昇圧回路３１及び上記Ｖｐａｓｓ昇圧回路３２の出力電圧はそれぞれ、制御ゲートドライバ３３に供給される。この制御ゲートドライバ３３は、読み出し電圧、電圧Ｖｒｅａｄ、電圧Ｖｐｇｍ及び電圧Ｖｐａｓｓを、ロウデコーダ２３を介してメモリセルアレイ２１中のワード線に選択的に転送するスイッチ回路である。
【０１０２】
本発明では、上記第１の実施の形態で説明した電圧発生回路を用いて、読み出し・ベリファイモード時のメモリセル電流の温度依存性を補償するようにリード・ベリファイリード時の制御ゲートの電圧を制御する。
【０１０３】
図２１は、メモリセルトランジスタのドレイン電流Ｉｄ−ゲート電圧Ｖｇ特性である。センス動作を行うドレイン電流Ｉｄの値により、温度特性は異なる。リード時にどの様なドレイン電流Ｉｄでセンスするかは読み出し時間とアレイノイズから決まる。
【０１０４】
（１）Ｖｇに正の温度特性を与える場合
メモリセルからデータを読み出すのに必要なドレイン電流Ｉｄは、ビット線容量をＣＢ、ビット線をセル電流で放電する時間をＴＢＬ、読み出すのに必要なビット線の振幅をΔＶとすると、
Ｉｄ＝ＣＢＬ・ΔＶ／ＴＢＬ
と表される。従って、読み出し時間を短縮する場合（ＴＢＬが小さい場合）には、センスするドレイン電流Ｉｄが大きくなる。図２１で領域Ａ１がセンスするドレイン電流Ｉｄが大きい場合である。領域Ａ１では同じゲート電圧Ｖｇでは低温の方が高温よりも電流値が大きい。本発明では温度によらず一定のドレイン電流Ｉｄ１になるように、選択メモリセルのゲート電圧をリード・ベリファイリードで低温時（Ｖｇｂ）よりも高温時（Ｖｇａ）が高くなるように制御する。
【０１０５】
（２）Ｖｇに負の温度特性を与える場合
読み出し時間を長く設定すると、ＴＢＬが大きいので読み出すのに必要なドレイン電流Ｉｄは小さくなり、図２１の領域Ａ３になる。読み出し時間を長くすることによりメモリセルアレイ１１内のアレイノイズが小さくなり、しきい値分布の幅を狭めることができる。領域Ａ３では同じゲート電圧Ｖｇでは高温の方が低温よりも電流値が大きい。本発明では温度によらず一定の電流Ｉｄ３になるように、選択メモリセルのゲート電圧Ｖｇをリード・ベリファイリードで低温時（Ｖｇｄ）よりも高温時（Ｖｇｅ）が低くなるように制御する。
【０１０６】
（３）Ｖｇの温度依存性を無くす場合
図２１の領域Ａ２、つまりセンスする電流がＩｄ２の場合には、ゲート電圧Ｖｇｃに対して電流値は温度によらない。この場合には、選択メモリセルのゲート電圧をリード・ベリファイリードで温度によらず一定にする。
【０１０７】
以上説明したように、本発明では温度特性を正・負両方共に様々に調整できる電圧発生回路を用い、この電圧発生回路によってリード・ベリファイリード時の制御ゲート電圧を生成することにより、様々な読み出し時間に対して常にメモリセル電流の温度による変化を無くすことができる。また、読み出し電流の温度依存性を無くすことにより、しきい値分布幅を狭めることができる。
【０１０８】
［第３の実施の形態］
本発明の電圧発生回路は、図２２に示すようなしきい値分布を有する多値メモリにおいてより有効である。図２２は４値のメモリセルのしきい値分布である。多値メモリでも動作は２値メモリとほぼ同様である。例えば読み出しでは“１１”であるか、あるいは“１０”、“０１”、“００”であるかを読み出す場合には選択した制御ゲートに電圧Ｖｒｄ１（例えば０．０５Ｖあるいは０Ｖ）を与えてメモリセルに電流が流れるか否かを検知する。“１１”、“１０”であるか、あるいは“０１”、“００”であるかを読み出す場合には、選択した制御ゲートに電圧Ｖｒｄ２（例えば０．７Ｖ）を与えてメモリセルに電流が流れるか否かを検知する。“１１”、“１０”、“０１”であるか、あるいは“００”であるかを読み出す場合には、選択した制御ゲートに電圧Ｖｒｄ３（例えば１．４５Ｖ）を与えてメモリセルに電流が流れるか否かを検知する。
【０１０９】
また、“１０”ベリファイリードでは、選択した制御ゲートをＶｖｆｙ１（例えば０．１５Ｖ）にする。“０１”ベリファイリードでは選択した制御ゲートをＶｖｆｙ２（例えば０．９Ｖ）にする。“００”ベリファイリードでは選択した制御ゲートをＶｖｆｙ３（例えば１．７５Ｖに）にする。
【０１１０】
本発明では図１中で温度に依存する電流Ｉ３あるいはＩ４を一定にしたままで、温度に依存しない電流Ｉ１あるいはＩ２を変化させることにより、温度に対して同様に変化する様々な電圧を生成することができる。つまり、電流Ｉ１あるいはＩ２を変化させることにより、図１に示した回路により、同じ温度依存性を持つ電圧Ｖｒｄ１，Ｖｒｄ２，Ｖｒｄ３，Ｖｖｆｙ１，Ｖｖｆｙ２，Ｖｖｆｙ３を発生することができる。あるいは、電流Ｉ３，Ｉ４を調整することにより電圧Ｖｒｄ１，Ｖｒｄ２，Ｖｒｄ３，Ｖｖｆｙ１，Ｖｖｆｙ２，Ｖｖｆｙ３の温度依存性を同様に調整することができる。
【０１１１】
ＮＡＮＤ型フラッシュメモリでは、リード・ベリファイリード時に、選択セルに直列接続されている非選択メモリセルのゲート及び選択ゲートには、図２６及び図２２のような書き込みしきい値よりも高い電圧Ｖｒｅａｄを印加する。この電圧Ｖｒｅａｄも電圧Ｖｒｄ１，Ｖｖｆｙ１等と同様に図１に示した回路により温度依存性を持たせても良い。これにより、リード・ベリファイリード時に選択ゲート、非選択メモリセルの抵抗の温度依存性を無くすことができるので、高精度な読み出しで且つ狭いしきい値分布幅を得ることができる。
【０１１２】
なお、本発明の定電流発生回路は様々な変形が可能である。例えば、図２（ａ），（ｂ）に示した回路におけるＭＯＳトランジスタＴＰ１，ＴＰ２，ＴＰ３，ＴＮ１，ＴＰ４，ＴＰ５，ＴＮ２のチャネル幅を可変にしても良い。この場合、図２（ａ）の電流Ｉ１０やＩ２０を変えることができるので、図４内の電流源の電流を変えることができ、図４の出力電圧Ｖｏｕｔｐｕｔの値、温度依存性を様々に変えることができる。フューズ素子に記憶したデータやコマンドによって図２（ａ），（ｂ）のＭＯＳトランジスタＴＰ１，ＴＰ２，ＴＰ３，ＴＮ１，ＴＰ４，ＴＰ５，ＴＮ２のチャネル幅を可変にしても良いのはもちろんである。フューズ素子に記憶したデータやコマンドによって図４の電流源のトランジスタのチャネル幅の総和を可変にしても良い。
【０１１３】
また、上述した実施の形態ではＮＡＮＤセル型のＥＥＰＲＯＭを例にとって説明したが、本発明はＮＯＲ型、ＡＮＤ型（A.Zozoe : ISSCC, Digest of Technical Papers, 1995）、ＤＩＮＯＲ型（S.Kobayashi : ISSCC, Digest of Technical Papers, 1995）、ＮＡＮＤ型や、Virtual Ground Array型（Lee, et al : Symposium on VLSI Circuits, Digest of Technical Papers, 1994）等のいかなるフラッシュメモリでも適用可能であり、更にはフラッシュメモリに限らず、マスクＲＯＭ、ＥＰＲＯＭ等などでも良い。つまり、ＮＡＮＤフラッシュメモリ以外の上記デバイスにおいても、リード・ベリファイリード時のワード線電圧に温度特性を持たせることにより、高精度な読み出し・狭いしきい値分布を得ることができる。
【０１１４】
【発明の効果】
以上説明したように、本発明によれば、温度変化による影響を低減できる電圧発生回路が得られる。
【０１１５】
また、不揮発性半導体記憶装置において温度変化によるメモリセルのしきい値分布が広がるのを抑制できる電圧発生回路が得られる。
【図面の簡単な説明】
【図１】本発明の電圧発生回路について説明するための概念図。
【図２】図１に示した回路の具体的な構成例を示すもので、（ａ）図は温度に比例した電流発生回路、（ｂ）図は温度に依存しない定電流発生回路を示す図。
【図３】基準電位を生成するバンドギャップリファレンス回路を示す図。
【図４】温度に比例する電流と温度に依存しない電流の和・差を演算する回路を示す図。
【図５】図２（ａ），（ｂ）に示した定電流発生回路の他の構成例について説明するためのもので、（ａ）図は温度に依存しない一定電流を生成する回路、（ｂ）図は温度に比例して減少する電流を生成する回路。
【図６】図５（ａ），（ｂ）に示した回路で生成した、温度に依存しない一定電流と温度に比例して減少する電流の加算・減算を行い、同一の温度依存性を持つ様々な電圧を生成する場合について説明するためのもので、（ａ）図は電流加算・減算回路、（ｂ）図はＤＣ−ＤＣ変換回路。
【図７】図５（ａ），（ｂ）に示した回路で生成した、温度に依存しない一定電流と温度に比例して減少する電流の加算・減算を行い、同一の温度依存性を持つ様々な電圧を生成する場合について説明するためのもので、（ａ）図は電流加算・減算回路、（ｂ）図はＤＣ−ＤＣ変換回路。
【図８】図５（ａ），（ｂ）に示した回路で生成した、温度に依存しない一定電流と温度に比例して減少する電流の加算・減算を行い、同一の温度依存性を持つ様々な電圧を生成する場合について説明するためのもので、（ａ）図は電流加算・減算回路、（ｂ）図はＤＣ−ＤＣ変換回路。
【図９】図６（ａ），（ｂ）乃至図８（ａ），（ｂ）に示した回路で生成した各電位の出力電圧・温度特性をそれぞれまとめて示す図。
【図１０】４値のメモリセルのしきい値分布と、図６（ａ），（ｂ）乃至図８（ａ），（ｂ）に示した回路で生成した各電位との関係を説明するための図。
【図１１】図２（ａ）に示した温度に比例する電流発生回路の別の構成例を示す回路図。
【図１２】図２、図３及び図１１に示した回路におけるオペアンプに好適な回路構成を示すもので、（ａ）図は第１の例、（ｂ）図は第２の例を示す回路図。
【図１３】図１、図４乃至図８に示した回路の変形例について説明するための回路図。
【図１４】図１、図４乃至図８に示した回路の他の変形例について説明するための回路図。
【図１５】図１４に示した回路における昇圧回路の構成例を示す回路図。
【図１６】図１４に示した回路における昇圧制御回路の構成例を示す回路図。
【図１７】図４に示した電圧発生回路の変形例を示す回路図。
【図１８】図４に示した電圧発生回路の他の変形例を示す回路図。
【図１９】図４に示した電圧発生回路の更に他の変形例を示す回路図。
【図２０】ＮＡＮＤセル型ＥＥＰＲＯＭの概略構成を示すブロック図。
【図２１】メモリセルトランジスタのドレイン電流−ゲート電圧特性を示す図。
【図２２】４値のメモリセルのしきい値分布を示す図。
【図２３】ＮＡＮＤセル型ＥＥＰＲＯＭにおけるメモリセルアレイ中の１つのＮＡＮＤセル部分を抽出して示すもので、（ａ）図はパターン平面図、（ｂ）図はその等価回路図。
【図２４】図２３（ａ）に示したパターンの断面構成図であり、（ａ）図はＡ−Ａ’線に沿った断面図、（ｂ）図はＢ−Ｂ’線に沿った断面図。
【図２５】ＮＡＮＤセルがマトリックス状に配列されたメモリセルアレイの等価回路図。
【図２６】ＮＡＮＤセルのしきい値分布について説明するための図。
【符号の説明】
１，２，３，４…電流源、
５…出力端子、
ＰＡ１，ＰＡ２…Ｐチャネル型ＭＯＳトランジスタ、
ＮＡ１，ＮＡ２…Ｎチャネル型ＭＯＳトランジスタ、
Ｒｏｕｔ…抵抗、
Ｉ１，Ｉ２，Ｉ３，Ｉ４，Ｉｏｕｔ…電流、
Ｖｏｕｔ…出力電圧、
ＥＮ１ｂ，ＥＮ２，ＥＮ３ｂ，ＥＮ４…イネーブル信号、
【発明の属する技術分野】
本発明は、電圧発生回路に関するもので、例えば不揮発性半導体記憶装置におけるメモリセル電流の温度依存性を補償するために使用されるものである。
【０００２】
【従来の技術】
近年、電気的書き替えを可能とした不揮発性半導体記憶装置（ＥＥＰＲＯＭ）の１種として、ＮＡＮＤセル型ＥＥＰＲＯＭが提案されている。
【０００３】
このＥＥＰＲＯＭは、電荷蓄積層としての例えば浮遊ゲートと制御ゲートとが積層されたｎチャネルＭＯＳＦＥＴ構造の複数のメモリセルを、それらのソース、ドレインを隣接するもの同士で共有する形で直列接続し、これを１単位としてビット線に接続するものである。
【０００４】
図２３（ａ），（ｂ）はそれぞれ、ＮＡＮＤセル型ＥＥＰＲＯＭにおけるメモリセルアレイ中の１つのＮＡＮＤセル部分を抽出して示すパターン平面図とその等価回路図である。図２４（ａ），（ｂ）はそれぞれ、上記図２３（ａ）に示したパターンのＡ−Ａ’線及びＢ−Ｂ’線に沿った断面図である。
【０００５】
メモリセルは、ｐ型半導体基板（例えばシリコン基板）中に形成されたセルｎ型ウェル領域内のセルｐ型ウェル領域内に形成される。素子分離酸化膜１２で囲まれたｐ型シリコン基板（ｐ型ウェル領域）１１に、複数のＮＡＮＤセルからなるメモリセルアレイが形成されている。１つのＮＡＮＤセルに着目して説明すると、この例では、８個のメモリセルＭ１〜Ｍ８が直列接続されて１つのＮＡＮＤセルを構成している。各メモリセルＭ１〜Ｍ８はそれぞれ、基板１１上にゲート絶縁膜１３を介して浮遊ゲート１４（１４１，１４２，１４３，…，１４８）が形成され、この浮遊ゲート１４上に絶縁膜１５を介して制御ゲート１６（１６１，１６２，１６３，…，１６８）が積層して形成されている。これらのメモリセルのソース、ドレインであるｎ型拡散層１９（１９１，１９２，１９３，…，１９９）は、隣接するもの同士共有する形で、メモリセルが直列接続されている。
【０００６】
上記ＮＡＮＤセルのドレイン側、ソース側には各々、第１，第２の選択トランジスタＳ１，Ｓ２が設けられている。これら選択トランジスタＳ１，Ｓ２は、メモリセルの浮遊ゲート、制御ゲートと同時に形成された第１の選択ゲート１４９，１６９及び第２の選択ゲート１４１０，１６１０を備えている。上記選択ゲート１４９と１６９は図示しない領域で電気的に接続され、選択ゲート１４１０と１６１０も図示しない領域で電気的に接続され、それぞれ選択トランジスタＳ１，Ｓ２のゲート電極として働く。素子形成された基板は、ＣＶＤ酸化膜１７により覆われ、この上にビット線１８が配設されている。ＮＡＮＤセルの制御ゲート１６は、共通に制御ゲート線ＣＧ１，ＣＧ２，…，ＣＧ８として配設されている。これら制御ゲート線は、ワード線となる。選択ゲート１４９，１６９及び１４１０，１６１０もそれぞれ行方向に連続的に選択ゲート線ＳＧ１，ＳＧ２として配設されている。
【０００７】
図２５は、上述したようなＮＡＮＤセルがマトリックス状に配列されたメモリセルアレイの等価回路を示している。ソース線は例えば６４本のビット線毎につき１箇所、コンタクトを介してＡｌやポリシリコン等の基準電位（Ｖｓ）配線に接続される。この基準電位配線は周辺回路に接続される。メモリセルの制御ゲート及び第１，第２の選択ゲートは、行方向に連続的に配設される。通常、制御ゲートにつながるメモリセルの集合を１ページと呼び、１組のドレイン側（第１の選択ゲート）及びソース側（第２の選択ゲート）の選択ゲートによって挟まれたページの集合を１ＮＡＮＤブロックまたは単に１ブロックと呼ぶ。１ページは例えば２５６バイト（２５６×８）個のメモリセルから構成される。１ページ分のメモリセルはほぼ同時に書き込みが行われる。１ブロックは例えば２０４８バイト（２０４８×８）個のメモリセルから構成される。１ブロック分のメモリセルはほぼ同時に消去される。
【０００８】
図２６は、上記ＮＡＮＤセルのしきい値分布を示しており、“０”が書き込み状態、“１”が消去状態である。
【０００９】
上記のような構成において、データの読み出し動作は、ビット線をＶｃｃにプリチャージした後にフローティングにし、選択されたメモリセルの制御ゲートを０Ｖ、それ以外のメモリセルの制御ゲート及び選択ゲートを電源電圧Ｖｒｅａｄ（例えば３．５Ｖ）、ソース線を０Ｖとして、選択されたメモリセルに電流が流れるか否かをビット線電位の変化を検出することにより行われる。すなわち、メモリセルに書き込まれたデータが“０”（メモリセルのしきい値Ｖｔｈ＞０）ならばメモリセルはオフになるので、ビット線はプリチャージ電位を保つが、“１”（メモリセルのしきい値Ｖｔｈ＜０）ならばメモリセルはオンしてビット線はプリチャージ電位からΔＶだけ下がる。これらのビット線電位をセンスアンプで検出することによって、メモリセルのデータが読み出される。
【００１０】
また、データ書き込みでは、ビット線にはデータに応じて０Ｖ（“０”書き込み）または電源電圧Ｖｃｃ（“１”書き込み）を印加する。ビット線に接続する選択ゲートはＶｃｃ、ソース線に接続する選択ゲートは０Ｖである。この時“０”書き込みのセルのチャネルには０Ｖが伝達される。“１”書き込みではビット線に接続される選択ゲートがオフするので“１”書き込みするメモリセルのチャネルはＶｃｃ−Ｖｔｈｓｇ（Ｖｔｈｓｇは選択ゲートのしきい値電圧）になり、フローティングになる。あるいは、書き込みを行うメモリセルよりもビット線側のメモリセルのしきい値が正電圧Ｖｔｈｃｅｌｌを持つ場合には、メモリセルのチャネルはＶｃｃ−Ｖｔｈｃｅｌｌになる。その後、選択されたメモリセルの制御ゲートには昇圧された書き込み電位Ｖｐｇｍ（＝２０Ｖ程度）を印加し、他の非選択メモリセルの制御ゲートには中間電位Ｖｐａｓｓ（＝１０Ｖ程度）を印加する。その結果、データ“０”の時は、チャネルの電位が０Ｖなので選択メモリセルの浮遊ゲートと基板間に高電圧がかかり、基板から浮遊ゲートに電子がトンネル注入されてしきい値電圧が正方向に移動する。データが“１”の時は、フローティングのチャネルは制御ゲートとの間の容量結合で中間電位になり、電子の注入が行われない。
【００１１】
従来のＮＡＮＤ型フラッシュメモリの書き込み動作では、書き込みパルスの印加後に書き込みが十分に行われたかを調べるベリファイリードを行う。ベリファイリードで書き込み不十分と検知されたメモリセルにのみ再書き込みを行う。ベリファイリード動作では選択された制御ゲートが０Ｖではなく、図２６に示す電位Ｖｖｆｙ（例えば０．５Ｖ）にする以外は上記のリード動作と同様である。制御ゲートを０Ｖよりも高い電位Ｖｖｆｙにしているのは、メモリセルを十分高いしきい値電圧まで書き込むことにより、リード動作の動作余裕（動作マージン）を確保するためである。
【００１２】
一方、データ消去は、ブロック単位でほぼ同時に行われる。すなわち消去するブロックの全ての制御ゲートを０Ｖとし、セルｐ型ウェル領域及びセルｎ型ウェル領域に昇圧された電位Ｖｅｒａ（２０Ｖ程度）を印加する。消去を行わないブロックの制御ゲートはフローティング状態からセルｐ型ウェル領域との間の容量結合で電位Ｖｅｒａに昇圧される。これにより消去するブロックのメモリセルにおいて浮遊ゲートの電子がセルｐ型ウェル領域に放出され、しきい値電圧が負方向に移動する。消去を行わないブロックでは制御ゲート、セルｐ型ウェル領域共に昇圧電位Ｖｅｒａなので消去は行われない。
【００１３】
ところで、上述したような従来のＮＡＮＤ型フラッシュメモリでは、リード動作あるいはベリファイリード動作において、選択したメモリセルの制御ゲートに定電圧発生回路から一定電圧を印加している。しかし、この際、メモリセルに流れる電流が温度によって変化する。このため、温度によってメモリセルのしきい値電圧が変化して読み出され、その結果としてしきい値分布が広がるという問題がある。
【００１４】
【発明が解決しようとする課題】
上述したように、ＮＡＮＤ型フラッシュメモリ等の従来の不揮発性半導体記憶装置では、温度によってメモリセルのしきい値電圧が変化して読み出され、しきい値分布が広がるという問題がある。
【００１５】
本発明は、上記のような事情に鑑みてなされたもので、その目的とするところは、温度変化による影響を低減できる電圧発生回路を提供することにある。
【００１６】
また、本発明の他の目的は、不揮発性半導体記憶装置において温度変化によるメモリセルのしきい値分布が広がるのを抑制できる電圧発生回路を提供することにある。
【００１７】
【課題を解決するための手段】
本発明の電圧発生回路は、出力端子として働く第１の端子と、前記第１の端子に接続され、実質的に温度に依存しない第１の一定電流を前記第１の端子に供給あるいは前記第１の端子から放電する第１の一定電流源と、前記第１の端子に接続され、温度に依存する第１の温度依存電流を前記第１の端子に供給あるいは前記第１の端子から放電する第１の温度依存電流源と、前記第１の端子に接続された第１の電流／電圧変換器とを具備することを特徴としている。
【００１８】
また、本発明の電圧発生回路は、出力端子として働く第１の端子と、前記第１の端子に接続され、実質的に温度に依存しない第１の一定電流を前記第１の端子に供給する第１の一定電流源と、前記第１の端子に接続され、実質的に温度に依存しない第２の一定電流を前記第１の端子から放電する第２の一定電流源と、前記第１の端子に接続され、温度に依存する第１の温度依存電流を前記第１の端子に供給する第１の温度依存電流源と、前記第１の端子に接続され、温度に依存する第２の温度依存電流を前記第１の端子から放電する第２の温度依存電流源と、前記第１の端子に接続された第１の電流／電圧変換器とを具備することを特徴としている。
【００１９】
更に、本発明の電圧発生回路は、出力端子として働く第１の端子と、前記第１の端子に接続され、実質的に温度に依存しない第１の一定電流を前記第１の端子に供給する第１の一定電流源と、前記第１の端子に接続され、温度に依存する第１の温度依存電流を前記第１の端子から放電する第１の温度依存電流源と、前記第１の端子に接続された第１の電流／電圧変換器とを具備することを特徴としている。
【００２０】
本発明の電圧発生回路は、出力端子として働く第１の端子と、前記第１の端子に接続され、実質的に温度に依存しない第１の一定電流を前記第１の端子に供給あるいは前記第１の端子から放電する第１の一定電流源と、前記第１の端子に接続され、温度に依存する第１の温度依存電流を前記第１の端子に供給する第１の温度依存電流源と、前記第１の端子に接続された第１の電流／電圧変換器とを具備することを特徴としている。
【００２１】
また、次のような特徴を備えている。
【００２２】
前記温度依存電流は、絶対温度に比例する。
【００２３】
前記第１の電流／電圧変換器は、前記第１の端子と接地電位間に設けられる。
【００２４】
前記第１の電流／電圧変換器は、抵抗及びトランジスタの少なくとも一方を含む。
【００２５】
前記一定電流及び前記温度依存電流の少なくとも一方は、周辺回路の動作モード、外部から入力されるコマンド、及びフューズ素子に記憶したデータの少なくともいずれか１つにより変更される。
【００２６】
第２の端子と第３の端子間に接続される第２の電流／電圧変換器と、前記第２の端子と前記第３の端子間の電圧を、実質的に温度に依存しない一定電圧に制御する第１の制御回路とを含む一定電流生成回路と、第４の端子と第５の端子の間に接続される第１のダイオード素子と、第６の端子と第７の端子の間に接続される第３の電流／電圧変換器と、第７の端子と第５の端子の間に接続される第２のダイオード素子と、前記第４の端子と前記第６の端子とを同電位に制御する第２の制御回路とを含む温度依存電流生成回路とを更に具備する。
【００２７】
前記第１あるいは第２の一定電流は前記第２の電流／電圧変換器に流れる電流から生成され、前記第１あるいは第２の温度依存電流は前記第３の電流／電圧変換器に流れる電流から生成される。
【００２８】
第８の端子と第９の端子間に接続される第４の電流／電圧変換器と、前記第８の端子と前記第９の端子間の電圧を、実質的に温度に依存しない一定電圧に制御する第３の制御回路とを含む一定電流生成回路と、第１０の端子に一定電流を供給する一定電流生成回路と、第１０の端子と第１１の端子の間に含まれる第３のダイオード素子と、第１１の端子と第１２の端子の間に接続される第５の電流／電圧変換器と、第１０の端子と第１２の端子とを同電位に制御する第４の制御回路とを含む温度依存電流生成回路とを更に具備する。
【００２９】
前記第１あるいは第２の一定電流は前記第４の電流／電圧変換器に流れる電流から生成され、前記第１あるいは第２の温度依存電流は前記第５の電流／電圧変換器に流れる電流から生成される。
【００３０】
更に、本発明の電圧発生回路は、一定電圧を発生する電圧発生手段と、前記電圧発生手段の出力電圧の温度依存性を変える手段とを具備することを特徴としている。
【００３１】
また、本発明の電圧発生回路は、一定電圧を発生する電圧発生手段と、前記電圧発生手段の出力電圧の温度温度依存性を一定にした状態で、前記電圧発生手段の出力電圧の値を変える手段とを具備することを特徴としている。
【００３２】
上記のような構成によれば、正の温度特性、負の温度特性及び温度依存性がない特性等を必要に応じて選択的に用いることができ、所望の特性の電圧が得られる。
【００３３】
従って、温度変化による影響を低減できる電圧発生回路を提供でき、不揮発性半導体記憶装置において温度変化によるメモリセルのしきい値分布が広がるのを抑制できる電圧発生回路を提供できる。
【００３４】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００３５】
［第１の実施の形態］
図１は、本発明の電圧発生回路について説明するための概念図である。
【００３６】
この電圧発生回路は、温度に依存しない一定の電流を生成する電流源１，２、温度に比例する電流を生成する電流源３，４、Ｐチャネル型ＭＯＳトランジスタＰＡ１，ＰＡ２、Ｎチャネル型ＭＯＳトランジスタＮＡ１，ＮＡ２及び抵抗Ｒｏｕｔを含んで構成されている。
【００３７】
電源Ｖｃｃと出力端子５間には、上記電流源１とＭＯＳトランジスタＰＡ１が直列接続され、このＭＯＳトランジスタＰＡ１のゲートにはイネーブル信号ＥＮ１ｂが供給される。上記出力端子５と接地点ＧＮＤ間には、上記ＭＯＳトランジスタＮＡ１と電流源２とが直列接続され、このＭＯＳトランジスタＮＡ１のゲートにはイネーブル信号ＥＮ２が供給される。また、上記電源Ｖｃｃと出力端子５間には、上記電流源３とＭＯＳトランジスタＰＡ２が直列接続され、このＭＯＳトランジスタＰＡ２のゲートにはイネーブル信号ＥＮ３ｂが供給される。上記出力端子５と接地点ＧＮＤ間には、上記ＭＯＳトランジスタＮＡ２と電流源４とが直列接続され、このＭＯＳトランジスタＮＡ２のゲートにはイネーブル信号ＥＮ４が供給される。そして、上記出力端子５と接地点ＧＮＤ間に、電流／電圧変換器としての抵抗Ｒｏｕｔが接続されている。図１では電流／電圧変換器として抵抗を用いているが、例えばＭＯＳトランジスタを用いても良い。
【００３８】
なお、上記電流源１に流れる温度に依存しない電流をＩ１、上記電流源２に流れる温度に依存しない電流をＩ２、上記電流源３に流れる温度に比例する電流をＩ３、上記電流源４に流れる温度に比例する電流をＩ４とし、上記抵抗Ｒｏｕｔに流れる電流をＩｏｕｔとする。
【００３９】
次に、上記のような構成の電圧発生回路の動作を説明する。
【００４０】
（１）正の温度特性を与える場合
イネーブル信号ＥＮ１ｂ，ＥＮ２，ＥＮ３ｂ，ＥＮ４をロウ（“Ｌ”）レベルにする。これによって、ＭＯＳトランジスタＰＡ１，ＰＡ２がオン状態となり、ＭＯＳトランジスタＮＡ１，ＮＡ２がオフ状態となるので、抵抗Ｒｏｕｔを流れる電流Ｉｏｕｔは次式のようになる。
【００４１】
Ｉｏｕｔ＝Ｉ１＋Ｉ３
その結果、出力電圧Ｖｏｕｔは
Ｖｏｕｔ＝Ｒｏｕｔ×Ｉｏｕｔ＝Ｒｏｕｔ・（Ｉ１＋Ｉ３）
となる。つまり、出力電圧は電圧値Ｒｏｕｔ・Ｉ１に対して温度に比例する電圧となる。
【００４２】
あるいはイネーブル信号ＥＮ３ｂ，ＥＮ４を“Ｌ”レベル、イネーブル信号ＥＮ１ｂ，ＥＮ２をハイ（“Ｈ”）レベルにしても良い。この場合、抵抗Ｒｏｕｔを流れる電流Ｉｏｕｔは次式のようになる。
【００４３】
Ｉｏｕｔ＝Ｉ３−Ｉ２
その結果、出力電圧Ｖｏｕｔは
Ｖｏｕｔ＝Ｒｏｕｔ×Ｉｏｕｔ＝Ｒｏｕｔ・（Ｉ３−Ｉ２）
となる。この場合も出力電圧は所望の電圧値に対して温度に比例して増加する電圧となる。
【００４４】
（２）負の温度特性を与える場合
イネーブル信号ＥＮ１ｂ，ＥＮ２を“Ｌ”レベル、イネーブル信号ＥＮ３ｂ，ＥＮ４を“Ｈ”レベルにする。これによって、ＭＯＳトランジスタＰＡ１，ＮＡ２がオン状態となり、ＭＯＳトランジスタＮＡ１，ＰＡ２がオフ状態となるので、抵抗Ｒｏｕｔを流れる電流Ｉｏｕｔは次式のようになる。
【００４５】
Ｉｏｕｔ＝Ｉ１−Ｉ４
その結果、出力電圧Ｖｏｕｔは
Ｖｏｕｔ＝Ｒｏｕｔ×Ｉｏｕｔ＝Ｒｏｕｔ・（Ｉ１−Ｉ４）
となる。つまり、出力電圧は電圧値Ｒｏｕｔ・Ｉ１に対して温度に比例して減少する電圧となる。
【００４６】
（３）温度依存性を無くす場合
イネーブル信号ＥＮ１ｂ，ＥＮ２，ＥＮ４を“Ｌ”レベル、イネーブル信号ＥＮ３ｂを“Ｈ”レベルにする。これによって、ＭＯＳトランジスタＰＡ１がオン状態となり、ＭＯＳトランジスタＮＡ１，ＮＡ２，ＰＡ２がオフ状態となるので、抵抗Ｒｏｕｔを流れる電流Ｉｏｕｔは次式のようになる。
【００４７】
Ｉｏｕｔ＝Ｉ１
その結果、出力電圧Ｖｏｕｔは
Ｖｏｕｔ＝Ｒｏｕｔ×Ｉｏｕｔ＝Ｒｏｕｔ・Ｉ１
となる。つまり、出力電圧は温度に依存しなくなる。
【００４８】
［実施例１］
次に、上述した電圧発生回路の具体的な回路例を示して本発明をより詳しく説明する。図２（ａ）は、温度に比例した電流発生回路である。この回路は、オペアンプＯＰ１、Ｐチャネル型ＭＯＳトランジスタＴＰ１〜ＴＰ３、Ｎチャネル型ＭＯＳトランジスタＴＮ１、抵抗Ｒ２及びダイオードＤ３，Ｄ４等を含んで構成されている。オペアンプＯＰ１の反転入力端（−）には電位Ｖａが印加され、非反転入力端（＋）には電位Ｖｂが印加される。上記オペアンプＯＰ１の出力端には、ＭＯＳトランジスタＴＰ１〜ＴＰ３のゲートが接続されている。上記ＭＯＳトランジスタＴＰ１，ＴＰ２のソースは電源Ｖｃｃに接続され、ＭＯＳトランジスタＴＰ１のドレインにはダイオードＤ３のアノードが、ＭＯＳトランジスタＴＰ２のソースには抵抗Ｒ２の一端が接続されている。上記ダイオードＤ３のカソードは接地点ＧＮＤに接続され、アノード側の電位Ｖａが上記オペアンプＯＰ１の反転入力端（−）に供給される。また、上記抵抗Ｒ２の他端にはＮ個のダイオードＤ４のアノードが接続され、これらダイオードＤ４のカソードは接地点ＧＮＤに接続されている。上記抵抗Ｒ２の一端側の電位Ｖｂは、上記オペアンプＯＰ１の非反転入力端（＋）に供給される。
【００４９】
上記ＭＯＳトランジスタＴＰ３のソースは電源Ｖｃｃに接続され、ドレインはＭＯＳトランジスタＴＮ１のドレインとゲートに接続される。上記ＭＯＳトランジスタＴＮ１のソースは、接地点ＧＮＤに接続されている。そして、上記オペアンプＯＰ１の出力端の電位がＶ１、上記ＭＯＳトランジスタＴＰ３，ＴＮ１のドレイン共通接続点の電位がＶ２として出力される。
【００５０】
上記のような構成において、電位ＶａとＶｂが同電位になるように電位Ｖ１がオペアンプＯＰ１により制御される。この時、抵抗Ｒ２に流れる電流Ｉ１０は
Ｉ１０＝（ＶＴ／Ｒ２）×ｌｎＮ…（１）
である。ここで、ＶＴ＝ｋＴ／ｑ（ｋはボルツマン定数、ｑは電子の電荷量、Ｔは絶対温度）である。（１）式から明らかなように電流Ｉ１０は絶対温度Ｔに比例する。また、この電流Ｉ１０は電源電圧ＶｃｃやＭＯＳトランジスタのしきい値電圧等に依存しない安定した電流である。
【００５１】
一方、図２（ｂ）は温度に依存しない定電流発生回路である。この回路は、オペアンプＯＰ２、Ｐチャネル型ＭＯＳトランジスタＴＰ４，ＴＰ５、Ｎチャネル型ＭＯＳトランジスタＴＮ２及び抵抗Ｒ３等を含んで構成されている。オペアンプＯＰ２の反転入力端（−）には基準電位Ｖｒｅｆが印加され、出力端にはＭＯＳトランジスタＴＰ４，ＴＰ５のゲートが接続されている。上記ＭＯＳトランジスタＴＰ４のソースは電源Ｖｃｃに接続され、ドレインにはオペアンプＯＰ２の非反転入力端（＋）及び抵抗Ｒ３の一端が接続される。この抵抗Ｒ３の他端には、接地点ＧＮＤが接続されている。
【００５２】
また、上記ＭＯＳトランジスタＴＰ５のソースは電源Ｖｃｃに接続され、ドレインはＭＯＳトランジスタＴＮ２のドレインとゲートに接続される。上記ＭＯＳトランジスタＴＮ２のソースは、接地点ＧＮＤに接続されている。そして、上記オペアンプＯＰ２の出力端の電位がＶ３、上記ＭＯＳトランジスタＴＰ５，ＴＮ２のドレイン共通接続点の電位がＶ４として出力される。
【００５３】
上記基準電位Ｖｒｅｆは、温度、電源電圧Ｖｃｃ、ＭＯＳトランジスタのしきい値電圧等に依存しない電圧であり、例えば図３に示すようなバンドギャップリファレンス（Band Gap Reference）回路から生成される。この回路は、Banba et al., VLSI Symposium 98 Digest of Technical Papers P.228-229に記載されているもので、詳細についてはこの文献を参照されたい。図３に示す回路における抵抗Ｒ３に流れる電流Ｉ２０は
Ｉ２０＝Ｖｒｅｆ／Ｒ３
である。Ｖｒｅｆが温度に依存しないので、Ｉ２０は温度、電源電圧、トランジスタのしきい値電圧等に依存しない定電流になる。
【００５４】
図４は、温度に比例する電流と温度に依存しない電流の和・差を演算する回路である。電流源１中のＰチャネル型ＭＯＳトランジスタＷｐ１１〜Ｗｐ１６のゲート電位は、温度に依存しない定電流源（図２（ｂ））から発生する電位Ｖ３である。その結果、電流源１は温度に依存しない電流Ｉ１を供給する。電流Ｉ１の大きさは、電流源１内でオンしているＭＯＳトランジスタのチャネル幅の総和で決まる。例えばイネーブル信号ＥＮ１ｂ１のみを“Ｌ”レベル、他のイネーブル信号ＥＮ１ｂ２，ＥＮ１ｂ３，…，ＥＮ１ｂ６を“Ｈ”レベルにすると、
Ｉ１＝（Ｗｐ１１／Ｗｐ２）×Ｉ２０
＝（Ｗｐ１１／Ｗｐ２）×（Ｖｒｅｆ／Ｒ３）
となる。また、イネーブル信号ＥＮ１ｂ１，ＥＮ１ｂ２，ＥＮ１ｂ３を“Ｌ”レベル、他のイネーブル信号ＥＮ１ｂ４，ＥＮ１ｂ５，ＥＮ１ｂ６を“Ｈ”レベルにすると、
Ｉ１＝［（Ｗｐ１１＋Ｗｐ１２＋Ｗｐ１３）／Ｗｐ２］×Ｉ２０
＝［（Ｗｐ１１＋Ｗｐ１２＋Ｗｐ１３）／Ｗｐ２］×（Ｖｒｅｆ／Ｒ３）
となる。このように、イネーブル信号ＥＮ１ｂ１，ＥＮ１ｂ２，ＥＮ１ｂ３，…，ＥＮ１ｂ５，ＥＮ１ｂ６の“Ｈ”レベル／“Ｌ”レベルを切り替えることにより、温度に依存しない任意の値の電流を供給することができる。
【００５５】
同様に、電流源２のＮチャネル型ＭＯＳトランジスタＷｎ２１〜Ｗｎ２６のゲートには上記図２（ｂ）に示した回路から発生された電位Ｖ４が入力され、温度に依存しない電流Ｉ２を接地点ＧＮＤに放電する。電流Ｉ２の大きさは電流源２内でオンしているＭＯＳトランジスタのチャネル幅の総和で決まる。例えばイネーブル信号ＥＮ２１のみを“Ｈ”レベル、他のイネーブル信号ＥＮ２２，ＥＮ２３，…，ＥＮ２６を“Ｌ”レベルにすると、
Ｉ２＝（Ｗｎ２１／Ｗｎ２）×Ｉ２０
＝（Ｗｎ２１／Ｗｎ２）×（Ｖｒｅｆ／Ｒ３）
となる。また、イネーブル信号ＥＮ２２，ＥＮ２３を“Ｈ”レベル、他のイネーブル信号ＥＮ２１，ＥＮ２４，ＥＮ２５，ＥＮ２６を“Ｌ”レベルにすると、
Ｉ２＝［（Ｗｎ２２＋Ｗｎ２３）／Ｗｎ２］×Ｉ２０
＝［（Ｗｎ２２＋Ｗｎ２３）／Ｗｎ２］×（Ｖｒｅｆ／Ｒ３）
となる。このように、イネーブル信号ＥＮ２１，ＥＮ２２，…，ＥＮ２５、イネーブル信号ＥＮ２６の“Ｈ”レベル／“Ｌ”レベルを切り替えることにより、温度に依存しない任意の値の電流を供給することができる。
【００５６】
一方、電流源３のＰチャネル型ＭＯＳトランジスタＷｐ３１〜Ｗｐ３５のゲート電位は温度に比例する電流発生回路（図２（ａ））から発生された電位Ｖ１であるので、電流源３は温度に比例する電流Ｉ３を供給する。電流Ｉ３の大きさは電流源３内でオンしているＭＯＳトランジスタのチャネル幅の総和で決まる。例えばイネーブル信号ＥＮ３ｂ１のみを“Ｌ”レベル、他のイネーブル信号ＥＮ３ｂ２，ＥＮ３ｂ３，…，ＥＮ３ｂ５を“Ｈ”レベルにすると、
Ｉ３＝（Ｗｐ３１／Ｗｐ１）×Ｉ１０
＝（Ｗｐ３１／Ｗｐ１）×（ＶＴ／Ｒ２）×ｌｎＮ
となる。また、イネーブル信号ＥＮ３ｂ１，ＥＮ３ｂ２を“Ｌ”レベル、他のイネーブル信号ＥＮ３ｂ３，ＥＮ３ｂ４，ＥＮ３ｂ５を“Ｈ”レベルにすると、
Ｉ３＝［（ＷＰ３１＋Ｗｐ３２）／Ｗｐ１］×Ｉ１０
＝［（ＷＰ３１＋Ｗｐ３２）／Ｗｐ１］×（ＶＴ／Ｒ２）×ｌｎＮ
となる。このようにイネーブル信号ＥＮ３ｂ１，ＥＮ３ｂ２，…，ＥＮ３ｂ５の“Ｈ”レベル／“Ｌ”レベルを切り替えることにより、温度に比例する任意の値の電流を供給することができる。
【００５７】
同様に、電流源４のＮチャネル型ＭＯＳトランジスタＷｎ４１〜Ｗｎ４５のゲートには図２（ａ）に示した回路から発生された電位Ｖ２が入力され、温度に比例する電流Ｉ４を放電する。電流Ｉ４の大きさは電流源４内でオンしているＭＯＳトランジスタのチャネル幅の総和で決まる。例えばイネーブル信号ＥＮ４１のみを“Ｈ”レベル、他のイネーブル信号ＥＮ４２，ＥＮ４３，…，ＥＮ４５を“Ｌ”レベルにすると、
Ｉ４＝（Ｗｎ４１／Ｗｎ１）×Ｉ１０
＝（Ｗｎ４１／Ｗｎ１）×（ＶＴ／Ｒ２）×ｌｎＮ
となる。また、イネーブル信号ＥＮ４１，ＥＮ４２を“Ｈ”レベル、他のイネーブル信号ＥＮ４３，ＥＮ４４，ＥＮ４５を“Ｌ”レベルにすると、
Ｉ４＝［（Ｗｎ４１＋Ｗｎ４２）／Ｗｎ１］×Ｉ１０
＝［（Ｗｎ４１＋Ｗｎ４２）／Ｗｎ１］×（ＶＴ／Ｒ２）×ｌｎＮ
となる。このようにイネーブル信号ＥＮ４１，ＥＮ４２，…，ＥＮ４５の“Ｈ”レベル／“Ｌ”レベルを切り替えることにより、温度に比例する任意の値の電流を供給することができる。
【００５８】
次に、図２（ａ），（ｂ）、図３及び図４に示した回路の動作を説明する。
【００５９】
（１）正の温度特性を与える場合
図４に示した回路において、イネーブル信号ＥＮ２１，ＥＮ２２，ＥＮ２３，…，ＥＮ２６、及びイネーブル信号ＥＮ４１，ＥＮ４２，ＥＮ４３，…，ＥＮ４５をそれぞれ“Ｌ”レベルにすることにより、これらのイネーブル信号がゲートに供給される、電流源２，４内の全てのＭＯＳトランジスタをオフにする。また、イネーブル信号ＥＮ１ｂ１，ＥＮ１ｂ２，ＥＮ１ｂ３，…，ＥＮ１ｂ６、及びイネーブル信号ＥＮ３ｂ１，ＥＮ３ｂ２，ＥＮ３ｂ３，…，ＥＮ３ｂ５をそれぞれ“Ｌ”レベルにすることにより、これらのイネーブル信号がゲートに供給される、電流源１，３内の全てのＭＯＳトランジスタをオンする事により、抵抗Ｒｏｕｔｐｕｔを流れる電流Ｉｏｕｔｐｕｔは次式のようになる。
【００６０】
Ｉｏｕｔｐｕｔ＝Ｉ１＋Ｉ３
その結果、出力電圧Ｖｏｕｔｐｕｔは
Ｖｏｕｔｐｕｔ＝Ｒｏｕｔｐｕｔ×Ｉｏｕｔｐｕｔ＝（Ｉ１＋Ｉ３）×Ｒｏｕｔｐｕｔ
となる。つまり、出力電圧Ｖｏｕｔｐｕｔは電圧値Ｒｏｕｔｐｕｔ・Ｉ１に対して温度に比例する電圧となる。Ｖｏｕｔは抵抗素子の比（例えばＲｏｕｔ／Ｒ２）の関数である。従って、プロセスばらつきや温度変動により抵抗素子の抵抗値が変わっても出力電圧Ｖｏｕｔｐｕｔは変動しない。
【００６１】
上述したように、イネーブル信号ＥＮ１ｂ１，ＥＮ１ｂ２，…，ＥＮ１ｂ５，ＥＮ１ｂ６の“Ｈ”レベル／“Ｌ”レベルを切り替えることにより、電流Ｉ１の値を様々に変えることができ、また、イネーブル信号ＥＮ３ｂ１，ＥＮ３ｂ２，…，ＥＮ３ｂ５の“Ｈ”レベル／“Ｌ”レベルを切り替えることにより、電流Ｉ３の値を様々に変えることができる。その結果、様々な正の温度特性、様々な大きさを持つ電圧Ｖｏｕｔｐｕｔを生成することができる。
【００６２】
あるいは、図４でイネーブル信号ＥＮ１ｂ１，ＥＮ１ｂ２，…，ＥＮ１ｂ６を“Ｈ”レベル、イネーブル信号ＥＮ４１，４２，４３，…，４５を“Ｌ”レベルにすることにより、これらのイネーブル信号がゲートに供給される、電流源１，４内の全てのＭＯＳトランジスタをオフにしても良い。電流源２，３内のＭＯＳトランジスタをオンする事により、抵抗Ｒｏｕｔｐｕｔを流れる電流Ｉｏｕｔｐｕｔは次式のようになる。
【００６３】
Ｉｏｕｔｐｕｔ＝Ｉ３−Ｉ２
その結果、出力電圧Ｖｏｕｔｐｕｔは
Ｖｏｕｔｐｕｔ＝Ｒｏｕｔｐｕｔ×Ｉｏｕｔｐｕｔ＝Ｒｏｕｔｐｕｔ・（Ｉ３−Ｉ２）
となる。この場合もＩ２，Ｉ３の値は電流源２，３内でオンするＭＯＳトランジスタのチャネル幅の総和を変えることにより様々な値を取ることができるので、様々な値の様々な正の温度特性をもつ電圧Ｖｏｕｔｐｕｔを生成することができる。
【００６４】
（２）負の温度特性を与える場合
図４に示した回路において、イネーブル信号ＥＮ２１，ＥＮ２２，ＥＮ２３，…，ＥＮ２６を“Ｌ”レベル、イネーブル信号ＥＮ３ｂ１，ＥＮ３ｂ２，ＥＮ３ｂ３，…，ＥＮ３ｂ５を“Ｈ”レベルにすることにより、これらのイネーブル信号がゲートに供給される、電流源２，３内の全てのＭＯＳトランジスタをオフにする。電流源１，４内のＭＯＳトランジスタをオンする事により、抵抗Ｒｏｕｔｐｕｔを流れる電流Ｉｏｕｔｐｕｔは次式のようになる。
【００６５】
Ｉｏｕｔｐｕｔ＝Ｉ１−Ｉ４
その結果、出力電圧Ｖｏｕｔｐｕｔは
Ｖｏｕｔｐｕｔ＝Ｒｏｕｔｐｕｔ×Ｉｏｕｔｐｕｔ＝Ｒｏｕｔｐｕｔ・（Ｉ１−Ｉ４）
となる。つまり、出力電圧Ｖｏｕｔｐｕｔは電圧値Ｒｏｕｔｐｕｔ・Ｉ１に対して温度に比例して減少する電圧となる。
【００６６】
上述したように、イネーブル信号ＥＮ１ｂ１，ＥＮ１ｂ２，…，ＥＮ１ｂ５，ＥＮ１ｂ６の“Ｈ”レベル／“Ｌ”レベルを切り替えることにより、電流Ｉ１の値を様々に変えることができ、また、イネーブル信号ＥＮ４１，ＥＮ４２，…，ＥＮ４５の“Ｈ”レベル／“Ｌ”レベルを切り替えることにより、電流Ｉ４の値を様々に変えることができる。その結果、様々な値の様々な負の温度特性を持つ電圧Ｖｏｕｔｐｕｔを生成することができる。
【００６７】
（３）温度特性を無くす場合
図４に示した回路において、イネーブル信号ＥＮ２１，ＥＮ２２，ＥＮ２３，…，ＥＮ２６、イネーブル信号ＥＮ４１，ＥＮ４２，ＥＮ４３，…，ＥＮ４５を“Ｌ”レベル、イネーブル信号ＥＮ３ｂ１，ＥＮ３ｂ２，ＥＮ３ｂ３，…，ＥＮ３ｂ５を“Ｈ”レベルにすることにより、これらのイネーブル信号がゲートに供給される、電流源２，３，４内の全てのＭＯＳトランジスタをオフにする。電流源１内のＭＯＳトランジスタをオンする事により、抵抗Ｒｏｕｔｐｕｔを流れる電流Ｉｏｕｔｐｕｔは次式のようになる。
【００６８】
Ｉｏｕｔｐｕｔ＝Ｉ１
その結果、出力電圧Ｖｏｕｔｐｕｔは
Ｖｏｕｔｐｕｔ＝Ｒｏｕｔｐｕｔ×Ｉｏｕｔｐｕｔ＝Ｒｏｕｔｐｕｔ・Ｉ１
となる。つまり、出力電圧Ｖｏｕｔｐｕｔは温度に依存しなくなる。
【００６９】
上述したように、イネーブル信号ＥＮ１ｂ１，ＥＮ１ｂ２，…，ＥＮ１ｂ５，ＥＮ１ｂ６の“Ｈ”レベル／“Ｌ”レベルを切り替えることにより、電流Ｉ１の値を様々に変えることができる。その結果、様々な値の温度に依存しない電圧Ｖｏｕｔｐｕｔを生成することができる。
【００７０】
上記図２（ａ），（ｂ）に示した定電流発生回路で発生される電流は、電源電圧ＶｃｃやＭＯＳトランジスタのしきい値電圧に依存しないので、図４に示した回路によって生成される出力電圧Ｖｏｕｔｐｕｔは、電源電圧ＶｃｃやＭＯＳトランジスタのしきい値電圧に依存しない安定した電圧となる。
【００７１】
図５（ａ），（ｂ）はそれぞれ、上記図２（ａ），（ｂ）に示した定電流発生回路の他の構成例について説明するための回路図である。
【００７２】
ＡＣＴＩＶＥはオペアンプ活性化信号であり、動作中Ｖｄｄ（電源電圧またはチップ内電源電圧）レベルになる。Ｖｒｅｆはバンドギャップリファレンス回路により生成された温度に依存しない一定電圧（１Ｖ）である。この図５（ａ）の回路は温度に依存しない一定電流Ｉｃｏｎを生成し、図５（ｂ）の回路は温度に比例して減少する電流Ｉｖａｒを生成する。図５（ａ），（ｂ）において、電位ＶＡは基準電位Ｖｒｅｆとなるように制御されるので、
Ｉｃｏｎ＝Ｖｒｅｆ／ＲＡ
となり、電流Ｉｃｏｎは温度に依存しない一定電流となる。また、ダイオードＤ５に流れる電流は一定である。この場合、電位ＶＣは温度に比例して減少する。つまり、
ＶＣ＝Ｂ１−Ｂ２×Ｔ
となる。但し、Ｂ１，Ｂ２は定数である。電位ＶＤは電位ＶＣと一定になるように制御されるので、
Ｉｖａｒ＝ＶＤ／ＲＤ＝ＶＣ／ＲＤ＝Ｃ１−Ｃ２×Ｔ
となる。但し、Ｃ１，Ｃ２は定数である。従って、ＩｃｏｎとＩｖａｒの加算・減算を行うことにより、温度に比例して減少・増加し、任意の絶対値を持つ電流を生成することができる。
【００７３】
なお、上記図５（ａ），（ｂ）に示した回路において、Ｐチャネル型ＭＯＳトランジスタＱＡ，ＱＢ，ＱＣ，ＱＤのチャネル幅／チャネル長比をそれぞれ８／１、Ｎチャネル型ＭＯＳトランジスタＱＥのチャネル幅／チャネル長比を１０／１、抵抗ＲＡの抵抗値を４０ＫΩ、抵抗ＲＣの抵抗値を１０ＫΩ、及び抵抗ＲＤの抵抗値を４０ＫΩとしたとき、電流Ｉｃｏｎは２５μＡ程度となる。
【００７４】
また、図５（ａ）で抵抗ＲＣを除いても良い。抵抗ＲＣは、Ｐチャネル型ＭＯＳトランジスタＱＣが飽和領域で動作するようにＶＣの電圧を高めるためら挿入されている。
【００７５】
図６（ａ），（ｂ）乃至図８（ａ），（ｂ）はそれぞれ、上記図５（ａ），（ｂ）に示した回路で生成した電流Ｉｃｏｎと電流Ｉｖａｒの加算・減算を行い、同一の温度依存性を持つ様々な電圧を生成する場合について説明するための回路図である。図６（ａ），（ｂ）乃至図８（ａ），（ｂ）において、Ｖｃｇ１０は図１０の“１０”状態を読み出す際のワード線電圧、Ｖｃｇ００は“００”状態を読み出す際のワード線電圧、Ｖｃｇ０１は“０１”状態を読み出す際のワード線電圧である。図１０は、１つのメモリセルに２ビット（４値）のデータを記憶する場合のしきい値分布で、“１１”が消去状態、“１０”、“００”、“０１”が書き込み状態である。
【００７６】
図６（ａ），（ｂ）に示す如く、Ｐチャネル型ＭＯＳトランジスタＴＨ，ＴＥのチャネル幅／チャネル長比をそれぞれ１６／２、ロード抵抗ＲＬの抵抗値を９１ＫΩとした時に、このロード抵抗ＲＬに流れる電流Ｉｅ３は、Ｉｖａｒに比例する電流Ｉｅ１とＩｃｏｎに比例する電流Ｉｅ２の和（Ｉｅ３＝Ｉｅ１＋Ｉｅ２）になる。なお、ワード線電圧Ｖｃｇ０１を出力するＤＣ−ＤＣコンバータ（図６（ｂ））内の抵抗ＲＭの抵抗値は３．３ＫΩ、抵抗ＲＮの抵抗値は６．７ＫΩとしている。
【００７７】
図７（ａ），（ｂ）に示すように、Ｐチャネル型ＭＯＳトランジスタＴＨのチャネル幅／チャネル長比を２４／２、Ｐチャネル型ＭＯＳトランジスタＴＥのチャネル幅／チャネル長比を１６／２、ロード抵抗ＲＬの抵抗値を７３ＫΩとした時に、このロード抵抗ＲＬに流れる電流Ｉｆ３は、Ｉｖａｒに比例する電流Ｉｆ１とＩｃｏｎに比例する電流Ｉｆ２の和（Ｉｆ３＝Ｉｆ１＋Ｉｆ２）になる。ここで、ワード線電圧Ｖｃｇ００はＶｃｇ００ｒｅｆになる。
【００７８】
また、図８（ａ），（ｂ）に示すように、Ｐチャネル型ＭＯＳトランジスタＴＨのチャネル幅／チャネル長比を８０／２、Ｎチャネル型ＭＯＳトランジスタＴＢのチャネル幅／チャネル長比を３０／６、ロード抵抗ＲＬの抵抗値を７７．５ＫΩとした時に、このロード抵抗ＲＬに流れる電流Ｉｇ３は、Ｉｖａｒに比例する電流Ｉｇ１とＩｃｏｎに比例する電流Ｉｇ２の差（Ｉｇ３＝Ｉｇ１−Ｉｇ２）になる。ここで、ワード線電圧Ｖｃｇ１０を出力するＤＣ−ＤＣコンバータ（図８（ｂ））の抵抗ＲＭの抵抗値は７．０５ＫΩ、抵抗ＲＮの抵抗値は２．９５ＫΩである。
【００７９】
上記図６（ａ），（ｂ）乃至図８（ａ），（ｂ）に示した回路では、電流加算・減算回路の出力電圧Ｖｃｇ０１ｒｅｆ，Ｖｃｇ００ｒｅｆ，Ｖｃｇ１０ｒｅｆに対して、ＤＣ−ＤＣ変換を行って電位Ｖｃｇ０１，Ｖｃｇ００，Ｖｃｇ１０を生成する。これらの電位Ｖｃｇ０１，Ｖｃｇ００，Ｖｃｇ１０がメモリセルのワード線に印加される。
【００８０】
上記各電位Ｖｃｇ０１ｒｅｆ，Ｖｃｇ００ｒｅｆ，Ｖｃｇ１０ｒｅｆ，Ｖｃｇ０１，Ｖｃｇ００，Ｖｃｇ１０の出力電圧・温度特性をそれぞれまとめて図９に示す。この図９から明らかなように、電位Ｖｃｇ０１，Ｖｃｇ００，Ｖｃｇ１０の全てが同じ温度依存性を示す。メモリセルのしきい値電圧の温度依存性は、“１０”、“００”、“０１”で同一であるので、本実施例の電圧発生回路により、“１０”、“００”、“０１”全ての状態のメモリセルのしきい値電圧の温度依存性を補償することができる。また、本実施例では、電位Ｖｃｇ０１ｒｅｆ，Ｖｃｇ００ｒｅｆ，Ｖｃｇ１０ｒｅｆの値が図９から明らかなように、０．７Ｖから１．０１Ｖの狭い範囲内にある。つまり、図６（ａ）乃至図８（ａ）に示した回路において、ゲートに電位ＶＨ，ＶＥ，ＶＢが入力されるＭＯＳトランジスタＴＨ，ＴＥ，ＴＢは常に飽和領域になるので、安定な動作を得ることができる。
【００８１】
図１１は、上記図２（ａ）に示した温度に比例する電流発生回路の別の構成例である。また、図１２（ａ），（ｂ）はそれぞれ、図２、図３、図１１などに示した回路におけるオペアンプＯＰに好適な回路構成を示している。
【００８２】
図１１に示す回路は、上記図２（ａ）に示した回路におけるダイオードＤ３のアノードと接地点ＧＮＤ間に抵抗Ｒａ２，Ｒａ１を直列接続し、これら抵抗Ｒａ２とＲａ１との接続点の電位Ｖａ’をオペアンプＯＰ１の反転入力端（−）に供給するとともに、ＭＯＳトランジスタＴＰ２のドレインと接地点ＧＮＤ間に抵抗Ｒｂ２，Ｒｂ１を直列接続し、これら抵抗Ｒｂ２とＲｂ１との接続点の電位Ｖｂ’をオペアンプＯＰ１の非反転入力端（＋）に供給するようにしたものである。すなわち、オペアンプＯＰ１の入力電位を、抵抗分割により下げたものである。
【００８３】
上記オペアンプＯＰ１は、図１２（ａ），（ｂ）に示す如く、Ｐチャネル型ＭＯＳトランジスタＴＯ１，ＴＯ２とＮチャネル型ＭＯＳトランジスタＴＯ３〜ＴＯ５で構成されており、差動増幅器として働く。入力電位Ｖａ’，Ｖｂ’はＭＯＳトランジスタＴＯ３，ＴＯ４のゲートに供給され、ＭＯＳトランジスタＴＯ２，ＴＯ４のドレイン共通接続点から差動増幅信号（電位Ｖ１）が出力される。
【００８４】
図１１において、付加した各抵抗の抵抗値の比をＲａ２／Ｒａ１＝Ｒｂ２／Ｒｂ１とすると、ＶＡ’＝ＶＢ’の時にＶＡ＝ＶＢとなる。この場合、オペアンプＯＰ１の入力電位を下げることができるので、オペアンプＯＰ１が例えば図１２（ａ），（ｂ）に示すような回路構成の場合には、感度を向上することができる。
【００８５】
図１３は、上記で説明した電圧発生回路の変形例について説明するためのもので、図４に示した回路の出力電圧Ｖｏｕｔｐｕｔを増幅して出力するためのアンプ回路を示している。図１、図５乃至図８で示した回路構成の場合は、Ｖｃｇ０１，Ｖｃｇ００，Ｖｃｇ１０が図１３及び図１４のＶｏｕｔｐｕｔに入力する。この回路は、オペアンプＯＰ３とＰチャネル型ＭＯＳトランジスタＴＲで構成されている。上記オペアンプＯＰ３の反転入力端（−）には出力電圧Ｖｏｕｔｐｕｔが供給され、出力端にはＭＯＳトランジスタＴＲのゲートが接続されている。ＭＯＳトランジスタＴＲのソースは電源Ｖｃｃに接続され、ドレインはオペアンプＯＰ３の非反転入力端（＋）に接続されている。そして、ＭＯＳトランジスタＴＲのドレインからＶｏｕｔｐｕｔと同じ出力電圧Ｖｏｕｔ１を出力するようになっている。
【００８６】
このようにアンプ回路を設けることにより、電流供給能力を高くできる。
【００８７】
また、電源電圧Ｖｃｃよりも高い出力電圧Ｖｏｕｔｐｕｔが必要な場合には、図１４に示すようにオペアンプＯＰ３の出力を昇圧すれば良い。すなわち、オペアンプＯＰ３の出力信号ＶＸＸＦＬＡＧを昇圧制御回路２０２に供給し、この昇圧制御回路２０２の出力を昇圧回路２０１に供給して制御する。この昇圧回路２０１の出力端子と接地点ＧＮＤ間に抵抗Ｒｓ１とＲｓ２を直列接続し、これらの抵抗の接続点をオペアンプＯＰ３の非反転入力端（＋）に接続している。そして、上記昇圧回路２０１の出力端子から電源電圧Ｖｃｃよりも高い出力電圧Ｖｏｕｔｐｕｔを得るようになっている。
【００８８】
上記昇圧回路２０１は、例えば図１５に示すように、電源電圧Ｖｃｃが印加される電源端子と出力端子間に直列接続されたＮチャネル型ＭＯＳトランジスタＱ７１〜Ｑ７５と、上記ＭＯＳトランジスタの各接続点に各々の一方の電極が接続されたポンピング用のキャパシタＣ１１〜Ｃ１４で構成されている。奇数番目のキャパシタＣ１１，Ｃ１３の他方の電極にはクロック信号φが与えられ、偶数番目のキャパシタＣ１２，Ｃ１４の他方の電極には上記クロック信号φと相補のクロック信号φｂが与えられる。これにより、各キャパシタの電荷蓄積と一方向への電荷転送が繰り返されて、電源電圧Ｖｃｃよりも高い昇圧された出力電圧Ｖｏｕｔｓが得られる。
【００８９】
また、上記昇圧制御回路２０２は、上記相補のクロック信号φ，φｂを発生するもので、例えば図１６に示すように、ナンドゲートＧ１、インバータＩＮＶ１０〜ＩＮＶ１４及びキャパシタＣ１〜Ｃ５によるリングオシレータで構成されている。ナンドゲートＧ１の第１の入力端子には、発振イネーブル信号ＯＳＣＥが入力され、この発振イネーブル信号ＯＳＣＥが“Ｈ”レベルの時に発振するようになっている。上記ナンドゲートＧ１の第２の入力端子には、図１４に示したオペアンプＯＰ３の出力信号ＶＸＸＦＬＡＧがインバータＩＮＶ１０を介して供給される。この信号ＶＸＸＦＬＡＧは、通常は“Ｌ”レベルであり、昇圧動作をオン／オフするための制御信号として用いられる。上記ナンドゲートＧ１の第３の入力端子には、インバータＩＮＶ１４の出力信号が帰還される。
【００９０】
上記図１４に示した回路は、出力電圧Ｖｏｕｔｓが、
Ｖｏｕｔｓ＝［（Ｒｓ１＋Ｒｓ２）／Ｒｓ２］×Ｖｏｕｔｐｕｔ
に達するまでは信号ＶＸＸＦＬＡＧが“Ｌ”レベルであり、昇圧回路２０１は昇圧動作を続ける。そして、昇圧回路が上記電圧に達すると信号ＶＸＸＦＬＡＧが“Ｈ”レベルになり、昇圧動作が停止する。
【００９１】
このようにして、出力電圧Ｖｏｕｔｓは、上式で示した電圧となる。前述したように、出力電圧Ｖｏｕｔｐｕｔは様々な温度依存性を示すように設定できるので、この電圧を昇圧して生成した出力電圧Ｖｏｕｔｓも同様に様々な温度依存性を示すようにできる。
【００９２】
なお、本発明は様々に変形が可能である。例えば、図１７に示すように、図４に示した回路における電流源４を設けず、電流源１，２，３を設ければ先に説明したように、様々な電圧値を持ち様々な正の温度特性を示す電圧発生回路になる。また、上記（１）で説明したように、電流源１と電流源３のみ、あるいは電流源３と電流源２のみを備えても、様々な電圧値を持ち様々な正の温度特性を示す電圧発生回路になる。
【００９３】
また、図１８に示すように電流源１，４を設ければ上記で説明したように、様々な電圧値を持ち、様々な負の温度特性を示す電圧発生回路になる。
【００９４】
更に、図１９に示すように電流源１のみを設ければ上記で説明したように、様々な電圧値を持ち、温度に依存しない電圧発生回路になる。
【００９５】
なお、上記のように図４に示した回路において、出力電圧Ｖｏｕｔｐｕｔの絶対値は各電流源内でオンするＭＯＳトランジスタのチャネル幅の総和を変えることにより調整できる。例えば、チップ毎に抵抗素子のばらつきで出力電圧Ｖｏｕｔｐｕｔが変動する場合には、例えばフューズ素子に記憶したデータや外部から入力するコマンドに基づいてイネーブル信号ＥＮ１ｂ１，ＥＮ１ｂ２，…，ＥＮ１ｂ５，ＥＮ１ｂ６あるいはイネーブル信号ＥＮ２１，ＥＮ２２，…，ＥＮ２５，ＥＮ２６等の“Ｈ”レベル／“Ｌ”レベルを切り替え、出力電圧Ｖｏｕｔｐｕｔの値を調整しても良い。
【００９６】
また、出力電圧Ｖｏｕｔｐｕｔの温度依存性も各電流源内でオンするＭＯＳトランジスタのチャネル幅の総和を変えることにより調整できる。例えば、チップ毎にメモリセルの読み出し時の電流（セル電流）が変わるために、出力電圧Ｖｏｕｔｐｕｔの温度特性をチップ毎に調整する必要がある場合には、例えばフューズ素子に記憶したデータや外部から入力するコマンドに基づいてイネーブル信号ＥＮ３ｂ１，ＥＮ３ｂ２，…，ＥＮ３ｂ５あるいはイネーブル信号ＥＮ４１，ＥＮ４２，…，ＥＮ４５の“Ｈ”レベル／“Ｌ”レベルを切り替え、出力電圧Ｖｏｕｔｐｕｔの温度依存性を調整しても良い。
【００９７】
更に、図１３及び図１４に示したような構成を図１７乃至図１９に示したような回路の出力端に設けても良いのは勿論である。
【００９８】
このような構成によれば、電圧発生回路は、イネーブル信号ＥＮ１ｂ，ＥＮ２，ＥＮ３ｂ，ＥＮ４に応じて、３つの特性、すなわち正の温度特性、負の温度特性及び温度依存性がない特性を切り換えることができ、これらの特性を必要に応じて選択的に用いることができる。
【００９９】
［第２の実施の形態］
次に、上述した電圧発生回路を不揮発性半導体記憶装置に用いる場合について説明する。ここでは、不揮発性半導体記憶装置の一例としてＮＡＮＤセル型ＥＥＰＲＯＭを取り上げて説明する。
【０１００】
図２０は、ＮＡＮＤセル型ＥＥＰＲＯＭの概略構成を示すブロック図である。図２０において、２１はメモリセルがマトリックス状に配置されたメモリセルアレイ、２２は書き込みデータ、読み出しデータを一時記憶するデータ回路、２３はワード線の選択を行うロウデコーダ、２４はビット線の選択を行うカラムデコーダ、２５はアドレス信号Ａｄｄが入力されるアドレスバッファ、２６はＩ／Ｏセンスアンプ、２７はデータ入出力バッファ、２８は基板電位制御回路、２９はリード時に選択ワード線に印加する読み出し電圧を生成する読み出し電圧発生回路、３０はリード時に非選択ワード線に印加する電圧Ｖｒｅａｄを生成するＶｒｅａｄ昇圧回路、３１は書き込み時に選択ワード線に印加する電圧Ｖｐｇｍを生成するＶｐｇｍ昇圧回路、３２は書き込み時に非選択ワード線に印加する電圧Ｖｐａｓｓを生成するＶｐａｓｓ昇圧回路、３３は制御ゲートドライバ（ＣＧドライバ）である。なお、図示しないが、消去電圧を発生する昇圧回路も設けられている。
【０１０１】
上記読み出し電圧発生回路２９、上記Ｖｒｅａｄ昇圧回路３０、上記Ｖｐｇｍ昇圧回路３１及び上記Ｖｐａｓｓ昇圧回路３２の出力電圧はそれぞれ、制御ゲートドライバ３３に供給される。この制御ゲートドライバ３３は、読み出し電圧、電圧Ｖｒｅａｄ、電圧Ｖｐｇｍ及び電圧Ｖｐａｓｓを、ロウデコーダ２３を介してメモリセルアレイ２１中のワード線に選択的に転送するスイッチ回路である。
【０１０２】
本発明では、上記第１の実施の形態で説明した電圧発生回路を用いて、読み出し・ベリファイモード時のメモリセル電流の温度依存性を補償するようにリード・ベリファイリード時の制御ゲートの電圧を制御する。
【０１０３】
図２１は、メモリセルトランジスタのドレイン電流Ｉｄ−ゲート電圧Ｖｇ特性である。センス動作を行うドレイン電流Ｉｄの値により、温度特性は異なる。リード時にどの様なドレイン電流Ｉｄでセンスするかは読み出し時間とアレイノイズから決まる。
【０１０４】
（１）Ｖｇに正の温度特性を与える場合
メモリセルからデータを読み出すのに必要なドレイン電流Ｉｄは、ビット線容量をＣＢ、ビット線をセル電流で放電する時間をＴＢＬ、読み出すのに必要なビット線の振幅をΔＶとすると、
Ｉｄ＝ＣＢＬ・ΔＶ／ＴＢＬ
と表される。従って、読み出し時間を短縮する場合（ＴＢＬが小さい場合）には、センスするドレイン電流Ｉｄが大きくなる。図２１で領域Ａ１がセンスするドレイン電流Ｉｄが大きい場合である。領域Ａ１では同じゲート電圧Ｖｇでは低温の方が高温よりも電流値が大きい。本発明では温度によらず一定のドレイン電流Ｉｄ１になるように、選択メモリセルのゲート電圧をリード・ベリファイリードで低温時（Ｖｇｂ）よりも高温時（Ｖｇａ）が高くなるように制御する。
【０１０５】
（２）Ｖｇに負の温度特性を与える場合
読み出し時間を長く設定すると、ＴＢＬが大きいので読み出すのに必要なドレイン電流Ｉｄは小さくなり、図２１の領域Ａ３になる。読み出し時間を長くすることによりメモリセルアレイ１１内のアレイノイズが小さくなり、しきい値分布の幅を狭めることができる。領域Ａ３では同じゲート電圧Ｖｇでは高温の方が低温よりも電流値が大きい。本発明では温度によらず一定の電流Ｉｄ３になるように、選択メモリセルのゲート電圧Ｖｇをリード・ベリファイリードで低温時（Ｖｇｄ）よりも高温時（Ｖｇｅ）が低くなるように制御する。
【０１０６】
（３）Ｖｇの温度依存性を無くす場合
図２１の領域Ａ２、つまりセンスする電流がＩｄ２の場合には、ゲート電圧Ｖｇｃに対して電流値は温度によらない。この場合には、選択メモリセルのゲート電圧をリード・ベリファイリードで温度によらず一定にする。
【０１０７】
以上説明したように、本発明では温度特性を正・負両方共に様々に調整できる電圧発生回路を用い、この電圧発生回路によってリード・ベリファイリード時の制御ゲート電圧を生成することにより、様々な読み出し時間に対して常にメモリセル電流の温度による変化を無くすことができる。また、読み出し電流の温度依存性を無くすことにより、しきい値分布幅を狭めることができる。
【０１０８】
［第３の実施の形態］
本発明の電圧発生回路は、図２２に示すようなしきい値分布を有する多値メモリにおいてより有効である。図２２は４値のメモリセルのしきい値分布である。多値メモリでも動作は２値メモリとほぼ同様である。例えば読み出しでは“１１”であるか、あるいは“１０”、“０１”、“００”であるかを読み出す場合には選択した制御ゲートに電圧Ｖｒｄ１（例えば０．０５Ｖあるいは０Ｖ）を与えてメモリセルに電流が流れるか否かを検知する。“１１”、“１０”であるか、あるいは“０１”、“００”であるかを読み出す場合には、選択した制御ゲートに電圧Ｖｒｄ２（例えば０．７Ｖ）を与えてメモリセルに電流が流れるか否かを検知する。“１１”、“１０”、“０１”であるか、あるいは“００”であるかを読み出す場合には、選択した制御ゲートに電圧Ｖｒｄ３（例えば１．４５Ｖ）を与えてメモリセルに電流が流れるか否かを検知する。
【０１０９】
また、“１０”ベリファイリードでは、選択した制御ゲートをＶｖｆｙ１（例えば０．１５Ｖ）にする。“０１”ベリファイリードでは選択した制御ゲートをＶｖｆｙ２（例えば０．９Ｖ）にする。“００”ベリファイリードでは選択した制御ゲートをＶｖｆｙ３（例えば１．７５Ｖに）にする。
【０１１０】
本発明では図１中で温度に依存する電流Ｉ３あるいはＩ４を一定にしたままで、温度に依存しない電流Ｉ１あるいはＩ２を変化させることにより、温度に対して同様に変化する様々な電圧を生成することができる。つまり、電流Ｉ１あるいはＩ２を変化させることにより、図１に示した回路により、同じ温度依存性を持つ電圧Ｖｒｄ１，Ｖｒｄ２，Ｖｒｄ３，Ｖｖｆｙ１，Ｖｖｆｙ２，Ｖｖｆｙ３を発生することができる。あるいは、電流Ｉ３，Ｉ４を調整することにより電圧Ｖｒｄ１，Ｖｒｄ２，Ｖｒｄ３，Ｖｖｆｙ１，Ｖｖｆｙ２，Ｖｖｆｙ３の温度依存性を同様に調整することができる。
【０１１１】
ＮＡＮＤ型フラッシュメモリでは、リード・ベリファイリード時に、選択セルに直列接続されている非選択メモリセルのゲート及び選択ゲートには、図２６及び図２２のような書き込みしきい値よりも高い電圧Ｖｒｅａｄを印加する。この電圧Ｖｒｅａｄも電圧Ｖｒｄ１，Ｖｖｆｙ１等と同様に図１に示した回路により温度依存性を持たせても良い。これにより、リード・ベリファイリード時に選択ゲート、非選択メモリセルの抵抗の温度依存性を無くすことができるので、高精度な読み出しで且つ狭いしきい値分布幅を得ることができる。
【０１１２】
なお、本発明の定電流発生回路は様々な変形が可能である。例えば、図２（ａ），（ｂ）に示した回路におけるＭＯＳトランジスタＴＰ１，ＴＰ２，ＴＰ３，ＴＮ１，ＴＰ４，ＴＰ５，ＴＮ２のチャネル幅を可変にしても良い。この場合、図２（ａ）の電流Ｉ１０やＩ２０を変えることができるので、図４内の電流源の電流を変えることができ、図４の出力電圧Ｖｏｕｔｐｕｔの値、温度依存性を様々に変えることができる。フューズ素子に記憶したデータやコマンドによって図２（ａ），（ｂ）のＭＯＳトランジスタＴＰ１，ＴＰ２，ＴＰ３，ＴＮ１，ＴＰ４，ＴＰ５，ＴＮ２のチャネル幅を可変にしても良いのはもちろんである。フューズ素子に記憶したデータやコマンドによって図４の電流源のトランジスタのチャネル幅の総和を可変にしても良い。
【０１１３】
また、上述した実施の形態ではＮＡＮＤセル型のＥＥＰＲＯＭを例にとって説明したが、本発明はＮＯＲ型、ＡＮＤ型（A.Zozoe : ISSCC, Digest of Technical Papers, 1995）、ＤＩＮＯＲ型（S.Kobayashi : ISSCC, Digest of Technical Papers, 1995）、ＮＡＮＤ型や、Virtual Ground Array型（Lee, et al : Symposium on VLSI Circuits, Digest of Technical Papers, 1994）等のいかなるフラッシュメモリでも適用可能であり、更にはフラッシュメモリに限らず、マスクＲＯＭ、ＥＰＲＯＭ等などでも良い。つまり、ＮＡＮＤフラッシュメモリ以外の上記デバイスにおいても、リード・ベリファイリード時のワード線電圧に温度特性を持たせることにより、高精度な読み出し・狭いしきい値分布を得ることができる。
【０１１４】
【発明の効果】
以上説明したように、本発明によれば、温度変化による影響を低減できる電圧発生回路が得られる。
【０１１５】
また、不揮発性半導体記憶装置において温度変化によるメモリセルのしきい値分布が広がるのを抑制できる電圧発生回路が得られる。
【図面の簡単な説明】
【図１】本発明の電圧発生回路について説明するための概念図。
【図２】図１に示した回路の具体的な構成例を示すもので、（ａ）図は温度に比例した電流発生回路、（ｂ）図は温度に依存しない定電流発生回路を示す図。
【図３】基準電位を生成するバンドギャップリファレンス回路を示す図。
【図４】温度に比例する電流と温度に依存しない電流の和・差を演算する回路を示す図。
【図５】図２（ａ），（ｂ）に示した定電流発生回路の他の構成例について説明するためのもので、（ａ）図は温度に依存しない一定電流を生成する回路、（ｂ）図は温度に比例して減少する電流を生成する回路。
【図６】図５（ａ），（ｂ）に示した回路で生成した、温度に依存しない一定電流と温度に比例して減少する電流の加算・減算を行い、同一の温度依存性を持つ様々な電圧を生成する場合について説明するためのもので、（ａ）図は電流加算・減算回路、（ｂ）図はＤＣ−ＤＣ変換回路。
【図７】図５（ａ），（ｂ）に示した回路で生成した、温度に依存しない一定電流と温度に比例して減少する電流の加算・減算を行い、同一の温度依存性を持つ様々な電圧を生成する場合について説明するためのもので、（ａ）図は電流加算・減算回路、（ｂ）図はＤＣ−ＤＣ変換回路。
【図８】図５（ａ），（ｂ）に示した回路で生成した、温度に依存しない一定電流と温度に比例して減少する電流の加算・減算を行い、同一の温度依存性を持つ様々な電圧を生成する場合について説明するためのもので、（ａ）図は電流加算・減算回路、（ｂ）図はＤＣ−ＤＣ変換回路。
【図９】図６（ａ），（ｂ）乃至図８（ａ），（ｂ）に示した回路で生成した各電位の出力電圧・温度特性をそれぞれまとめて示す図。
【図１０】４値のメモリセルのしきい値分布と、図６（ａ），（ｂ）乃至図８（ａ），（ｂ）に示した回路で生成した各電位との関係を説明するための図。
【図１１】図２（ａ）に示した温度に比例する電流発生回路の別の構成例を示す回路図。
【図１２】図２、図３及び図１１に示した回路におけるオペアンプに好適な回路構成を示すもので、（ａ）図は第１の例、（ｂ）図は第２の例を示す回路図。
【図１３】図１、図４乃至図８に示した回路の変形例について説明するための回路図。
【図１４】図１、図４乃至図８に示した回路の他の変形例について説明するための回路図。
【図１５】図１４に示した回路における昇圧回路の構成例を示す回路図。
【図１６】図１４に示した回路における昇圧制御回路の構成例を示す回路図。
【図１７】図４に示した電圧発生回路の変形例を示す回路図。
【図１８】図４に示した電圧発生回路の他の変形例を示す回路図。
【図１９】図４に示した電圧発生回路の更に他の変形例を示す回路図。
【図２０】ＮＡＮＤセル型ＥＥＰＲＯＭの概略構成を示すブロック図。
【図２１】メモリセルトランジスタのドレイン電流−ゲート電圧特性を示す図。
【図２２】４値のメモリセルのしきい値分布を示す図。
【図２３】ＮＡＮＤセル型ＥＥＰＲＯＭにおけるメモリセルアレイ中の１つのＮＡＮＤセル部分を抽出して示すもので、（ａ）図はパターン平面図、（ｂ）図はその等価回路図。
【図２４】図２３（ａ）に示したパターンの断面構成図であり、（ａ）図はＡ−Ａ’線に沿った断面図、（ｂ）図はＢ−Ｂ’線に沿った断面図。
【図２５】ＮＡＮＤセルがマトリックス状に配列されたメモリセルアレイの等価回路図。
【図２６】ＮＡＮＤセルのしきい値分布について説明するための図。
【符号の説明】
１，２，３，４…電流源、
５…出力端子、
ＰＡ１，ＰＡ２…Ｐチャネル型ＭＯＳトランジスタ、
ＮＡ１，ＮＡ２…Ｎチャネル型ＭＯＳトランジスタ、
Ｒｏｕｔ…抵抗、
Ｉ１，Ｉ２，Ｉ３，Ｉ４，Ｉｏｕｔ…電流、
Ｖｏｕｔ…出力電圧、
ＥＮ１ｂ，ＥＮ２，ＥＮ３ｂ，ＥＮ４…イネーブル信号、
Claims (13)
- 出力端子として働く第１の端子と、
前記第１の端子に接続され、実質的に温度に依存しない異なる複数の第１の電流を生成し、第１のイネーブル信号に基づいて前記第１の電流を選択して前記第１の端子に供給あるいは前記第１の端子から放電する第１の電流源と、
前記第１の端子に接続され、温度に依存する異なる複数の第１の温度依存電流を生成し、第２のイネーブル信号に基づいて前記第１の温度依存電流を選択して前記第１の端子に供給あるいは前記第１の端子から放電する第１の温度依存電流源と、
前記第１の端子に接続され、前記第１の端子の電流をその電流値に対応する電圧値に変換する第１の電流／電圧変換器とを具備し、
前記第１の端子から温度特性が等しい複数の異なる電圧を出力することを特徴とする電圧発生回路。 - 出力端子として働く第１の端子と、
前記第１の端子に接続され、実質的に温度に依存しない異なる複数の第１の電流を生成し、第１のイネーブル信号に基づいて前記第１の電流を選択して前記第１の端子に供給する第１の電流源と、
前記第１の端子に接続され、実質的に温度に依存しない異なる複数の第２の電流を生成し、第２のイネーブル信号に基づいて前記第２の電流を選択して前記第１の端子から放電する第２の電流源と、
前記第１の端子に接続され、温度に依存する異なる複数の第１の温度依存電流を生成し、第３のイネーブル信号に基づいて前記第１の温度依存電流を選択して前記第１の端子に供給する第１の温度依存電流源と、
前記第１の端子に接続され、温度に依存する異なる複数の第２の温度依存電流を生成し、第４のイネーブル信号に基づいて前記第２の温度依存電流を選択して前記第１の端子から放電する第２の温度依存電流源と、
前記第１の端子に接続され、前記第１の端子の電流をその電流値に対応する電圧値に変換する第１の電流／電圧変換器とを具備し、
前記第１の端子から温度特性が等しい複数の異なる電圧を出力することを特徴とする電圧発生回路。 - 出力端子として働く第１の端子と、
前記第１の端子に接続され、実質的に温度に依存しない異なる複数の第１の電流を生成し、第１のイネーブル信号に基づいて前記第１の電流を選択して前記第１の端子に供給する第１の電流源と、
前記第１の端子に接続され、温度に依存する異なる複数の第１の温度依存電流を生成し、第２のイネーブル信号に基づいて前記第１の温度依存電流を選択して前記第１の端子から放電する第１の温度依存電流源と、
前記第１の端子に接続され、前記第１の端子の電流をその電流値に対応する電圧値に変換する第１の電流／電圧変換器とを具備し、
前記第１の端子から温度特性が等しい複数の異なる電圧を出力することを特徴とする電圧発生回路。 - 出力端子として働く第１の端子と、
前記第１の端子に接続され、実質的に温度に依存しない異なる複数の第１の電流を生成し、第１のイネーブル信号に基づいて前記第１の電流を選択して前記第１の端子に供給あるいは前記第１の端子から放電する第１の電流源と、
前記第１の端子に接続され、温度に依存する異なる複数の第１の温度依存電流を生成し、第２のイネーブル信号に基づいて前記第１の温度依存電流を選択して前記第１の端子に供給する第１の温度依存電流源と、
前記第１の端子に接続され、前記第１の端子の電流をその電流値に対応する電圧値に変換する第１の電流／電圧変換器とを具備し、
前記第１の端子から温度特性が等しい複数の異なる電圧を出力することを特徴とする電圧発生回路。 - 前記温度依存電流は、絶対温度に比例することを特徴とする請求項１乃至４いずれか１つの項に記載の電圧発生回路。
- 前記第１の電流／電圧変換器は、前記第１の端子と接地電位間に設けられることを特徴とする請求項１乃至５いずれか１つの項に記載の電圧発生回路。
- 前記第１の電流／電圧変換器は、抵抗及びトランジスタの少なくとも一方を含むことを特徴とする請求項１乃至６いずれか１つの項に記載の電圧発生回路。
- 前記第１，第２のイネーブル信号は、周辺回路の動作モード、外部から入力されるコマンド、及びフューズ素子に記憶したデータの少なくともいずれか１つにより切り替えられることを特徴とする請求項１乃至７いずれか１つの項に記載の電圧発生回路。
- 第２の端子と接地電位が印加される第３の端子間に接続される第２の電流／電圧変換器と、電流通路の一端が電源に接続され、電流通路の他端が前記第２の端子に接続された第１ＭＯＳトランジスタと、第４の端子と接地電位が印加される第５の端子の間に接続される第１のダイオード素子と、電流通路の一端が前記電源に接続され、電流通路の他端が前記第４の端子に接続された第２ＭＯＳトランジスタと、第６の端子と第７の端子の間に接続される第３の電流／電圧変換器と、前記第７の端子と前記第５の端子の間に接続される第２のダイオード素子と、電流通路の一端が前記電源に接続され、電流通路の他端が前記第６の端子に接続された第３ＭＯＳトランジスタと、第１の入力端に前記第２の端子が接続され、第２の入力端に基準電位が印加され、出力端が前記第１乃至第３ＭＯＳトランジスタのゲートに接続され、前記第２の端子と前記第３の端子間の電圧を実質的に温度に依存しない電圧に制御し、且つ前記第４の端子と前記第６の端子とを同電位に制御する第１のオペアンプと
を更に具備することを特徴とする請求項１乃至４いずれか１つの項に記載の電圧発生回路。 - 前記第１あるいは第２の電流は前記第２の電流／電圧変換器に流れる電流から生成され、前記第１あるいは第２の温度依存電流は前記第３の電流／電圧変換器に流れる電流から生成されることを特徴とする請求項９に記載の電圧発生回路。
- 第８の端子と接地電位が印加される第９の端子間に接続される第４の電流／電圧変換器と、電流通路の一端が電源に接続され、電流通路の他端が前記第８の端子に接続された第４ＭＯＳトランジスタと、電流通路の一端が電源に接続され、電流通路の他端が第１０の端子に接続される第５ＭＯＳトランジスタと、前記第１０の端子と第１１の端子の間に含まれる第３のダイオード素子と、第１１の端子と接地電位が印加される第１２の端子の間に接続される第５の電流／電圧変換器と、第１の入力端に前記第８の端子が接続され、第２の入力端に基準電位が印加され、出力端が前記第４，第５ＭＯＳトランジスタのゲートに接続され、前記第８の端子と前記第９の端子間の電圧を実質的に温度に依存しない電圧に制御し、且つ第１０の端子に等しい電流を供給し、前記第１０の端子と第１２の端子とを同電位に制御する第２のオペアンプと
を更に具備することを特徴とする請求項１乃至４いずれか１つの項に記載の電圧発生装置。 - 前記第１あるいは第２の電流は前記第４の電流／電圧変換器に流れる電流から生成され、前記第１あるいは第２の温度依存電流は前記第５の電流／電圧変換器に流れる電流から生成されることを特徴とする請求項１１に記載の電圧発生装置。
- ゲート、ドレイン及びソース電極を備え、第１，第２及び第３しきい値電圧の１つを持つことが可能なメモリセルと、
カソードが接地された第１ダイオードと、複数のダイオードが並列接続されて構成され、カソードが接地された第２ダイオードと、一端が前記第１ダイオードのアノードに実質的に接続され、他端が前記第２ダイオードのアノードに接続され、流れる電流が温度に依存して増大する抵抗と、電位レベルと出力電圧の温度依存性の両方を切り替える少なくとも２つのＮチャネル型ＭＯＳトランジスタを有する回路部とを含むバンドギャップリファレンス回路と、
前記バンドギャップリファレンス回路の出力電圧に基づいて第１ベリファイ電圧と第２ベリファイ電圧を生成し、前記メモリセルのゲートに供給する電圧発生回路とを具備し、
前記電圧発生回路は、前記第１ベリファイ電圧と第２ベリファイ電圧の出力端子として働く第１の端子と、
前記第１の端子に接続され、実質的に温度に依存しない異なる複数の第１の電流を生成し、第１のイネーブル信号に基づいて前記第１の電流を選択して前記第１の端子に供給あるいは前記第１の端子から放電する第１の電流源と、
前記第１の端子に接続され、温度に依存する異なる複数の第１の温度依存電流を生成し、第２のイネーブル信号に基づいて前記第１の温度依存電流を選択して前記第１の端子に供給あるいは前記第１の端子から放電する第１の温度依存電流源と、
前記第１の端子に接続され、前記第１の端子の電流をその電流値に対応する電圧値に変換する第１の電流／電圧変換器とを具備し、
前記第１ベリファイ電圧は前記第２ベリファイ電圧と異なり、前記第１ベリファイ電圧の温度依存性は前記第２ベリファイ電圧の温度依存性と実質的に等しい
ことを特徴とする多値の不揮発性半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20779499A JP3954245B2 (ja) | 1999-07-22 | 1999-07-22 | 電圧発生回路 |
| TW089114521A TW578294B (en) | 1999-07-22 | 2000-07-20 | Voltage generating circuit |
| KR10-2000-0041886A KR100458409B1 (ko) | 1999-07-22 | 2000-07-21 | 전압 발생 회로 |
| US09/624,007 US6452437B1 (en) | 1999-07-22 | 2000-07-21 | Voltage generator for compensating for temperature dependency of memory cell current |
| US10/117,120 US6667904B2 (en) | 1999-07-22 | 2002-04-08 | Multi-level non-volatile semiconductor memory device with verify voltages having a smart temperature coefficient |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20779499A JP3954245B2 (ja) | 1999-07-22 | 1999-07-22 | 電圧発生回路 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2001035177A JP2001035177A (ja) | 2001-02-09 |
| JP2001035177A5 JP2001035177A5 (ja) | 2004-10-28 |
| JP3954245B2 true JP3954245B2 (ja) | 2007-08-08 |
Family
ID=16545612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20779499A Expired - Fee Related JP3954245B2 (ja) | 1999-07-22 | 1999-07-22 | 電圧発生回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6452437B1 (ja) |
| JP (1) | JP3954245B2 (ja) |
| KR (1) | KR100458409B1 (ja) |
| TW (1) | TW578294B (ja) |
Families Citing this family (122)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4663094B2 (ja) * | 2000-10-13 | 2011-03-30 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US6608472B1 (en) * | 2000-10-26 | 2003-08-19 | Cypress Semiconductor Corporation | Band-gap reference circuit for providing an accurate reference voltage compensated for process state, process variations and temperature |
| US8103496B1 (en) | 2000-10-26 | 2012-01-24 | Cypress Semicondutor Corporation | Breakpoint control in an in-circuit emulation system |
| US8160864B1 (en) | 2000-10-26 | 2012-04-17 | Cypress Semiconductor Corporation | In-circuit emulator and pod synchronized boot |
| US6724220B1 (en) | 2000-10-26 | 2004-04-20 | Cyress Semiconductor Corporation | Programmable microcontroller architecture (mixed analog/digital) |
| US8149048B1 (en) | 2000-10-26 | 2012-04-03 | Cypress Semiconductor Corporation | Apparatus and method for programmable power management in a programmable analog circuit block |
| US8176296B2 (en) | 2000-10-26 | 2012-05-08 | Cypress Semiconductor Corporation | Programmable microcontroller architecture |
| US7765095B1 (en) | 2000-10-26 | 2010-07-27 | Cypress Semiconductor Corporation | Conditional branching in an in-circuit emulation system |
| US6854067B1 (en) | 2000-10-30 | 2005-02-08 | Cypress Semiconductor Corporation | Method and system for interaction between a processor and a power on reset circuit to dynamically control power states in a microcontroller |
| JP4083975B2 (ja) * | 2000-12-11 | 2008-04-30 | 株式会社ルネサステクノロジ | 半導体装置 |
| IT1316271B1 (it) * | 2000-12-28 | 2003-04-03 | Micron Technology Inc | Generatore di impulsi compensato in tensione e temperatura. |
| US6664843B2 (en) * | 2001-10-24 | 2003-12-16 | Institute Of Microelectronics | General-purpose temperature compensating current master-bias circuit |
| US7406674B1 (en) | 2001-10-24 | 2008-07-29 | Cypress Semiconductor Corporation | Method and apparatus for generating microcontroller configuration information |
| US8078970B1 (en) | 2001-11-09 | 2011-12-13 | Cypress Semiconductor Corporation | Graphical user interface with user-selectable list-box |
| US8042093B1 (en) | 2001-11-15 | 2011-10-18 | Cypress Semiconductor Corporation | System providing automatic source code generation for personalization and parameterization of user modules |
| US8069405B1 (en) | 2001-11-19 | 2011-11-29 | Cypress Semiconductor Corporation | User interface for efficiently browsing an electronic document using data-driven tabs |
| US7770113B1 (en) | 2001-11-19 | 2010-08-03 | Cypress Semiconductor Corporation | System and method for dynamically generating a configuration datasheet |
| US7774190B1 (en) | 2001-11-19 | 2010-08-10 | Cypress Semiconductor Corporation | Sleep and stall in an in-circuit emulation system |
| US7844437B1 (en) | 2001-11-19 | 2010-11-30 | Cypress Semiconductor Corporation | System and method for performing next placements and pruning of disallowed placements for programming an integrated circuit |
| US6971004B1 (en) | 2001-11-19 | 2005-11-29 | Cypress Semiconductor Corp. | System and method of dynamically reconfiguring a programmable integrated circuit |
| US8103497B1 (en) | 2002-03-28 | 2012-01-24 | Cypress Semiconductor Corporation | External interface for event architecture |
| KR100476888B1 (ko) * | 2002-04-04 | 2005-03-17 | 삼성전자주식회사 | 온도보상기능을 가진 멀티비트 플래쉬메모리 |
| US7308608B1 (en) | 2002-05-01 | 2007-12-11 | Cypress Semiconductor Corporation | Reconfigurable testing system and method |
| US7761845B1 (en) | 2002-09-09 | 2010-07-20 | Cypress Semiconductor Corporation | Method for parameterizing a user module |
| ITTO20020803A1 (it) * | 2002-09-16 | 2004-03-17 | Atmel Corp | Circuito di riferimento di corrente compensato in temperatura. |
| JP2005539335A (ja) * | 2002-09-16 | 2005-12-22 | アトメル・コーポレーション | 温度補償された電流基準回路 |
| US6801454B2 (en) * | 2002-10-01 | 2004-10-05 | Sandisk Corporation | Voltage generation circuitry having temperature compensation |
| US6839281B2 (en) * | 2003-04-14 | 2005-01-04 | Jian Chen | Read and erase verify methods and circuits suitable for low voltage non-volatile memories |
| JP2005063026A (ja) * | 2003-08-08 | 2005-03-10 | Nec Micro Systems Ltd | 基準電圧発生回路 |
| CN100543632C (zh) * | 2003-08-15 | 2009-09-23 | Idt-紐威技术有限公司 | 采用cmos技术中电流模式技术的精确电压/电流参考电路 |
| US20050162215A1 (en) * | 2004-01-22 | 2005-07-28 | Winbond Electronics Corporation | Temperature sensing variable frequency generator |
| US7295049B1 (en) | 2004-03-25 | 2007-11-13 | Cypress Semiconductor Corporation | Method and circuit for rapid alignment of signals |
| JP2005285197A (ja) | 2004-03-29 | 2005-10-13 | Renesas Technology Corp | 半導体記憶装置 |
| US8069436B2 (en) | 2004-08-13 | 2011-11-29 | Cypress Semiconductor Corporation | Providing hardware independence to automate code generation of processing device firmware |
| US8286125B2 (en) | 2004-08-13 | 2012-10-09 | Cypress Semiconductor Corporation | Model for a hardware device-independent method of defining embedded firmware for programmable systems |
| KR100568116B1 (ko) * | 2004-09-13 | 2006-04-05 | 삼성전자주식회사 | 전압 조절 수단을 구비한 플래시 메모리 장치 |
| JP2006189711A (ja) * | 2005-01-07 | 2006-07-20 | Texas Instr Japan Ltd | 電流駆動回路 |
| JP4746326B2 (ja) * | 2005-01-13 | 2011-08-10 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US7332976B1 (en) | 2005-02-04 | 2008-02-19 | Cypress Semiconductor Corporation | Poly-phase frequency synthesis oscillator |
| US7251160B2 (en) | 2005-03-16 | 2007-07-31 | Sandisk Corporation | Non-volatile memory and method with power-saving read and program-verify operations |
| KR100761369B1 (ko) * | 2005-03-31 | 2007-09-27 | 주식회사 하이닉스반도체 | 온도변화 적응형 내부 전원 발생 장치 |
| ITMI20050798A1 (it) * | 2005-05-03 | 2006-11-04 | Atmel Corp | Metodo e sistema per la generazi0ne di impulsi di programmazione durante la programmazione di dispositivi elettronici non volatili |
| US7400183B1 (en) | 2005-05-05 | 2008-07-15 | Cypress Semiconductor Corporation | Voltage controlled oscillator delay cell and method |
| EP1729302B1 (en) * | 2005-05-31 | 2019-01-02 | Micron Technology, Inc. | A circuit for retrieving data stored in semiconductor memory cells |
| KR20060127366A (ko) * | 2005-06-07 | 2006-12-12 | 주식회사 하이닉스반도체 | 내부전압 구동 회로 |
| JP4801935B2 (ja) * | 2005-06-08 | 2011-10-26 | 株式会社東芝 | 半導体記憶装置 |
| US8089461B2 (en) | 2005-06-23 | 2012-01-03 | Cypress Semiconductor Corporation | Touch wake for electronic devices |
| US7274250B2 (en) * | 2005-06-28 | 2007-09-25 | Intel Corporation | Low-voltage, buffered bandgap reference with selectable output voltage |
| JP4300202B2 (ja) * | 2005-06-29 | 2009-07-22 | 株式会社東芝 | 半導体記憶装置 |
| KR100635167B1 (ko) * | 2005-08-08 | 2006-10-17 | 삼성전기주식회사 | 온도 보상 바이어스 소스회로 |
| JP2007059024A (ja) * | 2005-08-26 | 2007-03-08 | Micron Technol Inc | 温度補償された読み出し・検証動作をフラッシュ・メモリにおいて生成するための方法及び装置 |
| JP2007060544A (ja) * | 2005-08-26 | 2007-03-08 | Micron Technol Inc | 温度係数が小さいパワー・オン・リセットを生成する方法及び装置 |
| JP2007058772A (ja) * | 2005-08-26 | 2007-03-08 | Micron Technol Inc | バンド・ギャップ基準から可変出力電圧を生成する方法及び装置 |
| US7443732B2 (en) * | 2005-09-20 | 2008-10-28 | Spansion Llc | High performance flash memory device capable of high density data storage |
| JP2007102865A (ja) * | 2005-09-30 | 2007-04-19 | Toshiba Corp | 半導体集積回路装置 |
| US8085067B1 (en) | 2005-12-21 | 2011-12-27 | Cypress Semiconductor Corporation | Differential-to-single ended signal converter circuit and method |
| JP2007200233A (ja) * | 2006-01-30 | 2007-08-09 | Nec Electronics Corp | ダイオードの非直線性を補償した基準電圧回路 |
| JP2007200234A (ja) * | 2006-01-30 | 2007-08-09 | Nec Electronics Corp | 非線形カレントミラー回路で駆動する基準電圧回路 |
| KR100842996B1 (ko) * | 2006-02-06 | 2008-07-01 | 주식회사 하이닉스반도체 | 온도에 따라 선택적으로 변경되는 워드 라인 전압을발생하는 워드 라인 전압 발생기와, 이를 포함하는 플래시메모리 장치 및 그 워드 라인 전압 발생 방법 |
| US8067948B2 (en) | 2006-03-27 | 2011-11-29 | Cypress Semiconductor Corporation | Input/output multiplexer bus |
| US7518930B2 (en) * | 2006-04-21 | 2009-04-14 | Sandisk Corporation | Method for generating and adjusting selected word line voltage |
| US7269092B1 (en) | 2006-04-21 | 2007-09-11 | Sandisk Corporation | Circuitry and device for generating and adjusting selected word line voltage |
| JP2007299489A (ja) * | 2006-05-02 | 2007-11-15 | Micron Technology Inc | 不揮発性メモリにおける読み取り・検証動作を生成する方法及び装置 |
| US7489556B2 (en) * | 2006-05-12 | 2009-02-10 | Micron Technology, Inc. | Method and apparatus for generating read and verify operations in non-volatile memories |
| US7391650B2 (en) * | 2006-06-16 | 2008-06-24 | Sandisk Corporation | Method for operating non-volatile memory using temperature compensation of voltages of unselected word lines and select gates |
| WO2007149676A2 (en) * | 2006-06-16 | 2007-12-27 | Sandisk Corporation | Method for operating non-volatile memory using temperature compensation of voltages of unselected word lines and select gates |
| US7342831B2 (en) * | 2006-06-16 | 2008-03-11 | Sandisk Corporation | System for operating non-volatile memory using temperature compensation of voltages of unselected word lines and select gates |
| US7504878B2 (en) * | 2006-07-03 | 2009-03-17 | Mediatek Inc. | Device having temperature compensation for providing constant current through utilizing compensating unit with positive temperature coefficient |
| US7436724B2 (en) * | 2006-08-04 | 2008-10-14 | Sandisk Corporation | Method and system for independent control of voltage and its temperature co-efficient in non-volatile memory devices |
| JP2008123480A (ja) * | 2006-10-16 | 2008-05-29 | Nec Electronics Corp | 基準電圧発生回路 |
| JP4908149B2 (ja) | 2006-10-18 | 2012-04-04 | 株式会社東芝 | Ｎａｎｄ型フラッシュメモリ |
| JP2008117215A (ja) * | 2006-11-06 | 2008-05-22 | Toshiba Corp | 基準電位発生回路 |
| US7616501B2 (en) * | 2006-12-04 | 2009-11-10 | Semiconductor Components Industries, L.L.C. | Method for reducing charge loss in analog floating gate cell |
| US7447093B2 (en) * | 2006-12-29 | 2008-11-04 | Sandisk Corporation | Method for controlling voltage in non-volatile memory systems |
| US7403434B1 (en) * | 2006-12-29 | 2008-07-22 | Sandisk Corporation | System for controlling voltage in non-volatile memory systems |
| US7532516B2 (en) * | 2007-04-05 | 2009-05-12 | Sandisk Corporation | Non-volatile storage with current sensing of negative threshold voltages |
| US8040266B2 (en) | 2007-04-17 | 2011-10-18 | Cypress Semiconductor Corporation | Programmable sigma-delta analog-to-digital converter |
| US7737724B2 (en) | 2007-04-17 | 2010-06-15 | Cypress Semiconductor Corporation | Universal digital block interconnection and channel routing |
| US9564902B2 (en) | 2007-04-17 | 2017-02-07 | Cypress Semiconductor Corporation | Dynamically configurable and re-configurable data path |
| US8516025B2 (en) | 2007-04-17 | 2013-08-20 | Cypress Semiconductor Corporation | Clock driven dynamic datapath chaining |
| US8026739B2 (en) | 2007-04-17 | 2011-09-27 | Cypress Semiconductor Corporation | System level interconnect with programmable switching |
| US8092083B2 (en) | 2007-04-17 | 2012-01-10 | Cypress Semiconductor Corporation | Temperature sensor with digital bandgap |
| US8130025B2 (en) | 2007-04-17 | 2012-03-06 | Cypress Semiconductor Corporation | Numerical band gap |
| US9720805B1 (en) | 2007-04-25 | 2017-08-01 | Cypress Semiconductor Corporation | System and method for controlling a target device |
| US8065653B1 (en) | 2007-04-25 | 2011-11-22 | Cypress Semiconductor Corporation | Configuration of programmable IC design elements |
| US8266575B1 (en) | 2007-04-25 | 2012-09-11 | Cypress Semiconductor Corporation | Systems and methods for dynamically reconfiguring a programmable system on a chip |
| WO2008133674A1 (en) * | 2007-04-27 | 2008-11-06 | Sandisk Corporation | Method and device for generating and adjusting selected word line voltage |
| US8049569B1 (en) | 2007-09-05 | 2011-11-01 | Cypress Semiconductor Corporation | Circuit and method for improving the accuracy of a crystal-less oscillator having dual-frequency modes |
| US20090066313A1 (en) * | 2007-09-07 | 2009-03-12 | Nec Electronics Corporation | Reference voltage circuit compensated for temprature non-linearity |
| JP2009080786A (ja) * | 2007-09-07 | 2009-04-16 | Nec Electronics Corp | 温度非直線性を補償した基準電圧回路 |
| JP2009098802A (ja) * | 2007-10-15 | 2009-05-07 | Toshiba Corp | 基準電圧発生回路 |
| JP2009123292A (ja) * | 2007-11-15 | 2009-06-04 | Toshiba Corp | 半導体記憶装置 |
| JP2009129470A (ja) * | 2007-11-20 | 2009-06-11 | Toshiba Corp | 半導体記憶装置 |
| JP5361182B2 (ja) * | 2007-12-21 | 2013-12-04 | 株式会社東芝 | 半導体記憶装置 |
| KR100924345B1 (ko) * | 2007-12-28 | 2009-11-02 | 주식회사 하이닉스반도체 | 내부전압 생성회로 |
| US7719888B2 (en) * | 2008-06-18 | 2010-05-18 | Micron Technology, Inc. | Memory device having a negatively ramping dynamic pass voltage for reducing read-disturb effect |
| US7859911B2 (en) * | 2008-07-21 | 2010-12-28 | Triune Ip Llc | Circuit and system for programming a floating gate |
| US7755946B2 (en) | 2008-09-19 | 2010-07-13 | Sandisk Corporation | Data state-based temperature compensation during sensing in non-volatile memory |
| US8368789B2 (en) * | 2008-11-26 | 2013-02-05 | Aptina Imaging Corporation | Systems and methods to provide reference current with negative temperature coefficient |
| JP5300446B2 (ja) * | 2008-12-04 | 2013-09-25 | キヤノン株式会社 | ヘッド基板及びインクジェット記録ヘッド |
| JP5275052B2 (ja) * | 2009-01-08 | 2013-08-28 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP2010262696A (ja) * | 2009-04-30 | 2010-11-18 | Toshiba Corp | Ｎａｎｄ型フラッシュメモリ |
| US9448964B2 (en) | 2009-05-04 | 2016-09-20 | Cypress Semiconductor Corporation | Autonomous control in a programmable system |
| KR101041485B1 (ko) * | 2009-08-27 | 2011-06-16 | 한국기계연구원 | 전기 압력밥솥의 벨로우즈형 증기 배출밸브 |
| KR101811999B1 (ko) * | 2009-11-20 | 2017-12-26 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| US20110133719A1 (en) * | 2009-12-04 | 2011-06-09 | Advance Micro Devices, Inc. | Voltage reference circuit operable with a low voltage supply and method for implementing same |
| CN101859161A (zh) * | 2010-06-17 | 2010-10-13 | 华为技术有限公司 | 低电压源带隙基准电压电路和一种集成电路 |
| KR20120043522A (ko) * | 2010-10-26 | 2012-05-04 | 에스케이하이닉스 주식회사 | 반도체 메모리 소자의 내부 전압 발생기 |
| JP2012203931A (ja) * | 2011-03-24 | 2012-10-22 | Toshiba Corp | 半導体記憶装置 |
| US8611157B2 (en) * | 2011-12-22 | 2013-12-17 | Sandisk Technologies Inc. | Program temperature dependent read |
| KR101809202B1 (ko) | 2012-01-31 | 2017-12-14 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 그것의 읽기 방법 |
| WO2014072763A1 (en) * | 2012-11-07 | 2014-05-15 | Freescale Semiconductor, Inc. | Temperature coefficient factor circuit, semiconductor device, and radar device |
| JP6287025B2 (ja) * | 2013-10-09 | 2018-03-07 | セイコーエプソン株式会社 | 発光装置及び電子機器 |
| JP2015075623A (ja) * | 2013-10-09 | 2015-04-20 | セイコーエプソン株式会社 | 発光装置、電子機器、及び発光装置の設計方法 |
| EP3072236B1 (en) * | 2013-11-22 | 2023-07-19 | NXP USA, Inc. | Apparatus and method for generating a temperature-dependent control signal |
| US9786345B1 (en) * | 2016-09-16 | 2017-10-10 | Micron Technology, Inc. | Compensation for threshold voltage variation of memory cell components |
| JP6751013B2 (ja) | 2016-12-27 | 2020-09-02 | 旭化成エレクトロニクス株式会社 | 温度特性調整回路 |
| JP2018147535A (ja) * | 2017-03-07 | 2018-09-20 | 東芝メモリ株式会社 | 半導体記憶装置及びメモリシステム |
| US10424908B2 (en) | 2017-03-21 | 2019-09-24 | Texas Instruments Incorporated | Electronic fuse |
| US10950658B2 (en) * | 2018-09-21 | 2021-03-16 | Taiwan Semiconductor Manufacturing Company Ltd. | Circuit and method to enhance efficiency of memory |
| CN112068626B (zh) * | 2020-07-30 | 2022-04-15 | 广东美的白色家电技术创新中心有限公司 | 一种家用电器、芯片及电压源电路 |
| JP2023088142A (ja) * | 2021-12-14 | 2023-06-26 | キオクシア株式会社 | 電圧発生回路 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5931404A (ja) | 1982-08-16 | 1984-02-20 | Hitachi Ltd | 圧力センサ回路 |
| JPH04181130A (ja) | 1990-11-15 | 1992-06-29 | Mitsubishi Electric Corp | 温度検出回路 |
| EP0627817B1 (en) * | 1993-04-30 | 1999-04-07 | STMicroelectronics, Inc. | Voltage comparator with bandgap based direct current summing and power supply switch using it |
| DE69516767T2 (de) * | 1994-02-14 | 2000-11-23 | Koninklijke Philips Electronics N.V., Eindhoven | Referenzschaltung mit kontrollierter temperaturabhängigkeit |
| JP3648304B2 (ja) * | 1995-11-17 | 2005-05-18 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP3378457B2 (ja) * | 1997-02-26 | 2003-02-17 | 株式会社東芝 | 半導体装置 |
| JP3586073B2 (ja) | 1997-07-29 | 2004-11-10 | 株式会社東芝 | 基準電圧発生回路 |
| US6016051A (en) * | 1998-09-30 | 2000-01-18 | National Semiconductor Corporation | Bandgap reference voltage circuit with PTAT current source |
| US6060874A (en) * | 1999-07-22 | 2000-05-09 | Burr-Brown Corporation | Method of curvature compensation, offset compensation, and capacitance trimming of a switched capacitor band gap reference |
-
1999
- 1999-07-22 JP JP20779499A patent/JP3954245B2/ja not_active Expired - Fee Related
-
2000
- 2000-07-20 TW TW089114521A patent/TW578294B/zh not_active IP Right Cessation
- 2000-07-21 US US09/624,007 patent/US6452437B1/en not_active Expired - Fee Related
- 2000-07-21 KR KR10-2000-0041886A patent/KR100458409B1/ko not_active IP Right Cessation
-
2002
- 2002-04-08 US US10/117,120 patent/US6667904B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6452437B1 (en) | 2002-09-17 |
| US6667904B2 (en) | 2003-12-23 |
| KR100458409B1 (ko) | 2004-11-26 |
| TW578294B (en) | 2004-03-01 |
| US20020109539A1 (en) | 2002-08-15 |
| JP2001035177A (ja) | 2001-02-09 |
| KR20010069995A (ko) | 2001-07-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3954245B2 (ja) | 電圧発生回路 | |
| JP4746326B2 (ja) | 不揮発性半導体記憶装置 | |
| KR100427739B1 (ko) | 전원 회로 및 그 전원 회로를 구비한 반도체 기억 장치 | |
| KR960007636B1 (ko) | 불휘발성 반도체 기억장치 | |
| US6600692B2 (en) | Semiconductor device with a voltage regulator | |
| US6600679B2 (en) | Level shifter for converting a voltage level and a semiconductor memory device having the level shifter | |
| US6396739B2 (en) | Reference voltage generator using flash memory cells | |
| US6999365B2 (en) | Semiconductor memory device and current mirror circuit | |
| US20050232013A1 (en) | Nonvolatile semiconductor memory device | |
| US5757700A (en) | Semiconductor memory device | |
| US6243292B1 (en) | Nonvolatile semiconductor memory device capable of reducing memory array area | |
| JP3425340B2 (ja) | 不揮発性半導体記憶装置 | |
| JPH0528777A (ja) | 不揮発性半導体記憶装置 | |
| US5659502A (en) | Negative word line voltage regulation circuit for electrically erasable semiconductor memory devices | |
| KR100591773B1 (ko) | 불휘발성 반도체 메모리 장치 및 그것을 위한 전압 발생회로 | |
| US6480427B2 (en) | Negative-potential detecting circuit having an enhanced sensitivity of detecting negative potentials | |
| US5719490A (en) | Dual sourced voltage supply circuit | |
| US6707725B2 (en) | Reference voltage generation circuit for semiconductor memory device, memory reading circuit including same, and electronic information device including the same | |
| JP3176016B2 (ja) | 不揮発性半導体記憶装置 | |
| JP2012150857A (ja) | 電源回路 | |
| JPH05250889A (ja) | 不揮発性半導体記憶装置 | |
| JPH0196897A (ja) | 不揮発性半導体記憶装置 | |
| JPH0982095A (ja) | 昇圧回路及びそれを用いた不揮発性半導体記憶装置 | |
| KR0139765B1 (ko) | 반도체 집적회로장치 | |
| KR100222575B1 (ko) | 불휘발성 반도체 메모리 장치의 더미 셀 구동회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061116 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061205 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070205 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070424 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070426 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110511 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110511 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120511 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120511 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130511 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |