JP3954245B2 - 電圧発生回路 - Google Patents

電圧発生回路 Download PDF

Info

Publication number
JP3954245B2
JP3954245B2 JP20779499A JP20779499A JP3954245B2 JP 3954245 B2 JP3954245 B2 JP 3954245B2 JP 20779499 A JP20779499 A JP 20779499A JP 20779499 A JP20779499 A JP 20779499A JP 3954245 B2 JP3954245 B2 JP 3954245B2
Authority
JP
Japan
Prior art keywords
terminal
current
temperature
voltage
dependent
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP20779499A
Other languages
English (en)
Other versions
JP2001035177A (ja
JP2001035177A5 (ja
Inventor
健 竹内
智晴 田中
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP20779499A priority Critical patent/JP3954245B2/ja
Priority to TW089114521A priority patent/TW578294B/zh
Priority to KR10-2000-0041886A priority patent/KR100458409B1/ko
Priority to US09/624,007 priority patent/US6452437B1/en
Publication of JP2001035177A publication Critical patent/JP2001035177A/ja
Priority to US10/117,120 priority patent/US6667904B2/en
Publication of JP2001035177A5 publication Critical patent/JP2001035177A5/ja
Application granted granted Critical
Publication of JP3954245B2 publication Critical patent/JP3954245B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C16/00Erasable programmable read-only memories
    • G11C16/02Erasable programmable read-only memories electrically programmable
    • G11C16/06Auxiliary circuits, e.g. for writing into memory
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/04Arrangements for writing information into, or reading information out from, a digital store with means for avoiding disturbances due to temperature effects
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C16/00Erasable programmable read-only memories
    • G11C16/02Erasable programmable read-only memories electrically programmable
    • G11C16/04Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C16/00Erasable programmable read-only memories
    • G11C16/02Erasable programmable read-only memories electrically programmable
    • G11C16/06Auxiliary circuits, e.g. for writing into memory
    • G11C16/30Power supply circuits
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C16/00Erasable programmable read-only memories
    • G11C16/02Erasable programmable read-only memories electrically programmable
    • G11C16/06Auxiliary circuits, e.g. for writing into memory
    • G11C16/26Sensing or reading circuits; Data output circuits
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C16/00Erasable programmable read-only memories
    • G11C16/02Erasable programmable read-only memories electrically programmable
    • G11C16/06Auxiliary circuits, e.g. for writing into memory
    • G11C16/34Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436Arrangements for verifying correct programming or erasure

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Control Of Voltage And Current In General (AREA)
  • Continuous-Control Power Sources That Use Transistors (AREA)

Description

【0001】
【発明の属する技術分野】
本発明は、電圧発生回路に関するもので、例えば不揮発性半導体記憶装置におけるメモリセル電流の温度依存性を補償するために使用されるものである。
【0002】
【従来の技術】
近年、電気的書き替えを可能とした不揮発性半導体記憶装置(EEPROM)の1種として、NANDセル型EEPROMが提案されている。
【0003】
このEEPROMは、電荷蓄積層としての例えば浮遊ゲートと制御ゲートとが積層されたnチャネルMOSFET構造の複数のメモリセルを、それらのソース、ドレインを隣接するもの同士で共有する形で直列接続し、これを1単位としてビット線に接続するものである。
【0004】
図23(a),(b)はそれぞれ、NANDセル型EEPROMにおけるメモリセルアレイ中の1つのNANDセル部分を抽出して示すパターン平面図とその等価回路図である。図24(a),(b)はそれぞれ、上記図23(a)に示したパターンのA−A’線及びB−B’線に沿った断面図である。
【0005】
メモリセルは、p型半導体基板(例えばシリコン基板)中に形成されたセルn型ウェル領域内のセルp型ウェル領域内に形成される。素子分離酸化膜12で囲まれたp型シリコン基板(p型ウェル領域)11に、複数のNANDセルからなるメモリセルアレイが形成されている。1つのNANDセルに着目して説明すると、この例では、8個のメモリセルM1〜M8が直列接続されて1つのNANDセルを構成している。各メモリセルM1〜M8はそれぞれ、基板11上にゲート絶縁膜13を介して浮遊ゲート14(141,142,143,…,148)が形成され、この浮遊ゲート14上に絶縁膜15を介して制御ゲート16(161,162,163,…,168)が積層して形成されている。これらのメモリセルのソース、ドレインであるn型拡散層19(191,192,193,…,199)は、隣接するもの同士共有する形で、メモリセルが直列接続されている。
【0006】
上記NANDセルのドレイン側、ソース側には各々、第1,第2の選択トランジスタS1,S2が設けられている。これら選択トランジスタS1,S2は、メモリセルの浮遊ゲート、制御ゲートと同時に形成された第1の選択ゲート149,169及び第2の選択ゲート1410,1610を備えている。上記選択ゲート149と169は図示しない領域で電気的に接続され、選択ゲート1410と1610も図示しない領域で電気的に接続され、それぞれ選択トランジスタS1,S2のゲート電極として働く。素子形成された基板は、CVD酸化膜17により覆われ、この上にビット線18が配設されている。NANDセルの制御ゲート16は、共通に制御ゲート線CG1,CG2,…,CG8として配設されている。これら制御ゲート線は、ワード線となる。選択ゲート149,169及び1410,1610もそれぞれ行方向に連続的に選択ゲート線SG1,SG2として配設されている。
【0007】
図25は、上述したようなNANDセルがマトリックス状に配列されたメモリセルアレイの等価回路を示している。ソース線は例えば64本のビット線毎につき1箇所、コンタクトを介してAlやポリシリコン等の基準電位(Vs)配線に接続される。この基準電位配線は周辺回路に接続される。メモリセルの制御ゲート及び第1,第2の選択ゲートは、行方向に連続的に配設される。通常、制御ゲートにつながるメモリセルの集合を1ページと呼び、1組のドレイン側(第1の選択ゲート)及びソース側(第2の選択ゲート)の選択ゲートによって挟まれたページの集合を1NANDブロックまたは単に1ブロックと呼ぶ。1ページは例えば256バイト(256×8)個のメモリセルから構成される。1ページ分のメモリセルはほぼ同時に書き込みが行われる。1ブロックは例えば2048バイト(2048×8)個のメモリセルから構成される。1ブロック分のメモリセルはほぼ同時に消去される。
【0008】
図26は、上記NANDセルのしきい値分布を示しており、“0”が書き込み状態、“1”が消去状態である。
【0009】
上記のような構成において、データの読み出し動作は、ビット線をVccにプリチャージした後にフローティングにし、選択されたメモリセルの制御ゲートを0V、それ以外のメモリセルの制御ゲート及び選択ゲートを電源電圧Vread(例えば3.5V)、ソース線を0Vとして、選択されたメモリセルに電流が流れるか否かをビット線電位の変化を検出することにより行われる。すなわち、メモリセルに書き込まれたデータが“0”(メモリセルのしきい値Vth>0)ならばメモリセルはオフになるので、ビット線はプリチャージ電位を保つが、“1”(メモリセルのしきい値Vth<0)ならばメモリセルはオンしてビット線はプリチャージ電位からΔVだけ下がる。これらのビット線電位をセンスアンプで検出することによって、メモリセルのデータが読み出される。
【0010】
また、データ書き込みでは、ビット線にはデータに応じて0V(“0”書き込み)または電源電圧Vcc(“1”書き込み)を印加する。ビット線に接続する選択ゲートはVcc、ソース線に接続する選択ゲートは0Vである。この時“0”書き込みのセルのチャネルには0Vが伝達される。“1”書き込みではビット線に接続される選択ゲートがオフするので“1”書き込みするメモリセルのチャネルはVcc−Vthsg(Vthsgは選択ゲートのしきい値電圧)になり、フローティングになる。あるいは、書き込みを行うメモリセルよりもビット線側のメモリセルのしきい値が正電圧Vthcellを持つ場合には、メモリセルのチャネルはVcc−Vthcellになる。その後、選択されたメモリセルの制御ゲートには昇圧された書き込み電位Vpgm(=20V程度)を印加し、他の非選択メモリセルの制御ゲートには中間電位Vpass(=10V程度)を印加する。その結果、データ“0”の時は、チャネルの電位が0Vなので選択メモリセルの浮遊ゲートと基板間に高電圧がかかり、基板から浮遊ゲートに電子がトンネル注入されてしきい値電圧が正方向に移動する。データが“1”の時は、フローティングのチャネルは制御ゲートとの間の容量結合で中間電位になり、電子の注入が行われない。
【0011】
従来のNAND型フラッシュメモリの書き込み動作では、書き込みパルスの印加後に書き込みが十分に行われたかを調べるベリファイリードを行う。ベリファイリードで書き込み不十分と検知されたメモリセルにのみ再書き込みを行う。ベリファイリード動作では選択された制御ゲートが0Vではなく、図26に示す電位Vvfy(例えば0.5V)にする以外は上記のリード動作と同様である。制御ゲートを0Vよりも高い電位Vvfyにしているのは、メモリセルを十分高いしきい値電圧まで書き込むことにより、リード動作の動作余裕(動作マージン)を確保するためである。
【0012】
一方、データ消去は、ブロック単位でほぼ同時に行われる。すなわち消去するブロックの全ての制御ゲートを0Vとし、セルp型ウェル領域及びセルn型ウェル領域に昇圧された電位Vera(20V程度)を印加する。消去を行わないブロックの制御ゲートはフローティング状態からセルp型ウェル領域との間の容量結合で電位Veraに昇圧される。これにより消去するブロックのメモリセルにおいて浮遊ゲートの電子がセルp型ウェル領域に放出され、しきい値電圧が負方向に移動する。消去を行わないブロックでは制御ゲート、セルp型ウェル領域共に昇圧電位Veraなので消去は行われない。
【0013】
ところで、上述したような従来のNAND型フラッシュメモリでは、リード動作あるいはベリファイリード動作において、選択したメモリセルの制御ゲートに定電圧発生回路から一定電圧を印加している。しかし、この際、メモリセルに流れる電流が温度によって変化する。このため、温度によってメモリセルのしきい値電圧が変化して読み出され、その結果としてしきい値分布が広がるという問題がある。
【0014】
【発明が解決しようとする課題】
上述したように、NAND型フラッシュメモリ等の従来の不揮発性半導体記憶装置では、温度によってメモリセルのしきい値電圧が変化して読み出され、しきい値分布が広がるという問題がある。
【0015】
本発明は、上記のような事情に鑑みてなされたもので、その目的とするところは、温度変化による影響を低減できる電圧発生回路を提供することにある。
【0016】
また、本発明の他の目的は、不揮発性半導体記憶装置において温度変化によるメモリセルのしきい値分布が広がるのを抑制できる電圧発生回路を提供することにある。
【0017】
【課題を解決するための手段】
本発明の電圧発生回路は、出力端子として働く第1の端子と、前記第1の端子に接続され、実質的に温度に依存しない第1の一定電流を前記第1の端子に供給あるいは前記第1の端子から放電する第1の一定電流源と、前記第1の端子に接続され、温度に依存する第1の温度依存電流を前記第1の端子に供給あるいは前記第1の端子から放電する第1の温度依存電流源と、前記第1の端子に接続された第1の電流/電圧変換器とを具備することを特徴としている。
【0018】
また、本発明の電圧発生回路は、出力端子として働く第1の端子と、前記第1の端子に接続され、実質的に温度に依存しない第1の一定電流を前記第1の端子に供給する第1の一定電流源と、前記第1の端子に接続され、実質的に温度に依存しない第2の一定電流を前記第1の端子から放電する第2の一定電流源と、前記第1の端子に接続され、温度に依存する第1の温度依存電流を前記第1の端子に供給する第1の温度依存電流源と、前記第1の端子に接続され、温度に依存する第2の温度依存電流を前記第1の端子から放電する第2の温度依存電流源と、前記第1の端子に接続された第1の電流/電圧変換器とを具備することを特徴としている。
【0019】
更に、本発明の電圧発生回路は、出力端子として働く第1の端子と、前記第1の端子に接続され、実質的に温度に依存しない第1の一定電流を前記第1の端子に供給する第1の一定電流源と、前記第1の端子に接続され、温度に依存する第1の温度依存電流を前記第1の端子から放電する第1の温度依存電流源と、前記第1の端子に接続された第1の電流/電圧変換器とを具備することを特徴としている。
【0020】
本発明の電圧発生回路は、出力端子として働く第1の端子と、前記第1の端子に接続され、実質的に温度に依存しない第1の一定電流を前記第1の端子に供給あるいは前記第1の端子から放電する第1の一定電流源と、前記第1の端子に接続され、温度に依存する第1の温度依存電流を前記第1の端子に供給する第1の温度依存電流源と、前記第1の端子に接続された第1の電流/電圧変換器とを具備することを特徴としている。
【0021】
また、次のような特徴を備えている。
【0022】
前記温度依存電流は、絶対温度に比例する。
【0023】
前記第1の電流/電圧変換器は、前記第1の端子と接地電位間に設けられる。
【0024】
前記第1の電流/電圧変換器は、抵抗及びトランジスタの少なくとも一方を含む。
【0025】
前記一定電流及び前記温度依存電流の少なくとも一方は、周辺回路の動作モード、外部から入力されるコマンド、及びフューズ素子に記憶したデータの少なくともいずれか1つにより変更される。
【0026】
第2の端子と第3の端子間に接続される第2の電流/電圧変換器と、前記第2の端子と前記第3の端子間の電圧を、実質的に温度に依存しない一定電圧に制御する第1の制御回路とを含む一定電流生成回路と、第4の端子と第5の端子の間に接続される第1のダイオード素子と、第6の端子と第7の端子の間に接続される第3の電流/電圧変換器と、第7の端子と第5の端子の間に接続される第2のダイオード素子と、前記第4の端子と前記第6の端子とを同電位に制御する第2の制御回路とを含む温度依存電流生成回路とを更に具備する。
【0027】
前記第1あるいは第2の一定電流は前記第2の電流/電圧変換器に流れる電流から生成され、前記第1あるいは第2の温度依存電流は前記第3の電流/電圧変換器に流れる電流から生成される。
【0028】
第8の端子と第9の端子間に接続される第4の電流/電圧変換器と、前記第8の端子と前記第9の端子間の電圧を、実質的に温度に依存しない一定電圧に制御する第3の制御回路とを含む一定電流生成回路と、第10の端子に一定電流を供給する一定電流生成回路と、第10の端子と第11の端子の間に含まれる第3のダイオード素子と、第11の端子と第12の端子の間に接続される第5の電流/電圧変換器と、第10の端子と第12の端子とを同電位に制御する第4の制御回路とを含む温度依存電流生成回路とを更に具備する。
【0029】
前記第1あるいは第2の一定電流は前記第4の電流/電圧変換器に流れる電流から生成され、前記第1あるいは第2の温度依存電流は前記第5の電流/電圧変換器に流れる電流から生成される。
【0030】
更に、本発明の電圧発生回路は、一定電圧を発生する電圧発生手段と、前記電圧発生手段の出力電圧の温度依存性を変える手段とを具備することを特徴としている。
【0031】
また、本発明の電圧発生回路は、一定電圧を発生する電圧発生手段と、前記電圧発生手段の出力電圧の温度温度依存性を一定にした状態で、前記電圧発生手段の出力電圧の値を変える手段とを具備することを特徴としている。
【0032】
上記のような構成によれば、正の温度特性、負の温度特性及び温度依存性がない特性等を必要に応じて選択的に用いることができ、所望の特性の電圧が得られる。
【0033】
従って、温度変化による影響を低減できる電圧発生回路を提供でき、不揮発性半導体記憶装置において温度変化によるメモリセルのしきい値分布が広がるのを抑制できる電圧発生回路を提供できる。
【0034】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【0035】
[第1の実施の形態]
図1は、本発明の電圧発生回路について説明するための概念図である。
【0036】
この電圧発生回路は、温度に依存しない一定の電流を生成する電流源1,2、温度に比例する電流を生成する電流源3,4、Pチャネル型MOSトランジスタPA1,PA2、Nチャネル型MOSトランジスタNA1,NA2及び抵抗Routを含んで構成されている。
【0037】
電源Vccと出力端子5間には、上記電流源1とMOSトランジスタPA1が直列接続され、このMOSトランジスタPA1のゲートにはイネーブル信号EN1bが供給される。上記出力端子5と接地点GND間には、上記MOSトランジスタNA1と電流源2とが直列接続され、このMOSトランジスタNA1のゲートにはイネーブル信号EN2が供給される。また、上記電源Vccと出力端子5間には、上記電流源3とMOSトランジスタPA2が直列接続され、このMOSトランジスタPA2のゲートにはイネーブル信号EN3bが供給される。上記出力端子5と接地点GND間には、上記MOSトランジスタNA2と電流源4とが直列接続され、このMOSトランジスタNA2のゲートにはイネーブル信号EN4が供給される。そして、上記出力端子5と接地点GND間に、電流/電圧変換器としての抵抗Routが接続されている。図1では電流/電圧変換器として抵抗を用いているが、例えばMOSトランジスタを用いても良い。
【0038】
なお、上記電流源1に流れる温度に依存しない電流をI1、上記電流源2に流れる温度に依存しない電流をI2、上記電流源3に流れる温度に比例する電流をI3、上記電流源4に流れる温度に比例する電流をI4とし、上記抵抗Routに流れる電流をIoutとする。
【0039】
次に、上記のような構成の電圧発生回路の動作を説明する。
【0040】
(1)正の温度特性を与える場合
イネーブル信号EN1b,EN2,EN3b,EN4をロウ(“L”)レベルにする。これによって、MOSトランジスタPA1,PA2がオン状態となり、MOSトランジスタNA1,NA2がオフ状態となるので、抵抗Routを流れる電流Ioutは次式のようになる。
【0041】
Iout=I1+I3
その結果、出力電圧Voutは
Vout=Rout×Iout=Rout・(I1+I3)
となる。つまり、出力電圧は電圧値Rout・I1に対して温度に比例する電圧となる。
【0042】
あるいはイネーブル信号EN3b,EN4を“L”レベル、イネーブル信号EN1b,EN2をハイ(“H”)レベルにしても良い。この場合、抵抗Routを流れる電流Ioutは次式のようになる。
【0043】
Iout=I3−I2
その結果、出力電圧Voutは
Vout=Rout×Iout=Rout・(I3−I2)
となる。この場合も出力電圧は所望の電圧値に対して温度に比例して増加する電圧となる。
【0044】
(2)負の温度特性を与える場合
イネーブル信号EN1b,EN2を“L”レベル、イネーブル信号EN3b,EN4を“H”レベルにする。これによって、MOSトランジスタPA1,NA2がオン状態となり、MOSトランジスタNA1,PA2がオフ状態となるので、抵抗Routを流れる電流Ioutは次式のようになる。
【0045】
Iout=I1−I4
その結果、出力電圧Voutは
Vout=Rout×Iout=Rout・(I1−I4)
となる。つまり、出力電圧は電圧値Rout・I1に対して温度に比例して減少する電圧となる。
【0046】
(3)温度依存性を無くす場合
イネーブル信号EN1b,EN2,EN4を“L”レベル、イネーブル信号EN3bを“H”レベルにする。これによって、MOSトランジスタPA1がオン状態となり、MOSトランジスタNA1,NA2,PA2がオフ状態となるので、抵抗Routを流れる電流Ioutは次式のようになる。
【0047】
Iout=I1
その結果、出力電圧Voutは
Vout=Rout×Iout=Rout・I1
となる。つまり、出力電圧は温度に依存しなくなる。
【0048】
[実施例1]
次に、上述した電圧発生回路の具体的な回路例を示して本発明をより詳しく説明する。図2(a)は、温度に比例した電流発生回路である。この回路は、オペアンプOP1、Pチャネル型MOSトランジスタTP1〜TP3、Nチャネル型MOSトランジスタTN1、抵抗R2及びダイオードD3,D4等を含んで構成されている。オペアンプOP1の反転入力端(−)には電位Vaが印加され、非反転入力端(+)には電位Vbが印加される。上記オペアンプOP1の出力端には、MOSトランジスタTP1〜TP3のゲートが接続されている。上記MOSトランジスタTP1,TP2のソースは電源Vccに接続され、MOSトランジスタTP1のドレインにはダイオードD3のアノードが、MOSトランジスタTP2のソースには抵抗R2の一端が接続されている。上記ダイオードD3のカソードは接地点GNDに接続され、アノード側の電位Vaが上記オペアンプOP1の反転入力端(−)に供給される。また、上記抵抗R2の他端にはN個のダイオードD4のアノードが接続され、これらダイオードD4のカソードは接地点GNDに接続されている。上記抵抗R2の一端側の電位Vbは、上記オペアンプOP1の非反転入力端(+)に供給される。
【0049】
上記MOSトランジスタTP3のソースは電源Vccに接続され、ドレインはMOSトランジスタTN1のドレインとゲートに接続される。上記MOSトランジスタTN1のソースは、接地点GNDに接続されている。そして、上記オペアンプOP1の出力端の電位がV1、上記MOSトランジスタTP3,TN1のドレイン共通接続点の電位がV2として出力される。
【0050】
上記のような構成において、電位VaとVbが同電位になるように電位V1がオペアンプOP1により制御される。この時、抵抗R2に流れる電流I10は
I10=(VT/R2)×lnN…(1)
である。ここで、VT=kT/q(kはボルツマン定数、qは電子の電荷量、Tは絶対温度)である。(1)式から明らかなように電流I10は絶対温度Tに比例する。また、この電流I10は電源電圧VccやMOSトランジスタのしきい値電圧等に依存しない安定した電流である。
【0051】
一方、図2(b)は温度に依存しない定電流発生回路である。この回路は、オペアンプOP2、Pチャネル型MOSトランジスタTP4,TP5、Nチャネル型MOSトランジスタTN2及び抵抗R3等を含んで構成されている。オペアンプOP2の反転入力端(−)には基準電位Vrefが印加され、出力端にはMOSトランジスタTP4,TP5のゲートが接続されている。上記MOSトランジスタTP4のソースは電源Vccに接続され、ドレインにはオペアンプOP2の非反転入力端(+)及び抵抗R3の一端が接続される。この抵抗R3の他端には、接地点GNDが接続されている。
【0052】
また、上記MOSトランジスタTP5のソースは電源Vccに接続され、ドレインはMOSトランジスタTN2のドレインとゲートに接続される。上記MOSトランジスタTN2のソースは、接地点GNDに接続されている。そして、上記オペアンプOP2の出力端の電位がV3、上記MOSトランジスタTP5,TN2のドレイン共通接続点の電位がV4として出力される。
【0053】
上記基準電位Vrefは、温度、電源電圧Vcc、MOSトランジスタのしきい値電圧等に依存しない電圧であり、例えば図3に示すようなバンドギャップリファレンス(Band Gap Reference)回路から生成される。この回路は、Banba et al., VLSI Symposium 98 Digest of Technical Papers P.228-229に記載されているもので、詳細についてはこの文献を参照されたい。図3に示す回路における抵抗R3に流れる電流I20は
I20=Vref/R3
である。Vrefが温度に依存しないので、I20は温度、電源電圧、トランジスタのしきい値電圧等に依存しない定電流になる。
【0054】
図4は、温度に比例する電流と温度に依存しない電流の和・差を演算する回路である。電流源1中のPチャネル型MOSトランジスタWp11〜Wp16のゲート電位は、温度に依存しない定電流源(図2(b))から発生する電位V3である。その結果、電流源1は温度に依存しない電流I1を供給する。電流I1の大きさは、電流源1内でオンしているMOSトランジスタのチャネル幅の総和で決まる。例えばイネーブル信号EN1b1のみを“L”レベル、他のイネーブル信号EN1b2,EN1b3,…,EN1b6を“H”レベルにすると、
I1=(Wp11/Wp2)×I20
=(Wp11/Wp2)×(Vref/R3)
となる。また、イネーブル信号EN1b1,EN1b2,EN1b3を“L”レベル、他のイネーブル信号EN1b4,EN1b5,EN1b6を“H”レベルにすると、
I1=[(Wp11+Wp12+Wp13)/Wp2]×I20
=[(Wp11+Wp12+Wp13)/Wp2]×(Vref/R3)
となる。このように、イネーブル信号EN1b1,EN1b2,EN1b3,…,EN1b5,EN1b6の“H”レベル/“L”レベルを切り替えることにより、温度に依存しない任意の値の電流を供給することができる。
【0055】
同様に、電流源2のNチャネル型MOSトランジスタWn21〜Wn26のゲートには上記図2(b)に示した回路から発生された電位V4が入力され、温度に依存しない電流I2を接地点GNDに放電する。電流I2の大きさは電流源2内でオンしているMOSトランジスタのチャネル幅の総和で決まる。例えばイネーブル信号EN21のみを“H”レベル、他のイネーブル信号EN22,EN23,…,EN26を“L”レベルにすると、
I2=(Wn21/Wn2)×I20
=(Wn21/Wn2)×(Vref/R3)
となる。また、イネーブル信号EN22,EN23を“H”レベル、他のイネーブル信号EN21,EN24,EN25,EN26を“L”レベルにすると、
I2=[(Wn22+Wn23)/Wn2]×I20
=[(Wn22+Wn23)/Wn2]×(Vref/R3)
となる。このように、イネーブル信号EN21,EN22,…,EN25、イネーブル信号EN26の“H”レベル/“L”レベルを切り替えることにより、温度に依存しない任意の値の電流を供給することができる。
【0056】
一方、電流源3のPチャネル型MOSトランジスタWp31〜Wp35のゲート電位は温度に比例する電流発生回路(図2(a))から発生された電位V1であるので、電流源3は温度に比例する電流I3を供給する。電流I3の大きさは電流源3内でオンしているMOSトランジスタのチャネル幅の総和で決まる。例えばイネーブル信号EN3b1のみを“L”レベル、他のイネーブル信号EN3b2,EN3b3,…,EN3b5を“H”レベルにすると、
I3=(Wp31/Wp1)×I10
=(Wp31/Wp1)×(VT/R2)×lnN
となる。また、イネーブル信号EN3b1,EN3b2を“L”レベル、他のイネーブル信号EN3b3,EN3b4,EN3b5を“H”レベルにすると、
I3=[(WP31+Wp32)/Wp1]×I10
=[(WP31+Wp32)/Wp1]×(VT/R2)×lnN
となる。このようにイネーブル信号EN3b1,EN3b2,…,EN3b5の“H”レベル/“L”レベルを切り替えることにより、温度に比例する任意の値の電流を供給することができる。
【0057】
同様に、電流源4のNチャネル型MOSトランジスタWn41〜Wn45のゲートには図2(a)に示した回路から発生された電位V2が入力され、温度に比例する電流I4を放電する。電流I4の大きさは電流源4内でオンしているMOSトランジスタのチャネル幅の総和で決まる。例えばイネーブル信号EN41のみを“H”レベル、他のイネーブル信号EN42,EN43,…,EN45を“L”レベルにすると、
I4=(Wn41/Wn1)×I10
=(Wn41/Wn1)×(VT/R2)×lnN
となる。また、イネーブル信号EN41,EN42を“H”レベル、他のイネーブル信号EN43,EN44,EN45を“L”レベルにすると、
I4=[(Wn41+Wn42)/Wn1]×I10
=[(Wn41+Wn42)/Wn1]×(VT/R2)×lnN
となる。このようにイネーブル信号EN41,EN42,…,EN45の“H”レベル/“L”レベルを切り替えることにより、温度に比例する任意の値の電流を供給することができる。
【0058】
次に、図2(a),(b)、図3及び図4に示した回路の動作を説明する。
【0059】
(1)正の温度特性を与える場合
図4に示した回路において、イネーブル信号EN21,EN22,EN23,…,EN26、及びイネーブル信号EN41,EN42,EN43,…,EN45をそれぞれ“L”レベルにすることにより、これらのイネーブル信号がゲートに供給される、電流源2,4内の全てのMOSトランジスタをオフにする。また、イネーブル信号EN1b1,EN1b2,EN1b3,…,EN1b6、及びイネーブル信号EN3b1,EN3b2,EN3b3,…,EN3b5をそれぞれ“L”レベルにすることにより、これらのイネーブル信号がゲートに供給される、電流源1,3内の全てのMOSトランジスタをオンする事により、抵抗Routputを流れる電流Ioutputは次式のようになる。
【0060】
Ioutput=I1+I3
その結果、出力電圧Voutputは
Voutput=Routput×Ioutput=(I1+I3)×Routput
となる。つまり、出力電圧Voutputは電圧値Routput・I1に対して温度に比例する電圧となる。Voutは抵抗素子の比(例えばRout/R2)の関数である。従って、プロセスばらつきや温度変動により抵抗素子の抵抗値が変わっても出力電圧Voutputは変動しない。
【0061】
上述したように、イネーブル信号EN1b1,EN1b2,…,EN1b5,EN1b6の“H”レベル/“L”レベルを切り替えることにより、電流I1の値を様々に変えることができ、また、イネーブル信号EN3b1,EN3b2,…,EN3b5の“H”レベル/“L”レベルを切り替えることにより、電流I3の値を様々に変えることができる。その結果、様々な正の温度特性、様々な大きさを持つ電圧Voutputを生成することができる。
【0062】
あるいは、図4でイネーブル信号EN1b1,EN1b2,…,EN1b6を“H”レベル、イネーブル信号EN41,42,43,…,45を“L”レベルにすることにより、これらのイネーブル信号がゲートに供給される、電流源1,4内の全てのMOSトランジスタをオフにしても良い。電流源2,3内のMOSトランジスタをオンする事により、抵抗Routputを流れる電流Ioutputは次式のようになる。
【0063】
Ioutput=I3−I2
その結果、出力電圧Voutputは
Voutput=Routput×Ioutput=Routput・(I3−I2)
となる。この場合もI2,I3の値は電流源2,3内でオンするMOSトランジスタのチャネル幅の総和を変えることにより様々な値を取ることができるので、様々な値の様々な正の温度特性をもつ電圧Voutputを生成することができる。
【0064】
(2)負の温度特性を与える場合
図4に示した回路において、イネーブル信号EN21,EN22,EN23,…,EN26を“L”レベル、イネーブル信号EN3b1,EN3b2,EN3b3,…,EN3b5を“H”レベルにすることにより、これらのイネーブル信号がゲートに供給される、電流源2,3内の全てのMOSトランジスタをオフにする。電流源1,4内のMOSトランジスタをオンする事により、抵抗Routputを流れる電流Ioutputは次式のようになる。
【0065】
Ioutput=I1−I4
その結果、出力電圧Voutputは
Voutput=Routput×Ioutput=Routput・(I1−I4)
となる。つまり、出力電圧Voutputは電圧値Routput・I1に対して温度に比例して減少する電圧となる。
【0066】
上述したように、イネーブル信号EN1b1,EN1b2,…,EN1b5,EN1b6の“H”レベル/“L”レベルを切り替えることにより、電流I1の値を様々に変えることができ、また、イネーブル信号EN41,EN42,…,EN45の“H”レベル/“L”レベルを切り替えることにより、電流I4の値を様々に変えることができる。その結果、様々な値の様々な負の温度特性を持つ電圧Voutputを生成することができる。
【0067】
(3)温度特性を無くす場合
図4に示した回路において、イネーブル信号EN21,EN22,EN23,…,EN26、イネーブル信号EN41,EN42,EN43,…,EN45を“L”レベル、イネーブル信号EN3b1,EN3b2,EN3b3,…,EN3b5を“H”レベルにすることにより、これらのイネーブル信号がゲートに供給される、電流源2,3,4内の全てのMOSトランジスタをオフにする。電流源1内のMOSトランジスタをオンする事により、抵抗Routputを流れる電流Ioutputは次式のようになる。
【0068】
Ioutput=I1
その結果、出力電圧Voutputは
Voutput=Routput×Ioutput=Routput・I1
となる。つまり、出力電圧Voutputは温度に依存しなくなる。
【0069】
上述したように、イネーブル信号EN1b1,EN1b2,…,EN1b5,EN1b6の“H”レベル/“L”レベルを切り替えることにより、電流I1の値を様々に変えることができる。その結果、様々な値の温度に依存しない電圧Voutputを生成することができる。
【0070】
上記図2(a),(b)に示した定電流発生回路で発生される電流は、電源電圧VccやMOSトランジスタのしきい値電圧に依存しないので、図4に示した回路によって生成される出力電圧Voutputは、電源電圧VccやMOSトランジスタのしきい値電圧に依存しない安定した電圧となる。
【0071】
図5(a),(b)はそれぞれ、上記図2(a),(b)に示した定電流発生回路の他の構成例について説明するための回路図である。
【0072】
ACTIVEはオペアンプ活性化信号であり、動作中Vdd(電源電圧またはチップ内電源電圧)レベルになる。Vrefはバンドギャップリファレンス回路により生成された温度に依存しない一定電圧(1V)である。この図5(a)の回路は温度に依存しない一定電流Iconを生成し、図5(b)の回路は温度に比例して減少する電流Ivarを生成する。図5(a),(b)において、電位VAは基準電位Vrefとなるように制御されるので、
Icon=Vref/RA
となり、電流Iconは温度に依存しない一定電流となる。また、ダイオードD5に流れる電流は一定である。この場合、電位VCは温度に比例して減少する。つまり、
VC=B1−B2×T
となる。但し、B1,B2は定数である。電位VDは電位VCと一定になるように制御されるので、
Ivar=VD/RD=VC/RD=C1−C2×T
となる。但し、C1,C2は定数である。従って、IconとIvarの加算・減算を行うことにより、温度に比例して減少・増加し、任意の絶対値を持つ電流を生成することができる。
【0073】
なお、上記図5(a),(b)に示した回路において、Pチャネル型MOSトランジスタQA,QB,QC,QDのチャネル幅/チャネル長比をそれぞれ8/1、Nチャネル型MOSトランジスタQEのチャネル幅/チャネル長比を10/1、抵抗RAの抵抗値を40KΩ、抵抗RCの抵抗値を10KΩ、及び抵抗RDの抵抗値を40KΩとしたとき、電流Iconは25μA程度となる。
【0074】
また、図5(a)で抵抗RCを除いても良い。抵抗RCは、Pチャネル型MOSトランジスタQCが飽和領域で動作するようにVCの電圧を高めるためら挿入されている。
【0075】
図6(a),(b)乃至図8(a),(b)はそれぞれ、上記図5(a),(b)に示した回路で生成した電流Iconと電流Ivarの加算・減算を行い、同一の温度依存性を持つ様々な電圧を生成する場合について説明するための回路図である。図6(a),(b)乃至図8(a),(b)において、Vcg10は図10の“10”状態を読み出す際のワード線電圧、Vcg00は“00”状態を読み出す際のワード線電圧、Vcg01は“01”状態を読み出す際のワード線電圧である。図10は、1つのメモリセルに2ビット(4値)のデータを記憶する場合のしきい値分布で、“11”が消去状態、“10”、“00”、“01”が書き込み状態である。
【0076】
図6(a),(b)に示す如く、Pチャネル型MOSトランジスタTH,TEのチャネル幅/チャネル長比をそれぞれ16/2、ロード抵抗RLの抵抗値を91KΩとした時に、このロード抵抗RLに流れる電流Ie3は、Ivarに比例する電流Ie1とIconに比例する電流Ie2の和(Ie3=Ie1+Ie2)になる。なお、ワード線電圧Vcg01を出力するDC−DCコンバータ(図6(b))内の抵抗RMの抵抗値は3.3KΩ、抵抗RNの抵抗値は6.7KΩとしている。
【0077】
図7(a),(b)に示すように、Pチャネル型MOSトランジスタTHのチャネル幅/チャネル長比を24/2、Pチャネル型MOSトランジスタTEのチャネル幅/チャネル長比を16/2、ロード抵抗RLの抵抗値を73KΩとした時に、このロード抵抗RLに流れる電流If3は、Ivarに比例する電流If1とIconに比例する電流If2の和(If3=If1+If2)になる。ここで、ワード線電圧Vcg00はVcg00refになる。
【0078】
また、図8(a),(b)に示すように、Pチャネル型MOSトランジスタTHのチャネル幅/チャネル長比を80/2、Nチャネル型MOSトランジスタTBのチャネル幅/チャネル長比を30/6、ロード抵抗RLの抵抗値を77.5KΩとした時に、このロード抵抗RLに流れる電流Ig3は、Ivarに比例する電流Ig1とIconに比例する電流Ig2の差(Ig3=Ig1−Ig2)になる。ここで、ワード線電圧Vcg10を出力するDC−DCコンバータ(図8(b))の抵抗RMの抵抗値は7.05KΩ、抵抗RNの抵抗値は2.95KΩである。
【0079】
上記図6(a),(b)乃至図8(a),(b)に示した回路では、電流加算・減算回路の出力電圧Vcg01ref,Vcg00ref,Vcg10refに対して、DC−DC変換を行って電位Vcg01,Vcg00,Vcg10を生成する。これらの電位Vcg01,Vcg00,Vcg10がメモリセルのワード線に印加される。
【0080】
上記各電位Vcg01ref,Vcg00ref,Vcg10ref,Vcg01,Vcg00,Vcg10の出力電圧・温度特性をそれぞれまとめて図9に示す。この図9から明らかなように、電位Vcg01,Vcg00,Vcg10の全てが同じ温度依存性を示す。メモリセルのしきい値電圧の温度依存性は、“10”、“00”、“01”で同一であるので、本実施例の電圧発生回路により、“10”、“00”、“01”全ての状態のメモリセルのしきい値電圧の温度依存性を補償することができる。また、本実施例では、電位Vcg01ref,Vcg00ref,Vcg10refの値が図9から明らかなように、0.7Vから1.01Vの狭い範囲内にある。つまり、図6(a)乃至図8(a)に示した回路において、ゲートに電位VH,VE,VBが入力されるMOSトランジスタTH,TE,TBは常に飽和領域になるので、安定な動作を得ることができる。
【0081】
図11は、上記図2(a)に示した温度に比例する電流発生回路の別の構成例である。また、図12(a),(b)はそれぞれ、図2、図3、図11などに示した回路におけるオペアンプOPに好適な回路構成を示している。
【0082】
図11に示す回路は、上記図2(a)に示した回路におけるダイオードD3のアノードと接地点GND間に抵抗Ra2,Ra1を直列接続し、これら抵抗Ra2とRa1との接続点の電位Va’をオペアンプOP1の反転入力端(−)に供給するとともに、MOSトランジスタTP2のドレインと接地点GND間に抵抗Rb2,Rb1を直列接続し、これら抵抗Rb2とRb1との接続点の電位Vb’をオペアンプOP1の非反転入力端(+)に供給するようにしたものである。すなわち、オペアンプOP1の入力電位を、抵抗分割により下げたものである。
【0083】
上記オペアンプOP1は、図12(a),(b)に示す如く、Pチャネル型MOSトランジスタTO1,TO2とNチャネル型MOSトランジスタTO3〜TO5で構成されており、差動増幅器として働く。入力電位Va’,Vb’はMOSトランジスタTO3,TO4のゲートに供給され、MOSトランジスタTO2,TO4のドレイン共通接続点から差動増幅信号(電位V1)が出力される。
【0084】
図11において、付加した各抵抗の抵抗値の比をRa2/Ra1=Rb2/Rb1とすると、VA’=VB’の時にVA=VBとなる。この場合、オペアンプOP1の入力電位を下げることができるので、オペアンプOP1が例えば図12(a),(b)に示すような回路構成の場合には、感度を向上することができる。
【0085】
図13は、上記で説明した電圧発生回路の変形例について説明するためのもので、図4に示した回路の出力電圧Voutputを増幅して出力するためのアンプ回路を示している。図1、図5乃至図8で示した回路構成の場合は、Vcg01,Vcg00,Vcg10が図13及び図14のVoutputに入力する。この回路は、オペアンプOP3とPチャネル型MOSトランジスタTRで構成されている。上記オペアンプOP3の反転入力端(−)には出力電圧Voutputが供給され、出力端にはMOSトランジスタTRのゲートが接続されている。MOSトランジスタTRのソースは電源Vccに接続され、ドレインはオペアンプOP3の非反転入力端(+)に接続されている。そして、MOSトランジスタTRのドレインからVoutputと同じ出力電圧Vout1を出力するようになっている。
【0086】
このようにアンプ回路を設けることにより、電流供給能力を高くできる。
【0087】
また、電源電圧Vccよりも高い出力電圧Voutputが必要な場合には、図14に示すようにオペアンプOP3の出力を昇圧すれば良い。すなわち、オペアンプOP3の出力信号VXXFLAGを昇圧制御回路202に供給し、この昇圧制御回路202の出力を昇圧回路201に供給して制御する。この昇圧回路201の出力端子と接地点GND間に抵抗Rs1とRs2を直列接続し、これらの抵抗の接続点をオペアンプOP3の非反転入力端(+)に接続している。そして、上記昇圧回路201の出力端子から電源電圧Vccよりも高い出力電圧Voutputを得るようになっている。
【0088】
上記昇圧回路201は、例えば図15に示すように、電源電圧Vccが印加される電源端子と出力端子間に直列接続されたNチャネル型MOSトランジスタQ71〜Q75と、上記MOSトランジスタの各接続点に各々の一方の電極が接続されたポンピング用のキャパシタC11〜C14で構成されている。奇数番目のキャパシタC11,C13の他方の電極にはクロック信号φが与えられ、偶数番目のキャパシタC12,C14の他方の電極には上記クロック信号φと相補のクロック信号φbが与えられる。これにより、各キャパシタの電荷蓄積と一方向への電荷転送が繰り返されて、電源電圧Vccよりも高い昇圧された出力電圧Voutsが得られる。
【0089】
また、上記昇圧制御回路202は、上記相補のクロック信号φ,φbを発生するもので、例えば図16に示すように、ナンドゲートG1、インバータINV10〜INV14及びキャパシタC1〜C5によるリングオシレータで構成されている。ナンドゲートG1の第1の入力端子には、発振イネーブル信号OSCEが入力され、この発振イネーブル信号OSCEが“H”レベルの時に発振するようになっている。上記ナンドゲートG1の第2の入力端子には、図14に示したオペアンプOP3の出力信号VXXFLAGがインバータINV10を介して供給される。この信号VXXFLAGは、通常は“L”レベルであり、昇圧動作をオン/オフするための制御信号として用いられる。上記ナンドゲートG1の第3の入力端子には、インバータINV14の出力信号が帰還される。
【0090】
上記図14に示した回路は、出力電圧Voutsが、
Vouts=[(Rs1+Rs2)/Rs2]×Voutput
に達するまでは信号VXXFLAGが“L”レベルであり、昇圧回路201は昇圧動作を続ける。そして、昇圧回路が上記電圧に達すると信号VXXFLAGが“H”レベルになり、昇圧動作が停止する。
【0091】
このようにして、出力電圧Voutsは、上式で示した電圧となる。前述したように、出力電圧Voutputは様々な温度依存性を示すように設定できるので、この電圧を昇圧して生成した出力電圧Voutsも同様に様々な温度依存性を示すようにできる。
【0092】
なお、本発明は様々に変形が可能である。例えば、図17に示すように、図4に示した回路における電流源4を設けず、電流源1,2,3を設ければ先に説明したように、様々な電圧値を持ち様々な正の温度特性を示す電圧発生回路になる。また、上記(1)で説明したように、電流源1と電流源3のみ、あるいは電流源3と電流源2のみを備えても、様々な電圧値を持ち様々な正の温度特性を示す電圧発生回路になる。
【0093】
また、図18に示すように電流源1,4を設ければ上記で説明したように、様々な電圧値を持ち、様々な負の温度特性を示す電圧発生回路になる。
【0094】
更に、図19に示すように電流源1のみを設ければ上記で説明したように、様々な電圧値を持ち、温度に依存しない電圧発生回路になる。
【0095】
なお、上記のように図4に示した回路において、出力電圧Voutputの絶対値は各電流源内でオンするMOSトランジスタのチャネル幅の総和を変えることにより調整できる。例えば、チップ毎に抵抗素子のばらつきで出力電圧Voutputが変動する場合には、例えばフューズ素子に記憶したデータや外部から入力するコマンドに基づいてイネーブル信号EN1b1,EN1b2,…,EN1b5,EN1b6あるいはイネーブル信号EN21,EN22,…,EN25,EN26等の“H”レベル/“L”レベルを切り替え、出力電圧Voutputの値を調整しても良い。
【0096】
また、出力電圧Voutputの温度依存性も各電流源内でオンするMOSトランジスタのチャネル幅の総和を変えることにより調整できる。例えば、チップ毎にメモリセルの読み出し時の電流(セル電流)が変わるために、出力電圧Voutputの温度特性をチップ毎に調整する必要がある場合には、例えばフューズ素子に記憶したデータや外部から入力するコマンドに基づいてイネーブル信号EN3b1,EN3b2,…,EN3b5あるいはイネーブル信号EN41,EN42,…,EN45の“H”レベル/“L”レベルを切り替え、出力電圧Voutputの温度依存性を調整しても良い。
【0097】
更に、図13及び図14に示したような構成を図17乃至図19に示したような回路の出力端に設けても良いのは勿論である。
【0098】
このような構成によれば、電圧発生回路は、イネーブル信号EN1b,EN2,EN3b,EN4に応じて、3つの特性、すなわち正の温度特性、負の温度特性及び温度依存性がない特性を切り換えることができ、これらの特性を必要に応じて選択的に用いることができる。
【0099】
[第2の実施の形態]
次に、上述した電圧発生回路を不揮発性半導体記憶装置に用いる場合について説明する。ここでは、不揮発性半導体記憶装置の一例としてNANDセル型EEPROMを取り上げて説明する。
【0100】
図20は、NANDセル型EEPROMの概略構成を示すブロック図である。図20において、21はメモリセルがマトリックス状に配置されたメモリセルアレイ、22は書き込みデータ、読み出しデータを一時記憶するデータ回路、23はワード線の選択を行うロウデコーダ、24はビット線の選択を行うカラムデコーダ、25はアドレス信号Addが入力されるアドレスバッファ、26はI/Oセンスアンプ、27はデータ入出力バッファ、28は基板電位制御回路、29はリード時に選択ワード線に印加する読み出し電圧を生成する読み出し電圧発生回路、30はリード時に非選択ワード線に印加する電圧Vreadを生成するVread昇圧回路、31は書き込み時に選択ワード線に印加する電圧Vpgmを生成するVpgm昇圧回路、32は書き込み時に非選択ワード線に印加する電圧Vpassを生成するVpass昇圧回路、33は制御ゲートドライバ(CGドライバ)である。なお、図示しないが、消去電圧を発生する昇圧回路も設けられている。
【0101】
上記読み出し電圧発生回路29、上記Vread昇圧回路30、上記Vpgm昇圧回路31及び上記Vpass昇圧回路32の出力電圧はそれぞれ、制御ゲートドライバ33に供給される。この制御ゲートドライバ33は、読み出し電圧、電圧Vread、電圧Vpgm及び電圧Vpassを、ロウデコーダ23を介してメモリセルアレイ21中のワード線に選択的に転送するスイッチ回路である。
【0102】
本発明では、上記第1の実施の形態で説明した電圧発生回路を用いて、読み出し・ベリファイモード時のメモリセル電流の温度依存性を補償するようにリード・ベリファイリード時の制御ゲートの電圧を制御する。
【0103】
図21は、メモリセルトランジスタのドレイン電流Id−ゲート電圧Vg特性である。センス動作を行うドレイン電流Idの値により、温度特性は異なる。リード時にどの様なドレイン電流Idでセンスするかは読み出し時間とアレイノイズから決まる。
【0104】
(1)Vgに正の温度特性を与える場合
メモリセルからデータを読み出すのに必要なドレイン電流Idは、ビット線容量をCB、ビット線をセル電流で放電する時間をTBL、読み出すのに必要なビット線の振幅をΔVとすると、
Id=CBL・ΔV/TBL
と表される。従って、読み出し時間を短縮する場合(TBLが小さい場合)には、センスするドレイン電流Idが大きくなる。図21で領域A1がセンスするドレイン電流Idが大きい場合である。領域A1では同じゲート電圧Vgでは低温の方が高温よりも電流値が大きい。本発明では温度によらず一定のドレイン電流Id1になるように、選択メモリセルのゲート電圧をリード・ベリファイリードで低温時(Vgb)よりも高温時(Vga)が高くなるように制御する。
【0105】
(2)Vgに負の温度特性を与える場合
読み出し時間を長く設定すると、TBLが大きいので読み出すのに必要なドレイン電流Idは小さくなり、図21の領域A3になる。読み出し時間を長くすることによりメモリセルアレイ11内のアレイノイズが小さくなり、しきい値分布の幅を狭めることができる。領域A3では同じゲート電圧Vgでは高温の方が低温よりも電流値が大きい。本発明では温度によらず一定の電流Id3になるように、選択メモリセルのゲート電圧Vgをリード・ベリファイリードで低温時(Vgd)よりも高温時(Vge)が低くなるように制御する。
【0106】
(3)Vgの温度依存性を無くす場合
図21の領域A2、つまりセンスする電流がId2の場合には、ゲート電圧Vgcに対して電流値は温度によらない。この場合には、選択メモリセルのゲート電圧をリード・ベリファイリードで温度によらず一定にする。
【0107】
以上説明したように、本発明では温度特性を正・負両方共に様々に調整できる電圧発生回路を用い、この電圧発生回路によってリード・ベリファイリード時の制御ゲート電圧を生成することにより、様々な読み出し時間に対して常にメモリセル電流の温度による変化を無くすことができる。また、読み出し電流の温度依存性を無くすことにより、しきい値分布幅を狭めることができる。
【0108】
[第3の実施の形態]
本発明の電圧発生回路は、図22に示すようなしきい値分布を有する多値メモリにおいてより有効である。図22は4値のメモリセルのしきい値分布である。多値メモリでも動作は2値メモリとほぼ同様である。例えば読み出しでは“11”であるか、あるいは“10”、“01”、“00”であるかを読み出す場合には選択した制御ゲートに電圧Vrd1(例えば0.05Vあるいは0V)を与えてメモリセルに電流が流れるか否かを検知する。“11”、“10”であるか、あるいは“01”、“00”であるかを読み出す場合には、選択した制御ゲートに電圧Vrd2(例えば0.7V)を与えてメモリセルに電流が流れるか否かを検知する。“11”、“10”、“01”であるか、あるいは“00”であるかを読み出す場合には、選択した制御ゲートに電圧Vrd3(例えば1.45V)を与えてメモリセルに電流が流れるか否かを検知する。
【0109】
また、“10”ベリファイリードでは、選択した制御ゲートをVvfy1(例えば0.15V)にする。“01”ベリファイリードでは選択した制御ゲートをVvfy2(例えば0.9V)にする。“00”ベリファイリードでは選択した制御ゲートをVvfy3(例えば1.75Vに)にする。
【0110】
本発明では図1中で温度に依存する電流I3あるいはI4を一定にしたままで、温度に依存しない電流I1あるいはI2を変化させることにより、温度に対して同様に変化する様々な電圧を生成することができる。つまり、電流I1あるいはI2を変化させることにより、図1に示した回路により、同じ温度依存性を持つ電圧Vrd1,Vrd2,Vrd3,Vvfy1,Vvfy2,Vvfy3を発生することができる。あるいは、電流I3,I4を調整することにより電圧Vrd1,Vrd2,Vrd3,Vvfy1,Vvfy2,Vvfy3の温度依存性を同様に調整することができる。
【0111】
NAND型フラッシュメモリでは、リード・ベリファイリード時に、選択セルに直列接続されている非選択メモリセルのゲート及び選択ゲートには、図26及び図22のような書き込みしきい値よりも高い電圧Vreadを印加する。この電圧Vreadも電圧Vrd1,Vvfy1等と同様に図1に示した回路により温度依存性を持たせても良い。これにより、リード・ベリファイリード時に選択ゲート、非選択メモリセルの抵抗の温度依存性を無くすことができるので、高精度な読み出しで且つ狭いしきい値分布幅を得ることができる。
【0112】
なお、本発明の定電流発生回路は様々な変形が可能である。例えば、図2(a),(b)に示した回路におけるMOSトランジスタTP1,TP2,TP3,TN1,TP4,TP5,TN2のチャネル幅を可変にしても良い。この場合、図2(a)の電流I10やI20を変えることができるので、図4内の電流源の電流を変えることができ、図4の出力電圧Voutputの値、温度依存性を様々に変えることができる。フューズ素子に記憶したデータやコマンドによって図2(a),(b)のMOSトランジスタTP1,TP2,TP3,TN1,TP4,TP5,TN2のチャネル幅を可変にしても良いのはもちろんである。フューズ素子に記憶したデータやコマンドによって図4の電流源のトランジスタのチャネル幅の総和を可変にしても良い。
【0113】
また、上述した実施の形態ではNANDセル型のEEPROMを例にとって説明したが、本発明はNOR型、AND型(A.Zozoe : ISSCC, Digest of Technical Papers, 1995)、DINOR型(S.Kobayashi : ISSCC, Digest of Technical Papers, 1995)、NAND型や、Virtual Ground Array型(Lee, et al : Symposium on VLSI Circuits, Digest of Technical Papers, 1994)等のいかなるフラッシュメモリでも適用可能であり、更にはフラッシュメモリに限らず、マスクROM、EPROM等などでも良い。つまり、NANDフラッシュメモリ以外の上記デバイスにおいても、リード・ベリファイリード時のワード線電圧に温度特性を持たせることにより、高精度な読み出し・狭いしきい値分布を得ることができる。
【0114】
【発明の効果】
以上説明したように、本発明によれば、温度変化による影響を低減できる電圧発生回路が得られる。
【0115】
また、不揮発性半導体記憶装置において温度変化によるメモリセルのしきい値分布が広がるのを抑制できる電圧発生回路が得られる。
【図面の簡単な説明】
【図1】本発明の電圧発生回路について説明するための概念図。
【図2】図1に示した回路の具体的な構成例を示すもので、(a)図は温度に比例した電流発生回路、(b)図は温度に依存しない定電流発生回路を示す図。
【図3】基準電位を生成するバンドギャップリファレンス回路を示す図。
【図4】温度に比例する電流と温度に依存しない電流の和・差を演算する回路を示す図。
【図5】図2(a),(b)に示した定電流発生回路の他の構成例について説明するためのもので、(a)図は温度に依存しない一定電流を生成する回路、(b)図は温度に比例して減少する電流を生成する回路。
【図6】図5(a),(b)に示した回路で生成した、温度に依存しない一定電流と温度に比例して減少する電流の加算・減算を行い、同一の温度依存性を持つ様々な電圧を生成する場合について説明するためのもので、(a)図は電流加算・減算回路、(b)図はDC−DC変換回路。
【図7】図5(a),(b)に示した回路で生成した、温度に依存しない一定電流と温度に比例して減少する電流の加算・減算を行い、同一の温度依存性を持つ様々な電圧を生成する場合について説明するためのもので、(a)図は電流加算・減算回路、(b)図はDC−DC変換回路。
【図8】図5(a),(b)に示した回路で生成した、温度に依存しない一定電流と温度に比例して減少する電流の加算・減算を行い、同一の温度依存性を持つ様々な電圧を生成する場合について説明するためのもので、(a)図は電流加算・減算回路、(b)図はDC−DC変換回路。
【図9】図6(a),(b)乃至図8(a),(b)に示した回路で生成した各電位の出力電圧・温度特性をそれぞれまとめて示す図。
【図10】4値のメモリセルのしきい値分布と、図6(a),(b)乃至図8(a),(b)に示した回路で生成した各電位との関係を説明するための図。
【図11】図2(a)に示した温度に比例する電流発生回路の別の構成例を示す回路図。
【図12】図2、図3及び図11に示した回路におけるオペアンプに好適な回路構成を示すもので、(a)図は第1の例、(b)図は第2の例を示す回路図。
【図13】図1、図4乃至図8に示した回路の変形例について説明するための回路図。
【図14】図1、図4乃至図8に示した回路の他の変形例について説明するための回路図。
【図15】図14に示した回路における昇圧回路の構成例を示す回路図。
【図16】図14に示した回路における昇圧制御回路の構成例を示す回路図。
【図17】図4に示した電圧発生回路の変形例を示す回路図。
【図18】図4に示した電圧発生回路の他の変形例を示す回路図。
【図19】図4に示した電圧発生回路の更に他の変形例を示す回路図。
【図20】NANDセル型EEPROMの概略構成を示すブロック図。
【図21】メモリセルトランジスタのドレイン電流−ゲート電圧特性を示す図。
【図22】4値のメモリセルのしきい値分布を示す図。
【図23】NANDセル型EEPROMにおけるメモリセルアレイ中の1つのNANDセル部分を抽出して示すもので、(a)図はパターン平面図、(b)図はその等価回路図。
【図24】図23(a)に示したパターンの断面構成図であり、(a)図はA−A’線に沿った断面図、(b)図はB−B’線に沿った断面図。
【図25】NANDセルがマトリックス状に配列されたメモリセルアレイの等価回路図。
【図26】NANDセルのしきい値分布について説明するための図。
【符号の説明】
1,2,3,4…電流源、
5…出力端子、
PA1,PA2…Pチャネル型MOSトランジスタ、
NA1,NA2…Nチャネル型MOSトランジスタ、
Rout…抵抗、
I1,I2,I3,I4,Iout…電流、
Vout…出力電圧、
EN1b,EN2,EN3b,EN4…イネーブル信号、

Claims (13)

  1. 出力端子として働く第1の端子と、
    前記第1の端子に接続され、実質的に温度に依存しない異なる複数の第1の電流を生成し、第1のイネーブル信号に基づいて前記第1の電流を選択して前記第1の端子に供給あるいは前記第1の端子から放電する第1の電流源と、
    前記第1の端子に接続され、温度に依存する異なる複数の第1の温度依存電流を生成し、第2のイネーブル信号に基づいて前記第1の温度依存電流を選択して前記第1の端子に供給あるいは前記第1の端子から放電する第1の温度依存電流源と、
    前記第1の端子に接続され、前記第1の端子の電流をその電流値に対応する電圧値に変換する第1の電流/電圧変換器とを具備し、
    前記第1の端子から温度特性が等しい複数の異なる電圧を出力することを特徴とする電圧発生回路。
  2. 出力端子として働く第1の端子と、
    前記第1の端子に接続され、実質的に温度に依存しない異なる複数の第1の電流を生成し、第1のイネーブル信号に基づいて前記第1の電流を選択して前記第1の端子に供給する第1の電流源と、
    前記第1の端子に接続され、実質的に温度に依存しない異なる複数の第2の電流を生成し、第2のイネーブル信号に基づいて前記第2の電流を選択して前記第1の端子から放電する第2の電流源と、
    前記第1の端子に接続され、温度に依存する異なる複数の第1の温度依存電流を生成し、第3のイネーブル信号に基づいて前記第1の温度依存電流を選択して前記第1の端子に供給する第1の温度依存電流源と、
    前記第1の端子に接続され、温度に依存する異なる複数の第2の温度依存電流を生成し、第4のイネーブル信号に基づいて前記第2の温度依存電流を選択して前記第1の端子から放電する第2の温度依存電流源と、
    前記第1の端子に接続され、前記第1の端子の電流をその電流値に対応する電圧値に変換する第1の電流/電圧変換器とを具備し、
    前記第1の端子から温度特性が等しい複数の異なる電圧を出力することを特徴とする電圧発生回路。
  3. 出力端子として働く第1の端子と、
    前記第1の端子に接続され、実質的に温度に依存しない異なる複数の第1の電流を生成し、第1のイネーブル信号に基づいて前記第1の電流を選択して前記第1の端子に供給する第1の電流源と、
    前記第1の端子に接続され、温度に依存する異なる複数の第1の温度依存電流を生成し、第2のイネーブル信号に基づいて前記第1の温度依存電流を選択して前記第1の端子から放電する第1の温度依存電流源と、
    前記第1の端子に接続され、前記第1の端子の電流をその電流値に対応する電圧値に変換する第1の電流/電圧変換器とを具備し、
    前記第1の端子から温度特性が等しい複数の異なる電圧を出力することを特徴とする電圧発生回路。
  4. 出力端子として働く第1の端子と、
    前記第1の端子に接続され、実質的に温度に依存しない異なる複数の第1の電流を生成し、第1のイネーブル信号に基づいて前記第1の電流を選択して前記第1の端子に供給あるいは前記第1の端子から放電する第1の電流源と、
    前記第1の端子に接続され、温度に依存する異なる複数の第1の温度依存電流を生成し、第2のイネーブル信号に基づいて前記第1の温度依存電流を選択して前記第1の端子に供給する第1の温度依存電流源と、
    前記第1の端子に接続され、前記第1の端子の電流をその電流値に対応する電圧値に変換する第1の電流/電圧変換器とを具備し、
    前記第1の端子から温度特性が等しい複数の異なる電圧を出力することを特徴とする電圧発生回路。
  5. 前記温度依存電流は、絶対温度に比例することを特徴とする請求項1乃至4いずれか1つの項に記載の電圧発生回路。
  6. 前記第1の電流/電圧変換器は、前記第1の端子と接地電位間に設けられることを特徴とする請求項1乃至5いずれか1つの項に記載の電圧発生回路。
  7. 前記第1の電流/電圧変換器は、抵抗及びトランジスタの少なくとも一方を含むことを特徴とする請求項1乃至6いずれか1つの項に記載の電圧発生回路。
  8. 前記第1,第2のイネーブル信号は、周辺回路の動作モード、外部から入力されるコマンド、及びフューズ素子に記憶したデータの少なくともいずれか1つにより切り替えられることを特徴とする請求項1乃至7いずれか1つの項に記載の電圧発生回路。
  9. 第2の端子と接地電位が印加される第3の端子間に接続される第2の電流/電圧変換器と、電流通路の一端が電源に接続され、電流通路の他端が前記第2の端子に接続された第1MOSトランジスタと、第4の端子と接地電位が印加される第5の端子の間に接続される第1のダイオード素子と、電流通路の一端が前記電源に接続され、電流通路の他端が前記第4の端子に接続された第2MOSトランジスタと、第6の端子と第7の端子の間に接続される第3の電流/電圧変換器と、前記第7の端子と前記第5の端子の間に接続される第2のダイオード素子と、電流通路の一端が前記電源に接続され、電流通路の他端が前記第6の端子に接続された第3MOSトランジスタと、第1の入力端に前記第2の端子が接続され、第2の入力端に基準電位が印加され、出力端が前記第1乃至第3MOSトランジスタのゲートに接続され、前記第2の端子と前記第3の端子間の電圧を実質的に温度に依存しない電圧に制御し、且つ前記第4の端子と前記第6の端子とを同電位に制御する第1のオペアンプと
    を更に具備することを特徴とする請求項1乃至4いずれか1つの項に記載の電圧発生回路。
  10. 前記第1あるいは第2の電流は前記第2の電流/電圧変換器に流れる電流から生成され、前記第1あるいは第2の温度依存電流は前記第3の電流/電圧変換器に流れる電流から生成されることを特徴とする請求項9に記載の電圧発生回路。
  11. 第8の端子と接地電位が印加される第9の端子間に接続される第4の電流/電圧変換器と、電流通路の一端が電源に接続され、電流通路の他端が前記第8の端子に接続された第4MOSトランジスタと、電流通路の一端が電源に接続され、電流通路の他端が第10の端子に接続される第5MOSトランジスタと、前記第10の端子と第11の端子の間に含まれる第3のダイオード素子と、第11の端子と接地電位が印加される第12の端子の間に接続される第5の電流/電圧変換器と、第1の入力端に前記第8の端子が接続され、第2の入力端に基準電位が印加され、出力端が前記第4,第5MOSトランジスタのゲートに接続され、前記第8の端子と前記第9の端子間の電圧を実質的に温度に依存しない電圧に制御し、且つ第10の端子に等しい電流を供給し、前記第10の端子と第12の端子とを同電位に制御する第2のオペアンプと
    を更に具備することを特徴とする請求項1乃至4いずれか1つの項に記載の電圧発生装置。
  12. 前記第1あるいは第2の電流は前記第4の電流/電圧変換器に流れる電流から生成され、前記第1あるいは第2の温度依存電流は前記第5の電流/電圧変換器に流れる電流から生成されることを特徴とする請求項11に記載の電圧発生装置。
  13. ゲート、ドレイン及びソース電極を備え、第1,第2及び第3しきい値電圧の1つを持つことが可能なメモリセルと、
    カソードが接地された第1ダイオードと、複数のダイオードが並列接続されて構成され、カソードが接地された第2ダイオードと、一端が前記第1ダイオードのアノードに実質的に接続され、他端が前記第2ダイオードのアノードに接続され、流れる電流が温度に依存して増大する抵抗と、電位レベルと出力電圧の温度依存性の両方を切り替える少なくとも2つのNチャネル型MOSトランジスタを有する回路部とを含むバンドギャップリファレンス回路と、
    前記バンドギャップリファレンス回路の出力電圧に基づいて第1ベリファイ電圧と第2ベリファイ電圧を生成し、前記メモリセルのゲートに供給する電圧発生回路とを具備し、
    前記電圧発生回路は、前記第1ベリファイ電圧と第2ベリファイ電圧の出力端子として働く第1の端子と、
    前記第1の端子に接続され、実質的に温度に依存しない異なる複数の第1の電流を生成し、第1のイネーブル信号に基づいて前記第1の電流を選択して前記第1の端子に供給あるいは前記第1の端子から放電する第1の電流源と、
    前記第1の端子に接続され、温度に依存する異なる複数の第1の温度依存電流を生成し、第2のイネーブル信号に基づいて前記第1の温度依存電流を選択して前記第1の端子に供給あるいは前記第1の端子から放電する第1の温度依存電流源と、
    前記第1の端子に接続され、前記第1の端子の電流をその電流値に対応する電圧値に変換する第1の電流/電圧変換器とを具備し、
    前記第1ベリファイ電圧は前記第2ベリファイ電圧と異なり、前記第1ベリファイ電圧の温度依存性は前記第2ベリファイ電圧の温度依存性と実質的に等しい
    ことを特徴とする多値の不揮発性半導体装置。
JP20779499A 1999-07-22 1999-07-22 電圧発生回路 Expired - Fee Related JP3954245B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP20779499A JP3954245B2 (ja) 1999-07-22 1999-07-22 電圧発生回路
TW089114521A TW578294B (en) 1999-07-22 2000-07-20 Voltage generating circuit
KR10-2000-0041886A KR100458409B1 (ko) 1999-07-22 2000-07-21 전압 발생 회로
US09/624,007 US6452437B1 (en) 1999-07-22 2000-07-21 Voltage generator for compensating for temperature dependency of memory cell current
US10/117,120 US6667904B2 (en) 1999-07-22 2002-04-08 Multi-level non-volatile semiconductor memory device with verify voltages having a smart temperature coefficient

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP20779499A JP3954245B2 (ja) 1999-07-22 1999-07-22 電圧発生回路

Publications (3)

Publication Number Publication Date
JP2001035177A JP2001035177A (ja) 2001-02-09
JP2001035177A5 JP2001035177A5 (ja) 2004-10-28
JP3954245B2 true JP3954245B2 (ja) 2007-08-08

Family

ID=16545612

Family Applications (1)

Application Number Title Priority Date Filing Date
JP20779499A Expired - Fee Related JP3954245B2 (ja) 1999-07-22 1999-07-22 電圧発生回路

Country Status (4)

Country Link
US (2) US6452437B1 (ja)
JP (1) JP3954245B2 (ja)
KR (1) KR100458409B1 (ja)
TW (1) TW578294B (ja)

Families Citing this family (121)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4663094B2 (ja) 2000-10-13 2011-03-30 株式会社半導体エネルギー研究所 半導体装置
US8103496B1 (en) 2000-10-26 2012-01-24 Cypress Semicondutor Corporation Breakpoint control in an in-circuit emulation system
US8176296B2 (en) 2000-10-26 2012-05-08 Cypress Semiconductor Corporation Programmable microcontroller architecture
US6608472B1 (en) * 2000-10-26 2003-08-19 Cypress Semiconductor Corporation Band-gap reference circuit for providing an accurate reference voltage compensated for process state, process variations and temperature
US6724220B1 (en) 2000-10-26 2004-04-20 Cyress Semiconductor Corporation Programmable microcontroller architecture (mixed analog/digital)
US7765095B1 (en) 2000-10-26 2010-07-27 Cypress Semiconductor Corporation Conditional branching in an in-circuit emulation system
US8160864B1 (en) 2000-10-26 2012-04-17 Cypress Semiconductor Corporation In-circuit emulator and pod synchronized boot
US8149048B1 (en) 2000-10-26 2012-04-03 Cypress Semiconductor Corporation Apparatus and method for programmable power management in a programmable analog circuit block
US6854067B1 (en) 2000-10-30 2005-02-08 Cypress Semiconductor Corporation Method and system for interaction between a processor and a power on reset circuit to dynamically control power states in a microcontroller
JP4083975B2 (ja) * 2000-12-11 2008-04-30 株式会社ルネサステクノロジ 半導体装置
IT1316271B1 (it) * 2000-12-28 2003-04-03 Micron Technology Inc Generatore di impulsi compensato in tensione e temperatura.
US6664843B2 (en) * 2001-10-24 2003-12-16 Institute Of Microelectronics General-purpose temperature compensating current master-bias circuit
US7406674B1 (en) 2001-10-24 2008-07-29 Cypress Semiconductor Corporation Method and apparatus for generating microcontroller configuration information
US8078970B1 (en) 2001-11-09 2011-12-13 Cypress Semiconductor Corporation Graphical user interface with user-selectable list-box
US8042093B1 (en) 2001-11-15 2011-10-18 Cypress Semiconductor Corporation System providing automatic source code generation for personalization and parameterization of user modules
US7774190B1 (en) 2001-11-19 2010-08-10 Cypress Semiconductor Corporation Sleep and stall in an in-circuit emulation system
US8069405B1 (en) 2001-11-19 2011-11-29 Cypress Semiconductor Corporation User interface for efficiently browsing an electronic document using data-driven tabs
US7844437B1 (en) 2001-11-19 2010-11-30 Cypress Semiconductor Corporation System and method for performing next placements and pruning of disallowed placements for programming an integrated circuit
US6971004B1 (en) 2001-11-19 2005-11-29 Cypress Semiconductor Corp. System and method of dynamically reconfiguring a programmable integrated circuit
US7770113B1 (en) 2001-11-19 2010-08-03 Cypress Semiconductor Corporation System and method for dynamically generating a configuration datasheet
US8103497B1 (en) 2002-03-28 2012-01-24 Cypress Semiconductor Corporation External interface for event architecture
KR100476888B1 (ko) * 2002-04-04 2005-03-17 삼성전자주식회사 온도보상기능을 가진 멀티비트 플래쉬메모리
US7308608B1 (en) 2002-05-01 2007-12-11 Cypress Semiconductor Corporation Reconfigurable testing system and method
US7761845B1 (en) 2002-09-09 2010-07-20 Cypress Semiconductor Corporation Method for parameterizing a user module
ITTO20020803A1 (it) * 2002-09-16 2004-03-17 Atmel Corp Circuito di riferimento di corrente compensato in temperatura.
KR20050042824A (ko) * 2002-09-16 2005-05-10 아트멜 코포레이션 온도 보상 전류 기준 회로
US6801454B2 (en) * 2002-10-01 2004-10-05 Sandisk Corporation Voltage generation circuitry having temperature compensation
US6839281B2 (en) * 2003-04-14 2005-01-04 Jian Chen Read and erase verify methods and circuits suitable for low voltage non-volatile memories
JP2005063026A (ja) * 2003-08-08 2005-03-10 Nec Micro Systems Ltd 基準電圧発生回路
CN100543632C (zh) * 2003-08-15 2009-09-23 Idt-紐威技术有限公司 采用cmos技术中电流模式技术的精确电压/电流参考电路
US20050162215A1 (en) * 2004-01-22 2005-07-28 Winbond Electronics Corporation Temperature sensing variable frequency generator
US7295049B1 (en) 2004-03-25 2007-11-13 Cypress Semiconductor Corporation Method and circuit for rapid alignment of signals
JP2005285197A (ja) 2004-03-29 2005-10-13 Renesas Technology Corp 半導体記憶装置
US8286125B2 (en) 2004-08-13 2012-10-09 Cypress Semiconductor Corporation Model for a hardware device-independent method of defining embedded firmware for programmable systems
US8069436B2 (en) 2004-08-13 2011-11-29 Cypress Semiconductor Corporation Providing hardware independence to automate code generation of processing device firmware
KR100568116B1 (ko) * 2004-09-13 2006-04-05 삼성전자주식회사 전압 조절 수단을 구비한 플래시 메모리 장치
JP2006189711A (ja) * 2005-01-07 2006-07-20 Texas Instr Japan Ltd 電流駆動回路
JP4746326B2 (ja) * 2005-01-13 2011-08-10 株式会社東芝 不揮発性半導体記憶装置
US7332976B1 (en) 2005-02-04 2008-02-19 Cypress Semiconductor Corporation Poly-phase frequency synthesis oscillator
US7251160B2 (en) * 2005-03-16 2007-07-31 Sandisk Corporation Non-volatile memory and method with power-saving read and program-verify operations
KR100761369B1 (ko) * 2005-03-31 2007-09-27 주식회사 하이닉스반도체 온도변화 적응형 내부 전원 발생 장치
ITMI20050798A1 (it) * 2005-05-03 2006-11-04 Atmel Corp Metodo e sistema per la generazi0ne di impulsi di programmazione durante la programmazione di dispositivi elettronici non volatili
US7400183B1 (en) 2005-05-05 2008-07-15 Cypress Semiconductor Corporation Voltage controlled oscillator delay cell and method
EP1729302B1 (en) * 2005-05-31 2019-01-02 Micron Technology, Inc. A circuit for retrieving data stored in semiconductor memory cells
KR20060127366A (ko) * 2005-06-07 2006-12-12 주식회사 하이닉스반도체 내부전압 구동 회로
JP4801935B2 (ja) * 2005-06-08 2011-10-26 株式会社東芝 半導体記憶装置
US8089461B2 (en) 2005-06-23 2012-01-03 Cypress Semiconductor Corporation Touch wake for electronic devices
US7274250B2 (en) * 2005-06-28 2007-09-25 Intel Corporation Low-voltage, buffered bandgap reference with selectable output voltage
JP4300202B2 (ja) * 2005-06-29 2009-07-22 株式会社東芝 半導体記憶装置
KR100635167B1 (ko) * 2005-08-08 2006-10-17 삼성전기주식회사 온도 보상 바이어스 소스회로
JP2007060544A (ja) * 2005-08-26 2007-03-08 Micron Technol Inc 温度係数が小さいパワー・オン・リセットを生成する方法及び装置
JP2007059024A (ja) * 2005-08-26 2007-03-08 Micron Technol Inc 温度補償された読み出し・検証動作をフラッシュ・メモリにおいて生成するための方法及び装置
JP2007058772A (ja) * 2005-08-26 2007-03-08 Micron Technol Inc バンド・ギャップ基準から可変出力電圧を生成する方法及び装置
US7443732B2 (en) * 2005-09-20 2008-10-28 Spansion Llc High performance flash memory device capable of high density data storage
JP2007102865A (ja) * 2005-09-30 2007-04-19 Toshiba Corp 半導体集積回路装置
US8085067B1 (en) 2005-12-21 2011-12-27 Cypress Semiconductor Corporation Differential-to-single ended signal converter circuit and method
JP2007200233A (ja) * 2006-01-30 2007-08-09 Nec Electronics Corp ダイオードの非直線性を補償した基準電圧回路
JP2007200234A (ja) * 2006-01-30 2007-08-09 Nec Electronics Corp 非線形カレントミラー回路で駆動する基準電圧回路
KR100842996B1 (ko) * 2006-02-06 2008-07-01 주식회사 하이닉스반도체 온도에 따라 선택적으로 변경되는 워드 라인 전압을발생하는 워드 라인 전압 발생기와, 이를 포함하는 플래시메모리 장치 및 그 워드 라인 전압 발생 방법
US8067948B2 (en) 2006-03-27 2011-11-29 Cypress Semiconductor Corporation Input/output multiplexer bus
US7269092B1 (en) 2006-04-21 2007-09-11 Sandisk Corporation Circuitry and device for generating and adjusting selected word line voltage
US7518930B2 (en) * 2006-04-21 2009-04-14 Sandisk Corporation Method for generating and adjusting selected word line voltage
JP2007299489A (ja) * 2006-05-02 2007-11-15 Micron Technology Inc 不揮発性メモリにおける読み取り・検証動作を生成する方法及び装置
US7489556B2 (en) * 2006-05-12 2009-02-10 Micron Technology, Inc. Method and apparatus for generating read and verify operations in non-volatile memories
US7391650B2 (en) * 2006-06-16 2008-06-24 Sandisk Corporation Method for operating non-volatile memory using temperature compensation of voltages of unselected word lines and select gates
US7342831B2 (en) * 2006-06-16 2008-03-11 Sandisk Corporation System for operating non-volatile memory using temperature compensation of voltages of unselected word lines and select gates
WO2007149676A2 (en) * 2006-06-16 2007-12-27 Sandisk Corporation Method for operating non-volatile memory using temperature compensation of voltages of unselected word lines and select gates
US7504878B2 (en) * 2006-07-03 2009-03-17 Mediatek Inc. Device having temperature compensation for providing constant current through utilizing compensating unit with positive temperature coefficient
US7436724B2 (en) * 2006-08-04 2008-10-14 Sandisk Corporation Method and system for independent control of voltage and its temperature co-efficient in non-volatile memory devices
JP2008123480A (ja) * 2006-10-16 2008-05-29 Nec Electronics Corp 基準電圧発生回路
JP4908149B2 (ja) * 2006-10-18 2012-04-04 株式会社東芝 Nand型フラッシュメモリ
JP2008117215A (ja) * 2006-11-06 2008-05-22 Toshiba Corp 基準電位発生回路
US7616501B2 (en) * 2006-12-04 2009-11-10 Semiconductor Components Industries, L.L.C. Method for reducing charge loss in analog floating gate cell
US7447093B2 (en) * 2006-12-29 2008-11-04 Sandisk Corporation Method for controlling voltage in non-volatile memory systems
US7403434B1 (en) * 2006-12-29 2008-07-22 Sandisk Corporation System for controlling voltage in non-volatile memory systems
US7539060B2 (en) * 2007-04-05 2009-05-26 Sandisk Corporation Non-volatile storage using current sensing with biasing of source and P-Well
US8040266B2 (en) 2007-04-17 2011-10-18 Cypress Semiconductor Corporation Programmable sigma-delta analog-to-digital converter
US8516025B2 (en) 2007-04-17 2013-08-20 Cypress Semiconductor Corporation Clock driven dynamic datapath chaining
US8026739B2 (en) 2007-04-17 2011-09-27 Cypress Semiconductor Corporation System level interconnect with programmable switching
US9564902B2 (en) 2007-04-17 2017-02-07 Cypress Semiconductor Corporation Dynamically configurable and re-configurable data path
US7737724B2 (en) 2007-04-17 2010-06-15 Cypress Semiconductor Corporation Universal digital block interconnection and channel routing
US8130025B2 (en) 2007-04-17 2012-03-06 Cypress Semiconductor Corporation Numerical band gap
US8092083B2 (en) 2007-04-17 2012-01-10 Cypress Semiconductor Corporation Temperature sensor with digital bandgap
US9720805B1 (en) 2007-04-25 2017-08-01 Cypress Semiconductor Corporation System and method for controlling a target device
US8065653B1 (en) 2007-04-25 2011-11-22 Cypress Semiconductor Corporation Configuration of programmable IC design elements
US8266575B1 (en) 2007-04-25 2012-09-11 Cypress Semiconductor Corporation Systems and methods for dynamically reconfiguring a programmable system on a chip
WO2008133674A1 (en) * 2007-04-27 2008-11-06 Sandisk Corporation Method and device for generating and adjusting selected word line voltage
US8049569B1 (en) 2007-09-05 2011-11-01 Cypress Semiconductor Corporation Circuit and method for improving the accuracy of a crystal-less oscillator having dual-frequency modes
JP2009080786A (ja) * 2007-09-07 2009-04-16 Nec Electronics Corp 温度非直線性を補償した基準電圧回路
US20090066313A1 (en) * 2007-09-07 2009-03-12 Nec Electronics Corporation Reference voltage circuit compensated for temprature non-linearity
JP2009098802A (ja) * 2007-10-15 2009-05-07 Toshiba Corp 基準電圧発生回路
JP2009123292A (ja) 2007-11-15 2009-06-04 Toshiba Corp 半導体記憶装置
JP2009129470A (ja) * 2007-11-20 2009-06-11 Toshiba Corp 半導体記憶装置
JP5361182B2 (ja) * 2007-12-21 2013-12-04 株式会社東芝 半導体記憶装置
KR100924345B1 (ko) * 2007-12-28 2009-11-02 주식회사 하이닉스반도체 내부전압 생성회로
US7719888B2 (en) * 2008-06-18 2010-05-18 Micron Technology, Inc. Memory device having a negatively ramping dynamic pass voltage for reducing read-disturb effect
US7859911B2 (en) * 2008-07-21 2010-12-28 Triune Ip Llc Circuit and system for programming a floating gate
US7755946B2 (en) 2008-09-19 2010-07-13 Sandisk Corporation Data state-based temperature compensation during sensing in non-volatile memory
US8368789B2 (en) * 2008-11-26 2013-02-05 Aptina Imaging Corporation Systems and methods to provide reference current with negative temperature coefficient
JP5300446B2 (ja) * 2008-12-04 2013-09-25 キヤノン株式会社 ヘッド基板及びインクジェット記録ヘッド
JP5275052B2 (ja) * 2009-01-08 2013-08-28 株式会社東芝 不揮発性半導体記憶装置
JP2010262696A (ja) * 2009-04-30 2010-11-18 Toshiba Corp Nand型フラッシュメモリ
US9448964B2 (en) 2009-05-04 2016-09-20 Cypress Semiconductor Corporation Autonomous control in a programmable system
KR101041485B1 (ko) * 2009-08-27 2011-06-16 한국기계연구원 전기 압력밥솥의 벨로우즈형 증기 배출밸브
KR20190124813A (ko) * 2009-11-20 2019-11-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US20110133719A1 (en) * 2009-12-04 2011-06-09 Advance Micro Devices, Inc. Voltage reference circuit operable with a low voltage supply and method for implementing same
CN101859161A (zh) * 2010-06-17 2010-10-13 华为技术有限公司 低电压源带隙基准电压电路和一种集成电路
KR20120043522A (ko) * 2010-10-26 2012-05-04 에스케이하이닉스 주식회사 반도체 메모리 소자의 내부 전압 발생기
JP2012203931A (ja) * 2011-03-24 2012-10-22 Toshiba Corp 半導体記憶装置
US8611157B2 (en) * 2011-12-22 2013-12-17 Sandisk Technologies Inc. Program temperature dependent read
KR101809202B1 (ko) 2012-01-31 2017-12-14 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 읽기 방법
WO2014072763A1 (en) * 2012-11-07 2014-05-15 Freescale Semiconductor, Inc. Temperature coefficient factor circuit, semiconductor device, and radar device
JP6287025B2 (ja) * 2013-10-09 2018-03-07 セイコーエプソン株式会社 発光装置及び電子機器
JP2015075623A (ja) * 2013-10-09 2015-04-20 セイコーエプソン株式会社 発光装置、電子機器、及び発光装置の設計方法
EP3072236B1 (en) * 2013-11-22 2023-07-19 NXP USA, Inc. Apparatus and method for generating a temperature-dependent control signal
US9786345B1 (en) * 2016-09-16 2017-10-10 Micron Technology, Inc. Compensation for threshold voltage variation of memory cell components
JP6751013B2 (ja) 2016-12-27 2020-09-02 旭化成エレクトロニクス株式会社 温度特性調整回路
JP2018147535A (ja) * 2017-03-07 2018-09-20 東芝メモリ株式会社 半導体記憶装置及びメモリシステム
US10424908B2 (en) 2017-03-21 2019-09-24 Texas Instruments Incorporated Electronic fuse
US10950658B2 (en) * 2018-09-21 2021-03-16 Taiwan Semiconductor Manufacturing Company Ltd. Circuit and method to enhance efficiency of memory
CN112068626B (zh) * 2020-07-30 2022-04-15 广东美的白色家电技术创新中心有限公司 一种家用电器、芯片及电压源电路

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5931404A (ja) 1982-08-16 1984-02-20 Hitachi Ltd 圧力センサ回路
JPH04181130A (ja) 1990-11-15 1992-06-29 Mitsubishi Electric Corp 温度検出回路
JPH0778481A (ja) * 1993-04-30 1995-03-20 Sgs Thomson Microelectron Inc ダイレクトカレント和バンドギャップ電圧比較器
EP0698236B1 (en) * 1994-02-14 2000-05-10 Koninklijke Philips Electronics N.V. A reference circuit having a controlled temperature dependence
JP3648304B2 (ja) * 1995-11-17 2005-05-18 株式会社東芝 不揮発性半導体記憶装置
JP3378457B2 (ja) * 1997-02-26 2003-02-17 株式会社東芝 半導体装置
JP3586073B2 (ja) 1997-07-29 2004-11-10 株式会社東芝 基準電圧発生回路
US6016051A (en) * 1998-09-30 2000-01-18 National Semiconductor Corporation Bandgap reference voltage circuit with PTAT current source
US6060874A (en) * 1999-07-22 2000-05-09 Burr-Brown Corporation Method of curvature compensation, offset compensation, and capacitance trimming of a switched capacitor band gap reference

Also Published As

Publication number Publication date
JP2001035177A (ja) 2001-02-09
TW578294B (en) 2004-03-01
KR20010069995A (ko) 2001-07-25
US6667904B2 (en) 2003-12-23
KR100458409B1 (ko) 2004-11-26
US20020109539A1 (en) 2002-08-15
US6452437B1 (en) 2002-09-17

Similar Documents

Publication Publication Date Title
JP3954245B2 (ja) 電圧発生回路
JP4746326B2 (ja) 不揮発性半導体記憶装置
KR100427739B1 (ko) 전원 회로 및 그 전원 회로를 구비한 반도체 기억 장치
KR960007636B1 (ko) 불휘발성 반도체 기억장치
US6600692B2 (en) Semiconductor device with a voltage regulator
US6600679B2 (en) Level shifter for converting a voltage level and a semiconductor memory device having the level shifter
US6396739B2 (en) Reference voltage generator using flash memory cells
US6999365B2 (en) Semiconductor memory device and current mirror circuit
US20050232013A1 (en) Nonvolatile semiconductor memory device
US5757700A (en) Semiconductor memory device
US6243292B1 (en) Nonvolatile semiconductor memory device capable of reducing memory array area
JP3425340B2 (ja) 不揮発性半導体記憶装置
JPH0528777A (ja) 不揮発性半導体記憶装置
US5659502A (en) Negative word line voltage regulation circuit for electrically erasable semiconductor memory devices
KR100591773B1 (ko) 불휘발성 반도체 메모리 장치 및 그것을 위한 전압 발생회로
US6480427B2 (en) Negative-potential detecting circuit having an enhanced sensitivity of detecting negative potentials
US6707725B2 (en) Reference voltage generation circuit for semiconductor memory device, memory reading circuit including same, and electronic information device including the same
JP3176016B2 (ja) 不揮発性半導体記憶装置
JP2012150857A (ja) 電源回路
JPH05250889A (ja) 不揮発性半導体記憶装置
JPH0196897A (ja) 不揮発性半導体記憶装置
JPH0982095A (ja) 昇圧回路及びそれを用いた不揮発性半導体記憶装置
JPH1186573A (ja) 不揮発性半導体記憶装置
KR0139765B1 (ko) 반도체 집적회로장치
KR100222575B1 (ko) 불휘발성 반도체 메모리 장치의 더미 셀 구동회로

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20061116

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20061205

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070205

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20070424

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20070426

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110511

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110511

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120511

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120511

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130511

Year of fee payment: 6

LAPS Cancellation because of no payment of annual fees