JP3648304B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置に係わり、特に読み出し電圧やベリファイ電圧の温度依存性をメモリセルのしきい値電圧の温度依存性に等しくした不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
従来、読み出し専用の不揮発性半導体記憶装置（ＲＯＭ）には、メモリセルトランジスタのしきい値電圧Ｖｔを２種類（Ｖt1，Ｖt2）設けることによって、それぞれデータの“０”，“１”に対応させ記憶するものがある。しきい値電圧Ｖｔは、
Ｖｔ＝ Vfb+X{2Fi×Fn×(2Fi-Vbs)+ g×Fs(2Fi-Vbs)}1/2
と表わされる。ここで、Ｖfbはフラットバンド電圧（これはゲートとシリコン基板の仕事関数の差Fi-ms に比例する）、Ｘはチャネルの極性（ｎチャネルの場合＋１，ｐチャネルの場合−１）、Ｆi はフェルミポテンシャル、Ｆn はナローチャネル効果の補正係数、Ｖbsは基板とソースの電位差、ｇはバックバイアス効果係数、Ｆs はショートチャネル効果補正係数である。通常、２種類のしきい値電圧は、チャネルインプラのドーズ量を変えて、Fi-ms を変えることによって変えられる。
【０００３】
読み出し時、メモリセルのゲート電圧Ｖg は２種類のしきい値電圧（Ｖt1＜Ｖt2とする）の間に設定される。しきい値電圧Ｖt1のメモリセルが読み出される場合、メモリセルトランジスタはオンし、ドレイン電流が流れる。一方、しきい値電圧Ｖt2のメモリセルが読み出される場合、メモリセルトランジスタはオフするため、ドレイン電流は流れない。従って、ドレイン電流が流れるか否かを検出することによって、データを読み出すことができる。
【０００４】
ところで、温度が変化すると、ゲートとシリコン基板の仕事関数の差Fi-ms とフェルミポテンシャルＦi が変動するため、メモリセルのしきい値電圧は変動する。これに対し、読み出しのためのゲート電圧は電源電圧或いは分割された電圧であり、温度の変動によっても変動しない。従って、温度変化等によるしきい値電圧の変動があってもデータを誤読み出ししないために、２つのしきい値電圧差を十分確保する必要があった。
【０００５】
しかしながら、電源電圧が下がったり、メモリセルに３種類以上のしきい値電圧を持たせることによって単位メモリセル当たりの情報量を増やそうとすると、この大きいしきい値電圧マージンが問題となってくる。
【０００６】
なお、参考のために、図７に従来の読み出し電圧発生回路の例を示す。これは、２つの抵抗Ｒ１７，Ｒ１８を用いた抵抗分割による分圧回路である。また、図８にしきい値電圧マージンを説明するための図を示す。実線は常温時のしきい値電圧分布、破線は高温時のしきい値電圧分布であり、温度が高くなるほどしきい値電圧が低くなる傾向にある。従って、常温時に読み出しマージンを適切に設定しても、高温時は高い方のしきい値電圧Ｖt2の最小値が小さくなりマージン領域にはみ出すため、実際の読み出しマージンは本来の読み出しマージンよりも小さくなる。
【０００７】
一方、電気的書き換え可能な手段を有する不揮発性半導体記憶装置（ＥＥＰＲＯＭ）では、メモリセルとして電荷蓄積層と制御ゲートが積層されたＦＥＴ−ＭＯＳ構造が用いられている。ＥＥＰＲＯＭでは通常、書き換え時にメモリセルに電源電圧より高い電圧を印加し、トンネル電流などによって電荷蓄積層の電荷量をコントロールする。メモリセルのしきい値電圧はこの電荷量によって変化するため、２種類のしきい値電圧（Ｖt1＜Ｖt2とする）を取らせることができる。消去時には、ある長さのデータ単位に、全てのデータは１つのしきい値電圧（例えばＶt1）に設定される。書き込みは、ビット毎に選択的に行われ、選択されたメモリセルのしきい値電圧はＶt2にされ、非選択のメモリセルのしきい値電圧はＶt1のままにされる。
【０００８】
また、消去されるメモリセルのしきい値電圧や書き込まれるメモリセルのしきい値電圧をなるべくメモリセル毎にばらつかないようにするため、ベリファイ読み出しが行われている。これは、書き込み或いは消去をした後に、ビット毎或いは消去単位の全ビットが十分にそれぞれ書き込まれたか否か或いは消去されたか否かを確認するための読み出しである。２種類のしきい値電圧間のマージンを十分取るために、例えば書き込みベリファイ時に、メモリセルのゲートは通常の読み出し電圧Ｖreadより高い電圧Ｖvrfyが印加される。
【０００９】
ところで、この種のＥＥＰＲＯＭにおいても前記したＲＯＭと同様に、温度が変化するとメモリセルのしきい値電圧は変動するが、読み出し電圧やベリファイ電圧は温度によらず一定である。このため、２つのしきい値電圧の差を十分確保する必要があった。また、このしきい値電圧マージンは、ＲＯＭの場合と比べてより大きく取る必要がある。例えば、ベリファイ電圧Ｖvrfy印加時には高温であり、通常読み出し電圧Ｖread印加時に低温である場合があるためである。さらにＲＯＭの場合と同様に、電源電圧が下がったり、メモリセルに３種類以上のしきい値電圧を持たせることによって単位メモリセル当たりの情報量を増やそうとすると、この大きいしきい値電圧マージンがより大きな問題となってくる。
【００１０】
【発明が解決しようとする課題】
このように従来、ＲＯＭやＥＥＰＲＯＭ等の不揮発性半導体記憶装置においては、温度変化によりセルトランジスタのしきい値電圧が変動するため、しきい値電圧マージンを大きくする必要があり、これが低電圧駆動や多値メモリを実現する上での障害となっていた。
【００１１】
本発明は、上記事情を考慮して成されたもので、その目的とするところは、しきい値電圧マージンを小さくすることができ、低電圧駆動や多値メモリの実現に寄与し得る不揮発性半導体記憶装置を提供することにある。
【００１２】
【課題を解決するための手段】
（構成）
上記課題を解決するために本発明は、次のような構成を採用している。
即ち本発明（請求項１）は、データの記憶状態によりしきい値電圧が異なるメモリセルに対し、読み出し電圧の印加によりメモリセルに記憶されたデータを読み出す不揮発性半導体記憶装置において、前記読み出し電圧を発生するために、温度依存性のない一定電圧Ｖbgr と温度依存性を有するメモリセルのしきい値電圧Ｖｔとを加算する手段を設けたことを特徴とする。
【００１３】
また本発明（請求項２）は、データの記憶状態によりしきい値電圧が異なるメモリセルを有し、データの書き換え時に書き換えが十分行われたか否かを確認するためのベリファイ電圧の印加を行う電気的書き換え可能な不揮発性半導体記憶装置において、前記ベリファイ電圧を発生するために、温度依存性のない一定電圧Ｖbgr と温度依存性を有するメモリセルのしきい値電圧Ｖｔとを加算する手段を設けたことを特徴とする。
【００１４】
ここで、本発明の望ましい実施態様としては、次のものがあげられる。
(1) メモリセルは、読み出し専用の不揮発性半導体記憶装置（ＲＯＭ）を構成するものであること。
(2) 読み出し電圧を発生する手段として、しきい値電圧がＶｔで、ゲートとドレインが共通接続されると共に負荷抵抗を介して電源端に接続され、ソースに温度依存性のない一定電圧Ｖbgr が印加されるＭＯＳトランジスタを用い、該ＭＯＳトランジスタがオン状態の時にドレインに現れる出力電圧を取り出すこと。
(3) メモリセルは、電気的書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）を構成するものであること。
(4) ベリファイ電圧を発生する手段として、しきい値電圧がＶｔで、ゲートとドレインが共通接続されると共に負荷抵抗を介して電源端に接続され、ソースに温度依存性のない一定電圧Ｖbgr が印加されるＭＯＳトランジスタを用い、該ＭＯＳトランジスタがオン状態の時にドレインに現れる出力電圧を取り出すこと。
(5) 一定電圧Ｖbgr を作成する手段として、オペアンプの非反転入力端と出力端との間に接続された抵抗Ｒ１と、非反転入力端と接地端との挿入されたダイオードＤ１と、オペアンプの反転入力端と出力端との間に接続された抵抗Ｒ２と、反転入力端と接地端との間に挿入された抵抗Ｒ３とダイオードＤ２の直列回路とを備えたこと。
(6) 一定電圧Ｖbgr を作成する手段として、温度依存性の小さいブレイクダウン電圧を持つダイオードを用い、該ダイオードにより得られる基準電圧を分圧すること。
【００１５】
また本発明（請求項６）は、データの記憶状態によりしきい値電圧が異なるメモリセルに対し、読み出し電圧の印加によりメモリセルに記憶されたデータを読み出す不揮発性半導体記憶装置において、前記読み出し電圧を発生する手段として、前記メモリセルのしきい値電圧の温度依存性に応じて温度依存性を変えられる定電圧を発生する定電圧発生回路と、この定電圧発生回路の出力電圧から必要な読み出し電圧を発生する電圧変換回路とを設け、前記定電圧発生回路は、前記電圧変換回路で得られる読み出し電圧の温度依存性が前記メモリセルのしきい値電圧の温度依存性と一致するように定電圧の温度依存性を設定するものであることを特徴とする。
（作用）
本発明（請求項１）では、読み出し電圧を、温度依存性のない一定電圧Ｖbgr と温度依存性を有するメモリセルのしきい値電圧Ｖｔとの和（Ｖbgr ＋Ｖｔ）としているので、読み出し電圧の温度依存性をメモリセルのしきい値電圧の温度依存性に等しくすることができる。このため、温度変化によりメモリセルのしきい値電圧が変動してもデータを誤読み出しすることはない。
【００１６】
また本発明（請求項２）では、ベリファイ電圧を、温度依存性のない一定電圧Ｖbgr と温度依存性を有するメモリセルのしきい値電圧Ｖｔとの和（Ｖbgr ＋Ｖｔ）としているので、ベリファイ電圧の温度依存性をメモリセルのしきい値電圧の温度依存性に等しくすることができる。さらに本発明（請求項６）では、読み出し電圧を発生するために、定電圧発生回路と電圧変換回路を設け、定電圧発生回路のパラメータを最適化することにより、メモリセルのしきい値電圧Ｖｔと同じ温度依存性を持つ読み出し電圧を発生させることができる。
従って本発明によれば、しきい値電圧マージンを小さくすることができ、これにより低電圧駆動や多値メモリの実現に寄与することが可能となる。
【００１７】
【発明の実施の形態】
以下、本発明の詳細を図示の実施形態によって説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態に係わる不揮発性半導体記憶装置における温度補償読み出し電圧発生回路を示す回路構成図である。
【００１８】
この回路は、ＲＯＭやＥＥＰＲＯＭを構成するメモリセルと同じプロセスで作られた同じ構造のトランジスタＭＣと、高抵抗の抵抗素子Ｒとからなる。トランジスタＭＣの電荷蓄積層は制御ゲートと共にドレインに接続され、さらに抵抗素子Ｒを介して電源端１に接続されている。トランジスタＭＣのソースは入力端２に接続され、入力端２には温度依存性の小さな一定電圧Ｖbgr が入力される。そして、トランジスタＭＣのドレインが出力端３に接続され、この出力端３に現れる出力電圧が読み出し電圧として用いられるものとなっている。
【００１９】
本実施形態における読み出し電圧発生回路の出力端３に現れる出力電圧Ｖｇは、トランジスタＭＣのしきい値電圧Ｖｔを用いて、
Ｖｇ＝Ｖbgr ＋Ｖｔ
となる。温度が変動した時のトランジスタＭＣのしきい値電圧Ｖｔの変動量をｄＶｔ、出力電圧、即ちメモリセルのゲート電圧Ｖｇの変動量をｄＶｇとすると、Ｖbgr の温度変動量を無視できて、
ｄＶｇ＝ｄＶｔ
となる。即ち、読み出し電圧の変動量としきい値電圧の変動量が等しくなる。
【００２０】
このように本実施形態によれば、メモリセルのデータ読み出しに用いる読み出し電圧の温度変動量をメモリセルのしきい値電圧の温度変動量と同一にできるため、隣り合うしきい値電圧間マージンを不必要に取らなくてよく、低電圧動作や多値メモリを実現しやすくなる。
【００２１】
図２は、温度依存性の小さな一定電圧Ｖbgr を出力するバンドギャップリファレンス回路を示す図である。
オペアンプ４の非反転入力端と出力端との間に抵抗Ｒ１が接続され、非反転入力端と接地端との間にダイオードＤ１が挿入され、オペアンプ４の反転入力端と出力端との間に抵抗Ｒ２が接続され、反転入力端と接地端との間に抵抗Ｒ３とダイオードＤ２の直列回路が挿入されている。そして、オペアンプ４の出力端が前記読み出し電圧発生回路の入力端２に接続されるものとなっている。
【００２２】
この回路は、バンドギャップリファレンス回路として知られているもので（アナログ集積回路設計技術（上）：培風館，p275-276，Ｐ．Ｒ．グレイ／Ｒ．Ｇ．メイヤー共著）、次式で示されるように、温度が変化しても出力電圧Ｖbgr は一定のままである。
【００２３】
Ｖbgr ＝Ｖf1＋αＶT
ＶT ＝ｋＴ／ｑ
但し、αは抵抗の比（Ｒ２／Ｒ１）や（Ｒ２／Ｒ３）等によって決まる定数、ｋはボルツマン定数、Ｔは絶対温度、ｑは素電荷量である。
【００２４】
図３は、温度依存性の小さなブレイクダウン電圧を持つダイオードＤ３を用いた温度依存性の小さな一定電圧Ｖbgr を出力する回路を示す図である。この回路も、バンドギャップリファレンス回路として知られているもので（アナログ集積回路設計技術（上）：培風館，p270-272，Ｐ．Ｒ．グレイ／Ｒ．Ｇ．メイヤー共著）、温度が変化しても出力電圧は上式と同様に一定のままである。
【００２５】
なお、図中の５は電圧発生回路、Ｒ６〜Ｒ９は抵抗素子、Ｑp1はｐＭＯＳトランジスタを示している。
図４は、図３の回路を改良したもので、複数の温度補償読み出し電圧レベルを出力できる回路を示す図である。
【００２６】
ドレインが電源端に接続されたｐＭＯＳトランジスタＱp2のゲートにオペアンプの出力が入力され、トランジスタＱp2のドレインは抵抗素子Ｒ10を介してオペアンプの非反転入力端に接続されている。オペアンプの反転入力端には、一定電圧Ｖbgr が入力される。そして、オペアンプの非反転入力端には、抵抗素子Ｒ11，Ｒ12，Ｒ13が直列に接続され、抵抗素子Ｒ11，Ｒ12の接続点が前記図１に示す読み出し電圧発生回路の入力端２に接続される。抵抗素子Ｒ12，Ｒ13の接続点はｎＭＯＳトランジスタＱn1を介して接地端に接続され、抵抗素子Ｒ13はｎＭＯＳトランジスタＱn2を介して接地端に接続されている。
【００２７】
このような構成において、抵抗素子Ｒ11，Ｒ12，Ｒ13の抵抗値をそれぞれｒ１，ｒ２，ｒ３とすると、入力電圧Ｖ１が“Ｈ”の時、出力電圧Ｖg1は、
Ｖg1＝ｒ２／（ｒ１＋ｒ２）×Ｖbgr
となり、電圧Ｖ２が“Ｈ”の時、出力電圧Ｖg2は、
Ｖg2＝（ｒ２＋ｒ３）／（ｒ１＋ｒ２＋ｒ３）×Ｖbgr
となる。Ｖg1＜Ｖg2であるから、書き込みベリファイ電圧Ｖreadを（Ｖg2＋Ｖt ）、通常読み出し電圧Ｖvrfyを（Ｖg1＋Ｖt ）とすることによって、温度変動時のＶreadとＶvrfyの変動量を等しくすることができる。このため、隣り合うしきい値電圧間マージンを不必要に取らなくてよく、低電圧動作や多値メモリを実現しやすくなる。
（第２の実施形態）
本実施形態は、前記図２に示すバンドギャップリファレンス回路の各パラメータを最適化することにより、温度補償された読み出し電圧やベリファイ電圧を発生するものである。メモリセルのしきい値電圧の温度依存性を−２ｍＶ／℃、常温Ｔ0 における読み出し電圧を１．０Ｖ、ベリファイ電圧を１．５Ｖとする場合について考える。
【００２８】
図５は、本実施形態に係わるバンドギャップリファレンス回路を示す図である。前記の図２と同様に、２つのダイオードＤ１，Ｄ２、３つの抵抗Ｒ１，Ｒ２，Ｒ３、１つのオペアンプ４から構成される。但し、抵抗Ｒ３は抵抗ｒ１，ｒ２に分割（Ｒ３＝ｒ１＋ｒ２）されており、ｒ２と並列にｎＭＯＳトランジスタＱn3が接続されている。
【００２９】
このときの出力電圧Ｖbgr は、
Ｖbgr ＝Ｖf1＋αＶt
α＝Ｒ2 ／Ｒ3 ・Ｌｎ{(Ｒ2 ×Ａ2)/(Ｒ1 ×Ａ1 )}
Ｖt ＝ｋＴ／ｑ
で与えられることが知られている。ここで、Ｖf1はダイオードＤ１のフォアードバイアス、Ａ１，Ａ２はダイオードＤ１，Ｄ２のジャンクション面積、ｋはボルツマン定数、Ｔは絶対温度、ｑは素電荷量である。抵抗Ｒ１〜Ｒ３に温度依存性があってもそれらの比は温度依存性を持たないから、Ｖbgr の温度依存性は定数αによって変えることができる。
【００３０】
さて、読み出し電圧とベリファイ電圧をＶbgr の抵抗分割によって得るとき、温度係数もその分割比だけ変化してしまう。従って、各電圧に対して定数αを与える必要がある。常温Ｔ0 における電圧Ｖf1＝０．６Ｖ、その温度係数が−２ｍＶ／℃のとき、温度Ｔにおける電圧Ｖbgr は、
Ｖbgr ＝(0.6-0.024α)+８×10-5（α-25)（Ｔ−Ｔ0 ）
となる。メモリセルのゲート電圧（読み出し電圧やベリファイ電圧）Ｖcgが電圧Ｖbgr のβ倍によって得られるとすると、
Ｖcg＝βＶbgr
このとき、常温Ｔ0 におけるゲート電圧Ｖcgと電圧Ｖbgr をそれぞれＶcg0,Ｖbgr0とすると、Ｖcg0 ＝１．０Ｖ，１．５Ｖのそれぞれに対するパラメータαは下記の（表１）の値を取る必要がある。
【００３１】
【表１】
【００３２】
（表１）にはそのときの電圧Ｖbgr0と係数βも示されている。パラメータαが与えられたとき、５つのパラメータセット、即ち３つの抵抗値や２つのダイオードのｐｎジャンクション面積は一意的に決めることはできないが、例えばＡ１＝Ａ２、Ｒ１＝２５ｋΩ、Ｒ２＝１００ｋΩ、Ｒ３＝２２ｋΩ（Ｖcg0 ＝１．０Ｖ），２９ｋΩ（Ｖcg0 ＝１．５Ｖ）とすればよい。
【００３３】
図５では、２つのゲート電圧を発生する回路であり、読み出し時には“Ｈ”、ベリファイ時には“Ｌ”となる信号ＲＥを入力する。ここで、ｒ１＝７ｋΩ、ｒ２＝２２ｋΩとされている。
【００３４】
図６は、電圧Ｖbgr を入力しゲート電圧Ｖcgを出力する回路である。これは、一種の電圧変換回路であり、（表１）のβの値に対応して、Ｒ４＝２．５ｋΩ、Ｒ５＝４．４ｋΩ、Ｒ６＝３．１ｋΩに設定されている。この回路には、信号ＲＥと共に、ベリファイ時に“Ｈ”となる信号ＶＲＦＹが入力される。この構成により、２つの電圧Ｖcgを１つの回路で得ることができる。
【００３５】
つまり、図５の回路では所望の温度特性を持つ定電圧Ｖbgr が出力され、図６の回路では定電圧Ｖbgr から必要な読み出し電圧Ｖcgが発生される。さらに図５の回路では、読み出し電圧Ｖcgにおける温度特性がメモリセルのしきい値電圧Ｖｔの温度特性と等しくなるように、定電圧Ｖbgr の温度特性を定めている。
【００３６】
このように本実施形態によれば、読み出し電圧を発生するために、定電圧発生回路と電圧変換回路を設け、定電圧発生回路のパラメータを最適化することにより、メモリセルのしきい値電圧Ｖｔと同じ温度依存性を持つ読み出し電圧を発生させることができる。従って、先の第１の実施形態と同様の効果が得られる。
【００３７】
なお、本発明は上述した各実施形態に限定されるものではない。メモリセルはＲＯＭやＥＥＰＲＯＭを構成するものに限らず、複数のしきい値電圧を持つものであればよい。また、読み出し電圧やベリファイ電圧に限らず、メモリセルトランジスタのしきい値電圧と同じ温度特性を有する電圧を必要とする部分に適用することが可能である。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【００３８】
【発明の効果】
以上詳述したように本発明によれば、温度依存性のない一定電圧Ｖbgr と温度依存性を有するメモリセルのしきい値電圧Ｖｔとを加算する手段を設け、読み出し電圧やベリファイ電圧の温度依存性をメモリセルのしきい値電圧の温度依存性に等しくすることができるので、しきい値電圧マージンを小さくすることができ、低電圧駆動や多値メモリの実現に寄与することが可能となる。
【図面の簡単な説明】
【図１】第１の実施形態に係わる温度補償読み出し電圧発生回路を示す回路構成図。
【図２】温度依存性の小さな一定電圧を出力する回路を示す図。
【図３】温度依存性の小さな一定電圧を出力する回路を示す図。
【図４】複数の温度補償読み出し電圧レベルを出力できる回路を示す図。
【図５】読み出し電圧に応じた温度係数を有する定電圧発生回路を示す図。
【図６】定電圧Ｖbgr に対応した読み出し電圧Ｖcgを発生する回路を示す図。
【図７】従来の読み出し電圧発生回路の例を示す図。
【図８】しきい値電圧マージンを説明するための図。
【符号の説明】
１…電源端
２…入力端
３…出力端
４…オペアンプ
ＭＣ…トランジスタ
Ｑｎ…ｎチャネルＭＯＳトランジスタ
Ｑｐ…ｐチャネルＭＯＳトランジスタ
Ｒ，Ｒ１〜Ｒ１７…抵抗
Ｄ１〜Ｄ３…ダイオード
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置に係わり、特に読み出し電圧やベリファイ電圧の温度依存性をメモリセルのしきい値電圧の温度依存性に等しくした不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
従来、読み出し専用の不揮発性半導体記憶装置（ＲＯＭ）には、メモリセルトランジスタのしきい値電圧Ｖｔを２種類（Ｖt1，Ｖt2）設けることによって、それぞれデータの“０”，“１”に対応させ記憶するものがある。しきい値電圧Ｖｔは、
Ｖｔ＝ Vfb+X{2Fi×Fn×(2Fi-Vbs)+ g×Fs(2Fi-Vbs)}1/2
と表わされる。ここで、Ｖfbはフラットバンド電圧（これはゲートとシリコン基板の仕事関数の差Fi-ms に比例する）、Ｘはチャネルの極性（ｎチャネルの場合＋１，ｐチャネルの場合−１）、Ｆi はフェルミポテンシャル、Ｆn はナローチャネル効果の補正係数、Ｖbsは基板とソースの電位差、ｇはバックバイアス効果係数、Ｆs はショートチャネル効果補正係数である。通常、２種類のしきい値電圧は、チャネルインプラのドーズ量を変えて、Fi-ms を変えることによって変えられる。
【０００３】
読み出し時、メモリセルのゲート電圧Ｖg は２種類のしきい値電圧（Ｖt1＜Ｖt2とする）の間に設定される。しきい値電圧Ｖt1のメモリセルが読み出される場合、メモリセルトランジスタはオンし、ドレイン電流が流れる。一方、しきい値電圧Ｖt2のメモリセルが読み出される場合、メモリセルトランジスタはオフするため、ドレイン電流は流れない。従って、ドレイン電流が流れるか否かを検出することによって、データを読み出すことができる。
【０００４】
ところで、温度が変化すると、ゲートとシリコン基板の仕事関数の差Fi-ms とフェルミポテンシャルＦi が変動するため、メモリセルのしきい値電圧は変動する。これに対し、読み出しのためのゲート電圧は電源電圧或いは分割された電圧であり、温度の変動によっても変動しない。従って、温度変化等によるしきい値電圧の変動があってもデータを誤読み出ししないために、２つのしきい値電圧差を十分確保する必要があった。
【０００５】
しかしながら、電源電圧が下がったり、メモリセルに３種類以上のしきい値電圧を持たせることによって単位メモリセル当たりの情報量を増やそうとすると、この大きいしきい値電圧マージンが問題となってくる。
【０００６】
なお、参考のために、図７に従来の読み出し電圧発生回路の例を示す。これは、２つの抵抗Ｒ１７，Ｒ１８を用いた抵抗分割による分圧回路である。また、図８にしきい値電圧マージンを説明するための図を示す。実線は常温時のしきい値電圧分布、破線は高温時のしきい値電圧分布であり、温度が高くなるほどしきい値電圧が低くなる傾向にある。従って、常温時に読み出しマージンを適切に設定しても、高温時は高い方のしきい値電圧Ｖt2の最小値が小さくなりマージン領域にはみ出すため、実際の読み出しマージンは本来の読み出しマージンよりも小さくなる。
【０００７】
一方、電気的書き換え可能な手段を有する不揮発性半導体記憶装置（ＥＥＰＲＯＭ）では、メモリセルとして電荷蓄積層と制御ゲートが積層されたＦＥＴ−ＭＯＳ構造が用いられている。ＥＥＰＲＯＭでは通常、書き換え時にメモリセルに電源電圧より高い電圧を印加し、トンネル電流などによって電荷蓄積層の電荷量をコントロールする。メモリセルのしきい値電圧はこの電荷量によって変化するため、２種類のしきい値電圧（Ｖt1＜Ｖt2とする）を取らせることができる。消去時には、ある長さのデータ単位に、全てのデータは１つのしきい値電圧（例えばＶt1）に設定される。書き込みは、ビット毎に選択的に行われ、選択されたメモリセルのしきい値電圧はＶt2にされ、非選択のメモリセルのしきい値電圧はＶt1のままにされる。
【０００８】
また、消去されるメモリセルのしきい値電圧や書き込まれるメモリセルのしきい値電圧をなるべくメモリセル毎にばらつかないようにするため、ベリファイ読み出しが行われている。これは、書き込み或いは消去をした後に、ビット毎或いは消去単位の全ビットが十分にそれぞれ書き込まれたか否か或いは消去されたか否かを確認するための読み出しである。２種類のしきい値電圧間のマージンを十分取るために、例えば書き込みベリファイ時に、メモリセルのゲートは通常の読み出し電圧Ｖreadより高い電圧Ｖvrfyが印加される。
【０００９】
ところで、この種のＥＥＰＲＯＭにおいても前記したＲＯＭと同様に、温度が変化するとメモリセルのしきい値電圧は変動するが、読み出し電圧やベリファイ電圧は温度によらず一定である。このため、２つのしきい値電圧の差を十分確保する必要があった。また、このしきい値電圧マージンは、ＲＯＭの場合と比べてより大きく取る必要がある。例えば、ベリファイ電圧Ｖvrfy印加時には高温であり、通常読み出し電圧Ｖread印加時に低温である場合があるためである。さらにＲＯＭの場合と同様に、電源電圧が下がったり、メモリセルに３種類以上のしきい値電圧を持たせることによって単位メモリセル当たりの情報量を増やそうとすると、この大きいしきい値電圧マージンがより大きな問題となってくる。
【００１０】
【発明が解決しようとする課題】
このように従来、ＲＯＭやＥＥＰＲＯＭ等の不揮発性半導体記憶装置においては、温度変化によりセルトランジスタのしきい値電圧が変動するため、しきい値電圧マージンを大きくする必要があり、これが低電圧駆動や多値メモリを実現する上での障害となっていた。
【００１１】
本発明は、上記事情を考慮して成されたもので、その目的とするところは、しきい値電圧マージンを小さくすることができ、低電圧駆動や多値メモリの実現に寄与し得る不揮発性半導体記憶装置を提供することにある。
【００１２】
【課題を解決するための手段】
（構成）
上記課題を解決するために本発明は、次のような構成を採用している。
即ち本発明（請求項１）は、データの記憶状態によりしきい値電圧が異なるメモリセルに対し、読み出し電圧の印加によりメモリセルに記憶されたデータを読み出す不揮発性半導体記憶装置において、前記読み出し電圧を発生するために、温度依存性のない一定電圧Ｖbgr と温度依存性を有するメモリセルのしきい値電圧Ｖｔとを加算する手段を設けたことを特徴とする。
【００１３】
また本発明（請求項２）は、データの記憶状態によりしきい値電圧が異なるメモリセルを有し、データの書き換え時に書き換えが十分行われたか否かを確認するためのベリファイ電圧の印加を行う電気的書き換え可能な不揮発性半導体記憶装置において、前記ベリファイ電圧を発生するために、温度依存性のない一定電圧Ｖbgr と温度依存性を有するメモリセルのしきい値電圧Ｖｔとを加算する手段を設けたことを特徴とする。
【００１４】
ここで、本発明の望ましい実施態様としては、次のものがあげられる。
(1) メモリセルは、読み出し専用の不揮発性半導体記憶装置（ＲＯＭ）を構成するものであること。
(2) 読み出し電圧を発生する手段として、しきい値電圧がＶｔで、ゲートとドレインが共通接続されると共に負荷抵抗を介して電源端に接続され、ソースに温度依存性のない一定電圧Ｖbgr が印加されるＭＯＳトランジスタを用い、該ＭＯＳトランジスタがオン状態の時にドレインに現れる出力電圧を取り出すこと。
(3) メモリセルは、電気的書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）を構成するものであること。
(4) ベリファイ電圧を発生する手段として、しきい値電圧がＶｔで、ゲートとドレインが共通接続されると共に負荷抵抗を介して電源端に接続され、ソースに温度依存性のない一定電圧Ｖbgr が印加されるＭＯＳトランジスタを用い、該ＭＯＳトランジスタがオン状態の時にドレインに現れる出力電圧を取り出すこと。
(5) 一定電圧Ｖbgr を作成する手段として、オペアンプの非反転入力端と出力端との間に接続された抵抗Ｒ１と、非反転入力端と接地端との挿入されたダイオードＤ１と、オペアンプの反転入力端と出力端との間に接続された抵抗Ｒ２と、反転入力端と接地端との間に挿入された抵抗Ｒ３とダイオードＤ２の直列回路とを備えたこと。
(6) 一定電圧Ｖbgr を作成する手段として、温度依存性の小さいブレイクダウン電圧を持つダイオードを用い、該ダイオードにより得られる基準電圧を分圧すること。
【００１５】
また本発明（請求項６）は、データの記憶状態によりしきい値電圧が異なるメモリセルに対し、読み出し電圧の印加によりメモリセルに記憶されたデータを読み出す不揮発性半導体記憶装置において、前記読み出し電圧を発生する手段として、前記メモリセルのしきい値電圧の温度依存性に応じて温度依存性を変えられる定電圧を発生する定電圧発生回路と、この定電圧発生回路の出力電圧から必要な読み出し電圧を発生する電圧変換回路とを設け、前記定電圧発生回路は、前記電圧変換回路で得られる読み出し電圧の温度依存性が前記メモリセルのしきい値電圧の温度依存性と一致するように定電圧の温度依存性を設定するものであることを特徴とする。
（作用）
本発明（請求項１）では、読み出し電圧を、温度依存性のない一定電圧Ｖbgr と温度依存性を有するメモリセルのしきい値電圧Ｖｔとの和（Ｖbgr ＋Ｖｔ）としているので、読み出し電圧の温度依存性をメモリセルのしきい値電圧の温度依存性に等しくすることができる。このため、温度変化によりメモリセルのしきい値電圧が変動してもデータを誤読み出しすることはない。
【００１６】
また本発明（請求項２）では、ベリファイ電圧を、温度依存性のない一定電圧Ｖbgr と温度依存性を有するメモリセルのしきい値電圧Ｖｔとの和（Ｖbgr ＋Ｖｔ）としているので、ベリファイ電圧の温度依存性をメモリセルのしきい値電圧の温度依存性に等しくすることができる。さらに本発明（請求項６）では、読み出し電圧を発生するために、定電圧発生回路と電圧変換回路を設け、定電圧発生回路のパラメータを最適化することにより、メモリセルのしきい値電圧Ｖｔと同じ温度依存性を持つ読み出し電圧を発生させることができる。
従って本発明によれば、しきい値電圧マージンを小さくすることができ、これにより低電圧駆動や多値メモリの実現に寄与することが可能となる。
【００１７】
【発明の実施の形態】
以下、本発明の詳細を図示の実施形態によって説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態に係わる不揮発性半導体記憶装置における温度補償読み出し電圧発生回路を示す回路構成図である。
【００１８】
この回路は、ＲＯＭやＥＥＰＲＯＭを構成するメモリセルと同じプロセスで作られた同じ構造のトランジスタＭＣと、高抵抗の抵抗素子Ｒとからなる。トランジスタＭＣの電荷蓄積層は制御ゲートと共にドレインに接続され、さらに抵抗素子Ｒを介して電源端１に接続されている。トランジスタＭＣのソースは入力端２に接続され、入力端２には温度依存性の小さな一定電圧Ｖbgr が入力される。そして、トランジスタＭＣのドレインが出力端３に接続され、この出力端３に現れる出力電圧が読み出し電圧として用いられるものとなっている。
【００１９】
本実施形態における読み出し電圧発生回路の出力端３に現れる出力電圧Ｖｇは、トランジスタＭＣのしきい値電圧Ｖｔを用いて、
Ｖｇ＝Ｖbgr ＋Ｖｔ
となる。温度が変動した時のトランジスタＭＣのしきい値電圧Ｖｔの変動量をｄＶｔ、出力電圧、即ちメモリセルのゲート電圧Ｖｇの変動量をｄＶｇとすると、Ｖbgr の温度変動量を無視できて、
ｄＶｇ＝ｄＶｔ
となる。即ち、読み出し電圧の変動量としきい値電圧の変動量が等しくなる。
【００２０】
このように本実施形態によれば、メモリセルのデータ読み出しに用いる読み出し電圧の温度変動量をメモリセルのしきい値電圧の温度変動量と同一にできるため、隣り合うしきい値電圧間マージンを不必要に取らなくてよく、低電圧動作や多値メモリを実現しやすくなる。
【００２１】
図２は、温度依存性の小さな一定電圧Ｖbgr を出力するバンドギャップリファレンス回路を示す図である。
オペアンプ４の非反転入力端と出力端との間に抵抗Ｒ１が接続され、非反転入力端と接地端との間にダイオードＤ１が挿入され、オペアンプ４の反転入力端と出力端との間に抵抗Ｒ２が接続され、反転入力端と接地端との間に抵抗Ｒ３とダイオードＤ２の直列回路が挿入されている。そして、オペアンプ４の出力端が前記読み出し電圧発生回路の入力端２に接続されるものとなっている。
【００２２】
この回路は、バンドギャップリファレンス回路として知られているもので（アナログ集積回路設計技術（上）：培風館，p275-276，Ｐ．Ｒ．グレイ／Ｒ．Ｇ．メイヤー共著）、次式で示されるように、温度が変化しても出力電圧Ｖbgr は一定のままである。
【００２３】
Ｖbgr ＝Ｖf1＋αＶT
ＶT ＝ｋＴ／ｑ
但し、αは抵抗の比（Ｒ２／Ｒ１）や（Ｒ２／Ｒ３）等によって決まる定数、ｋはボルツマン定数、Ｔは絶対温度、ｑは素電荷量である。
【００２４】
図３は、温度依存性の小さなブレイクダウン電圧を持つダイオードＤ３を用いた温度依存性の小さな一定電圧Ｖbgr を出力する回路を示す図である。この回路も、バンドギャップリファレンス回路として知られているもので（アナログ集積回路設計技術（上）：培風館，p270-272，Ｐ．Ｒ．グレイ／Ｒ．Ｇ．メイヤー共著）、温度が変化しても出力電圧は上式と同様に一定のままである。
【００２５】
なお、図中の５は電圧発生回路、Ｒ６〜Ｒ９は抵抗素子、Ｑp1はｐＭＯＳトランジスタを示している。
図４は、図３の回路を改良したもので、複数の温度補償読み出し電圧レベルを出力できる回路を示す図である。
【００２６】
ドレインが電源端に接続されたｐＭＯＳトランジスタＱp2のゲートにオペアンプの出力が入力され、トランジスタＱp2のドレインは抵抗素子Ｒ10を介してオペアンプの非反転入力端に接続されている。オペアンプの反転入力端には、一定電圧Ｖbgr が入力される。そして、オペアンプの非反転入力端には、抵抗素子Ｒ11，Ｒ12，Ｒ13が直列に接続され、抵抗素子Ｒ11，Ｒ12の接続点が前記図１に示す読み出し電圧発生回路の入力端２に接続される。抵抗素子Ｒ12，Ｒ13の接続点はｎＭＯＳトランジスタＱn1を介して接地端に接続され、抵抗素子Ｒ13はｎＭＯＳトランジスタＱn2を介して接地端に接続されている。
【００２７】
このような構成において、抵抗素子Ｒ11，Ｒ12，Ｒ13の抵抗値をそれぞれｒ１，ｒ２，ｒ３とすると、入力電圧Ｖ１が“Ｈ”の時、出力電圧Ｖg1は、
Ｖg1＝ｒ２／（ｒ１＋ｒ２）×Ｖbgr
となり、電圧Ｖ２が“Ｈ”の時、出力電圧Ｖg2は、
Ｖg2＝（ｒ２＋ｒ３）／（ｒ１＋ｒ２＋ｒ３）×Ｖbgr
となる。Ｖg1＜Ｖg2であるから、書き込みベリファイ電圧Ｖreadを（Ｖg2＋Ｖt ）、通常読み出し電圧Ｖvrfyを（Ｖg1＋Ｖt ）とすることによって、温度変動時のＶreadとＶvrfyの変動量を等しくすることができる。このため、隣り合うしきい値電圧間マージンを不必要に取らなくてよく、低電圧動作や多値メモリを実現しやすくなる。
（第２の実施形態）
本実施形態は、前記図２に示すバンドギャップリファレンス回路の各パラメータを最適化することにより、温度補償された読み出し電圧やベリファイ電圧を発生するものである。メモリセルのしきい値電圧の温度依存性を−２ｍＶ／℃、常温Ｔ0 における読み出し電圧を１．０Ｖ、ベリファイ電圧を１．５Ｖとする場合について考える。
【００２８】
図５は、本実施形態に係わるバンドギャップリファレンス回路を示す図である。前記の図２と同様に、２つのダイオードＤ１，Ｄ２、３つの抵抗Ｒ１，Ｒ２，Ｒ３、１つのオペアンプ４から構成される。但し、抵抗Ｒ３は抵抗ｒ１，ｒ２に分割（Ｒ３＝ｒ１＋ｒ２）されており、ｒ２と並列にｎＭＯＳトランジスタＱn3が接続されている。
【００２９】
このときの出力電圧Ｖbgr は、
Ｖbgr ＝Ｖf1＋αＶt
α＝Ｒ2 ／Ｒ3 ・Ｌｎ{(Ｒ2 ×Ａ2)/(Ｒ1 ×Ａ1 )}
Ｖt ＝ｋＴ／ｑ
で与えられることが知られている。ここで、Ｖf1はダイオードＤ１のフォアードバイアス、Ａ１，Ａ２はダイオードＤ１，Ｄ２のジャンクション面積、ｋはボルツマン定数、Ｔは絶対温度、ｑは素電荷量である。抵抗Ｒ１〜Ｒ３に温度依存性があってもそれらの比は温度依存性を持たないから、Ｖbgr の温度依存性は定数αによって変えることができる。
【００３０】
さて、読み出し電圧とベリファイ電圧をＶbgr の抵抗分割によって得るとき、温度係数もその分割比だけ変化してしまう。従って、各電圧に対して定数αを与える必要がある。常温Ｔ0 における電圧Ｖf1＝０．６Ｖ、その温度係数が−２ｍＶ／℃のとき、温度Ｔにおける電圧Ｖbgr は、
Ｖbgr ＝(0.6-0.024α)+８×10-5（α-25)（Ｔ−Ｔ0 ）
となる。メモリセルのゲート電圧（読み出し電圧やベリファイ電圧）Ｖcgが電圧Ｖbgr のβ倍によって得られるとすると、
Ｖcg＝βＶbgr
このとき、常温Ｔ0 におけるゲート電圧Ｖcgと電圧Ｖbgr をそれぞれＶcg0,Ｖbgr0とすると、Ｖcg0 ＝１．０Ｖ，１．５Ｖのそれぞれに対するパラメータαは下記の（表１）の値を取る必要がある。
【００３１】
【表１】
（表１）にはそのときの電圧Ｖbgr0と係数βも示されている。パラメータαが与えられたとき、５つのパラメータセット、即ち３つの抵抗値や２つのダイオードのｐｎジャンクション面積は一意的に決めることはできないが、例えばＡ１＝Ａ２、Ｒ１＝２５ｋΩ、Ｒ２＝１００ｋΩ、Ｒ３＝２２ｋΩ（Ｖcg0 ＝１．０Ｖ），２９ｋΩ（Ｖcg0 ＝１．５Ｖ）とすればよい。
【００３３】
図５では、２つのゲート電圧を発生する回路であり、読み出し時には“Ｈ”、ベリファイ時には“Ｌ”となる信号ＲＥを入力する。ここで、ｒ１＝７ｋΩ、ｒ２＝２２ｋΩとされている。
【００３４】
図６は、電圧Ｖbgr を入力しゲート電圧Ｖcgを出力する回路である。これは、一種の電圧変換回路であり、（表１）のβの値に対応して、Ｒ４＝２．５ｋΩ、Ｒ５＝４．４ｋΩ、Ｒ６＝３．１ｋΩに設定されている。この回路には、信号ＲＥと共に、ベリファイ時に“Ｈ”となる信号ＶＲＦＹが入力される。この構成により、２つの電圧Ｖcgを１つの回路で得ることができる。
【００３５】
つまり、図５の回路では所望の温度特性を持つ定電圧Ｖbgr が出力され、図６の回路では定電圧Ｖbgr から必要な読み出し電圧Ｖcgが発生される。さらに図５の回路では、読み出し電圧Ｖcgにおける温度特性がメモリセルのしきい値電圧Ｖｔの温度特性と等しくなるように、定電圧Ｖbgr の温度特性を定めている。
【００３６】
このように本実施形態によれば、読み出し電圧を発生するために、定電圧発生回路と電圧変換回路を設け、定電圧発生回路のパラメータを最適化することにより、メモリセルのしきい値電圧Ｖｔと同じ温度依存性を持つ読み出し電圧を発生させることができる。従って、先の第１の実施形態と同様の効果が得られる。
【００３７】
なお、本発明は上述した各実施形態に限定されるものではない。メモリセルはＲＯＭやＥＥＰＲＯＭを構成するものに限らず、複数のしきい値電圧を持つものであればよい。また、読み出し電圧やベリファイ電圧に限らず、メモリセルトランジスタのしきい値電圧と同じ温度特性を有する電圧を必要とする部分に適用することが可能である。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【００３８】
【発明の効果】
以上詳述したように本発明によれば、温度依存性のない一定電圧Ｖbgr と温度依存性を有するメモリセルのしきい値電圧Ｖｔとを加算する手段を設け、読み出し電圧やベリファイ電圧の温度依存性をメモリセルのしきい値電圧の温度依存性に等しくすることができるので、しきい値電圧マージンを小さくすることができ、低電圧駆動や多値メモリの実現に寄与することが可能となる。
【図面の簡単な説明】
【図１】第１の実施形態に係わる温度補償読み出し電圧発生回路を示す回路構成図。
【図２】温度依存性の小さな一定電圧を出力する回路を示す図。
【図３】温度依存性の小さな一定電圧を出力する回路を示す図。
【図４】複数の温度補償読み出し電圧レベルを出力できる回路を示す図。
【図５】読み出し電圧に応じた温度係数を有する定電圧発生回路を示す図。
【図６】定電圧Ｖbgr に対応した読み出し電圧Ｖcgを発生する回路を示す図。
【図７】従来の読み出し電圧発生回路の例を示す図。
【図８】しきい値電圧マージンを説明するための図。
【符号の説明】
１…電源端
２…入力端
３…出力端
４…オペアンプ
ＭＣ…トランジスタ
Ｑｎ…ｎチャネルＭＯＳトランジスタ
Ｑｐ…ｐチャネルＭＯＳトランジスタ
Ｒ，Ｒ１〜Ｒ１７…抵抗
Ｄ１〜Ｄ３…ダイオード
Claims (9)
- データの記憶状態によりしきい値電圧が異なるメモリセルに対し、読み出し電圧の印加により記憶されたデータを読み出す不揮発性半導体記憶装置において、
前記読み出し電圧を発生するために、ダイオードの温度依存性を利用したバンドギャップリファレンス回路からなり、前記メモリセルのしきい値電圧の温度依存性に応じて温度依存性を変えられる定電圧を発生する定電圧発生回路と、この定電圧発生回路の出力電圧から必要な読み出し電圧を生成する電圧変換回路とを具備し、
前記定電圧発生回路は、前記電圧変換回路で得られる読み出し電圧の温度依存性が前記メモリセルのしきい値電圧の温度依存性と一致するように定電圧の温度依存性を設定するものであることを特徴とする不揮発性半導体記憶装置。 - データの記憶状態によりしきい値電圧が異なるメモリセルを有する不揮発性半導体記憶装置において、
前記メモリセルの読み出し電圧に対応する第１の実質的に一定の電圧を生成する第１の電圧発生部と、前記メモリセルのベリファイ電圧に対応する第２の実質的に一定の電圧を生成する第２の電圧発生部とを有する定電圧源と、
この定電圧源に接続され、前記メモリセルのトランジスタのゲートに所定の電圧を印加するための電圧生成回路とを備え、
前記電圧生成回路は、電圧特性が前記メモリセルのトランジスタのしきい値電圧特性の温度変化と実質的に同じように変化する素子を有し、該素子による温度依存性を有する電圧と前記定電圧源からの一定電圧とを加算して出力するものであることを特徴とする不揮発性半導体記憶装置。 - データの記憶状態によりしきい値電圧が異なるメモリセルを有する不揮発性半導体記憶装置において、
一定の電圧を発生する電圧発生器と、この電圧発生器の出力電圧を分圧する分圧器とからなる定電圧源と、
前記定電圧源に接続され、前記メモリセルのトランジスタのゲートに所定の電圧を印加するための電圧生成回路とを備え、
前記電圧生成回路は、電圧特性が前記メモリセルのトランジスタのしきい値電圧特性の温度変化と実質的に同じように変化する素子を有し、該素子による温度依存性を有する電圧と前記定電圧源からの一定電圧とを加算して出力するものであることを特徴とする不揮発性半導体記憶装置。 - データの記憶状態によりしきい値電圧が異なるメモリセルを有する不揮発性半導体記憶装置において、
一定の電圧を発生する電圧発生器と、複数の抵抗を直列接続してなり、前記電圧発生器の出力電圧を分圧する抵抗分圧器と、この抵抗分圧器に接続されて出力電圧を切り替えるスイッチ回路とからなる定電圧源と、
前記定電圧源に接続され、前記メモリセルのトランジスタのゲートに所定の電圧を印加するための電圧生成回路とを備え、
前記電圧生成回路は、電圧特性が前記メモリセルのトランジスタのしきい値電圧特性の温度変化と実質的に同じように変化する素子を有し、該素子による温度依存性を有する電圧と前記定電圧源からの一定電圧とを加算して出力するものであることを特徴とする不揮発性半導体記憶装置。 - 前記スイッチ回路は、前記メモリセルの読み出し電圧とベリファイ電圧との間で前記出力電圧を切り替えることを特徴とする請求項４記載の不揮発性半導体記憶装置。
- データの記憶状態によりしきい値電圧が異なるメモリセルを有する不揮発性半導体記憶装置において、
ダイオードの温度依存性を利用したバンドギャップリファレンス回路からなり、温度補正された読み出し電圧及び温度補正されたベリファイ電圧の少なくとも一方を生成する電圧生成部と、読み出し電圧及びベリファイ電圧の少なくとも一方をメモリセルに印加する電圧印加部とを備え、
前記読み出し電圧及び前記ベリファイ電圧の少なくとも一方の生成を、前記メモリセルのしきい値電圧温度特性に基づいて補償することにより行うことを特徴とする不揮発性半導体記憶装置。 - しきい値電位が可変のトランジスタを備え、動作中には複数の所定しきい電圧のうちの１つになるメモリセルのアレーが基板に設けられた不揮発性半導体記憶装置において、
温度変化とは実質的に独立な電圧を発生する第１の回路と、
この第１の回路及び前記アレーに接続され、いずれか１個のセルのしきい値電圧を示し温度の変化と共に電位が変化する電圧と前記第１の回路の出力電圧を電位的に結合して結合電圧を生成し、この結合電圧を１個のメモリセルに印加する第２の回路とを備え、
前記結合電圧が前記のいずれか１個のメモリセルのしきい値電圧特性の温度変化と実質的に同じように変化することを特徴とする不揮発性半導体記憶装置。 - 前記第２の回路には、前記結合電圧を読み出し電圧として用い、ある１個のメモリセルからデータを読み出す読み出し回路と、前記結合電圧をベリファイ電圧として用い、ある１個のメモリセルの状態を検査する検査回路の少なくとも一方が設けられていることを特徴とする請求項７記載の不揮発性半導体記憶装置。
- データ記憶状態に依存してしきい値電圧が可変であるメモリセルのアレーを有する不揮発性半導体記憶装置において、
いずれか１個のメモリセルのデータを読み出す回路に、前記アレーに接続されてメモリセルに読み出し電圧を与える読み出し電圧発生部が設けられ、
前記読み出し電圧発生部は、ダイオードの温度依存性を利用したバンドギャップリファレンス回路からなり、１個のメモリセルのしきい値電圧の温度依存状態に応じて温度依存状態の調整が可能な定電圧を発生する定電圧発生回路と、この定電圧発生回路の出力電圧に基づいて前記読み出し電圧を生成する電圧変換回路とを備え、
前記読み出し電圧が温度依存状態の点で前記メモリセルのしきい値電圧に実質的に等しくなるように、前記定電圧発生回路が定電圧の温度依存状態を設定することを特徴とする不揮発性半導体記憶装置。
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