KR100320794B1 - 플래쉬메모리셀의읽기및소거확인전압발생회로 - Google Patents

플래쉬메모리셀의읽기및소거확인전압발생회로 Download PDF

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    • G11C16/3445—Circuits or methods to verify correct erasure of nonvolatile memory cells

Abstract

1. 청구 범위에 기재된 발명이 속하는 기술 분야
본 발명은 플래쉬 메모리 셀의 읽기 및 소거 확인 전압 발생 회로에 관한 것 임.
2. 발명이 해결하고자 하는 기술적 과제
스플릿트(split) 게이트 타입의 셀을 이용한 플래쉬 메모리 장치에서 읽기(read) 및 소거 확인(erase verify) 동작시 메모리 셀에 동일한 게이트 전압을 인가하여 수행할 경우 메모리 셀의 전압-전류 특성상 소거된 메모리 셀과 기준 셀의 전류 마진이 충분하지 않아 소자의 신뢰성이 저하되는 문제점을 해결하기 위함.
3. 발명의 해결 방법의 요지
플래쉬 메모리 셀의 읽기 및 소거 확인 동적시 각기 다른 게이트 전압을 인가하여 읽기 및 소거 확인 동작을 수행하여 메모리 셀의 소거 마진을 충분히 확보 함.

Description

플래쉬 메모리 셀의 읽기 및 소거 확인 전압 발생 회로{Read and erase verify voltage generation circuit of flash memory cell}
본 발명은 플래쉬 메모리 셀의 읽기(read) 및 소거 확인(erase verify) 전압 발생 회로에 관한 것으로 특히, 메모리 셀의 읽기 또는 소거 확인 모드에 따라 선택 적으로 게이트 전압을 인가하여 읽기 및 소거 확인 동작을 수행하므로써 소자의 읽기 특성 및 소거 확인 특성을 개선할 수 있는 플래쉬 메모리 셀의 읽기 및 소거 확인 전압 발생 회로에 관한 것이다.
일반적으로, 스플릿(split) 게이트 타입의 메모리 셀을 사용하는 플래쉬 메모리 장치의 읽기(read) 및 소거 확인(erase verify) 동작시 종래에는 같은 크기의 전압을 게이트 전극으로 인가하여 센싱 동작을 수행하였다. 이러한 센싱 방법을 도 1을 참조하여 설명하면 다음과 같다.
도 1은 일반적인 센싱 방법을 설명하기 위해 도시한 플래쉬 메모리 장치의 회로도이다.
예를 들어, 일정한 전압 레벨로 프로그램된 메모리 셀(C1)이 선택되었다고 가정하면, 읽기 및 소거 확인 전압 발생 회로(VCCR ;11)로부터 메모리 셀(C1) 및 기준 셀(C2)의 콘트롤 게이트 전극으로 읽기 및 소거 확인 동작을 위한 전압(예를 들어 4V)이 인가된다. 메모리 셀(C1)의 프로그램된 데이터 및 기준 셀(C2)의 데이터는 칼럼 디코더(column decoder)(12)에 의해 선택된 각각의 비트라인으로 공급된다.
이때, 비트라인으로 공급된 메모리 셀 및 기준 셀(C1 및 C2)의 데이터는 기준전압(Vref)에 의해 구동되는 트랜지스터(T1 및 T2)를 통하여 각각 센스 앰프(13)로 입력 되게 된다. 이때, 상기 센스 앰프(13)는 입력되는 각각의 데이터를 비교한 후 센스 앰프의 출력 단자로 출력시키게 된다.
도 2(a)는 전압 발생 회로의 전원 전압(Vcc)에 따른 VCCR의 전압 특성 곡선을 나타내며, 도 2(b)는 전압에 따른 전류(VCCR-Icell) 특성 곡선을 설명하기 위해 도시한 그래프이다.
도 2(a)에 도시한 바와 같이, VCCR(11)에서 발생된 전압은 4V에서 포화(saturation)되는 특성을 갖는다. 이러한 특성을 갖는 VCCR(11)에서 발생된 전압에 대한 메모리 셀의 전류 특성(IEr) 및 기준 셀의 전류 특성 (IRef)을 도 2(b)에 나타내었다. 일반적으로 플래쉬 메모리 장치에서의 읽기비율(read ratio)은 2 : 4 이고 소거 확인 비율(erase verify ratio)은 4 : 4이다. 즉, 읽기 모드시에 메모리 셀에 프로그램된 데이터는 메모리 셀의 전류량을 그때의 기준 셀 전류량의 반과 비교하여 결정하고, 소거 확인 모드시에는 메모리 셀의 전류량을 그때의 기준 셀의 전류량과비교하여 소거 여부를 결정한다.
즉, 도2(b)에 도시된 바와같이, 읽기 동작시에는 VCCR의 포화(saturation)전압(예를 들어 4V)에서 메모리 셀의 전류량(I1)을 그때의 기준 셀의 전류량(I2)의 반(I2/2)과 비교하여 결정한다. 또한 소거 확인시에는 VCCR의 포화(saturation) 전압(예를 들어 4V)에서 메모리 셀의 전류량(I1)을 그때의 기준 셀의 전류량(I2)과 비교하여 결정한다.
이와 같이, 읽기 및 소거 확인 동작시 동일한 전압을 사용할 경우 읽기셍는 기준 셀과의 충분한 마진을 확보할 수 있지만, 소거 확인시에는 기준 셀 전류량과의 전류 마진이 충분하지 않아 소자의 신뢰성이 저하되는 문제점이 있다.
따라서, 본 발명은 플래쉬 메모리 셀의 읽기 및 소거 확인 동작시 메모리 셀에 각기 다른 게이트 전압을 인가하므로써 셀의 소거 마진을 충분히 확보하여 소자의 신뢰성 및 수율을 향상시킬수 있는 플래쉬 메모리 셀의 읽기 및 소거 확인 전압 발생 회로를 제공하는 데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리 셀의 읽기 및 소거 확인 전압 발생 회로는 일정한 전압을 발생하기 위한 전압 발생 회로와, 상기 전압 발생 회로의 출력 및 제어 신호에 따라 플래쉬 메모리 셀의 읽기 및 소거 확인 전압 중 어느 하나의 전압을 생성하여 출력 단자를 통해 출력하기 위한 전압 디바이더를 포함하여 구성된 것을 특징으로 한다.
도 1은 일반적인 플래쉬 메모리 셀의 센싱 방법을 설명하기 위해 도시한 플래쉬 메모리 장치의 회로도.
도 2(a) 및 2(b)는 전압 발생 회로의 전압 특성 곡선 및 메모리 셀과 기준 셀의 전류 마진 관계를 설명하기 위해 도시한 전압-전류 특성 그래프.
도 3은 본 발명에 따른 읽기 및 소거 확인 전압 발생 회로.
도 4는 본 발명에 따른 읽기 및 소거 확인 전압 발생 회로를 사용할 경우 메모리 셀과 기준 셀의 전류 마진 관계를 설명하기 위해 도시한 전압-전류 특성 그래프.
<도면의 주요 부분에 대한 부호 설명>
11 : 읽기 및 소거 확인 전압 발생 회로
12 : 칼럼 디코더 13 : 센스 앰프
21 : 전압 발생기 22 : 전압 디바이더
23 : 다이오드 체인
이하, 첨부된도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 3은 본 발명에 따른 읽기 및 소거 확인 전압 발생 회로도이다.
기준 전압 발생 회로(21)를 이용하여 전압 디바이더(22)를 구동시켜 읽기 및 소거 확인 전압을 발생하되, 소거 확인 신호(Er_Ver)의 상태에 따라 읽기 모드와 소거 확인 모드시에 각기 다른 전압이 출력되도록 한다. 예를 들어 읽기시에는 5V, 소거 확인시에는 3V의 전압을 발생시키게 된다 자세히 설명하면 다음과 같다.
전압 발생 회로(21)의 제 1 노드(K1)는 초기에 로우(low) 상태이므로 제 1 및 제 2 PMOS 트랜지스터(P1 및 P2)가 턴온된다 이때 로 전원 단자(Vcc)로부터 하이(high) 상태의 전압이 제 2 노드(K2)로 공급되낟. 이때, 상기 제 1 및 제 2 노드 (K1 및 K2) 간에 접속된 캐패시터(C)가 차지(Charge)됨과 동시에 상기 제 2 노드(K2)를 입력으로 하는 제 1 및 제 2 NMOS 트랜지스터(N1 및 N2)가 턴온된다. 그러므로, 전원 단자(Vcc)로부터 상기 제 1 PMOS 트랜지스터(P1) 및 제 1 NMOS 트랜지스터(N1)와, 상기 제 2 PMOS 트랜지스터(P2) 및 제 2 NMOS 트랜지스터(N2)를 통해 접지 단자(Vss)로 전류 패스가 이루어 진다. 따라서, 상기 제 1 노드(K1)의 전위는 상기 제 1 및 제 2 PMOS 트랜지스터(P1 및 P2)의 문턱전압보다 작은 로우(low) 상태의 전압을 유지하게 된다. 결국 전압 발생 회로(21)의 제 1 노드(K1) 및 제 2 노드(K2)의 전압에 의해 제 1 및 제 2 PMOS 트랜지스터(P1 ㅂ및 P2), 제 1 및 제 2 NMOS 트랜지스터(N1 및 N2)는 항상 턴온도니 상태를 유지하게 된다.
한편, 제 1 노드(K1)의 전압에 의해 구동되는 전압 디바이더(22)는 제 3 PMOS 트랜지스터(P3)가 턴오니됨에 따라 전원 단자(Vcc)로부터 전원 전압(예를 들어, 5V)이 출력 단자(VCCR)로 공급된다. 그러나, 만약 메모리 셀의 콘트롤 게이트에 데이터를 읽기 위한 전압(VCCR)을 공급하고자 한다면 소거 확인 신호(Er_Ver) 가 로우(low) 상태로 되어 제 3 NMOS 트랜지스터는 턴오프되게 된다. 이때, 전압 디바이더(22)의 PMOS 다이오드 체인(23)을 이루는 제 4 내지 제 8 PMOS 트랜지스터(P4 내지 P8)는 모두 동일한 문턱 전압(예를 들어, 1V)을 갖는다고 가정할 때, 출력 전압(VCCR)은 5V로 된다. 상기 출력 전압(VCCR)을 메모리 셀 및 기준 셀의 콘트롤 게이트 전극으로 인가하여 읽기(read) 동작을 수행하게 된다.
한편, 메모리 셀의 콘트롤 게이트에 데이터의 소거 확인을 위한 소거 확인 전압(VCCR)을 공급하고자 할때, 소거 확인 신호(Er_Ver)가 하이(high) 상태로 되어 제 3 NMOS 트랜지스터(N3)가 턴온된다. 이때 전압 디바이더(22)는 제 3 PMOS 트랜지스터(P3)가 턴온됨에 따라 제 6 PMOS 트랜지스터(P6)가 접지 단자(Vss)로 접속되어 PMOS 다이오드 체인(23)은 제 4 내지 제 6 PMOS 트랜지스터(P4 및 P6)는 모두 동일한 문턱 전압(예를 들어, 1V)을 갖고 있으므로, 출력 전압(VCCR)은 3V로 된다.
상기 출력 전압(VCCR)을 메모리 셀 및 기준 셀의 콘트롤 게이트 전극으로 인가하여 소거 확인 동작을 수행하게 된다.
도 4는 본 발명에 따른 읽기 및 소거 확인 전압 발생 회로를 사용할 경우 메모리 셀과 기준 셀의 전류 마진 관계를 설명하기 위해 도시한 전압에 따른 전류 (VCC-Icell) 특성 그래프이다.
도 3에 의한 읽기 및 소거 확인 전압은 5V 및 3V에서 포화되는 특성을 가지며, 이때 메모리셀의 전류량 특성(IEr)과 기준 셀의 전류량 특성(IRef)을 각각 나타낸다.
플래쉬 메모리 장치에서의 읽기비율(read ratio)은 2 : 4이고 소거 확인 비율(erase verify ratio)는 4 : 4이다. 읽기(read)시 셀의 콘트롤 게이트에 인가되는 전압의 포화 전압은 5V이며, 이때의 메모리 셀 전류량(I1)을 기준 셀의 전류량(I2)의 반(I2/2)과 비교하여 셀에 저장된 데이터를 판독한다.
한편, 소거 확인시 셀의 프로그램 게이트에 인가되는 전압은 3V이며, 이때의 메모리 셀 전류량(I3)을 기준 셀의 전류량(I4)과 비교하여 소거 여부를 확인하게 된다. 이는 도 4의 그래프에 도시된 바와 같이 소거 동작시의 포화 전압을 낮게 설정 하므로써 충분한 소거마진을 확보할 수 있다.
상술한 바와 같이 본 발명에 따르면 플래쉬 메모리 셀의 읽기 및 소거 확인 동작시 메모리 셀에 각기 다른 콘트롤 게이트 전압을 인가하므로써 셀의 소거 마진을 충분히 확보할 수 있고, 이에 따라 소자의 대량 생산시 생산성을 향상시킬 수 있는 탁월한 효과가 있다.

Claims (3)

  1. 일정한 전압을 발생하기 위한 전압 발생 회로와,
    전원 단자 및 출력 단자 사이에 접속되며 상기 전압 발생 회로의 출력 전압에 따라 구동되는 제 1 구동 수단과,
    소거 확인 전압에 따라 구동되는 제 2 구동 수단과,
    상기 출력 단자 및 접지 단자 사이에 접속되며 상기 제 2 구동 수단의 동작에 따라 상기 출력 단자로 읽기 또는 소거 확인 전압을 출력하기 위한 다이오드 체인을 포함하여 구성되는 것을 특징으로 하는 플래쉬 메모리 셀의 읽기 및 소거 확인 전압 발생 회로.
  2. 제 1 항에 있어서, 상기 전압 발생 회로는 전원 단자 및 제 2 노드 사이에 접속되면 제 1 노드의 전압을 입력으로 하는 제 1 트랜지스터와,
    상기 제 1 노드 및 제 2 노드 사이에 접속되는 캐패시터와,
    상기 제 2 노드 및 접지 단자 사이에 접속되며 상기 제 2 노드의 전압을 입력으로 하는 제 2 트랜지스터와,
    상기 전원 단자 및 상기 접지 단자 사이에 저항을 통하여 직렬로 접속되며 상기 제 1 및 제 2 노드의 전압을 각각 입력으로 하는 제 2 및 제 4 트랜지스터를 포함하여 구성되는 것을 특징으로 하는 플래쉬 메모리 셀의 읽기 및 소거 확인 전압 발생 회로.
  3. 제 1 항에 있어서, 상기 다이오드 체인은 상기 출력 단자 및 접지 단자 사이에 직렬로 접속되는 다수의 PMOS 트랜지스터로 구성된 것을 특징으로 하는 플래쉬 메모리 셀의 읽기 및 소거 확인 전압 발생 회로.
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