KR101256911B1 - 전압 발생 회로 - Google Patents

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마사오 쿠리야마
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삼성전자주식회사
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Abstract

본 발명은 반도체 메모리 장치의 전압 발생 회로에 관한 것이다. 본 발명은 미소 전압으로, 임의의 공급 전류를 설정할 수 있어 부하의 전압 천이를 고속으로 실시하는 것이 가능하고, 안정된 미소 전압을 발생할 수 있다. 본 발명은 정전류 회로와 전류 미러 회로를 포함한다. 정전류 회로는 연산 증폭기, 제 1 PMOS 트랜지스터, 제 1 저항을 포함한다. 전류 미러 회로는 제 2 PMOS 트랜지스터, 제 1 NMOS 트랜지스터, 제 2 저항, 제 3 PMOS 트랜지스터, 제 2 NMOS 트랜지스터, 제 3 저항(26), 그리고 출력 단자를 포함한다.

Description

전압 발생 회로{VOLTAGE GENERATION CIRCUIT}
도 1은 본 발명에 따른 전압 발생 회로의 제 1 실시 예를 보여주는 회로도이다.
도 2는 종래의 밴드 갭 레퍼런스 회로를 나타내는 회로도이다.
도 3은 NOR형 플래시 메모리 장치의 구성을 나타내는 블록도이다.
도 4는 종래의 정전압 발생 회로를 나타내는 회로도이다.
도 5는 본 발명에 따른 전압 발생 회로의 제 2 실시 예를 보여주는 회로도이다.
*도면의 주요 부분에 대한 부호 설명*
10; 정전류 회로 11, 30, 31; 연산 증폭기
12; PMOS 트랜지스터 　 　 　13;　저항
20, 30; 전류 미러 회로 21, 21'; PMOS 트랜지스터
22, 22'; NMOS 트랜지스터 23, 23'; 저항
24, 24'; PMOS 트랜지스터 25, 25'; NMOS 트랜지스터
26, 26'; 저항 27, 27', 35; 출력 단자
32;　PMOS 트랜지스터 33;　NMOS 트랜지스터
34;　저항 100, 200; 전압 발생 회로
본 발명은 반도체 장치의 정전압 발생회로에 관한 것으로, 더욱 상세하게는 전원 전위에 대해서 미소 전위가 되는 소전압을 발생하는 전압 발생 회로에 관한다.　
도 4는 반도체 장치 내부에서 일정 전압을 발생하는 종래의 정전압 발생 회로를 보여주는 회로도이다. 도 4를 참조하면, 제 1 및 제 2 연산 증폭기(30, 31)의 반전 입력 단자에는 제 1 및 제 2 기준 전위(VREF1, VREF2)가 각각 입력된다. 비반전 입력 단자는 서로 접속된 상태로 저항(34)의 중간 탭(P)에 접속되어 있다. PMOS 트랜지스터(32)의 소스는 전원 전압(Vcc)에, 게이트는 제 1 연산 증폭기(30)의 출력 단자에 접속되어 있다. NMOS 트랜지스터(33)의 드레인은 PMOS 트랜지스터(32)의 드레인에, 게이트는 제 2 연산 증폭기(31)의 출력 단자에, 소스는 접지에 접속되어 있다. NMOS 트랜지스터(33)의 드레인과 접지 사이에는 저항(34)이 접속된다. 출력 단자(35)는 NMOS 트랜지스터(33)의 드레인에 접속되어 있다.
제 1 및 제 2 연산 증폭기(30, 31)는 출력 단자(35)의 전압이 저항(34)의 중간 탭(P)으로 분압된 전압 값을, 제 1 및 제 2 기준 전위(VREF1, VREF2)와 각각 비교한다. 또한, 그 비교 값에 따라 PMOS 트랜지스터(32) 및 NMOS 트랜지스터(33)를 제어하고, 원하는 전압을 출력 단자(35)로 출력한다. 그런데 전원 전압에 비해 미소한 전압을 발생시키는 경우, 전원 전압과 출력 전압의 차이가 작기 때문에, 출력 을 상승시키는 계통과 하강시키는 계통의 동작 범위가 크게 다르다. 그 때문에, 증폭률의 밸런스가 극단적으로 다르게 되고, 출력 레벨은 진동되기 쉬워, 단시간에 안정시키는 것이 어렵다.
또한, 일본 공개 특허 제2000-112548호에는, 전원 전위에서 미소 전압만큼 작은 기준 출력 전압을 만들어 낼 수 있는 기준 전압 발생 회로에 대해 기재되어 있다. 112548호 특허의 도 1을 참조하면, 이 기준 전압 발생 회로는, 정전류원으로서 제 1 정전류(I)를 발생시키기 위해, 자기 게이트(G)와 소스(S)가 포화 결선된 디플리션 n채널 MOS 트랜지스터(M3)를 이용하고 있다. 그러나 반도체 집적회로에 있어서의 MOS 트랜지스터의 전류 특성은, 가공 불균형 및 온도에 의한 영향을 받기가 쉬운 문제가 있다.
본 발명은 이러한 문제를 해결하기 위해서 제안된 것으로, 본 발명의 목적은 미소 전압으로 임의의 공급 전류를 설정할 수 있고, 부하의 전압 천이를 고속으로 실시하는 것이 가능한, 안정된 미소 전압을 발생하는 전압 발생 회로를 제공하는 데 있다.
본 발명에 따른 반도체 메모리 장치의 전압 발생 회로는 정전류 회로 및 전류 미러 회로를 포함한다.
상기 정전류 회로는 반전 입력 단자에 기준 전위가 입력되는 연산증폭기;　상기 연산 증폭기의 비반전 입력 단자와 출력 단자에, 드레인과 게이트가 각각 접 속되고, 소스가 전원에 접속된 제 1 PMOS 트랜지스터; 상기 제 1 PMOS 트랜지스터의 드레인과 접지 사이에 접속된 제 1 저항을 포함한다.
상기 전류 미러 회로는 소스가 전원에, 게이트가 상기 제 1 PMOS 트랜지스터의 게이트에 접속된 제 2 PMOS 트랜지스터; 드레인과 게이트가 접속된 상태로, 상기 제 2 PMOS 트랜지스터의 드레인에 접속된 제 1 NMOS 트랜지스터; 상기 제 1 NMOS 트랜지스터의 소스와 접지 사이에 접속된 제 2 저항; 소스가 전원에, 게이트가 드레인에 접속된 제 3 PMOS 트랜지스터; 상기 제 3 PMOS 트랜지스터의 드레인에 드레인이, 상기 제 1 NMOS 트랜지스터의 게이트에 게이트가 접속된 제 2 NMOS 트랜지스터; 상기 제 2 NMOS 트랜지스터의 소스와 접지 사이에 접속된 제 3 저항; 및 상기 제 2 NMOS 트랜지스터의 소스에 접속된 출력 단자를 포함한다.
실시 예로서, 상기 제 1 내지 제 3 저항은 폴리실리콘 또는 확산층 또는 상기 폴리실리콘 및 확산층의 조합에 의해 형성된다. 상기 기준전위는 밴드 갭 레퍼런스 회로에 의해 생성된다. 상기 전류 미러 회로의 출력은 상기 반도체 메모리 장치의 로우 디코더 회로로 제공된다.
본 발명에 따른 반도체 메모리 장치의 전압 발생 회로의 다른 일면은 정전류 회로, 레벨 쉬프트 회로, 그리고 전류 미러 회로를 포함한다.
상기 정전류 회로는 반전 입력 단자에 기준 전위가 입력되는 연산증폭기; 상기 연산 증폭기의 비반전 입력 단자와 출력 단자에, 드레인과 게이트가 각각 접속되고 소스가 전원에 접속되는 제 1 PMOS 트랜지스터; 및 상기 제 1 PMOS 트랜지스터의 드레인과 접지 사이에 접속된 제 1 저항을 포함한다.
상기 레벨 쉬프트 회로는　소스가 전원에, 게이트가 상기 제 1 PMOS 트랜지스터의 게이트에 접속된 제 4 PMOS 트랜지스터; 및 드레인과 게이트가 접속된 상태로, 상기 제4 PMOS 트랜지스터의 드레인에 접속되고, 소스가 접지에 접속된 제 3 NMOS 트랜지스터를 포함한다.
상기 전류 미러 회로는 소스가 접지에 접속되고, 게이트가 상기 제 3 NMOS 트랜지스터의 게이트에 접속된 제 1' NMOS 트랜지스터; 드레인과 게이트가 접속된 상태로, 상기 제 1' NMOS 트랜지스터의 드레인에 접속된 제 2' PMOS 트랜지스터; 상기 제 2' PMOS 트랜지스터의 소스와 전원 사이에 접속된 제 2' 저항; 소스가 접지에 접속되고, 드레인과 게이트가 접속된 제 2' NMOS 트랜지스터; 드레인이 상기 제 2' NMOS 트랜지스터의 드레인에 접속되고 게이트가 상기 제 2' PMOS 트랜지스터의 게이트에 접속된 제 3' PMOS 트랜지스터; 상기 제 3' PMOS 트랜지스터의 소스와 전원 사이에 접속된 제 3' 저항; 및 상기 제 3' PMOS 트랜지스터의 소스에 접속된 출력 단자를 포함한다.
실시 예로서, 상기 제 1, 제 2´ 및 제 3´ 저항은 폴리 실리콘 또는 확산층 또는 상기 폴리실리콘 및 확산층의 조합에 의해 형성된다. 상기 기준 전위는 밴드 갭 레퍼런스 회로에 의해 생성된다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명한다.
도 1은 본 발명에 따른 전압 발생 회로의 제 1 실시 예를 보여주는 회로도이 다. 도 1을 참조하면, 전압 발생 회로(100)는 정전류 회로(10)와 전류 미러 회로(20)를 포함한다.
정전류 회로(10)는 연산 증폭기(11), 제 1 PMOS 트랜지스터(12), 그리고 제 1 저항(13)을 포함한다. 연산 증폭기(11)의 반전 입력 단자(-)에는 기준 전위(VREF)가 입력된다. 제 1 PMOS 트랜지스터(12)의 드레인과 게이트에는 연산 증폭기(11)의 비반전 입력 단자(+)와 출력 단자가 각각 접속되고, 소스에는 전원이 접속되어 있다. 제 1 저항(13)은 제 1 PMOS 트랜지스터(12)의 드레인과 접지 사이에 접속되어 있다.
전류 미러 회로(20)는 제 2 및 제 3 PMOS 트랜지스터(21, 24), 제 1 및 제 2 NMOS 트랜지스터(22, 25), 제 2 및 제 3 저항(23, 26)을 포함한다.
제 2 PMOS 트랜지스터(21)의 소스에는 전원 전압(VCC)이 인가되고, 게이트는 제 1 PMOS 트랜지스터(12)의 게이트와 접속되어 있다. 제 1 NMOS 트랜지스터(22)의 드레인과 게이트는 서로 접속되어 있으며, 이들은 제 2 PMOS 트랜지스터(21)의 드레인에 접속되어 있다. 제 2 저항(23)은 제 1 NMOS 트랜지스터(22)의 소스와 접지 사이에 접속되어 있다.
제 3 PMOS 트랜지스터(24)의 소스에는 전원 전압(VCC)이 인가되고, 게이트와 드레인은 서로 접속되어 있다. 제 2 NMOS 트랜지스터(25)의 드레인은 제 3 PMOS 트랜지스터(24)의 드레인에 접속되고, 게이트는 제 1 NMOS 트랜지스터(22)의 게이트에 접속되어 있다. 제 3 저항(26)은 제 2 NMOS 트랜지스터(25)의 소스와 접지 사이에 접속되어 있다. 출력 단자(27)는 제 2 NMOS 트랜지스터(25)의 소스에 위치한다.
연산 증폭기(11)의 반전 입력 단자(-)에 기준 전위(VREF)가 인가되면, 제 1 PMOS 트랜지스터(12)의 소스의 전위를 항상 기준 전위(VREF)로 유지하도록 동작한다. 제 1 저항(13)의 저항값을 R1이라고 하면, 제 1 저항(13)에 흐르는 전류(I1)는 I1=VREF/R1가 된다. 제 1 PMOS 트랜지스터(12)와 제 1 저항(13)은 소스 팔로워(source follower)를 형성하고 있기 때문에, 제 1 PMOS 트랜지스터(12)는 전류(I1)를 유지하도록 동작한다.
예를 들면, 제 1 PMOS 트랜지스터(12)와 제 2 PMOS 트랜지스터(21)의 게이트폭과 길이 비(W/L)를 동일하게 하면, 서로의 게이트에는 연산 증폭기(11)의 출력 전압이 인가되기 때문에, 제 2 저항(23)에 흐르는 전류(I2)는 제1 저항(13)에 흐르는 전류(I1)와 같아진다. 즉, I1=I2가 된다. 따라서, 제2 저항(23)에 저항값을 R2, 접지에 대한 단자 전압을 V2로 하면, V2=I2*R2=(R2/R1)*VREF가 된다.
제 3 PMOS 트랜지스터(24)와 제 2 NMOS 트랜지스터(25)의 W/L를, 각각 제 2 PMOS 트랜지스터(21)와 제 1 NMOS 트랜지스터(22)의 W/L의 n배로 설정하면, 전류 미러 동작에 의해 제 3 저항(26)에 흐르는 전류(I3)는, I3=n*I2가 된다. 제 3 저항(26)의 저항값(R3)을 제 2 저항(23)의 저항값(R2)의 1/n로 설정하면, 제 3 저항(26)의 접지에 대한 단자 전압(V3)은, V3=I3*R3=n*I2*R2/n=I2*R2=V2가 된다.
따라서, 1.0V 이하의 미소한 정전압을 얻고 싶은 경우는, 기준 전위(VREF)를 밴드 갭 레퍼런스 회로에 의해 발생시키면, 전원 전압의 변동이나 온도의 변동에 관계없이, 거의 일정한 전압(~1.25V)을 얻을 수 있다. 따라서 제 2 저항(23)의 저항값(R2)을 적절히 설정함으로써, 1.0V 이하의 임의의 미소한 정전압을 얻는 것이 가능해진다.
또한, 접지 전압에서 부하를 미소 전압으로 천이시키는 경우, 부하를 구동하는 제 2 NMOS 트랜지스터(25)가 소스 팔로워이기 때문에, 고속으로 부하를 충전할 수 있다. 더욱 큰 구동 능력을 설정하고 싶은 경우에는, 제 1 PMOS 트랜지스터(12)가 유지하는 전류(I1)를 기본으로, 제 2 PMOS 트랜지스터(21)의 W/L에 대해 제 3 PMOS 트랜지스터(24)와 제 2 NMOS 트랜지스터(25)의 W/L를 n배로 설정한다. 그리고 제 2 저항(23)의 저항값(R2)에 대해, 제 3 저항(26)의 저항값(R3)을 1/n로 설정한다. 이렇게 함으로써, 대용량 부하에 대해 n배의 구동 능력을 설정하는 것이 가능해진다.
제 1 PMOS 트랜지스터(12), 제1 NMOS 트랜지스터(22), 및 제2 NMOS 트랜지스터(25)에 각각 접속되는 제 1 저항(13), 제 2 저항(23), 및 제 3 저항(26)은 폴리실리콘, 또는 확산층, 또는 폴리실리콘과 확산층의 조합에 의해 형성된다. 그래서 트랜지스터 타입의 소자에 비해 프로세스 불균형이 적고, 또한 저항의 온도 의존성도 작기 때문에, 안정된 미소 전압, 또는 대전류를 발생하는 것이 가능해진다.
도 2는 밴드 갭 레퍼런스 회로의 일례를 보여주는 회로도이다. 연산 증폭기(OP)의 출력단과 비반전 입력 단자(+) 사이에 저항 R1이 접속되어 있고, 출력단과 반전 입력 단자(-) 사이에 저항 R2가 접속되어 있다. 또한, 비반전 입력 단자(+)와 접지 사이에는 다이오드 D1이 접속되어 있다. 그리고 반전 입력 단자(-)와 접지 사이에는 저항 R3과 다이오드 D2가 직렬 접속되어 있다. 다이오드(D1, D2)의 사이즈 및 저항(R1, R2, R3)을 적절하게 설정함으로써, 밴드 갭 레퍼런스 회로는 전압 변동, 온도 변동에 관계없이 일정한 전압 레벨(~1.25V)을 출력할 수 있다.
도 3은 NOR형 플래시 메모리 장치의 구성을 나타내는 블럭도이다. 도 3을 참조하면, 컨트롤러는 커맨드 인터페이스를 통해 디코드된 커멘드에 근거하여 데이터의 기입, 독출, 소거 등의 동작을 제어한다. 데이터의 기입 및 소거에는 전원 전압을 승압한 승압 전압이 이용된다. 이 때문에, 동작 모드에 따라 제어되는 내부 전원 제어 회로가 설치되어 있다. 내부 전원 제어 회로는 컨트롤러에 의해 제어된다. 내부 전원 제어 회로의 출력은 로우 디코더나 컬럼 디코더를 통해 로우 라인이나 컬럼 라인으로 공급된다.
메모리 어레이는 로우 라인과 컬럼 라인에 접속된 부유 게이트형 전계 효과 트랜지스터의 메모리 셀을 갖는다. 메모리 셀들은 매트릭스 형태로 배치되어 있다. 메모리 셀의 제어 게이트를 구동하는 로우 디코더 회로를 구비하고 있다. 부유 게이트형 전계 효과 트랜지스터는 반도체 기판의 N형 웰 내에 설치된 P형 웰 내에 형성된 소스 및 드레인과, 소스 및 드레인 사이에 절연막을 개입시켜 형성된 부유 게이트와, 부유 게이트 상에 절연막을 개입시켜 형성된 제어 게이트를 포함한다.
예를 들어, 플래시 메모리의 소거 방법은 다음과 같다. 게이트(Vg)를 부전압(예를 들면, -9V), 소스(Vs)와 드레인(Vd)를 오픈 상태, 기판(Vb)를 정전압(예를 들면, 5V~9V)으로 바이어스 한다. 이러한 바이어스 조건 하에, 부유 게이트에 축적된 전자가 기판으로 방출됨으로, 소거 동작이 이루어진다.
이때, 셀 어레이의 부유 게이트 내의 전자의 방출 방향은 균일하지 않기 때문에, 일부 메모리 셀의 문턱값(Vt)은, 허용하는 Vt분포보다 낮은 Vt로 된다. 메모 리 어레이 중에 Vt가 낮아진 메모리 셀이 있으면, 로우 라인 전압이 0V, 즉 비선택 상태에서도 칼럼 라인에 전류가 흐르기 시작한다. 이 때문에, 선택한 메모리 셀의 정보를 센스 증폭기로 읽어내는 것이 불가능하게 된다.
메모리 어레이의 메모리 셀의 Vt분포가 이와 같이 낮아졌는지의 여부를 판정하는 방법으로서 메모리 셀의 로우 라인을 전부 비선택으로 한다. 그리고 비선택 로우 라인의 전위가 되는 로우 디코더의 부측 전원 전압을 0.2~0.3V에 띄운 상태로, 메모리 어레이의 칼럼 라인에 흐르는 전류를 센스 증폭기로 체크할 수 있다.
따라서 본 발명의 전압 발생 회로를 내부 전원 제어 회로 내에 설치하고, 컨트롤러에 의해 제어함으로써, 소거 시의 메모리 어레이의 문턱 전압(Vt) 상태를 체크 하는 것이 가능해진다.
도 5는 본 발명에 따른 전압 발생 회로의 제 2 실시 예를 보여주는 회로도이다. 도 5를 참조하면, 전압 발생 회로(200)는 정전류 회로(10), 레벨 쉬프트 회로(40), 그리고 전류 미러 회로(30)를 포함한다. 정전류 회로(10)은 도 1에 도시된 전압 발생 회로(100)의 정전류 회로(10)와 동일한 회로이다.
레벨 쉬프트 회로(40)는 제 4 PMOS 트랜지스터(28)와 제 3 NMOS 트랜지스터(29)를 포함한다. 제 4 PMOS 트랜지스터(28)의 소스에는 전원 전압(VCC)이 인가되고, 게이트는 제 1 PMOS 트랜지스터(12)의 게이트에 접속된다. 제 3 NMOS 트랜지스터(29)의 드레인과 게이트는 접속된 상태로 제 4 PMOS 트랜지스터(28)의 드레인에 접속되고, 소스는 접지에 접속된다.
전류 미러 회로(30)는 소스가 접지에 접속되고 게이트가 제 3 NMOS 트랜지스 터(29)의 게이트에 접속된 제 1' NMOS 트랜지스터(22')와, 드레인과 게이트가 접속된 상태로 제 1' NMOS 트랜지스터(22')의 드레인에 접속된 제 2' PMOS 트랜지스터(21')와, 제 2' PMOS 트랜지스터(21')의 소스와 전원 사이에 접속된 제 2' 저항(23')과, 소스가 접지에 접속되고 드레인과 게이트가 접속된 제 2' NMOS 트랜지스터(25')와, 드레인이 제 2' NMOS 트랜지스터(25')의 드레인에 접속되고 게이트가 제 2' PMOS 트랜지스터 (21')의 게이트에 접속된 제 3' PMOS 트랜지스터(24')와, 제 3' PMOS 트랜지스터(24')의 소스와 전원 사이에 접속된 제 3' 저항(26')과, 제 3' PMOS 트랜지스터(24')의 소스에 접속된 출력 단자(27')로 이루어진다.
도 5를 참조하면, 정전류 회로(10)는, 도 1에 도시된 전압 발생 회로(100)의 정전류 회로(10)와 마찬가지로, 소정의 전류(I1')를 유지하도록 동작한다. 제 1 PMOS 트랜지스터(12)의 게이트 전압(Vgp1)이 레벨 쉬프트 회로(40)의 제 4 PMOS 트랜지스터(28)의 게이트에 입력된다. 제 1 PMOS 트랜지스터(12)와 제 4 PMOS 트랜지스터(28)의 W/L를 동일하게 하고, 또한, I1'의 전류가 흐를 수 있도록 제 3 NMOS 트랜지스터(29)의 W/L를 설정함으로써, Vgp1는 NMOS 트랜지스터를 구동할 수 있는 게이트 전압(Vgn3)으로 변환된다.
게이트 전압(Vgn3)은 전류 미러 회로(30)의 제 1' NMOS 트랜지스터(22')의 게이트에 입력된다. 제 1' NMOS 트랜지스터(22')의 W/L를 제 3 NMOS 트랜지스터(29)에 동일하게 한다. 그렇게 함으로써 제 1' NMOS 트랜지스터(22')에 흐르는 전류(I2')는 I1'와 동일해진다. 제 3' PMOS 트랜지스터(24')와 제 2' NMOS 트랜지스터(25')의 W/L를, 각각 제 2' PMOS 트랜지스터(21')와 제 1' NMOS 트랜지스 터(22')의 W/L의 n배로 설정한다. 그러하면, 전류 미러 동작에 의해 제 3' 저항(26')에 흐르는 전류(I3')는 I3'=n*I2'가 된다.
제 3' 저항(26')의 저항값(R3')을 제 2' 저항(23')의 저항값(R2')의 1/n로 설정하고, 제 2' 저항(23')의 전원에 대한 단자전압을 V2'로 한다. 그렇게 하면, 제 3' 저항(26')의 전원에 대한 단자 전압(V3')은 다음과 같다.
V3'=I3'*R3'=n*I2'*R2'/n=I2'*R2'=V2'
따라서, 1.0V 이하의 미소한 정전압을 얻고 싶은 경우에, 기준 전위(VREF)를 밴드 갭 레퍼런스 회로에 의해 발생시키면, 전원 전압의 변동이나 온도의 변동에 관계없이, 거의 일정한 전압(~1.25V)를 얻을 수 있다. 따라서 제 2' 저항(23')의 저항값(R2')을 적절하게 설정함으로써, 전원 전압에 대해 1.0V 이하의 임의의 미소한 정전압을 얻는 것이 가능해진다.
또한, 전원 전압에서 부하를 미소 전압으로 천이시키는 경우, 부하를 구동하는 제 3' PMOS 트랜지스터(26')는 소스 팔로워이기 때문에, 고속으로 부하를 충전할 수 있다. 더욱 큰 구동 능력을 설정하고 싶은 경우에는, 제 1 PMOS 트랜지스터(12)가 유지하는 전류(I1')를 기본으로, 제 2' PMOS 트랜지스터(21')와 제 1' NMOS 트랜지스터(22')의 W/L에 대해, 각각 제 3' PMOS 트랜지스터(24')와 제 2' NMOS 트랜지스터(25')의 W/L를 n배로 설정한다. 그리고 제 2 저항(23')의 저항값(R2)에 대해, 제 3 저항(26')의 저항값(R3)을 1/n로 설정한다. 따라서 대용량 부하에 대해 n배의 구동 능력을 설정하는 것이 가능해진다.
제 1 PMOS 트랜지스터(12), 제 2' PMOS 트랜지스터(21'), 및 제 3' PMOS 트 랜지스터(24')에 각각 접속되는 제 1 저항(13), 제 2' 저항(23'), 및 제 3' 저항(26')은 폴리실리콘, 또는 확산층, 또는 폴리실리콘과 확산층의 조합에 의해 형성된다. 따라서 트랜지스터 타입의 소자에 비해 프로세스 불균형이 적고, 저항의 온도 의존성도 작기 때문에, 안정된 미소 전압, 대전류를 발생하는 것이 가능해진다.
이상 설명한 것처럼, 본 발명에 따른 전압 발생 회로에 의하면, 미소 전압으로, 임의의 공급 전류를 설정할 수 있다. 따라서 부하의 전압 천이를 고속으로 실시하는 것이 가능해진다. 또한, 정전류를 설정하는 정전류 회로의 저항은, 트랜지스터 타입의 소자에 비해 프로세스 불균형이 적으며, 저항의 온도 의존성도 작기 때문에, 안정된 미소 전압을 발생할 수 있다. 더욱이 본 발명의 제 1 실시 예에 따른 전압 발생 회로(100)를 플래시 메모리에 적용함으로써, 소거 시의 메모리 어레이의 문턱 전압(Vt) 상태를 체크는 것이 가능해진다.
　본 발명의 전압 발생 회로에 의하면, 미소 전압으로, 임의의 공급 전류를 설정할 수 있기 때문에, 부하의 전압 천이를 고속으로 실시하는 것이 가능해진다. 또한, 정전류를 설정하는 정전류 회로의 저항은, 트랜지스터 타입 소자에 비해 프로세스 불균형이 적고, 저항의 온도 의존성도 작기 때문에, 안정된 미소 전압을 발생할 수 있다.

Claims (7)

  1. 반도체 메모리 장치의 전압 발생 회로에 있어서:
    상기 전압 발생 회로는 정전류 회로 및 전류 미러 회로를 포함하고,
    상기 정전류 회로는
    반전 입력 단자에 기준 전위가 입력되는 연산증폭기;　
    상기 연산 증폭기의 비반전 입력 단자와 출력 단자에, 드레인과 게이트가 각각 접속되고, 소스가 전원에 접속된 제 1 PMOS 트랜지스터;
    상기 제 1 PMOS 트랜지스터의 드레인과 접지 사이에 접속된 제 1 저항을 포함하고,
    상기 전류 미러 회로는
    소스가 전원에, 게이트가 상기 제 1 PMOS 트랜지스터의 게이트에 접속된 제 2 PMOS 트랜지스터;
    드레인과 게이트가 접속된 상태로, 상기 제 2 PMOS 트랜지스터의 드레인에 접속된 제 1 NMOS 트랜지스터;
    상기 제 1 NMOS 트랜지스터의 소스와 접지 사이에 접속된 제 2 저항;
    소스가 전원에, 게이트가 드레인에 접속된 제 3 PMOS 트랜지스터;
    상기 제 3 PMOS 트랜지스터의 드레인에 드레인이, 상기 제 1 NMOS 트랜지스터의 게이트에 게이트가 접속된 제 2 NMOS 트랜지스터;
    상기 제 2 NMOS 트랜지스터의 소스와 접지 사이에 접속된 제 3 저항; 및
    상기 제 2 NMOS 트랜지스터의 소스에 접속된 출력 단자를 포함하는 전압 발생 회로.
  2. 제 1 항에 있어서,
    상기 제 1 내지 제 3 저항은, 폴리실리콘 또는 확산층 또는 상기 폴리실리콘 및 확산층의 조합에 의해 형성되는 전압 발생 회로.
  3. 제 1 항에 있어서,
    상기 기준전위는 밴드 갭 레퍼런스 회로에 의해 생성되는 것을 특징으로 하는 전압 발생 회로.
  4. 제 1 항에 있어서,
    상기 전류 미러 회로의 출력은 상기 반도체 메모리 장치의 로우 디코더 회로로 제공되는 전압 발생 회로.
  5. 반도체 메모리 장치의 전압 발생 회로에 있어서:
    상기 전압 발생 회로는 정전류 회로, 레벨 쉬프트 회로, 그리고 전류 미러 회로를 포함하고,
    상기 정전류 회로는
    반전 입력 단자에 기준 전위가 입력되는 연산증폭기;
    상기 연산 증폭기의 비반전 입력 단자와 출력 단자에, 드레인과 게이트가 각각 접속되고 소스가 전원에 접속되는 제 1 PMOS 트랜지스터; 및
    상기 제 1 PMOS 트랜지스터의 드레인과 접지 사이에 접속된 제 1 저항을 포함하고,
    상기 레벨 쉬프트 회로는　
    소스가 전원에, 게이트가 상기 제 1 PMOS 트랜지스터의 게이트에 접속된 제 4 PMOS 트랜지스터; 및
    드레인과 게이트가 접속된 상태로, 상기 제4 PMOS 트랜지스터의 드레인에 접속되고, 소스가 접지에 접속된 제 3 NMOS 트랜지스터를 포함하고,
    상기 전류 미러 회로는
    소스가 접지에 접속되고, 게이트가 상기 제 3 NMOS 트랜지스터의 게이트에 접속된 제 1' NMOS 트랜지스터;
    드레인과 게이트가 접속된 상태로, 상기 제 1' NMOS 트랜지스터의 드레인에 접속된 제 2' PMOS 트랜지스터;
    상기 제 2' PMOS 트랜지스터의 소스와 전원 사이에 접속된 제 2' 저항;
    소스가 접지에 접속되고, 드레인과 게이트가 접속된 제 2' NMOS 트랜지스터;
    드레인이 상기 제 2' NMOS 트랜지스터의 드레인에 접속되고 게이트가 상기 제 2' PMOS 트랜지스터의 게이트에 접속된 제 3' PMOS 트랜지스터;
    상기 제 3' PMOS 트랜지스터의 소스와 전원 사이에 접속된 제 3' 저항; 및
    상기 제 3' PMOS 트랜지스터의 소스에 접속된 출력 단자를 포함하는 전압 발 생 회로.
  6. 제 5 항에 있어서,
    상기 제 1, 제 2´ 및 제 3´ 저항은 폴리 실리콘 또는 확산층 또는 상기 폴리실리콘 및 확산층의 조합에 의해 형성되는 것을 특징으로 하는 전압 발생 회로.
  7. 제 5 항에 있어서,
    상기 기준 전위는 밴드 갭 레퍼런스 회로에 의해 생성되는 전압 발생 회로.
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