WO2023190146A1 - メモリ回路 - Google Patents

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memory cell
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大悟 藤村
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ローム株式会社
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    • G—PHYSICS
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    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits

Definitions

  • the present disclosure relates to memory circuits.
  • a memory cell includes a memory transistor.
  • a memory transistor has, for example, a control gate and a floating gate, and by applying a high voltage to an oxide film adjacent to the floating gate, electrons are injected into and extracted from the floating gate, thereby performing erasing and erasing.
  • There are some that perform writing (programming) for example, Patent Document 1).
  • two (pairs of) memory cells constitute a complementary cell, and one complementary cell stores one bit of data.
  • both memory cells constituting the complementary cell are in the erased state, and the data becomes undefined. There is a demand for a function to check the erased state of such complementary cells.
  • an object of the present disclosure is to provide a memory circuit that can effectively realize the function of confirming the erased state of complementary cells.
  • the memory circuit includes: a plurality of first bit lines commonly connected; a plurality of second bit lines commonly connected; a plurality of complementary cells having a first memory cell connected to the first bit line and a second memory cell connected to the second bit line; a first switch provided for each set of the first bit line and the second bit line and connected to the first memory cell and the second memory cell; a first bit line all selection circuit capable of turning on all the first switches regardless of bit data of a switch control signal; a detection unit configured to be able to detect the magnitude relationship between the total current flowing through the first bit line and the reference current, and the magnitude relationship between the total current flowing through the second bit line and the reference current; Equipped with The configuration is such that a DC voltage can be applied to the gate of the first memory transistor included in the first memory cell and the gate of the second memory transistor included in the second memory cell.
  • FIG. 1 is a diagram showing the configuration of a memory cell.
  • FIG. 2 is a diagram showing the vertical structure of a memory transistor.
  • FIG. 3A is a diagram showing a memory cell including a memory transistor in a programmed state (written state).
  • FIG. 3B is a diagram showing a memory cell including a memory transistor in an erased state.
  • FIG. 4 is a diagram showing the relationship between gate voltage and drain current in the program state and erase state.
  • FIG. 5 is a diagram showing a complementary cell.
  • FIG. 6 is a diagram showing data states (memory states) of complementary cells and characteristics of gate voltage Vcg-drain current Id corresponding to each data state.
  • FIG. 7 is a schematic diagram showing the configuration of an IC chip having a memory circuit according to a comparative example.
  • FIG. 8 is a diagram showing the gate voltage Vcg-drain current Id characteristic of the memory transistor.
  • FIG. 9 is a schematic diagram showing an IC chip having a memory circuit according to the first embodiment of the present disclosure.
  • FIG. 10 is a diagram showing the relationship between threshold voltage and frequency in the erased state of a memory transistor.
  • FIG. 11 is a diagram showing the gate voltage Vcg-drain current Id characteristic of the memory transistor.
  • FIG. 12 is a schematic diagram showing an IC chip having a memory circuit according to a second embodiment of the present disclosure.
  • FIG. 1 is a diagram showing the configuration of a memory cell MC.
  • Memory cell MC includes a memory transistor MT and a selection transistor ST.
  • the memory transistor MT is formed of an NMOS transistor (N-channel MOSFET (metal-oxide-semiconductor field-effect transistor)) and is an element for storing data.
  • Memory transistor MT has a control gate Cg and a floating gate Fg.
  • the selection transistor ST is composed of an NMOS transistor and is an element for selecting the memory transistor MT.
  • a source of the memory transistor MT is connected to a ground potential application terminal.
  • the drain of memory transistor MT is connected to the source of selection transistor ST.
  • a drain of the selection transistor ST is connected to the bit line BL.
  • Selection transistor ST has a read gate Rg. The selection transistor ST is turned on or off depending on the voltage applied to the read gate Rg.
  • FIG. 2 is a diagram showing the vertical structure of memory transistor MT.
  • a P well region PW is formed in the semiconductor substrate.
  • Two N + regions are formed on the surface of P-well region PW.
  • An oxide film Ox is formed directly above the channel region sandwiched between the two N + regions.
  • a floating gate Fg is formed directly above the oxide film Ox.
  • a control gate Cg (not shown) is arranged directly above the floating gate Fg.
  • FIG. 3A is a diagram showing a memory cell MC including a memory transistor MT in a programmed state (written state).
  • a program gate not shown
  • electrons are attracted to the back gate side and holes are driven to the floating gate side.
  • Vcg negative gate voltage
  • FIG. 3B is a diagram showing a memory cell MC including a memory transistor MT in an erased state.
  • a negative potential to the erase gate (not shown)
  • holes are attracted to the back gate side and electrons are driven to the floating gate side.
  • Vcg positive gate voltage
  • Vcg positive gate voltage
  • FIG. 4 shows the gate voltage Vcg applied to the control gate Cg of the memory transistor MT in the program state PG and erase state ER with the selection transistor ST turned on by the gate voltage Vrg applied to the read gate Rg; 3 is a diagram showing a relationship with a drain current Id flowing through a memory transistor MT.
  • FIG. 4 in the program state PG, the threshold voltage Vt has a negative value, and in the erase state ER, the threshold voltage Vt has a positive value.
  • Complementary cell CL has a first memory cell MC1 and a second memory cell MC2.
  • the first memory cell MC1 has a first selection transistor ST1 and a first memory transistor MT1.
  • the second memory cell MC2 has a second selection transistor ST2 and a second memory transistor MT2.
  • a first bit line BL1 is connected to the first selection transistor ST1.
  • a second bit line BL2 is connected to the second selection transistor ST2.
  • Bit lines BL1 and BL2 are connected to sense amplifier SA.
  • the sense amplifier SA selects the first memory cell with the selection transistors ST1 and ST2 turned on by the gate voltage Vrg applied to the read gate, and with the read gate voltage Vcg applied to the control gates of the memory transistors MT1 and MT2.
  • Vrg gate voltage
  • Vcg read gate voltage
  • FIG. 6 shows data states (storage states) of complementary cell CL and characteristics of gate voltage Vcg-drain current Id corresponding to each data state. Note that in FIG. 6, a solid line indicates the characteristics of the first memory transistor MT1, and a broken line indicates the characteristics of the second memory transistor MT2.
  • data "1” or “0” is stored in the complementary cell CL depending on which of the memory transistors MT1 and MT2 is changed from the erased state to the programmed state.
  • the complementary cell CL is brought into the erased state by bringing the memory transistor in the programmed state into the erased state.
  • FIG. 7 is a schematic diagram showing the configuration of an IC (integrated circuit) chip 10 having a memory circuit 1 according to a comparative example.
  • the memory circuit 1 corresponds to a memory functional block (memory IP (intellectual property core)) in the IC chip 10.
  • the memory circuit 1 includes a complementary cell CL, a switch SW, PMOS transistors (P-channel MOSFET) 2 and 3, a constant current source 4, a switch 5, an NMOS transistor 6, and an amplifier 7.
  • the memory circuit 1 has terminals 1A and 1B for establishing electrical connection with the outside of the circuit.
  • a power supply voltage VDD necessary for the operation of the memory circuit 1 can be applied to the terminal 1B.
  • Power supply voltage VDD is a DC voltage.
  • circuits other than the memory circuit 1 in the IC chip 10 are not shown in FIG. 7, they can have any configuration.
  • the IC chip 10 has an external terminal 10A for establishing electrical connection with the outside of the chip.
  • the complementary cell CL has a first memory cell MC1 and a second memory cell MC2, similar to the configuration described above.
  • the first memory cell MC1 includes a first selection transistor ST1 and a first memory transistor MT1.
  • the second memory cell MC2 includes a second selection transistor ST2 and a second memory transistor MT2.
  • Complementary cell CL can store data “1” or “0”.
  • a read gate signal RG can be applied to the read gates of the selection transistors ST1 and ST2.
  • the on/off states of selection transistors ST1 and ST2 are switched according to read gate signal RG.
  • a read gate voltage Vcg can be applied to the control gates of the memory transistors MT1 and MT2 through a path not shown in FIG.
  • the first selection transistor ST1 and the second selection transistor ST2 are connected to the first bit line BL1 and the second bit line BL2 via a switch SW, respectively.
  • the switch SW is controlled to be turned on or off by a switch control signal YG.
  • a plurality of sets of first and second bit lines are provided. For example, if there are eight bit line sets, the bit line sets (BL1, BL2) (BL3, BL4), . . . (BL15, BL16) are provided.
  • the first bit lines BL1, etc. are commonly connected at a node N1.
  • the second bit lines BL2 and the like are commonly connected at a node N2.
  • a complementary cell CL and a switch SW are provided for each set of bit lines.
  • the read gate signal RG becomes 8-bit data (RG[7:0]) in order to control the selection transistors ST1 and ST2 in each of the eight complementary cells CL.
  • the switch control signal is 8-bit data (YG[7:0]) in order to control each of the eight switches SW.
  • the sets of bit lines are connected to a common PMOS transistor 2,3.
  • the first bit line BL1 etc. are connected to the drain of the PMOS transistor 2.
  • the second bit line BL2 and the like are connected to the drain of the PMOS transistor 3.
  • the sources of the PMOS transistors 2 and 3 are connected to the application terminal of the power supply voltage VDD.
  • a bias voltage Vbias can be applied to the gates of the PMOS transistors 2 and 3.
  • Bias voltage Vbias is a predetermined DC voltage.
  • a read sense amplifier (not shown in FIG. 7) is connected to the bit lines BL1, BL2, etc. In the case of reading by the sense amplifier, one of the switches SW is turned on by the switch control signal YG, and one of the selection transistors ST1 and ST2 is turned on by the read gate signal RG.
  • the constant current source 4, switch 5, NMOS transistor 6, amplifier 7, terminal 1A, and external terminal 10A are provided for the function of checking the erased state of the complementary cell CL.
  • a constant current source 4 is connected to the drain of a diode-connected NMOS transistor 6 via a switch 5.
  • the drain of the NMOS transistor 6 is connected to the first input terminal of the amplifier 7.
  • a voltage corresponding to the reference current Iref generated by the constant current source 4 is generated at the drain of the NMOS transistor 6 and applied to the first input terminal of the amplifier 7. Note that when the erase state confirmation function is not operated, unnecessary power consumption can be reduced by turning off the switch 5.
  • the control gates of memory transistors MT1 and MT2 are commonly connected to terminal 1A.
  • Terminal 1A is connected to external terminal 10A.
  • a gate voltage Vcg can be externally applied to the control gates of the memory transistors MT1 and MT2 via the external terminal 10A. Note that the gate voltage Vcg may be applied to each of a plurality of sets of memory transistors MT1 and MT2.
  • the first bit line BL1 etc. are connected to the second input terminal of the amplifier 7.
  • the second bit line BL2 etc. are connected to the third input terminal of the amplifier 7.
  • the bit lines BL1, BL2, etc. can be precharged (the parasitic capacitance of the bit lines BL1, BL2, etc. can be charged).
  • the bias voltage Vbias turns off the PMOS transistors 2, 3, the read gate signal RG turns on one of the selection transistors ST1, ST2, and the switch control signal YG turns on the selected transistors ST1, ST2.
  • the parasitic capacitance of the bit lines BL1 and BL2 is discharged by the current flowing through the memory transistors MT1 and MT2.
  • the amplifier 7 can select either bit line BL1 or BL2.
  • the amplifier 7 then changes the voltage at the input terminal (second input terminal or third input terminal) of the amplifier 7 corresponding to the selected bit line to the voltage at the first input terminal (the drain voltage of the NMOS transistor 6) due to the discharge. ), a logic output Vout (high level or low level) is output depending on the time required for the voltage to drop to ). More specifically, for example, when the above-mentioned time is longer than a predetermined time, the logic output Vout remains at a high level, and when the above-mentioned time is less than a predetermined time, the logic output Vout switches from a high level to a low level.
  • the predetermined time is the time required for the power supply voltage VDD, which is the voltage of the bit lines BL1, BL2, etc. after precharging, to drop to the voltage at the first input terminal of the amplifier 7 when discharged by the reference current Iref. .
  • the amplifier 7 detects the magnitude relationship between the current flowing through the first bit line BL1 etc. and the reference current Iref, or the magnitude relationship between the current flowing through the second bit line BL2 etc. and the reference current Iref.
  • the logic output Vout becomes a high level
  • the logic output Vout becomes a low level
  • a plurality of amplifiers 7 (32 in the example of FIG. 7) are provided.
  • PMOS transistors 2 and 3 For each amplifier 7, PMOS transistors 2 and 3, a first bit line BL1, etc., a second bit line BL2, etc., a switch SW, and a complementary cell CL are provided.
  • the drain voltage of the NMOS transistor 6 is applied to the first input terminal of each amplifier 7.
  • logical outputs Vout are generated by the number of amplifiers 7 (in the example of FIG. 7, Vout[0] to Vout[31]).
  • the selection transistors ST1 and ST2 in the complementary cell CL to be checked are turned on by the read gate signal RG, and the selection transistors ST1 and ST2 in the complementary cells CL other than the one to be checked are turned on by the read gate signal RG.
  • ST2 is turned off by the read gate signal RG.
  • the switch SW corresponding to the complementary cell CL to be checked is turned on by the switch control signal YG, and the other switches SW are turned off.
  • a gate voltage Vcg is applied to the external terminal 10A from the outside.
  • FIG. 8 shows the gate voltage Vcg-drain current Id characteristics of the memory transistors MT1 and MT2.
  • FIG. 8 shows characteristics of erase state ER and program state PG of memory transistors MT1 and MT2.
  • a gate voltage Vcg of an initial value INI is applied.
  • the initial value INI is a value between the threshold voltage Vt in the program state PG and the threshold voltage Vt in the erase state ER.
  • the logic output Vout output from the amplifier 7 that has selected the first bit line is The level becomes high, and it is detected that the first memory cell MC1 is in the erased state. In this case, the logic output Vout output from the amplifier 7 is checked while increasing the gate voltage Vcg stepwise in predetermined voltage increments.
  • the threshold value in the erase state ER is determined. A voltage Vt is obtained.
  • the amplifier 7 When checking the erased state of the second memory cell MC2, as in the case of the first memory cell MC1, the amplifier 7 detects the magnitude relationship between the current flowing through the second memory cell MC2 and the reference current Iref. Perform processing. By confirming the erased state of both memory cells MC1 and MC2, the erased state of complementary cell CL is confirmed.
  • FIG. 9 is a schematic diagram showing an IC chip 101 having a memory circuit 11 according to the first embodiment of the present disclosure.
  • the difference between the memory circuit 11 and the memory circuit 1 according to the comparative example (FIG. 7) is that all bit line selection circuits 8 and 9 are provided. Bit line all selection circuits 8 and 9 are provided for each amplifier 7.
  • the all bit line selection circuit 8 is a circuit that selects all bit lines by turning on all switches SW regardless of the bit data of the switch control signal YG when the test signal Test indicates an erase confirmation test. . If the test signal Test does not indicate an erase confirmation test, the bit line all selection circuit 8 controls the on/off of the switch SW according to the bit data of the switch control signal YG.
  • the bit line all selection circuit 9 turns on all selection transistors ST1 and ST2 regardless of the bit data of the read gate signal RG, thereby selecting all bit lines. This is the circuit to choose. If the test signal Test does not indicate an erase confirmation test, the bit line all selection circuit 9 controls on/off of the selection transistors ST1 and ST2 according to the bit data of the read gate signal RG.
  • the terminals 1A and 1B are commonly connected to the application terminal of the power supply voltage VDD.
  • the IC chip 101 is not provided with the external terminal 10A provided in the IC chip 10 according to the comparative example.
  • the test signal Test when confirming the erase state of the first memory cell MC1, the test signal Test is set to indicate the erase confirmation test, thereby turning on all the switches SW and turning on all the selection transistors ST1, ST2 is turned on, and power supply voltage VDD is applied as gate voltage Vcg to the control gates of memory transistors MT1 and MT2 in all complementary cells CL via terminal 1A.
  • the amplifier 7 selects the first bit line BL1 and the like.
  • the amplifier 7 discharges the bit line BL1 with the current flowing through the first bit line BL1, etc., that is, the current Isum1 which is the sum of the currents flowing through the first memory cell MC1 in all complementary cells CL.
  • the amplifier 7 detects the magnitude relationship between the current Isum1 and the reference current Iref, and outputs a logic output Vout according to the detection result.
  • FIG. 10 shows the relationship between the threshold voltage Vt and frequency in the erase state ER of memory transistors MT1 and MT2.
  • FIG. 10 is a diagram statistically representing in which voltage range the threshold voltages Vt of the large number of memory transistors MT1 and MT2 inside the memory circuit 11 are located. Note that the frequency reaches its maximum value at the point where it intersects the axis of the threshold voltage Vt.
  • the power supply voltage VDD is lower than the minimum value Vt_min of the threshold voltage Vt in the erase state ER. That is, the threshold voltage Vt in the erase state ER is ensured to be higher than the power supply voltage VDD.
  • FIG. 11 shows the characteristics of gate voltage Vcg versus drain current Id of memory transistors MT1 and MT2.
  • FIG. 11 shows the characteristics of erase state ER and program state PG of memory transistors MT1 and MT2.
  • the drain current Id becomes zero if the first memory transistor MT1 is in the erase state ER. If all the first memory transistors MT1 in all complementary cells CL are in the erased state, the current Isum1 becomes zero, so Isum1 ⁇ Iref, and for example, the output of the amplifier 7 becomes high level. At this time, if all the outputs of the plurality of amplifiers 7 (Vout[0] to Vout[31] in FIG.
  • the amplifier 7 that has selected the second bit line BL2, etc., calculates the current Isum2 (second The magnitude relationship between the reference current Iref and the sum of currents flowing through all the second memory cells MC2 connected to the bit line BL2, etc. is detected, and the logic output Vout as a detection result is confirmed.
  • the operation to confirm the erased state of all complementary cells CL can be performed in two processes for the first bit line and the second bit line, and the time required for confirmation can be significantly reduced. Can be shortened.
  • the power supply voltage VDD applied to the terminal 1B is applied to the terminal 1A for applying the gate voltage Vcg. That is, the power supply voltage VDD (applied to the terminal 1B) necessary for the operation of the memory circuit 11 is applied to the terminal 1A for a purpose other than the application of the gate voltage Vcg. Since the power supply voltage VDD is generated inside the IC chip 101, it is not necessary to provide the external terminal 10A on the IC chip 101 as in the comparative example. Further, the terminals 1A and 1B may be a common terminal, but by making them separate terminals, the configuration of the comparative example can be used. Note that an external terminal connected to the terminal 1A may be provided on the IC chip 101, and a DC voltage corresponding to the power supply voltage VDD may be applied to the external terminal from the outside.
  • FIG. 12 is a schematic diagram showing an IC chip 102 having a memory circuit 12 according to a second embodiment of the present disclosure. The difference between this embodiment and the first embodiment is that a ground potential (0V) is applied to the terminal 1A.
  • a ground potential (0V) is applied to the terminal 1A.
  • the ground potential is applied as the gate voltage Vcg to the control gates of the memory transistors MT1 and MT2 via the terminal 1A.
  • the current flowing through the memory cells MC1 and MC2 becomes zero. Therefore, by detecting the magnitude relationship between the currents Isum1 and Isum2 and the reference current Iref using the amplifier 7 and checking the logic output Vout, it is possible to check the erased state of all complementary cells CL.
  • the drain current tends to flow more easily. Therefore, if the erased state of the memory transistors MT1 and MT2 is insufficient (threshold voltage Vt If the amount of shift from 0V is small), it becomes easier to detect. On the contrary, applying a ground potential as the gate voltage Vcg as in the second embodiment can ease the conditions for determining the erase state.
  • the memory circuit (11) includes a plurality of commonly connected first bit lines (BL1), a plurality of second bit lines (BL2) commonly connected; a plurality of complementary cells (CL) having a first memory cell (MC1) connected to the first bit line and a second memory cell (MC2) connected to the second bit line; A test signal (Test) inputted to a first switch (SW) provided for each set of the first bit line and the second bit line and connected to the first memory cell and the second memory cell is used for testing.
  • BL1 commonly connected first bit lines
  • BL2 second bit lines
  • CL complementary cells
  • SW first switch
  • a first bit line all selection circuit (8) capable of turning on all the first switches regardless of the bit data of the input switch control signal (YG); It is configured to be able to detect the magnitude relationship between the total current (Isum1) flowing through the first bit line and a reference current, and the magnitude relationship between the total current (Isum2) flowing through the second bit line and the reference current.
  • a detection unit (7) Equipped with A configuration in which a direct current voltage (VDD) can be applied to the gate of the first memory transistor (MT1) included in the first memory cell and the gate of the second memory transistor (MT2) included in the second memory cell. (first configuration).
  • the detection unit (7) is provided in plurality, and selects the first bit line, the second bit line, the complementary cell, the first switch, and all the first bit lines.
  • the circuit may be provided for each of the detection units (second configuration).
  • the first memory cell (MC1) has a first selection transistor (ST1)
  • the second memory cell (MC2) has a second selection transistor (ST2).
  • the memory circuit selects all the sets of the first selection transistor and the second selection transistor, regardless of the bit data of the input read gate signal (RG).
  • a configuration including a second all-bit line selection circuit (9) that can turn on the bit lines may also be used (third configuration).
  • the DC voltage may be a first power supply voltage (VDD) (fourth configuration).
  • the first power supply voltage (VDD) is a second power supply voltage necessary for operation of the memory circuit (11) for a purpose other than applying the DC voltage to the gate. (VDD) (fifth configuration).
  • the first terminal and the second terminal may be separate terminals (sixth configuration).
  • the DC voltage may be a ground potential (seventh configuration).
  • one aspect of the present disclosure is an IC chip (101, 102) including a memory circuit (11, 12) having any one of the fifth to seventh configurations described above (eighth configuration).
  • a second switch (5), a reference current source (4), and a diode-connected diode connected to the reference current source and the second switch may also be used (ninth configuration).
  • the present disclosure can be used in memory circuits for various uses.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)

Abstract

メモリ回路（１１）は、第１ビットライン（ＢＬ１）と第２ビットライン（ＢＬ２）の組ごとに設けられ、第１メモリセル（ＭＣ１）および第２メモリセル（ＭＣ２）に接続される第１スイッチ（ＳＷ）と、入力されるテスト信号（Ｔｅｓｔ）がテストを示す場合に、入力されるスイッチ制御信号（ＹＧ）のビットデータに関わらず、すべての前記第１スイッチをオン状態とすることが可能な第１のビットライン全選択回路（８）と、前記第１ビットラインに流れる電流の総和と基準電流との大小関係、および前記第２ビットラインに流れる電流の総和と前記基準電流との大小関係をそれぞれ検知可能に構成される検知部（７）と、を備え、第１メモリトランジスタ（ＭＴ１）のゲート、および第２メモリトランジスタ（ＭＴ２）のゲートには、直流電圧（ＶＤＤ）を印加可能である。

Description

メモリ回路
　本開示は、メモリ回路に関する。
　従来、メモリセルを有する半導体メモリ装置が知られている。メモリセルは、メモリトランジスタを含む。メモリトランジスタには、例えば、コントロールゲートおよびフローティングゲートを有し、上記フローティングゲートに隣接した酸化膜に高電圧を印加することでフローティングゲートに対して電子の注入・引き抜きを行い、消去（イレース）・書き込み（プログラム）を行うものがある（例えば特許文献１）。
特開２０１７－１７４４８５号公報
　半導体メモリ装置においては、信頼性を向上させるために、２つの（一対の）メモリセルにより相補型セルを構成し、１つの相補型セルにより１ビットのデータを記憶するものがある。相補型セルにおけるデータの消去状態では、相補型セルを構成する両方のメモリセルが消去状態となり、データとしては不定となる。このような相補型セルの消去状態を確認する機能が要望されている。
　上記状況に鑑み、本開示は、相補型セルの消去状態を確認する機能を効果的に実現できるメモリ回路を提供することを目的とする。
　例えば、本開示に係るメモリ回路は、
　共通接続される複数の第１ビットラインと、
　共通接続される複数の第２ビットラインと、
　前記第１ビットラインに接続される第１メモリセルと、前記第２ビットラインに接続される第２メモリセルと、を有する複数の相補型セルと、
　前記第１ビットラインと前記第２ビットラインの組ごとに設けられ、前記第１メモリセルおよび前記第２メモリセルに接続される第１スイッチと
　入力されるテスト信号がテストを示す場合に、入力されるスイッチ制御信号のビットデータに関わらず、すべての前記第１スイッチをオン状態とすることが可能な第１のビットライン全選択回路と、
　前記第１ビットラインに流れる電流の総和と基準電流との大小関係、および前記第２ビットラインに流れる電流の総和と前記基準電流との大小関係をそれぞれ検知可能に構成される検知部と、
　を備え、
　前記第１メモリセルに含まれる第１メモリトランジスタのゲート、および前記第２メモリセルに含まれる第２メモリトランジスタのゲートには、直流電圧を印加可能である構成としている。
　本開示に係るメモリ回路によれば、相補型セルの消去状態を確認する機能を効果的に実現できる。
図１は、メモリセルの構成を示す図である。 図２は、メモリトランジスタの縦構造を示す図である。 図３Ａは、プログラム状態（書き込み状態）としたメモリトランジスタを含むメモリセルを示す図である。 図３Ｂは、イレース状態（消去状態）としたメモリトランジスタを含むメモリセルを示す図である。 図４は、プログラム状態とイレース状態におけるゲート電圧とドレイン電流との関係を示す図である。 図５は、相補型セルを示す図である。 図６は、相補型セルのデータ状態（記憶状態）と、各データ状態に対応するゲート電圧Ｖｃｇ－ドレイン電流Ｉｄの特性を示す図である。 図７は、比較例に係るメモリ回路を有するＩＣチップの構成を示す概略図である。 図８は、メモリトランジスタのゲート電圧Ｖｃｇ－ドレイン電流Ｉｄの特性を示す図である。 図９は、本開示の第１実施形態に係るメモリ回路を有するＩＣチップを示す概略図である。 図１０は、メモリトランジスタのイレース状態での閾値電圧と頻度との関係を示す図である。 図１１は、メモリトランジスタのゲート電圧Ｖｃｇ－ドレイン電流Ｉｄの特性を示す図である。 図１２は、本開示の第２実施形態に係るメモリ回路を有するＩＣチップを示す概略図である。
　以下に、本開示の例示的な実施形態について図面を参照して説明する。
＜１．相補型セル＞
　図１は、メモリセルＭＣの構成を示す図である。メモリセルＭＣは、メモリトランジスタＭＴと、選択トランジスタＳＴと、を有する。メモリトランジスタＭＴは、ＮＭＯＳトランジスタ（ＮチャネルＭＯＳＦＥＴ（metal-oxide-semiconductor　field-effect　transistor））により構成され、データを記憶するための素子である。メモリトランジスタＭＴは、コントロールゲートＣｇと、フローティングゲートＦｇと、を有する。
　選択トランジスタＳＴは、ＮＭＯＳトランジスタにより構成され、メモリトランジスタＭＴを選択するための素子である。メモリトランジスタＭＴのソースは、グランド電位の印加端に接続される。メモリトランジスタＭＴのドレインは、選択トランジスタＳＴのソースに接続される。選択トランジスタＳＴのドレインは、ビットラインＢＬに接続される。選択トランジスタＳＴは、リードゲートＲｇを有する。リードゲートＲｇに印加される電圧に応じて選択トランジスタＳＴのオンオフが切り替えられる。
　図２は、メモリトランジスタＭＴの縦構造を示す図である。図２に示すように、半導体基板においてＰウェル領域ＰＷが形成される。Ｐウェル領域ＰＷの表面には、２つのＮ＋領域が形成される。２つのＮ＋領域に挟まれるチャネル領域の直上に酸化膜Ｏｘが形成される。酸化膜Ｏｘの直上にはフローティングゲートＦｇが形成される。フローティングゲートＦｇの直上に図示しないコントロールゲートＣｇが配置される。
　図３Ａは、プログラム状態（書き込み状態）としたメモリトランジスタＭＴを含むメモリセルＭＣを示す図である。図示しないプログラムゲートに正電位を印加することでバックゲート側に電子を引き寄せ、正孔をフローティングゲート側に追いやる。このとき、コントロールゲートＣｇに負電圧であるゲート電圧Ｖｃｇを印加することで、図３Ａに示すように、フローティングゲートＦｇに正孔が引き寄せられ、フローティングゲートＦｇは正孔リッチの状態となる。この状態がプログラム状態となる。
　一方、図３Ｂは、イレース状態（消去状態）としたメモリトランジスタＭＴを含むメモリセルＭＣを示す図である。図示しないイレースゲートに負電位を印加することでバックゲート側に正孔を引き寄せ、電子をフローティングゲート側に追いやる。このとき、コントロールゲートＣｇに正電圧であるゲート電圧Ｖｃｇを印加することで、図３Ｂに示すように、フローティングゲートＦｇに電子が注入され、フローティングゲートＦｇは電子リッチの状態となる。この状態がイレース状態となる。
　図４には、リードゲートＲｇに印加するゲート電圧Ｖｒｇにより選択トランジスタＳＴをオン状態とした状態で、プログラム状態ＰＧ、イレース状態ＥＲとしたメモリトランジスタＭＴのコントロールゲートＣｇに印加するゲート電圧Ｖｃｇと、メモリトランジスタＭＴに流れるドレイン電流Ｉｄとの関係を示す図である。図４に示すように、プログラム状態ＰＧでは、閾値電圧Ｖｔが負の値となり、イレース状態ＥＲでは、閾値電圧Ｖｔが正の値となる。
　このようなプログラム状態とイレース状態の特性により、コントロールゲートＣｇに読み出し用のゲート電圧Ｖｃｇを印加すると、プログラム状態とイレース状態とでドレイン電流Ｉｄの大小が現れることになる。従って、選択トランジスタＳＴをオン状態としたうえでコントロールゲートＣｇに読み出し用のゲート電圧Ｖｃｇを印加することで、ビットラインＢＬにドレインＩｄが流れ、ドレイン電流Ｉｄの大小によりデータを読み出すことが可能となる。
　本開示の実施形態においては、図５に示すように、メモリセルを２つ並べていわゆる相補型のメモリセル（相補型セル）を構成する。相補型セルＣＬは、第１メモリセルＭＣ１と第２メモリセルＭＣ２を有する。第１メモリセルＭＣ１は、第１選択トランジスタＳＴ１と第１メモリトランジスタＭＴ１を有する。第２メモリセルＭＣ２は、第２選択トランジスタＳＴ２と第２メモリトランジスタＭＴ２を有する。第１選択トランジスタＳＴ１には、第１ビットラインＢＬ１が接続される。第２選択トランジスタＳＴ２には、第２ビットラインＢＬ２が接続される。ビットラインＢＬ１，ＢＬ２は、センスアンプＳＡに接続される。センスアンプＳＡは、リードゲートに印加されるゲート電圧Ｖｒｇにより選択トランジスタＳＴ１，ＳＴ２がオン状態、かつメモリトランジスタＭＴ１，ＭＴ２のコントロールゲートに読み出し用のゲート電圧Ｖｃｇを印加した状態で、第１メモリセルＭＣ１に流れる第１ドレイン電流Ｉｄ１と第２メモリセルＭＣ２に流れる第２ドレイン電流Ｉｄ２の大小関係を検知することで、１ビット分のデータＤＴを読み出す。コントロールゲートに印加するゲート電圧Ｖｃｇを図４に実線矢印で示す範囲に設定することで、イレース状態、プログラム状態の間に図４に破線矢印で示す電流差を発生させ、データ判定を行うことができる。
　図６は、相補型セルＣＬのデータ状態（記憶状態）と、各データ状態に対応するゲート電圧Ｖｃｇ－ドレイン電流Ｉｄの特性を示す。なお、図６において、実線は、第１メモリトランジスタＭＴ１の特性を示し、破線は、第２メモリトランジスタＭＴ２の特性を示す。
　図６に示すように、メモリトランジスタＭＴ１，ＭＴ２ともにイレース状態ＥＲとした場合は、センスアンプＳＡで読み出されるデータＤＴは不定となり、相補型セルＣＬが消去状態となる。
　第１メモリトランジスタＭＴ１をプログラム状態、第２メモリトランジスタＭＴ２をイレース状態ＥＲとした場合は、第１ドレイン電流Ｉｄ１＞第２ドレイン電流Ｉｄ２となるため、センスアンプＳＡによりデータＤＴ＝“１”が読み出される。すなわち、相補型セルＣＬにデータ“１”が記憶された状態となる。
　第２メモリトランジスタＭＴ２をプログラム状態、第１メモリトランジスタＭＴ１をイレース状態ＥＲとした場合は、第１ドレイン電流Ｉｄ１＜第２ドレイン電流Ｉｄ２となるため、センスアンプＳＡによりデータＤＴ＝“０”が読み出される。すなわち、相補型セルＣＬにデータ“０”が記憶された状態となる。
　図６に示すように、消去状態からメモリトランジスタＭＴ１，ＭＴ２のどちらをプログラム状態にするかによって、相補型セルＣＬにデータ“１”または“０”が記憶される。データ“１”または“０”の記憶状態において、プログラム状態のメモリトランジスタをイレース状態にすることで、相補型セルＣＬは消去状態とされる。
＜２．比較例＞
　次に、上記のような相補型セルＣＬにおける消去状態を確認する機能（消去状態確認機能）について説明する。ここではまず、本開示の実施形態との対比のための比較例について述べる。図７は、比較例に係るメモリ回路１を有するＩＣ（integrated　circuit）チップ１０の構成を示す概略図である。
　メモリ回路１は、ＩＣチップ１０におけるメモリ機能ブロック（メモリＩＰ（intellectual　property　core））に相当する。メモリ回路１は、相補型セルＣＬと、スイッチＳＷと、ＰＭＯＳトランジスタ（ＰチャネルＭＯＳＦＥＴ）２，３と、定電流源４と、スイッチ５と、ＮＭＯＳトランジスタ６と、アンプ７と、を有する。メモリ回路１は、回路外部との電気的接続を確立するための端子１Ａ，１Ｂを有する。端子１Ｂには、メモリ回路１の動作に必要な電源電圧ＶＤＤを印加可能である。電源電圧ＶＤＤは、直流電圧である。
　ＩＣチップ１０におけるメモリ回路１以外の回路については、図７に図示していないが、任意の構成をとることができる。ＩＣチップ１０は、チップ外部との電気的接続を確立するための外部端子１０Ａを有する。
　相補型セルＣＬは、先述した構成と同様に、第１メモリセルＭＣ１と、第２メモリセルＭＣ２と、を有する。第１メモリセルＭＣ１は、第１選択トランジスタＳＴ１と、第１メモリトランジスタＭＴ１と、を有する。第２メモリセルＭＣ２は、第２選択トランジスタＳＴ２と、第２メモリトランジスタＭＴ２と、を有する。相補型セルＣＬには、データ“１”または“０”のデータを記憶可能である。
　選択トランジスタＳＴ１，ＳＴ２のリードゲートには、リードゲート信号ＲＧを印加可能である。リードゲート信号ＲＧに応じて選択トランジスタＳＴ１，ＳＴ２のオンオフ状態が切り替えられる。メモリトランジスタＭＴ１，ＭＴ２のコントロールゲートには、図７で図示しない経路で読み出し用のゲート電圧Ｖｃｇを印加可能である。
　第１選択トランジスタＳＴ１、第２選択トランジスタＳＴ２はそれぞれ、スイッチＳＷを介して第１ビットラインＢＬ１、第２ビットラインＢＬ２に接続される。スイッチＳＷは、スイッチ制御信号ＹＧによってオンオフを制御される。第１および第２ビットラインの組は、複数設けられる。例えばビットラインの組が８組であれば、ビットラインの組は（ＢＬ１，ＢＬ２）（ＢＬ３，ＢＬ４）・・・（ＢＬ１５，ＢＬ１６）が設けられることになる。第１ビットラインＢＬ１等は、ノードＮ１で共通接続される。第２ビットラインＢＬ２等は、ノードＮ２で共通接続される。
　ビットラインの組ごとに相補型セルＣＬおよびスイッチＳＷが設けられる。図７では、上記のようにビットラインの組が８組の例であるため、相補型セルＣＬおよびスイッチＳＷが８個設けられる。従って、図７に示すように、リードゲート信号ＲＧは、８個の相補型セルＣＬのそれぞれにおける選択トランジスタＳＴ１，ＳＴ２を制御するために、８ビットのデータとなり（ＲＧ[７：０]）、スイッチ制御信号は、８個のスイッチＳＷのそれぞれを制御するために、８ビットのデータとなる（ＹＧ[７：０]）。
　ビットラインの複数の組は、共通のＰＭＯＳトランジスタ２，３に接続される。第１ビットラインＢＬ１等は、ＰＭＯＳトランジスタ２のドレインに接続される。第２ビットラインＢＬ２等は、ＰＭＯＳトランジスタ３のドレインに接続される。ＰＭＯＳトランジスタ２，３のソースは、電源電圧ＶＤＤの印加端に接続される。ＰＭＯＳトランジスタ２，３のゲートには、バイアス電圧Ｖｂｉａｓが印加可能である。バイアス電圧Ｖｂｉａｓは、所定の直流電圧である。
　ビットラインＢＬ１，ＢＬ２等には、図７で図示しない読み出し用のセンスアンプが接続される。センスアンプによる読み出しの場合、スイッチ制御信号ＹＧによりいずれかのスイッチＳＷがオン状態とされるとともに、リードゲート信号ＲＧによりいずれかの選択トランジスタＳＴ１，ＳＴ２がオン状態とされる。
　定電流源４、スイッチ５、ＮＭＯＳトランジスタ６、アンプ７、端子１Ａ、および外部端子１０Ａは、相補型セルＣＬの消去状態を確認する機能のために設けられる。
　定電流源４は、ダイオード接続されたＮＭＯＳトランジスタ６のドレインにスイッチ５を介して接続される。ＮＭＯＳトランジスタ６のドレインは、アンプ７の第１入力端に接続される。定電流源４により生成される基準電流Ｉｒｅｆに応じた電圧がＮＭＯＳトランジスタ６のドレインに生じ、アンプ７の第１入力端に印加される。なお、消去状態確認機能を動作させない場合は、スイッチ５をオフ状態とすることで、不要な消費電力を削減できる。
　メモリトランジスタＭＴ１，ＭＴ２のコントロールゲートは、端子１Ａに共通接続される。端子１Ａは、外部端子１０Ａに接続される。メモリトランジスタＭＴ１，ＭＴ２のコントロールゲートには、外部端子１０Ａを介して外部からゲート電圧Ｖｃｇを印加可能である。なお、ゲート電圧Ｖｃｇは、メモリトランジスタＭＴ１，ＭＴ２の複数の組ごとに印加してもよい。第１ビットラインＢＬ１等は、アンプ７の第２入力端に接続される。第２ビットラインＢＬ２等は、アンプ７の第３入力端に接続される。
　ＰＭＯＳトランジスタ２，３をバイアス電圧Ｖｂｉａｓによりオン状態とすることで、ビットラインＢＬ１，ＢＬ２等をプリチャージ（ビットラインＢＬ１，ＢＬ２等の寄生容量の充電）できる。ビットラインＢＬ１，ＢＬ２等のプリチャージ後、バイアス電圧ＶｂｉａｓによりＰＭＯＳトランジスタ２，３をオフ状態とし、リードゲート信号ＲＧによりいずれかの選択トランジスタＳＴ１，ＳＴ２をオン状態とするとともに、スイッチ制御信号ＹＧによりいずれかのスイッチＳＷをオン状態とすることで、メモリトランジスタＭＴ１，ＭＴ２に流れる電流によってビットラインＢＬ１，ＢＬ２の寄生容量の放電（ディスチャージ）が行われる。
　アンプ７は、ビットラインＢＬ１，ＢＬ２のいずれかを選択できる。そして、アンプ７は、選択されたビットラインに対応するアンプ７の入力端（第２入力端または第３入力端）の電圧が上記放電によって、第１入力端の電圧（ＮＭＯＳトランジスタ６のドレイン電圧）まで低下するのに要する時間に応じて、論理出力Ｖｏｕｔ（ハイレベルまたはローレベル）を出力する。より具体的には、例えば上記時間が所定時間より長い場合、論理出力Ｖｏｕｔはハイレベルのままであり、上記時間が所定時間以下の場合、論理出力Ｖｏｕｔはハイレベルからローレベルへ切り替わる。上記所定時間は、プリチャージ後のビットラインＢＬ１，ＢＬ２等の電圧である電源電圧ＶＤＤから、基準電流Ｉｒｅｆにより放電した場合にアンプ７の第１入力端の電圧まで低下するのに要する時間である。
　これにより、アンプ７は、第１ビットラインＢＬ１等に流れる電流と基準電流Ｉｒｅｆとの大小関係、または第２ビットラインＢＬ２等に流れる電流と基準電流Ｉｒｅｆとの大小関係を検知する。以下では、ビットラインＢＬ１，ＢＬ２等に流れる電流が基準電流Ｉｒｅｆ未満の場合、論理出力Ｖｏｕｔがハイレベルとなり、ビットラインＢＬ１，ＢＬ２に流れる電流が基準電流Ｉｒｅｆ以上の場合、論理出力Ｖｏｕｔがローレベルとなるとする。
　なお、図７に示すように、アンプ７は、複数（図７の例では３２個）設けられる。アンプ７ごとに、ＰＭＯＳトランジスタ２，３、第１ビットラインＢＬ１等、第２ビットラインＢＬ２等、スイッチＳＷ、および相補型セルＣＬが設けられる。それぞれのアンプ７の第１入力端にＮＭＯＳトランジスタ６のドレイン電圧が印加される。これにより、論理出力Ｖｏｕｔは、アンプ７の個数だけ生成される（図７の例ではＶｏｕｔ[０]～Ｖｏｕｔ[３１]）。
　次に、上記のような構成のメモリ回路１による消去状態確認機能の動作について説明する。相補型セルＣＬの消去状態を確認するには、メモリセルＭＣ１，ＭＣ２の双方がイレース状態であるかを確認する必要がある。メモリ回路１においては、メモリセルＭＣ１，ＭＣ２の片方ずつイレース状態が確認される。イレース状態を確認する場合、あらかじめビットラインＢＬ１，ＢＬ２等のプリチャージが行われる。
　第１メモリセルＭＣ１のイレース状態を確認する場合、確認対象の相補型セルＣＬにおける選択トランジスタＳＴ１，ＳＴ２がリードゲート信号ＲＧによりオン状態とされ、確認対象以外の相補型セルＣＬにおける選択トランジスタＳＴ１，ＳＴ２がリードゲート信号ＲＧによりオフ状態とされる。このとき、確認対象の相補型セルＣＬに対応するスイッチＳＷがスイッチ制御信号ＹＧによりオン状態とされ、それ以外のスイッチＳＷがオフ状態とされる。その状態で外部端子１０Ａには、外部からゲート電圧Ｖｃｇが印加される。
　ここで、図８には、メモリトランジスタＭＴ１，ＭＴ２のゲート電圧Ｖｃｇ－ドレイン電流Ｉｄの特性を示す。図８においては、メモリトランジスタＭＴ１，ＭＴ２のイレース状態ＥＲの特性およびプログラム状態ＰＧの特性を示す。
　まず、初期値ＩＮＩのゲート電圧Ｖｃｇを印加する。上記初期値ＩＮＩは、プログラム状態ＰＧでの閾値電圧Ｖｔとイレース状態ＥＲでの閾値電圧Ｖｔとの間の値である。初期値ＩＮＩのゲート電圧Ｖｃｇを印加し、第１メモリセルＭＣ１（第１ビットライン）に流れる電流が基準電流Ｉｒｅｆ未満の場合、第１ビットラインを選択したアンプ７から出力される論理出力Ｖｏｕｔはハイレベルとなり、第１メモリセルＭＣ１がイレース状態であることが検知される。この場合、ゲート電圧Ｖｃｇを所定電圧刻みで段階的に増加させつつ、アンプ７から出力される論理出力Ｖｏｕｔを確認する。そして、論理出力Ｖｏｕｔがハイレベルからローレベルへ切り替わったとき、すなわち第１メモリセルＭＣ１に流れる電流が基準電流Ｉｒｅｆ以上となったときのゲート電圧Ｖｃｇを特定することで、イレース状態ＥＲでの閾値電圧Ｖｔが取得される。
　このように、本比較例においては、段階的に変化させるゲート電圧Ｖｃｇを印加することで、第１メモリトランジスタＭＴ１がイレース状態ＥＲであること、およびイレース状態ＥＲでの閾値電圧Ｖｔを検知することができる。これにより、第１メモリトランジスタＭＴ１の特性のばらつきに応じた閾値電圧Ｖｔを検知できる。なお、ゲート電圧Ｖｃｇの初期値ＩＮＩを印加したときに、アンプ７から出力される論理出力Ｖｏｕｔがローレベルとなった場合は、第１メモリトランジスタＭＴ１がプログラム状態ＰＧであることが検知される。
　第２メモリセルＭＣ２のイレース状態を確認する場合は、第１メモリセルＭＣ１の場合と同様に、第２メモリセルＭＣ２に流れる電流と基準電流Ｉｒｅｆとの大小関係をアンプ７により検知することで確認処理を行う。メモリセルＭＣ１，ＭＣ２両方のイレース状態が確認されることで、相補型セルＣＬの消去状態が確認される。
　しかしながら、本比較例においては、スイッチ制御信号ＹＧにより１つのスイッチＳＷのみを選択可能であり、リードゲート信号ＲＧにより１組の選択トランジスタＳＴ１，ＳＴ２のみを選択可能であるため、相補型セルＣＬの消去状態を確認する場合に、１本のビットラインに接続されるメモリトランジスタＭＴ１またはＭＴ２ごとに確認する必要があり、確認に時間を要する課題があった。
＜３．本開示の第１実施形態＞
　上記のような比較例における課題を解決すべく、以下説明する本開示の実施形態が実施される。図９は、本開示の第１実施形態に係るメモリ回路１１を有するＩＣチップ１０１を示す概略図である。
　メモリ回路１１の比較例に係るメモリ回路１（図７）との相違点は、ビットライン全選択回路８，９を設けていることである。ビットライン全選択回路８，９は、アンプ７ごとに設けられる。
　ビットライン全選択回路８は、テスト信号Ｔｅｓｔが消去確認テストを示す場合、スイッチ制御信号ＹＧのビットデータに関わらずすべてのスイッチＳＷをオン状態とすることですべてのビットラインを選択する回路である。ビットライン全選択回路８は、テスト信号Ｔｅｓｔが消去確認テストを示さない場合は、スイッチ制御信号ＹＧのビットデータに応じてスイッチＳＷのオンオフを制御する。
　ビットライン全選択回路９は、テスト信号Ｔｅｓｔが消去確認テストを示す場合、リードゲート信号ＲＧのビットデータに関わらずすべての選択トランジスタＳＴ１，ＳＴ２の組をオン状態とすることですべてのビットラインを選択する回路である。ビットライン全選択回路９は、テスト信号Ｔｅｓｔが消去確認テストを示さない場合は、リードゲート信号ＲＧのビットデータに応じて選択トランジスタＳＴ１，ＳＴ２のオンオフを制御する。
　また、端子１Ａ，１Ｂが電源電圧ＶＤＤの印加端に共通接続されている。これにより、ＩＣチップ１０１においては、比較例に係るＩＣチップ１０に設けた外部端子１０Ａを設けていない。
　本実施形態のメモリ回路１１における相補型セルＣＬの消去状態を確認する動作について説明する。相補型セルＣＬの消去状態を確認するには、メモリセルＭＣ１，ＭＣ２の双方がイレース状態であるかを確認する必要がある。メモリ回路１においては、メモリセルＭＣ１，ＭＣ２の片方ずつイレース状態が確認される。イレース状態を確認する場合、あらかじめビットラインＢＬ１，ＢＬ２等のプリチャージが行われる。
　本実施形態では、第１メモリセルＭＣ１のイレース状態を確認する場合、テスト信号Ｔｅｓｔを消去確認テストを示すようにすることで、すべてのスイッチＳＷをオン状態とするとともに、すべての選択トランジスタＳＴ１，ＳＴ２をオン状態とし、かつすべての相補型セルＣＬにおけるメモリトランジスタＭＴ１，ＭＴ２のコントロールゲートに電源電圧ＶＤＤが端子１Ａを介してゲート電圧Ｖｃｇとして印加される。このとき、アンプ７は、第１ビットラインＢＬ１等を選択する。
　このとき、アンプ７により、第１ビットラインＢＬ１等に流れる電流、すなわちすべての相補型セルＣＬにおける第１メモリセルＭＣ１に流れる電流を総和した電流Ｉｓｕｍ１によりビットラインＢＬ１の放電が行われる。アンプ７は、電流Ｉｓｕｍ１と基準電流Ｉｒｅｆとの大小関係を検知し、検知結果に応じた論理出力Ｖｏｕｔを出力する。
　図１０には、メモリトランジスタＭＴ１，ＭＴ２のイレース状態ＥＲでの閾値電圧Ｖｔと頻度との関係を示す。図１０は、メモリ回路１１内部の大量のメモリトランジスタＭＴ１，ＭＴ２の閾値電圧Ｖｔが、どの電圧範囲に位置しているかを確率統計的に表した図である。なお、頻度は、閾値電圧Ｖｔの軸と交差する点で最大値となる。図１０に示すように、イレース状態ＥＲでの閾値電圧Ｖｔの最小値Ｖｔ_ｍｉｎよりも電源電圧ＶＤＤは低い。すなわち、イレース状態ＥＲでの閾値電圧Ｖｔは、電源電圧ＶＤＤ以上に確保されている。
　図１１にはメモリトランジスタＭＴ１，ＭＴ２のゲート電圧Ｖｃｇ－ドレイン電流Ｉｄの特性を示す。図１１においては、メモリトランジスタＭＴ１，ＭＴ２のイレース状態ＥＲの特性およびプログラム状態ＰＧの特性を示す。図１１に示すようにゲート電圧Ｖｃｇとして電源電圧ＶＤＤが印加されると、第１メモリトランジスタＭＴ１がイレース状態ＥＲであれば、ドレイン電流Ｉｄはゼロとなる。すべての相補型セルＣＬにおける第１メモリトランジスタＭＴ１がすべてイレース状態であれば、電流Ｉｓｕｍ１がゼロとなるため、Ｉｓｕｍ１＜Ｉｒｅｆとなり、例えばアンプ７の出力はハイレベルとなる。このとき、複数のアンプ７のすべての出力（図９のＶｏｕｔ[０]～Ｖｏｕｔ[３１]）がハイレベルであれば、メモリ回路１１におけるすべての第１メモリセルＭＣ１がイレース状態であることが検知される。なお、複数のアンプ７の出力を入力させるＡＮＤ回路を設ければ、ＡＮＤ回路の出力により１ビットのデータで検知可能である。
　一方、すべての相補型セルＣＬにおける第１メモリトランジスタＭＴ１のうち１個でもイレース状態でなければ、Ｉｓｕｍ１＞Ｉｒｅｆとなり、例えばアンプ７の出力はローレベルとなる。
　このように、論理出力Ｖｏｕｔを確認することで、すべての第１メモリセルＭＣ１がイレース状態であるかを確認できる。第２メモリセルＭＣ２のイレース状態を確認する場合は、第１メモリセルＭＣ１の場合と同様に、第２ビットラインＢＬ２等を選択したアンプ７により第２ビットラインＢＬ２等に流れる電流Ｉｓｕｍ２（第２ビットラインＢＬ２等に接続されるすべての第２メモリセルＭＣ２に流れる電流の総和）と、基準電流Ｉｒｅｆとの大小関係を検知し、検知結果としての論理出力Ｖｏｕｔを確認する。
　すべての第１メモリセルＭＣ１がイレース状態であり、かつ、すべての第２メモリセルＭＣ２がイレース状態であることが確認されることで、すべての相補型セルＣＬの消去状態が確認される。
　このような本実施形態により、すべての相補型セルＣＬの消去状態の確認動作を、第１ビットライン、第２ビットラインについての２回の処理で行うことができ、確認に要する時間を大幅に短縮できる。
　また、本実施形態では、ゲート電圧Ｖｃｇを印加するための端子１Ａに、端子１Ｂに印加する電源電圧ＶＤＤを印加する。すなわち、ゲート電圧Ｖｃｇを印加する用途とは別の用途でメモリ回路１１の動作に必要な電源電圧ＶＤＤ（端子１Ｂに印加）を端子１Ａに印加する。電源電圧ＶＤＤは、ＩＣチップ１０１内部で生成されるため、ＩＣチップ１０１に比較例のような外部端子１０Ａを設けることが不要となる。また、端子１Ａ，１Ｂは共通の端子としてもよいが、別個の端子とすることで、比較例の構成を流用できる。なお、端子１Ａに接続される外部端子をＩＣチップ１０１に設けて、外部から当該外部端子に電源電圧ＶＤＤに相当する直流電圧を印加してもよい。
＜４．本開示の第２実施形態＞
　図１２は、本開示の第２実施形態に係るメモリ回路１２を有するＩＣチップ１０２を示す概略図である。本実施形態の第１実施形態との相違点は、端子１Ａにグランド電位（０Ｖ）を印加することである。
　本実施形態では、相補型セルＣＬの消去状態を確認する動作の場合に、端子１Ａを介してグランド電位をゲート電圧ＶｃｇとしてメモリトランジスタＭＴ１，ＭＴ２のコントロールゲートに印加する。これにより、図１１に示すように、メモリトランジスタＭＴ１，ＭＴ２がイレース状態ＥＲであれば、メモリセルＭＣ１，ＭＣ２に流れる電流はゼロとなる。従って、電流Ｉｓｕｍ１，Ｉｓｕｍ２と基準電流Ｉｒｅｆとの大小関係をアンプ７により検知し、論理出力Ｖｏｕｔを確認することで、すべての相補型セルＣＬの消去状態を確認することができる。
　本実施形態では、端子１Ａにグランド電位を印加するため、比較例のような外部端子１０Ａを設ける必要がなくなる。
　なお、第１実施形態のようにゲート電圧Ｖｃｇとして電源電圧ＶＤＤを印加するほうが、ドレイン電流は流れやすい傾向となるため、メモリトランジスタＭＴ１，ＭＴ２のイレース状態が不十分であった場合（閾値電圧Ｖｔの０Ｖからのシフト量が少ない場合）を検知しやすくなる。逆に、第２実施形態のようにゲート電圧Ｖｃｇとしてグランド電位を印加するほうが、イレース状態の判定条件を緩和することができる。
＜５．その他＞
　なお、本開示に係る種々の技術的特徴は、上記実施形態の他、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味および範囲内に属する全ての変更が含まれると理解されるべきである。
＜６．付記＞
　以上の通り、例えば、本開示の一態様に係るメモリ回路（１１）は、共通接続される複数の第１ビットライン（ＢＬ１）と、
　共通接続される複数の第２ビットライン（ＢＬ２）と、
　前記第１ビットラインに接続される第１メモリセル（ＭＣ１）と、前記第２ビットラインに接続される第２メモリセル（ＭＣ２）と、を有する複数の相補型セル（ＣＬ）と、
　前記第１ビットラインと前記第２ビットラインの組ごとに設けられ、前記第１メモリセルおよび前記第２メモリセルに接続される第１スイッチ（ＳＷ）と
　入力されるテスト信号（Ｔｅｓｔ）がテストを示す場合に、入力されるスイッチ制御信号（ＹＧ）のビットデータに関わらず、すべての前記第１スイッチをオン状態とすることが可能な第１のビットライン全選択回路（８）と、
　前記第１ビットラインに流れる電流の総和（Ｉｓｕｍ１）と基準電流との大小関係、および前記第２ビットラインに流れる電流の総和（Ｉｓｕｍ２）と前記基準電流との大小関係をそれぞれ検知可能に構成される検知部（７）と、
　を備え、
　前記第１メモリセルに含まれる第１メモリトランジスタ（ＭＴ１）のゲート、および前記第２メモリセルに含まれる第２メモリトランジスタ（ＭＴ２）のゲートには、直流電圧（ＶＤＤ）を印加可能である構成としている（第１の構成）。
　上記第１の構成において、前記検知部（７）は、複数設けられ、前記第１ビットライン、前記第２ビットライン、前記相補型セル、前記第１スイッチ、および前記第１のビットライン全選択回路は、前記検知部ごとに設けられる構成としてもよい（第２の構成）。
　上記第１または第２の構成において、前記第１メモリセル（ＭＣ１）は、第１選択トランジスタ（ＳＴ１）を有し、前記第２メモリセル（ＭＣ２）は、第２選択トランジスタ（ＳＴ２）を有し、当該メモリ回路は、入力されるテスト信号がテストを示す場合に、入力されるリードゲート信号（ＲＧ）のビットデータに関わらず、前記第１選択トランジスタおよび前記第２選択トランジスタのすべての組をオン状態とすることが可能な第２のビットライン全選択回路（９）を備える構成としてもよい（第３の構成）。
　また、上記第１から第３のいずれかの構成において、前記直流電圧は、第１電源電圧（ＶＤＤ）である構成としてもよい（第４の構成）。
　また、上記第４の構成において、前記第１電源電圧（ＶＤＤ）は、前記ゲートに前記直流電圧を印加する用途とは別の用途で当該メモリ回路（１１）の動作に必要な第２電源電圧（ＶＤＤ）と同一である構成としてもよい（第５の構成）。
　また、上記第５の構成において、前記第１電源電圧（ＶＤＤ）を印加するための第１端子（１Ａ）と、前記第２電源電圧（ＶＤＤ）を印加するための第２端子（１Ｂ）と、を有し、前記第１端子と前記第２端子は、別個の端子である構成としてもよい（第６の構成）。
　また、上記第１から第３のいずれかの構成において、前記直流電圧は、グランド電位である構成としてもよい（第７の構成）。
　また、本開示の一態様は、上記第５から第７のいずれかの構成のメモリ回路（１１，１２）を備えるＩＣチップ（１０１，１０２）である（第８の構成）。
　また、上記第１から第７のいずれかの構成において、第２スイッチ（５）と、基準電流源（４）と、前記基準電流源と前記第２スイッチを介して接続されるダイオード接続されたＭＯＳトランジスタ（６）と、を備える構成としてもよい（第９の構成）。
　本開示は、各種用途のメモリ回路に利用することが可能である。
　　　１　　　メモリ回路
　　　１Ａ，１Ｂ　端子
　　　２，３　　　ＰＭＯＳトランジスタ
　　　４　　　定電流源
　　　５　　　スイッチ
　　　６　　　ＮＭＯＳトランジスタ
　　　７　　　アンプ
　　　８、９　　　ビットライン全選択回路
　　　１０　　　ＩＣチップ
　　　１０Ａ　　外部端子
　　　１１，１２　　　メモリ回路
　　　１０１，１０２　　　ＩＣチップ
　　　ＢＬ　　　ビットライン
　　　ＢＬ１、ＢＬ３　　　第１ビットライン
　　　ＢＬ２、ＢＬ４　　　第２ビットライン
　　　ＣＬ　　　相補型セル
　　　Ｃｇ　　　コントロールゲート
　　　Ｆｇ　　　フローティングゲート
　　　ＭＣ　　　メモリセル
　　　ＭＣ１　　　第１メモリセル
　　　ＭＣ２　　　第２メモリセル
　　　ＭＴ　　　メモリトランジスタ
　　　ＭＴ１　　　第１メモリトランジスタ
　　　ＭＴ２　　　第２メモリトランジスタ
　　　Ｏｘ　　　酸化膜
　　　ＰＷ　　　Ｐウェル領域
　　　Ｒｇ　　　リードゲート
　　　ＳＡ　　　センスアンプ
　　　ＳＴ　　　選択トランジスタ
　　　ＳＴ１　　　第１選択トランジスタ
　　　ＳＴ２　　　第２選択トランジスタ
　　　ＳＷ　　　スイッチ

Claims (9)

  1. 　共通接続される複数の第１ビットラインと、
    　共通接続される複数の第２ビットラインと、
    　前記第１ビットラインに接続される第１メモリセルと、前記第２ビットラインに接続される第２メモリセルと、を有する複数の相補型セルと、
    　前記第１ビットラインと前記第２ビットラインの組ごとに設けられ、前記第１メモリセルおよび前記第２メモリセルに接続される第１スイッチと
    　入力されるテスト信号がテストを示す場合に、入力されるスイッチ制御信号のビットデータに関わらず、すべての前記第１スイッチをオン状態とすることが可能な第１のビットライン全選択回路と、
    　前記第１ビットラインに流れる電流の総和と基準電流との大小関係、および前記第２ビットラインに流れる電流の総和と前記基準電流との大小関係をそれぞれ検知可能に構成される検知部と、
    　を備え、
    　前記第１メモリセルに含まれる第１メモリトランジスタのゲート、および前記第２メモリセルに含まれる第２メモリトランジスタのゲートには、直流電圧を印加可能である、メモリ回路。
  2. 　前記検知部は、複数設けられ、
    　前記第１ビットライン、前記第２ビットライン、前記相補型セル、前記第１スイッチ、および前記第１のビットライン全選択回路は、前記検知部ごとに設けられる、請求項１に記載のメモリ回路。
  3. 　前記第１メモリセルは、第１選択トランジスタを有し、
    　前記第２メモリセルは、第２選択トランジスタを有し、
    　当該メモリ回路は、入力されるテスト信号がテストを示す場合に、入力されるリードゲート信号のビットデータに関わらず、前記第１選択トランジスタおよび前記第２選択トランジスタのすべての組をオン状態とすることが可能な第２のビットライン全選択回路を備える、請求項１または請求項２に記載のメモリ回路。
  4. 　前記直流電圧は、第１電源電圧である、請求項１から請求項３のいずれか１項に記載のメモリ回路。
  5. 　前記第１電源電圧は、前記ゲートに前記直流電圧を印加する用途とは別の用途で当該メモリ回路の動作に必要な第２電源電圧と同一である、請求項４に記載のメモリ回路。
  6. 　前記第１電源電圧を印加するための第１端子と、
    　前記第２電源電圧を印加するための第２端子と、を有し、
    　前記第１端子と前記第２端子は、別個の端子である、請求項５に記載のメモリ回路。
  7. 　前記直流電圧は、グランド電位である、請求項１から請求項３のいずれか１項に記載のメモリ回路。
  8. 　請求項５から請求項７のいずれか１項に記載のメモリ回路を備えるＩＣチップ。
  9. 　第２スイッチと、
    　基準電流源と、
    　前記基準電流源と前記第２スイッチを介して接続されるダイオード接続されたＭＯＳトランジスタと、を備える、請求項１から請求項７のいずれか１項に記載のメモリ回路。
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* Cited by examiner, † Cited by third party
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JP2009272028A (ja) * 2008-04-07 2009-11-19 Renesas Technology Corp 半導体集積回路およびその動作方法

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