JP2008077766A - 半導体装置 - Google Patents

Abstract

【課題】回路構成の複雑化を防ぐとともにメモリセルの閾値電圧の良否判定を短時間で行なうことが可能な半導体装置を提供する。
【解決手段】半導体装置１０１は、閾値電圧に基づいてデータを記憶する複数個のメモリセルＭＣと、対応のメモリセルＭＣの記憶データに基づく読み出し信号が現われる複数のビット線ＧＢＬと、ビット線ＧＢＬに対応して配置され、対応のビット線ＧＢＬに現われた読み出し信号を検出し、検出した読み出し信号に基づいて互いに異なる論理レベルを有する第１の信号および第２の信号をそれぞれ第１ノードおよび第２ノードから出力する複数個のセンスアンプ１と、複数個のセンスアンプ１の第１ノードおよび第２ノードからそれぞれ受けた第１の信号および第２の信号に基づいて複数個のメモリセルＭＣの閾値電圧の良否を判定する判定部１２とを備える。
【選択図】図１

Description

本発明は、半導体装置に関し、特に、記憶データのベリファイ動作を行なう半導体装置に関する。

浮遊ゲート（ＦＧ）に電子を注入するかまたは電子を抜き取ることによって情報を記憶させることができる半導体装置、たとえばフラッシュメモリが開発されている。フラッシュメモリは浮遊ゲート、制御ゲート（ＣＧ）、ソース、ドレインおよびウエル（基板）を有するメモリセルを含む。メモリセルは、浮遊ゲートに電子が注入されると閾値電圧が上昇し、また、浮遊ゲートから電子を抜き取ると閾値電圧が低下する。一般に、閾値電圧の最も低い分布をメモリセルの消去状態と呼び、また、消去状態より高い閾値電圧の分布をメモリセルの書き込み状態と呼ぶ。たとえば、メモリセルが２ビットのデータを記憶する場合において、電圧の最も低い閾値電圧の分布が論理レベル”１１”に対応し、この状態が消去状態と呼ばれる。そして、メモリセルに対して書き込み動作を行なって閾値電圧を消去状態より高くすることにより、論理レベル”１０”、”０１”および”００”に対応する閾値電圧が得られ、この状態が書き込み状態と呼ばれる。

フラッシュメモリは通常複数個のメモリセルを備えるが、各メモリセルの閾値電圧は、製造ばらつき等に起因してばらつく。このため、フラッシュメモリでは、データ書き込みおよびデータ消去後に、メモリセルの制御ゲートに読み出し電圧を供給し、メモリセルがオン状態となるかオフ状態となるかに基づいて、メモリセルの閾値電圧分布が所望の範囲内にあるか否かを判定するべリファイ動作が行なわれる（たとえば、特許文献１〜４参照）。
特開２００２−１４０８９９号公報 特開２００４−１９２７８０号公報 特開２０００−１６３９７７号公報 特開平１１−２４２８９４号公報

ところで、一般に、フラッシュメモリは、メモリセルのオン状態およびオフ状態に応じて微小な電圧の差異すなわち読み出し信号が現われるビット線を備える。そして、フラッシュメモリは、ビット線に表れた読み出し信号を検出し、検出した読み出し信号に基づいて相補信号すなわち互いに異なる論理レベルを有する２個の信号を２つのノードからそれぞれ出力するセンスアンプを備える。

また、一般に、フラッシュメモリでは、ベリファイ時、複数個のメモリセルの閾値電圧が同時に判定される。メモリセルの閾値電圧分布の下裾が判定される場合には、閾値電圧の所望範囲の最小値の読み出し電圧をベリファイ対象のすべてのメモリセルに供給し、ベリファイ対象のすべてのメモリセルがオフ状態であれば正常であると判定する。

一方、閾値電圧分布の狭帯化を図るためには、閾値電圧分布の上裾の判定も行なう必要がある。閾値電圧分布の上裾を判定する場合には、閾値電圧の所望範囲の最大値の読み出し電圧をベリファイ対象のすべてのメモリセルに供給し、ベリファイ対象のすべてのメモリセルがオン状態であれば正常であると判定する。すなわち、閾値電圧分布の下裾判定および上裾判定において閾値電圧が正常な場合の相補信号の論理レベルが逆になる。

ここで、フラッシュメモリは、相補信号に基づいてメモリセルの閾値電圧の良否判定を行なう判定回路の構成を複雑化することなく閾値電圧分布の上裾判定および下裾判定の両方を行なう構成であることが望ましい。

しかしながら、特許文献１〜４記載の半導体装置は、相補信号が出力されるセンスアンプの２つのノードのいずれか一方のみに前述の判定回路が接続される構成である。したがって、特許文献１〜４記載の半導体装置では、判定回路の構成を複雑化することなく閾値電圧分布の上裾判定および下裾判定の両方を行なうために、閾値電圧分布の下裾判定または上裾判定を行なう際に、センスアンプおよびその周辺回路を制御して相補信号の論理レベルを反転する必要がある。このため、メモリセルの閾値電圧の良否判定に長時間を要してしまい、データ書き込み時間およびデータ消去時間が長くなってしまうという問題点があった。

それゆえに、本発明の目的は、回路構成の複雑化を防ぐとともにメモリセルの閾値電圧の良否判定を短時間で行なうことが可能な半導体装置を提供することである。

上記課題を解決するために、本発明のある局面に係る半導体装置は、閾値電圧に基づいてデータを記憶する複数個のメモリセルと、対応のメモリセルの記憶データに基づく読み出し信号が現われる複数のビット線と、ビット線に対応して配置され、対応のビット線に現われた読み出し信号を検出し、検出した読み出し信号に基づいて互いに異なる論理レベルを有する第１の信号および第２の信号をそれぞれ第１ノードおよび第２ノードから出力する複数個のセンスアンプと、複数個のセンスアンプの第１ノードおよび第２ノードからそれぞれ受けた第１の信号および第２の信号に基づいて複数個のメモリセルの閾値電圧の良否を判定する判定部とを備える。

本発明によれば、回路構成の複雑化を防ぐとともにメモリセルの閾値電圧の良否判定を短時間で行なうことができる。

以下、本発明の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。

＜第１の実施の形態＞
［構成および基本動作］
図１は、本発明の第１の実施の形態に係る半導体装置の構成を示す図である。

図１を参照して、半導体装置１０１は、センスラッチ部１１Ａ〜１１Ｃと、判定部１２と、読み出し部１３と、メモリセルアレイＭＡと、電圧発生部４と、制御部５と、グローバルビット線ＧＢＬＡ，ＧＢＬＢ，ＧＢＬＣとを備える。センスラッチ部１１Ａ〜１１Ｃは、各々が、センスアンプ１と、ＮチャネルＭＯＳ（Metal Oxide Semiconductor）トランジスタＭ７〜Ｍ１３とを含む。センスアンプ１は、ＰチャネルＭＯＳトランジスタＭ１〜Ｍ３と、ＮチャネルＭＯＳトランジスタＭ４〜Ｍ６とを含む。判定部１２は、ＮチャネルＭＯＳトランジスタ（第１のトランジスタ）Ｍ２１Ａ〜Ｍ２１Ｃと、ＮチャネルＭＯＳトランジスタ（第２のトランジスタ）Ｍ２２Ａ〜Ｍ２２Ｃと、電流判定回路２と、切り替え回路３とを含む。切り替え回路３は、ＮチャネルＭＯＳトランジスタＭ１４およびＭ１５を含む。メモリセルアレイＭＡは、閾値電圧に基づいてデータを記憶する複数個のメモリセル、すなわちメモリセルＭＣ１Ａ〜ＭＣ５Ａと、メモリセルＭＣ１Ｂ〜ＭＣ５Ｂと、メモリセルＭＣ１Ｃ〜ＭＣ５Ｃとを含む。

以下、メモリセルアレイＭＡにおけるメモリセルをメモリセルＭＣと総称する場合がある。また、グローバルビット線ＧＢＬＡ，ＧＢＬＢ，ＧＢＬＣをグローバルビット線ＧＢＬと総称する場合がある。

グローバルビット線ＧＢＬＡ，ＧＢＬＢ，ＧＢＬＣには、対応のメモリセルＭＣの記憶データに基づく読み出し信号が現われる。

センスアンプ１は、ラッチ型のセンスアンプであり、グローバルビット線ＧＢＬに対応して配置される。そして、センスアンプ１は、対応のグローバルビット線ＧＢＬに現われた読み出し信号を検出し、検出した読み出し信号に基づいて相補信号すなわち互いに異なる論理レベルを有する検出信号ＤＥＴ１および検出信号ＤＥＴ２をそれぞれＳＬＳノードおよびＳＬＲノードから出力する。

判定部１２は、センスラッチ部１１Ａ〜１１Ｃにおけるセンスアンプ１のＳＬＳノードおよびＳＬＲノードからそれぞれ受けた検出信号ＤＥＴ１および検出信号ＤＥＴ２に基づいて半導体装置１０１の不良判定すなわちメモリセルＭＣ１Ａ〜ＭＣ５Ａ、メモリセルＭＣ１Ｂ〜ＭＣ５ＢおよびメモリセルＭＣ１Ｃ〜ＭＣ５Ｃの閾値電圧の良否判定を行なう。

ＮチャネルＭＯＳトランジスタＭ２１Ａ〜Ｍ２１Ｃは、センスラッチ部１１Ａ〜１１Ｃに対応して配置され、対応のセンスラッチ部におけるセンスアンプ１のＳＬＳノードから受けた検出信号ＤＥＴ１に基づいてオン状態およびオフ状態を切り替える。

ＮチャネルＭＯＳトランジスタＭ２２Ａ〜Ｍ２２Ｃは、センスラッチ部１１Ａ〜１１Ｃに対応して配置され、対応のセンスラッチ部におけるセンスアンプ１のＳＬＲノードから受けた検出信号ＤＥＴ２に基づいてオン状態およびオフ状態を切り替える。

切り替え回路３は、電流判定回路２とＮチャネルＭＯＳトランジスタＭ２１Ａ〜Ｍ２１Ｃとを接続するか、あるいは電流判定回路２とＮチャネルＭＯＳトランジスタＭ２２Ａ〜Ｍ２２Ｃとを接続するかを切り替える。より詳細には、ＮチャネルＭＯＳトランジスタ１４がオン状態の場合に電流判定回路２とＮチャネルＭＯＳトランジスタＭ２１Ａ〜Ｍ２１Ｃとが接続され、また、ＮチャネルＭＯＳトランジスタ１５がオン状態の場合に電流判定回路２とＮチャネルＭＯＳトランジスタＭ２２Ａ〜Ｍ２２Ｃとが接続される。

電流判定回路２は、電流線ＥＣＳを介して受けたＮチャネルＭＯＳトランジスタＭ２１Ａ〜Ｍ２１Ｃの出力電流、または電流線ＥＣＲを介して受けたＮチャネルＭＯＳトランジスタＭ２２Ａ〜Ｍ２２Ｃの出力電流を検出し、検出した出力電流と基準電流とを比較し、比較結果すなわちベリファイ対象のメモリセルの閾値電圧の良否を表わす判定信号ＣＨＫを出力する。なお、半導体装置１０１が切り替え回路３を備えず、電流判定回路２が、電流線ＥＣＳを介して受けたＮチャネルＭＯＳトランジスタＭ２１Ａ〜Ｍ２１Ｃの出力電流、および電流線ＥＣＲを介して受けたＮチャネルＭＯＳトランジスタＭ２２Ａ〜Ｍ２２Ｃの出力電流のそれぞれを同時に検出する構成であってもよい。

制御部５は、半導体装置１０１における各回路の制御を行なう。電圧発生部４は、制御部５の制御に基づいて、半導体装置１０１におけるノードおよび制御線等に電圧を供給する。

読み出し部１３は、センスラッチ部１１Ａ〜１１ＣのＳＬＳノードおよびＳＬＲノードに接続され、センスアンプ１のＳＬＳノードおよびＳＬＲノードからそれぞれ受けた検出信号ＤＥＴ１および検出信号ＤＥＴ２に基づいてメモリセルの記憶データを読み出しデータとして外部へ出力する。

［動作］
次に、本発明の第１の実施の形態に係る半導体装置のベリファイ動作について説明する。

図２（ａ）〜（ｅ）は、本発明の第１の実施の形態に係る半導体装置のベリファイ動作を示す波形図である。図２（ａ）〜（ｅ）は、ベリファイ対象のメモリセルがオン状態である場合の波形図である。

図３（ａ）は、メモリセルの閾値電圧分布の上裾判定を示す図である。図３（ｂ）は、メモリセルの閾値電圧分布の下裾判定を示す図である。図３では、２個の論理レベルに対応する閾値電圧分布が示されており、実線の閾値電圧分布を判定する様子が示されている。

以下では、ベリファイ対象のメモリセルがメモリセルＭＣ２Ａ〜ＭＣ２Ｃである場合について説明する。

図１を参照して、ＮチャネルＭＯＳトランジスタＭ１３は、グローバルビット線ＧＢＬにチャージされる電荷量を調整するために配置される。ＮチャネルＭＯＳトランジスタＭ１３のゲートには、所定量の電荷に対応する所定電圧が供給されており、オン状態である。また、制御信号ＰＣ、ＴＲおよびＦＰＣはＬレベルであり、ＮチャネルＭＯＳトランジスタＭ７〜Ｍ９はオフ状態である。

図２を参照して、制御部５は、ＮチャネルＭＯＳトランジスタＭ１２のゲートにＨレベルの制御信号ＰＣＥを出力する（ｔ１）。そうすると、グローバルビット線ＧＢＬに所定量の電荷がチャージされる。

図示しないプリチャージ回路は、ＳＬＲノードの電位がＳＬＳノードの電位と比べて高くなるようにＳＬＳノードおよびＳＬＲノードに電荷をチャージする（ｔ２）。

次に、制御部５は、ベリファイ対象のメモリセルＭＣ２Ａ〜ＭＣ２Ｃのゲートに読み出し電圧（ベリファイ電圧）ＶＲを供給する。図３（ａ）を参照して、制御部５は、メモリセルの閾値電圧分布の上裾を判定する場合には、閾値電圧の所望範囲の最大値の読み出し電圧ＶＲをメモリセルに供給する。

メモリセルの閾値電圧分布の上裾を判定する場合であって、メモリセルの閾値電圧が正常であるときには、メモリセルはオン状態となる。この場合、グローバルビット線ＧＢＬにチャージされた電荷が、オン状態のメモリセルを介してディスチャージされ、グローバルビット線ＧＢＬの電位が低くなる。そうすると、ゲートがグローバルビット線ＧＢＬに接続されているＮチャネルＭＯＳトランジスタＭ１０はオフ状態となる。このため、ＳＬＲノードの電位は保持され、変化しない。また、ＳＬＳノードの電位も保持されており、変化しない（ｔ３）。

次に、制御部５は、ＮチャネルＭＯＳトランジスタＭ１１のゲートにＨレベルの制御信号ＤＩＳＥを出力してＮチャネルＭＯＳトランジスタＭ１１をオン状態とする（ｔ４）。

次に、制御部５は、ＰチャネルＭＯＳトランジスタＭ３のゲートにＬレベルの制御信号ＳＥＮＳＥ＿Ｎを出力し、ＮチャネルＭＯＳトランジスタＭ６のゲートにＨレベルの制御信号ＳＥＮＳＥを出力する。なお、制御信号ＳＥＮＳＥ＿Ｎは、制御信号ＳＥＮＳＥの反転信号である。そうすると、センスアンプ１が活性化し、ＳＬＲノードのレベルを電源電圧へ増幅し、かつＳＬＳノードのレベルを接地電圧へ増幅する。そして、センスアンプ１は、ＳＬＲノードのレベルおよびＳＬＳノードのレベルを保持する。すなわち、センスアンプ１は、Ｈレベルの検出信号ＤＥＴ２およびＬレベルの検出信号ＤＥＴ１を出力する（ｔ５）。

図４（ａ）〜（ｅ）は、本発明の第１の実施の形態に係る半導体装置のベリファイ動作を示す波形図である。図４（ａ）〜（ｅ）は、ベリファイ対象のメモリセルがオフ状態である場合の波形図である。

期間ｔ１１およびｔ１２における動作は図２に示す期間ｔ１およびｔ２と同様であるため、ここでは詳細な説明を繰り返さない。

制御部５は、ベリファイ対象のメモリセルＭＣ２Ａ〜ＭＣ２Ｃのゲートに読み出し電圧（ベリファイ電圧）ＶＲを供給する。図３（ｂ）を参照して、制御部５は、メモリセルの閾値電圧分布の下裾を判定する場合には、閾値電圧の所望範囲の最小値の読み出し電圧ＶＲをメモリセルＭＣ２Ａ〜ＭＣ２Ｃのゲートに供給する。

メモリセルの閾値電圧分布の下裾を判定する場合であって、メモリセルの閾値電圧が正常であるときには、メモリセルはオフ状態となる。この場合、グローバルビット線ＧＢＬにチャージされた電荷はディスチャージされず、グローバルビット線ＧＢＬの電位は変化しない。そうすると、ゲートがグローバルビット線ＧＢＬに接続されているＮチャネルＭＯＳトランジスタＭ１０はオン状態となる。ここで、制御信号ＤＩＳＥはＬレベルであり、ＮチャネルＭＯＳトランジスタＭ１１はオフ状態であるため、ＳＬＲノードの電位は保持されており、変化しない。また、ＳＬＳノードの電位は保持されており、変化しない（ｔ１３）。

次に、制御部５は、ＮチャネルＭＯＳトランジスタＭ１１のゲートにＨレベルの制御信号ＤＩＳＥを出力する。そうすると、ＳＬＲノードにチャージされた電荷がＮチャネルＭＯＳトランジスタＭ１０およびＭ１１を介してディスチャージされ、ＳＬＲノードの電位が低くなり、ＳＬＳノードの電位よりも低くなる（ｔ１４）。

次に、制御部５は、ＰチャネルＭＯＳトランジスタＭ３のゲートにＬレベルの制御信号ＳＥＮＳＥ＿Ｎを出力し、ＮチャネルＭＯＳトランジスタＭ６のゲートにＨレベルの制御信号ＳＥＮＳＥを出力する。そうすると、センスアンプ１が活性化し、ＳＬＲノードのレベルを接地電圧へ増幅し、かつＳＬＳノードのレベルを電源電圧へ増幅する。そして、センスアンプ１は、ＳＬＲノードのレベルおよびＳＬＳノードのレベルを保持する。すなわち、センスアンプ１は、Ｌレベルの検出信号ＤＥＴ２およびＨレベルの検出信号ＤＥＴ１を出力する（ｔ１５）。

図５は、本発明の第１の実施の形態に係る半導体装置における電流判定回路およびその周辺回路の構成を示す図である。図５では、説明を簡単にするために、ＮチャネルＭＯＳトランジスタＭ２２Ａ〜Ｍ２２Ｃと電流判定回路２とが直接接続されている場合の構成を示す。

電流線ＥＣＳおよびＮチャネルＭＯＳトランジスタＭ２１Ａ〜Ｍ２１Ｃと電流判定回路２との関係は、電流線ＥＣＲおよびＮチャネルＭＯＳトランジスタＭ２２Ａ〜Ｍ２２Ｃと電流判定回路２との関係と同様であるため、ここでは詳細な説明を繰り返さない。

図５を参照して、電流判定回路２は、ＰチャネルＭＯＳトランジスタＭ３１およびＭ３２と、ＮチャネルＭＯＳトランジスタＭ３３とを含む。

ＰチャネルＭＯＳトランジスタＭ３１のゲートおよびドレインと、ＰチャネルＭＯＳトランジスタＭ３２のゲートと、ＮチャネルＭＯＳトランジスタＭ２２Ａ〜Ｍ２２Ｃのドレインとが接続される。

ＮチャネルＭＯＳトランジスタＭ３３はゲートにＨレベルの電圧が供給されており、オン状態である。

ＮチャネルＭＯＳトランジスタＭ２２Ａ〜Ｍ２２Ｃの出力電流の合計が基準電流ＩＢより小さい場合には、ＰチャネルＭＯＳトランジスタＭ３２がオフ状態となるため、判定信号ＣＨＫはＬレベルとなる。一方、ＮチャネルＭＯＳトランジスタＭ２２Ａ〜Ｍ２２Ｃの出力電流の合計が基準電流ＩＢより大きい場合には、ＰチャネルＭＯＳトランジスタＭ３２がオン状態となるため、判定信号ＣＨＫはＨレベルとなる。

たとえば、各メモリセルの閾値電圧が正常である場合の判定信号ＣＨＫの論理レベルをＬレベルとすると、ＳＬＲノードおよびＳＬＳノードのうち、メモリセルの閾値電圧が正常である場合にセンスアンプ１からＬレベルの信号が出力される方のノードを選択して電流判定回路２と接続すれば、電流判定回路２の構成を変更することなく、メモリセルの閾値電圧分布の下裾判定および上裾判定の両方を行なうことができる。

ここで、前述のように、メモリセルの閾値電圧分布の上裾判定を行なう場合であってメモリセルの閾値電圧が正常であるときには、センスアンプ１は、Ｌレベルの検出信号ＤＥＴ１およびＨレベルの検出信号ＤＥＴ２を出力する。また、メモリセルの閾値電圧分布の下裾判定を行なう場合であってメモリセルの閾値電圧が正常であるときには、センスアンプ１は、Ｈレベルの検出信号ＤＥＴ１およびＬレベルの検出信号ＤＥＴ２を出力する。

このため、制御部５は、メモリセルの閾値電圧分布の上裾を判定する場合には、切り替え回路３を制御して、ＳＬＳノードすなわち検出信号ＤＥＴ１に対応する制御線ＥＣＳを電流判定回路２と接続する。また、制御部５は、メモリセルの閾値電圧分布の下裾を判定する場合には、切り替え回路３を制御して、ＳＬＲノードすなわち検出信号ＤＥＴ２に対応する制御線ＥＣＲを電流判定回路２と接続する。

この場合、判定部１２は、センスラッチ部１１Ａ〜１１Ｃにおけるセンスアンプ１からそれぞれ受けた検出信号ＤＥＴ１に基づいてベリファイ対象のメモリセルの閾値電圧がそれぞれ所定範囲における最大値未満であるか否かを判定する。また、判定部１２は、センスラッチ部１１Ａ〜１１Ｃにおけるセンスアンプ１からそれぞれ受けた検出信号ＤＥＴ２に基づいてベリファイ対象のメモリセルの閾値電圧がそれぞれ所定範囲における最小値以上であるか否かを判定する。

ＮチャネルＭＯＳトランジスタＭ３３の出力電流である基準電流ＩＢを、ＮチャネルＭＯＳトランジスタＭ２２Ａ〜Ｍ２２Ｃの１個分の出力電流より小さい値に設定した場合には、電流判定回路２は、ベリファイ対象のすべてのメモリセルの閾値電圧が正常であるか、あるいは閾値電圧が異常であるメモリセルが１個以上存在するかを判定することができる。

また、基準電流ＩＢを、ＮチャネルＭＯＳトランジスタＭ２２Ａ〜Ｍ２２Ｃの１個分の出力電流より大きく、かつ２個分の出力電流より小さい値に設定した場合には、電流判定回路２は、ベリファイ対象のメモリセルのうち、閾値電圧が異常であるメモリセルは１個以下であるか、あるいは閾値電圧が異常であるメモリセルが２個以上存在するかを判定することができる。

ところで、特許文献１〜４記載の半導体装置では、閾値電圧分布の下裾判定または上裾判定を行なう際に、センスアンプおよびその周辺回路を制御して相補信号の論理レベルを反転する必要があり、データ書き込み時間およびデータ消去時間が長くなってしまうという問題点があった。

しかしながら、本発明の第１の実施の形態に係る半導体装置では、判定部１２は、センスラッチ部１１Ａ〜１１Ｃにおけるセンスアンプ１のＳＬＳノードおよびＳＬＲノードからそれぞれ受けた相補信号である検出信号ＤＥＴ１および検出信号ＤＥＴ２に基づいてメモリセルＭＣ１Ａ〜ＭＣ５Ａ、メモリセルＭＣ１Ｂ〜ＭＣ５ＢおよびメモリセルＭＣ１Ｃ〜ＭＣ５Ｃの閾値電圧の良否判定を行なう。このような構成により、電流判定回路２の構成を複雑化することなく、かつセンスアンプおよびその周辺回路を制御して相補信号の論理レベルを反転することなく、メモリセルの閾値電圧分布の下裾判定および上裾判定の両方を行なうことができる。したがって、本発明の第１の実施の形態に係る半導体装置では、回路構成の複雑化を防ぐとともにメモリセルの閾値電圧の良否判定を短時間で行なうことができる。

なお、本発明の第１の実施の形態に係る半導体装置では、説明を簡単にするために、半導体装置１０１は、３個のセンスラッチ部およびこれらに対応する各回路を備える構成であるとしたが、これに限定するものではない。半導体装置が、たとえば一般的なフラッシュメモリのように数千個のセンスラッチ部およびこれらに対応する各回路を備える構成であってもよい。

次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。

＜第２の実施の形態＞
本実施の形態は、第１の実施の形態に係る半導体装置と比べて判定部の構成を変更した半導体装置に関する。

図６は、本発明の第２の実施の形態に係る半導体装置の構成を示す図である。
図６を参照して、半導体装置１０２は、半導体装置１０１と比べて、判定部１２の代わりに判定部２１を備える。判定部２１は、ＰチャネルＭＯＳトランジスタ（第１のトランジスタ）Ｍ２３Ａ〜Ｍ２３Ｃと、ＰチャネルＭＯＳトランジスタ（第２のトランジスタ）Ｍ２４Ａ〜Ｍ２４Ｃと、電流判定回路２２と、切り替え回路３とを含む。

図７は、本発明の第２の実施の形態に係る半導体装置における電流判定回路およびその周辺回路の構成を示す図である。図７では、説明を簡単にするために、ＰチャネルＭＯＳトランジスタＭ２４Ａ〜Ｍ２４Ｃと電流判定回路２２とが直接接続されている場合の構成を示す。

電流線ＥＣＳおよびＰチャネルＭＯＳトランジスタＭ２３Ａ〜Ｍ２３Ｃと電流判定回路２２との関係は、電流線ＥＣＲおよびＰチャネルＭＯＳトランジスタＭ２４Ａ〜Ｍ２４Ｃと電流判定回路２２との関係と同様であるため、ここでは詳細な説明を繰り返さない。

図７を参照して、電流判定回路２２は、ＮチャネルＭＯＳトランジスタＭ４１およびＭ４２と、ＰチャネルＭＯＳトランジスタＭ４３とを含む。

ＮチャネルＭＯＳトランジスタＭ４１のゲートおよびソースと、ＮチャネルＭＯＳトランジスタＭ４２のゲートと、ＰチャネルＭＯＳトランジスタＭ２４Ａ〜Ｍ２４Ｃのソースとが接続される。

ＰチャネルＭＯＳトランジスタＭ４３はゲートにＬレベルの電圧が供給されており、オン状態である。

ＰチャネルＭＯＳトランジスタＭ２４Ａ〜Ｍ２４Ｃの出力電流の合計が基準電流ＩＢより小さい場合には、ＮチャネルＭＯＳトランジスタＭ４２がオフ状態となるため、判定信号ＣＨＫはＬレベルとなる。一方、ＰチャネルＭＯＳトランジスタＭ２４Ａ〜Ｍ２４Ｃの出力電流の合計が基準電流ＩＢより大きい場合には、ＮチャネルＭＯＳトランジスタＭ４２がオン状態となるため、判定信号ＣＨＫはＨレベルとなる。

その他の構成および動作は第１の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。

したがって、本発明の第２の実施の形態に係る半導体装置では、本発明の第１の実施の形態に係る半導体装置と同様に、回路構成の複雑化を防ぐとともにメモリセルの閾値電圧の良否判定を短時間で行なうことができる。

次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。

＜第３の実施の形態＞
本実施の形態は、第１の実施の形態に係る半導体装置と比べて判定部の構成を変更した半導体装置に関する。以下で説明する内容以外は第１の実施の形態に係る半導体装置と同様である。

図８は、本発明の第３の実施の形態に係る半導体装置の構成を示す図である。
図８を参照して、半導体装置１０３は、半導体装置１０１と比べて、判定部１２の代わりに判定部３１を備える。判定部３１は、ＮチャネルＭＯＳトランジスタ（第１のトランジスタ）Ｍ２１Ａ〜Ｍ２１Ｃと、ＮチャネルＭＯＳトランジスタ（第２のトランジスタ）Ｍ２２Ａ〜Ｍ２２Ｃと、ＮチャネルＭＯＳトランジスタ（第３のトランジスタ）Ｍ２５Ａ〜Ｍ２５Ｃと、ＮチャネルＭＯＳトランジスタ（第４のトランジスタ）Ｍ２６Ａ〜Ｍ２６Ｃと、電流判定回路３２と、切り替え回路３とを含む。

ＮチャネルＭＯＳトランジスタＭ２５Ａ〜Ｍ２５Ｃは、それぞれＮチャネルＭＯＳトランジスタＭ２１Ａ〜Ｍ２１Ｃの出力すなわちソースに接続される。ＮチャネルＭＯＳトランジスタＭ２６Ａ〜Ｍ２６Ｃは、それぞれＮチャネルＭＯＳトランジスタＭ２２Ａ〜Ｍ２２Ｃの出力すなわちソースに接続される。

ＮチャネルＭＯＳトランジスタＭ２５Ａ〜Ｍ２５Ｃは、それぞれＮチャネルＭＯＳトランジスタＭ２１Ａ〜Ｍ２１Ｃの出力電流を所定値に制限する。ＮチャネルＭＯＳトランジスタＭ２６Ａ〜Ｍ２６Ｃは、それぞれＮチャネルＭＯＳトランジスタＭ２２Ａ〜Ｍ２２Ｃの出力電流を所定値に制限する。

すなわち、ＮチャネルＭＯＳトランジスタＭ２５Ａ〜Ｍ２５ＣおよびＭ２６Ａ〜Ｍ２６Ｃの出力電流が、それぞれＮチャネルＭＯＳトランジスタＭ２１Ａ〜Ｍ２１ＣおよびＭ２２Ａ〜Ｍ２２Ｃの出力電流より小さくなるように、ＮチャネルＭＯＳトランジスタＭ２５Ａ〜Ｍ２５ＣおよびＭ２６Ａ〜Ｍ２６Ｃのゲートに供給するバイアス電圧ＢＩＡＳ１を調整する。

このような構成により、電流判定回路３２におけるＮチャネルＭＯＳトランジスタＭ３１からそれぞれオン状態のＮチャネルＭＯＳトランジスタＭ２１Ａ〜Ｍ２１ＣおよびＭ２２Ａ〜Ｍ２２Ｃへ流れる電流値が等しくなり、基準電流ＩＢとの比較による閾値電圧分布の良否判定を正確に行なうことができる、すなわち何個のメモリセルの閾値電圧が正常または異常であるかを正確に判定することができる。

図９は、本発明の第３の実施の形態に係る半導体装置における電流判定回路およびその周辺回路の構成を示す図である。図９では、説明を簡単にするために、ＮチャネルＭＯＳトランジスタＭ２２Ａ〜Ｍ２２Ｃと電流判定回路３２とが直接接続されている場合の構成を示す。

電流線ＥＣＳおよびＮチャネルＭＯＳトランジスタＭ２１Ａ〜Ｍ２１Ｃと電流判定回路３２との関係は、電流線ＥＣＲおよびＮチャネルＭＯＳトランジスタＭ２２Ａ〜Ｍ２２Ｃと電流判定回路３２との関係と同様であるため、ここでは詳細な説明を繰り返さない。

図９を参照して、電流判定回路３２は、比較回路５１と、基準電流発生回路５２とを含む。比較回路５１は、ＰチャネルＭＯＳトランジスタＭ３１およびＭ３２を含む。基準電流発生回路５２は、ＮチャネルＭＯＳトランジスタ（第５のトランジスタ）Ｍ３３Ａ〜Ｍ３３Ｃと、ＮチャネルＭＯＳトランジスタ（第６のトランジスタ）Ｍ３４Ａ〜Ｍ３４Ｃとを含む。

比較回路５１は、ＮチャネルＭＯＳトランジスタＭ２２Ａ〜Ｍ２２Ｃの出力電流と基準電流ＩＢとを比較し、比較結果に基づいてベリファイ対象のメモリセルの閾値電圧の良否を表わす判定信号ＣＨＫを出力する。

基準電流発生回路５２は、基準電流ＩＢを比較回路５１に供給する。
ＮチャネルＭＯＳトランジスタＭ３３Ａ〜Ｍ３３Ｃは、並列に接続され、比較回路５１に基準電流ＩＢを出力する。ＮチャネルＭＯＳトランジスタＭ３４Ａ〜Ｍ３４Ｃは、それぞれＮチャネルＭＯＳトランジスタＭ３３Ａ〜Ｍ３３Ｃの出力すなわちソースに接続される。ＮチャネルＭＯＳトランジスタＭ３４Ａ〜Ｍ３４Ｃは、ゲートに供給されるバイアス電圧ＢＩＡＳ１に基づいて、それぞれＮチャネルＭＯＳトランジスタＭ３３Ａ〜Ｍ３３Ｃの出力電流を所定値に制限する。すなわち、ＮチャネルＭＯＳトランジスタＭ３４Ａ〜Ｍ３４Ｃの出力電流が、ＮチャネルＭＯＳトランジスタＭ３３Ａ〜Ｍ３３Ｃの出力電流より小さくなるようにバイアス電圧ＢＩＡＳ１を調整する。

ＮチャネルＭＯＳトランジスタＭ３４Ａ〜Ｍ３４Ｃのうち、たとえばＮチャネルＭＯＳトランジスタＭ３４ＡはＮチャネルＭＯＳトランジスタＭ３４ＢおよびＭ３４Ｃよりもサイズが小さい。たとえば、ＮチャネルＭＯＳトランジスタＭ３４Ａのゲート幅はＮチャネルＭＯＳトランジスタＭ３４ＢおよびＭ３４Ｃのゲート幅の１／２である。また、ＮチャネルＭＯＳトランジスタＭ３４ＢおよびＭ３４Ｃのサイズと、ＮチャネルＭＯＳトランジスタＭ２６Ａ〜Ｍ２６Ｃのサイズとが同一である。また、ＮチャネルＭＯＳトランジスタＭ３３Ａ〜Ｍ３３Ｃのサイズと、ＮチャネルＭＯＳトランジスタＭ２２Ａ〜Ｍ２２Ｃのサイズとが同一である。

また、ＮチャネルＭＯＳトランジスタＭ３４Ａ〜Ｍ３４Ｃのゲート（制御電極）およびＮチャネルＭＯＳトランジスタＭ２６Ａ〜Ｍ２６Ｃのゲートにバイアス電圧ＢＩＡＳ１が供給される。

基準電流ＩＢは、ＮチャネルＭＯＳトランジスタＭ３３Ａ〜Ｍ３３Ｃの出力電流の和となる。

ＮチャネルＭＯＳトランジスタＭ３３Ａは、ゲートにＨレベルの電圧が供給されるため、常にオン状態である。そして、ＮチャネルＭＯＳトランジスタＭ３３ＢおよびＭ３３Ｃのゲートに供給する電圧を変更することにより、ベリファイ対象の複数個のメモリセルのうちの何個のメモリセルの閾値電圧が異常であるかの判定個数を変更することができる。

ここで、ＮチャネルＭＯＳトランジスタＭ２６Ａ〜Ｍ２６ＣならびにＮチャネルＭＯＳトランジスタＭ３４ＢおよびＭ３４ＣによってＮチャネルＭＯＳトランジスタＭ２２Ａ〜Ｍ２２ＣならびにＮチャネルＭＯＳトランジスタＭ３３ＢおよびＭ３３Ｃの出力電流がＩＢＩＡＳに制限されると仮定する。また、ＮチャネルＭＯＳトランジスタＭ３４Ａのゲート幅がＮチャネルＭＯＳトランジスタＭ３４ＢおよびＭ３４Ｃのゲート幅の１／２であり、これにより、ＮチャネルＭＯＳトランジスタＭ３３Ａの出力電流がＩＢＩＡＳの１／２に制限されると仮定する。

たとえば、閾値電圧が異常であるメモリセルが１個以下であるか、あるいは２個以上であるかを判定する場合には、たとえばＮチャネルＭＯＳトランジスタＭ３３ＢのゲートにＨレベルの電圧を供給し、ＮチャネルＭＯＳトランジスタＭ３３ＣのゲートにＬレベルの電圧を供給する。この場合、基準電流ＩＢは、１．５×ＩＢＩＡＳとなる。そうすると、閾値電圧が異常であるメモリセルが１個以下の場合には、電流線ＥＣＲを介して受けたＮチャネルＭＯＳトランジスタＭ２２Ａ〜Ｍ２２Ｃの出力電流は１．０×ＩＢＩＡＳ以下となり、判定信号ＣＨＫはＬレベルとなる。一方、閾値電圧が異常であるメモリセルが２個以上の場合には、電流線ＥＣＲを介して受けたＮチャネルＭＯＳトランジスタＭ２２Ａ〜Ｍ２２Ｃの出力電流は２．０×ＩＢＩＡＳ以上となり、判定信号ＣＨＫはＨレベルとなる。

このような構成により、ＮチャネルＭＯＳトランジスタＭ２１Ａ〜Ｍ２１ＣおよびＭ２２Ａ〜Ｍ２２ＣとＮチャネルＭＯＳトランジスタＭ３３Ａ〜Ｍ３３Ｃとの製造ばらつきに起因して閾値電圧分布の良否判定が正確に行なえなくなることを防ぐことができる。

次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。

＜第４の実施の形態＞
本実施の形態は、第３の実施の形態に係る半導体装置と比べて判定部の構成を変更した半導体装置に関する。以下で説明する内容以外は第３の実施の形態に係る半導体装置と同様である。

図１０は、本発明の第４の実施の形態に係る半導体装置の構成を示す図である。
図１０を参照して、半導体装置１０４は、半導体装置１０３と比べて、判定部３１の代わりに判定部４１を備える。判定部４１は、ＮチャネルＭＯＳトランジスタ（第１のトランジスタ）Ｍ２１Ａ〜Ｍ２１Ｃと、ＮチャネルＭＯＳトランジスタ（第２のトランジスタ）Ｍ２２Ａ〜Ｍ２２Ｃと、電流判定回路３２と、切り替え回路３と、電圧切り替え回路４２とを含む。

電圧切り替え回路４２は、ＮチャネルＭＯＳトランジスタＭ２５Ａ〜Ｍ２５ＣおよびＭ２６Ａ〜Ｍ２６Ｃのゲートへバイアス電圧（制御電圧）ＢＩＡＳを出力するかあるいは電源電圧（制御電圧）ＶＤＤを出力するかを切り替える。

ここで、一般的に、電流線ＥＣＲおよびＥＣＳは、メモリセルアレイＭＡが配置されるメモリマット上を長く引き回されるため、容量値および抵抗値が大きい。したがって、電流線ＥＣＲおよびＥＣＳのレベルは安定するまでに時間がかかり、ベリファイ時間が増大してしまう。また、ベリファイ対象のすべてのメモリセルの閾値電圧が正常であるか否かを判定する場合には、電流線ＥＣＲまたはＥＣＳに接続され、電流判定回路３２へ電流を出力する複数個のＮチャネルＭＯＳトランジスタがすべてオフ状態であるか否かを判定すればよいので、電流線ＥＣＲまたはＥＣＳを介して受けた電流と基準電流ＩＢとの比較は高い精度が要求されない。一方、ベリファイ対象の複数個のメモリセルのうち、閾値電圧が異常であるメモリセルの個数が所定値（ただし、所定値は２以上）以下であるか否かを判定する場合には、電流線ＥＣＲまたはＥＣＳを介して受けた電流と基準電流ＩＢとの比較は高い精度が要求される。

そこで、本発明の第４の実施の形態に係る半導体装置では、電圧切り替え回路４２を備えることにより、ベリファイに高い精度が要求されない場合にはＮチャネルＭＯＳトランジスタＭ２５Ａ〜Ｍ２５ＣおよびＭ２６Ａ〜Ｍ２６Ｃのゲートへ電源電圧ＶＤＤを出力してＮチャネルＭＯＳトランジスタＭ２１Ａ〜Ｍ２１ＣおよびＭ２２Ａ〜Ｍ２２Ｃの出力電流の制限を解除する。このような構成により、電流線ＥＣＲおよびＥＣＳに大きい電流を流してレベルを早期に安定させ、ベリファイ時間の短縮を図ることができる。

また、ベリファイ時間の短縮が要求されない場合にはＮチャネルＭＯＳトランジスタＭ２５Ａ〜Ｍ２５ＣおよびＭ２６Ａ〜Ｍ２６Ｃへバイアス電圧ＢＩＡＳを出力してＮチャネルＭＯＳトランジスタＭ２１Ａ〜Ｍ２１ＣおよびＭ２２Ａ〜Ｍ２２Ｃの出力電流を共通の所定値に制限することにより、ベリファイの精度を高めることができる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本発明の第１の実施の形態に係る半導体装置の構成を示す図である。 （ａ）〜（ｅ）は、本発明の第１の実施の形態に係る半導体装置のベリファイ動作を示す波形図である。 （ａ）は、メモリセルの閾値電圧分布の上裾判定を示す図である。（ｂ）は、メモリセルの閾値電圧分布の下裾判定を示す図である。 （ａ）〜（ｅ）は、本発明の第１の実施の形態に係る半導体装置のベリファイ動作を示す波形図である。 本発明の第１の実施の形態に係る半導体装置における電流判定回路およびその周辺回路の構成を示す図である。 本発明の第２の実施の形態に係る半導体装置の構成を示す図である。 本発明の第２の実施の形態に係る半導体装置における電流判定回路およびその周辺回路の構成を示す図である。 本発明の第３の実施の形態に係る半導体装置の構成を示す図である。 本発明の第３の実施の形態に係る半導体装置における電流判定回路およびその周辺回路の構成を示す図である。 本発明の第４の実施の形態に係る半導体装置の構成を示す図である。

符号の説明

１ センスアンプ、２ 電流判定回路、３ 切り替え回路、４ 電圧発生部、５ 制御部、１１Ａ〜１１Ｃ センスラッチ部、１２，２１，３１，４１ 判定部、１３ 読み出し部、２２，３２ 電流判定回路、４２ 電圧切り替え回路、５１ 比較回路、５２ 基準電流発生回路、１０１〜１０４ 半導体装置、ＭＡ メモリセルアレイ、ＧＢＬ，ＧＢＬＡ，ＧＢＬＢ，ＧＢＬＣ グローバルビット線、Ｍ１〜Ｍ３，Ｍ３１，Ｍ３２，Ｍ４３ ＰチャネルＭＯＳトランジスタ、Ｍ４〜Ｍ１５，Ｍ３３，Ｍ３４ ＮチャネルＭＯＳトランジスタ、Ｍ２１Ａ〜Ｍ２１Ｃ ＮチャネルＭＯＳトランジスタ（第１のトランジスタ）、Ｍ２２Ａ〜Ｍ２２Ｃ ＮチャネルＭＯＳトランジスタ（第２のトランジスタ）、Ｍ２３Ａ〜Ｍ２３Ｃ ＰチャネルＭＯＳトランジスタ（第１のトランジスタ）、Ｍ２４Ａ〜Ｍ２４Ｃ ＰチャネルＭＯＳトランジスタ（第２のトランジスタ）、Ｍ２５Ａ〜Ｍ２５Ｃ ＮチャネルＭＯＳトランジスタ（第３のトランジスタ）、Ｍ２６Ａ〜Ｍ２６Ｃ ＮチャネルＭＯＳトランジスタ（第４のトランジスタ）、Ｍ３３Ａ〜Ｍ３３Ｃ ＮチャネルＭＯＳトランジスタ（第５のトランジスタ）、Ｍ３４Ａ〜Ｍ３４Ｃ ＮチャネルＭＯＳトランジスタ（第６のトランジスタ）、ＭＣ，ＭＣ１Ａ〜ＭＣ５Ａ，ＭＣ１Ｂ〜ＭＣ５Ｂ，ＭＣ１Ｃ〜ＭＣ５Ｃ メモリセル。

Claims (6)

1. 閾値電圧に基づいてデータを記憶する複数個のメモリセルと、
   対応の前記メモリセルの記憶データに基づく読み出し信号が現われる複数のビット線と、
   前記ビット線に対応して配置され、対応の前記ビット線に現われた読み出し信号を検出し、前記検出した読み出し信号に基づいて互いに異なる論理レベルを有する第１の信号および第２の信号をそれぞれ第１ノードおよび第２ノードから出力する複数個のセンスアンプと、
   前記複数個のセンスアンプの前記第１ノードおよび前記第２ノードからそれぞれ受けた前記第１の信号および前記第２の信号に基づいて前記複数個のメモリセルの閾値電圧の良否を判定する判定部とを備える半導体装置。
2. 前記判定部は、
   前記複数個のセンスアンプの前記第１ノードからそれぞれ受けた第１の信号に基づいて前記複数個のメモリセルの閾値電圧がそれぞれ所定範囲における最大値未満であるか否かを判定し、かつ前記複数個のセンスアンプの前記第２ノードからそれぞれ受けた第２の信号に基づいて前記複数個のメモリセルの閾値電圧がそれぞれ前記所定範囲における最小値以上であるか否かを判定する請求項１記載の半導体装置。
3. 前記判定部は、
   前記センスアンプに対応して配置され、対応の前記センスアンプの前記第１ノードから受けた第１の信号に基づいてオン状態およびオフ状態を切り替える複数個の第１のトランジスタと、
   前記センスアンプに対応して配置され、対応の前記センスアンプの前記第２ノードから受けた第２の信号に基づいてオン状態およびオフ状態を切り替える複数個の第２のトランジスタと、
   前記複数個の第１のトランジスタの出力電流および前記複数個の第２のトランジスタの出力電流を検出し、前記検出結果に基づいて前記複数個のメモリセルの閾値電圧の良否を表わす信号を出力する電流判定回路とを含む請求項１記載の半導体装置。
4. 前記判定部は、さらに、
   対応の前記第１のトランジスタの出力に電気的に接続され、前記対応の第１のトランジスタの出力電流を所定値に制限する複数個の第３のトランジスタと、
   対応の前記第２のトランジスタの出力に電気的に接続され、前記対応の第２のトランジスタの出力電流を所定値に制限する複数個の第４のトランジスタとを含む請求項３記載の半導体装置。
5. 前記判定部は、さらに、
   前記第３のトランジスタおよび前記第４のトランジスタへ第１の制御電圧を出力するかあるいは第２の制御電圧を出力するかを切り替える電圧切り替え回路を含み、
   前記第３のトランジスタは、前記電圧切り替え回路から受けた制御電圧に基づいて前記対応の第１のトランジスタの出力電流を所定値に制限するか否かを切り替え、
   前記第４のトランジスタは、前記電圧切り替え回路から受けた制御電圧に基づいて前記対応の第２のトランジスタの出力電流を所定値に制限するか否かを切り替える請求項４記載の半導体装置。
6. 前記判定部は、さらに、
   対応の前記第１のトランジスタの出力に電気的に接続され、前記対応の第１のトランジスタの出力電流を所定値に制限する複数個の第３のトランジスタを含み、
   前記電流判定回路は、
   前記第１のトランジスタの出力電流と基準電流とを比較し、前記比較結果に基づいて前記複数個のメモリセルの閾値電圧の良否を表わす信号を出力する比較回路と、
   前記基準電流を前記比較回路に供給する基準電流発生回路とを含み、
   前記基準電流発生回路は、
   並列に接続され、前記比較回路に基準電流を出力する複数個の第５のトランジスタと、
   対応の前記第５のトランジスタの出力に電気的に接続され、前記対応の第５のトランジスタの出力電流を所定値に制限する複数個の第６のトランジスタとを含み、
   前記第６のトランジスタの制御電極および前記第３のトランジスタの制御電極に所定電圧が供給され、
   前記複数個の第６のトランジスタのうち、１個の前記第６のトランジスタは他の前記第６のトランジスタよりもサイズが小さく、残りの前記第６のトランジスタのサイズと、前記第３のトランジスタのサイズとが同一である請求項３記載の半導体装置。

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